CN1823561B - 用于提高可靠性的半导体器件封装 - Google Patents

用于提高可靠性的半导体器件封装 Download PDF

Info

Publication number
CN1823561B
CN1823561B CN200480020214XA CN200480020214A CN1823561B CN 1823561 B CN1823561 B CN 1823561B CN 200480020214X A CN200480020214X A CN 200480020214XA CN 200480020214 A CN200480020214 A CN 200480020214A CN 1823561 B CN1823561 B CN 1823561B
Authority
CN
China
Prior art keywords
circuit
substrate
chip
integrated circuit
encapsulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200480020214XA
Other languages
English (en)
Other versions
CN1823561A (zh
Inventor
珍妮特·帕特森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Maxwell Technologies Inc
Original Assignee
Maxwell Laboratories Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Maxwell Laboratories Inc filed Critical Maxwell Laboratories Inc
Publication of CN1823561A publication Critical patent/CN1823561A/zh
Application granted granted Critical
Publication of CN1823561B publication Critical patent/CN1823561B/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H01L23/556—Protection against radiation, e.g. light or electromagnetic waves against alpha rays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32153—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/32175—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H01L2224/32188—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic the layer connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/1627—Disposition stacked type assemblies, e.g. stacked multi-cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49139—Assembling to base an electrical component, e.g., capacitor, etc. by inserting component lead or terminal into base aperture
    • Y10T29/4914—Assembling to base an electrical component, e.g., capacitor, etc. by inserting component lead or terminal into base aperture with deforming of lead or terminal
    • Y10T29/49142—Assembling to base an electrical component, e.g., capacitor, etc. by inserting component lead or terminal into base aperture with deforming of lead or terminal including metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base
    • Y10T29/49149—Assembling terminal to base by metal fusion bonding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

辐射屏蔽集成电路器件，包括多个封装层(804、806)、与所述多个封装层结合的辐射屏蔽盖(802)或基底(808)，其中电路芯片(816、818)被屏蔽以免接收超出所述电路芯片的总耐受剂量的辐射量。

Description

用于提高可靠性的半导体器件封装
技术领域
本发明一般涉及集成电路。更具体而言，本发明涉及高可靠性的集成电路封装，包括例如屏蔽集成电路免受辐射如电离辐射，但并不限于此。
背景技术
使用集成电路器件的各种应用对通常不出现在消费应用中的集成电路器件提出要求。例如在空间卫星应用中，空间环境中存在不同水平的电离辐射，这通常导致集成电路芯片(die)暴露于超出集成电路芯片总耐受剂量的辐射量下。结果，集成电路芯片会受损，或者运行不正常，例如性能参数漂移或功能丧失。因而，集成电路器件会变得不可靠。
此外，在集成电路器件内过量的热积累会导致集成电路芯片在超出其工作温度范围的温度下运行，反过来潜在地导致对集成电路芯片的损害，或者如通过出错而导致集成电路芯片的性能不可靠。
同时，送入空间的集成电路必须足够坚固以经受住航天器从地球发射、在空间中展开和一旦展开而可能发生的一定量的与冲击相关的损伤。因此，空间中使用的集成电路芯片不仅必须提供一种机械装置(mechanism)或者与该机械装置结合使用以防止集成电路芯片暴露于超出其总耐受剂量的电离辐射下，而且必须提供一种机械装置或者与该机械装置结合使用以维持集成电路芯片的温度在其工作温度范围内，同时维持或提高集成电路封装的机械强度。
送入空间的集成电路器件的另一重要方面是这种集成电路器件必须重量足够轻以符合从地球发射到空间如地球轨道的集成电路器件所固有的重量限制。因此，为了解决对用于防止集成电路暴露于超出其总耐受剂量的电离辐射下的装置的需求和对用于维持集成电路芯片的温度在其工作范围内的装置的需求，以及对机械强度的要求，用于空间环境的集成电路器件必须是轻质的。
因此，在许多辐射环境中，集成电路芯片必须屏蔽辐射以便可靠地运行。例如，如上所述，在空间环境中，集成电路芯片必须是被屏蔽免受电离辐射的，否则电路会不能可靠地运行。另外，集成电路芯片可能需要被屏蔽免受例如X射线，X射线可能损害电路芯片而使其失效或者不可靠运行。在空间环境中，维修例如更换已经失效或者变得不可靠的部件是非常昂贵的或者完全不可能。因此，用于空间环境中的集成电路芯片应该被屏蔽免受电离辐射和X射线辐射中之一或二者以便可靠地运行。
一直以来，当封装用于高辐射环境例如空间中的集成电路芯片时，由于空间发射所固有的重量限制以及重量和电子电路器件将承受的惯性机械力之间的关系，使得封装的尺寸和重量成为主要关心的问题。因此，体积非常大或非常重的集成电路器件不仅增加了使用集成电路器件的系统的发射成本，而且可能更重要的是降低了集成电路器件的可靠性。例如，集成电路器件会由于部件的重量对集成电路器件内部焊点产生更大的应力而变得不可靠，所述焊点例如将集成电路器件连接到电路板的焊点，或者固定集成电路器件封装盖的焊点。因此，集成电路器件重量的减小不仅有益于使得集成电路器件更轻并因此降低系统的重量，而且对焊点产生更小的应力并因此提高集成电路器件和使用该集成电路器件的系统的可靠性。
迄今为止，多芯片模块提供包含封装的集成电路器件和在单层集成电路器件封装内的多集成电路芯片(multiple integrated circuit die)。多芯片模块在其封装内部、外部或者同时在封装内部和外部需要足够的屏蔽材料以保护多芯片模块内最敏感的多集成电路芯片，从而保证多芯片模块内最敏感的集成电路芯片的可靠性。影响该屏蔽量所需要的屏蔽材料的量不仅导致不可接受的高重量，并且导致不可接受的高成本，如下文所详细阐述的那样。
此外，多芯片模块(或单片集成电路器件)中外部屏蔽材料的量大大降低了集成电路封装盖和集成电路封装的侧壁或基底之间密封的一致性，特别是将集成电路器件设计用于敏感集成电路芯片和/或苛刻的空间环境时。随着所需屏蔽材料的量如厚度变得更大时，制造工艺实现盖和侧壁或基底之间密封的能力变得更低。这是由于屏蔽材料除了为多芯片模块(或单片集成电路器件)内的集成电路芯片提供保护外，还作为散热器并因此影响用于实现盖和侧壁或基底之间密封的焊接过程。但是，盖和侧 壁或基底之间的密封是重要的，这是由于这种密封使水分和其它化学污染物不能渗透集成电路器件和引起集成电路器件芯片劣化从而引起集成电路器件失效或降低集成电路器件的可靠性。
获得密封的能力还随着集成电路器件封装尺寸的增加而降低。可用于例如盖中的屏蔽材料和用于集成电路器件封装的侧壁和/或基底的材料都响应热变化而以一定的速率膨胀和收缩，所述速率取决于所使用的材料。当盖和侧壁或基底之间的密封长度增加时，盖相对于侧壁或基底响应热变化的膨胀或收缩的量之间的差值增加。这在盖和侧壁或基底之间的界面处产生弯曲，反过来由于该界面处的应力和应变增加而降低制造工艺实现密封的能力。如上所述，缺乏实现密封的能力是所不希望的。
本领域普通技术人员将容易理解，设计用于空间环境中的集成电路器件所存在的上述问题在其它环境中也存在。因此，下面描述的实施方案将理解为具有空间应用之外的许多应用。例如，在高容量、高密度器件中散热是重要的课题。本文描述的实施方案为迄今已知的器件提供散热方面的重大改进。
具体地，由于对大量存储器和其它高容量集成电路器件的需求已经随着复杂性、处理能力和处理器位数的增加而增加，因此对压缩记忆存储器件和其它高容量和高密度集成电路器件的需求已经增加。大量电路例如高容量存储模块产生大量的热，这会最终引起高容量存储模块失效或者变得不可靠。封装高容量、高密度存储模块的现有方法包括在塑料封装中相互依次堆叠多个存储芯片。存储芯片的传统塑料封装没有为高可靠性高容量、高密度的存储模块提供足够的散热。缺乏足够的散热能力导致更大的集成电路器件和更小的电路密度。而且，缺乏散热能力使得集成电路器件的失效或不可靠性增加。
因此，需要改进的集成电路器件和方法以解决上文所述的各种问题以及其它问题。
发明内容
在多种实施方案中，通过提供高度可靠的多层集成电路器件，本发明有利地解决了上述需求和其它需求。
在一个实施方案中，本发明包括辐射屏蔽集成电路器件，该集成电路器件包含含有电路封装的多个封装层；与电路封装结合的辐射屏蔽基底；和与辐射屏蔽基底结合的电路芯片；与多个封装层结合的辐射屏蔽盖；和多个引脚连接器(pin connector)；其中电路芯片被屏蔽免于接收大于该电路芯片总耐受剂量的辐射量；其中多个封装层相互依次堆叠，使得第一封装层的底部用作第二封装层的顶部。
在另一个实施方案中，本发明可以描述为具有以下特征：包含含有电路封装的多个封装层的辐射屏蔽集成电路器件；与电路封装结合的辐射屏蔽盖；与电路封装结合的电路芯片；与多个封装层结合的辐射屏蔽基底；和多个引脚连接器；其中电路芯片被屏蔽免于接收大于该电路芯片总耐受剂量的辐射量；其中多个封装层相互依次堆叠。
在又一个实施方案中，本发明有利地包括屏蔽集成电路器件的方法，所述方法包括形成含有第一辐射屏蔽基底、第一电路封装和第一电路芯片的第一封装层；形成包含第二辐射屏蔽基底、第二电路封装和第二电路芯片的第二封装层；使第一封装层的底部与第二封装层的顶部结合；以及使盖与第一封装层结合。
附图说明
通过附图中的实施例来阐述本发明，但并不限于此，附图中相同的附注表示类似的元件，其中：
图1说明分离成层的屏蔽封装，该封装设计来屏蔽多个电子电路芯片免受辐射；
图2说明图1中所述层组装之后的屏蔽封装；
图3是表示测定根据本发明的多层屏蔽封装所需屏蔽量的方法的流程图；
图4说明设计来屏蔽直接安装在陶瓷封装上的多个电子电路芯片免受辐射的多层屏蔽封装；
图5说明设计来屏蔽直接安装在屏蔽层上的多个电子电路芯片免受辐射的多层屏蔽封装；
图6说明设计来屏蔽直接安装在衬底上的多个电子电路芯片免受辐射的多层屏蔽封装。
图7说明设计来屏蔽直接安装在衬底上的多个电子电路芯片免受辐射的多层屏蔽封装。
图8说明设计来屏蔽直接安装在衬底上的多个电子电路芯片免受辐射的多层屏蔽封装。
图9说明用于从多个电路芯片散热的封装；和
图10是表示制造根据本发明的高可靠性多层电子电路器件的方法的流程图。
本领域技术人员将理解，附图中的元件是为简单和清楚起见而图示的，不一定是按比例画出的。例如，附图中一些元件的尺寸可以相对于其它元件被放大以有助于增加对本发明的实施方案的理解。
具体实施方式
有利地，在多种实施方案中，本发明提供高可靠性集成电路器件和由此形成的集成电路器件封装。本发明实施方案提供集成电路器件封装，该封装保护集成电路器件封装内的集成电路芯片免受电离辐射、X射线辐射、机械力、热失效和化学污染物中至少一种的干扰。另外，所述多种实施方案可以提供具有高制造生产率的高可靠性集成电路器件封装。
在一些实施方案中，本发明提供保护多个集成电路芯片免受存在于在空间环境中的辐射的辐射屏蔽器件和方法。接触集成电路芯片的辐射会导致集成电路芯片失效或变得不可靠。辐射屏蔽保护多个集成电路芯片免于接收大于集成电路器件封装内多个集成电路芯片中每一个的总耐受剂量的辐射量。在一些实施方案中，与相同集成电路器件封装内的其它集成电路芯片相比较，多个集成电路芯片中的一些将需要更高的屏蔽量。有利的是本发明实施方案提供具有多屏蔽层的集成电路器件封装，其中当与封装内的其它集成电路芯片相比需要相对更大的屏蔽量的集成电路芯片置于更接近集成电路封装中心的位置处时，其具有保护这种集成电路芯片免受辐射的多屏蔽层。这提供了高度可靠的集成电路器件封装，保护多个集成电路芯片免受超出多个集成电路芯片中每一个的总耐受剂量的辐射量，同时没有付出迄今已知方法的重量或尺寸(占用空间footprint)“代价”。由于每个集成电路芯片受到保护免受大于每一个总耐 受剂量的辐射量，因此该集成电路器件在辐射环境如空间环境中是十分可靠的。
在其它实施方案中，本发明提供引入产生大量热的集成电路芯片的集成电路器件封装和方法。有利的是，这些实施方案的集成电路器件封装用作散热器，因此防止集成电路芯片由于高工作温度而失效或变得不可靠。通常，高温是由集成电路芯片本身引起，但是外部温度电可导致高温。
有利的是，本发明实施方案提供可以散逸由集成电路芯片如大量存储器产生的热的高容量、高密度存储模块。本发明实施方案通过使用集成电路器件封装的盖和基底的至少一个作为热导体而能够散热。与其它多层器件相比，本发明实施方案能够散逸大量的热同时在电路板上占用相对小的空间。
多层器件通常是封装在塑料封装中的相互依次堆叠并且作为例如存储模块出售的集成电路群。由于塑料壳体不是有效的散热器，为了使这些封装有效地散热，与本发明实施方案相比而言需要相对更大量的热导体。在本发明实施方案中，盖和/或基底由导热性材料制成。因此，导热性基底和/或盖不仅存在于集成电路器件封装的顶部和/或底部，而且还存在于每层集成电路器件之间(或至少两层之间)。结果，不仅从集成器件封装的上面和下面而且还从集成电路器件的层之间通过热导体散热。因此，与包封在塑料封装中的存储模块相比，导热性基底和/或盖允许大量的热散逸，并因此需要更少的热导体来散热从而容许更轻、更紧凑的多层器件。
更紧凑的多层器件的另一个优点在于它提供增加的电路密度。由于与印刷电路板上具有更长走线(trace)或具有与走线连接的更离散的组件的器件相比，具有很短走线的电路器件通常运行得更快和更可靠，因此希望增加电路密度。走线越短，电磁耦合就越少并且存在电路走线问题的可能性也越小。因此，由于本发明实施方案的更紧凑的多层器件使得能够使用更短的走线，因此本发明实施方案的多层器件比现有的器件更可靠。
有利的是，与含有相同量的存储器的单层封装相比，本发明实施方案提供高散热的同时减小封装的尺寸和重量。通过堆叠层，盖和基底的尺寸均大大减少。这是由于集成电路芯片是相互叠置而不是相互邻接或并排，因此占据更小的面积并容许更小的盖和基底。当在一些实施方案中盖和基底是非常致密的材料时，尺寸的减少还提供 大的重量节省，因此，所使用的材料面积的减少对应于大量的重量减少。这在提供更小器件的同时还具有用于盖和/或基底的足够的导热材料从而有效地散热。在一些实施方案中，器件的每一层通过热通道(导热性连接)连接至盖和/或基底，这使得集成电路器件封装的所有层能够正常散热。在另外的实施方案中，集成电路器件还热连接至板级(board-level)散热器或系统散热器以允许进一步散热。因此，与含有相同量的存储器的单层封装相比，本发明实施方案有利地提供能够散热的存储模块，同时大大减小封装的体积和/或封装的面积(占用空间)。在一个优选实施方案中，盖和/或基底由铜-钨制成。通常辐射屏蔽所需的铜钨量满足散热的要求。
有利的是，本发明实施方案的集成电路器件封装还具有比设计来容纳类似量的存储器的单层现有技术封装设计具有更好的制造生产率。有助于制造生产率的一个主要原因是在盖和侧壁或基底或集成电路封装之间实现密封的能力。这种实现密封的能力与密封长度成指数相关。这是由于用于盖和侧壁或基底的材料之间的界面以一定的速度弯曲，所述速度取决于所用的材料。在某一点上，存在过多的弯曲，并且界面处的焊接完整性在引起这种弯曲的力的作用下失效。结果，界面的密封性受损。(这也是由于在焊接工艺过程中材料不能够相互紧靠齐平所致。)具有与本文所述实施方案相同量存储器的单层器件具有比本发明实施方案更大的盖，即更长边的盖。因此，单层器件的盖更可能具有将会由于丧失密封性而导致失效的弯曲量。因此，本实施方案的器件更加一致地在集成电路封装的盖和侧壁或基底之间形成密封。这提高了本文所述实施方案的制造生产率。
在另一个实施方案中，提供了高度可靠的封装设计以保护封装的不同层内多个集成电路芯片免受超出每一个多集成电路芯片的总耐受剂量的辐射量。根据本发明实施方案，在封装设计的不同层上的集成电路芯片可以具有不同的总耐受剂量，并被保护以免受超出它们的总耐受剂量的辐射量。具有最小总耐受剂量的集成电路芯片被设置在集成电路器件封装的内层(距离封装的盖和基底最远)。这为更敏感的集成电路芯片提供了足以防护所述更敏感的集成电路芯片的多层屏蔽，所述屏蔽足以防止所述更敏感的集成电路芯片暴露于超出所述更敏感的集成电路芯片总耐受剂量的电离辐射中，同时不将所有的集成电路芯片屏蔽到相同的程度，其中许多芯片不需要相同的 屏蔽量。这提供了用于容纳多个集成电路芯片的高可靠性集成电路器件，所述多个集成电路芯片具有不同的总耐受剂量并且所选择的不同屏蔽量为这种总耐受剂量的函数。因此，提供了更轻、面积更小、更密封、更可靠的集成电路器件。
根据本发明，提供用于制作高度可靠的封装设计的示例性方法，所述封装设计保护封装不同层内的多个集成电路芯片免受超出多个集成电路芯片中每一个的总耐受剂量的辐射量。首先，测定多个集成电路芯片的总耐受剂量。其次，测定高度可靠封装设计内多个电路芯片的位置。通常，具有最大总耐受剂量的电路芯片将置于封装的顶层或底层。然后选择由适当数量和种类的材料制成的盖和基底，使得具有最大总耐受剂量的电路芯片被屏蔽免受超出其总耐受剂量的辐射量。接下来，将具有较小总耐受剂量的电路芯片置于封装的内层之一上。然后将根据用于盖和基底的材料的类型和数量来选择内屏蔽层。选择内屏蔽层的量和类型，使得具有较小总耐受剂量的电路芯片被屏蔽以免受超出其总耐受剂量的辐射量，同时考虑到其它屏蔽层。对所有剩余的电路芯片重复该过程。通常，将更敏感的电路芯片置于封装的内层上，使得所有屏蔽层的集合体提供防止集成电路芯片失效或变得不可靠所需要的屏蔽量。因此，根据本发明实施方案，提供设计具有不同总耐受剂量的多个电路芯片的方法，其中一些电路芯片可以具有不同的总耐受剂量。
根据实施方案，应该理解，封装设计被设计为高可靠性部件，用于在例如空间、军事和其它高可靠性消费应用中工作。
参考图1，示出了设计来屏蔽多个电子电路芯片免受辐射而分为多层的屏蔽封装。图中示出了辐射屏蔽盖102、第一层104、第二层106、第一屏蔽基底108、第二屏蔽基底110、第一衬底112、第二衬底114、第一多个电路芯片116、第二多个电路芯片118、第一电路封装120、第二电路封装122、第一多个导体124、第二多个导体126和多个封装引线(lead)128。
图1中示出了辐射屏蔽盖102、第一层104、第二层106、第一屏蔽基底108、第二屏蔽基底110、第一衬底112、第二衬底114、第一多个集成电路芯片116、第二多个集成电路芯片118、第一电路封装120、第二电路封装122、第一多个导体124、第二多个导体126和多个封装引线。
辐射屏蔽盖102结合到第一电路封装120并且第一屏蔽基底108也结合到第一电路封装120，形成第一衬底112和第一多个电路芯片116的腔。第一多个电路芯片116结合到第一衬底112，第一衬底112结合到第一屏蔽基底108。第一屏蔽基底结合到第二电路封装122。第二屏蔽基底110结合到第二电路封装122，形成第二衬底114和第二多个电路芯片118的腔。第二多个电路芯片118结合到第二衬底，然后将第二衬底结合到屏蔽基底110。多个封装引线128也结合到第二屏蔽基底110。第一多个导体124和第二多个导体126分别电连接到第一多个电路芯片116和第二多个电路芯片118。第一多个导体124和第二多个导体126电连接到多个封装引线128。
接下来参考图2，示出了图1中所示层组装之后的集成电路器件封装。
图中示出了辐射屏蔽盖102、第一层104、第二层106、第一屏蔽基底108、第二屏蔽基底110、第一衬底112、第二衬底114、第一多个电路芯片116、第二多个电路芯片118、第一电路封装120、第二电路封装122、第一多个导体124、第二多个导体126、多个封装引线28和多个焊球130。
辐射屏蔽盖102结合到第一电路封装120。第一屏蔽基底108也结合到第一电路封装120，形成第一衬底112和第一多个电路芯片116的腔。第一多个电路芯片116结合到第一衬底112，第一衬底112结合到第一屏蔽基底108。然后第一屏蔽基底108结合到第二电路封装122。多个焊球130用于将第一电路封装120结合到第二电路封装122。第二屏蔽基底110结合到第二电路封装122，形成第二衬底114和第二多个电路芯片118的腔。第二多个电路芯片118结合到第二衬底114，第二衬底114结合到第二屏蔽基底110。多个封装引线128也结合到第二屏蔽基底110。第一多个导体124和第二多个导体126分别电连接到第一多个电路芯片116和第二多个电路芯片118。第一多个导体124和第二多个导体126电连接到多个封装引线128。
通过将多个层例如第一层104和第二层106堆叠在一起以形成集成电路器件封装，集成电路器件封装在电路板上所占据的面积与具有仅一层的封装相比大大减少。由于辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110所用材料的量减少，因此封装的重量也大大减少，例如减少30％。通过减少用于相同数目集成电路的屏蔽材料的量来减少封装重量。有利的是，可以在减少材料的量同时仍提供集成电路器件 所必需的相同或类似的屏蔽量。下面给出屏蔽材料减少的实施例。用于辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110的材料可以非常致密，因此30％的重量减少对于封装总重量的减少来说非常重要。在各种设计中，重量减少的百分比可以不同，本发明不应该受限于特定的重量减少百分比。
如上所述，多层集成电路封装的重量可以通过减少用于集成电路器件封装的屏蔽材料的量来减少。例如，4英寸乘4英寸的单层器件可以封装在尺寸为1
Figure 04820214X_0
英寸乘1
Figure 04820214X_1
英寸的4层器件中。这大大减少所需的屏蔽材料的量，即使是在使用相同厚度的辐射屏蔽盖102和第二辐射屏蔽基底110时。例如，单层器件将具有两个需要屏蔽材料的表面，顶部和底部。每一个表面将具有16平方英寸的面积(4英寸×4英寸)。因此，屏蔽材料的总量将是32平方英寸(16平方英寸+16平方英寸)。对于4层器件，有5个表面需要屏蔽材料(基底、盖和三个用作相邻层的基底和盖的表面)。每一个表面将是2.25平方英寸(1.5英寸×1.5英寸)。因此4层器件屏蔽材料的总量将是11.25平方英寸(2.25平方英寸×5)。因此，屏蔽材料节省的总量是20.75平方英寸(32平方英寸-11.25平方英寸)。
通过将更敏感的电路部件置于封装的内层中可以进一步减少封装的重量。由于辐射在到达电路芯片之前必须经过多层屏蔽材料，因此这为更敏感的电路部件提供了增加的屏蔽。这允许整个封装中的屏蔽层更薄并因此减少封装的重量。由于屏蔽材料对辐射的累积效应，因此可以减少多层器件内层的厚度。屏蔽材料以累积的方式来阻止辐射穿过它。由于位于内层的集成电路芯片已经具有由盖和基底提供的大量屏蔽，因此内层可以更薄。因而，内层只是提供更多的屏蔽。由于大量的辐射已经被盖或基底阻止，所以可以仅需要薄层来屏蔽位于内层的集成电路芯片免受超出集成电路芯片总耐受剂量的辐射量。这不减少屏蔽层的面积，同时却进一步减少多层封装的重量。
除了减少封装的重量以外，与单层多芯片模块相比，本发明的屏蔽封装更加可靠。在单层器件中，器件的顶部和底部必须为封装中最敏感的电路芯片提供足够的屏蔽。因此，整个封装必须具有足够厚的盖102和基底110以保护最敏感的电路芯片免受辐射。这防止最敏感的电路芯片接收超出所述最敏感的电路芯片总耐受剂量的辐射量。因此，与可以将更敏感的电路芯片置于内层并因此为其提供多层屏蔽的多层器件 相比，单层封装的盖和基底中会具有更多的屏蔽材料。例如，当盖102中屏蔽材料的量增加时，在盖102和第一电路封装120之间实现密封的能力降低。这是由于盖102用作散热器，干扰了将盖102连接到第一电路封装120所用的焊接回流过程。结果，由于盖不能适当焊接到第一电路封装上，因此封装的密封性会受损。如上所述，如果封装的密封性受损，那么水分或其它化学物质会接触集成电路芯片并使它失效或变得不可靠。因此，由于封装的密封性受损的可能性更小，多层器件将会比单层器件可靠得多。
因此，由于本发明的集成电路封装器件可以利用多层的组合屏蔽效应来屏蔽集成电路封装内最敏感的集成电路芯片，即利用辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110，使得辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110的厚度可以比单层器件的盖更薄，由于所述盖将会适当地焊接到集成电路封装，因此减少了实现密封的问题。这实现了根据本发明的高度可靠的集成电路封装器件。
增加单层器件的辐射屏蔽厚度(为了提供足够量的屏蔽)的另一个问题在于辐射屏蔽盖是由连接至陶瓷封装的非常致密的材料制成。当辐射屏蔽盖非常厚时，它倾向于使陶瓷封装破裂并且大大降低实现密封的能力。当辐射屏蔽盖非常厚时，由于屏蔽材料随温度的变化而膨胀和收缩，因此它在陶瓷封装上施加大量的力，所述力可在陶瓷封装中引起裂纹并因此导致密封失效。盖所用的材料越多，施加到陶瓷封装上的力就越大。因此，通过提供多层器件，本发明不需要辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110中任意一个具有非常厚的层，这是由于通过将最敏感的电路芯片置于封装的内层之一上，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110的累积效应将保护最敏感的电路芯片。辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110厚度的减少降低了陶瓷封装上的压力并降低了陶瓷封装破裂导致器件失效和密封失效的可能性。
为了将大量的集成电路芯片安装到单层器件中，器件在电路板上占据的面积必须显著大于本发明的多层器件。这是由于每一个集成电路芯片均需要一定量的空间以连接到衬底上。如果存在相互依次堆叠的多个衬底，则每一个衬底可以小于单层器件中的单个衬底并且仍可提供足够的面积以连接所有的集成电路芯片。因此，减少了集 成电路器件封装的总面积。因此该实施方案提供了在电路板上占据更小面积的集成电路器件封装。
除了在电路板上占据更小空间以外，与具有相同数目的集成电路芯片的单层器件相比，尺寸的减小也减小了多层器件每一边的长度。由于多层器件每一边的长度减小，因而在集成电路封装和辐射屏蔽盖102之间获得密封的能力成指数增加。这源于集成电路封装器件和辐射屏蔽盖102的特性。集成电路封装器件通常由陶瓷材料制成。陶瓷以3密耳/英寸的速度弯曲，因此随着边长增加，确保密封的能力成指数下降。因此，封装越大，制造生产率将越低并且失效的部分将越多。因此，通过包含多层器件，封装的边的长度大大减少从而产生更加可靠的封装。
在本发明的一个实施方案中，第一层104由第一辐射屏蔽基底108、第一电路封装120、第一衬底112和第一多个电路芯片116组成。第二层106由第二辐射屏蔽基底110、第二电路封装122、第二衬底114和第二多个电路芯片118组成。有利的是，如图2所示，第一层104的底部形成第二层106的盖。然后第一辐射屏蔽基底108用于屏蔽第二多个电路芯片118免受辐射。有利的是，可以容易地将附加层加入到屏蔽封装内。因此，本发明可以容易地制造为两层以上。如果需要附加层，将与第一层104相同的另一层置于第一层104的顶部。附加层将具有作为第一层顶部的基底。然后将辐射屏蔽盖置于附加层上，形成整个封装的顶部，从而具有三层。当存在两个或多个层时，辐射屏蔽盖102结合到最顶层，例如图2中的第一层104。另外，多个封装引线128随后结合到最底层例如图2中的第二层106。作为替代方案，多个封装引线128可以结合到不同的层。
辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110屏蔽第一多个电路芯片116和第二多个电路芯片118免受辐射。设计辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110，使得第一多个电路芯片116和第二多个电路芯片118不暴露于超出第一多个电路芯片116和第二多个电路芯片118的总耐受剂量的辐射量下。根据辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110所选用的材料、使用集成电路器件封装的空间(或其它辐射)环境以及待屏蔽的每一个集成电路芯片的总耐受剂量，通过测定辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110的厚度来实现该设 计。
接下来参考图3，示出测定辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110的材料和厚度的方法。首先，测定第一多个电路芯片116和第二多个电路芯片118的总耐受剂量900。可以通过钴-60源或其它穿透放射源来完成该测试。没有关于各种半导体器件的固有辐射容限的知识，设计者就不知道需要多少或者是否需要屏蔽。
其次，测定第一多个电路芯片116和第二多个电路芯片118将要暴露的辐射环境902。这包括测定特定任务或应用辐射要求的辐射频谱和剂量深度曲线(dose depthcurve)。对于绕地球轨道，这利用传统的辐射传输码(radiation transport code)结合传统的辐射频谱表来计算。作为替代方案，任何已知的辐射环境均可以被模拟并随后创建模拟环境的剂量深度曲线。
下一个步骤904包括测定辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110的厚度和材料，使得第一多个电路芯片116和第二多个电路芯片118在所测定的辐射环境中不暴露于超出第一多个电路芯片116和第二多个电路芯片118的总耐受剂量的辐射量下。一旦知道第一多个电路芯片116和第二多个电路芯片118的总耐受剂量和辐射环境的剂量深度曲线，就可以确定使得第一多个电路芯片116和第二多个电路芯片118在容限之内的所需屏蔽量。因此，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110被设计为具有足够的厚度以屏蔽第一多个电路芯片116和第二多个电路芯片118免受超出第一多个电路芯片116和第二多个电路芯片118的总耐受剂量的辐射量。适用于测定根据本发明实施方案的屏蔽厚度的方法在Featherby等人的美国专利No.6,261,508 METHOD FOR MAKING A SHIELDING COMPOSITION中有描述，通过引用将其全部并入本文。
根据本发明的另一方法包括利用上述模拟码(modeling code)产生剂量-深度曲线，其中测定使得总剂量水平在第一多个电路芯片116和第二多个电路芯片118的总耐受剂量水平之下的所需屏蔽量。然后通过比较来自所有方向的辐射量和由这些方向的每一个方向所提供的屏蔽量来分析封装屏蔽。在第一多个电路芯片116和第二多个电路芯片118处的辐射水平是所有不同角度的辐射在封装面积法向上分量的总和。
有利的是，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110可以由高Z 材料制成，例如锇、铱、铂、钽、金和钨。通常，可以使用具有50和更大原子序数的任何高Z材料。更优选地，原子序数的范围可以是60-100，包括端点值。原子序数最优选的范围是73-79，包括端点值。
作为替代方案，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110可以由包含高Z层和低Z层的多层屏蔽组合物制成。有利的是，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110可以由包含插在外部低Z层和内部低Z层之间的高Z层的多层屏蔽组合物制成。这种结构是地球同步轨道的最佳屏蔽几何形状。高Z层有效阻止电子和轫致辐射，而低Z材料在阻止质子方面更有效。地球同步轨道以捕获电子为主，因此优选高Z层比两个低Z层厚。
低Z层优选选自铜、镍、碳、钛、铬、钴、硼、硅、铁和氮。通常，可以使用具有30和更小原子序数的任何低Z材料，但是最优选的低Z材料选自铜、镍、碳、铁、钛、硅和氮。在Czjakowski等人的美国专利No.6,262,362 B1 RADIATIONSHIELDING OF THREE DIMENSIONAL MULTI-CHIP MODULES中进一步描述了这种封装，通过引用将其全部内容并入本文。在一个优选实施方案中，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110由铜-钨制成。
除了用作辐射屏蔽之外，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110还用作整个屏蔽封装的散热器。这有助于防止第一多个电路芯片116和第二多个电路芯片118过热并引起第一多个电路芯片116或第二多个电路芯片118的失效。在一个替代实施方案中，封装设计来用作高可靠性部件，例如在军事或航空应用中。在该实施方案中，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110主要用于使封装散热，因而使得电路芯片能够在电路芯片规定的温度范围内工作。在该实施方案中，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110由导热性材料制成。在封装器件不暴露于大量辐射的实施方案中，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110仅需要由导热性材料制成。在与辐射无关的环境中不需要考虑导热性材料的辐射屏蔽特性。
例如，本发明的一个实施方案包括含有十二个在15瓦运行的电路芯片的存储模块。本发明实施方案提供可以散逸由存储模块所产生的热的高可靠性部件使得电路芯片可以在推荐的温度范围内工作。这种器件的一个是实施例是SDRAM存储模块。利用256兆位的SDRAM芯片，模块可以提供每一层500兆位的存储器，因此通过堆叠一层、两层、三层或四层分别允许500兆位、1吉兆、1.5吉兆和2吉兆的容量，同时不需要扩大电路板空间。在电可擦除可编程只读存储器(eeprom)芯片的实施例中，一层、两层、三层或四层可以分别提供8兆位、16兆位、32兆位和48兆位的存储器。通常，存储器容量每两层就翻一倍。
多个焊球130与第一层104和第二层106相互连接。这些连接随后电连接到多个封装引线128。图1和图2中所示的第一层104和第二层106分别是非密封层。当放在一起封装时，利用焊接将第一层104的基底连接到第二层106的金属化表面上并因此形成第二层106的密封。然后将盖连接到第一层104从而完成第一层104的密封。这允许第一屏蔽基底108用作这两层的盖和基底，使得整个封装与没有共用屏蔽层的多层器件相比要薄得多。
第一衬底112和第二衬底114可以是高温共烧衬底、低温共烧衬底或厚膜衬底。第一衬底112和第二衬底114由相同类型的氧化铝制成，但是每一层的加工方法不同。根据优选实施方案，由于高温共烧衬底是三种衬底中最坚固的，因此使用高温共烧衬底。
利用氰酸酯将第一衬底112和第二衬底114连接到第一层104和第二层106。作为替代方案，在需要大量散热的应用中，可以使用银玻璃(silver glass)或银环氧树脂(silver epoxy)以便提供更加导热性的连接。
在优选实施方案中，利用高温焊接(Au/Sn)连接第一层104和第二层106。同样利用高温焊接连接第一辐射屏蔽盖102，以使其具有相同的热膨胀系数。这防止该封装经历其它焊接可能经历的传统焊接接合处疲劳和裂化失效。高温焊接经得住热循环，这防止封装的焊接接合处失效。作为替代方案，可以利用Pb/Sn合金、焊接金属丝或导电环氧树脂连接封装层。但是，在可能经历高机械应变的环境中，由于高温焊接会防止封装失败，因为优选使用高温焊接。
根据本发明的一个实施方案，用来使辐射屏蔽盖102密封电路封装120的密封圈(没有示出)的高度可以调整圈。这提供了调整每一层内部空间的方法。有利的是， 当屏蔽器件的每一层内部的多个电路芯片需要更大的高度时，可以利用该部件。
接下来参考图4，示出设计来屏蔽直接安装在陶瓷封装上的多个电子电路芯片免受辐射的多层屏蔽封装。
图4示出第一辐射屏蔽盖302、第二辐射屏蔽盖304、第一层306、第二层308、屏蔽基底310、第一电路芯片312、第二电路芯片314、第一电路封装316、第二电路封装318、第一多个导体320、第二多个导体322、多个封装引线324个和多个焊球326。
第一辐射屏蔽盖302结合到第一电路封装316，形成第一电路芯片312的腔。第一电路芯片312结合到第一电路封装316。第二屏蔽盖304结合到第二电路封装318，形成第二电路芯片314的腔。第二电路芯片314结合到第二电路封装318。然后屏蔽基底310结合到第二电路封装318的底部。此外，多个封装引线324也结合到屏蔽基底310。第一多个导体320和第二多个导体322分别电连接到第一电路芯片312和第二电路芯片314。第一多个导体320和第二多个导体322还电连接到多个封装引线324。多个焊球326将第一电路封装316结合到第二电路封装318。
在一个实施方案中，第一层306由第一辐射屏蔽盖302、第一电路封装316和第一电路芯片312组成。第二层308由第二辐射屏蔽盖304、第二电路封装318和第二电路芯片314组成。有利的是，第二层308的第二辐射屏蔽盖304形成第一层306中的第一电路芯片312的底部屏蔽层。然后辐射屏蔽基底310结合第二辐射屏蔽盖304用于屏蔽第二电路芯片314免受辐射。有利的是，可以容易地将附加层加入到屏蔽封装中。因此，本发明可以容易地制造为两层以上。当存在两个或多个层时，辐射屏蔽基底310结合到最底层，例如图4中的第二层308。另外，多个封装引线324随后结合到最底层，例如图2中的第二层106。作为替代方案，多个封装引线324可以结合到不同的层。
第一辐射屏蔽盖302、第二辐射屏蔽盖304和屏蔽基底310都是高Z材料或作为替代方案的高Z和低Z材料层，如上参考图1和图2所述。选择第一辐射屏蔽盖302、第二辐射屏蔽盖304和屏蔽基底310的厚度以屏蔽第一电路芯片312和第二电路芯片314免受辐射。确定厚度使得第一电路芯片312和第二电路芯片314不暴露于超出第一电路芯片312和第二电路芯片314的总耐受剂量的电离辐射下。上文参考图1和 图2描述了该方法。
第一层306和第二层308是密封层。其防止水分或其它化合物和化学物质接触电路芯片。这防止电路器件失效。例如水会腐蚀电路芯片或吸银，这会导致电路芯片短路。与单层器件相比，本发明缩短了密封长度。这大大增加了密封的可靠性并防止器件的失效。
参考图5，示出屏蔽直接安装在屏蔽层上的多个电子电路芯片的多层屏蔽封装。
图5示出辐射屏蔽盖402、第一层404、第二层406、第一屏蔽基底408、第二屏蔽基底410、第一电路芯片412、第二电路芯片414、第一电路封装416、第二电路封装418、第一多个导体420、第二多个导体422、多个封装引线424和多个焊球426。
图5在功能和结构上类似于图2。但是，图5示出连接到第一辐射屏蔽基底408的第一电路芯片412和连接到第二辐射屏蔽基底410的第二电路芯片414。第一层404包含第一电路封装416、第一屏蔽基底408、第一电路芯片412和第一多个导体420。第二层406包含第二电路封装418、第二屏蔽基底410、第二电路芯片414和第二多个导体422。有利的是，第一辐射屏蔽基底408用作第二层406的盖。另外，辐射屏蔽盖402结合到第一层404并且多个封装引线424结合到第二层406。多个焊球426将第一层404连接到第二层406。
参考图6，示出设计来屏蔽直接安装在衬底上的多个电子电路芯片免受辐射的多层屏蔽封装。
图6示出第一辐射屏蔽盖502、第二辐射屏蔽盖504、第一层506、第二层508、屏蔽基底510、第一多个电路芯片512、第二多个电路芯片514、第一电路封装516、第二电路封装518、第一多个导体520、第二多个导体522、多个封装引线524、多个焊球526、第一衬底528和第二衬底530。
图6在功能和结构上类似于图4。但是，图6示出分别结合到第一电路封装516和第二电路封装518的第一衬底528和第二衬底530。第一多个电路芯片512和第二多个电路芯片514分别结合到第一衬底528和第二衬底530。
参考图7，示出设计来屏蔽直接安装在衬底上的多个电子电路芯片免受辐射的多层屏蔽封装。
图7示出了第一辐射屏蔽盖602、第二辐射屏蔽盖604、第一层606、第二层608、屏蔽基底610、第一多个电路芯片612、第二多个电路芯片614、第一电路封装616、第二电路封装618、多个封装引线624、多个焊球626、第一衬底628、第二衬底630、第一多个衬底焊球632和第二多个衬底焊球634。
图7在功能和结构上类似于图6。但是，图7示出利用第一多个焊球632连接至第一电路封装616的第一衬底628。第二衬底630利用第二多个焊球634连接至第二电路封装618。
参考图8，示出设计来屏蔽直接安装在衬底上的多个电子电路芯片免受辐射的多层屏蔽封装。
图8示出第一辐射屏蔽盖702、第二辐射屏蔽盖704、第一层706、第二层708、屏蔽基底710、第一多个电路芯片712、第二多个电路芯片714、第一电路封装716、第二电路封装718、多个封装引线724、多个焊球726、第一衬底730、第二衬底728、第一多个衬底焊球732和第二多个衬底焊球734。
图8的多层屏蔽封装在功能和结构上类似于图7。但是，图8示出用作第一层706的散热器的第二辐射屏蔽盖704、第二辐射屏蔽盖704接触第一电路封装716，因此从第一层706散热。如果器件产生大量的热，则第二辐射屏蔽盖704可以热结合到第一辐射屏蔽盖702或屏蔽基底710。
在该实施方案中，如参考图9所述的热通道可用于热连接第一辐射屏蔽盖702、第二幅射屏蔽盖704和屏蔽基底710。然后屏蔽基底710可以连接到电路板的大散热器。作为替代方案，第一幅射屏蔽盖可以连接到大散热器。
此外，图8中所示的每一层均是密封的。陶瓷材料用于第一层706和第二层708。因此，没有水分能够进入含有第一多个电路芯片712和第二多个电路芯片714的空间。这防止了电路芯片的失效。如果水分接触到第一多个电路芯片712和第二多个电路芯片714的任何一个，电路就会失效。此外，水分会诱导银从导体或元件终端迁移，这会导致电路短路或器件失效。在制造过程中，将非密封的封装暴露于高温烘烤程序下以去除所有水分或残留气体然后密封。
参考图9，示出用于从含有多个电路芯片的多层封装中散热的封装器件。
图9示出盖802、第一层804、第二层806、第一基底808、第二基底810、第一衬底812、第二衬底814、第一多个电路芯片816、第二多个电路芯片818、第一电路封装820、第二电路封装822、第一多个导体824、第二多个导体826、多个封装引线828、多个焊球830、第一多个热通道832、第二多个热通道834和多个热层连接器836。
多个焊球830用于将第一多个电路芯片816和第二多个电路芯片818电连接。作为替代方案，多个雉堞状结构(castellation)用于连接第一多个电路芯片816和第二多个电路芯片818，但是，在需要高电路密度的应用中，优选多个焊球。
使第一多个热通道832和第二多个热通道834分别穿过第一衬底812和第二衬底814。有利的是，第一多个热通道832和第二多个热通道834分别连接到第一多个电路芯片816和第二多个电路芯片818。然后使它们穿过第一衬底812和第二衬底814并且连接到盖802、第一基底808和第二基底810中的一个或多个。盖802、第一基底808和第二基底810还可以通过热层连接器836相互连接。在该实施方案中，第二基底用作主散热器(Principle heat sink)并可以连接到系统散热器。这使得热能够从第一多个电路芯片816和第二多个电路芯片818中散逸。多个热层连接器836将第一多个热通道832和第二多个热通道834连接到用作整个封装的散热器的第二基底810。当用于具有大系统散热器的系统中时，第二屏蔽基底810可以连接到大系统散热器。有利的是，热通道可用于前文所公开的任意实施方案。
在第一电路封装820和第二电路封装822之间结合导热层。
在一个实施方案中，封装器件作为存储模块运行。因此，器件能够在相对小的空间中含有大量的存储器。封装的设计使得由多个电路芯片产生的大量的热能够散逸。
本发明的散热器部件也可以在空间环境中使用。在空间环境中提供具有良好散热器的电路芯片对于确保部件的可靠性是非常重要的。在空间环境中，存在的其它问题是在器件上没有气流来帮助调节热量。因此，在确保电路芯片在电路芯片的给定温度范围内工作方面，具有良好的散热器是非常或可能是非常重要的。
根据图1-9的实施方案，可以在多层封装中建立电冗余(electrical redundancy)。例如冗余电子电路芯片可置于多层封装的不同层上。因此，如果其中的一层由于密封失效、温度失效、机械失效或辐射失效而失效，所述备用器件仍可以运行。这防止了整个封装的失效。在一个实施方案中，顶层上的电路芯片会由于意料之外的辐射量而失效，但是，第二层上的冗余的电路芯片由于额外层的屏蔽而不会失效。
此外，图1-9中所示的实施方案也涉及具有完全可追踪电路芯片的器件。不同批次的电路芯片具有不同的辐射屏蔽容限，因此通过使用可以批次追踪的器件能够得到高可靠性部件。如果一个电路芯片失效，那么可以追溯至其加工过程并且可以定位具有来自同一批次的电路芯片的所有其它部件。
接下来参考图10，示出制造根据本发明的高可靠性多层电子电路器件的方法。所述方法可用于实现参考图1-9示出并描述的实施方案。
首先，形成第一封装层1000。接着形成第二封装层1002。本文中参考图1-9描述了第一封装层和第二封装层。通常，第一封装层和第二封装层包含电路封装、与所述电路封装结合的辐射屏蔽基底或辐射屏蔽盖、以及电路芯片。在一些实施方案中，第一封装层和第二封装层可以包括与衬底结合的多个电路芯片。此外，第一封装层和第二封装层可以包括与所述电路芯片结合的多个导体。
接下来，将第一封装层结合到第二封装层1004。在一些实施方案中，第一封装层的基底用作第二封装层的盖。应该理解，根据所述方法，可以一起结合更多的封装层从而容纳更大量的电路芯片。例如，如果第一封装层和第二封装层包括电路封装、辐射屏蔽基底和电路芯片，则类似的第三封装层可以结合到第二层。然后第二封装层的基底可以用作第三封装层的盖。如果需要更多的层，可以以类似的方式将它们加入。类似地，例如，如果第一封装层和第二封装层包括电路封装、辐射屏蔽盖和电路芯片，则类似的第三封装层可以结合到第一封装层。如果需要更多的层，可以将它们加在第三封装层的顶部。
下一步骤包括将盖或基底分别结合到第一封装层或第二封装层1006。如果第一封装层和第二封装层形成有辐射屏蔽基底，那么盖将结合到第一封装层。作为替代方案，如果第一封装层和第二封装层形成有辐射屏蔽盖，那么基底将结合到第二封装层。
虽然已经借助于具体实施方案及其应用描述了本文所公开的本发明，但是，可以在所附权利要求书限定的精神和范围内根据上述除实施本发明的具体描述之外的 教导对本发明做出其它修改、变化和排列。

Claims (13)

1.高密度电路封装，包括：
多个封装层，所述多个封装层包括：
电路封装；
与所述电路封装结合的导热性基底；和
与所述导热性基底结合的电路芯片；
其中所述电路芯片通过热通道与所述导热性基底结合；
所述导热性基底的长度小于所述电路封装的长度；
所述多个封装层相互依次堆叠，当另一封装层结合到该封装层的底部时，所述导热性基底用作该另一封装层的盖。
2.权利要求1的电路封装，还包括与所述导热性基底结合的热层连接器。
3.权利要求2的电路封装，其中所述电路芯片包括存储器。
4.权利要求1的电路封装，其中所述导热性基底包含辐射屏蔽材料。
5.权利要求4的电路封装，其中所述电路芯片被屏蔽免于接收超出所述电路芯片总耐受剂量的辐射量。
6.权利要求1的电路封装，还包括与所述多个封装层的顶部结合的导热性盖。
7.权利要求1的电路封装，其中所述电路封装包含陶瓷。
8.制造高密度电路封装的方法，包括：
形成多个封装层，所述多个封装层包括：
电路封装；
与所述电路封装结合的导热性基底；和
与所述导热性基底结合的电路芯片；
使所述电路芯片通过热通道与所述导热性基底结合；
所述导热性基底的长度小于所述电路封装的长度；
所述多个封装层相互依次堆叠，当另一封装层结合到该封装层的底部时，所述导热性基底用作该另一封装层的盖。
9.权利要求8的方法，还包括与所述多个封装层的顶部结合的导热性盖。
10.权利要求8的方法，其中所述电路芯片是存储器。
11.权利要求8的方法，还包括由铜-钨形成所述导热性基底。
12.制造高密度电路封装的方法，包括：
使第一导热性基底与第一封装层结合；
使第一电路芯片与所述第一导热性基底结合；
使第二封装层与所述第一封装层结合；
使第二导热性基底与所述第二封装层结合；和
使第二电路芯片与所述第二导热性基底结合；
所述第一、第二导热性基底的长度小于所述电路封装的长度；
所述第一导热性基底用作所述第二封装层的盖。
13.权利要求12的方法，还包括在所述第一封装层和所述第二封装层之间结合导热层。
CN200480020214XA 2003-07-16 2004-07-12 用于提高可靠性的半导体器件封装 Expired - Fee Related CN1823561B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/621,844 2003-07-16
US10/621,844 US7191516B2 (en) 2003-07-16 2003-07-16 Method for shielding integrated circuit devices
PCT/US2004/022344 WO2005010937A2 (en) 2003-07-16 2004-07-12 Packaging of semiconductor devices for incrased reliability

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2008102102998A Division CN101345238B (zh) 2003-07-16 2004-07-12 用于提高可靠性的半导体器件封装

Publications (2)

Publication Number Publication Date
CN1823561A CN1823561A (zh) 2006-08-23
CN1823561B true CN1823561B (zh) 2011-09-07

Family

ID=34063073

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2008102102998A Expired - Fee Related CN101345238B (zh) 2003-07-16 2004-07-12 用于提高可靠性的半导体器件封装
CN200480020214XA Expired - Fee Related CN1823561B (zh) 2003-07-16 2004-07-12 用于提高可靠性的半导体器件封装

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2008102102998A Expired - Fee Related CN101345238B (zh) 2003-07-16 2004-07-12 用于提高可靠性的半导体器件封装

Country Status (7)

Country Link
US (3) US7191516B2 (zh)
EP (1) EP1647173A4 (zh)
JP (1) JP4795948B2 (zh)
KR (1) KR101059918B1 (zh)
CN (2) CN101345238B (zh)
HK (1) HK1127162A1 (zh)
WO (1) WO2005010937A2 (zh)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070164424A1 (en) * 2003-04-02 2007-07-19 Nancy Dean Thermal interconnect and interface systems, methods of production and uses thereof
KR20060025155A (ko) * 2003-06-06 2006-03-20 허니웰 인터내셔날 인코포레이티드 열적 상호접속 시스템, 그 제조 방법 및 사용법
US7191516B2 (en) * 2003-07-16 2007-03-20 Maxwell Technologies, Inc. Method for shielding integrated circuit devices
US8154881B2 (en) * 2006-11-13 2012-04-10 Telecommunication Systems, Inc. Radiation-shielded semiconductor assembly
EP2112471A1 (fr) * 2008-04-22 2009-10-28 Microcomponents AG Dispositif de montage pour composant électronique
CN101572260B (zh) * 2008-04-30 2011-04-20 南亚科技股份有限公司 多芯片堆叠封装体
US7741567B2 (en) * 2008-05-19 2010-06-22 Texas Instruments Incorporated Integrated circuit package having integrated faraday shield
US7835207B2 (en) 2008-10-07 2010-11-16 Micron Technology, Inc. Stacked device remapping and repair
US8533853B2 (en) * 2009-06-12 2013-09-10 Telecommunication Systems, Inc. Location sensitive solid state drive
EP2482236A4 (en) * 2009-09-24 2013-10-30 Terrara Code Res Inst Inc RFID LABEL, TAG READING / WRITING APPARATUS, DATA MANAGEMENT SYSTEM AND METHOD
US8531012B2 (en) 2009-10-23 2013-09-10 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer over a semiconductor die disposed in a cavity of an interconnect structure and grounded through the die TSV
KR101321534B1 (ko) * 2011-09-30 2013-10-28 (주)마이크로인피니티 적층형 센서 패키지
US9223665B2 (en) 2013-03-15 2015-12-29 Micron Technology, Inc. Apparatuses and methods for memory testing and repair
GB201311834D0 (en) * 2013-07-02 2013-08-14 Qinetiq Ltd Electronic hardware assembly
US20160149733A1 (en) * 2014-11-26 2016-05-26 Applied Materials, Inc. Control architecture for devices in an rf environment
US9872341B2 (en) 2014-11-26 2018-01-16 Applied Materials, Inc. Consolidated filter arrangement for devices in an RF environment
KR20160110683A (ko) 2015-03-10 2016-09-22 한국원자력연구원 집적회로소자의 내방사선 특성 개선장치 및 개선방법
TWI621378B (zh) * 2015-07-29 2018-04-11 乾坤科技股份有限公司 具有電磁屏蔽結構的電子模組及其製造方法
CN106098647B (zh) * 2016-06-20 2018-12-14 绍兴杭铭饰品有限公司 一种多芯片叠堆式集成电路封装
CN106057755B (zh) * 2016-08-22 2018-08-07 许恩明 一种用于多芯片封装的散热机构
CN108962849B (zh) * 2016-08-22 2020-10-16 山东汉旗科技有限公司 一种集成电路封装的方法
CN108807312B (zh) * 2016-08-22 2020-07-14 林锦国 一种散热装置
EP3631894B1 (en) 2017-06-20 2022-03-02 Viasat, Inc. Antenna array radiation shielding
CN109428666A (zh) * 2017-09-04 2019-03-05 王红彦 一种电磁信号屏蔽装置
JP2020047714A (ja) * 2018-09-18 2020-03-26 キオクシア株式会社 半導体メモリおよびその製造方法
CN113395936B (zh) * 2018-12-06 2024-10-15 美国亚德诺半导体公司 屏蔽的集成器件封装
US11688709B2 (en) 2018-12-06 2023-06-27 Analog Devices, Inc. Integrated device packages with passive device assemblies
KR102662146B1 (ko) * 2018-12-17 2024-05-03 삼성전자주식회사 반도체 패키지
US11205031B2 (en) * 2019-02-25 2021-12-21 Qiang Huang System and method for facilitating use of commercial off-the-shelf (COTS) components in radiation-tolerant electronic systems
KR102040770B1 (ko) 2019-06-18 2019-11-05 (주)피티더블유스틸솔루션 슬리브 자동 공급장치
US11664340B2 (en) 2020-07-13 2023-05-30 Analog Devices, Inc. Negative fillet for mounting an integrated device die to a carrier
CN112967938A (zh) * 2020-12-29 2021-06-15 中国电子科技集团公司第四十七研究所 一种宇航级集成电路总剂量屏蔽方法及抗辐照加固效果验证方法
EP4064382A1 (en) * 2021-03-22 2022-09-28 Ricoh Company, Ltd. Liquid composition, method for producing electrode, and method for producing electrochemical element
CN113192935B (zh) * 2021-04-30 2023-04-07 苏州汉天下电子有限公司 一种半导体封装结构以及半导体封装方法
CN113543615B (zh) * 2021-06-29 2022-11-01 中国科学院长春光学精密机械与物理研究所 空间电子设备辐照防护方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5552633A (en) * 1995-06-06 1996-09-03 Martin Marietta Corporation Three-dimensional multimodule HDI arrays with heat spreading
US5635754A (en) * 1994-04-01 1997-06-03 Space Electronics, Inc. Radiation shielding of integrated circuits and multi-chip modules in ceramic and metal packages

Family Cites Families (163)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL157456B (nl) * 1968-07-30 1978-07-17 Philips Nv Halfgeleiderinrichting in een isolerende kunststofomhulling.
US3771025A (en) * 1969-10-02 1973-11-06 Gen Electric Semiconductor device including low impedance connections
US3828425A (en) * 1970-10-16 1974-08-13 Texas Instruments Inc Method for making semiconductor packaged devices and assemblies
US3706840A (en) * 1971-05-10 1972-12-19 Intersil Inc Semiconductor device packaging
US3895143A (en) * 1973-03-16 1975-07-15 Nicolet Ind Inc Metal-fiber-latex-containing sheet materials
US3914858A (en) * 1974-08-23 1975-10-28 Nitto Electric Ind Co Method of making sealed cavity molded semiconductor devices
US4167647A (en) * 1974-10-02 1979-09-11 Santa Barbara Research Center Hybrid microelectronic circuit package
US3933530A (en) * 1975-01-28 1976-01-20 Rca Corporation Method of radiation hardening and gettering semiconductor devices
FR2305855A1 (fr) * 1975-03-28 1976-10-22 Westinghouse Electric Corp Transistor mnos a drain-source protege vis-a-vis des radiations
US4014772A (en) * 1975-04-24 1977-03-29 Rca Corporation Method of radiation hardening semiconductor devices
JPS52100171A (en) * 1976-02-18 1977-08-22 Hitachi Ltd Composite integrated circuit mudule
JPS52120768A (en) * 1976-04-05 1977-10-11 Nec Corp Semiconductor device
US4089575A (en) * 1976-09-27 1978-05-16 Amp Incorporated Connector for connecting a circuit element to the surface of a substrate
US4100675A (en) * 1976-11-01 1978-07-18 Mansol Ceramics Company Novel method and apparatus for hermetic encapsulation for integrated circuits and the like
US4091407A (en) * 1976-11-01 1978-05-23 Rca Corporation Combination glass/low temperature deposited Siw Nx Hy O.sub.z
NL189379C (nl) * 1977-05-05 1993-03-16 Richardus Henricus Johannes Fi Werkwijze voor inkapselen van micro-elektronische elementen.
US4173683A (en) * 1977-06-13 1979-11-06 Rca Corporation Chemically treating the overcoat of a semiconductor device
US4313768A (en) * 1978-04-06 1982-02-02 Harris Corporation Method of fabricating improved radiation hardened self-aligned CMOS having Si doped Al field gate
US4402002A (en) * 1978-04-06 1983-08-30 Harris Corporation Radiation hardened-self aligned CMOS and method of fabrication
JPS5591145A (en) * 1978-12-28 1980-07-10 Narumi China Corp Production of ceramic package
JPS5598846A (en) 1979-01-22 1980-07-28 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
JPS55128851A (en) 1979-03-28 1980-10-06 Hitachi Ltd Semiconductor memory device
JPS6015152B2 (ja) * 1980-01-09 1985-04-17 株式会社日立製作所 樹脂封止半導体メモリ装置
JPS56103452A (en) 1980-01-22 1981-08-18 Fujitsu Ltd Semiconductor device
JPS56165341A (en) 1980-05-23 1981-12-18 Nec Corp Semiconductor device
JPS5795650A (en) 1980-12-05 1982-06-14 Nec Corp Semiconductor device
JPS57145345A (en) 1981-03-04 1982-09-08 Nec Corp Semiconductor device
US4975762A (en) * 1981-06-11 1990-12-04 General Electric Ceramics, Inc. Alpha-particle-emitting ceramic composite cover
US4468411A (en) * 1982-04-05 1984-08-28 Motorola, Inc. Method for providing alpha particle protection for an integrated circuit die
JPS58207657A (ja) * 1982-05-28 1983-12-03 Fujitsu Ltd 半導体装置及びその製造方法
US4633573A (en) * 1982-10-12 1987-01-06 Aegis, Inc. Microcircuit package and sealing method
US4506108A (en) * 1983-04-01 1985-03-19 Sperry Corporation Copper body power hybrid package and method of manufacture
FR2547113B1 (fr) * 1983-06-03 1986-11-07 Inf Milit Spatiale Aeronaut Boitier d'encapsulation de composant electronique, durci vis-a-vis des radiations
JPS60106150A (ja) 1983-11-15 1985-06-11 Nippon Telegr & Teleph Corp <Ntt> 耐放射線パツケ−ジ
JPS60124834A (ja) 1983-12-09 1985-07-03 Nec Corp 半導体装置の検査方法
JPS60180150A (ja) 1984-02-27 1985-09-13 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JPS60143398U (ja) 1984-03-05 1985-09-24 三菱電線工業株式会社 遮蔽材
US4614836A (en) * 1984-03-19 1986-09-30 Axia Incorporated Ground connector for microelectronic circuit case
US4652465A (en) * 1984-05-14 1987-03-24 Nissan Chemical Industries Ltd. Process for the production of a silver coated copper powder and conductive coating composition
JPS60257546A (ja) * 1984-06-04 1985-12-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPS614249A (ja) * 1984-06-19 1986-01-10 Sumitomo Electric Ind Ltd 半導体装置用パツケ−ジ
JPS614250A (ja) * 1984-06-19 1986-01-10 Sumitomo Electric Ind Ltd 半導体装置用パツケ−ジ
JPS6154656A (ja) * 1984-08-24 1986-03-18 Fujitsu Ltd 半導体装置
US4663240A (en) * 1984-11-06 1987-05-05 Enthone, Incorporated RFI shielded plastic articles and process for making same
FR2584863B1 (fr) 1985-07-12 1988-10-21 Inf Milit Spatiale Aeronaut Composant electronique durci vis-a-vis des radiations
US4675978A (en) * 1985-09-09 1987-06-30 Rca Corporation Method for fabricating a radiation hardened oxide having two portions
US4825278A (en) * 1985-10-17 1989-04-25 American Telephone And Telegraph Company At&T Bell Laboratories Radiation hardened semiconductor devices
US4687622A (en) * 1985-10-29 1987-08-18 Irt Corporation Nuclear event detector
JPS62125651A (ja) 1985-11-26 1987-06-06 Nippon Telegr & Teleph Corp <Ntt> 耐放射線パツケ−ジ
JPS62150776A (ja) 1985-12-24 1987-07-04 Fuji Electric Co Ltd 半導体装置
US4935174A (en) * 1986-01-13 1990-06-19 Canon Kabushiki Kaisha Resin molded article bearing electric circuit patterns and process for producing the same
FR2597654B1 (fr) * 1986-04-16 1989-06-30 Aerospatiale Gainage de protection de conducteurs electriques ou optiques, durci vis-a-vis des rayons x
FR2597652B1 (fr) * 1986-04-16 1988-07-29 Aerospatiale Boitier de protection de circuits electroniques, durci vis-a-vis des rayons x
JPS6361150U (zh) * 1986-10-13 1988-04-22
US4823523A (en) * 1987-01-06 1989-04-25 Donald N. Coupard Electromagnetic radiation shielding enclosure and shielding components
US4835120A (en) * 1987-01-12 1989-05-30 Debendra Mallik Method of making a multilayer molded plastic IC package
US4891687A (en) * 1987-01-12 1990-01-02 Intel Corporation Multi-layer molded plastic IC package
US5180513A (en) * 1987-02-06 1993-01-19 Key-Tech, Inc. Shielded plastic enclosure to house electronic equipment
US5047260A (en) * 1987-02-06 1991-09-10 Key-Tech, Inc. Method for producing a shielded plastic enclosure to house electronic equipment
US4839716A (en) * 1987-06-01 1989-06-13 Olin Corporation Semiconductor packaging
US5016138A (en) * 1987-10-27 1991-05-14 Woodman John K Three dimensional integrated circuit package
US4888449A (en) * 1988-01-04 1989-12-19 Olin Corporation Semiconductor package
US4953002A (en) * 1988-03-31 1990-08-28 Honeywell Inc. Semiconductor device housing with magnetic field protection
US4979019A (en) * 1988-05-11 1990-12-18 Refractory Composites, Inc. Printed circuit board with inorganic insulating matrix
DE68923732T2 (de) * 1988-05-19 1996-01-18 Semiconductor Energy Lab Verfahren zur Herstellung einer elektrischen Vorrichtung.
DE3818114A1 (de) * 1988-05-27 1989-11-30 Gruenzweig & Hartmann Montage Absorber fuer elektromagnetische und akustische wellen
US4903108A (en) * 1988-06-21 1990-02-20 Harris Corporation Radiation hardened complementary transistor integrated circuits
US4868716A (en) * 1988-07-15 1989-09-19 Hewlett-Packard Company RF interconnect and shielding system
US5001528A (en) * 1989-01-31 1991-03-19 The United States Of America As Represented By The Secretary Of The Air Force Radiation hardened CMOS on SOI or SOS devices
JP2600366B2 (ja) 1989-03-09 1997-04-16 富士通株式会社 半導体チップの実装方法
US4922754A (en) 1989-03-17 1990-05-08 Kennametal Inc. Acoustic emission transducer and mounting adapter for monitoring metalcutting tools
JPH02278740A (ja) 1989-04-19 1990-11-15 Matsushita Electric Works Ltd 半導体装置のパッケージング方法
US4992754B1 (en) * 1989-09-07 1997-10-28 Ortel Corp Predistorter for linearization of electronic and optical signals
JPH03165058A (ja) * 1989-11-24 1991-07-17 Mitsubishi Electric Corp 半導体装置
US4967315A (en) * 1990-01-02 1990-10-30 General Electric Company Metallized ceramic circuit package
JPH03212006A (ja) * 1990-01-17 1991-09-17 Sony Corp 高周波回路用パッケージ
US5140390A (en) * 1990-02-16 1992-08-18 Hughes Aircraft Company High speed silicon-on-insulator device
US5024965A (en) * 1990-02-16 1991-06-18 Chang Chen Chi P Manufacturing high speed low leakage radiation hardened CMOS/SOI devices
US5006479A (en) * 1990-02-27 1991-04-09 Rockwell International Corporation Methods for improving radiation tolerance of silicon gate CMOS/silicon on sapphire devices
US5139969A (en) * 1990-05-30 1992-08-18 Mitsubishi Denki Kabushiki Kaisha Method of making resin molded semiconductor device
US5160374A (en) * 1990-07-24 1992-11-03 The United States Of America As Represented By The Secretary Of The Air Force Process and apparatus for preventing the pulse discharge of insulators in ionizing radiation
US5086443A (en) * 1990-08-03 1992-02-04 The United States Of America As Represented By The United States Department Of Energy Background-reducing x-ray multilayer mirror
JPH0494560A (ja) 1990-08-10 1992-03-26 Seiko Epson Corp 半導体装置
US5250845A (en) * 1990-11-30 1993-10-05 Hughes Aircraft Company Totally enclosed hermetic electronic module
US5166772A (en) * 1991-02-22 1992-11-24 Motorola, Inc. Transfer molded semiconductor device package with integral shield
JPH04273200A (ja) 1991-02-27 1992-09-29 Toshiba Corp シールド装置
JPH04291948A (ja) * 1991-03-20 1992-10-16 Fujitsu Ltd 半導体装置及びその製造方法及び放熱フィン
US5149662A (en) * 1991-03-27 1992-09-22 Integrated System Assemblies Corporation Methods for testing and burn-in of integrated circuit chips
US5138430A (en) * 1991-06-06 1992-08-11 International Business Machines Corporation High performance versatile thermally enhanced IC chip mounting
JPH0715969B2 (ja) * 1991-09-30 1995-02-22 インターナショナル・ビジネス・マシーンズ・コーポレイション マルチチツプ集積回路パツケージ及びそのシステム
US5206794A (en) * 1991-12-20 1993-04-27 Vlsi Technology, Inc. Integrated circuit package with device and wire coat assembly
CA2080177C (en) * 1992-01-02 1997-02-25 Edward Allan Highum Electro-magnetic shield and method for making the same
US5268331A (en) * 1992-01-07 1993-12-07 Texas Instruments Incorporated Stabilizer/spacer for semiconductor device lead frames
US5202536A (en) * 1992-02-03 1993-04-13 Schlegel Corporation EMI shielding seal with partial conductive sheath
US5578526A (en) * 1992-03-06 1996-11-26 Micron Technology, Inc. Method for forming a multi chip module (MCM)
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
US5324952A (en) * 1992-07-10 1994-06-28 Ball Corporation Radiation shielding for spacecraft components
US5220192A (en) * 1992-07-10 1993-06-15 Lsi Logic Radiation hardened CMOS structure using an implanted P guard structure and method for the manufacture thereof
US5317107A (en) * 1992-09-24 1994-05-31 Motorola, Inc. Shielded stripline configuration semiconductor device and method for making the same
US5656830A (en) * 1992-12-10 1997-08-12 International Business Machines Corp. Integrated circuit chip composite having a parylene coating
US6205654B1 (en) * 1992-12-11 2001-03-27 Staktek Group L.P. Method of manufacturing a surface mount package
US5589129A (en) * 1993-02-19 1996-12-31 Kabushiki Kaisha Toshiba Method of manufacturing a molding using a filler or an additive concentrated on an arbitrary portion or distributed at a gradient concentration
US5384477A (en) * 1993-03-09 1995-01-24 National Semiconductor Corporation CMOS latchup suppression by localized minority carrier lifetime reduction
CA2092371C (en) * 1993-03-24 1999-06-29 Boris L. Livshits Integrated circuit packaging
US5294826A (en) * 1993-04-16 1994-03-15 Northern Telecom Limited Integrated circuit package and assembly thereof for thermal and EMI management
CN1047718C (zh) * 1993-05-03 1999-12-22 艾利森电话股份有限公司 用于封装电子元件的柔性封装装置
US5880403A (en) * 1994-04-01 1999-03-09 Space Electronics, Inc. Radiation shielding of three dimensional multi-chip modules
US5825042A (en) * 1993-06-18 1998-10-20 Space Electronics, Inc. Radiation shielding of plastic integrated circuits
US6613978B2 (en) 1993-06-18 2003-09-02 Maxwell Technologies, Inc. Radiation shielding of three dimensional multi-chip modules
US5455745A (en) * 1993-07-26 1995-10-03 National Semiconductor Corporation Coated bonding wires in high lead count packages
EP0658937A1 (en) * 1993-12-08 1995-06-21 Hughes Aircraft Company Vertical IC chip stack with discrete chip carriers formed from dielectric tape
US5406117A (en) * 1993-12-09 1995-04-11 Dlugokecki; Joseph J. Radiation shielding for integrated circuit devices using reconstructed plastic packages
US5436411A (en) * 1993-12-20 1995-07-25 Lsi Logic Corporation Fabrication of substrates for multi-chip modules
US5498900A (en) * 1993-12-22 1996-03-12 Honeywell Inc. Semiconductor package with weldable ceramic lid
FI117224B (fi) * 1994-01-20 2006-07-31 Nec Tokin Corp Sähkömagneettinen häiriönpoistokappale, ja sitä soveltavat elektroninen laite ja hybridimikropiirielementti
US6455864B1 (en) 1994-04-01 2002-09-24 Maxwell Electronic Components Group, Inc. Methods and compositions for ionizing radiation shielding
US6720493B1 (en) * 1994-04-01 2004-04-13 Space Electronics, Inc. Radiation shielding of integrated circuits and multi-chip modules in ceramic and metal packages
US6261508B1 (en) * 1994-04-01 2001-07-17 Maxwell Electronic Components Group, Inc. Method for making a shielding composition
US5770304A (en) * 1994-07-11 1998-06-23 Nippon Paint Co., Ltd. Wide bandwidth electromagnetic wave absorbing material
US5672918A (en) * 1994-08-18 1997-09-30 The United States Of America As Represented By The United States Department Of Energy System level latchup mitigation for single event and transient radiation effects on electronics
JP2875479B2 (ja) * 1994-09-08 1999-03-31 日本ペルノックス株式会社 半導体の封止方法
US5552338A (en) * 1994-09-26 1996-09-03 Intel Corporation Method of using latchup current to blow a fuse in an integrated circuit
JP2780649B2 (ja) 1994-09-30 1998-07-30 日本電気株式会社 半導体装置
US5579207A (en) * 1994-10-20 1996-11-26 Hughes Electronics Three-dimensional integrated circuit stacking
US5495394A (en) * 1994-12-19 1996-02-27 At&T Global Information Solutions Company Three dimensional die packaging in multi-chip modules
US5706840A (en) * 1995-03-03 1998-01-13 Sandia Corporation Precision cleaning apparatus and method
CH690230A5 (fr) 1995-03-17 2000-06-15 Bobst Sa Procédé et dispositif de contrôle de l'humidité d'une bande de matériau dans une machine d'impression.
US5577319A (en) * 1995-03-31 1996-11-26 Motorola, Inc. Method of encapsulating a crystal oscillator
KR0157570B1 (ko) 1995-11-24 1999-02-18 김광호 복수경로를 통해 mpeg2 비트열을 복호하는 복호화장치
US5851852A (en) * 1996-02-13 1998-12-22 Northrop Grumman Corporation Die attached process for SiC
US5998867A (en) * 1996-02-23 1999-12-07 Honeywell Inc. Radiation enhanced chip encapsulant
US5694300A (en) * 1996-04-01 1997-12-02 Northrop Grumman Corporation Electromagnetically channelized microwave integrated circuit
EP0897256B1 (en) * 1996-04-24 2004-01-28 Okamura, Susumu Semiconductor device
US5780163A (en) * 1996-06-05 1998-07-14 Dow Corning Corporation Multilayer coating for microelectronic devices
DE19645036B4 (de) * 1996-10-31 2006-04-20 Siemens Ag Pyroelektrische Halbleiter-Detektoreinrichtung für Infrarotstrahlung und Verfahren zur Herstellung
US5935177A (en) 1997-02-06 1999-08-10 Accurate Automation Corporation Pilot-induced oscillation detection and compensation apparatus and method
US6064555A (en) * 1997-02-25 2000-05-16 Czajkowski; David Radiation induced single event latchup protection and recovery of integrated circuits
JP3359846B2 (ja) * 1997-07-18 2002-12-24 シャープ株式会社 半導体装置
US5992237A (en) 1997-07-22 1999-11-30 Skf Condition Monitoring, Inc. Digital vibration coupling stud
US5888850A (en) * 1997-09-29 1999-03-30 International Business Machines Corporation Method for providing a protective coating and electronic package utilizing same
KR100260997B1 (ko) * 1998-04-08 2000-07-01 마이클 디. 오브라이언 반도체패키지
US6072233A (en) * 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package
US6137693A (en) * 1998-07-31 2000-10-24 Agilent Technologies Inc. High-frequency electronic package with arbitrarily-shaped interconnects and integral shielding
US6121672A (en) * 1998-11-03 2000-09-19 Utmc Microelectronic Systems Inc. Raised pedestal radiation shield for sensitive electronics
US6429386B2 (en) * 1998-12-30 2002-08-06 Ncr Corporation Imbedded die-scale interconnect for ultra-high speed digital communications
US6594156B1 (en) 2000-04-24 2003-07-15 Minimed Inc. Device and method for circuit protection during radiation sterilization
JP3776637B2 (ja) * 1999-09-13 2006-05-17 株式会社東芝 半導体装置
US6282071B1 (en) 1999-11-08 2001-08-28 Thomson Licensing, S.A. Frequency dependent X-ray protection for a multimedia monitor
US6368899B1 (en) * 2000-03-08 2002-04-09 Maxwell Electronic Components Group, Inc. Electronic device packaging
US6384473B1 (en) * 2000-05-16 2002-05-07 Sandia Corporation Microelectronic device package with an integral window
US6365960B1 (en) * 2000-06-19 2002-04-02 Intel Corporation Integrated circuit package with EMI shield
US6445591B1 (en) 2000-08-10 2002-09-03 Nortel Networks Limited Multilayer circuit board
US6515352B1 (en) * 2000-09-25 2003-02-04 Micron Technology, Inc. Shielding arrangement to protect a circuit from stray magnetic fields
US6906396B2 (en) 2002-01-15 2005-06-14 Micron Technology, Inc. Magnetic shield for integrated circuit packaging
JP2004071977A (ja) * 2002-08-08 2004-03-04 Mitsubishi Electric Corp 半導体装置
US6778637B2 (en) 2002-09-20 2004-08-17 Koninklijke Philips Electronics, N.V. Method and apparatus for alignment of anti-scatter grids for computed tomography detector arrays
US7382043B2 (en) 2002-09-25 2008-06-03 Maxwell Technologies, Inc. Method and apparatus for shielding an integrated circuit from radiation
US7191516B2 (en) 2003-07-16 2007-03-20 Maxwell Technologies, Inc. Method for shielding integrated circuit devices
JP4273200B2 (ja) 2003-08-27 2009-06-03 株式会社オクテック フラッシュランプ発光装置
JP4094560B2 (ja) 2004-01-23 2008-06-04 株式会社エヌ・ティ・ティ・データ リソース分割サーバ及びリソース分割サーバプログラム
DE102005001148B3 (de) * 2005-01-10 2006-05-18 Siemens Ag Elektronikeinheit mit EMV-Schirmung
US7514774B2 (en) * 2006-09-15 2009-04-07 Hong Kong Applied Science Technology Research Institute Company Limited Stacked multi-chip package with EMI shielding
US7537962B2 (en) * 2006-12-22 2009-05-26 Stats Chippac Ltd. Method of fabricating a shielded stacked integrated circuit package system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5635754A (en) * 1994-04-01 1997-06-03 Space Electronics, Inc. Radiation shielding of integrated circuits and multi-chip modules in ceramic and metal packages
US5552633A (en) * 1995-06-06 1996-09-03 Martin Marietta Corporation Three-dimensional multimodule HDI arrays with heat spreading

Also Published As

Publication number Publication date
KR20060113632A (ko) 2006-11-02
CN1823561A (zh) 2006-08-23
CN101345238B (zh) 2010-12-15
WO2005010937A3 (en) 2005-05-26
US8018739B2 (en) 2011-09-13
US20100155912A1 (en) 2010-06-24
EP1647173A2 (en) 2006-04-19
KR101059918B1 (ko) 2011-08-29
HK1127162A1 (en) 2009-09-18
EP1647173A4 (en) 2017-12-27
US20080251895A1 (en) 2008-10-16
US7696610B2 (en) 2010-04-13
CN101345238A (zh) 2009-01-14
US20050011656A1 (en) 2005-01-20
US7191516B2 (en) 2007-03-20
WO2005010937A2 (en) 2005-02-03
JP2007531981A (ja) 2007-11-08
JP4795948B2 (ja) 2011-10-19

Similar Documents

Publication Publication Date Title
CN1823561B (zh) 用于提高可靠性的半导体器件封装
KR100282027B1 (ko) 적층기판및볼그리드어레이모듈
JP4588027B2 (ja) スタック式電子アセンブリ
US5572065A (en) Hermetically sealed ceramic integrated circuit heat dissipating package
US5943213A (en) Three-dimensional electronic module
CN106489202B (zh) 具有高效率散热路径的堆叠式半导体裸片组合件及相关联系统
US6858795B2 (en) Radiation shielding of three dimensional multi-chip modules
JP2011176279A (ja) 多層集積回路パッケージ
US20050189639A1 (en) Semiconductor device
US20070057358A1 (en) Multi-level semiconductor module
CN103247599A (zh) 半导体器件及其制造方法
JP3610661B2 (ja) 三次元積層モジュール
CN102386157A (zh) 半导体结构及其形成方法
JP2003324183A (ja) 半導体装置
JPS614250A (ja) 半導体装置用パツケ−ジ
US6650003B1 (en) Radiation shielded carriers for sensitive electronics
US7227258B2 (en) Mounting structure in integrated circuit module
WO2001010000A1 (en) Universal energy conditioning interposer with circuit architecture
US12100641B2 (en) Electronic package and method for manufacturing the same
US6768646B1 (en) High density internal ball grid array integrated circuit package
CN115565955A (zh) 一种功率模组混合集成封装结构及封装方法
CN116779563A (zh) 半导体装置
CN1971898A (zh) 半导体芯片的直接电性连接覆晶封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110907

Termination date: 20140712

EXPY Termination of patent right or utility model