CN101345238B - 用于提高可靠性的半导体器件封装 - Google Patents

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Abstract

本发明涉及用于提高可靠性的半导体器件封装。更具体地，本发明涉及辐射屏蔽集成电路器件以及屏蔽集成电路器件的方法。辐射屏蔽集成电路器件包括多个封装层(804、806)、与所述多个封装层结合的辐射屏蔽盖(802)或基底(808)，其中电路芯片(816、818)被屏蔽以免接收超出所述电路芯片的总耐受剂量的辐射量。

Description

用于提高可靠性的半导体器件封装
本申请是申请日为2004年7月12、发明名称为“用于提高可靠性的半导体器件封装”的中国专利申请200480020214.X的分案申请。
技术领域
本发明一般涉及集成电路。更具体而言，本发明涉及高可靠性的集成电路封装，包括例如屏蔽集成电路免受辐射如电离辐射，但并不限于此。
背景技术
使用集成电路器件的各种应用对通常不出现在消费应用中的集成电路器件提出要求。例如在空间卫星应用中，空间环境中存在不同水平的电离辐射，这通常导致集成电路芯片(die)暴露于超出集成电路芯片总耐受剂量的辐射量下。结果，集成电路芯片会受损，或者运行不正常，例如性能参数漂移或功能丧失。因而，集成电路器件会变得不可靠。
此外，在集成电路器件内过量的热积累会导致集成电路芯片在超出其工作温度范围的温度下运行，反过来潜在地导致对集成电路芯片的损害，或者如通过出错而导致集成电路芯片的性能不可靠。
同时，送入空间的集成电路必须足够坚固以经受住航天器从地球发射、在空间中展开和一旦展开而可能发生的一定量的与冲击相关的损伤。因此，空间中使用的集成电路芯片不仅必须提供一种机械装置(mechanism)或者与该机械装置结合使用以防止集成电路芯片暴露于超出其总耐受剂量的电离辐射下，而且必须提供一种机械装置或者与该机械装置结合使用以维持集成电路芯片的温度在其工作温度范围内，同时维持或提高集成电路封装的机械强度。
送入空间的集成电路器件的另一重要方面是这种集成电路器件必须重量足够轻以符合从地球发射到空间如地球轨道的集成电路器件所固有的重量限制。因此，为了解决对用于防止集成电路暴露于超出其总耐受剂量的电离辐射下的装置的需求和对用 于维持集成电路芯片的温度在其工作范围内的装置的需求，以及对机械强度的要求，用于空间环境的集成电路器件必须是轻质的。
因此，在许多辐射环境中，集成电路芯片必须屏蔽辐射以便可靠地运行。例如，如上所述，在空间环境中，集成电路芯片必须是被屏蔽免受电离辐射的，否则电路会不能可靠地运行。另外，集成电路芯片可能需要被屏蔽免受例如X射线，X射线可能损害电路芯片而使其失效或者不可靠运行。在空间环境中，维修例如更换已经失效或者变得不可靠的部件是非常昂贵的或者完全不可能。因此，用于空间环境中的集成电路芯片应该被屏蔽免受电离辐射和X射线辐射中之一或二者以便可靠地运行。
一直以来，当封装用于高辐射环境例如空间中的集成电路芯片时，由于空间发射所固有的重量限制以及重量和电子电路器件将承受的惯性机械力之间的关系，使得封装的尺寸和重量成为主要关心的问题。因此，体积非常大或非常重的集成电路器件不仅增加了使用集成电路器件的系统的发射成本，而且可能更重要的是降低了集成电路器件的可靠性。例如，集成电路器件会由于部件的重量对集成电路器件内部焊点产生更大的应力而变得不可靠，所述焊点例如将集成电路器件连接到电路板的焊点，或者固定集成电路器件封装盖的焊点。因此，集成电路器件重量的减小不仅有益于使得集成电路器件更轻并因此降低系统的重量，而且对焊点产生更小的应力并因此提高集成电路器件和使用该集成电路器件的系统的可靠性。
迄今为止，多芯片模块提供包含封装的集成电路器件和在单层集成电路器件封装内的多集成电路芯片(multiple integrated circuit die)。多芯片模块在其封装内部、外部或者同时在封装内部和外部需要足够的屏蔽材料以保护多芯片模块内最敏感的多集成电路芯片，从而保证多芯片模块内最敏感的集成电路芯片的可靠性。影响该屏蔽量所需要的屏蔽材料的量不仅导致不可接受的高重量，并且导致不可接受的高成本，如下文所详细阐述的那样。
此外，多芯片模块(或单片集成电路器件)中外部屏蔽材料的量大大降低了集成电路封装盖和集成电路封装的侧壁或基底之间密封的一致性，特别是将集成电路器件设计用于敏感集成电路芯片和/或苛刻的空间环境时。随着所需屏蔽材料的量如厚度变得更大时，制造工艺实现盖和侧壁或基底之间密封的能力变得更低。这是由于屏蔽 材料除了为多芯片模块(或单片集成电路器件)内的集成电路芯片提供保护外，还作为散热器并因此影响用于实现盖和侧壁或基底之间密封的焊接过程。但是，盖和侧壁或基底之间的密封是重要的，这是由于这种密封使水分和其它化学污染物不能渗透集成电路器件和引起集成电路器件芯片劣化从而引起集成电路器件失效或降低集成电路器件的可靠性。
获得密封的能力还随着集成电路器件封装尺寸的增加而降低。可用于例如盖中的屏蔽材料和用于集成电路器件封装的侧壁和/或基底的材料都响应热变化而以一定的速率膨胀和收缩，所述速率取决于所使用的材料。当盖和侧壁或基底之间的密封长度增加时，盖相对于侧壁或基底响应热变化的膨胀或收缩的量之间的差值增加。这在盖和侧壁或基底之间的界面处产生弯曲，反过来由于该界面处的应力和应变增加而降低制造工艺实现密封的能力。如上所述，缺乏实现密封的能力是所不希望的。
本领域普通技术人员将容易理解，设计用于空间环境中的集成电路器件所存在的上述问题在其它环境中也存在。因此，下面描述的实施方案将理解为具有空间应用之外的许多应用。例如，在高容量、高密度器件中散热是重要的课题。本文描述的实施方案为迄今已知的器件提供散热方面的重大改进。
具体地，由于对大量存储器和其它高容量集成电路器件的需求已经随着复杂性、处理能力和处理器位数的增加而增加，因此对压缩记忆存储器件和其它高容量和高密度集成电路器件的需求已经增加。大量电路例如高容量存储模块产生大量的热，这会最终引起高容量存储模块失效或者变得不可靠。封装高容量、高密度存储模块的现有方法包括在塑料封装中相互依次堆叠多个存储芯片。存储芯片的传统塑料封装没有为高可靠性高容量、高密度的存储模块提供足够的散热。缺乏足够的散热能力导致更大的集成电路器件和更小的电路密度。而且，缺乏散热能力使得集成电路器件的失效或不可靠性增加。
因此，需要改进的集成电路器件和方法以解决上文所述的各种问题以及其它问题。
发明内容
在多种实施方案中，通过提供高度可靠的多层集成电路器件，本发明有利地解决 了上述需求和其它需求。
在一个实施方案中，本发明包括辐射屏蔽集成电路器件，该集成电路器件包含有电路封装的多个封装层；与电路封装结合的辐射屏蔽基底；和与辐射屏蔽基底结合的电路芯片；与多个封装层结合的辐射屏蔽盖；和多个引脚连接器(pin connector)；其中电路芯片被屏蔽免于接收大于该电路芯片总耐受剂量的辐射量；其中多个封装层相互依次堆叠，使得第一封装层的底部用作第二封装层的顶部。
在另一个实施方案中，本发明可以描述为具有以下特征：包含含有电路封装的多个封装层的辐射屏蔽集成电路器件；与电路封装结合的辐射屏蔽盖；与电路封装结合的电路芯片；与多个封装层结合的辐射屏蔽基底；和多个引脚连接器；其中电路芯片被屏蔽免于接收大于该电路芯片总耐受剂量的辐射量；其中多个封装层相互依次堆叠。
在又一个实施方案中，本发明有利地包括屏蔽集成电路器件的方法，所述方法包括形成含有第一辐射屏蔽基底、第一电路封装和第一电路芯片的第一封装层；形成包含第二辐射屏蔽基底、第二电路封装和第二电路芯片的第二封装层；使第一封装层的底部与第二封装层的顶部结合；以及使盖与第一封装层结合。
本发明的其它实施方案还涉及：
1.辐射屏蔽集成电路器件，包括：第一封装层、第二封装层和辐射屏蔽盖；
所述第一封装层包括：
第一电路封装；
与所述第一电路封装结合的第一辐射屏蔽基底；和
与所述第一辐射屏蔽基底结合的第一电路芯片；
所述辐射屏蔽盖与所述第一电路封装结合；
所述第二封装层包括：
第二电路封装；
与所述第二电路封装结合的第二辐射屏蔽基底；和
与所述第二辐射屏蔽基底结合的第二电路芯片；
其中每个电路芯片被屏蔽免于接收超出所述电路芯片总耐受剂量的辐射量；以及
其中，所述第一封装层的底部用作所述第二封装层的顶部。
2.项目1的辐射屏蔽集成电路器件，还包括：
与所述辐射屏蔽基底结合的衬底；和
与所述衬底结合的多个电路芯片。
3.项目2的辐射屏蔽集成电路器件，还包括在所述衬底中、将所述多个电路芯片结合到所述辐射屏蔽基底的多个热通道。
4.项目2的辐射屏蔽集成电路器件，还包括在所述多个封装层之间、将所述多个辐射屏蔽基底的第一个结合到所述多个辐射屏蔽基底的第二个的热连接。
5.项目2的辐射屏蔽集成电路器件，其中所述多个辐射屏蔽基底的第一个用作所述辐射屏蔽集成电路器件的散热器。
6.项目1的辐射屏蔽集成电路器件，其中所述多个封装层利用焊球和丝网印刷焊剂(Screened on solder paste)中的一种连接。
7.项目1的辐射屏蔽集成电路器件，其中所述辐射屏蔽盖是高z材料。
8.项目1的辐射屏蔽集成电路器件，其中所述辐射屏蔽基底是高z材料。
9.项目1的辐射屏蔽集成电路器件，其中所述辐射屏蔽基底用作散热器。
10.项目1的辐射屏蔽集成电路器件，其中所述辐射屏蔽盖包含高z材料和低z材料。
11.项目1的辐射屏蔽集成电路器件，其中所述辐射屏蔽基底包含高Z材料和低z材料。
12.辐射屏蔽集成电路器件，包括：第一封装层、第二封装层和辐射屏蔽基底；
所述第一封装层包括：
第一电路封装；
与所述第一电路封装结合的第一辐射屏蔽盖；和
与所述第一电路封装结合的第一电路芯片；
所述第二封装层包括：
第二电路封装；
与所述第二电路封装结合的第二辐射屏蔽盖；和
与所述第二电路封装结合的第二电路芯片；
所述辐射屏蔽基底与所述第二封装层的底部结合；
其中每个电路芯片被屏蔽免于接收超出所述电路芯片的总耐受剂量的辐射量；
其中所述第二封装层的第二辐射屏蔽盖用作第一封装层的底部。
13.项目12的辐射屏蔽集成电路器件，还包括：
与所述电路封装结合的衬底；和
与所述衬底结合的多个电路芯片。
14.项目13的辐射屏蔽集成电路器件，还包括将所述衬底连接到所述电路封装的多个焊球。
15.项目12的辐射屏蔽集成电路器件，其中用焊球连接所述多个封装层。
16.项目12的辐射屏蔽集成电路器件，其中所述辐射屏蔽盖是高Z材料。
17.项目12的辐射屏蔽集成电路器件，其中所述辐射屏蔽基底是高Z材料。
18.项目12的辐射屏蔽集成电路器件，其中所述辐射屏蔽基底用作散热器。
19.项目12的辐射屏蔽集成电路器件，其中所述多个封装层是密封的。
20.项目12的辐射屏蔽集成电路器件，其中所述辐射屏蔽盖包含高Z材料和低Z材料。
21.项目12的辐射屏蔽集成电路器件，其中所述辐射屏蔽基底包含高Z材料和低Z材料。
22.屏蔽集成电路器件的方法，包括：
形成包括第一辐射屏蔽基底、第一封装和第一电路芯片的第一封装层；
形成包括第二辐射屏蔽基底、第二封装和第二电路芯片的第二封装层；
使所述第一封装层的底部与所述第二封装层的顶部结合；和
使盖与所述第一封装层结合。
23.项目22的屏蔽集成电路器件的方法，还包括由高Z材料形成盖。
24.项目22的屏蔽集成电路器件的方法，还包括由高Z材料形成第一辐射屏蔽基底和第二辐射屏蔽基底。
25.项目22的屏蔽集成电路器件的方法，其中所述第一电路芯片接收小于所述第一电路芯片总耐受剂量的辐射量。
26.项目22的屏蔽集成电路器件的方法，其中所述第二电路芯片接收小于所述第二电路芯片总耐受剂量的辐射量。
27.高密度电路封装，包括：
多个封装层，所述多个封装层包括：
电路封装；
与所述电路封装结合的导热性基底；和
与所述导热性基底结合的电路芯片；
其中所述电路芯片通过热通道与所述导热性基底结合。
28.项目27的电路封装，还包括与所述导热性基底结合的热层连接器。
29.项目28的电路封装，其中所述电路芯片包括存储器。
30.项目27的电路封装，其中所述导热性基底包含辐射屏蔽材料。
31.项目30的电路封装，其中所述电路芯片被屏蔽免于接收超出所述电路芯片总耐受剂量的辐射量。
32.项目27的电路封装，还包括与所述多层的顶部结合的导热性盖。
33.项目27的电路封装，其中所述电路封装包含陶瓷。
34.屏蔽集成电路器件的方法，包括：
形成包括第一辐射屏蔽盖、第一封装和第一电路芯片的第一封装层；
形成包括第二辐射屏蔽盖、第二封装和第二电路芯片的第二封装层；
使所述第一封装层的顶部与所述第二封装层的底部结合；和
使基底与所述第一封装层结合。
35.项目34的屏蔽集成电路器件的方法，还包括由高Z材料形成基底。
36.项目34的屏蔽集成电路器件的方法，还包括由高Z材料形成第一辐射屏蔽盖和第二辐射屏蔽盖。
37.项目34的屏蔽集成电路器件的方法，其中所述第一电路芯片接收小于所述第一电路芯片总耐受剂量的辐射量。
38.项目34的屏蔽集成电路器件的方法，其中所述第二电路芯片接收小于所述第二电路芯片总耐受剂量的辐射量。
39.制造高度可靠的封装的方法，所述封装保护所述封装的不同层内的多个集成电路芯片免受辐射，所述方法包括下列步骤：
将第一电路芯片置于所述封装的第一层内；
为所述封装的第一层提供盖以充分屏蔽所述第一电路芯片免于通过所述盖接收超出所述第一电路芯片总耐受剂量的辐射量；
将第二电路芯片置于所述封装的内层中；和
为所述内封装提供内屏蔽层，使得所述盖和所述内屏蔽层的屏蔽足以屏蔽所述第二电路芯片免于通过所述盖和所述内屏蔽层接收超出所述第二电路芯片总耐受剂量的辐射量。
40.项目39的方法，其中所述第一电路芯片具有的总耐受剂量大于所述第二电路芯片的总耐受剂量。
41.项目39的方法，还包括将基底置于所述封装上。
42.制造高密度电路封装的方法，包括：
形成多个封装层，所述多个封装层包括：
电路封装；
与所述电路封装结合的导热性基底；和
与所述导热性基底结合的电路芯片；
使所述电路芯片通过热通道与所述导热性基底结合。
43.项目42的方法，还包括使导热性盖与所述多个封装层中的一层结合。
44.项目42的方法，其中所述电路芯片是存储器。
45.项目42的方法，还包括由铜一钨形成所述导热性基底。
46.制造高密度电路封装的方法，包括：
使导热性基底与第一封装层结合；
使第一电路芯片与所述导热性基底结合；
使第二封装层与所述第一封装层结合；和
使第二电路芯片与所述导热性基底结合。
47.项目46的方法，还包括在所述第一封装层和所述第二封装层之间结合导热层。
48.项目47的方法，还包括利用热通道使所述导热层与所述导热性基底结合。
49.项目47的方法，还包括使导热性盖与所述第二封装层结合。
50.项目49的方法，还包括利用热通道使所述导热性盖与所述导热层结合。
附图说明
通过附图中的实施例来阐述本发明，但并不限于此，附图中相同的附注表示类似的元件，其中：
图1说明分离成层的屏蔽封装，该封装设计来屏蔽多个电子电路芯片免受辐射；
图2说明图1中所述层组装之后的屏蔽封装；
图3是表示测定根据本发明的多层屏蔽封装所需屏蔽量的方法的流程图；
图4说明设计来屏蔽直接安装在陶瓷封装上的多个电子电路芯片免受辐射的多层屏蔽封装；
图5说明设计来屏蔽直接安装在屏蔽层上的多个电子电路芯片免受辐射的多层屏蔽封装；
图6说明设计来屏蔽直接安装在衬底上的多个电子电路芯片免受辐射的多层屏蔽封装。
图7说明设计来屏蔽直接安装在衬底上的多个电子电路芯片免受辐射的多层屏蔽封装。
图8说明设计来屏蔽直接安装在衬底上的多个电子电路芯片免受辐射的多层屏蔽封装。
图9说明用于从多个电路芯片散热的封装；和
图10是表示制造根据本发明的高可靠性多层电子电路器件的方法的流程图。
本领域技术人员将理解，附图中的元件是为简单和清楚起见而图示的，不一定是 按比例画出的。例如，附图中一些元件的尺寸可以相对于其它元件被放大以有助于增加对本发明的实施方案的理解。
具体实施方式
有利地，在多种实施方案中，本发明提供高可靠性集成电路器件和由此形成的集成电路器件封装。本发明实施方案提供集成电路器件封装，该封装保护集成电路器件封装内的集成电路芯片免受电离辐射、X射线辐射、机械力、热失效和化学污染物中至少一种的干扰。另外，所述多种实施方案可以提供具有高制造生产率的高可靠性集成电路器件封装。
在一些实施方案中，本发明提供保护多个集成电路芯片免受存在于在空间环境中的辐射的辐射屏蔽器件和方法。接触集成电路芯片的辐射会导致集成电路芯片失效或变得不可靠。辐射屏蔽保护多个集成电路芯片免于接收大于集成电路器件封装内多个集成电路芯片中每一个的总耐受剂量的辐射量。在一些实施方案中，与相同集成电路器件封装内的其它集成电路芯片相比较，多个集成电路芯片中的一些将需要更高的屏蔽量。有利的是本发明实施方案提供具有多屏蔽层的集成电路器件封装，其中当与封装内的其它集成电路芯片相比需要相对更大的屏蔽量的集成电路芯片置于更接近集成电路封装中心的位置处时，其具有保护这种集成电路芯片免受辐射的多屏蔽层。这提供了高度可靠的集成电路器件封装，保护多个集成电路芯片免受超出多个集成电路芯片中每一个的总耐受剂量的辐射量，同时没有付出迄今已知方法的重量或尺寸(占用空间footprint)“代价”。由于每个集成电路芯片受到保护免受大于每一个总耐受剂量的辐射量，因此该集成电路器件在辐射环境如空间环境中是十分可靠的。
在其它实施方案中，本发明提供引入产生大量热的集成电路芯片的集成电路器件封装和方法。有利的是，这些实施方案的集成电路器件封装用作散热器，因此防止集成电路芯片由于高工作温度而失效或变得不可靠。通常，高温是由集成电路芯片本身引起，但是外部温度也可导致高温。
有利的是，本发明实施方案提供可以散逸由集成电路芯片如大量存储器产生的热的高容量、高密度存储模块。本发明实施方案通过使用集成电路器件封装的盖和基底 的至少一个作为热导体而能够散热。与其它多层器件相比，本发明实施方案能够散逸大量的热同时在电路板上占用相对小的空间。
多层器件通常是封装在塑料封装中的相互依次堆叠并且作为例如存储模块出售的集成电路群。由于塑料壳体不是有效的散热器，为了使这些封装有效地散热，与本发明实施方案相比而言需要相对更大量的热导体。在本发明实施方案中，盖和/或基底由导热性材料制成。因此，导热性基底和/或盖不仅存在于集成电路器件封装的顶部和/或底部，而且还存在于每层集成电路器件之间(或至少两层之间)。结果，不仅从集成器件封装的上面和下面而且还从集成电路器件的层之间通过热导体散热。因此，与包封在塑料封装中的存储模块相比，导热性基底和/或盖允许大量的热散逸，并因此需要更少的热导体来散热从而容许更轻、更紧凑的多层器件。
更紧凑的多层器件的另一个优点在于它提供增加的电路密度。由于与印刷电路板上具有更长走线(trace)或具有与走线连接的更离散的组件的器件相比，具有很短走线的电路器件通常运行得更快和更可靠，因此希望增加电路密度。走线越短，电磁耦合就越少并且存在电路走线问题的可能性也越小。因此，由于本发明实施方案的更紧凑的多层器件使得能够使用更短的走线，因此本发明实施方案的多层器件比现有的器件更可靠。
有利的是，与含有相同量的存储器的单层封装相比，本发明实施方案提供高散热的同时减小封装的尺寸和重量。通过堆叠层，盖和基底的尺寸均大大减少。这是由于集成电路芯片是相互叠置而不是相互邻接或并排，因此占据更小的面积并容许更小的盖和基底。当在一些实施方案中盖和基底是非常致密的材料时，尺寸的减少还提供大的重量节省，因此，所使用的材料面积的减少对应于大量的重量减少。这在提供更小器件的同时还具有用于盖和/或基底的足够的导热材料从而有效地散热。在一些实施方案中，器件的每一层通过热通道(导热性连接)连接至盖和/或基底，这使得集成电路器件封装的所有层能够正常散热。在另外的实施方案中，集成电路器件还热连接至板级(board-level)散热器或系统散热器以允许进一步散热。因此，与含有相同量的存储器的单层封装相比，本发明实施方案有利地提供能够散热的存储模块，同时大大减小封装的体积和/或封装的面积(占用空间)。在一个优选实施方案中，盖和/或基 底由铜-钨制成。通常辐射屏蔽所需的铜钨量满足散热的要求。
有利的是，本发明实施方案的集成电路器件封装还具有比设计来容纳类似量的存储器的单层现有技术封装设计具有更好的制造生产率。有助于制造生产率的一个主要原因是在盖和侧壁或基底或集成电路封装之间实现密封的能力。这种实现密封的能力与密封长度成指数相关。这是由于用于盖和侧壁或基底的材料之间的界面以一定的速度弯曲，所述速度取决于所用的材料。在某一点上，存在过多的弯曲，并且界面处的焊接完整性在引起这种弯曲的力的作用下失效。结果，界面的密封性受损。(这也是由于在焊接工艺过程中材料不能够相互紧靠齐平所致。)具有与本文所述实施方案相同量存储器的单层器件具有比本发明实施方案更大的盖，即更长边的盖。因此，单层器件的盖更可能具有将会由于丧失密封性而导致失效的弯曲量。因此，本实施方案的器件更加一致地在集成电路封装的盖和侧壁或基底之间形成密封。这提高了本文所述实施方案的制造生产率。
在另一个实施方案中，提供了高度可靠的封装设计以保护封装的不同层内多个集成电路芯片免受超出每一个多集成电路芯片的总耐受剂量的辐射量。根据本发明实施方案，在封装设计的不同层上的集成电路芯片可以具有不同的总耐受剂量，并被保护以免受超出它们的总耐受剂量的辐射量。具有最小总耐受剂量的集成电路芯片被设置在集成电路器件封装的内层(距离封装的盖和基底最远)。这为更敏感的集成电路芯片提供了足以防护所述更敏感的集成电路芯片的多层屏蔽，所述屏蔽足以防止所述更敏感的集成电路芯片暴露于超出所述更敏感的集成电路芯片总耐受剂量的电离辐射中，同时不将所有的集成电路芯片屏蔽到相同的程度，其中许多芯片不需要相同的屏蔽量。这提供了用于容纳多个集成电路芯片的高可靠性集成电路器件，所述多个集成电路芯片具有不同的总耐受剂量并且所选择的不同屏蔽量为这种总耐受剂量的函数。因此，提供了更轻、面积更小、更密封、更可靠的集成电路器件。
根据本发明，提供用于制作高度可靠的封装设计的示例性方法，所述封装设计保护封装不同层内的多个集成电路芯片免受超出多个集成电路芯片中每一个的总耐受剂量的辐射量。首先，测定多个集成电路芯片的总耐受剂量。其次，测定高度可靠封装设计内多个电路芯片的位置。通常，具有最大总耐受剂量的电路芯片将置于封装的 顶层或底层。然后选择由适当数量和种类的材料制成的盖和基底，使得具有最大总耐受剂量的电路芯片被屏蔽免受超出其总耐受剂量的辐射量。接下来，将具有较小总耐受剂量的电路芯片置于封装的内层之一上。然后将根据用于盖和基底的材料的类型和数量来选择内屏蔽层。选择内屏蔽层的量和类型，使得具有较小总耐受剂量的电路芯片被屏蔽以免受超出其总耐受剂量的辐射量，同时考虑到其它屏蔽层。对所有剩余的电路芯片重复该过程。通常，将更敏感的电路芯片置于封装的内层上，使得所有屏蔽层的集合体提供防止集成电路芯片失效或变得不可靠所需要的屏蔽量。因此，根据本发明实施方案，提供设计具有不同总耐受剂量的多个电路芯片的方法，其中一些电路芯片可以具有不同的总耐受剂量。
根据实施方案，应该理解，封装设计被设计为高可靠性部件，用于在例如空间、军事和其它高可靠性消费应用中工作。
参考图1，示出了设计来屏蔽多个电子电路芯片免受辐射而分为多层的屏蔽封装。图中示出了辐射屏蔽盖102、第一层104、第二层106、第一屏蔽基底108、第二屏蔽基底110、第一衬底112、第二衬底114、第一多个电路芯片116、第二多个电路芯片118、第一电路封装120、第二电路封装122、第一多个导体124、第二多个导体126和多个封装引线(lead)128。
图1中示出了辐射屏蔽盖102、第一层104、第二层106、第一屏蔽基底108、第二屏蔽基底110、第一衬底112、第二衬底114、第一多个集成电路芯片116、第二多个集成电路芯片118、第一电路封装120、第二电路封装122、第一多个导体124、第二多个导体126和多个封装引线。
辐射屏蔽盖102结合到第一电路封装120并且第一屏蔽基底108也结合到第一电路封装120，形成第一衬底112和第一多个电路芯片116的腔。第一多个电路芯片116结合到第一衬底112，第一衬底112结合到第一屏蔽基底108。第一屏蔽基底结合到第二电路封装122。第二屏蔽基底110结合到第二电路封装122，形成第二衬底114和第二多个电路芯片118的腔。第二多个电路芯片118结合到第二衬底，然后将第二衬底结合到屏蔽基底110。多个封装引线128也结合到第二屏蔽基底110。第一多个导体124和第二多个导体126分别电连接到第一多个电路芯片116和第二多个电路芯 片118。第一多个导体124和第二多个导体126电连接到多个封装引线128。
接下来参考图2，示出了图1中所示层组装之后的集成电路器件封装。
图中示出了辐射屏蔽盖102、第一层104、第二层106、第一屏蔽基底108、第二屏蔽基底110、第一衬底112、第二衬底114、第一多个电路芯片116、第二多个电路芯片118、第一电路封装120、第二电路封装122、第一多个导体124、第二多个导体126、多个封装引线28和多个焊球130。
辐射屏蔽盖102结合到第一电路封装120。第一屏蔽基底108也结合到第一电路封装120，形成第一衬底112和第一多个电路芯片116的腔。第一多个电路芯片116结合到第一衬底112，第一衬底112结合到第一屏蔽基底108。然后第一屏蔽基底108结合到第二电路封装122。多个焊球130用于将第一电路封装120结合到第二电路封装122。第二屏蔽基底110结合到第二电路封装122，形成第二衬底114和第二多个电路芯片118的腔。第二多个电路芯片118结合到第二衬底114，第二衬底114结合到第二屏蔽基底110。多个封装引线128也结合到第二屏蔽基底110。第一多个导体124和第二多个导体126分别电连接到第一多个电路芯片116和第二多个电路芯片118。第一多个导体124和第二多个导体126电连接到多个封装引线128。
通过将多个层例如第一层104和第二层106堆叠在一起以形成集成电路器件封装，集成电路器件封装在电路板上所占据的面积与具有仅一层的封装相比大大减少。由于辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110所用材料的量减少，因此封装的重量也大大减少，例如减少30％。通过减少用于相同数目集成电路的屏蔽材料的量来减少封装重量。有利的是，可以在减少材料的量同时仍提供集成电路器件所必需的相同或类似的屏蔽量。下面给出屏蔽材料减少的实施例。用于辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110的材料可以非常致密，因此30％的重量减少对于封装总重量的减少来说非常重要。在各种设计中，重量减少的百分比可以不同，本发明不应该受限于特定的重量减少百分比。
如上所述，多层集成电路封装的重量可以通过减少用于集成电路器件封装的屏蔽材料的量来减少。例如，4英寸乘4英寸的单层器件可以封装在尺寸为11/2英寸乘11/2英寸的4层器件中。这大大减少所需的屏蔽材料的量，即使是在使用相同厚度的辐射 屏蔽盖102和第二辐射屏蔽基底110时。例如，单层器件将具有两个需要屏蔽材料的表面，顶部和底部。每一个表面将具有16平方英寸的面积(4英寸×4英寸)。因此，屏蔽材料的总量将是32平方英寸(16平方英寸+16平方英寸)。对于4层器件，有5个表面需要屏蔽材料(基底、盖和三个用作相邻层的基底和盖的表面)。每一个表面将是2.25平方英寸(1.5英寸×1.5英寸)。因此4层器件屏蔽材料的总量将是11.25平方英寸(2.25平方英寸×5)。因此，屏蔽材料节省的总量是20.75平方英寸(32平方英寸-11.25平方英寸)。
通过将更敏感的电路部件置于封装的内层中可以进一步减少封装的重量。由于辐射在到达电路芯片之前必须经过多层屏蔽材料，因此这为更敏感的电路部件提供了增加的屏蔽。这允许整个封装中的屏蔽层更薄并因此减少封装的重量。由于屏蔽材料对辐射的累积效应，因此可以减少多层器件内层的厚度。屏蔽材料以累积的方式来阻止辐射穿过它。由于位于内层的集成电路芯片已经具有由盖和基底提供的大量屏蔽，因此内层可以更薄。因而，内层只是提供更多的屏蔽。由于大量的辐射已经被盖或基底阻止，所以可以仅需要薄层来屏蔽位于内层的集成电路芯片免受超出集成电路芯片总耐受剂量的辐射量。这不减少屏蔽层的面积，同时却进一步减少多层封装的重量。
除了减少封装的重量以外，与单层多芯片模块相比，本发明的屏蔽封装更加可靠。在单层器件中，器件的顶部和底部必须为封装中最敏感的电路芯片提供足够的屏蔽。因此，整个封装必须具有足够厚的盖102和基底110以保护最敏感的电路芯片免受辐射。这防止最敏感的电路芯片接收超出所述最敏感的电路芯片总耐受剂量的辐射量。因此，与可以将更敏感的电路芯片置于内层并因此为其提供多层屏蔽的多层器件相比，单层封装的盖和基底中会具有更多的屏蔽材料。例如，当盖102中屏蔽材料的量增加时，在盖102和第一电路封装120之间实现密封的能力降低。这是由于盖102用作散热器，干扰了将盖102连接到第一电路封装120所用的焊接回流过程。结果，由于盖不能适当焊接到第一电路封装上，因此封装的密封性会受损。如上所述，如果封装的密封性受损，那么水分或其它化学物质会接触集成电路芯片并使它失效或变得不可靠。因此，由于封装的密封性受损的可能性更小，多层器件将会比单层器件可靠得多。
因此，由于本发明的集成电路封装器件可以利用多层的组合屏蔽效应来屏蔽集成电路封装内最敏感的集成电路芯片，即利用辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110，使得辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110的厚度可以比单层器件的盖更薄，由于所述盖将会适当地焊接到集成电路封装，因此减少了实现密封的问题。这实现了根据本发明的高度可靠的集成电路封装器件。
增加单层器件的辐射屏蔽厚度(为了提供足够量的屏蔽)的另一个问题在于辐射屏蔽盖是由连接至陶瓷封装的非常致密的材料制成。当辐射屏蔽盖非常厚时，它倾向于使陶瓷封装破裂并且大大降低实现密封的能力。当辐射屏蔽盖非常厚时，由于屏蔽材料随温度的变化而膨胀和收缩，因此它在陶瓷封装上施加大量的力，所述力可在陶瓷封装中引起裂纹并因此导致密封失效。盖所用的材料越多，施加到陶瓷封装上的力就越大。因此，通过提供多层器件，本发明不需要辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110中任意一个具有非常厚的层，这是由于通过将最敏感的电路芯片置于封装的内层之一上，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110的累积效应将保护最敏感的电路芯片。辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110厚度的减少降低了陶瓷封装上的压力并降低了陶瓷封装破裂导致器件失效和密封失效的可能性。
为了将大量的集成电路芯片安装到单层器件中，器件在电路板上占据的面积必须显著大于本发明的多层器件。这是由于每一个集成电路芯片均需要一定量的空间以连接到衬底上。如果存在相互依次堆叠的多个衬底，则每一个衬底可以小于单层器件中的单个衬底并且仍可提供足够的面积以连接所有的集成电路芯片。因此，减少了集成电路器件封装的总面积。因此该实施方案提供了在电路板上占据更小面积的集成电路器件封装。
除了在电路板上占据更小空间以外，与具有相同数目的集成电路芯片的单层器件相比，尺寸的减小也减小了多层器件每一边的长度。由于多层器件每一边的长度减小，因而在集成电路封装和辐射屏蔽盖102之间获得密封的能力成指数增加。这源于集成电路封装器件和辐射屏蔽盖102的特性。集成电路封装器件通常由陶瓷材料制成。陶瓷以3密耳/英寸的速度弯曲，因此随着边长增加，确保密封的能力成指数下降。因 此，封装越大，制造生产率将越低并且失效的部分将越多。因此，通过包含多层器件，封装的边的长度大大减少从而产生更加可靠的封装。
在本发明的一个实施方案中，第一层104由第一辐射屏蔽基底108、第一电路封装120、第一衬底112和第一多个电路芯片116组成。第二层106由第二辐射屏蔽基底110、第二电路封装122、第二衬底114和第二多个电路芯片118组成。有利的是，如图2所示，第一层104的底部形成第二层106的盖。然后第一辐射屏蔽基底108用于屏蔽第二多个电路芯片118免受辐射。有利的是，可以容易地将附加层加入到屏蔽封装内。因此，本发明可以容易地制造为两层以上。如果需要附加层，将与第一层104相同的另一层置于第一层104的顶部。附加层将具有作为第一层顶部的基底。然后将辐射屏蔽盖置于附加层上，形成整个封装的顶部，从而具有三层。当存在两个或多个层时，辐射屏蔽盖102结合到最顶层，例如图2中的第一层104。另外，多个封装引线128随后结合到最底层例如图2中的第二层106。作为替代方案，多个封装引线128可以结合到不同的层。
辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110屏蔽第一多个电路芯片116和第二多个电路芯片118免受辐射。设计辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110，使得第一多个电路芯片116和第二多个电路芯片118不暴露于超出第一多个电路芯片116和第二多个电路芯片118的总耐受剂量的辐射量下。根据辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110所选用的材料、使用集成电路器件封装的空间(或其它辐射)环境以及待屏蔽的每一个集成电路芯片的总耐受剂量，通过测定辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110的厚度来实现该设计。
接下来参考图3，示出测定辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110的材料和厚度的方法。首先，测定第一多个电路芯片116和第二多个电路芯片118的总耐受剂量900。可以通过钴-60源或其它穿透放射源来完成该测试。没有关于各种半导体器件的固有辐射容限的知识，设计者就不知道需要多少或者是否需要屏蔽。
其次，测定第一多个电路芯片116和第二多个电路芯片118将要暴露的辐射环境902。这包括测定特定任务或应用辐射要求的辐射频谱和剂量深度曲线(dose depth curve)。对于绕地球轨道，这利用传统的辐射传输码(radiation transport code)结合传统的辐射频谱表来计算。作为替代方案，任何已知的辐射环境均可以被模拟并随后创建模拟环境的剂量深度曲线。
下一个步骤904包括测定辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110的厚度和材料，使得第一多个电路芯片116和第二多个电路芯片118在所测定的辐射环境中不暴露于超出第一多个电路芯片116和第二多个电路芯片118的总耐受剂量的辐射量下。一旦知道第一多个电路芯片116和第二多个电路芯片118的总耐受剂量和辐射环境的剂量深度曲线，就可以确定使得第一多个电路芯片116和第二多个电路芯片118在容限之内的所需屏蔽量。因此，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110被设计为具有足够的厚度以屏蔽第一多个电路芯片116和第二多个电路芯片118免受超出第一多个电路芯片116和第二多个电路芯片118的总耐受剂量的辐射量。适用于测定根据本发明实施方案的屏蔽厚度的方法在Featherby等人的美国专利No.6,261,508 METHOD FOR MAKING A SHIELDING COMPOSITION中有描述，通过引用将其全部并入本文。
根据本发明的另一方法包括利用上述模拟码(modeling code)产生剂量-深度曲线，其中测定使得总剂量水平在第一多个电路芯片116和第二多个电路芯片118的总耐受剂量水平之下的所需屏蔽量。然后通过比较来自所有方向的辐射量和由这些方向的每一个方向所提供的屏蔽量来分析封装屏蔽。在第一多个电路芯片116和第二多个电路芯片118处的辐射水平是所有不同角度的辐射在封装面积法向上分量的总和。
有利的是，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110可以由高Z材料制成，例如锇、铱、铂、钽、金和钨。通常，可以使用具有50和更大原子序数的任何高Z材料。更优选地，原子序数的范围可以是60-100，包括端点值。原子序数最优选的范围是73-79，包括端点值。
作为替代方案，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110可以由包含高Z层和低Z层的多层屏蔽组合物制成。有利的是，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110可以由包含插在外部低Z层和内部低Z层之间的高Z层的多层屏蔽组合物制成。这种结构是地球同步轨道的最佳屏蔽几何形状。高Z层有 效阻止电子和轫致辐射，而低Z材料在阻止质子方面更有效。地球同步轨道以捕获电子为主，因此优选高Z层比两个低Z层厚。
低Z层优选选自铜、镍、碳、钛、铬、钴、硼、硅、铁和氮。通常，可以使用具有30和更小原子序数的任何低Z材料，但是最优选的低Z材料选自铜、镍、碳、铁、钛、硅和氮。在Czjakowski等人的美国专利No.6,262,362 B1 RADIATION SHIELDINGOF THREE DIMENSIONAL MULTI-CHIP MODULES中进一步描述了这种封装，通过引用将其全部内容并入本文。在一个优选实施方案中，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110由铜-钨制成。
除了用作辐射屏蔽之外，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110还用作整个屏蔽封装的散热器。这有助于防止第一多个电路芯片116和第二多个电路芯片118过热并引起第一多个电路芯片116或第二多个电路芯片118的失效。在一个替代实施方案中，封装设计来用作高可靠性部件，例如在军事或航空应用中。在该实施方案中，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110主要用于使封装散热，因而使得电路芯片能够在电路芯片规定的温度范围内工作。在该实施方案中，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110由导热性材料制成。在封装器件不暴露于大量辐射的实施方案中，辐射屏蔽盖102、第一屏蔽基底108和第二屏蔽基底110仅需要由导热性材料制成。在与辐射无关的环境中不需要考虑导热性材料的辐射屏蔽特性。
例如，本发明的一个实施方案包括含有十二个在15瓦运行的电路芯片的存储模块。本发明实施方案提供可以散逸由存储模块所产生的热的高可靠性部件使得电路芯片可以在推荐的温度范围内工作。这种器件的一个实施例是SDRAM存储模块。利用256兆位的SDRAM芯片，模块可以提供每一层500兆位的存储器，因此通过堆叠一层、两层、三层或四层分别允许500兆位、1吉位、1.5吉位和2吉位的容量，同时不需要扩大电路板空间。在电可擦除可编程只读存储器(eeprom)芯片的实施例中，一层、两层、三层或四层可以分别提供8兆位、16兆位、32兆位和48兆位的存储器。通常，存储器容量每两层就翻一倍。
多个焊球130与第一层104和第二层106相互连接。这些连接随后电连接到多个 封装引线128。图1和图2中所示的第一层104和第二层106分别是非密封层。当放在一起封装时，利用焊接将第一层104的基底连接到第二层106的金属化表面上并因此形成第二层106的密封。然后将盖连接到第一层104从而完成第一层104的密封。这允许第二屏蔽基底110用作这两层的盖和基底，使得整个封装与没有共用屏蔽层的多层器件相比要薄得多。
第一衬底112和第二衬底114可以是高温共烧衬底、低温共烧衬底或厚膜衬底。第一衬底112和第二衬底114由相同类型的氧化铝制成，但是每一层的加工方法不同。根据优选实施方案，由于高温共烧衬底是三种衬底中最坚固的，因此使用高温共烧衬底。
利用氰酸酯将第一衬底112和第二衬底114连接到第一层104和第二层106。作为替代方案，在需要大量散热的应用中，可以使用银玻璃(sliver glass)或银环氧树脂(silver epoxy)以便提供更加导热性的连接。
在优选实施方案中，利用高温焊接(Au/Sn)连接第一层104和第二层106。同样利用高温焊接连接第一辐射屏蔽盖102，以使其具有相同的热膨胀系数。这防止该封装经历其它焊接可能经历的传统焊接接合处疲劳和裂化失效。高温焊接经得住热循环，这防止封装的焊接接合处失效。作为替代方案，可以利用Pb/Sn合金、焊接金属丝或导电环氧树脂连接封装层。但是，在可能经历高机械应变的环境中，由于高温焊接会防止封装失败，因此优选使用高温焊接。
根据本发明的一个实施方案，用来使辐射屏蔽盖102密封电路封装120的密封圈(没有示出)的高度可以调整圈。这提供了调整每一层内部空间的方法。有利的是，当屏蔽器件的每一层内部的多个电路芯片需要更大的高度时，可以利用该部件。
接下来参考图4，示出设计来屏蔽直接安装在陶瓷封装上的多个电子电路芯片免受辐射的多层屏蔽封装。
图4示出第一辐射屏蔽盖302、第二辐射屏蔽盖304、第一层306、第二层308、屏蔽基底310、第一电路芯片312、第二电路芯片314、第一电路封装316、第二电路封装318、第一多个导体320、第二多个导体322、多个封装引线324和多个焊球326。
第一辐射屏蔽盖302结合到第一电路封装316，形成第一电路芯片312的腔。第 一电路芯片312结合到第一电路封装316。第二屏蔽盖304结合到第二电路封装318，形成第二电路芯片314的腔。第二电路芯片314结合到第二电路封装318。然后屏蔽基底310结合到第二电路封装318的底部。此外，多个封装引线324也结合到屏蔽基底310。第一多个导体320和第二多个导体322分别电连接到第一电路芯片312和第二电路芯片314。第一多个导体320和第二多个导体322还电连接到多个封装引线324。多个焊球326将第一电路封装316结合到第二电路封装318。
在一个实施方案中，第一层306由第一辐射屏蔽盖302、第一电路封装316和第一电路芯片312组成。第二层308由第二辐射屏蔽盖304、第二电路封装318和第二电路芯片314组成。有利的是，第二层308的第二辐射屏蔽盖304形成第一层306中的第一电路芯片312的底部屏蔽层。然后辐射屏蔽基底310结合第二辐射屏蔽盖304用于屏蔽第二电路芯片314免受辐射。有利的是，可以容易地将附加层加入到屏蔽封装中。因此，本发明可以容易地制造为两层以上。当存在两个或多个层时，辐射屏蔽基底310结合到最底层，例如图3中的第二层308。另外，多个封装引线324随后结合到最底层，例如图2中的第二层106。作为替代方案，多个封装引线324可以结合到不同的层。
第一辐射屏蔽盖302、第二辐射屏蔽盖304和屏蔽基底310都是高Z材料或作为替代方案的高Z和低Z材料层，如上参考图1和图2所述。选择第一辐射屏蔽盖302、第二辐射屏蔽盖304和屏蔽基底310的厚度以屏蔽第一电路芯片312和第二电路芯片314免受辐射。确定厚度使得第一电路芯片312和第二电路芯片314不暴露于超出第一电路芯片312和第二电路芯片314的总耐受剂量的电离辐射量下。上文参考图1和图2描述了该方法。
第一层306和第二层308是密封层。其防止水分或其它化合物和化学物质接触电路芯片。这防止电路器件失效。例如水会腐蚀电路芯片或吸银，这会导致电路芯片短路。与单层器件相比，本发明缩短了密封长度。这大大增加了密封的可靠性并防止器件的失效。
参考图5，示出屏蔽直接安装在屏蔽层上的多个电子电路芯片的多层屏蔽封装。
图5示出辐射屏蔽盖402、第一层404、第二层406、第一屏蔽基底408、第二屏 蔽基底410、第一电路芯片412、第二电路芯片414、第一电路封装416、第二电路封装418、第一多个导体420、第二多个导体422、多个封装引线424和多个焊球426。
图5在功能和结构上类似于图2。但是，图5示出连接到第一辐射屏蔽基底408的第一电路芯片412和连接到第二辐射屏蔽基底410的第二电路芯片414。第一层404包含第一电路封装416、第一屏蔽基底408、第一电路芯片412和第一多个导体420。第二层406包含第二电路封装418、第二屏蔽基底410、第二电路芯片414和第二多个导体422。有利的是，第一辐射屏蔽基底408用作第二层406的盖。另外，辐射屏蔽盖402结合到第一层404并且多个封装引线424结合到第二层406。多个焊球426将第一层404连接到第二层406。
参考图6，示出设计来屏蔽直接安装在衬底上的多个电子电路芯片免受辐射的多层屏蔽封装。
图6示出第一辐射屏蔽盖502、第二辐射屏蔽盖504、第一层506、第二层508、屏蔽基底510、第一多个电路芯片512、第二多个电路芯片514、第一电路封装516、第二电路封装518、第一多个导体520、第二多个导体522、多个封装引线524、多个焊球526、第一衬底528和第二衬底530。
图6在功能和结构上类似于图4。但是，图6示出分别结合到第一电路封装516和第二电路封装518的第一衬底528和第二衬底530。第一多个电路芯片512和第二多个电路芯片514分别结合到第一衬底528和第二衬底530。
参考图7，示出设计来屏蔽直接安装在衬底上的多个电子电路芯片免受辐射的多层屏蔽封装。
图7示出第一辐射屏蔽盖602、第二辐射屏蔽盖604、第一层606、第二层608、屏蔽基底610、第一多个电路芯片612、第二多个电路芯片614、第一电路封装616、第二电路封装618、多个封装引线624、多个焊球626、第一衬底628、第二衬底630、第一多个衬底焊球632和第二多个衬底焊球634。
图7在功能和结构上类似于图6。但是，图7示出利用第一多个焊球632连接至第一电路封装616的第一衬底628。第二衬底630利用第二多个焊球634连接至第二电路封装618。
参考图8，示出设计来屏蔽直接安装在衬底上的多个电子电路芯片免受辐射的多层屏蔽封装。
图8示出第一辐射屏蔽盖702、第二辐射屏蔽盖704、第一层706、第二层708、屏蔽基底710、第一多个电路芯片712、第二多个电路芯片714、第一电路封装716、第二电路封装718、多个封装引线724、多个焊球726、第一衬底728、第二衬底730、第一多个衬底焊球732和第二多个衬底焊球734。
图8的多层屏蔽封装在功能和结构上类似于图7。但是，图8示出用作第一层706的散热器的第二辐射屏蔽盖704。第二辐射屏蔽盖704接触第一电路封装716，因此从第一层706散热。如果器件产生大量的热，则第二辐射屏蔽盖704可以热结合到第一辐射屏蔽盖702或屏蔽基底710。
在该实施方案中，如参考图9所述的热通道可用于热连接第一辐射屏蔽盖702、第二辐射屏蔽盖704和屏蔽基底710。然后屏蔽基底710可以连接到电路板的大散热器。作为替代方案，第一辐射屏蔽盖可以连接到大散热器。
此外，图8中所示的每一层均是密封的。陶瓷材料用于第一层706和第二层708。因此，没有水分能够进入含有第一多个电路芯片712和第二多个电路芯片714的空间。这防止了电路芯片的失效。如果水分接触到第一多个电路芯片712和第二多个电路芯片714的任何一个，电路就会失效。此外，水分会诱导银从导体或元件终端迁移，这会导致电路短路或器件失效。在制造过程中，将非密封的封装暴露于高温烘烤程序下以去除所有水分或残留气体然后密封。
参考图9，示出用于从含有多个电路芯片的多层封装中散热的封装器件。
图9示出盖802、第一层804、第二层806、第一基底808、第二基底810、第一衬底812、第二衬底814、第一多个电路芯片816、第二多个电路芯片818、第一电路封装820、第二电路封装822、第一多个导体824、第二多个导体826、多个封装引线828、多个焊球830、第一多个热通道832、第二多个热通道834和多个热层连接器836。
多个焊球830用于将第一多个电路芯片816和第二多个电路芯片818电连接。作为替代方案，多个雉堞状结构(castellation)用于连接第一多个电路芯片816和第二 多个电路芯片818，但是，在需要高电路密度的应用中，优选多个焊球。
使第一多个热通道832和第二多个热通道834分别穿过第一衬底812和第二衬底814。有利的是，第一多个热通道832和第二多个热通道834分别连接到第一多个电路芯片816和第二多个电路芯片818。然后使它们穿过第一衬底812和第二衬底814并且连接到盖802、第一基底808和第二基底810中的一个或多个。盖802、第一基底808和第二基底810还可以通过热层连接器836相互连接。在该实施方案中，第二基底用作主散热器(principle heat sink)并可以连接到系统散热器。这使得热能够从第一多个电路芯片816和第二多个电路芯片818中散逸。多个热层连接器836将第一多个热通道832和第二多个热通道834连接到用作整个封装的散热器的第二基底810。当用于具有大系统散热器的系统中时，第二屏蔽基底810可以连接到大系统散热器。有利的是，热通道可用于前文所公开的任意实施方案。
在一个实施方案中，封装器件作为存储模块运行。因此，器件能够在相对小的空间中含有大量的存储器。封装的设计使得由多个电路芯片产生的大量的热能够散逸。
本发明的散热器部件也可以在空间环境中使用。在空间环境中提供具有良好散热器的电路芯片对于确保部件的可靠性是非常重要的。在空间环境中，存在的其它问题是在器件上没有气流来帮助调节热量。因此，在确保电路芯片在电路芯片的给定温度范围内工作方面，具有良好的散热器是非常或可能是非常重要的。
根据图1-9的实施方案，可以在多层封装中建立电冗余(electrical redundancy)。例如冗余电子电路芯片可置于多层封装的不同层上。因此，如果其中的一层由于密封失效、温度失效、机械失效或辐射失效而失效，所述备用器件仍可以运行。这防止了整个封装的失效。在一个实施方案中，顶层上的电路芯片会由于意料之外的辐射量而失效，但是，第二层上的冗余的电路芯片由于额外层的屏蔽而不会失效。
此外，图1-9中所示的实施方案也涉及具有完全可追踪电路芯片的器件。不同批次的电路芯片具有不同的辐射屏蔽容限，因此通过使用可以批次追踪的器件能够得到高可靠性部件。如果一个电路芯片失效，那么可以追溯至其加工过程并且可以定位具有来自同一批次的电路芯片的所有其它部件。
接下来参考图10，示出制造根据本发明的高可靠性多层电子电路器件的方法。所 述方法可用于实现参考图1-9示出并描述的实施方案。
首先，形成第一封装层1000。接着形成第二封装层1002。本文中参考图1-9描述了第一封装层和第二封装层。通常，第一封装层和第二封装层包含电路封装、与所述电路封装结合的辐射屏蔽基底或辐射屏蔽盖、以及电路芯片。在一些实施方案中，第一封装层和第二封装层可以包括与衬底结合的多个电路芯片。此外，第一封装层和第二封装层可以包括与所述电路芯片结合的多个导体。
接下来，将第一封装层结合到第二封装层1004。在一些实施方案中，第一封装层的基底用作第二封装层的盖。应该理解，根据所述方法，可以一起结合更多的封装层从而容纳更大量的电路芯片。例如，如果第一封装层和第二封装层包括电路封装、辐射屏蔽基底和电路芯片，则类似的第三封装层可以结合到第二层。然后第二封装层的基底可以用作第三封装层的盖。如果需要更多的层，可以以类似的方式将它们加入。类似地，例如，如果第一封装层和第二封装层包括电路封装、辐射屏蔽盖和电路芯片，则类似的第三封装层可以结合到第一封装层。如果需要更多的层，可以将它们加在第三封装层的顶部。
下一步骤包括将盖或基底分别结合到第一封装层或第二封装层1006。如果第一封装层和第二封装层形成有辐射屏蔽基底，那么盖将结合到第一封装层。作为替代方案，如果第一封装层和第二封装层形成有辐射屏蔽盖，那么基底将结合到第二封装层。
虽然已经借助于具体实施方案及其应用描述了本文所公开的本发明，但是，可以在所附权利要求书限定的精神和范围内根据上述除实施本发明的具体描述之外的教导对本发明做出其它修改、变化和排列。

Claims (34)

1.辐射屏蔽集成电路器件，包括：第一封装层、第二封装层和辐射屏蔽盖；
所述第一封装层包括：
第一电路封装；
与所述第一电路封装结合的第一辐射屏蔽基底；和
与所述第一辐射屏蔽基底结合的第一电路芯片；
所述辐射屏蔽盖与所述第一电路封装结合；
所述第二封装层包括：
第二电路封装；
与所述第二电路封装结合的第二辐射屏蔽基底；和
与所述第二辐射屏蔽基底结合的第二电路芯片；
其中每个电路芯片被屏蔽免于接收超出所述电路芯片总耐受剂量的辐射量；以及
其中，所述第一封装层的底部用作所述第二封装层的顶部。
2.权利要求1的辐射屏蔽集成电路器件，还包括：
与所述第一辐射屏蔽基底结合的第一衬底；
与所述第二辐射屏蔽基底结合的第二衬底；和
与所述第一、第二衬底分别结合的多个所述第一、第二电路芯片。
3.权利要求2的辐射屏蔽集成电路器件，还包括在所述衬底中、将多个所述第一、第二电路芯片分别结合到所述第一、第二辐射屏蔽基底的多个热通道。
4.权利要求2的辐射屏蔽集成电路器件，还包括在多个所述第一和第二封装层之间、将多个所述第一和第二辐射屏蔽基底的第一个结合到多个所述第一和第二辐射屏蔽基底的第二个的热连接。
5.权利要求2的辐射屏蔽集成电路器件，其中多个所述第一和第二辐射屏蔽基底的第一个用作所述辐射屏蔽集成电路器件的散热器。
6.权利要求1的辐射屏蔽集成电路器件，其中多个所述第一和第二封装层利用焊球和丝网印刷焊剂中的一种连接。
7.权利要求1的辐射屏蔽集成电路器件，其中所述辐射屏蔽盖是高Z材料。
8.权利要求1的辐射屏蔽集成电路器件，其中所述辐射屏蔽基底是高Z材料。
9.权利要求1的辐射屏蔽集成电路器件，其中所述辐射屏蔽基底用作散热器。
10.权利要求1的辐射屏蔽集成电路器件，其中所述辐射屏蔽盖包含高Z材料和低Z材料。
11.权利要求1的辐射屏蔽集成电路器件，其中所述辐射屏蔽基底包含高Z材料和低Z材料。
12.辐射屏蔽集成电路器件，包括：第一封装层、第二封装层和辐射屏蔽基底；
所述第一封装层包括：
第一电路封装；
与所述第一电路封装结合的第一辐射屏蔽盖；和
与所述第一电路封装结合的第一电路芯片；
所述第二封装层包括：
第二电路封装；
与所述第二电路封装结合的第二辐射屏蔽盖；和
与所述第二电路封装结合的第二电路芯片；
所述辐射屏蔽基底与所述第二封装层的底部结合；
其中每个电路芯片被屏蔽免于接收超出所述电路芯片的总耐受剂量的辐射量；
其中所述第二封装层的第二辐射屏蔽盖用作第一封装层的底部。
13.权利要求12的辐射屏蔽集成电路器件，还包括：
与所述第一电路封装结合的第一衬底；
与所述第二电路封装结合的第二衬底；和
与所述第一、第二衬底分别结合的多个所述第一、第二电路芯片。
14.权利要求13的辐射屏蔽集成电路器件，还包括将所述第一、第二衬底分别连接到所述第一、第二电路封装的多个焊球。
15.权利要求12的辐射屏蔽集成电路器件，其中用焊球连接多个所述第一和第二封装层。
16.权利要求12的辐射屏蔽集成电路器件，其中所述辐射屏蔽盖是高Z材料。
17.权利要求12的辐射屏蔽集成电路器件，其中所述辐射屏蔽基底是高Z材料。
18.权利要求12的辐射屏蔽集成电路器件，其中所述辐射屏蔽基底用作散热器。
19.权利要求12的辐射屏蔽集成电路器件，其中多个所述第一和第二封装层是密封的。
20.权利要求12的辐射屏蔽集成电路器件，其中所述辐射屏蔽盖包含高Z材料和低Z材料。
21.权利要求12的辐射屏蔽集成电路器件，其中所述辐射屏蔽基底包含高Z材料和低Z材料。
22.屏蔽集成电路器件的方法，包括：
形成包括第一辐射屏蔽基底、第一封装和第一电路芯片的第一封装层；
形成包括第二辐射屏蔽基底、第二封装和第二电路芯片的第二封装层；
使所述第一封装层的底部与所述第二封装层的顶部结合；和
使盖与所述第一封装层结合。
23.权利要求22的屏蔽集成电路器件的方法，还包括由高z材料形成盖。
24.权利要求22的屏蔽集成电路器件的方法，还包括由高Z材料形成第一辐射屏蔽基底和第二辐射屏蔽基底。
25.权利要求22的屏蔽集成电路器件的方法，其中所述第一电路芯片接收小于所述第一电路芯片总耐受剂量的辐射量。
26.权利要求22的屏蔽集成电路器件的方法，其中所述第二电路芯片接收小于所述第二电路芯片总耐受剂量的辐射量。
27.屏蔽集成电路器件的方法，包括：
形成包括第一辐射屏蔽盖、第一封装和第一电路芯片的第一封装层；
形成包括第二辐射屏蔽盖、第二封装和第二电路芯片的第二封装层；
使所述第一封装层的顶部与所述第二封装层的底部结合；和
使基底与所述第一封装层结合。
28.权利要求27的屏蔽集成电路器件的方法，还包括由高Z材料形成基底。
29.权利要求27的屏蔽集成电路器件的方法，还包括由高Z材料形成第一辐射屏蔽盖和第二辐射屏蔽盖。
30.权利要求27的屏蔽集成电路器件的方法，其中所述第一电路芯片接收小于所述第一电路芯片总耐受剂量的辐射量。
31.权利要求27的屏蔽集成电路器件的方法，其中所述第二电路芯片接收小于所述第二电路芯片总耐受剂量的辐射量。
32.制造高度可靠的封装的方法，所述封装保护所述封装的不同层内的多个集成电路芯片免受辐射，所述方法包括下列步骤：
将第一电路芯片置于所述封装的第一层内；
为所述封装的第一层提供盖以充分屏蔽所述第一电路芯片免于通过所述盖接收超出所述第一电路芯片总耐受剂量的辐射量；
将第二电路芯片置于所述封装的内层中；和
为所述封装的内层提供内屏蔽层，使得所述盖和所述内屏蔽层的屏蔽足以屏蔽所述第二电路芯片免于通过所述盖和所述内屏蔽层接收超出所述第二电路芯片总耐受剂量的辐射量。
33.权利要求32的方法，其中所述第一电路芯片具有的总耐受剂量大于所述第二电路芯片的总耐受剂量。
34.权利要求32的方法，还包括将基底置于所述封装上。
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