CN1705124A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1705124A
CN1705124A CNA2005100755163A CN200510075516A CN1705124A CN 1705124 A CN1705124 A CN 1705124A CN A2005100755163 A CNA2005100755163 A CN A2005100755163A CN 200510075516 A CN200510075516 A CN 200510075516A CN 1705124 A CN1705124 A CN 1705124A
Authority
CN
China
Prior art keywords
constituting body
semiconductor device
film
semiconductor
close
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100755163A
Other languages
English (en)
Other versions
CN100459125C (zh
Inventor
冈田修
定别当裕康
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CMK KK
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Publication of CN1705124A publication Critical patent/CN1705124A/zh
Application granted granted Critical
Publication of CN100459125C publication Critical patent/CN100459125C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83856—Pre-cured adhesive, i.e. B-stage adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Element Separation (AREA)

Abstract

本发明提供一种半导体器件，其特征在于：具备底部件(1)；至少一个半导体构成体(2)，设置在所述底部件(1)上，并且具有半导体衬底(4)和设置在该半导体衬底(4)的多个外部连接用电极(5、12)；设置在对应于所述半导体构成体(2)的周围的所述底部件(1)的区域上的绝缘层(15)；和紧贴力提高膜(14a、14b)，设置在所述半导体构成体(2)的周侧面与所述绝缘层(15)之间、对应于所述半导体构成体(2)的周围的所述底部件(1)的区域与所述绝缘层(15)之间的至少之一中。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
特开2003-298005号公报中记载的现有半导体器件由于在硅衬底的尺寸外还配备作为连接端子的焊料球，所以构成为以下的结构：经粘结层将上面具有多个连接焊盘(pad)的硅衬底粘结在底板上面，并在硅衬底周围的底板上面设置绝缘层，在硅衬底和绝缘层的上面设置上层绝缘膜，使上层布线连接于硅衬底的连接焊盘上来设置在上层绝缘膜的上面，由最上层绝缘膜覆盖上层布线的除连接焊盘部外的部分，在上层布线的连接焊盘部上设置焊料球。
但是，在上述现有半导体器件中，由于由聚酰亚胺或环氧树脂等所构成的绝缘层来覆盖硅衬底的周侧面和底板的上面，所以硅衬底的周侧面和绝缘层或底板的上面与绝缘层的紧贴力差，存在因热应力或机械应力而在硅衬底与绝缘层之间或底板与绝缘层之间产生剥离的问题。
发明内容
因此，本发明的目的在于提供一种半导体器件及其制造方法，可增大由硅衬底等构成的半导体衬底和覆盖其周侧面的绝缘层或由底板等构成的底部件与覆盖其上面的绝缘层之间的紧贴力。
为了实现上述目的，本发明具备底部件(substrate：1)；至少一个半导体构成体(2)，设置在所述底部件(1)上，并具有半导体衬底(4)和设置在半导体衬底(4)的多个外部连接用电极(5、12)；设置在对应于半导体构成体(2)的周围的所述底部件(1)的区域的绝缘层(15)；和紧贴力提高膜(14a、14b)，设置在所述半导体构成体(2)的周侧面与所述绝缘层(15)之间、和对应于所述半导体构成体(2)的周围的所述底部件(1)的区域与所述绝缘层(15)之间的至少之一中。
发明效果
根据本发明，由于在在所述半导体构成体(2)的周侧面与所述绝缘层(15)之间、和对应于所述半导体构成体(2)的周围之所述底部件(1)的区域与所述绝缘层(15)之间的至少之一中设置紧贴力提高膜，所以可增大半导体衬底与覆盖其周侧面的绝缘膜之间或底部件与覆盖其上面的绝缘层之间的紧贴力，进而，可抑制因半导体衬底与覆盖其周侧面的绝缘层之间或底部件与覆盖其上面的绝缘层之间的由热应力或机械应力引起的剥离。
附图说明
图1是作为本发明第1实施方式的半导体器件的截面图。
图2是图1所示的半导体器件制造方法一例中最初准备的器件的截面图。
图3是图2之后的工序的截面图。
图4是图3之后的工序的截面图。
图5是图4之后的工序的截面图。
图6是图5之后的工序的截面图。
图7是图6之后的工序的截面图。
图8是图7之后的工序的截面图。
图9是图8之后的工序的截面图。
图10是图9之后的工序的截面图。
图11是图10之后的工序的截面图。
图12是图11之后的工序的截面图。
图13是图12之后的工序的截面图。
图14是图13之后的工序的截面图。
图15是图14之后的工序的截面图。
图16是图15之后的工序的截面图。
图17是图16之后的工序的截面图。
图18是图17之后的工序的截面图。
图19是为了说明皮尔强度试验一例而示出的图。
图20是作为本发明第2实施方式的半导体器件的截面图。
图21是制造图20所示的半导体器件时的规定工序的截面图。
图22是图21之后的工序的截面图。
图23是图22之后的工序的截面图。
图24是作为本发明第3实施方式的半导体器件的截面图。
图25是制造图24所示的半导体器件时的规定工序的截面图。
图26是图25之后的工序的截面图。
图27是图26之后的工序的截面图。
图28是图27之后的工序的截面图。
图29是作为本发明第4实施方式的半导体器件的截面图。
具体实施方式
图1表示作为本发明第1实施方式的半导体器件的截面图。该半导体器件具备平面方形的底板(底部件)1。底板1例如只要是通常用作印刷衬底的材料即可，例举一例，使环氧类树脂、聚酰亚胺类树脂、BT(双马来酰亚胺、三嗪)树脂等构成的热固化性树脂含浸在玻璃布、玻璃纤维、芳族聚酰胺纤维等构成的原料中，或者，仅由环氧类树脂等热固化性树脂构成。
在底板1的上面，经由芯片粘接(die bond)材料构成的粘结层3来粘结尺寸比底板1的尺寸小一定程度的平面方形的半导体构成体2的下面。此时，半导体构成体2具有后述的布线11、柱状电极12、密封膜13，一般被称为CSP(chip size package)，尤其是如后所述，采用在硅晶片上形成布线11、柱状电极12、密封膜13后，通过切割来得到各个半导体构成体2的方法，所以特别是也称为晶片水平CSP(W-CSP)。下面，说明半导体构成体2的构成。
半导体构成体2具备硅衬底(半导体衬底)4。经粘结层3将硅衬底4的下面粘结在底板1的上面上。在硅衬底4的上面设置规定功能的集成电路(未图示)，在上面周边部，设置与集成电路连接的由铝类金属等构成的多个连接焊盘5。在除去连接焊盘5的中央部的硅衬底4的上面设置由氧化硅等构成的绝缘膜6，连接焊盘5的中央部经设置在绝缘膜6的开口部7露出。
在绝缘膜6的上面设置由环氧类树脂或聚酰亚胺类树脂等构成的保护膜8。此时，在对应于绝缘膜6的开口部7的部分中的保持膜8中，设置开口部9。在保护膜8的上面设置由铜等构成的基底金属层10。在基底金属层10的上面整体中设置由铜构成的布线11。经两开口部7、9将包含基底金属层10的布线11的一端部连接于连接焊盘5上。
在布线11的连接焊盘部上面设置由铜构成的柱状电极(外部连接用电极)12。在包含布线11的保护膜8的上面设置由环氧类树脂或聚酰亚胺类树脂等构成的密封膜13，使其上面与柱状电极12的上面共面。这样，称为W-CSP的半导体构成体2包含硅衬底4、连接焊盘5、绝缘膜6，并且，包含保护膜8、布线11、柱状电极12、密封膜13来构成。
在半导体构成体2的周侧面、其周围的底板1的上面和半导体构成体2的上面连续设置由硅烷耦合剂等构成的紧贴力提高膜14a、14b、14c。在设置于半导体构成体2周侧面中的紧贴力提高膜14a周围的底板1之上面设置的紧贴力提高膜14b的上面设置平面形状为方形框状的绝缘层15，使其上面与设置在半导体构成体2的上面的紧贴力提高膜14c的上面大致共面。绝缘层15通常称为预浸渍材料，例如，使环氧类树脂、聚酰亚胺类树脂、BT树脂等构成的热固化性树脂含浸在玻璃布、玻璃纤维、芳族聚酰胺纤维等构成的原料中来构成。
在设置于半导体构成体2上面的紧贴力提高膜14a和绝缘层15的上面，设置上层绝缘膜16，使其上面平坦。上层绝缘膜16被用于复合衬底中，通常被称为复合材料，例如使纤维或填料等构成的加强材料分散到由环氧类树脂、聚酰亚胺类树脂、BT树脂等构成的热固化性树脂中来构成。此时，纤维是玻璃纤维或聚酰亚胺纤维等。填料是二氧化硅填料或陶瓷类填料等。
在对应于柱状电极12上面中央部的部分中的上层绝缘膜16和紧贴力提高膜14c上设置开口部17。在上层绝缘膜16的上面设置由铜等构成的上层基底金属层18。在上层基底金属层18的上面整体中设置由铜构成的上层布线19。包含上层基底金属层18的上层布线19之一端部经上层绝缘膜16的开口部17连接于柱状电极12的上面，另一端侧构成连接焊盘部。
在包含上层布线19的上层绝缘膜16的上面设置由焊剂抗蚀剂等构成的最上层绝缘膜20。在对应于上层布线19的连接焊盘部之部分中的最上层绝缘膜20上设置开口部21。在开口部21内及其上方，设置连接于上层布线19的连接焊盘部的焊料球22。将多个焊料球22在最上层绝缘膜20上配置成矩阵状。
在底板1的下面，设置由与绝缘层15相同的材料构成的第1下层绝缘膜23。在第1下层绝缘膜23的下面，设置由与上层绝缘膜16相同的材料构成的第2下层绝缘膜24。在第2下层绝缘膜24的下面，设置由与最上层绝缘膜20相同的材料构成的最下层绝缘膜25。
如上所述，在该半导体器件中，由于在半导体构成体2与覆盖其周侧面的绝缘层15之间设置紧贴力提高膜14a，所以可增大硅衬底4与覆盖其周侧面的、由预浸渍材料构成的绝缘膜15之间的紧贴力，另外，可增大由环氧类树脂等构成的密封膜13与覆盖其周侧面的、由预浸渍材料构成的绝缘膜15之间的紧贴力。
结果，可抑制硅衬底4与覆盖其周侧面的绝缘层15之间因热应力或机械应力引起的剥离，另外，可抑制密封膜13与覆盖其周侧面的绝缘层15之间因热应力或机械应力引起的剥离。
另外，由于经紧贴力提高膜14b在底板1的上面设置绝缘层15，所以可增大底板1与覆盖其上面的绝缘层15之间的紧贴力。结果，可抑制底板1与覆盖其上面的绝缘层15之间因热应力或机械应力引起的剥离。
并且，因为在半导体构成体2的上面经紧贴力提高膜14c来设置上层绝缘膜16，所以可增大由环氧类树脂等构成的密封膜13与覆盖其上面的、由复合材料构成的上层绝缘膜16之间的紧贴力。结果，可抑制密封膜13与覆盖其上面的上层绝缘膜16之间因热应力或机械应力引起的剥离。
这里，使底板1的尺寸比半导体构成体2的尺寸大一定程度，是由于对应于硅衬底4上的连接焊盘5的数量增加，使焊料球22的配置区域比半导体构成体2的尺寸大一定程度，由此，使上层布线19的连接焊盘部(最上层绝缘膜20的开口部21内的部分)的尺寸和间距比柱状电极12的尺寸和间距大。
因此，不仅将配置成矩阵状的上层布线19的连接焊盘部配置在对应于半导体构成体2的区域中，还配置于对应于设置在半导体构成体2周侧面外侧的绝缘层15的区域上。即，配置成矩阵状的焊料球22中、至少最外周的焊料球22被配置在比半导体构成体2还靠外侧的周围。
下面，为了说明该半导体器件的制造方法一例，首先说明半导体构成体2的制造方法一例。此时，首先如图2所示，准备在晶片状态的硅衬底(半导体衬底)4上设置由铝类金属等构成的连接焊盘5、由氧化硅等构成的绝缘膜6和由环氧类树脂或聚酰亚胺类树脂等构成的保护膜8，连接焊盘5的中央部经形成于绝缘膜6和保护膜8中的开口部7、9露出。上述中，在晶片状态的硅衬底4中，在形成各半导体构成体的区域中形成规定功能的集成电路，连接焊盘5分别电连接于形成于对应区域中的集成电路上。
接着，如图3所示，在包含经两个开口部7、9露出的连接焊盘5的上面之保护膜8的上面整体上，形成基底金属层10。此时，基底金属层10可以仅是通过无电解电镀形成的铜层，或可以仅是通过溅射形成的铜层，也可以是在通过溅射形成的钛等薄膜层上，利用溅射形成铜层。
接着，在基底金属层10的上面布图形成电镀抗蚀剂膜31。此时，在对应于布线11形成区域部分的电镀抗蚀剂膜3中，形成开口部32。之后，通过将基底金属层10作为电镀电流路径，进行铜的电解电镀，在电镀抗蚀剂膜31的开口部32内的基底金属层10的上面，形成布线11。接着，剥离电镀抗蚀剂膜31。
之后，如图4所示，在包含布线11的基底金属层10的上面布图形成电镀抗蚀剂膜33。此时，在对应于柱状电极12形成区域部分中的电镀抗蚀剂膜33上，形成开口部34。之后，通过将基底金属层10作为电镀电流路径，进行铜的电解电镀，在电镀抗蚀剂膜33的开口部34内之布线11的连接焊盘部上面，形成柱状电极12。接着，剥离电镀抗蚀剂膜33，然后，在将布线11作为掩膜蚀刻去除基底金属层10的无用部分时，如图5所示，仅在布线11下残留基底金属层10。
接着，如图6所示，通过网印法、旋涂法、染色(dye)涂布法等，在包含柱状电极12和布线11的保护膜8的上面整体中形成由环氧类树脂或聚酰亚胺类树脂等构成的密封膜13，以使其厚度比柱状电极12的高度稍厚。因此，在该状态下，柱状电极12的上面被密封膜13覆盖。
之后，适当研磨密封膜13和柱状电极12的上面侧，如图7所示，使柱状电极12的上面露出，并且，平坦化包含该露出的柱状电极12上面的密封膜13的上面。这里，适当研磨柱状电极12的上面侧是因为通过电解电镀形成的柱状电极12的高度不均匀，所以通过消除该差异，使柱状电极12的高度变均匀。
接着，如图8所示，在硅衬底4的下面整体中形成粘结层3。粘结层3由作为ダィァタツチメント薄膜在市场出售的环氧类树脂、聚酰亚胺类树脂等芯片粘接材料构成，通过加热加压，以半固化状态固定在硅衬底4上。之后，将固定在硅衬底4上的粘结层3粘贴在切割带(未图示)上，在经过图9所示的切割工序之后，从切割带剥离时，得到多个在硅衬底4的下面具有粘结层3的半导体构成体2。
下面，说明使用如此得到的半导体构成体2来制造图1所示的半导体器件时的一例。首先，如图10所示，准备底板1，该底板1具有可形成多个图1所示完成了的半导体器件的面积。底板1可不限于例如是平面方形。底板1是使由环氧类树脂等构成的热固化性树脂含浸在玻璃布等构成的原料中，固定热固化性树脂后构成薄片状来形成。
之后，在底板1上面的规定的多个部位分别粘结在半导体构成体2的硅衬底4的下面粘结的粘结层3。这里的粘结是通过加热加压来使粘结层3正式固化。之后，如图11所示，在半导体构成体2的周侧面、其周围的底板1的上面和半导体构成体2的上面连续形成由硅烷耦合剂构成的紧贴力提高膜14a、14b、14c。
紧贴力提高膜14a、14b、14c的形成方法可以是网印法、照相凹版印刷法、喷雾印刷法、凸版印刷法、喷墨印刷法、旋涂法、染色涂布法、缝隙涂布法、网线涂布法、浸渍涂布法、CVD法(化学气相成长法)等之一。作为硅烷耦合剂，可以是原液，也可以是被有机溶剂(最好是乙醇类)或水等稀释后的液体。
作为有机硅烷偶合剂，有γ-(2-氨基乙基)氨基丙基甲氧基硅烷、γ-(2-氨基乙基)氨基丙基乙氧基硅烷、γ-(2-氨基乙基)氨基丙基甲基二甲氧基硅烷、氨基硅烷、γ-甲基丙烯酰基丙基三甲氧基硅烷、γ-甲基丙烯酰基丙基甲基二甲氧基硅烷、γ-甲基丙烯酰基丙基三乙氧基硅烷、γ-缩水甘油醚丙基三甲氧基硅烷、γ-缩水甘油醚丙基甲基二乙氧基硅烷、γ-甲基丙烯酰基丙基甲基二乙氧基硅烷、γ-缩水甘油醚丙基三乙氧基硅烷、γ-硫醇基丙基三甲氧基硅烷、甲基三甲氧基硅烷、甲基三乙氧基硅烷、乙烯基三乙酰氧基硅烷、六甲基二硅氨烷、苯胺基丙基三甲氧基硅烷、乙烯基三甲氧基硅烷、乙烯基三乙氧基硅烷、γ-硫醇基丙基甲基二甲氧基硅烷、甲基三氯硅烷、二甲基二氯硅烷、三甲基氯硅烷、乙烯基三氯硅烷、乙烯基三乙氧基硅烷、乙烯基三(β甲氧基乙氧基)硅烷、β-(3，4环氧环己基)乙基三甲氧基硅烷、对苯乙烯基三甲氧基硅烷、γ-丙烯酰基丙基三甲氧基硅烷、γ-氨基丙基三甲氧基硅烷、γ-氨基丙基三乙氧基硅烷、γ-三乙氧基甲硅烷基-N-(1，3-二甲基-亚丁基)丙基胺、N-苯基-3-氨基丙基三甲氧基硅烷、γ-脲基丙基三乙氧基硅烷、γ-氯丙基三甲氧基硅烷、γ-硫醇基丙基三甲氧基硅烷、双(三乙氧基甲硅烷基丙基)四硫化物、γ-异氰酸酯丙基三乙氧基硅烷等。只要是分子中有一般式(CnH2n+1O)m-Si-(其中，n、m＝1、2、3)的材料即可。
之后，如图12所示，在设置于半导体构成体2周侧面中的紧贴力提高膜14a周围的底板1的上面设置的紧贴力提高膜14b的上面，利用销等(未图示)边定位边层叠配置格子状的3个绝缘层形成用薄片15a，并且，在其上面配置上层绝缘膜形成用薄片16a。另外，在底板1的下面，层叠配置由与绝缘层形成用薄片15a相同的材料构成的第1下层绝缘膜形成用薄片23a和由与上层绝缘膜形成用薄片16a相同的材料构成的第2下层绝缘膜形成用薄片24a。
格子上的绝缘层形成用薄片15a通过利用冲压、或钻孔或铣孔加工等在预浸渍(prepreg)材料中形成多个方形的开口部35来得到，该预浸渍材料是使由环氧类树脂等构成的热固化性树脂含浸在玻璃布等构成的基材中，将热固化性树脂变为半固化状态(B阶段)后，变为薄片状。上层绝缘膜形成用薄片16a不限于以下，但最好是薄片状的复合(build up)材料，作为该复合材料，首先使硅石填料混入由环氧类树脂等构成的热固化性树脂中，将热固化性树脂变为半固化状态来构成。
这里，绝缘层形成用薄片15a的开口部35的尺寸比半导体构成体2的尺寸稍大。因此，在绝缘层形成用薄片15a与半导体构成体2的周侧面中设置的紧贴力提高膜14a之间形成间隙36。另外，3个绝缘层形成用薄片15a的合计厚度比包含紧贴力提高膜14c的半导体构成体2的厚度厚一定程度，如后所述，为当加热加压时、可充分填埋间隙36的厚度。
此时，作为绝缘膜形成用薄片15a，使用厚度相同的薄片，但也可使用厚度不同的薄片。另外，绝缘层形成用薄片如上所述，为2层，但也可以是1层或4层以上。另外，图1中，上层绝缘膜形成用薄片16a的厚度为对应于应形成的上层绝缘膜16厚度的厚度或比该厚度稍厚。
接着，如图13所示，使用一对加热加压板37、38来从上下加热加压绝缘层形成用薄片15a、上层绝缘膜形成用薄片16a、第1下层绝缘膜形成用薄片23a和第2下层绝缘膜形成用薄片24a。此时，按压出绝缘层膜形成用薄片15a中的熔融的热固化性树脂，填充到图12所示的间隙36中，通过之后的冷却，在设置于半导体构成体2周侧面中的紧贴力提高膜14a周围的底板1的上面设置的紧贴力提高膜14b的上面，形成绝缘层15。
另外，在设置于半导体构成体2上面的紧贴力提高膜14c和绝缘层15的上面形成上层绝缘膜16。并且，在底板1的下面形成第1下层绝缘膜23和第2下层绝缘膜24。此时，第1下层绝缘膜形成用薄片23a由与绝缘层形成用薄片15a相同的材料构成，其热膨胀系数相同。另外，第2下层绝缘膜形成用薄片24a由与上层绝缘层形成用薄片16a相同的材料构成，其热膨胀系数相同。
结果，以绝缘层15的部分中的底板1为中心的上下材料构成大致对称，通过加热加压，绝缘层15的部分中的底板1上的绝缘层形成用薄片15a和上层绝缘膜形成用薄片16a与底板1下面的第1下层绝缘膜形成用薄片23a和第2下层绝缘膜形成用薄片24a在上下方向上大致对称地固化收缩，进而，降低底板1产生的弯曲，可以不易对之后工序的搬运或之后工序中的加工精度产生影响。这在后述的最下层绝缘膜形成用薄片25a的情况下也一样。
另外，由于上层绝缘膜16的上面被上侧的加热加压板37的下面按压，所以变为平坦面。另外，由于第2下层绝缘膜24的下面被下侧加热加压板38的上面按压，所以变为平坦面。因此，不需要用于将上层绝缘膜16的上面和第2下层绝缘膜24的下面平坦化的研磨工序。
接着，如图14所示，通过照射激光束的激光加工，在对应于柱状电极12的上面中央部的部分中的上层绝缘膜16和紧贴力提高膜14c上形成开口部17。接着，根据需要通过消污点(desmear)处理来去除产生于开口部17内的环氧污点。
之后，如图15所示，在包含经开口部17露出的柱状电极12上面的上层绝缘膜16的上面整体中，通过铜的无电解电镀等，形成上层基底金属层18。之后，在上层基底金属层18的上面布图形成电镀抗蚀剂膜41。此时，在对应于上层布线19形成区域的部分中的电镀抗蚀剂膜41上形成开口部42。
之后，通过将基底金属层19作为电镀电流路径，进行铜的电解电镀，在电镀抗蚀剂膜41的开口部42内的上层基底金属层18的上面形成上层布线19。之后，剥离电镀抗蚀剂膜41，然后，将上层布线19作为掩膜，蚀刻去除上层基底金属层18的无用部分，此时如图16所示，仅在上层布线19下残留上层基底金属层18。
之后，如图17所示，通过网印法或旋涂法，在包含上层布线19的上层绝缘膜16的上面，形成由焊料抗蚀剂等构成的最上层绝缘膜20，另外，在第2下层绝缘膜24的下面形成由与最上层绝缘膜20相同的材料构成的最下层绝缘膜25。此时，在对应于上层布线19的连接焊盘部的部分中的最上层绝缘膜20上形成开口部21。之后，在开口部21内及其上方，连接于上层布线19的连接焊盘部地设置焊料球22。
之后，如图18所示，在彼此邻接的半导体构成体2之间，若切断最上层绝缘膜20、上层绝缘膜16、绝缘层15、紧贴力提高膜14b、底板1、第1下层绝缘膜23、第2下层绝缘膜24和最下层绝缘膜25，则得到多个图1所示的半导体器件。
如上所述，通过上述制造方法，经粘结层3在底板1上配置多个半导体构成体2，对多个半导体构成体2统一进行上层布线19和焊料球22的形成，之后分断，得到多个半导体器件，所以可简化制造工序。另外，在图13所示的制造工序之后，由于可与底板1一起搬运多个半导体构成体2，所以由此也可简化制造工序。
这里，说明皮尔强度试验的一例。首先，如图19所示，在硅衬底4A的上面形成由环氧类树脂构成的密封膜13A，并预处理(脱脂+热水洗+水洗)密封膜13A的上面，在密封膜13A的上面形成由硅烷耦合剂构成的紧贴力提高膜14A，并在其上面形成由包含环氧类树脂的预浸渍材料构成的绝缘层15A，沿与绝缘层15A的上面成90度的方向拉伸设置在绝缘层15A上面的铜层B的一端部。
此时，作为试件，准备由将铜层B层叠于绝缘层15A上面的铜箔构成的试件(下面称为原试件1)；和由在绝缘层15A的上面形成铜层B的铜电镀层构成的试件(下面称为原试件2)。另外，为了比较，当参照图19来说明时，不具有紧贴力提高膜14A，在密封膜13A的上面形成绝缘层15A和铜层B，之后，准备铜层B由铜箔构成的试件(下面称为比较试件1)、和铜层B由铜电镀层构成的试件(下面称为比较试件2)。
另外，在原试件1、2中，作为硅烷耦合剂，准备用异丙醇或水稀释的、3一缩水甘油醚丙基三乙氧基硅烷的浓度为1.0wt％的硅烷耦合剂，和N-3(氨基乙基)3-氨基丙基三甲氧基硅烷的浓度为1.0wt％的硅烷耦合剂。
之后，在进行了皮尔强度试验之后，在比较试件1、2的情况下，在绝缘层15A与密封膜13A之间产生剥离，但此时的皮尔强度(kN/m)为0，无法实质测定。相反，在原试件1、2的情况下，与硅烷耦合剂的种类无关，在绝缘层15A与密封膜13A之间不产生剥离，在铜层B与绝缘层15A之间产生剥离，此时的皮尔强度(kN/m)为0.8以上。因此，若在密封膜13A与绝缘层15A之间设置紧贴力提高膜14A，则认为可抑制密封膜13A与绝缘层15A之间因热应力或机械应力引起的剥离。
(第2实施方式)
图20表示作为本发明第2实施方式的半导体器件的截面图。该半导体器件与图1所示情况的最大不同之处在于，使粘结在由硅烷耦合剂构成的紧贴力提高膜51下面的粘结层3粘结在设置于底板1上面的由硅烷耦合剂构成的紧贴力提高膜52的上面，其中紧贴力提高膜51设置于半导体构成体2的硅衬底4下面。
在制造该半导体器件的情况下，作为一例，在图7所示的工序之后，如图21所示，通过网印法，在硅衬底4的下面形成由硅烷耦合剂构成的紧贴力提高膜51。之后，使由芯片粘接材料构成的粘结层3半固化后粘结于紧贴力提高膜51的下面。之后，如图22所示，当经过切割工序时，得到多个在硅衬底4的下面具有紧贴力提高膜51和粘结层3的半导体构成体2。
之后，如图23所示，通过网印法等，在底板1的上面形成由硅烷耦合剂构成的紧贴力提高膜52。之后，使半导体构成体2的粘结层3正式固化后分别粘结于紧贴力提高膜52上面的规定的多个部位。然后，通过网印法等，在半导体构成体2的周侧面、其周围的紧贴力提高膜52的上面和半导体构成体2的上面连续形成由硅烷耦合剂构成的紧贴力提高膜14a、14b、14c。下面，当经过与上述第1实施方式时一样的工序时，得到多个如图20所示的半导体器件。
另外，在如此得到的半导体器件中，除具有与上述第1实施方式时一样的效果外，可经设置于硅衬底4与由芯片粘接材料构成的粘结层3之间的紧贴力提高膜51来增大其间的紧贴力，另外，可经设置于由用作印刷衬底的材料构成的底板1与由芯片粘接材料构成的粘结层3之间的紧贴力提高膜51，来增大其间的紧贴力。结果，可抑制硅衬底4与粘结层3之间的因热应力或机械应力引起的剥离，另外，可抑制底板1与粘结层3之间因热应力或机械应力引起的剥离。
(第3实施方式)
图24表示作为本发明第3实施方式的半导体器件的截面图。该半导体器件与图20所示情况的不同之处在于，将图20中仅设置在半导体构成体2上面的紧贴力提高膜14c，设置为对应于上层绝缘膜16的下面全面的紧贴力提高膜53，进一步增大半导体构成体2和绝缘层15的上面与上层绝缘膜16之间的紧贴力。
在制造该半导体器件的情况下，作为一例，在图23所示的工序之后，如图25所示，通过网印法等，在设置于半导体构成体2周侧面的紧贴力提高膜14a周围中的底板1上面中设置的紧贴力提高膜14b的上面，边由销等(未图示)定位边层叠配置格子状的3个绝缘层形成用薄片15a。另外，在底板1的下面配置由与绝缘层形成用薄片15a相同的材料构成的第1下层绝缘膜形成用薄片23a。
之后，如图26所示，使用一对加热加压板37、38来从上下加热加压绝缘层形成用薄片15a和第1下层绝缘膜形成用薄片23a。此时，按压出绝缘层膜形成用薄片15a中的熔融的热固化性树脂，在设置于半导体构成体2周侧面中的底板1上面的紧贴力提高膜14b的上面，形成绝缘层15。另外，在底板1的下面形成第1下层绝缘膜23。
之后，为了去除多余的热固化性树脂并平坦化，进行半研磨等，完全去除设置在半导体构成体2上面的紧贴力提高膜14c，如图27所示，使柱状电极12和密封膜13的上面露出。另外，该研磨只要去除多余的热固化性树脂和进行一定程度的平坦化即可，不必完全去除设置在半导体构成体2上面的紧贴力提高膜14c。
之后，如图28所示，在柱状电极12、密封膜13、半导体构成体2周侧面中设置的紧贴力提高膜14a和绝缘层15的上面，通过网印法等，形成由硅烷耦合剂构成的紧贴力提高膜53。之后，在紧贴力提高膜53的上面配置上层绝缘膜形成用薄片16a。另外，在第1上层绝缘膜23的下面配置由与上层绝缘膜形成用薄片16a相同的材料构成的第2下层绝缘膜形成用薄片24a。
之后，使用未图示的一对加热加压板来从上下加热加压上层绝缘膜形成用薄片16a和第2下层绝缘膜形成用薄片24a时，在紧贴力提高膜53的上面形成上层绝缘膜16，另外，在第1上层绝缘膜23的下面形成第2下层绝缘层24。此时也与上述第1实施方式时一样，不需要用于将上层绝缘膜16的上面和第2下层绝缘膜24下面平坦化的研磨工序。下面，当经过与上述第1实施方式时一样的工序时，得到多个图24所示的半导体器件。
(第4实施方式)
图29表示作为本发明第4实施方式的半导体器件的截面图。该半导体器件与图1所示情况的最大不同之处在于将上层绝缘膜、上层布线和下层绝缘膜设为2层。即，在包含第1上层布线19A的第1上层绝缘膜16A的上面设置由与第1上层绝缘膜16A相同的材料构成的第2上层绝缘膜16B。在第2上层绝缘膜16B的上面设置包含第2上层基底金属层18B的第2上层布线19B。
经第1上层绝缘膜16A的开口部17A将包含第1上层基底金属层18A的第1上层布线19A的一端部连接于柱状电极12的上面。经第2上层绝缘膜16B的开口部17B将包含第2上层基底金属层18B的第2上层布线19B的一端部连接于第1上层布线19A的连接焊盘部上。焊料球22经最上层绝缘膜20的开口部21连接于第2上层布线19B的连接焊盘部上。
另外，为了降低制造工序中和制造工序后的底板1的弯曲，在第1下层绝缘膜23的下面设置由与第1上层绝缘膜16A相同的材料构成的第2下层绝缘膜24A，在第2下层绝缘膜24A的下面设置由与第2上层绝缘膜16B相同的材料构成的第3下层绝缘膜24B，在第3下层绝缘膜24B的下面设置由与最上层绝缘膜20相同的材料构成的最下层绝缘膜25。另外，上层绝缘膜和上层布线也可以是3层以上。
(其它实施方式)
在上述实施方式中，相互邻接的半导体构成体2之间切断，但不限于此，也可将2个或2个以上的半导体构成体2作为1组来切断，得到多芯片模块型的半导体器件。此时，多个1组的半导体构成体2可以种类相同，也可不同。
另外，底板1不仅是印刷衬底的芯材料，也可以是在芯材料的一面或两面全面或布图铜箔等金属箔来形成的衬底，由铜或不锈钢等构成的金属板，或玻璃板，陶瓷板等，另外，不限于1个部件，也可以是彼此层叠绝缘膜和布线的多层印刷电路板。
并且，在上述实施方式中，为在底板1上将作为半导体构成体2的外部连接用电极的柱状电极12朝向与底板1相反面侧的面朝上结合法，但也可适用于将半导体构成体2的外部连接用电极朝向底板1的上面侧的所谓面朝下结合法的情况。

Claims (21)

1、一种半导体器件，其特征在于：具备：底部件(substrate：1)；至少一个半导体构成体(2)，设置在所述底部件(1)上，并且具有半导体衬底(4)和设置在该半导体衬底(4)上的多个外部连接用电极(5、12)；设置在对应于所述半导体构成体(2)的周围的所述底部件(1)的区域上的绝缘层(15)；和紧贴力提高膜(14a、14b)，设置在所述半导体构成体(2)的周侧面与所述绝缘层(15)之间、和对应于所述半导体构成体(2)的周围的所述底部件(1)的区域与所述绝缘层(15)之间的至少之一中。
2、根据权利要求1所述的半导体器件，其特征在于：
在所述底部件(1)与所述半导体构成体(2)之间设置紧贴力提高膜(51、52)和粘结层(3)。
3、根据权利要求2所述的半导体器件，其特征在于：
所述半导体构成体(2)经紧贴力提高膜(51)、粘结层(3)和紧贴力提高膜(52)设置在所述底部件(1)上。
4、根据权利要求1所述的半导体器件，其特征在于：
具备至少一层的上层布线(19、19A、19B)，该上层布线(19、19A、19B)设置在所述半导体构成体(2)和所述绝缘层(15)上，并电连接于所述半导体构成体的外部连接用电极(6)，具有连接焊盘部。
5、根据权利要求4所述的半导体器件，其特征在于：
所述半导体构成体(2)具有作为所述外部连接用电极(12)的柱状电极，并且，具有覆盖所述柱状电极周围的密封膜(13)。
6、根据权利要求4所述的半导体器件，其特征在于：
具备覆盖所述半导体构成体(2)和所述绝缘层(15)的上层绝缘层(16、16A、16B)，所述上层布线(19、19A、19B)形成于所述上层绝缘层(16、16A、16B)上。
7、根据权利要求6所述的半导体器件，其特征在于：
在所述半导体构成体(2)与所述上层绝缘膜(16、16A)之间设置紧贴力提高膜(14c)。
8、根据权利要求4所述的半导体器件，其特征在于：
具有覆盖除所述上层布线(19、19A、19B)中最上层上层布线(19B)的连接焊盘部外的部分的最上层绝缘膜(20)。
9、根据权利要求8所述的半导体器件，其特征在于：
在所述最上层的上层布线(19B)的连接焊盘部上设有焊料球(22)。
10、根据权利要求1所述的半导体器件，其特征在于：
所述紧贴力提高膜由硅烷耦合剂构成。
11、根据权利要求10所述的半导体器件，其特征在于：
所述紧贴力提高膜由分子中有一般式(CnH2n+1O)m-Si-(其中，n、m＝1、2、3)的材料构成。
12、一种半导体器件的制造方法，其特征在于：具有如下工序
在底部件(1)上，彼此分开地配置分别具有半导体衬底(4)和设置在该半导体衬底(4)上的多个外部连接用电极(5、12)的多个半导体构成体(2)；
在所述各半导体构成体(2)的周侧面和所述半导体构成体(2)周围的所述底部件(1)的上面的至少之一上，形成紧贴力提高膜(14a、14b)；
经设置于所述各半导体构成体(2)的周侧面或所述底部件(1)的上面的紧贴力提高膜(14a、14b)，在所述底部件(1)的上面设置绝缘层(15)；和
切断所述半导体构成体(2)间的所述底部件(1)和所述绝缘层(15)，得到多个至少包含一个所述半导体构成体(2)的半导体器件。
13、根据权利要求12所述的半导体器件的制造方法，其特征在于：
所述半导体构成体(2)配置工序包含经紧贴力提高膜(51、52)和粘结层(3)配置于所述底部件(1)与所述半导体构成体(2)之间的工序。
14、根据权利要求13所述的半导体器件的制造方法，其特征在于：
所述半导体构成体(2)配置工序包含经紧贴力提高膜(51)、粘结层(3)和紧贴力提高膜(52)将所述半导体构成体(2)配置于所述底部件(1)上的工序。
15、根据权利要求12所述的半导体器件的制造方法，其特征在于：
所述半导体构成体(2)具有作为所述外部连接用电极(12)的柱状电极，并且，具有覆盖所述柱状电极周围的密封膜(15)。
16、根据权利要求15所述的半导体器件的制造方法，其特征在于：
还具有形成覆盖所述半导体构成体(2)和所述绝缘层(15)的上层绝缘层(16、16A、16B)的工序；和在所述上层绝缘层(16、16A、16B)上形成连接于所述柱状电极的至少一层的上层布线(19、19A、19B)的工序。
17、根据权利要求16所述的半导体器件的制造方法，其特征在于：
具有形成覆盖除所述上层布线(19、19A、19B)中最上层上层布线(19、19B)的连接焊盘部外的部分的最上层绝缘膜(20)的工序。
18、根据权利要求17所述的半导体器件的制造方法，其特征在于：
具有在所述最上层的上层布线(19、19B)的连接焊盘部上形成焊料球(22)的工序。
19、根据权利要求16所述的半导体器件的制造方法，其特征在于：
在形成所述上层绝缘层(16)之前，在所述半导体构成体(2)上形成紧贴力提高膜(14c)。
20、根据权利要求12所述的半导体器件的制造方法，其特征在于：
所述紧贴力提高膜(14a、14b)由硅烷耦合剂构成。
21、根据权利要求12所述的半导体器件的制造方法，其特征在于：
所述紧贴力提高膜(14a、14b)由分子中有一般式(CnH2n+1O)m-Si-(其中，n、m＝1、2、3)的材料构成。
CNB2005100755163A 2004-06-02 2005-06-02 半导体器件的制造方法 Expired - Fee Related CN100459125C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP164363/2004 2004-06-02
JP2004164363A JP4398305B2 (ja) 2004-06-02 2004-06-02 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN1705124A true CN1705124A (zh) 2005-12-07
CN100459125C CN100459125C (zh) 2009-02-04

Family

ID=35446785

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100755163A Expired - Fee Related CN100459125C (zh) 2004-06-02 2005-06-02 半导体器件的制造方法

Country Status (5)

Country Link
US (2) US7256496B2 (zh)
JP (1) JP4398305B2 (zh)
KR (1) KR100695343B1 (zh)
CN (1) CN100459125C (zh)
TW (1) TWI276215B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104272575A (zh) * 2012-05-31 2015-01-07 爱信艾达株式会社 逆变器装置
CN105883712A (zh) * 2015-02-16 2016-08-24 亚太优势微系统股份有限公司 具有支撑结构的微元件的制作方法
CN110797174A (zh) * 2018-08-01 2020-02-14 株式会社村田制作所 线圈部件、线圈部件的制造方法

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4093186B2 (ja) 2004-01-27 2008-06-04 カシオ計算機株式会社 半導体装置の製造方法
JP3945483B2 (ja) 2004-01-27 2007-07-18 カシオ計算機株式会社 半導体装置の製造方法
JP4398305B2 (ja) * 2004-06-02 2010-01-13 カシオ計算機株式会社 半導体装置およびその製造方法
JP2006173232A (ja) * 2004-12-14 2006-06-29 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4458010B2 (ja) * 2005-09-26 2010-04-28 カシオ計算機株式会社 半導体装置
JP5164362B2 (ja) * 2005-11-02 2013-03-21 キヤノン株式会社 半導体内臓基板およびその製造方法
JP4851794B2 (ja) 2006-01-10 2012-01-11 カシオ計算機株式会社 半導体装置
JP4193897B2 (ja) 2006-05-19 2008-12-10 カシオ計算機株式会社 半導体装置およびその製造方法
US8450148B2 (en) * 2006-12-14 2013-05-28 Infineon Technologies, Ag Molding compound adhesion for map-molded flip-chip
US20080203557A1 (en) * 2007-01-30 2008-08-28 Sanyo Electric Co., Ltd. Semiconductor module and method of manufacturing the same
US8009935B2 (en) 2007-07-30 2011-08-30 Casio Computer Co., Ltd. Pixel interpolation circuit, pixel interpolation method, and recording medium
JP2009043857A (ja) * 2007-08-08 2009-02-26 Casio Comput Co Ltd 半導体装置およびその製造方法
TWI384595B (zh) * 2007-08-08 2013-02-01 Teramikros Inc 半導體裝置及其製造方法
JP4752825B2 (ja) * 2007-08-24 2011-08-17 カシオ計算機株式会社 半導体装置の製造方法
JP5053003B2 (ja) * 2007-09-05 2012-10-17 株式会社テラミクロス 半導体装置およびその製造方法
US20090079072A1 (en) * 2007-09-21 2009-03-26 Casio Computer Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US8587124B2 (en) 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
TWI419268B (zh) * 2007-09-21 2013-12-11 Teramikros Inc 半導體裝置及其製造方法
JP2009135420A (ja) * 2007-11-05 2009-06-18 Casio Comput Co Ltd 半導体装置およびその製造方法
KR101194092B1 (ko) * 2008-02-14 2012-10-24 미츠비시 쥬고교 가부시키가이샤 반도체 소자 모듈 및 그 제조 방법
JP4666028B2 (ja) 2008-03-31 2011-04-06 カシオ計算機株式会社 半導体装置
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
JP2010103300A (ja) * 2008-10-23 2010-05-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5700927B2 (ja) * 2008-11-28 2015-04-15 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
FR2946795B1 (fr) * 2009-06-12 2011-07-22 3D Plus Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee
TWI399140B (zh) * 2009-06-12 2013-06-11 Unimicron Technology Corp 內埋式封裝結構的製作方法
KR101170878B1 (ko) 2009-06-29 2012-08-02 삼성전기주식회사 반도체 칩 패키지 및 그의 제조방법
JP5563814B2 (ja) * 2009-12-18 2014-07-30 新光電気工業株式会社 半導体装置及びその製造方法
US20110156240A1 (en) * 2009-12-31 2011-06-30 Stmicroelectronics Asia Pacific Pte. Ltd. Reliable large die fan-out wafer level package and method of manufacture
US8884422B2 (en) * 2009-12-31 2014-11-11 Stmicroelectronics Pte Ltd. Flip-chip fan-out wafer level package for package-on-package applications, and method of manufacture
JP2011222946A (ja) * 2010-03-26 2011-11-04 Sumitomo Bakelite Co Ltd 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法
US9013037B2 (en) 2011-09-14 2015-04-21 Stmicroelectronics Pte Ltd. Semiconductor package with improved pillar bump process and structure
US8916481B2 (en) 2011-11-02 2014-12-23 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US9741586B2 (en) * 2015-06-30 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating package structures
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US10079196B2 (en) 2016-07-18 2018-09-18 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
WO2018031995A1 (en) 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10486963B2 (en) 2016-08-12 2019-11-26 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10486965B2 (en) 2016-08-12 2019-11-26 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10490471B2 (en) 2017-07-06 2019-11-26 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US12062700B2 (en) 2018-04-04 2024-08-13 Qorvo Us, Inc. Gallium-nitride-based module with enhanced electrical performance and process for making the same
US12046505B2 (en) 2018-04-20 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
CN118213279A (zh) 2018-07-02 2024-06-18 Qorvo美国公司 Rf半导体装置及其制造方法
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
CN113632209A (zh) 2019-01-23 2021-11-09 Qorvo美国公司 Rf半导体装置和其制造方法
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046570B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046483B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12057374B2 (en) 2019-01-23 2024-08-06 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12074086B2 (en) 2019-11-01 2024-08-27 Qorvo Us, Inc. RF devices with nanotube particles for enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
KR102438494B1 (ko) * 2020-05-14 2022-09-01 주식회사 네패스라웨 반도체 패키지 및 이의 제조 방법
US12062571B2 (en) 2021-03-05 2024-08-13 Qorvo Us, Inc. Selective etching process for SiGe and doped epitaxial silicon
CN116939950A (zh) * 2022-04-08 2023-10-24 Dsbj私人有限公司 在内部铜焊盘上设有阻焊层的电路板

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2891665B2 (ja) * 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
JPH10256279A (ja) 1997-03-12 1998-09-25 Hitachi Chem Co Ltd 支持基板、支持基板の製造方法、電子部品装置及び支持基板の表面処理方法
JP3410642B2 (ja) * 1997-09-26 2003-05-26 株式会社巴川製紙所 電子部品用耐熱性接着剤組成物
JPH11289103A (ja) * 1998-02-05 1999-10-19 Canon Inc 半導体装置および太陽電池モジュ―ル及びその解体方法
JPH11345905A (ja) 1998-06-02 1999-12-14 Mitsubishi Electric Corp 半導体装置
KR101084525B1 (ko) * 1999-09-02 2011-11-18 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
JP4740406B2 (ja) 2000-02-09 2011-08-03 日本特殊陶業株式会社 配線基板およびその製造方法
JP2001244383A (ja) 2000-02-29 2001-09-07 Sumitomo Bakelite Co Ltd 半導体装置
JP3455948B2 (ja) 2000-05-19 2003-10-14 カシオ計算機株式会社 半導体装置およびその製造方法
JP2002151847A (ja) 2000-08-29 2002-05-24 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP4753470B2 (ja) 2000-12-27 2011-08-24 イビデン株式会社 コンデンサ、多層プリント配線板および多層プリント配線板の製造方法
CN1228673C (zh) * 2001-03-22 2005-11-23 索尼公司 反射显示器,光导向板和制造光导向板的方法
JP2003060352A (ja) 2001-08-08 2003-02-28 Asahi Kasei Corp 多層プリント配線板
JP4392157B2 (ja) * 2001-10-26 2009-12-24 パナソニック電工株式会社 配線板用シート材及びその製造方法、並びに多層板及びその製造方法
JP2003298005A (ja) 2002-02-04 2003-10-17 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2003249691A (ja) 2002-02-22 2003-09-05 Matsushita Electric Works Ltd 発光装置及びその製造方法
EP2249413A3 (en) * 2002-04-01 2011-02-02 Konica Corporation Support and organic electroluminescence element comprising the support
US6770971B2 (en) * 2002-06-14 2004-08-03 Casio Computer Co., Ltd. Semiconductor device and method of fabricating the same
TW546800B (en) * 2002-06-27 2003-08-11 Via Tech Inc Integrated moduled board embedded with IC chip and passive device and its manufacturing method
JP3918681B2 (ja) 2002-08-09 2007-05-23 カシオ計算機株式会社 半導体装置
AU2003253425C1 (en) * 2002-08-09 2006-06-15 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP4126389B2 (ja) * 2002-09-20 2008-07-30 カシオ計算機株式会社 半導体パッケージの製造方法
JP4219660B2 (ja) * 2002-11-18 2009-02-04 信越化学工業株式会社 ウエハダイシング・ダイボンドシート
JP3888302B2 (ja) * 2002-12-24 2007-02-28 カシオ計算機株式会社 半導体装置
CN100468719C (zh) * 2003-06-03 2009-03-11 卡西欧计算机株式会社 可叠置的半导体器件及其制造方法
JP4269806B2 (ja) * 2003-06-30 2009-05-27 カシオ計算機株式会社 半導体装置およびその製造方法
JP3739375B2 (ja) * 2003-11-28 2006-01-25 沖電気工業株式会社 半導体装置及びその製造方法
JP3945483B2 (ja) * 2004-01-27 2007-07-18 カシオ計算機株式会社 半導体装置の製造方法
JP4055717B2 (ja) * 2004-01-27 2008-03-05 カシオ計算機株式会社 半導体装置およびその製造方法
JP4093186B2 (ja) * 2004-01-27 2008-06-04 カシオ計算機株式会社 半導体装置の製造方法
JP4446772B2 (ja) * 2004-03-24 2010-04-07 三洋電機株式会社 回路装置およびその製造方法
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
US20050231922A1 (en) * 2004-04-16 2005-10-20 Jung-Chien Chang Functional printed circuit board module with an embedded chip
JP4398305B2 (ja) * 2004-06-02 2010-01-13 カシオ計算機株式会社 半導体装置およびその製造方法
US20050275081A1 (en) * 2004-06-12 2005-12-15 Roger Chang Embedded chip semiconductor having dual electronic connection faces
TWI245384B (en) * 2004-12-10 2005-12-11 Phoenix Prec Technology Corp Package structure with embedded chip and method for fabricating the same
US7701071B2 (en) * 2005-03-24 2010-04-20 Texas Instruments Incorporated Method for fabricating flip-attached and underfilled semiconductor devices

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104272575A (zh) * 2012-05-31 2015-01-07 爱信艾达株式会社 逆变器装置
CN104272575B (zh) * 2012-05-31 2017-03-08 爱信艾达株式会社 逆变器装置
CN105883712A (zh) * 2015-02-16 2016-08-24 亚太优势微系统股份有限公司 具有支撑结构的微元件的制作方法
CN105883712B (zh) * 2015-02-16 2019-03-22 亚太优势微系统股份有限公司 具有支撑结构的微元件的制作方法
CN110797174A (zh) * 2018-08-01 2020-02-14 株式会社村田制作所 线圈部件、线圈部件的制造方法
US11749443B2 (en) 2018-08-01 2023-09-05 Murata Manufacturing Co., Ltd. Coil component and manufacturing method for the same

Also Published As

Publication number Publication date
US20070232061A1 (en) 2007-10-04
KR20060046357A (ko) 2006-05-17
KR100695343B1 (ko) 2007-03-15
US7910405B2 (en) 2011-03-22
US7256496B2 (en) 2007-08-14
US20050269698A1 (en) 2005-12-08
JP4398305B2 (ja) 2010-01-13
TWI276215B (en) 2007-03-11
CN100459125C (zh) 2009-02-04
TW200605318A (en) 2006-02-01
JP2005347461A (ja) 2005-12-15

Similar Documents

Publication Publication Date Title
CN1705124A (zh) 半导体器件及其制造方法
CN1298034C (zh) 半导体封装及其制造方法
CN100343965C (zh) 具有上下导电层的导通部的半导体装置及其制造方法
CN1148795C (zh) 半导体器件的制造方法
CN1633705A (zh) 半导体装置及其制造方法
CN1619787A (zh) 半导体装置
CN1723556A (zh) 可叠置的半导体器件及其制造方法
CN1649162A (zh) 光传感器模块
CN1649139A (zh) 半导体器件及其制造方法
CN1790651A (zh) 芯片集成基板的制造方法
CN101252141A (zh) 具有晶粒接收凹孔之晶圆级影像传感器封装结构及其方法
CN1901163A (zh) 连续电镀制作线路组件的方法及线路组件结构
CN1338779A (zh) 半导体器件
CN1529544A (zh) 倒装芯片连接用电路板及其制造方法
CN1777988A (zh) 条带引线框和其制作方法以及在半导体包装中应用的方法
CN1992151A (zh) 半导体装置的制造方法
CN1519920A (zh) 半导体器件和半导体器件的制造方法
US20080211075A1 (en) Image sensor chip scale package having inter-adhesion with gap and method of the same
CN1835661A (zh) 配线基板的制造方法
CN1976014A (zh) 半导体器件及其制造方法
CN1826688A (zh) 半导体器件的制造方法
CN1835196A (zh) 半导体器件制造方法以及半导体器件
CN1925148A (zh) 多层配线基板及其制造方法
CN1645597A (zh) 半导体器件及其制造方法
CN101076890A (zh) 具有嵌埋于介电材料表面中的金属痕迹的相互连接元件的结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: CASIO COMPUTER CO., LTD.; APPLICANT

Free format text: FORMER OWNER: CASIO COMPUTER CO., LTD.

Effective date: 20070615

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20070615

Address after: Tokyo, Japan, Japan

Applicant after: CASIO Computer Co., Ltd.

Co-applicant after: CMK KK

Address before: Tokyo, Japan, Japan

Applicant before: CASIO Computer Co., Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: ZHAOZHUANGWEI CO., LTD.

Free format text: FORMER OWNER: CASIO COMPUTER CO., LTD.

Effective date: 20120316

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20120316

Address after: Tokyo, Japan, Japan

Co-patentee after: CMK KK

Patentee after: Casio Computer Co Ltd

Address before: Tokyo, Japan, Japan

Co-patentee before: CMK KK

Patentee before: CASIO Computer Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090204

Termination date: 20150602

EXPY Termination of patent right or utility model