CN1259205A - 电路板以及检测器及其制造方法 - Google Patents

电路板以及检测器及其制造方法 Download PDF

Info

Publication number
CN1259205A
CN1259205A CN98805682A CN98805682A CN1259205A CN 1259205 A CN1259205 A CN 1259205A CN 98805682 A CN98805682 A CN 98805682A CN 98805682 A CN98805682 A CN 98805682A CN 1259205 A CN1259205 A CN 1259205A
Authority
CN
China
Prior art keywords
mentioned
substrate
insulating regions
semiconductor substrate
zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN98805682A
Other languages
English (en)
Other versions
CN1187800C (zh
Inventor
本田宣昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Azbil Corp
Original Assignee
Azbil Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Azbil Corp filed Critical Azbil Corp
Publication of CN1259205A publication Critical patent/CN1259205A/zh
Application granted granted Critical
Publication of CN1187800C publication Critical patent/CN1187800C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01F—MEASURING VOLUME, VOLUME FLOW, MASS FLOW OR LIQUID LEVEL; METERING BY VOLUME
    • G01F1/00—Measuring the volume flow or mass flow of fluid or fluent solid material wherein the fluid passes through a meter in a continuous flow
    • G01F1/68—Measuring the volume flow or mass flow of fluid or fluent solid material wherein the fluid passes through a meter in a continuous flow by using thermal effects
    • G01F1/684—Structural arrangements; Mounting of elements, e.g. in relation to fluid flow
    • G01F1/6845—Micromachined devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Fluid Mechanics (AREA)
  • Measuring Volume Flow (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Pressure Sensors (AREA)
  • Measurement Of Radiation (AREA)

Abstract

在由半导体基板构成的电路基板内部,形成从基板表面至背面连续并且在面内方向封闭的筒型形的电气绝缘区域。该电气绝缘区域,由以耐热形的绝缘材料构成的绝缘区域形成。上述绝缘区域,通过在上述电路基板上形成贯通孔或者沟,在其壁面上通过形成氧化膜或者氮化膜或者填充绝缘形成。在形成沟的情况下,在上述绝缘区域成膜之后,通过研磨等使基板变薄从而使沟显现在基板的正反面。被上述绝缘区域包围的区域,通过杂质的扩散增加电导率而具有作为电极的功能。

Description

电路板以及检测器及其制造方法
本发明涉及电路板以及使用该电路板的检测器及其制造方法，特别涉及使电极也从基板的背面露出的电路基板。
当使用键合引线将被设置在半导体基板上的电极连接到外部的情况下，例如当适用于在基板表面设置检测部分的检测流体的流量和流速的检测器(例如，特公平6-25684号公报)的情况下，导线成为扰乱流体流动的原因，对测量产生不利影响。另外，由于导线的妨碍，不能叠层多个半导体基板作为1个半导体装置。进而，因为在基板表面上电极抽出部分露出，所以有可能在电极部分上发生腐蚀。
以往，作为不用键合引线将被设置在半导体基板上的电极连接到外部的技术，已知有如以下记述的多种技术。
①背面电极抽出技术(特开平7-14874号公报)；
②使用各向异性蚀刻技术的背面电极抽出技术；
③使用深浸蚀技术的电极抽出技术。
采用上述①的背面电极抽出技术(特开平7-14874号公报)的电极抽出部分的构造是，在半导体基板上设置在正反面上开口的孔，在该开口内设置和内部电路的一部分电气连接的导电层(焊盘)，使导电层在基板表面上露出。孔的形成，是通过在半导体基板的正反面上形成氧化膜，在该两面的氧化膜上开窗，将该氧化膜作为掩模进行硅蚀刻完成的。
在这样的电极抽出部分的构造中，因为焊盘在基板的两面露出，所以具有在通过引线键合法安装半导体芯片时，可以将焊盘的表面作为电极抽出部分，另外在通过凸点法安装时，可以将背面作为电极抽出部分的优点。
但是，①的背面电极抽出技术，是在开孔加工后埋入金属形成导体层，如果该导体层的形成在其他的集成电路制作工序前进行，由于导体层的金属成为污染的原因，所以不能通过高温工序。
另外，在基板不是绝缘体的情况下，为了在集成电路等的工序之后对基板进行开孔加工，需要用绝缘体分离贯通基板的导体部分和基板自身。例如基板是硅的情况下，作为其绝缘体最适宜的是热氧化膜。但是，由于在该热氧化膜的成长工序中需要高温，因此，在一连串的集成电路形成等的工序的最后进行开孔加工是困难的。
另外，一般基板上的配线在氧化膜、氮化膜等的绝缘膜上，贯通基板的导体层为了和该配线接触，需要通过有选择深度的孔蚀刻这些绝缘膜。这时，尤其在作为使基板和导体部分绝缘的绝缘膜和形成有配线的绝缘膜是同样的氧化膜的情况下，有选择地蚀刻这些绝缘膜是非常困难的。
采用上述②的各向异性蚀刻的背面电极抽出部分的结构，如图42A～图42D所示，因为通过各向异性蚀刻技术蚀刻半导体基板1，所以背面电极抽出部分10的面积比基板正面一侧的接触面积大数倍以上。其结果，尤其在制造小元件，或者电极多的元件的情况下，因为背面电极抽出部分的面积增大，所以元件面积增大，不实用。
加之，在该电极抽出部分的构造中，有在表面上残留有薄膜11的状态下，从背面一侧形成金属化层12。这时当在金属化以及铅焊(作为一例也可以考虑其他的方法。例如，电镀等)之后进行表面一侧工序的情况下，产生在热加工等中的污染问题。另外，如果在工序结束的一方进行金属化，则在此前的工序中不破坏薄膜11是非常困难的。因此，不能适用于通常的工序，事实上不适用。进而，13是焊锡，14是表面一侧电极配线，15是保护膜。
采用上述③深浸蚀技术的电极抽出部分的构造，如图43A～图43D所示因为能在半导体基板1上形成孔径大致一定的孔16，所以消除了在图42D所示的各向异性时刻中的元件尺寸的问题。但是，在热加工中的污染和薄膜11的破坏问题依然存在。加之该方法的问题是，在绝缘层3上开接触窗17时如何不蚀刻孔壁面而开接触窗17。通常，孔壁面最适宜热氧化膜18，而表面一侧的绝缘层3也多是氧化膜。这种情况下，在光刻工序中可以用抗蚀剂覆盖侧面，但这样一来纵横尺寸比大，在略垂直的孔侧面上适用光刻技术非常困难。
本发明就是为了解决上述以往的问题而提出的，其目的在于提供一种一举解决污染、薄膜的破坏等的问题的同时，在基板的厚度方向形成电极，从基板的背面一侧连接电极的电路基板以及检测器。
为了实现上述目的，本发明提供具有以下特征的电路基板：在半导体基板中具备从该半导体基板的表面至背面连续并且在与上述半导体基板平行的面内封闭的由耐热性的绝缘材料组成的电绝缘区域，该电气绝缘区域，将上述半导体基板电气绝缘分离为被包围在上述电绝缘区域的第1区域和上述电绝缘区域外侧的第2区域绝缘，上述第1区域，具有高的杂质浓度从而具有导电性。
本发明还提供具有以下特征的电路基板：在厚度方向上具有不同的杂质浓度分布的同一导电型半导体基板上，具备从该半导体基板的表面至背面连续并且在与上述半导体基板面平行的面内封闭的由耐热性的绝缘材料组成的电气绝缘区域，该电气绝缘区域，将上述半导体基板电气绝缘分离为被包围在上述绝缘区域中的第1区域和上述电绝缘区域外侧的第2区域，上述第1区域，具有高的杂质浓度从而具有导电性。
本发明还提供以具有以下工序为特征的电路基板的制造方法：在半导体基板上，形成由耐热性的绝缘材料构成的，从该半导体基板的表面到背面连续并且在与上述半导体基板面平行的面内封闭的电气绝缘区域，将上述半导体基板电气绝缘分离为被该电气绝缘区域包围的的第1区域和该电气绝缘区域外的第2区域的工序，和通过在上述半导体基板中向被包围在上述电气绝缘区域中的第1区域内扩散杂质使其具有导电性的工序。
如果采用本发明，因为通过耐热性的绝缘材料电气绝缘分离具有导电性的基板的内部，所以可以将被电气绝缘区域包围的导电性区域作为电极使用，可以从背面一侧抽出电极。因而，不需要引线键合。
另外，因为通过杂质扩散形成电极，所以不需要将电极材料埋入基板，另外，因为在薄膜等的制造前形成上述电极，所以可以消除在集成电路制造工序中的污染问题、薄膜破坏等的问题。
另外，如果采用本发明，由于在厚度方向上具有不同的杂质浓度分布的半导体基板上设置电气绝缘区域，因而可以使形成背面抽出电极时的杂质扩散更少，同时可以在基板的杂质浓度低的一侧制造集成电路。
图1是使用涉及本发明的实施例1的电路基板的检测器的透视图。
图2是上述检测器的平面图。
图3是图2的III-III线断面图。
图4是图2的IV-IV线放大断面图。
图5A～图10B是说明涉及本发明的实施例1的电路基板和电极的制造方法的图(A是平面图，B是断面图)
图11A～图15B是说明涉及本发明的实施例2的电路基板和电极的制造方法的图(A是平面图，B是断面图)。
图16A～图17B是说明涉及本发明的实施例3的电路基板和电极的制造方法的图(A是平面图，B是断面图)。
图18是涉及本发明的实施例4的检测器的断面图。
图19～图20是涉及本发明的实施例5的检测器的断面图。
图21A～图27B是说明涉及本发明的实施例5的电路基板和电极的制造方法的图(A是平面图，B是断面图)。
图28A～图28B是说明涉及本发明的实施例6的电路基板和电极的制造方法的图(A是平面图，B是断面图)。
图29A～图29B是说明涉及本发明的实施例7的电路基板和电极的制造方法的图(A是平面图，B是断面图)。
图30是展示本发明的实施例8的检测器的断面图。
图31A～图32B是展示本发明的实施例9的平面图(A)和断面图(B)。
图33～图36是说明涉及本发明的实施例10的电路基板和电极制造方法的图。
图37～图41是说明涉及本发明的实施例11的电路基板和电极的制造方法的图。
图42A～图42D是说明以往的电极制造方法的图。
图43A～图43D是说明以往的另一电极制造方法的图。
以下，参照图面详细说明本发明的实施例。
[实施例1]
实施例1，是将本发明适用于流量检测器(流量传感器)的例子。
图1是涉及实施例1的检测器(传感器)的透视图，图2是同一传感器的平面图，图3是图2的III-III线断面图，图4是图2的IV-IV线放大断面图。
在此流量传感器20，是通过流体温度产生的电阻率的变化检测流体的流量的传感器，在电路基板22上形成如图2所示的检测部分。
该电路基板22，由硅酮树脂21以及焊锡36固定设置在安装基板6上。
该安装基板6，由陶瓷等的绝缘材料形成。在设置电路基板22的上面，用已知的网板印刷成型术形成多个安装基板一侧电极23。
这样的电路基板22，由n型硅基板材料或者杂质浓度在4×1019cm-3以下的电导率低的p型硅基板材料形成。
电路基板22的正反面，由氧化膜和氮化膜等的绝缘层24覆盖，在表面一侧的中央部分通过从基板表面一侧进行的蚀刻形成薄膜(隔膜)25。在该隔膜25的中央由已知的薄膜形成技术形成检测被测流体26的流量的检测部分27。
上述检测部分27，具备在被测流体26的流动方向上以规定的间隔相对设置的根据温度电阻率变化的2个测温电阻28A、28B，和被设置在这2个测温电阻28A、28B之间的加热器29。另外，在隔膜25外侧在被测流体26的上游一测，形成有测定被测定流体26的温度的流体温度检测用电阻30。上述测温电阻28A、28B、加热器29以及流体温度检测用电阻30的两端，位于隔膜25周围的位置上，通过接触用金属薄膜32分别电气连接在被形成在电路基板22内的电极31上。另外，测温电阻28A、28B构成桥电路。
上述电极31，在电路基板22的厚度方向上从基板表面至背面被连续形成，通过用电气绝缘区域33包围其周围，和绝缘区域33外侧的基板材料电气绝缘分离。这样的电极31，通过对被绝缘区域33包围的区域扩散杂质使其的杂质浓度比包围绝缘区域33的外侧的区域高而具有导电性很容易形成。作为用于扩散的扩散源，可以使用A1等。上述绝缘区域33，可以由耐热性的绝缘材料，例如基板材料可以反应的反应生成物，具体地说由基板材料的氧化物(SiO2)或者氮化物(Si3N4)、SiNx、Al2O3或者Si-B-O系列玻璃等形成圆筒形，通过使两端在基板正反面露出，完全包围上述电极31，与外侧的基板材料电气绝缘。
这样的电气绝缘区域33，如后述那样可以通过在电路基板上形成贯通孔或者沟，在其壁面上形成基板材料可以反应的反应生成物(氧化膜、氮化膜)或者通过填充SiNx、Al2O3或者Si-B-O系列玻璃等微粉末烧结得到。
在形成沟的情况下，当在沟壁面上形成绝缘区域33之后，为了使沟在基板的正反面显现，用研磨等使基板变薄，使绝缘区域33的两端在基板的正反面露出。
在被绝缘分离的区域中，被电气绝缘区域包围的区域，通过杂质的扩散增加电导率度而具有电极功能。因而，不需要在基板上埋入金属材料作为电极。通过杂质扩散形成的电极，在半导体基板的正反面上露出，可以从背面侧进行电气连接。
在上述电极31的两面，即在电路基板22的正反面上露出的面上，分别连接上述接触用金属薄膜32和背面一侧电极焊盘35，由焊锡36电气且机械性地连接在被形成在上述安装基板6上的上述安装基板一侧电极23上。而后，电路基板22的表面一侧，为了提高耐环境性防止电极部分的电解腐蚀等用保护膜37整个包裹起来。
在这样构成的流量传感器20中，如果通过向检测部分27通电在加热加热器29的状态下使被测流体26流动，则位于上游侧的测温电阻28A，被测流体冷却。另一方面，位于下游侧的测温电阻28B，由于被加热器29加热的被测流体26流过而升温。因此，在两测温电阻28A、28B之间，显现出温度差，该温度差被作为电阻值的变化捕捉，通过检测该电阻值的变化就可以求被测流体26的流速和流量。流体温度检测用电阻30，当因周围温度的原因电路基板22的温度变化时，用于补偿其变化。
以下，详细说明上述的电路基板22以及电极31的制造方法。
图5A～图10B是展示电路基板和电极的第1制造方法的平面图以及断面图。
首先，准备比上述电路基板22的厚度厚的半导体基板，将其作为初始基板40。如图5A、图5B所示蚀刻该初始基板40的表面的电极形成预定位置形成圆筒形的沟41。初始基板40的厚度，希望是在形成了沟41时保持充分的机械强度的厚度。沟41的深度，被设定成比最终的电路基板的板厚度深一点。另外，沟41不一定垂直。作为基板材料如果以硅基板为例，则通过使用低温Si干腐蚀装置等，如图5B所示就可以形成大致垂直的沟41。另外，因为此时的沟41的断面的纵横尺寸比可以达到20∶1左右，所以在想制造500μm深的沟的情况下，至少需要25μm左右宽度的沟。
接着，在初始基板40的表面以及沟41的沟壁上形成由SiO2构成的绝缘层42(图6A、图6B)。该绝缘层42的成膜，在基板是Si的情况下，可以使用如TEOS-CVD(化学汽相淀积)装置等那样的蔓延，也可以使用成膜速率快的方式。另外，该膜的形成，不是完全必须的，即使内部留有空间如果最终完成的基板的电极取出部分的电气绝缘性以及机械强度充分也没有任何问题。另外，当基板是Si的情况下，如果在用TEOS-CVD装置等将绝缘层42埋入沟41之前经过热氧化工序，则可以形成膜质更好的绝缘膜，此后通过埋入绝缘层，就可以得到膜质更好的电气绝缘区域。
在此，作为绝缘材料当使用Si-B-O系列玻璃形成绝缘膜的情况下，如图6中双点划线所示，通过在初始基板40上用FHD(火焰水解淀积)法(参照第3次International Symposium on PowerSemiconductor Devices「APPLICATION OFDIELECTRICISOLATION TECHNOLOGY BASED ON SOOTBONDING」R.Swada，H.Nakada NTT Applied ElectronicsLaboratories)堆积并烧结Si-B-O系列玻璃微粉末42’得到。在烧结时，将微粉末42’(在火焰上加水分解产生的碳灰(碳黑))喷雾到初始基板40的表面成膜，然后烧结即可。进而，在微粉末42’成膜时，如果不厚则在下面的退火工序中烧结时堆积减少，有不能充分地埋入的可能。因而，在使玻璃微粉末42’成膜后的状态下如双点划线所示那样使膜厚度厚，退火后制成在图6B中实线所示的厚度。进而，在此所使用的Si-B-O系列玻璃的组成，例如是34～42wt％Si，10～5wt％B，56～53wt％O，其软化点是1400℃，线膨胀系数是1.6～2.3×10-6〔K-1〕。
进而，如果在基板材料和绝缘材料中分别使用热膨胀系数的差少的硅基板和Si-B-O系列等玻璃，则在制造工序中的热应力少，可以防止基板的破坏。因而，与使用氧化膜和氮化膜的情况相比可以在更宽的温度范围中进行加工，可以拓宽适用范围。
接着，如图7A、图7B所示研磨初始基板40的正反面制成最终厚度的电路基板22。由此，在基板表面一侧除去在上述工序中形成的绝缘层42，在背面一侧沟41的下端露出。其结果，电路基板22在面内方向上被完全电气分离为2个区域，即由沟41内的绝缘层42包围的第1区域22A，和绝缘层42外侧的第2区域22B。这样的电路基板22，因为用基板材料以及是基板材料的氧化膜的绝缘层42构成，所以不含有容易成为污染原因的金属等。
接着，提高被绝缘层42包围的第1区域22A的电导率制成电极。该电极加工工序，通过杂质的扩散进行。在扩散时，首先如图8A、图8B所示在电路基板22的正反面上形成由氧化膜构成的绝缘层膜45屏蔽基板，接着，除去包覆该绝缘层45的上述第1区域22A的部分形成扩散窗46。接着，在电路基板22的正反面上形成作为扩散源的扩散膜47。该扩散膜47，例如由A1构成，通过热处理被扩散到上述第1区域22A内。其结果，第1区域22A比第2区域22B的杂质浓度还高，换言之电导率提高，具有作为电极的功能。
图9A、图9B展示通过杂质的扩散形成电极31的状态。进而，展示作为用于扩散的扩散源是固体的情况，但并不限于此，也可以由气相、液相进行。
最后，在通过研磨等除去在电路基板22正反面上残留的不需要的扩散膜47后，电极31的制造结束(图10A、图10B)。
为了形成传感器，在基板的正反面上形成绝缘层24(参照图4)，然后在其上形成构成检测部分27的上述测温电阻28A、28B、加热器29、流体温度检测用电阻30、以及接触用金属薄膜32、背面一侧电极焊盘35等，并用保护膜37包裹。而后，通过从基板表面一侧进行蚀刻，形成隔膜25最终结束流量传感器20的制造。
在本实施例这样的流量传感器中，在上述那样的电路基板上设置检测部分，当作为流量检测器使用时，因为可以从背面一侧连接电极，所以可以形成平坦的表面一侧，不会产生流体流动的紊乱，可以进行稳定的高精度的测定。
[实施例2]
以下说明本发明的另一实施例电路基板。
图11A和图11B，是分别展示半导体基板和电极的另一实施例的平面图和断面图。
在该实施例中，用被形成小筒形的多个绝缘层42将电路基板22在面内方向上电气绝缘分离为3个区域，即被上述多个绝缘层42整个包围的第1绝缘区域22A，和在整个上述多个绝缘层42的外侧的第2区域22B，和被各绝缘层42包围的多个第3区域22C，只将上述第1区域22A通过杂质的扩散作为电极31。绝缘层42由电路基板22的氧化膜构成，在被各绝缘层42包围的第3区域22C中埋入绝缘体。该绝缘层42和被各绝缘层42包围的绝缘体(第3区域22C)形成本实施例的电路基板的电气绝缘区域。进而，第2区域22B，不被进行杂质扩散，由基板材料构成。
图12A～图19B，是说明图11A以及图11B所示的电路基板的制造方法的图。
首先，准备具有最终厚度的电路基板22。接着，在同心圆上，并且在相互微小间隔状态下形成贯通于该电路基板22的正反面的多个小孔50(图12A、图12B)。作为孔50的形成方法，和在上述实施例中的沟41的形成相同可以用低温Si干腐蚀装置等形成。
相互邻接的孔50之间的基板材料部分51，形成用于支撑成为电极的第1区域22A的支撑部分。相邻的孔50的间隔，需要设定得比在后面使电路基板22氧化生长氧化膜时，可以将基板材料电气绝缘分离为图11A、图11B所示的3个区域，即上述第1区域22A、第2区域22B以及第3区域22C的间隔窄，具体地说被设定为10μm以下。进而，该孔50的形状并不限于圆，只要是用10μm以下的窄部分机械性地连接的形状如何形状都可以。
接着，加热电路基板22使其氧化在正反面以及孔50的内壁上形成由热氧化膜构成的绝缘层42(图13A、图13B)。该绝缘层42，在相邻的孔50之间的基板材料部分51中连续。而后，在各孔50中填充绝缘体52(图13A、图13B)掩埋孔50。由此电路基板22被分离为相互电气绝缘的3个区域，即第1区域22A、第2区域22B以及第3区域22C。接着，通过研磨等除去包覆电路基板22的正反面的绝缘层42。这种情况下，是由热氧化膜形成绝缘层，但并不限于此，也可以将由氮化反应等形成的氮化膜作为绝缘膜。
接着，如图14A、图14B所示那样用遮蔽材料53包覆电路基板22的正反面，通过除去与该第1区域22A对应的部分形成扩散窗46。进而，在电路基板22的正反面全体上形成作为扩散源的扩散膜47，通过热处理使其扩散到上述第1区域22A内使第1区域22A的杂质浓度比第2区域22B的浓度高。
此后，除去电路基板22的正反面的不需要的扩散膜47，如图15B所示使被杂质扩散的第1区域22A在电路基板22的正反面露出。其结果，第1区域22A具有作为电极的功能，可以从基板背面一侧抽出。
[实施例3]
以下，将展示涉及本发明的实施例3的电路基板的平面图以及断面图展示在图16A以及图16B中。
在该实施例中，由被形成同心圆形的直径不同的2个筒形部分61A、61B，和连结这两个筒部分61A、61B的连结部分61C组成的绝缘层62，将电路基板22在面内方向上分离为3个区域，即被内侧的筒形状部分61A包围的第1区域22A，和在筒形状部分61B外侧的第2区域22B，和被两个筒形状部分61A、61B包围的第3区域22C，只对第1区域22A进行杂质扩散提高电导率使其具有电极功能，在被第1、第2筒形状部分61A、61包围的第3区域22C中填充绝缘体52。
绝缘层62的形成，如图17A、图17B所示，通过在电路基板22上形成贯通正反面的一部分周边被切开的C字形的环形孔63，在该环形孔63的孔壁面上形成上述绝缘层62完成。环形孔63的开口部分63a(连结部分61C)的宽度，和图12A、图12B所示的相邻的孔50之间的基板材料部分51相同，被设定成在成膜绝缘层62时可以将基板材料完全电气分离为第1区域22A、第2区域22B以及第3区域22C的间隔窄。由此绝缘层62和该绝缘体52(第3区域22C)形成本实施例的电路基板的电气绝缘区域。
进而，在第3区域22C中填充绝缘体的工序、将第1区域22A设置成电极的工序等，和上述实施例完全相同。
[实施例4]
图18是展示本发明的实施例4的传感器的断面图。
在本实施例中，在作为电路基板60代替导电性低的半导体基板使用导电性高的基板材料这一点上和上述的实施例不同。作为基板材料，可以使用导电性高的基板。在电路基板60的内部，通过形成从基板表面至背面连续且在面内方向封闭的电气绝缘区域33，将上述电路基板60分离为在面内方向电气绝缘的多个导电区域，将被上述绝缘区域33包围的导电区域作为电极31，在其正反面上分别连接接触用金属薄膜32和背面一侧电极焊盘35。绝缘区域33，由耐热性绝缘材料，例如Al2O3，SiO2，SiNx等形成。这样的绝缘材料33，和上述的实施例一样在电路基板60上形成沟，在该沟中填充绝缘材料就可以设置成绝缘区域33。在形成绝缘区域33之后，为了使沟显现在电路基板60的正反面，通过研磨使电路基板60变薄，使绝缘区域33的两端露出到基板的正反面。而后，在被绝缘区域33包围的区域，即电极31的正反面上分别设置上述接触用金属薄膜32和背面侧电极焊盘35，用绝缘层24包覆在绝缘区域33外侧的基板正反面，进而用保护膜37包覆整个基板表面一侧。进而，这种情况下不形成薄膜。
即使在这样的构成中，也和上述的实施例一样电极31的形成容易，还可以从电路基板60的背面一侧抽出。
[实施例5]
以下，说明本发明的实施例5。
本实施例中的传感器的外观因为和前面的图1、图2所示的流量传感器一样，所以有关传感器的构成省略说明。
图19，是图2是III-III线断面图，图20是图2的IV-IV线放大断面图。
电极31，由于在电路基板22的厚度方向上从基板表面到背面被连续地形成，并且周围被作为电气绝缘区域的绝缘层42包围，因此和绝缘层42外侧的基板材料电气绝缘分离。这样的电极31，很易通过对被绝缘层42包围的区域进行杂质的扩散，使其的杂质浓度比包围绝缘层42的外侧的区域的浓度还高具有导电性形成。作为用于扩散的扩散源，可以适用A1等。
在本实施例中，绝缘分离电极31的绝缘分离区域的构造和此前叙述过的实施例不同。
即，形成电气绝缘区域的绝缘层42，构成夹着多晶硅层43的层状构造。
在硅基板上形成有绝缘区域的氧化膜的情况下，可以使用成膜速度快的TEOS-CVD(化学汽相淀积)等的成膜方式。例如如果假设成膜速度约为0.3μm/min开口部分的宽度约为30μm，则通过计算可以在约50分钟的成膜中进行埋入。但是，在该组合的情况下，相对于硅的热膨胀系数约为3ppm/℃，氧化膜的热膨胀系数比其还小一位，是十分之几ppm/℃。这样大的热膨胀系数的不协调，在使晶片经过高温工序时在电极部分上产生应力，最坏的情况是有可能破坏基板。
另一方面，当在硅基板上组合氮化膜的情况下，热膨胀系数是比较接近硅的值。但是，在氮化硅膜中因为一般没有可靠的成膜速度快的成膜方法，所以为了埋入在本发明中所需要的20～30μm左右的开口部分的沟存在需要相当长的时间的缺点。
在本实施例中，因为设置成形成电气绝缘区域的绝缘层42夹着多晶硅层43的层状构造，所以基板材料和绝缘区域的热膨胀系数的差非常小，可以同时实现电气绝缘性和热膨胀系数的整合性。这样通过减小硅电路基板22和绝缘区域的热膨胀系数的差，在制造工序中产生的热应力减少，可以防止经过高温工序时由热应力引起的基板的翘曲、基板的破坏等。进而与使用氧化膜和氮化膜的情况相比可以在更宽的温度范围中加工，可以扩大应用范围。
在本实施例中上述绝缘层42，由耐热性绝缘材料，例如基板材料反应的反应生成物，具体地说由基板材料的氧化物(SiO2)或者氮化物(Si3N4)、SiNx，Al2O3或者Si-B-O系列玻璃等形成圆筒形，使两端在基板正反面露出，由此完全包围上述电极31，与外侧的基板材料电气绝缘。
这样的绝缘层42，如后述那样，通过在电路基板22上形成贯通孔或者沟，在其壁面上形成氧化膜或者氮化膜，接着在其壁面上形成多晶硅层43，很容易得到。
在形成沟的情况下，当形成在形成于沟壁面上的绝缘层42之间夹着的多晶硅层43的层状构造的电气绝缘区域之后，通过研磨等使基板变薄使得沟在基板正反面显现出来，就可以使绝缘层42的两端在基板的正反面露出。
在上述电极31的两面上，即电路基板22的正反面上露出的面上，分别连接有上述接触用金属薄膜32和背面一侧电极焊盘35。背面侧电极焊盘35，通过焊锡36电气并且机械地连接在被形成在上述安装基板6上的上述安装基板一侧电极23。而后，电路基板22的表面一侧，为了提高耐环境性防止电极部分的电解腐蚀等由保护膜37整个包覆起来。
在此，本发明者确认：即使将绝缘层42的总厚度和多晶硅层43的厚度值的比率设定在0.2以下，如以下的表1所示也可以消除由热应力引起的问题。
【表1】
绝缘层合计厚度/多晶硅层厚度 5英寸硅基板的翘曲
0.2以下 全部100μm以下
0.2以上 产生100μm以上翘曲
以下，详细说明上述的电路基板22以及电极31的制造方法。
图21A～图27B是展示电路基板和电极的第1制造方法的平面图以及断面图。
首先，准备比上述电路基板22的厚度厚的半导体基板，将其作为初始基板。如图21A、图21B所示蚀刻该初始基板40的表面的电极形成预定位置形成圆筒形的沟41。初始基板40的厚度，希望设置成在形成了沟41时仍保持成分的机械强度的厚度。沟41的深度，被设定成比最终的电路基板22的板厚度还深一点。另外，沟41不一定要垂直。作为基板材料因为使用单晶硅基板，所以通过使用低温Si干腐蚀装置，就可以如图21B所示形成大致垂直的沟41。另外，因为此时的沟41的断面的纵横尺寸比达到20∶1左右，所以在想制造500μm深度的沟的情况下，至少需要宽度25μm左右的沟。
接着，在初始基板40的表面以及沟41的沟壁上形成由SiO2构成的绝缘层42(图22A、图22B)。该绝缘层42的成膜，可以如TEOS-CVD(化学汽相淀积)装置等那样蔓延，也可以使用成膜速度快的方式，但在基板是Si的情况下，代替在沟41上形成绝缘层膜，通过热氧化工序，可以形成膜质更好的绝缘膜。作为绝缘膜，除了氧化膜之外，当然还可以使用通过低压CVD形成的氧化膜。
接着，在被绝缘层42包覆的沟41上由低压CVD装置成膜多晶硅层43(图23A、图23B)。在多晶硅层43的成膜时，在包含Si的反应气体中设置形成有绝缘层42的初始基板40并保持减压状态。利用化学反应就可以在基板背面结晶成长Si。这时形成的结晶是多晶。
接着，如图24A、图24B所示通过研磨初始基板40的正反面形成最终厚度的电路基板22。由此，在基板表面一侧除去在上述的工序中形成的绝缘膜层42，在背面一侧沟41的下端呈现出来。其结果，电路基板22在面内方向上被完全电气绝缘分离为2个区域，即由沟41内的绝缘层42包围的第1区域22A，和绝缘层42外侧的第2区域22B。这样的电路基板22，因为用基板材料以及是基板材料的氧化膜的绝缘层42构成，所以不包含容易成为污染的原因的金属等。
接着，通过提高被绝缘层42包围着的第1区域22A的电导率制成电极。该电极形成工序，通过杂质的扩散进行。在扩散时，首先如图25A、图25B所示在电路基板22的正反面上形成由氧化膜构成的绝缘层45将基板屏蔽起来，接着，除去该绝缘层45包裹的上述第1区域22A的部分形成扩散窗46。接着，在电路基板22的正反面上形成作为扩散源的扩散膜47。该扩散膜47，例如由A1构成，通过热处理被扩散到上述第1区域22A内。其结果，第1区域22A比第2区域22B杂质浓度高，换言之电导率高，具有作为电极的功能。
图26A、图26B展示通过杂质扩散形成电极31的状态。进而，展示作为用于扩散的扩散源是固体的情况，但并不限于此当然也可以通过气相、液相进行。
接着，当通过研磨等除去残留在电路基板22的正反面上的不需要的扩散膜47时，电极31的制造结束(图27A、图27B)。此后，在基板的正反面上形成绝缘层24(参照图20)，这之后在其上形成构成检测部分27的上述的侧温电阻28A、28B、加热器29、流体温度检测用电阻30，以及接触用金属薄膜32、背面电极焊盘35等，并用保护膜37包覆。而后，从基板表面一侧开始进行蚀刻，通过形成隔膜25结束流量检测器20的制造。
[实施例6]
图28A是本发明的实施例6的电路基板的平面图，图28是其断面图。
在该实施例中，由被形成小筒形的多个绝缘层42将电路基板22在面内方向上电气绝缘分离为2个区域，即被绝缘层42包围的第1区域22A，和在绝缘层42区域外侧的第2区域22B，只将第1区域22A通过杂质的扩散作为电极31。绝缘层42，和上述实施例一样被形成夹着多晶硅层43的层状构造。
在电极31的制造时，首先，准备具有最终板厚度的电路基板22。接着，在同心圆上形成贯通该电路基板22的正反面的多个小孔50，并且这些小孔相互有微小间隔。作为孔50的形成方法，和上述实施例中的沟41的形成相同可以用低温Si干腐蚀装置等形成。相互邻接的孔50之间的基板材料部分51。形成用于支撑成为电极的第1区域22A的支撑部分。相邻的孔的间隔，需要设定得比在后面使电路基板22氧化生长氧化膜时，可以将基板材料电气绝缘分离为第1区域22A以及第2区域22B的间隔窄，具体地说被设定在10μm以下。另外，该孔50的形状不限于圆，只要是机械连接10μm以下的窄部分的形状可以是如何形状。
接着，加热电路基板使其氧化在正反面以及孔50的内壁上形成由热氧化膜构成的绝缘层42。该绝缘层42，在相邻的孔之间的基板材料部分51中连续。而后，用低压CVD装置在各孔50的壁面上形成多晶硅层43并包覆绝缘层42。该多晶硅层43，独立地形成在每个孔中。
接着，在电路基板22的正反面的整个面上形成作为扩散源的扩散膜，通过热处理被扩散到上述第1区域22A内使第1区域22A的杂质浓度比第2区域22B高。
而后，除去电路基板22的正反面上不需要的扩散膜，如图28A、图28B所示使被扩散了杂质的第1区域22A露出电路基板22A的正反面。其结果，第1区域22A作为电极使用，并可以从基板背面抽出。
[实施例7]
图29A是展示实施例7的电路基板和其电极的平面图，图29B是断面图。
在本实施例中，由被形成同心圆形的直径不同的2个筒形部分61A、61B，和连接这两个筒形状部分61A、61B的连接部分61C构成的绝缘层62，将电路基板22在面内方向上绝缘分离为2个区域，即被内侧的筒形状部分61A包围的第1区域22A，和外侧的筒形状部分26B外侧的第2区域22B制成电极31，将绝缘层62制造成夹着多晶硅层43的层状结构。
绝缘层62以及电极31的形成和上述实施例相同。在制造时，在电路基板22的正反面贯通形成一部分周边被切开的C字形的绝缘层62，在该环形孔的孔壁面上形成绝缘层62，可以在沟内部形成多晶硅层43。环形的切开部分的宽度，和图28A、图28所示的相邻的孔50之间的基板材料部分51相同，被设定为比在形成绝缘层62时可以将基板材料完全电气绝缘地分为第1区域22A和第2区域22B的间隔窄。
[实施例8]
图30是展示本发明的实施例8的检测器的断面图。
在该实施例中，在作为电路基板60代替导电性低的半导体基板使用预先进行了硼、磷扩散处理的导电性高的基板材料这一点上和上述的实施例不同。作为基板材料，可以使用导电率高的硅基板。在电路基板60内部，通过形成从基板表面至背面连续并且在面内方向上封闭的作为电气绝缘区域的绝缘层42，将上述电路基板60分离为在面内方向上被电气绝缘的多个导电区域，将被上述绝缘层42包围的导电区域作为电极31，在其正反面上分别连接接触用金属薄膜32和背面一侧电极焊盘35。绝缘层42，由耐热性绝缘材料，例如由SiO2、SiNx等制成夹着多晶层43的层状构造。这样的绝缘层42，和上述实施例一样在电路基板60上形成沟，在该沟上包裹绝缘材料制成绝缘层42，此后就可以形成多晶硅层43。在形成这样的绝缘层42之后，为了使沟在电路基板60的正反面露出，通过研磨等使电路基板60变薄，从而使绝缘层42的两端在基板的正反面露出。而后，在由绝缘层42包围的区域上，即电极31的正反面上分别设置上述连接用金属薄膜32和背面一侧电极焊盘35，用绝缘层24包覆绝缘层42外侧的基板正反面，进而用保护膜37整个包覆基板表面一侧。进而，这种情况下不形成隔膜。
即使在这种构成中，也和上述实施例一样电极31的形成容易，还可以从电路基板60的背面一侧抽出。
另外，在本实施例中因为在形成隔膜之前形成电极31，所以可以避免薄膜破坏等的问题。
进而，在上述的实施例中，展示了适用于检测流体的流量的检测器的例子，但本发明并没有什么特别限定，可以适用于各种检测器。
[实施例9]
此前说明的几个实施例，将基板绝缘分离为形成背面电极的第1区域和其他的第2区域的电气绝缘区域，是通过在基板上埋入玻璃等的绝缘物形成的。这里说明的本发明的第9实施例，在形成电气绝缘区域的玻璃等的绝缘物和基板的第1、第2区域之间具备杂质扩散抑制膜。该杂质扩散抑制膜，包括包含热氧化膜的氧化膜，或者氮化膜。
参照图31A～图32B说明本发明的实施例9的电路基板的制造方法，即在硅单晶构成的初始基板上形成沟，在该沟上通过埋入玻璃形成电气绝缘层的方法。
首先，准备由比电路基板的厚度厚的硅单晶构成的半导体基板40，将其作为初始基板40。如图31A以及图31B所示，蚀刻该初始基板40的表面的绝缘区域形成预定位置形成圆筒形的沟41。通过使用低温Si干腐蚀装置等，如图31B所示就可以形成大致垂直的沟41。这时的初始基板40的厚度，希望设置成在形成沟41时仍能保持充分的机械强度。另外，沟41的深度，被设定成比最终的电路基板22的厚度深一点。
接着，在初始基板40的表面以及沟41的沟壁上形成由SiO2构成的杂质扩散抑制膜71(图31B)。该杂质扩散抑制膜71的形成，可以是用如TEOS-CVD(化学汽相淀积)装置等那样的蔓延，也可以适用成膜速度快的方式。另外，因为在基板上使用硅单晶，所以通过热氧化工序可以形成膜质更好的绝缘膜。作为该杂质抑制膜71，除了热氧化膜之外也可以使用由低压CVD形成的氧化膜或者氮化膜。
接着，如图32B中双点划线所示，用FHD法在初始基板40上堆积Si-B-O系列玻璃的微粉末42’通过烧结其形成作为电气绝缘区域的绝缘层42。即，在烧结时，将在火上加水分解微粉末42’产生的碳灰(碳黑)喷射在初始基板40的表面上形成膜，而后烧结。Si-B-O系列玻璃的组成，例如是34～42wt％Si，10～5wt％B，56～53wt％O，其软化点是1400℃，线膨胀系数是1.6～2.3×10-6〔K-1〕。
进而，在微粉末42’成膜时，如果不厚则在下面的烧结工序中烧结时堆积减少，有可能不能进行充分的埋入。因而，在玻璃微粉末42’成膜的状态下如双点划线所示使形成的膜厚度厚，设置成退火后图6B中实线所示的厚度。
在这样埋入Si-B-O系列玻璃之后，通过研磨初始基板40的正反面制成使该绝缘层42的两端露出在基板的正反面上的最终厚度的电路基板22。由此，在基板表面一侧除去在上述工序中形成的杂质扩散抑制膜71以及绝缘层42，在背面一侧沟41的下端露出。其结果，电路基板22在面内方向被完全电气绝缘分离为2个区域，即被沟41内的绝缘层42包围的第1区域22A，和在绝缘层42外侧的第2区域22B。
接着，只对被绝缘层42包围的第1区域22A扩散杂质提高电导率制成电极。该电极形成工序，因为和已经叙述过的其他实施例相同故而省略说明。
本实施例中的电路基板22，因为在形成电气绝缘区域的玻璃等的绝缘层42和初始基板40之间设置杂质扩散抑制膜，所以可以抑制从上述绝缘层42向基板扩散杂质。特别是因为在形成绝缘层42之前在沟41的内壁面以及初始基板40表面形成上述杂质扩散抑制膜71，所以即使在形成绝缘层42时对基板进行更高温度的退火工序，也可以抑制被包含在上述玻璃中的杂质向基板的扩散。例如，即使在如上述那样的使用Si-B-O系列玻璃形成绝缘层42的情况下，因为在硅氧化膜中的B(硼)的扩散速度非常慢，所以即使进行数小时的摄氏1200度的退火处理，如果杂质扩散抑制膜是100nm左右的氧化膜厚度，也可以抑制杂质的扩散。
通过这样抑制来自绝缘材料玻璃的杂质扩散，由于向硅基板扩散的杂质各向异性蚀刻的蚀刻速度极慢，可以避免由于基板中的杂质浓度增高不能形成集成电路等的问题。
[实施例10]
以下作为本发明的实施例10，参照图33～图36说明使用在电路基板的板厚度方向上具有不同的杂质浓度的硅基板的电路基板。
本实施例中作为初始基板使用硅外延晶片。
如图33所示，该硅基板外延晶片80，是在外延晶片80b上生长外延层80a的晶片。
在此外延晶片80在其厚度方向上杂质浓度不同，相当于外延层80a的电阻率是1Ωcm，外延基板80b的电阻率为0.002Ωcm，为更低的阻抗。
进而，在本实施例中，外延层80a和外延基板80b的导电型相同。这是因为在假设导电型不同的情况下，外延层80a和外延基板80b的接合面形成PN结，如后述那样在形成背面抽出电极时存在电阻或者不导通的缘故。
在本实施例中为了形成背面电极，也和前面所述的实施例(实施例1)一样，由蚀刻在外延晶片80上从外延层80a开始形成沟41(图33)，在该沟41上用TEOS-CVD装置等埋入绝缘层42后(图34)，通过从外延基板80b一侧研磨上述外延晶片80，绝缘层42的两端在外延晶片80的两面露出，绝缘分离成用上述绝缘层42包围的第1区域801和上述绝缘层42的外部的第2区域802(图35)。用该绝缘区域42包围的第1区域801可以作为背面抽出电极使用。
进而，这时的外延层80a和外延基板80b的厚度分别是5μm和500μm。
其结果，当在外延晶片80表面上第1区域801的面积是0.01mm2(相当于0.1mm方形的面积)的情况下，由上述第1区域801构成的背面抽出电极的电阻值，在外延层80a中是1Ω，在外延基板80b中是5Ω，合计6Ω。
进而，在本实施例中，为了形成起绝缘区域作用的绝缘层42使用了形成沟41的方法，但也可以代替其使用在实施例2中说明那样的形成为小筒形的多个绝缘层的方法，和在实施例3中说明的那样形成被形成同心圆形的直径不同的2个筒形状部分的方法形成绝缘区域。
进而，当然也可以如实施例5～7说明的那样，将形成电气绝缘区域的绝缘层42设置成夹着多晶硅层43的层状构造。
图36是展示在本实施例的电路基板的表面形成绝缘层81以及配线图案82，在背面上形成电极焊盘83的例子的图。配线图案82和电极焊盘83由背面抽出电极(第1区域801)电气连接。
通过使用具有这种电阻率低的外延基板的外延晶片，就可以压低背面抽出电极的电阻值。因而，可以避免在向第1区域801在厚度方向高浓度地扩散杂质时产生的成本上升和基板的污染的问题。
另外，在用电阻率小的基板材料构成基板整体使其具有导电性的基板中，即使能解决背面抽出电极的电阻问题但不能制成集成电路，而在本发明的电路基板中可以在外延晶片上面的比较高电阻的外延层80a上制造集成电路等的电路。
进而，为了降低背面抽出电极的电阻，可以减薄外延层80a的厚度，当然也可以在上述第1区域801上从外延层80a的一侧进行杂质扩散。这种情况下，因为只对薄的外延层80a扩散同一导电型的杂质就可以，所以杂质扩散所需要的时间与在基板的厚度方向上深度扩散的情况相比以很短的时间就可以完成，可以抑制成本的上升。
另一方面，通过向上述第1区域801的外延层80a扩散杂质，也可以选择该外延层80a的导电型。这种情况下因为可以用杂质扩散使外延层80a的导电型和外延基板80b的导电型一致，所以形成外延晶片80的外延层80a和外延基板80b的导电型不一致也可以。即，对于在厚度方向上具有PN结的基板也可以使用本发明。基板的选择范围宽。当从具有这种PN结的基板形成本发明的电路基板的情况下，具有例如可以适用于在形成压力传感器等的隔膜时所使用的电场蚀刻停止技术等的优点。
[实施例11]
以下作为本发明的实施例11，参照图37～图41说明使用SOI(绝缘体基硅)晶片的电路基板。
在本实施例中使用的SOI晶片90，如图37所示，由二个半导体层，即SOI基底晶片90a和SOI有源层90c和被设置在这些半导体层之间的氧化膜90b构成。在此SOI基底晶片90a因具有高的杂质浓度而具备导电性。进而，SOI基底晶片90a和SOI有源层90c的导电型可以相同也可以是相反导电型。
在本实施例中，首先，用硅浸蚀从SOI基底晶片90a一侧进行硅的沟槽蚀刻，形成从SOI基底晶片90a的表面至氧化膜层90b连续并且在与该SOI基板面平行的面内中封闭的沟41(图37)。这时因为硅和氧化膜的蚀刻的选择比高至200∶1的比率，所以用于形成沟41的上述沟槽蚀刻可以在氧化膜90b上停止蚀刻。
而后，在该沟41上由TEOS-CVD装置等埋入绝缘层42形成绝缘区域(图38)。其结果，SOI基底晶片90a，被起绝缘作用的绝缘层42，绝缘分离为包围在绝缘层42中的第1区域90a1和其外侧的第2区域90a2。如后述那样，用该绝缘层42包围的第1区域90a1可以作为抽出电极使用。
接着通过研磨SOI晶片90的SOI基底晶片90a一侧除去被形成在SOI基底晶片90a上的绝缘层42。其结果，被埋入沟41中的绝缘层42在SOI基底晶片90a表面上露出(图39)。
在进行这样的处理之后在SOI晶片90的SOI有源层90c上制造出所需要的集成电路(图40)。
而后，在形成最终的配线图案之前，与用形成绝缘区域的绝缘层42包围的SOI基底晶片的第1区域90a1(背面抽出电极)对应，在SOI有源层90c以及氧化膜90b上形成接触孔。形成该接触孔的工序，在SOI有源层90c的规定的位置上用各向异性蚀刻等方法进行蚀刻，使氧化膜层90b露出。而后，用氟酸等的湿腐蚀或者干腐蚀有选择地除去与该氧化膜层90b的上述背面抽出电极对应的部分。而后，在SOI晶片90的两面上成膜绝缘层91形成接触孔。最后如图41所示通过在SOI晶片90的SOI基底晶片90a一侧的接触孔上形成电极焊盘92的同时，在SOI有源层90c一侧形成配线图案93，就可以得到使用具备抽出电极的SOI晶片90的电路基板。
进而，当进行SOI基底晶片90a的沟槽蚀刻时SOI有源层90c的机械强度不够的情况下，使用具有比最终需要的厚度还厚的SOI有源层90c的SOI晶片，在用玻璃等的绝缘层42埋入沟41之后通过研磨SOI有源层就可以调整其厚度。通过这样研磨SOI有源层90c的表面，还可以确保制造集成电路的面的洁净。
另外，形成是电气绝缘区域的绝缘层42的方法，如前面实施例2或者实施例3说明的那样，也可以使用形成为小筒形的多个绝缘层的方法，和形成被形成同心圆形的直径不同的2个筒形状部分的方法。
进而，如实施例5～7中说明的那样，当然可以将形成电气绝缘区域的绝缘层42制成夹着多晶硅层43的层状构造。
如果采用本实施例的电路基板，因为在高杂质浓度的SOI基底晶片90a和低杂质浓度的SOI有源层90c之间存在氧化膜层90b，所以在热处理基板时可以防止在上述2层之间扩散杂质。
另外，增大SOI有源层90c的电阻率，可以在其上制造集成电路。
另外，因为不需要在成为背面抽出电极的第1区域90a1上扩散杂质，所以不需要杂质扩散工序，可以谋求制造工序的缩短和成本的减低。
权利要求书
按照条约第19条的修改
1、一种电路基板，其特征在于：在半导体基板上具备从该半导体基板表面至背面连续并且在与上述半导体基板面平行的平面内封闭的由耐热性的绝缘材料构成的电气绝缘区域，上述电气绝缘区域，将上述半导体基板电气绝缘分离为被上述电气绝缘区域包围的第1区域和在上述电气绝缘区域的外侧具有和上述第1区域相同的结晶构造的第2区域，上述第1区域，具备可以具有导电性那样的高杂质浓度。
2、一种电路基板，其特征在于：在具有导电性的基板上具有从该基板表面至背面连续并且在与上述基板面平行的平面内封闭的由耐热性的绝缘材料构成的电气绝缘区域，上述电气绝缘区域，将上述基板电气绝缘分离为被上述电气绝缘区域包围的第1区域和在上述电气绝缘区域的外侧具有和上述第1区域相同的结晶构造的第2区域，上述第2区域，其正反面被绝缘膜包覆。
3、权利要求2所述的电路基板，其特征在于：上述基板是硅基板，形成上述电气绝缘区域的绝缘材料是玻璃。
4、权利要求3所述的电路基板，其特征在于：上述玻璃，是Si-B-O系列玻璃。
5、权利要求3所述的电路基板，其特征在于：在上述硅基板和形成上述电气绝缘区域的玻璃之间设置杂质扩散抑制膜。
6、一种电路基板，其特征在于：在厚度方向上具有不同的杂质浓度分布的同一导电型半导体基板上，具备从该半导体基板表面至背面连续并且在与上述半导体基板面平行的平面内封闭的由耐热性的绝缘材料构成的电气绝缘区域，该电气绝缘区域，将上述半导体基板电气绝缘分离为被上述电气绝缘区域包围的第1区域和上述电气绝缘区域的外侧的第2区域，上述第1区域，具备可以具有导电性那样的高杂质浓度。
7、一种电路基板，其特征在于：是在厚度方向上杂质浓度分布不同的同一导电型半导体基板，在该半导体基板的表面附近具有杂质浓度低的低杂质浓度区域，在背面附近是和上述低杂质浓度区域相同的导电型具有更高的杂质浓度的高杂质浓度区域，在该高杂质浓度区域的厚度比上述低杂质浓度区域的厚度还厚的半导体基板上，具备从该半导体基板的表面至背面连续并且在与上述半导体基板面平行的面内封闭的由耐热性的绝缘材料构成的电气绝缘区域，上述半导体基板，被上述电气绝缘区域电气绝缘分离为被包围在该电气绝缘区域中的第1区域和上述电气绝缘区域的外侧的第2区域。
8、权利要求7所述的电路基板，其特征在于：在上述半导体基板的上述第1区域的低杂质浓度区域中扩散上述同一导电型的杂质。
9、权利要求7所述的电路基板，其特征在于：上述半导体基板是硅基板，形成上述电气绝缘区域的绝缘材料，是硅的反应生成物。
10、权利要求7所述的电路基板，其特征在于：上述半导体基板是硅基板，形成上述电气绝缘区域的绝缘材料是玻璃。
11、权利要求10所述的电路基板，其特征在于：形成上述电气绝缘区域的绝缘材料是Si-B-O系列玻璃。
12、权利要求10所述的电路基板，其特征在于：在上述半导体基板和形成上述电气绝缘区域的玻璃之间设置杂质扩散抑制膜。
13、权利要求7所述的电路基板，其特征在于：上述半导体基板是单晶硅基板，上述电气绝缘区域被制成在绝缘层之间具备多晶硅层的层状构造。
14、权利要求13所述的电路基板，其特征在于：上述绝缘层由硅氧化膜或者硅氮化膜形成。
15、权利要求13所述的电路基板，其特征在于：上述绝缘层的总厚度和上述多晶硅层的厚度的比率在0.2以下。
16、一种电路基板，其特征在于：在厚度方向上具有PN结的半导体基板中，具备从该半导体基板的表面至背面连续并且在与上述半导体基板面平行的面内封闭的由耐热性的绝缘材料构成的电气绝缘区域，该电气绝缘区域，将上述半导体基板电气绝缘分离为被包围在上述电气绝缘区域中的第1区域和上述电气绝缘区域外侧的第2区域，上述第1区域，具有同一导电型的高杂质浓度具备导电性。
17、一种电路基板，其特征在于：是由二个半导体层和在这二个半导体层之间设置的氧化膜层构成，一个半导体层是因具有高的杂质浓度具备导电性的基板，具有导电性的上述一个半导体层，具备从其表面至上述氧化膜层连续并且在与上述基板面平行的面内封闭的由耐热性绝缘材料构成的电气绝缘区域，被该电气绝缘区域电气绝缘分离为被上述电气绝缘区域包围的第1区域和上述电气绝缘区域外侧具有和上述第1区域相同的结晶构造的第2区域，上述氧化膜层和另一半导体层，具备对应于上述一个半导体层的第1区域的接触孔。
18、一种检测器，其特征在于：在权利要求1所述的电路基板上设置检测部分。
19、一种检测器，其特征在于：在权利要求2所述的电路基板上设置检测部分。
20、一种检测器，其特征在于：在权利要求3所述的电路基板上设置检测部分。
21、一种检测器，其特征在于：在权利要求4所述的电路基板上设置检测部分。
22、一种检测器，其特征在于：在权利要求5所述的电路基板上设置检测部分。
23、一种电路基板的制造方法，其特征在于由以下工序构成：在半导体基板上，形成由耐热性的绝缘材料构成的，从该半导体基板的表面至背面连续并且在与上述半导体基板面平行的面内封闭的电气绝缘区域，将上述半导体基板电气绝缘分离为被该电气绝缘区域包围的第1区域和在该电气绝缘区域外侧的第2区域的工序；通过向上述半导体基板中被上述电气绝缘区域包围的第1区域扩散杂质而使其具有导电性的工序。
24、权利要求23所述的电路基板的制造方法，其特征在于：绝缘分离上述半导体基板的工序由以下工序构成：在半导体基板表面形成在与该半导体基板面平行的面内封闭的沟的工序；用耐热性的绝缘材料埋入该沟形成电气绝缘区域的工序；将上述半导体基板从背面研磨至上述沟，将上述半导体基板自身电气绝缘分离为被上述电气绝缘区域包围的第1区域和该电气绝缘区域外侧的第2区域。
25、权利要求23所述的电路基板的制造方法，其特征在于：绝缘分离上述半导体基板的工序由以下工序构成：在半导体基板上形成贯通孔，将该半导体基板自身分离为被该贯通孔包围的第1区域和该贯通孔外侧的第2区域的工序；用耐热性绝缘材料掩埋该贯通孔形成电气绝缘分离上述第1区域和上述第2区域的电气绝缘区域的工序。
26、权利要求23所述的电路基板的制造方法，其特征在于：作为上述半导体基板使用硅基板，作为耐热性绝缘材料使用玻璃。
27、权利要求23所述的电路基板的制造方法，其特征在于：作为上述半导体基板使用硅基板，绝缘分离上述半导体基板的工序由以下工序构成：在半导体基板表面形成在与该半导体基板面平行的面内封闭的沟的工序；在包含上述沟的侧壁的上述半导体基板表面上形成由硅氧化膜或者硅氮化膜构成的杂质扩散抑制膜的工序；用玻璃埋入以该杂质扩散抑制膜包覆侧壁的上述沟形成电气绝缘区域的工序；至少从上述半导体基板的背面研磨到上述沟，将上述半导体基板自身电气绝缘分离为被上述电气绝缘区域包围的第1区域和该电气绝缘区域外侧的第2区域的工序。
28、权利要求24所述的电路基板的制造方法，其特征在于：作为上述半导体基板使用硅基板，形成上述电气绝缘区域的工序由以下工序构成：在上述沟的壁面上形成绝缘层的工序；在壁面上形成有上述绝缘层的上述沟上形成多晶硅层，将上述电气绝缘区域的至少一部分制成在上述绝缘层之间夹着上述多晶硅层的层状工序。
29、权利要求28所述的电路基板的制造方法，其特征在于：上述绝缘层是硅氧化膜或者硅氮化膜。
30、权利要求25所述的电路基板的制造方法，其特征在于：作为上述半导体基板使用硅基板，形成上述电气绝缘区域的工序由以下工序构成：在上述贯通孔的壁面上形成绝缘层的工序；用多晶硅埋入在壁面上形成有上述绝缘层的上述贯通孔的工序。
31、权利要求30所述的电路基板的制造方法，其特征在于：上述绝缘层是硅氧化膜或者硅氮化膜。
32、权利要求23所述的电路基板的制造方法，其特征在于：上述半导体基板是同一导电型具有在厚度方向上不同的杂质浓度分布，通过在上述第1区域中扩散杂质使其具有导电性的工序，在上述第1区域的杂质浓度低的部分上扩散同一导电型的杂质。
33、权利要求23所述的电路基板的制造方法，其特征在于：上述半导体基板在厚度方向上具有PN结，通过在上述第1区域中扩散杂质使其具有导电性的工序，在具有上述第1区域的一导电型的部分上扩散另一导电型的杂质使得上述第1区域是另一导电型并具有导电性。
34、一种电路基板的制造方法，其特征在于由以下工序构成：在厚度方向上具有PN结的，一个导电型的杂质浓度高具有导电性的半导体基板上，形成由耐热性的绝缘材料构成的，从该半导体基板的表面至背面连续并且在与上述半导体基板面平行的面内封闭的电气绝缘区域，将上述半导体基板电气绝缘分离为被该电气绝缘区域包围的第1区域和该电气绝缘区域外侧的第2区域的工序；除去上述第1区域中的另一导电型区域的工序。
35、一种电路基板的制造方法，其特征在于由以下工序构成：电路基板由二个半导体层和被设置在这二个半导体层之间的氧化膜构成，一个半导体层因具有高的杂质浓度而具有导电性，在具有该导电性的一个半导体层中，形成从其表面至上述氧化膜连续并且在与上述基板面平行的面内封闭的由耐热性绝缘材料构成的电气绝缘区域的工序；在上述基板的上述氧化膜层和另一半导体层上，与上述一个半导体层的第1区域对应地设置接触孔的工序。

Claims (35)

1、一种电路基板，其特征在于：在半导体基板上具备从该半导体基板的表面至背面连续并且在与上述半导体基板面平行的面内封闭的由耐热性绝缘材料构成的电气绝缘区域，该电气绝缘区域，将上述半导体基板电气绝缘分离为被上述电气绝缘区域包围的第1区域和上述电气绝缘区域的外侧的第2绝缘区域，上述第1区域，具备可以具有导电性那样的高杂质浓度。
2、一种电路基板，其特征在于：在具有导电性的基板上具备从该基板表面至背面连续并且在与上述基板面平行的面内封闭的由耐热性绝缘材料构成的电气绝缘区域，该电气绝缘区域，将上述基板电气绝缘分离为被上述电气绝缘区域包围的第1区域和上述电气绝缘区域外侧的第2区域，上述第2区域，其正反面被绝缘膜包覆。
3、权利要求2所述的电路基板，其特征在于：上述基板是硅基板，形成上述电气绝缘区域的绝缘材料是玻璃。
4、权利要求3所述的电路基板，其特征在于：上述玻璃，是Si-B-O系列玻璃。
5、权利要求3所述的电路基板，其特征在于：在上述硅基板和形成上述电气绝缘区域的玻璃之间设置杂质扩散抑制膜。
6、一种电路基板，其特征在于：在厚度方向上具有不同的杂质浓度分布的同一导电型半导体基板上，具有从该半导体基板的表面至背面连续并且在与上述半导体基板面平行的面内封闭的由耐热性绝缘材料构成的电气绝缘区域，该电气绝缘区域，将上述半导体基板电气绝缘分离为被包围在上述电气绝缘区域中的第1区域和上述电气绝缘区域外侧的第2区域，上述第1区域，具备可以具有导电性那样的高杂质浓度。
7、一种半导体基板，其特征在于：是在厚度方向上杂质浓度分布不同的同一导电型半导体基板，在该半导体基板的表面附近具有杂质浓度低的低杂质浓度区域，在背面附近是和上述低杂质浓度区域相同的导电型具有更高的杂质浓度的高杂质浓度区域，在该高杂质浓度区域的厚度比上述低杂质浓度区域的厚度还厚的半导体基板上，具备从该半导体基板的表面至背面连续并且在与上述半导体平行的面内封闭的由耐热性的绝缘材料构成的电气绝缘区域，上述半导体基板，被上述电气绝缘区域电气绝缘分离为被包围在该电气绝缘区域中的第1区域和上述电气绝缘区域的外侧的第2区域。
8、权利要求7所述的电路基板，其特征在于：在上述半导体基板的上述第1区域的低杂质浓度区域中扩散上述同一导电型的杂质。
9、权利要求7所述的电路基板，其特征在于：上述半导体基板是硅基板，形成上述电气绝缘区域的绝缘材料，是硅的反应生成物。
10、权利要求7所述的电路基板，其特征在于：上述半导体基板是硅基板，形成上述电气绝缘区域的绝缘材料是玻璃。
11、权利要求10所述的电路基板，其特征在于：形成上述电气绝缘区域的绝缘材料是Si-B-O系列玻璃。
12、权利要求10所述的电路基板，其特征在于：在上述半导体基板和形成上述电气绝缘区域的玻璃之间设置杂质扩散抑制膜。
13、权利要求7所述的电路基板，其特征在于：上述半导体基板是单晶硅基板，上述电气绝缘区域被制成在绝缘层之间具备多晶硅层的层状构造。
14、权利要求13所述的电路基板，其特征在于：上述绝缘层由硅氧化膜或者硅氮化膜形成。
15、权利要求13所述的电路基板，其特征在于：上述绝缘层的厚度的合计和上述多晶硅层的厚度的比率在0.2以下。
16、一种电路基板，其特征在于：在厚度方向上具有PN结的半导体基板中，具备从该半导体基板的表面至背面连续并且在与上述半导体基板面平行的面内封闭的由耐热性的绝缘材料构成的电气绝缘区域，该电气绝缘区域，将上述半导体基板电气绝缘分离为被包围在上述电气绝缘区域中的第1区域和上述电气绝缘区域外侧的第2区域，上述第1区域，具有同一导电型的高杂质浓度具备导电性。
17、一种电路基板，其特征在于：是由二个半导体层和在这二个半导体层之间设置的氧化层构成，一个半导体层具有高的杂质浓度具备导电性的基板，具有导电性的上述一个半导体层，具备从其表面至上述氧化膜层连续并且在与上述基板面平行的面内封闭的由耐热性绝缘材料构成的绝缘区域，被该电气绝缘区域电气绝缘分离为被上述电气绝缘区域包围的第1区域和上述电气绝缘区域的外侧的第2区域，上述氧化膜层和另一半导体层，与上述一个半导体层的第1区域对应地具备接触孔。
18、一种检测器，其特征在于：在权利要求1所述的电路基板上设置检测部分。
19、一种检测器，其特征在于：在权利要求2所述的电路基板上设置检测部分。
20、一种检测器，其特征在于：在权利要求3所述的电路基板上设置检测部分。
21、一种检测器，其特征在于：在权利要求4所述的电路基板上设置检测部分。
22、一种检测器，其特征在于：在权利要求5所述的电路基板上设置检测部分。
23、一种电路基板的制造方法，其特征在于由以下工序构成：在半导体基板上，形成由耐热性的绝缘材料构成的，从该半导体基板的表面至背面连续并且在与上述半导体基板平行的面内封闭的电气绝缘区域，将上述半导体基板电气绝缘分离为被该电气绝缘区域包围的第1区域和在该电气绝缘区域的外侧的第2区域的工序；通过向上述半导体基板中被上述电气绝缘区域包围的第1区域扩散杂质而使其具有导电性的工序。
24、权利要求23所述的电路基板的制造方法，其特征在于：绝缘分离上述半导体基板的工序由以下工序构成：在半导体基板表面形成在与该半导体基板面平行的面内封闭的沟的工序；用耐热性的绝缘材料埋入该沟形成电气绝缘区域的工序；将上述半导体基板从背面研磨至上述沟，将上述半导体基板自身电气绝缘分离为被上述电气绝缘区域包围的第1区域和该电气绝缘区域外侧的第2区域。
25、权利要求23所述的电路基板的制造方法，其特征在于：绝缘分离上述半导体基板的工序由以下工序构成：在半导体基板上形成贯通孔，将该半导体基板自身分离为被该贯通孔包围的第1区域和该贯通孔的外侧的第2区域的工序；用耐热性绝缘材料埋该贯通孔形成电气绝缘分离上述第1区域和上述第2区域的电气绝缘区域的工序。
26、权利要求23所述的电路基板的制造方法，其特征在于：作为上述半导体基板使用硅基板，作为耐热性绝缘材料使用玻璃。
27、权利要求23所述的电路基板的制造方法，其特征在于：作为上述半导体基板使用硅基板，绝缘分离上述半导体基板的工序由以下工序构成：在半导体基板表面形成在与该半导体基板面平行的面内封闭的沟的工序；在包含上述沟的侧壁的上述半导体基板表面上形成由硅氧化膜或者硅氮化膜构成的杂质扩散抑制膜的工序；用玻璃埋入以该杂质扩散抑制膜包覆侧壁的上述沟形成电气绝缘区域的工序；至少从上述半导体基板的背面研磨到上述沟，将上述半导体基板自身电气绝缘分离为被上述电气绝缘区域包围的第1区域和该电气绝缘区域的外侧的第2区域的工序。
28、权利要求24所述的电路基板的制造方法，其特征在于：作为上述半导体基板使用硅基板，形成上述电气绝缘区域的工序由以下工序构成：在上述沟的壁面上形成绝缘区域的工序；在上述壁面上形成有上述绝缘层的上述沟上形成多晶硅层，将上述电气绝缘区域的至少一部分制成在上述绝缘层之间夹着上述多晶硅层的层状工序。
29、权利要求28所述的电路基板的制造方法，其特征在于：上述绝缘层是硅氧化膜或者硅氮化膜。
30、权利要求25所述的电路基板的制造方法，其特征在于：作为上述半导体基板使用硅基板，形成上述电气绝缘区域的工序由以下工序构成：在上述贯通孔的壁面上形成绝缘层的工序；用多晶硅埋入在壁面上形成有上述绝缘层的上述贯通孔的工序。
31、权利要求30所述的电路基板的制造方法，其特征在于：上述绝缘层是硅氧化膜或者硅氮化膜。
32、权利要求23所述的电路基板的制造方法，其特征在于：上述半导体基板是同一导电型具有在厚度方向上不同的杂质浓度分布，通过在上述第1区域中扩散杂质使其具有导电性的工序，在上述第1区域的杂质浓度低的部分上扩散同一导电型的杂质。
33、权利要求23所述的电路基板的制造方法，其特征在于：上述半导体基板在厚度方向上具有PN结，通过在上述第1区域中扩散杂质使其具有导电性的工序，在具有上述第1区域的一导电型的部分上扩散另一导电型的杂质使得上述第1区域是另一导电型并具有导电性。
34、一种电路基板的制造方法，其特征在于由以下工序构成：在厚度方向上具有PN结的，一个导电型的杂质浓度高具有导电性的半导体基板上，形成由耐热性的绝缘材料构成的，从该半导体基板的表面至背面连续并且在与上述半导体基板面平行的面内封闭的电气绝缘区域，将上述半导体基板电气绝缘分离为被该电气绝缘区域包围的第1区域和该电气绝缘区域的外侧的第2区域的工序；除去上述第1区域中的另一导电型区域的工序。
35、一种电路基板的制造方法，其特征在于由以下工序构成：电路基板由二个半导体层和被设置在这二个半导体层之间的氧化膜构成，一个半导体层因具有高的杂质浓度而具有导电性，在具有该导电性的一个半导体层中，形成从其表面至上述氧化膜连续并且在与上述基板面平行的面内封闭的由耐热性绝缘材料构成的电气绝缘区域的工序；在上述基板的上述氧化膜和另一半导体层上，与上述一个半导体层的第1区域对应地设置接触孔的工序。
CNB988056828A 1997-04-03 1998-04-03 电路板以及检测器及其制造方法 Expired - Lifetime CN1187800C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8505997 1997-04-03
JP85059/1997 1997-04-03

Publications (2)

Publication Number Publication Date
CN1259205A true CN1259205A (zh) 2000-07-05
CN1187800C CN1187800C (zh) 2005-02-02

Family

ID=13848075

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB988056828A Expired - Lifetime CN1187800C (zh) 1997-04-03 1998-04-03 电路板以及检测器及其制造方法

Country Status (5)

Country Link
US (2) US6353262B1 (zh)
EP (1) EP0974817A4 (zh)
KR (1) KR100337658B1 (zh)
CN (1) CN1187800C (zh)
WO (1) WO1998044319A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106017587A (zh) * 2016-05-12 2016-10-12 北京启芯传感科技有限公司 镂空热膜式流量传感器及其制作集成方法
CN106104770A (zh) * 2014-03-12 2016-11-09 株式会社晶磁电子日本 层叠半导体集成电路装置
CN104160498B (zh) * 2011-12-09 2017-09-26 爱普迪亚公司 中介层装置

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2797140B1 (fr) * 1999-07-30 2001-11-02 Thomson Csf Sextant Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions
FR2805709B1 (fr) 2000-02-28 2002-05-17 Commissariat Energie Atomique Connexion electrique entre deux faces d'un substrat et procede de realisation
WO2002023630A2 (en) * 2000-09-13 2002-03-21 Applied Materials, Inc. Micromachined silicon block vias for transferring electrical signals to the backside of a silicon wafer
US6743731B1 (en) * 2000-11-17 2004-06-01 Agere Systems Inc. Method for making a radio frequency component and component produced thereby
DE10205026C1 (de) * 2002-02-07 2003-05-28 Bosch Gmbh Robert Halbleitersubstrat mit einem elektrisch isolierten Bereich, insbesondere zur Vertikalintegration
EP1351288B1 (en) * 2002-04-05 2015-10-28 STMicroelectronics Srl Process for manufacturing an insulated interconnection through a body of semiconductor material and corresponding semiconductor device
EP1396705B1 (de) 2002-08-27 2016-12-21 Sensirion Holding AG Flussdetektor mit Durchführungen und Verfahren zu dessen Herstellung
SE526366C3 (sv) * 2003-03-21 2005-10-26 Silex Microsystems Ab Elektriska anslutningar i substrat
JP4517843B2 (ja) * 2004-12-10 2010-08-04 エルピーダメモリ株式会社 半導体装置
US20070042563A1 (en) * 2005-08-19 2007-02-22 Honeywell International Inc. Single crystal based through the wafer connections technical field
US8143689B2 (en) * 2005-09-20 2012-03-27 Bae Systems Plc Sensor device
US9312217B2 (en) * 2006-02-01 2016-04-12 Silex Microsystems Ab Methods for making a starting substrate wafer for semiconductor engineering having wafer through connections
JP4845187B2 (ja) * 2006-02-07 2011-12-28 株式会社山武 センサのパッケージ構造及びこれを有するフローセンサ
ATE538496T1 (de) * 2006-03-27 2012-01-15 Koninkl Philips Electronics Nv Herstellungsmethode für eine niederohmige substratdurchgangsverbindung für halbleiterträger
EP1873822A1 (en) * 2006-06-27 2008-01-02 STMicroelectronics S.r.l. Front-rear contacts of electronics devices with induced defects to increase conductivity thereof
US7544605B2 (en) * 2006-11-21 2009-06-09 Freescale Semiconductor, Inc. Method of making a contact on a backside of a die
JP4497165B2 (ja) * 2007-02-05 2010-07-07 株式会社デンソー 半導体装置の製造方法
WO2009050207A1 (en) * 2007-10-15 2009-04-23 Interuniversitair Microelectronica Centrum Vzw Method for producing electrical interconnects and devices made thereof
US8099218B2 (en) * 2007-11-30 2012-01-17 Caterpillar Inc. Paving system and method
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
DE102007060632A1 (de) * 2007-12-17 2009-06-18 Robert Bosch Gmbh Verfahren zum Herstellen eines Kappenwafers für einen Sensor
US8415784B2 (en) * 2009-06-02 2013-04-09 Napra Co., Ltd. Electronic device, conductive composition, metal filling apparatus, and electronic device manufacturing method
WO2011010260A1 (en) * 2009-07-22 2011-01-27 Koninklijke Philips Electronics N.V. Thermal flow sensor integrated circuit with low response time and high sensitivity
JP5514559B2 (ja) * 2010-01-12 2014-06-04 新光電気工業株式会社 配線基板及びその製造方法並びに半導体パッケージ
JP5209075B2 (ja) * 2010-05-21 2013-06-12 有限会社 ナプラ 電子デバイス及びその製造方法
FR2964793B1 (fr) * 2010-09-09 2014-04-11 Ipdia Dispositif d'interposition
TW201242122A (en) * 2011-04-15 2012-10-16 Chi Mei Lighting Tech Corp Light-emitting diode device
TWI503934B (zh) * 2013-05-09 2015-10-11 Advanced Semiconductor Eng 半導體元件及其製造方法及半導體封裝結構
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) * 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3623961A (en) * 1968-01-12 1971-11-30 Philips Corp Method of providing an electric connection to a surface of an electronic device and device obtained by said method
JPS5455181A (en) * 1977-10-12 1979-05-02 Hitachi Ltd Production of semiconductor substrate
US4823181A (en) * 1986-05-09 1989-04-18 Actel Corporation Programmable low impedance anti-fuse element
JPS63283063A (ja) * 1987-05-14 1988-11-18 Oki Electric Ind Co Ltd ゲ−ト電極形成方法
JPH02239625A (ja) * 1989-03-13 1990-09-21 Sharp Corp 半導体装置
JPH0625684B2 (ja) * 1989-03-31 1994-04-06 山武ハネウエル株式会社 流体の流量検出センサー
JPH03196567A (ja) * 1989-08-30 1991-08-28 Ricoh Co Ltd 半導体基板とその製造方法
US5166097A (en) * 1990-11-26 1992-11-24 The Boeing Company Silicon wafers containing conductive feedthroughs
JPH04199626A (ja) * 1990-11-29 1992-07-20 Toshiba Corp 半導体装置およびその製造方法
US5231877A (en) * 1990-12-12 1993-08-03 University Of Cincinnati Solid state microanemometer
FR2700065B1 (fr) * 1992-12-28 1995-02-10 Commissariat Energie Atomique Procédé de fabrication d'accéléromètres utilisant la technologie silicium sur isolant.
DE4310206C2 (de) * 1993-03-29 1995-03-09 Siemens Ag Verfahren zur Herstellung einer Solarzelle aus einer Substratscheibe
JPH0714874A (ja) * 1993-06-15 1995-01-17 Nec Ic Microcomput Syst Ltd 半導体装置
US5511428A (en) * 1994-06-10 1996-04-30 Massachusetts Institute Of Technology Backside contact of sensor microstructures
DE19511198A1 (de) * 1995-03-27 1996-10-02 Bosch Gmbh Robert Verfahren zur Herstellung von Strukturen, insbesondere für ein Mikrodosiersystem
US5646072A (en) * 1995-04-03 1997-07-08 Motorola, Inc. Electronic sensor assembly having metal interconnections isolated from adverse media
US5721162A (en) * 1995-11-03 1998-02-24 Delco Electronics Corporation All-silicon monolithic motion sensor with integrated conditioning circuit
JPH09293890A (ja) * 1996-04-26 1997-11-11 Mitsubishi Electric Corp 太陽電池及びその製造方法
FR2754905B1 (fr) * 1996-10-22 1998-11-20 Commissariat Energie Atomique Procede de realisation d'un capteur magnetique magnetoresistif et capteur obtenu par ce procede
JP3984689B2 (ja) * 1996-11-11 2007-10-03 キヤノン株式会社 インクジェットヘッドの製造方法
JP3755228B2 (ja) * 1997-04-14 2006-03-15 株式会社ニコン 荷電粒子線露光装置
JP3036506B2 (ja) * 1998-02-26 2000-04-24 日本電気株式会社 電子ビーム露光装置用一括アパチャの製造方法
US6090636A (en) * 1998-02-26 2000-07-18 Micron Technology, Inc. Integrated circuits using optical waveguide interconnects formed through a semiconductor wafer and methods for forming same
US6287885B1 (en) * 1998-05-08 2001-09-11 Denso Corporation Method for manufacturing semiconductor dynamic quantity sensor

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104160498B (zh) * 2011-12-09 2017-09-26 爱普迪亚公司 中介层装置
CN106104770A (zh) * 2014-03-12 2016-11-09 株式会社晶磁电子日本 层叠半导体集成电路装置
CN106104770B (zh) * 2014-03-12 2019-02-15 株式会社晶磁电子日本 层叠半导体集成电路装置
CN106017587A (zh) * 2016-05-12 2016-10-12 北京启芯传感科技有限公司 镂空热膜式流量传感器及其制作集成方法

Also Published As

Publication number Publication date
CN1187800C (zh) 2005-02-02
US6475821B2 (en) 2002-11-05
EP0974817A1 (en) 2000-01-26
US20020074615A1 (en) 2002-06-20
KR100337658B1 (ko) 2002-05-24
US6353262B1 (en) 2002-03-05
WO1998044319A1 (en) 1998-10-08
KR20010005947A (ko) 2001-01-15
EP0974817A4 (en) 2006-09-13

Similar Documents

Publication Publication Date Title
CN1187800C (zh) 电路板以及检测器及其制造方法
CN1252830C (zh) 半导体装置及其制造方法
CN1139129C (zh) 半导体集成电路器件及其制造方法
CN1532943A (zh) 炭化硅半导体器件及其制造方法
CN1649125A (zh) 半导体器件的制造方法
CN1135618C (zh) 半导体装置及其制造方法
CN1725511A (zh) 半导体器件及其制造方法
CN1862826A (zh) 电介质隔离型半导体装置及其制造方法
CN1157798C (zh) 半导体器件及其生产方法
US20070238254A1 (en) Method of etching low dielectric constant films
CN1606800A (zh) 用于改善晶体管性能的复合间隔区内衬
CN1495900A (zh) 半导体器件
CN1240133C (zh) 半导体器件及其制造方法
CN1237599C (zh) 半导体装置的制造方法及半导体装置
US20110233724A1 (en) Semiconductor device and method of manufacturing the same
CN1052341C (zh) 半导体器件及其制造方法
CN1341968A (zh) 半导体集成电路装置及其制造方法
CN1099129C (zh) 半导体器件及其制造方法
CN1832141A (zh) 形成半导体器件的方法和半导体器件
JP5286804B2 (ja) 半導体装置の製造方法
JPH0547913A (ja) 半導体装置の製造方法
JPH0689904A (ja) 絶縁ゲイト型電界効果半導体装置の作製方法
JP2691244B2 (ja) 誘電体分離基板
JP2007207903A (ja) 半導体装置及びその製造方法
JP2007207901A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20050202