CN1093319C - 半导体器件、铁电电容器,及其形成方法 - Google Patents

半导体器件、铁电电容器,及其形成方法 Download PDF

Info

Publication number
CN1093319C
CN1093319C CN94106509A CN94106509A CN1093319C CN 1093319 C CN1093319 C CN 1093319C CN 94106509 A CN94106509 A CN 94106509A CN 94106509 A CN94106509 A CN 94106509A CN 1093319 C CN1093319 C CN 1093319C
Authority
CN
China
Prior art keywords
layer
ferroelectric
conductive
elemental metal
metal oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN94106509A
Other languages
English (en)
Other versions
CN1107611A (zh
Inventor
巴普·D·马尼亚尔
雷萨·莫阿扎米
C·约瑟夫·莫加
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of CN1107611A publication Critical patent/CN1107611A/zh
Application granted granted Critical
Publication of CN1093319C publication Critical patent/CN1093319C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及一种半导体器件、铁电电容器，以及它们的形成方法。本发明的半导体器或铁电电容器具有含一种金介质层(41、101、122及134)、电极(135)、阻挡层(141及144)、接触及通路芯柱(13、142、34及132)、互连(145)，以及铁电电容器。所用的元素金属及其导电金属氧化物包括钌及二氧化钌、铼及二氧化铼、铱及二氧化铱、锇及四氧化锇等。

Description

半导体器件、铁电电容器，及其形成方法
本发明涉及半导体器件领域，特别涉及一种具有一层元素金属及其导电金属氧化物的半导体器件、铁电电容器，以及它们的制造方法。
在半导体器件中有一层材料，在该层材料被氧化或还原时，其电学特性会发生变化。对导电材料，诸如衬底区、硅部件、接点、通路、互连及类似部件，一般要防止氧化，或至少要尽量减少氧化。通常用作导电的材料可包括硅(单晶、多晶和非晶)、金属以及含金属的化合物。这些材料的氧化物大多数是绝缘体。绝缘氧化物的形成可导致所不希望的电学断路。
在某些半导体器件中，还原剂可造成问题。在用氧化物铁电材料作介质的电容器中，还原气氛能使铁电介质逐渐退化。铁电材料的铁电特性可能丧失殆尽，铁电电容器实际上变成毫无用处。对此问题，铁电电容器似乎比许多半导体器件更敏感。用相对不活泼的气氛，诸如氮、氩、氦及类似气体，不含任何氧化气体处理，依然会引起铁电电容器的逐渐退化。
除铁电电容器以外，其它半导体器件可能有与氢之类的还原剂有关的问题。氢会加快许多类型的电可编程只读存储器(EPROM)及特别是电可擦除的可编程只读存储器(EEPROM)的热电子退化。一般，通过栅或隧道介质层的热载流子迁移减少了EEPROM可能循环的次数。这里的一个循环是一个编程步骤和一个擦除的总合。氢还与氧反应形成水汽。在EPROM中的水汽一般会导致数据保存问题。
本发明旨在克服上述的现有技术中存在的问题。
本发明提供了一种半导体器件，它包括：一半导体衬底；一覆盖在该衬底上包含铜的互连，以及在该互连上的第一层，该第一层有一种包括一种元素金属及其导电金属氧化物的混合物，其中的元素金属能优先于所述互连被氧化成它的导电金属氧化物。本发明的半导体器的制造工艺包括形成一个作为半导体衬底内的一个区或其它元件的导电部件，再在该导电部件之上形成上述的第一层。
本发明的铁电电容器包括一铁电层、一置于该铁电层之上的电极，以及置于该电极之上的屏蔽层，其中层蔽层与电极隔开一段距离，所述屏蔽层环绕着该铁电层的顶部和侧面，且含有一种包括一种元素金属及其及电金属氧化物的混合物，而且该导电金属层能优先于该铁电层而被还原成该元素金属。本发明的铁电电容器的形成工艺包括下列步骤：形成一铁电层、形成置于该铁电层上的导电层，其中该导电层具有一种包括一元素金属及其导电金属氧化物的混合物，将该铁电导电层暴露于还原环境中时，该导电金属氧化物优先于铁电层被还原成元素金属。
采用本发明，可以减少半导体器件导电层之外的其它部分氧化或还原的可能性。对于铁电电容器来说，采用本发明可以使铁电层的还原明显少于现有技术中的铁电电容器。
参照附图从下面的详细说明中会更加理解本发明的其它特点和优点。
借助实施例来解释本发明，但不限于附图的图形。图中类似的标号指示相同的元部件。
图1和图2分别为按本发明的一个实施方案在接触芯柱之上形成一有金属化合物(包括元素金属及其导电的金属氧化物)的层的各不同工艺步骤中部分衬底的剖面图。
图3、图5和图6分别为按本发明的另一实施方案在互连之上形成一有金属化合物(包括元素金属及其导电金属氧化物)的层的各不同工艺步骤中部分衬底的剖面图。
图4和图9分别为表示各材料及其氧化状态的曲线图，给出了材料的温度和材料的氧分压的对数的关系。
图7、图8、图10和图11分别为按本发明的另一实施方案在形成铁电电容电极的各工艺步骤中部分衬底的剖面图，其中的电极包括一元素金属及其导电的金属氧化物。
图12-图17分别为部分衬底的剖面图，解释按本发明另一实施方案的包括元素金属及其导电的金属氧化物的层。
本发明包括一具有一种材料的半导体器件，该材料包括一元素金属及其导电的金属氧化物，其中该材料能优先于毗邻的器件区域被氧化或还原。该材料减小了毗邻区域被氧化或还原(当这是不希望的时候)的可能性。继一般说明之后是可能使用该材料的应用。下面的说明是解释性的，而不是限制性的。
用Gibbs自由能的变化来确定应把哪一种材料放置在某一区域附近，以降低使该区域氧化和还原的可能性。例如，若该毗邻区域是不要被还原的，则该材料应比毗邻区域更容易还原，而若该毗邻区域是不要被氧化的，则该材料应比毗邻区域更容易氧化。许多材料不能为本发明所用，因为氧化状态中的变化改变了材料的电学特性。例如，钛是一种导体，并可被氧化形成氧化钛(TiOx，此外x不大于2)。一氧化钛(TiO)是一种半导体，而二氧化钛(TiO2)是一种绝缘体。所以钛材料可从一种导体变为一种半导体或一种绝缘体，反之亦然。这些变化经常招致半导体器件内的不希望有的电学特性。为了避免从导体变为半导体或绝缘体，或相反的转化，该材料在处于氧化和还原形式时应当都是导体、半导体或是绝缘体。
能为本发明所采用的材料的种类是那些能形成导电金属氧化物的金属。钌(Ru)、铼(Re)、铱(Ir)和锇(Os)是导电的，并能分别被氧化形成二氧化钌(RuO2)、二氧化铼(ReO2)或三氧化铼(RrO3)、二氧化铱(IrO2)及四氧化锇(OsO4)，它们也是导电的。下面解释钌的反应：
双箭头表明反应是可逆的。钌可被氧化形成二氧化钌，而二氧化钌可还原成钌和氧。
本发明需要金属与其导电金属氧化物的一种混合物。该混合物使其反应比单纯的金属或单纯的导电金属氧化物更易于可逆。若两者都不存在，则需要额外的能量及更长的时间来形成一种混合物。若该混合物优选还原，该混合物应有足量的导电金属氧化物如RuO2以减少使毗邻区域还原的可能性。若该混合物优先氧化，则该混合物应有足量的金属，如Ru，以减少使毗邻层氧化的可能性。本发明可被用于多种用途，包括衬底区域、硅部件、接点和通路的芯柱、铁电电容器以及互连线。后文所用的“元素金属”是一种单原子金属材料，如Ru、Re、Ir、Os、Pb、Cu等等。一些元素金属有导电的金属氧化物，如RuO2、ReO2、ReO3、IrO2、OsO4等等。一些应用说明如下。(接触与通路芯柱及互连)
可将本发明用于或作为一种半导体器件内的接触或通路芯柱。芯柱可用于减少下层会被氧化或还原的可能性。图1包括半导体器件一部分的剖面图，图中示出一衬底10、一位于衬底10之内的掺杂区11、刻成图形的氧化层12以及一硅芯柱13。若衬度要被氧化，部分硅芯柱13会形成一种二氧化硅层。在芯柱13上面形成互连之前，应将该二氧化硅层去掉。去除二氧化硅层也会去掉刻成图形的那部分氧化层12。所以，在氧化步骤之前保护硅芯柱13是有益的。
在该氧化层12之上形成一导电层21，并光刻出图形，以在硅芯柱13之上形成一个保护盖，如图2所示。导电层21包括一种元素金属及其导电金属氧化物的混合物。该层21可以用含有该元素金属及其导电金属氧化物的混合物作靶经溅射淀积而形成。当该层包括Ru和RuO2时，在溅射靶中钌原子总数的约5-95％是Ru，靶中其余的钌原子是RuO2。在此情况下，该溅射靶与层21成分相同。也可用其它方法来形成层21。例如，可用使用Ru靶及含氧的等离子体的反应离子溅射来淀积层21。除此而外，也可用溅射淀积或化学汽相淀积法形成一层Ru，然后进行氧化仅使Ru的一部分转变成RuO2。在另一实施方案中，可相继淀积一层Ru和一层RuO2。还可以淀积附加的Ru层和RuO2层。不管用哪种方法形成层21，存在于层21中钌原子总数的约5-95％是Ru，层21中其余的钌原子是RuO2。在另一实施方案中，层21可包括Re及其任何价的氧化物、Ir及IrO2、Os及OsO4等等。在本说明书中所用的“Re及其任何价的氧化物”包括Re和ReO2，或Re和ReO3，或Re和ReO2及ReO3。
在该层21上形成一掩蔽层(未示出)，再用常规光刻技术刻出图形。用离子铣削(milling)该层21的露出部位，或用等离子体刻蚀层21的裸露部位，使该层21刻成图形。若层21包含Ru和RuO2，等离子刻蚀剂的化学组成可以包括氧，或含氟的化合物，如四氟化碳及类似物。若使用其它材料，可采用其它的刻蚀剂的化学组成。在形成图形的步骤之后，将掩蔽层(未示出)去掉。
由图2可见，层21覆盖在硅芯柱上。该层21减少了在后续氧化步骤中硅芯柱13被氧化的可能性。层21中的Ru可被氧化形成RuO2。要将层21之下的硅芯柱13氧化，氧必须在与层21中的Ru反应之前迁移通过该层21。还有，即使Ru被氧化，层21仍保持导电。不能用钛层作为层21，因为虽然钛是一种导体，但经氧化而变成的二氧化钛，是一种绝缘体。在另一实施方案中，芯柱13可包括一金属及其导电金属氧化物来代替硅。以此方式，可更好地避免衬底10和区域11被氧化，可保持通过芯柱13的电连接。
用本发明可形成接触及通路芯柱。例如，如图1所示的芯柱13可包括Ru及RuO2，这可以减少衬底之内毗邻芯柱13的区域发生氧化的可能性。同理，芯柱13可与一硅部件(如栅电极)接触，以防止其氧化。若芯柱13包括Ru及RuO2，则不需要图2所示的层21。若迁移到衬底内各区域中的氢的量值关系重大，则芯柱13内的钌原子总数的5-95％应是RuO2。
将本发明用于互连的情况与用于接触及通路芯柱的情况相同。图3包括部分集成电路的剖面图。该集成电路包括一半导体衬底10、一在衬底10之内的掺杂区域11、带有一接触孔的第1绝缘层12、一在接触孔之内包括一氮化钛层141和一钨层142的接触芯柱，以及位于第于第1绝缘层12和接触芯柱之上的第2绝缘层143。第2绝缘层143包括一互连通道。一钼层144和一铜层145淀积在第2绝缘层143之上并在互连通道之内。将衬底化学机械抛光去掉互连通道外面的钼和铜层144和145，以形成互连。至此，形成半导体器件所用的工艺都是用常规方法实现的。
与铜有关的一个问题是铜可能被氧化。下面解释形成各种铜化合物的反应：
图4包括解释氧分压的对数和铜化合物的还原/氧化温度的关系曲线图。图中的Y轴是氧化压对数(Log pO2)，压力单位是大气压。图中有三条曲线，其中两条涉及铜的化合物。在上部，最上侧曲线的左边，反应条件倾向于形成CuO。在最上和中间曲线之间的区域内，反应条件趋于形成Cu2O。在下部，即在中间曲线右边，反应条件倾向于形成Cu。对一定的温度和氧分压，人们可预料会形成哪一种产物(Cu、Cu2O或CuO)。例如，若温度为大约400K、Log pO2为大约-60时，应该形成Cu。同理，在温度约为400K、Log PO2约为-20时，应该形成CuO。该曲线指出，欲在较高的温度氧化Cu则需要较高的氧化压。
发明人认为设置一比铜易氧化的金属可减少铜被氧化成Cu2O或CuO的可能性。图4中最下边的曲线是对Re和ReO2的。该曲线与前述的关于铜的曲线相似。但应注意，图4中未示出ReO2/ReO3的曲线，但它应位于Cu2O/Cu曲线和Re/ReO2曲线之间。图4表明，与Cu被氧化成Cu2O或CuO相比，Re更容易被氧化成ReO2，因为在给定的温度，使Re氧化的Log PO2比Cu低。Re和ReO2均为导电的，在互连145之上采用一层Re和ReO2可减少互连145内的Cu被氧化的可能性。
如图5所示，在铜层144和铜层145之上形成一导电层161。该导电层161包括Re和ReO2，其中层内铼原子总数的5-95％为Re，层内其余铼原子为ReO2。用前述对Ru和RuO2淀积和形成图形的方法来形成导电层161，只是将钌代之以铼。在该导电层161之上形成一钝化层171，以形成如图6所示的基本上完成的集成电路。若有必要，可形成其它各层及电互连(未示出)。
采用本发明可减少使半导体器件的其它部分氧化或还原的可能性，这些部分包括位于衬底之上的含硅层、衬底之上的介质层、衬底之上的阻挡层以及衬底之上的电极(如栅电极或电容电极)。(铁电电容器)
将本发明用于形成铁电电容器。图7包括部分半导体器件部面图，该半导体器件包括：一半导体衬底10；一具有源/漏区301、一栅介质层302，以及一栅电极303的金属—氧化物—半导体晶体管；毗邻晶体管30的场隔离区31；一第一平面化绝缘层32；一层二氧化钛层33；一接触芯柱34，以及一由铂构成的厚500-2000A的底电极35。至此为止的半导体器件是用常规技术形成的。二氧化钛层33和底电极35将与随后形成的铁电层接触。层33和35可用其它材料替代，也可与其它材料一起使用，但这些材料一定不能与铁电层起反应，也不允许下面的含硅层与铁电层起反应。也说是，层33必须起绝缘体作用。在其它实施方案中，层33可以包括镁、锆、钽等的氧化物。电极35必须作为一个导体。在另一些实施方案中，电极35可以包括钯、氮化钛、金属和/或它们的导电金属氧化物(若该金属能形成导电金属氧化物的话)或类似物。
在底电极35上形成大约700-2000A厚的刻成图形的铁电层41，如图8所示。该铁电层41包括锆钛酸铅(PZT)，应指出词“锆”有时用来替代“锆酸盐”，但这仍是同样的材料。铁电层是用旋涂、溅射淀积或有机金属化学汽相淀积法淀积的。将铁电层在550-750℃的温度范围内在大约大气压的氧化气氛中退火。若用加热炉，退火约5-30分钟，若用快速热处理系统，大约退火10-300秒。氧化气氛可包括氧自身或与相对惰性的气体，如氮、氩、氦，或类似气体相结合。铁电层应避开非氧化环境，如不含氧的相对惰性气体(氮、氩、氦，或类似气体)，特别应避开还原环境如氢，除非它要在后续的氧化环境中退火。
在铁电层41上形成一掩蔽层(未示出)。用湿或干洗腐蚀技术将铁电层41刻成图形。湿法腐蚀可用含氢氟酸、硝酸及过氧化氢的溶液进行。在腐蚀过程中应将溶液保持在室温。干法腐蚀可以用等离子刻蚀或离子铣削法。对等离子刻蚀，刻蚀剂化组分应包括氧、含氟的化合物(如四氟化碳(CF4)之类)，以及含氯的化合物(如四氯化碳(CCl4)、分子氯(Cl2)之类)。刻图之后去掉掩蔽层(未示出)，以得到如图8所示的铁电层41。
如前所述，一个与铁电电容器有关的问题是不能保持它们的铁电特性。虽然问题的根源尚不清楚，但可能是在后续的工艺过程中至少有部分铁电层被还原。PZT中材料的铅最容易被还原。图9与图4类似，只是图中的一条曲线是元素(Pb)和氧化铅(PbO)的，一条曲线是Ru和RuO2的。曲线表明在高温下需要较高的氧分压以阻止PbO被还原成Pb。由图9可知，与PbO被还原成Pb相比，RuO2更容易被还原成Ru。Ru和RuO2均为导电材料并与PZT无明显的反应。所以，Ru和RuO2可以用作铁电电容器的顶电极。同理，Re及其任一氧化物、Ir及IrO2、Os及OsO4或类似材料均可用作顶电极。该顶电极必须包括元素金属及其导电的氧化物。
参照图10，形成刻成图形的顶电极61，以覆盖铁电层41的顶部及外侧。顶电极61包括Ru及RuO2，在顶电极61中有钌原子总数的5-95％是RuO2，而其余的钌原子是Ru。应注意，顶电极61中的RuO2的浓度比层21或161更大，因为顶电极61是用以保护铁电层41中的PZT的。用前述形成层21的任一方法，溅射淀积一层约500-50000A厚的层形成顶电极61。如果该层包括Re及其任何氧化物、Ir及IrO2、O2及OsO4或类似物，则使用类似的方法。
在Ru和RuO2层上形成一掩蔽层(未示出)，用常规光刻技术刻出图形。用离子铣削或用等离子刻蚀该层的裸露部位，将Ru和RuO2层刻成图形。若该层包括Ru和RuO2，则等离子刻蚀的化学组分可包括氧或含氟的化合物，诸如四氟化碳(CF4)及类似物。若使用其它材料，则可采用另一些腐蚀化学组分。在刻图步骤之后，去掉掩蔽层(未示出)，留下图10所示的顶电极61。
由图10可见，顶电极61保护着铁电层41的顶部及侧面。在顶电极61中的RuO2可被还原成Ru。该顶电极61减少了在后续工艺过程中铁电层41被还原的可能性。为使铁电层41还原，还原剂必段迁移通过顶电极61而不使RuO2还原。按此方式，很好地避免了铁电层41被还原。其它的金属和其导电的金属氧化物可以代替Ru和RuO2层或与之相结合使用。
形成一个大体上完成的集成电路，如图11所示。在二氧化钛层33和顶电极61上形成第二平面化绝缘层71。在层71中形成一个开口延伸到顶电极61。在开口内形成一包括氮化钛层72和钨层73的导电芯柱。导电的芯柱也可使用其它材料，但Ru和RuO2的氧化和还原能力可限制了这类选择。用于导电芯柱的材料应保持导电性。除氮加钛外，与顶电极61接触的该层可以包括钛钨、钨、元素金属和它们的导电金属氧化物或类似材料。在导电芯柱和层71上形成互连74及钝化层75。若有必要，还可形成其它的层间绝缘及互连层。形成与集成电路其它部分(如栅电极303及左边的源/漏区301)的电连接，但图11未示出。(保护层的应用)
本发明可用来形成保护层。虽然本实施方案是结合铁电层加以阐述的，但该保护层可以用于任何器件。氮化硅是一种良好的氢阻挡层，但氮化硅不能直接与PZT层相接触，因为硅与PZT材料可能起反应。根据淀积化学组分的选择，在形成氮化硅层的过程中可能产生氢，这就可能将铁电层中的氧化化合物还原。此类应用表明用包括氮化硅在内的保护层是怎样将铁电层实质上封闭起来的。图12为半导体器件局部的剖面图，包括第一绝缘层80及底电极81，该电极包括元素金属铱(Ir)或铱和二氧化铱(IrO2)的混合物。底电极81的淀积和刻出图形与前述的包括金属及其导电金属氧化物的其它层相同。在第一绝缘层80和部分底电极81上形成刻成图形的第二绝缘层91。淀积一层氮化硅，以各向异性腐蚀形成如图13所示的氮化硅侧壁隔离层92。再淀积一层二氧化钛，并经各向异性腐蚀形成如图13所示的二氧化钛隔离层93。在另一实施方案中，该二氧化钛层可以代之以镁、锆、钽或类似元素的氧化物或与之结合使用。该二氧化钛层也可不进行各向异性的腐蚀，而覆盖全部的半导体器件的裸露表面。图13中未出出这类可选择的实施方案。在形成该隔离层的过程中，已产生氢并使IrO2还原，若原来就存在的话。若有必要，可以使用氧化环境实行快速退火，使一些Ir氧化成IrO2。在形成隔离层之后，IrO2应与底电极81内的铱原子总数的5％-95％之间。
如图14所示，形成一层包括掺镧PZT的铁电层101。用前面结合包括PZT的各层讨论过的方法之一淀积铁电层101。用化学—机械抛光法使包含铁电层101的衬底刻成图形。为确保去掉绝缘层91上的所有铁电层101，用含氢氟酸、硝酸和过氧化氢的溶液，湿法腐蚀铁电层101。该湿法腐蚀步骤除了去掉任何残存的铁电层101外，还腐蚀开口内的铁电层101，以确保铁电层101仅与二氧化钛间隔层93及底电极81接触。用前述的与铁电层41相同的方法使包括铁电层101的衬底退火。
形成包括元素锇(Os)及四氧化锇(OsO4)的顶电极111，如图15所示。OsO4占顶电极111内锇总数的5-95原子％，顶电极111中其余的锇是Os。用与前述包括金属及其导电金属氧化物的其它层相同的方法淀积顶电极111，并刻成图形。给铁电电容器制作其它层及电连接，但在图中未示出。
在此实施方案中，该铁电层有包括金属及其导电金属氧化物的电极81和111。氮化物隔离层92环绕铁电层101的侧面，但不与铁电层101接触。氢不会通过该侧面与铁电层101接触，因为氮化物隔离层92起到氢阻挡层的作用。该铁电层101未被氮化物隔离层形成过程中产生的氢还原，因为氮化物隔离层92是在铁电层101之前形成的。该二氧化钛隔离层93将氮化物隔离层92与铁电层101分隔开。所以，氮化硅隔离层92内的硅不会与铁电层101反应。实际上，电极81和111及氮化硅隔离层92已封闭了铁电层101。以此实施方案，铁电层101的还原可能少于常规的铁电电容器。
图16为具有被保护的铁电层的另一实施方案。图16中有氧化层80和第一氮化硅层81。在第一氮化硅层81上形成一包括Re和ReO2的导电层121和一包括PZT的铁电层122。导电层121起底电极的作用，而导电层121内的ReO2减少了还原铁电层122的可能性。用离子铣削法将层121和122形成图形。离子铣削使层121和122形成图形，以便它们(相互)同时制成。在包括层121和122的绝缘层80上形二氧化钛层123及第二氮化硅层124。对层123和124进行各向异性腐蚀，形成侧壁隔离层。形成侧壁隔离层的腐蚀可用一个或多个步骤完成。淀积氮化硅产生氢，氢可能使铁电层内的PbO还原。形成隔离层之后，在氧化环境中将含有铁电层122的衬底退火。退火方法与前述的铁电层41的退火方法相同。在铁电层122及侧壁隔离层上形成包含Ru和RuO2的顶电极125。顶电极125内的RuO2减少了使铁电层122还原的可能性。起底电极作用的导电层121和铁电层122实际上已被第一氮化硅层81、侧壁隔离层的第二氮化硅层124和顶电极125所封闭。虽然还不完全清楚铁电电容器的退化问题是否与底电极或铁电层有关，但本实施方案对防止退化问题是有效的，因为底电极及铁电层封闭得比其它实施方案更严密。
图17为一半导体器件的局部剖面图，该器件具有一铁电电容器和防止铁电电容器免受还原剂还原的屏蔽层。该衬底包括第一绝缘层130和一层二氧化钛131。多晶硅芯柱132为第一导电层133(诸如Ru和RuO2)所覆盖，导电层133限定了电容器的第一电极。铁电层134位于第一导电层133之上，而铂层135位于该铁电层134上。铂层135起电容器第二电极之作用。器件的形成工艺至此，包括铁电层134的退火，均为常规工艺。在该电极上形成第二绝缘层136，其厚度充分的厚，以使铂层135和后续工艺形成的屏蔽层之间的耦合电容，即使存在，也很小。一般来说，第二绝缘层136的厚度至少约5000埃。在氧化环境中对包括第二绝缘层136的衬底退火，以减少可能被第二绝缘层136捕集的氢含量。
在第二绝缘层136上形成屏蔽层137和138。屏蔽层137与层161类似包括Ru和RuO2的混合物。屏蔽层138包括氮化硅，是用溅射淀积或等离子增强型化学汽相淀积形成的。在氮化硅淀积过程中，温度和所存在的氢含量应比较低，以使层137内RuO2向Ru的还原减至最少。在层138淀积之后，在氧化环境中对衬底进行退火，以促进层137内Ru的氧化，并密封可能存在于层138内的任何针孔。作为还原剂，如对铁电电容器有妨碍的氢，该还原剂必须不仅通过层138，还必须通过层137而不会把层137内的RuO2还原为Ru。本实施例不仅说明了一种良好的氢阻挡层，而且还表明屏蔽层不必在电学上参与半导体器件，如需要这样的话。
在前文的说明中，已参照具体的实施例描述了本发明。然而，很明显在不脱离本发明的较宽的精神或所附权利要求记载的范畴的情况下，可以做出各种改型和变化。所以，本说明书及附图应被看做是一种解释，而不是一种限制。

Claims (15)

1.一种半导体器件，其特征在于包括：
一半导体衬底；
一覆盖在该衬底之上的互连，其中，所述互连包含铜；以及
在该互连之上的第一层，其中：
该第一层有一种包括一种元素金属及其导电金属氧化物的混合物；
所述元素金属能优先于所述互连被氧化成它的导电金属氧化物。
2.如权利要求1所述的半导体器件，其特征在于：所述元素金属为铼。
3.如权利要求1所述的半导体器件，其特征在于：
所述第一层具有多个第一原子；
所述元素金属及其导电金属氧化物均有多个第一原子，以及
所述第一层中至少有5％的第一原子为该元素金属。
4.如权利要求1所述的半导体器件，其特征在于：
所述元素金属及其导电金属氧化物选自由下列材料构成的组：钌和二氧化钌；
铼及其氧化物；
铱和二氧化铱；以及
锇和四氧化锇。
5.一种制造半导体器件的工艺，包括下列步骤：
形成一个导电部件，其中，所述导电部件是：
半导体衬底内的一个区；
一个覆盖在该衬底上的硅层；
一个电极；
一个覆盖在该衬底上的阻挡层；
一个覆盖在该衬底上的接触芯柱；
一个覆盖在该衬底上的通路芯柱，或
一个覆盖在该衬底上的互连；
在上述导电部件之上形成一第一层，其中，
该第一层有一种包括一种元素金属和它的导电金属氧化物的混合物；以及
该元素金属能在氧化反应中优先于上述导电部件被氧化成导电的金属氧化物。
6.如权利要求5所述的制造半导体器件的工艺，其特征在于：
所述第一层具有多个第一原子；
所述元素金属及其导电金属氧化物均有多个第一原子，以及
所述第一层中至少有5％的第一原子为该元素金属。
7.如权利要求5所述的制造半导体器件的工艺，其特征在于：
所述元素金属及其导电金属氧化物选自由下列材料构成的组：钌和二氧化钌；
铼及其氧化物；
铱和二氧化铱；以及
锇和四氧化锇。
8.一种铁电电容器，其特征在于包括：
一铁电层；
一置于该铁电层之上的电极，以及
一置于该电极之上的屏蔽层，其中；
该屏蔽层与该电极隔开一段距离；
该屏蔽层环绕着该铁电层的顶部和侧面；
该屏蔽层有一种包括一种元素金属及其导电金属氧化物的混合物；以及
该导电金属氧化物能优先于该铁电层而被还原成该元素金属。
9.如权利要求8所述的铁电电容器，其特征在于：
所述第一层具有多个第一原子；
所述元素金属及其导电金属氧化物均有多个第一原子，以及
所述第一层中至少有5％的第一原子为该元素金属。
10.如权利要求8所述的铁电电容器，其特征在于：
所述元素金属是钌或铱。
11.如权利要求8所述的铁电电容器，其特征在于：
所述元素金属及其导电金属氧化物选自由下列材料构成的组：钌和二氧化钌；
铼及其氧化物；
铱和二氧化铱；以及
锇和四氧化锇。
12.一种形成铁电电容器的工艺，其特征在于包括下列步骤：
形成一铁电层；
形成置于该铁电层之上的导电层，其中该导电层具有一种包括一元素金属及其导电金属氧化物的混合物，以及
将该铁电导电层暴露于还原环境，其中该导电金属氧化物能优先于铁电层被还原成元素金属。
13.如权利要求12所述的形成铁电电容器的工艺，其特征在于：
所述第一层具有多个第一原子；
所述元素金属及其导电金属氧化物均有多个第一原子，以及
所述第一层中至少有5％的第一原子为该元素金属。
14.如权利要求12所述的形成铁电电容器的工艺，其特征在于：所述元素金属是钌或铱。
15.如权利要求12所述的形成铁电电容器的工艺，其特征在于：
所述元素金属及其导电金属氧化物选自由下列材料构成的组：钌和二氧化钌；
铼及其氧化物；
铱和二氧化铱；以及
锇和四氧化锇。
CN94106509A 1993-06-07 1994-06-04 半导体器件、铁电电容器,及其形成方法 Expired - Lifetime CN1093319C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US072012 1993-06-07
US08/072,012 US5407855A (en) 1993-06-07 1993-06-07 Process for forming a semiconductor device having a reducing/oxidizing conductive material

Publications (2)

Publication Number Publication Date
CN1107611A CN1107611A (zh) 1995-08-30
CN1093319C true CN1093319C (zh) 2002-10-23

Family

ID=22105010

Family Applications (1)

Application Number Title Priority Date Filing Date
CN94106509A Expired - Lifetime CN1093319C (zh) 1993-06-07 1994-06-04 半导体器件、铁电电容器,及其形成方法

Country Status (8)

Country Link
US (2) US5407855A (zh)
EP (1) EP0629002B1 (zh)
JP (1) JPH0799290A (zh)
KR (1) KR100354578B1 (zh)
CN (1) CN1093319C (zh)
DE (1) DE69433582T2 (zh)
SG (1) SG69959A1 (zh)
TW (1) TW278208B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101257051B (zh) * 2006-12-27 2010-06-02 海力士半导体有限公司 半导体器件及其制造方法
US7816202B2 (en) 2007-08-31 2010-10-19 Hynix Semiconductor Inc. Method for fabricating capacitor in semiconductor device
US8298909B2 (en) 2006-12-27 2012-10-30 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same

Families Citing this family (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5407855A (en) * 1993-06-07 1995-04-18 Motorola, Inc. Process for forming a semiconductor device having a reducing/oxidizing conductive material
US5439840A (en) * 1993-08-02 1995-08-08 Motorola, Inc. Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric
US6052271A (en) * 1994-01-13 2000-04-18 Rohm Co., Ltd. Ferroelectric capacitor including an iridium oxide layer in the lower electrode
JP2956485B2 (ja) * 1994-09-07 1999-10-04 日本電気株式会社 半導体装置の製造方法
US5563762A (en) * 1994-11-28 1996-10-08 Northern Telecom Limited Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit
US6271077B1 (en) 1995-03-27 2001-08-07 Fujitsu Limited Thin film deposition method, capacitor device and method for fabricating the same, and semiconductor device and method for fabricating the same
US5874364A (en) * 1995-03-27 1999-02-23 Fujitsu Limited Thin film deposition method, capacitor device and method for fabricating the same, and semiconductor device and method for fabricating the same
JP3526651B2 (ja) * 1995-04-28 2004-05-17 ローム株式会社 半導体装置および配線方法
KR0172772B1 (ko) * 1995-05-17 1999-03-30 김주용 반도체 장치의 확산장벽용 산화루테늄막 형성 방법
KR0147639B1 (ko) * 1995-05-29 1998-08-01 김광호 고유전율 캐패시터의 하부전극 형성방법
US5702970A (en) * 1995-06-26 1997-12-30 Hyundai Electronics Industries Co., Ltd. Method for fabricating a capacitor of a semiconductor device
US5739049A (en) * 1995-08-21 1998-04-14 Hyundai Electronics Industries Co., Ltd. Method for fabricating semiconductor device having a capacitor and a method of forming metal wiring on a semiconductor substrate
US5631804A (en) * 1995-11-13 1997-05-20 Micron Technology, Inc. Contact fill capacitor having a sidewall that connects the upper and lower surfaces of the dielectric and partially surrounds an insulating layer
KR100200299B1 (ko) * 1995-11-30 1999-06-15 김영환 반도체 소자 캐패시터 형성방법
US6388272B1 (en) 1996-03-07 2002-05-14 Caldus Semiconductor, Inc. W/WC/TAC ohmic and rectifying contacts on SiC
US5929523A (en) * 1996-03-07 1999-07-27 3C Semiconductor Corporation Os rectifying Schottky and ohmic junction and W/WC/TiC ohmic contacts on SiC
US5926359A (en) 1996-04-01 1999-07-20 International Business Machines Corporation Metal-insulator-metal capacitor
US5744376A (en) * 1996-04-08 1998-04-28 Chartered Semiconductor Manufacturing Pte, Ltd Method of manufacturing copper interconnect with top barrier layer
US6100196A (en) * 1996-04-08 2000-08-08 Chartered Semiconductor Manufacturing Ltd. Method of making a copper interconnect with top barrier layer
JP3388089B2 (ja) * 1996-04-25 2003-03-17 シャープ株式会社 不揮発性半導体メモリ素子の製造方法
US5973342A (en) * 1996-04-25 1999-10-26 Rohm Co., Ltd. Semiconductor device having an iridium electrode
US5807774A (en) * 1996-12-06 1998-09-15 Sharp Kabushiki Kaisha Simple method of fabricating ferroelectric capacitors
JP3452763B2 (ja) 1996-12-06 2003-09-29 シャープ株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP3454058B2 (ja) * 1996-12-11 2003-10-06 富士通株式会社 半導体メモリおよびその製造方法
JP3299909B2 (ja) * 1997-02-25 2002-07-08 シャープ株式会社 酸化物導電体を用いた多層構造電極
US5773314A (en) * 1997-04-25 1998-06-30 Motorola, Inc. Plug protection process for use in the manufacture of embedded dynamic random access memory (DRAM) cells
US6287637B1 (en) * 1997-07-18 2001-09-11 Ramtron International Corporation Multi-layer approach for optimizing ferroelectric film performance
JP3484324B2 (ja) 1997-07-29 2004-01-06 シャープ株式会社 半導体メモリ素子
US5910880A (en) 1997-08-20 1999-06-08 Micron Technology, Inc. Semiconductor circuit components and capacitors
JP3090198B2 (ja) * 1997-08-21 2000-09-18 日本電気株式会社 半導体装置の構造およびその製造方法
JP3319994B2 (ja) * 1997-09-29 2002-09-03 シャープ株式会社 半導体記憶素子
JPH11111753A (ja) * 1997-10-01 1999-04-23 Mitsubishi Electric Corp 半導体装置
JP3445925B2 (ja) * 1997-10-07 2003-09-16 シャープ株式会社 半導体記憶素子の製造方法
US6130102A (en) * 1997-11-03 2000-10-10 Motorola Inc. Method for forming semiconductor device including a dual inlaid structure
JPH11145410A (ja) * 1997-11-13 1999-05-28 Toshiba Corp 半導体装置およびその製造方法
JP3212930B2 (ja) * 1997-11-26 2001-09-25 日本電気株式会社 容量及びその製造方法
DE69839043T2 (de) * 1997-12-10 2009-01-22 Nxp B.V. Halblerteranordnung und verfahren zur herstellung
US6344413B1 (en) 1997-12-22 2002-02-05 Motorola Inc. Method for forming a semiconductor device
KR100458084B1 (ko) * 1997-12-27 2005-06-07 주식회사 하이닉스반도체 누설전류가 감소된 하부전극을 갖는 강유전체 커패시터 형성 방법
KR100436058B1 (ko) 1997-12-27 2004-12-17 주식회사 하이닉스반도체 강유전체 캐패시터 형성 방법
KR100533991B1 (ko) 1997-12-27 2006-05-16 주식회사 하이닉스반도체 반도체 장치의 고유전체 캐패시터 제조방법
JP3976288B2 (ja) 1998-01-21 2007-09-12 ローム株式会社 半導体装置および半導体装置の製造方法
KR100404649B1 (ko) * 1998-02-23 2003-11-10 가부시끼가이샤 히다치 세이사꾸쇼 반도체장치 및 그 제조방법
US6191443B1 (en) 1998-02-28 2001-02-20 Micron Technology, Inc. Capacitors, methods of forming capacitors, and DRAM memory cells
US6162744A (en) * 1998-02-28 2000-12-19 Micron Technology, Inc. Method of forming capacitors having high-K oxygen containing capacitor dielectric layers, method of processing high-K oxygen containing dielectric layers, method of forming a DRAM cell having having high-K oxygen containing capacitor dielectric layers
JP3116897B2 (ja) * 1998-03-18 2000-12-11 日本電気株式会社 微細配線形成方法
US6730559B2 (en) 1998-04-10 2004-05-04 Micron Technology, Inc. Capacitors and methods of forming capacitors
US6156638A (en) 1998-04-10 2000-12-05 Micron Technology, Inc. Integrated circuitry and method of restricting diffusion from one material to another
US6130103A (en) * 1998-04-17 2000-10-10 Symetrix Corporation Method for fabricating ferroelectric integrated circuits
US5998258A (en) * 1998-04-22 1999-12-07 Motorola, Inc. Method of forming a semiconductor device having a stacked capacitor structure
US6181012B1 (en) 1998-04-27 2001-01-30 International Business Machines Corporation Copper interconnection structure incorporating a metal seed layer
US6165834A (en) * 1998-05-07 2000-12-26 Micron Technology, Inc. Method of forming capacitors, method of processing dielectric layers, method of forming a DRAM cell
US6255186B1 (en) 1998-05-21 2001-07-03 Micron Technology, Inc. Methods of forming integrated circuitry and capacitors having a capacitor electrode having a base and a pair of walls projecting upwardly therefrom
JPH11354637A (ja) * 1998-06-11 1999-12-24 Oki Electric Ind Co Ltd 配線の接続構造及び配線の接続部の形成方法
US6156619A (en) 1998-06-29 2000-12-05 Oki Electric Industry Co., Ltd. Semiconductor device and method of fabricating
US5918120A (en) * 1998-07-24 1999-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines
US6452271B2 (en) * 1998-07-31 2002-09-17 Micron Technology, Inc. Interconnect component for a semiconductor die including a ruthenium layer and a method for its fabrication
US6271131B1 (en) * 1998-08-26 2001-08-07 Micron Technology, Inc. Methods for forming rhodium-containing layers such as platinum-rhodium barrier layers
US6133159A (en) 1998-08-27 2000-10-17 Micron Technology, Inc. Methods for preparing ruthenium oxide films
US6197628B1 (en) 1998-08-27 2001-03-06 Micron Technology, Inc. Ruthenium silicide diffusion barrier layers and methods of forming same
US6517616B2 (en) * 1998-08-27 2003-02-11 Micron Technology, Inc. Solvated ruthenium precursors for direct liquid injection of ruthenium and ruthenium oxide
US6541067B1 (en) * 1998-08-27 2003-04-01 Micron Technology, Inc. Solvated ruthenium precursors for direct liquid injection of ruthenium and ruthenium oxide and method of using same
US6074945A (en) * 1998-08-27 2000-06-13 Micron Technology, Inc. Methods for preparing ruthenium metal films
US5962716A (en) 1998-08-27 1999-10-05 Micron Technology, Inc. Methods for preparing ruthenium and osmium compounds
US6284655B1 (en) 1998-09-03 2001-09-04 Micron Technology, Inc. Method for producing low carbon/oxygen conductive layers
US6323081B1 (en) 1998-09-03 2001-11-27 Micron Technology, Inc. Diffusion barrier layers and methods of forming same
US6239028B1 (en) * 1998-09-03 2001-05-29 Micron Technology, Inc. Methods for forming iridium-containing films on substrates
US6204203B1 (en) * 1998-10-14 2001-03-20 Applied Materials, Inc. Post deposition treatment of dielectric films for interface control
US6537461B1 (en) * 2000-04-24 2003-03-25 Hitachi, Ltd. Process for treating solid surface and substrate surface
JP3114710B2 (ja) 1998-11-30 2000-12-04 日本電気株式会社 強誘電体メモリ及びその製造方法
JP2000174219A (ja) * 1998-12-01 2000-06-23 Rohm Co Ltd 強誘電体メモリ装置およびその製造方法
JP3655113B2 (ja) * 1998-12-28 2005-06-02 シャープ株式会社 半導体記憶装置の製造方法
US20010013660A1 (en) * 1999-01-04 2001-08-16 Peter Richard Duncombe Beol decoupling capacitor
JP4221100B2 (ja) * 1999-01-13 2009-02-12 エルピーダメモリ株式会社 半導体装置
US6320263B1 (en) * 1999-02-18 2001-11-20 Advanced Micro Devices, Inc. Semiconductor metalization barrier and manufacturing method therefor
US6316797B1 (en) * 1999-02-19 2001-11-13 Advanced Technology Materials, Inc. Scalable lead zirconium titanate(PZT) thin film material and deposition method, and ferroelectric memory device structures comprising such thin film material
US6421223B2 (en) * 1999-03-01 2002-07-16 Micron Technology, Inc. Thin film structure that may be used with an adhesion layer
US6348709B1 (en) * 1999-03-15 2002-02-19 Micron Technology, Inc. Electrical contact for high dielectric constant capacitors and method for fabricating the same
US6329286B1 (en) 1999-04-27 2001-12-11 Micron Technology, Inc. Methods for forming conformal iridium layers on substrates
US6190963B1 (en) * 1999-05-21 2001-02-20 Sharp Laboratories Of America, Inc. Composite iridium-metal-oxygen barrier structure with refractory metal companion barrier and method for same
KR100333667B1 (ko) 1999-06-28 2002-04-24 박종섭 강유전체 메모리 소자의 캐패시터 제조 방법
DE19937503C1 (de) 1999-08-09 2001-01-04 Siemens Ag Verfahren zum Ätzen von wismuthaltigen Oxidfilmen
JP3545279B2 (ja) * 1999-10-26 2004-07-21 富士通株式会社 強誘電体キャパシタ、その製造方法、および半導体装置
JP2001144090A (ja) * 1999-11-11 2001-05-25 Nec Corp 半導体装置の製造方法
DE10000005C1 (de) 2000-01-03 2001-09-13 Infineon Technologies Ag Verfahren zur Herstellung eines ferroelektrischen Halbleiterspeichers
US7005695B1 (en) 2000-02-23 2006-02-28 Micron Technology, Inc. Integrated circuitry including a capacitor with an amorphous and a crystalline high K capacitor dielectric region
US6380080B2 (en) 2000-03-08 2002-04-30 Micron Technology, Inc. Methods for preparing ruthenium metal films
US7061111B2 (en) * 2000-04-11 2006-06-13 Micron Technology, Inc. Interconnect structure for use in an integrated circuit
US6420267B1 (en) * 2000-04-18 2002-07-16 Infineon Technologies Ag Method for forming an integrated barrier/plug for a stacked capacitor
JP2001308288A (ja) * 2000-04-27 2001-11-02 Sharp Corp 半導体装置の製造方法および半導体装置
US6429127B1 (en) * 2000-06-08 2002-08-06 Micron Technology, Inc. Methods for forming rough ruthenium-containing layers and structures/methods using same
US6423632B1 (en) 2000-07-21 2002-07-23 Motorola, Inc. Semiconductor device and a process for forming the same
DE10041685C2 (de) * 2000-08-24 2002-06-27 Infineon Technologies Ag Verfahren zur Herstellung eines mikroelektronischen Bauelements
US6660631B1 (en) * 2000-08-31 2003-12-09 Micron Technology, Inc. Devices containing platinum-iridium films and methods of preparing such films and devices
JP4025829B2 (ja) * 2000-09-18 2007-12-26 富士通株式会社 半導体装置及びその製造方法
US6958508B2 (en) 2000-10-17 2005-10-25 Matsushita Electric Industrial Co., Ltd. Ferroelectric memory having ferroelectric capacitor insulative film
JP2002260951A (ja) * 2000-12-28 2002-09-13 Denso Corp 積層型誘電素子及びその製造方法，並びに電極用ペースト材料
KR100359299B1 (en) * 2001-03-26 2002-11-07 Samsung Electronics Co Ltd Semiconductor memory device having resist pattern and method for forming metal contact thereof
US6531324B2 (en) * 2001-03-28 2003-03-11 Sharp Laboratories Of America, Inc. MFOS memory transistor & method of fabricating same
CN1294673C (zh) * 2001-04-11 2007-01-10 基奥赛拉无线公司 可调谐多路复用器
US20030042614A1 (en) * 2001-08-30 2003-03-06 Ammar Deraa Metal silicide adhesion layer for contact structures
US6858904B2 (en) * 2001-08-30 2005-02-22 Micron Technology, Inc. High aspect ratio contact structure with reduced silicon consumption
US6787831B2 (en) * 2002-01-15 2004-09-07 Infineon Technologies Aktiengesellschaft Barrier stack with improved barrier properties
US6583507B1 (en) * 2002-04-26 2003-06-24 Bum Ki Moon Barrier for capacitor over plug structures
JP4636834B2 (ja) * 2002-11-13 2011-02-23 パナソニック株式会社 半導体装置及びその製造方法
US7026714B2 (en) * 2003-03-18 2006-04-11 Cunningham James A Copper interconnect systems which use conductive, metal-based cap layers
WO2005074032A1 (ja) * 2004-01-28 2005-08-11 Fujitsu Limited 半導体装置及びその製造方法
US7189431B2 (en) * 2004-09-30 2007-03-13 Tokyo Electron Limited Method for forming a passivated metal layer
KR100823168B1 (ko) * 2007-01-08 2008-04-18 삼성전자주식회사 강유전체 메모리 장치 및 그 형성 방법
JP2008218782A (ja) 2007-03-06 2008-09-18 Seiko Epson Corp 半導体装置及びその製造方法
US7655556B2 (en) 2007-03-23 2010-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures for semiconductor devices
US9385034B2 (en) * 2007-04-11 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Carbonization of metal caps
KR20090074396A (ko) * 2008-01-02 2009-07-07 삼성전자주식회사 강유전체를 이용한 정보저장매체, 그 제조방법, 및 이를채용한 정보저장장치
CN101630667A (zh) * 2008-07-15 2010-01-20 中芯国际集成电路制造(上海)有限公司 形成具有铜互连的导电凸块的方法和系统
US8120117B2 (en) * 2009-05-01 2012-02-21 Kabushiki Kaisha Toshiba Semiconductor device with metal gate
US20140179512A1 (en) * 2012-12-20 2014-06-26 Sunpower Technologies Llc Photocatalyst for the production of hydrogen
CN103219225A (zh) * 2013-03-29 2013-07-24 河北大学 用于硅基铁电电容器集成的一种阻挡层材料及集成方法
US10727070B2 (en) 2016-03-21 2020-07-28 International Business Machines Corporation Liner-less contact metallization
US9653311B1 (en) * 2016-05-13 2017-05-16 Applied Materials, Inc. 3D NAND staircase CD fabrication utilizing ruthenium material
US10312137B2 (en) 2016-06-07 2019-06-04 Applied Materials, Inc. Hardmask layer for 3D NAND staircase structure in semiconductor applications
JP7330046B2 (ja) * 2019-09-30 2023-08-21 東京エレクトロン株式会社 基板処理方法、及び基板処理装置
US11177171B2 (en) 2019-10-01 2021-11-16 International Business Machines Corporation Encapsulated top via interconnects

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3657029A (en) * 1968-12-31 1972-04-18 Texas Instruments Inc Platinum thin-film metallization method
US4851895A (en) * 1985-05-06 1989-07-25 American Telephone And Telegraph Company, At&T Bell Laboratories Metallization for integrated devices
US5005102A (en) * 1989-06-20 1991-04-02 Ramtron Corporation Multilayer electrodes for integrated circuit capacitors
US5003428A (en) * 1989-07-17 1991-03-26 National Semiconductor Corporation Electrodes for ceramic oxide capacitors
US4982309A (en) * 1989-07-17 1991-01-01 National Semiconductor Corporation Electrodes for electrical ceramic oxide devices
DE69014027T2 (de) * 1989-08-30 1995-06-01 Nippon Electric Co Dünnfilmkondensatoren und deren Herstellungsverfahren.
EP0478799B1 (en) * 1990-04-24 1996-12-04 Ramtron International Corporation Semiconductor device having ferroelectric material and method of producing the same
JPH04364759A (ja) * 1991-06-12 1992-12-17 Kawasaki Steel Corp 半導体装置及びその製造方法
US5142437A (en) * 1991-06-13 1992-08-25 Ramtron Corporation Conducting electrode layers for ferroelectric capacitors in integrated circuits and method
US5285017A (en) * 1991-12-31 1994-02-08 Intel Corporation Embedded ground plane and shielding structures using sidewall insulators in high frequency circuits having vias
US5407855A (en) * 1993-06-07 1995-04-18 Motorola, Inc. Process for forming a semiconductor device having a reducing/oxidizing conductive material

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
MATEREDS RESEAICH 90C.RTY.VOL8.NO.1 1993.1.1 S.D.BEMSTEIN等人Fatigue of ferroeleclne Pbzrx Tiyu3 Capacitors With Ru and *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101257051B (zh) * 2006-12-27 2010-06-02 海力士半导体有限公司 半导体器件及其制造方法
US8298909B2 (en) 2006-12-27 2012-10-30 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same
US7816202B2 (en) 2007-08-31 2010-10-19 Hynix Semiconductor Inc. Method for fabricating capacitor in semiconductor device

Also Published As

Publication number Publication date
EP0629002A1 (en) 1994-12-14
KR950001909A (ko) 1995-01-04
SG69959A1 (en) 2000-01-25
KR100354578B1 (ko) 2002-12-18
US5510651A (en) 1996-04-23
JPH0799290A (ja) 1995-04-11
US5407855A (en) 1995-04-18
DE69433582D1 (de) 2004-04-08
DE69433582T2 (de) 2005-02-17
TW278208B (zh) 1996-06-11
CN1107611A (zh) 1995-08-30
EP0629002B1 (en) 2004-03-03

Similar Documents

Publication Publication Date Title
CN1093319C (zh) 半导体器件、铁电电容器,及其形成方法
US7045416B2 (en) Methods of manufacturing ferroelectric capacitors for integrated circuit memory devices
CN1144290C (zh) 半导体器件及其生产方法
JP4825247B2 (ja) 半導体集積回路構造を形成する方法
KR100327687B1 (ko) 반도체장치및그제조방법
KR100355948B1 (ko) 반도체 기억장치 및 그 제조방법
JPH11307734A (ja) 強誘電体集積回路とその製造方法
EP1006582B1 (en) Semiconductor memory device having a hydrogen barrier and method for manufacturing the same
KR100278714B1 (ko) 실리콘에 대한 귀금속 전극 콘택트를 위한방법, 물질 및 구조
EP0740342B1 (en) Semiconductor device and wiring method
US6210979B1 (en) Method for fabricating ferroelectric capacitor improving adhesive strength between upper electrode and capping layer without polymer in FRAM device
JPH11297964A (ja) 高誘電率の誘電膜を有する半導体装置のキャパシタ製造方法
KR100308131B1 (ko) 반도체 소자의 커패시터 제조 방법
JP2000174213A (ja) 半導体装置及びその製造方法
KR100289389B1 (ko) 반도체소자의캐패시터제조방법
US6569784B1 (en) Material of photoresist protect oxide
KR100453884B1 (ko) 캐패시터 및 그의 제조 방법
US20030058678A1 (en) Ferroelectric memory device and method of fabricating the same
CN1146978C (zh) 防扩散层状构件及其制备方法
JP2000228499A (ja) 半導体記憶装置およびその製造方法
KR100243281B1 (ko) 커패시터의 스토리지 전극 형성 방법
KR100326434B1 (ko) 강유전체막을 사용한 비휘발성 반도체기억장치 및 그의 제조방법
KR100280484B1 (ko) 커패시터제조방법
KR100474989B1 (ko) 장벽층을이용한반도체장치의커패시터형성방법
KR20010020999A (ko) 반도체장치 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: FREEDOM SEMICONDUCTORS CO.

Free format text: FORMER OWNER: MOTOROLA, INC.

Effective date: 20040813

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20040813

Address after: Texas in the United States

Patentee after: FreeScale Semiconductor

Address before: Illinois, USA

Patentee before: Motorola, Inc.

C56 Change in the name or address of the patentee

Owner name: FISICAL SEMICONDUCTOR INC.

Free format text: FORMER NAME: FREEDOM SEMICONDUCTOR CORP.

CP01 Change in the name or title of a patent holder

Address after: Texas in the United States

Patentee after: FREESCALE SEMICONDUCTOR, Inc.

Address before: Texas in the United States

Patentee before: FreeScale Semiconductor

C17 Cessation of patent right
CX01 Expiry of patent term

Expiration termination date: 20140604

Granted publication date: 20021023