KR100354578B1 - 환원/산화되는도전성물질을갖는반도체소자와그제조방법 - Google Patents

환원/산화되는도전성물질을갖는반도체소자와그제조방법 Download PDF

Info

Publication number
KR100354578B1
KR100354578B1 KR1019940012702A KR19940012702A KR100354578B1 KR 100354578 B1 KR100354578 B1 KR 100354578B1 KR 1019940012702 A KR1019940012702 A KR 1019940012702A KR 19940012702 A KR19940012702 A KR 19940012702A KR 100354578 B1 KR100354578 B1 KR 100354578B1
Authority
KR
South Korea
Prior art keywords
layer
ferroelectric
conductive
layers
ruo
Prior art date
Application number
KR1019940012702A
Other languages
English (en)
Other versions
KR950001909A (ko
Inventor
파푸디.매니어
레자모아잠미
시.죠셉모가브
Original Assignee
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모토로라 인코포레이티드 filed Critical 모토로라 인코포레이티드
Publication of KR950001909A publication Critical patent/KR950001909A/ko
Application granted granted Critical
Publication of KR100354578B1 publication Critical patent/KR100354578B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은 원소 금속과 그 도전성 금속 산화물을 포함하는 층(21, 161, 61, 81, 111, 121, 125, 133, 137)을 갖는 반도체소자를 포함하며, 상기 층은 반도체소자의 인접 영역보다 더 우선적으로 산화되거나 환원될 수 있다. 본 발명은 또한 반도체소자들을 형성하는 공정들을 포함한다. 도핑 영역(11)과 같은 기판 영역들, 실리콘함유층(132), 유전체층들(41, 101, 122, 134), 전극들(135), 배리어층들(141, 144), 접촉과 비어 플러그들(13, 142, 34, 132), 상호 접속부들(145), 및 강유전체 커패시터들은 상기 층들로 형성되거나 형성됨으로써 보호될 수도 있다. 본 발명에 사용될 수도 있는 원소 금속들과 그들의 도전성 금속 산화물들의 예로는 루테늄과 이산화루테늄, 레늄과 이산화레늄, 이리듐과 이산화이리듐, 오스뮴과 사산화오스뮴 등이 있다.

Description

환원/산화되는 도전성 물질을 갖는 반도체소자와 그 제조방법
발명 분야
본 발명은 반도체소자의 분야에 관한 것으로, 특히, 원소 금속과 그 도전성 금속 산화물의 층을 갖는 반도체소자에 관한 것이다.
발명의 배경
반도체소자들은 층이 산화되거나 환원되면 전기적 특성이 변하는 층을 가질 수도 있다. 기판 영역들, 실리콘 부재들(silicon members), 접촉부, 비어(via)들 및 상호 접속부들(interconnects) 등의 도전성 물질들에 대하여, 일반적으로는 산화가 방지되거나 적어도 최소화된다. 도전성 물질들로 이용되는 종래의 물질들로는 실리콘(단결정, 다결정 또는 비결정질), 금속들 및 금속함유 화합물들을 포함할 수도 있다. 이러한 물질들의 산화물들의 대부분은 절연체들이다. 바람직하지 않게도, 절연성 산화물들의 형성은 전기적인 개방들(electrical opens)을 야기할 수 있다.
어떤 반도체소자들에서는 환원제들(reducing agents)이 문제를 일으키기도한다. 산화 강유전체 물질들(oxide ferroelectric materials)을 유전체로 사용하는 커패시터들(capacitors)에서, 환원분위기(reducing atmosphere)는 강유전체를 열화시킬 수도 있다. 강유전체는 그 강유전성 특성들을 상실하여 사실상 강유전체 커패시터로서 쓸모 없게 될 수도 있다. 강유전체 커패시터들은 이러한 문제점에 대해 다른 많은 반도체소자보다 더 민감한 것으로 나타난다. 산화 기체들이 전혀없이 질소, 아르곤 또는 헬륨 등의 비교적 불활성 분위기에서 처리하는 것도 여전히 강유전체 커패시터를 열화시킬 수 있다.
강유전체 커패시터들뿐만 아니라, 다른 반도체소자들도 수소 등의 환원제들과 관련된 문제점들을 가질 수도 있다. 수소는 여러 종류들의 전기적으로 프로그램 가능한 판독 전용 메모리들(EPROMs ; electrically programmable read only memories), 특히, 전기적으로 소거가능 EPROMs(EEPOMs)의 열전자 열화(hot electron degradation)를 가속화할 수도 있다. 게이트 또는 터널 유전체층(tunnel dielectric layer)을 통한 핫 캐리어 이동(hot carrier transport)은 일반적으로 EEPROM이 가질 수 있는 사이클 수를 감소시킨다. 여기서, 한 사이클은 하나의 프로그램 단계와 소거 단계의 결합으로 이루어진다. 또한, 수소는 산소와 반응하여 수분을 형성할 수도 있다. EPROM에 수분이 존재하면 일반적으로 데이터 보존상의 문제들을 일으킨다.
발명의 개요
본 발명은 주면(primary surface), 제 1 영역 및 제 1 층을 갖는 기판을 포함하는 반도체소자에 관한 것이다. 제 1 영역은 주면에 인접한 기판 내에 배치되거나 기판 위에 배치된다. 제 1 층은 제 1 영역 위에 배치되고, 원소 금속과 그 도전성 금속 산화물을 포함한다. 원소 금속을 산화시키는 반응과 도전성 금속 산화물을 환원시키는 반응은 가역적(reversible)이다. 제 1 층은 제 1 영역보다 더 우선적으로 산화되거나 환원된다. 본 발명은 또한 반도체소자를 형성하는 공정을 포함한다.
본 발명의 또 다른 특징들과 장점들은 첨부된 도면들과 이하 상세한 설명에서 명백해질 것이다.
실시예에 대한 상세한 설명
본 발명은 실례에 의해 설명되고, 첨부된 도면들의 형태에 한정되지 않는다. 도면에서 같은 참조 부호들은 유사한 구성 요소들을 나타낸다.
본 발명은 원소 금속과 그 도전성 금속 산화물을 포함하는 물질을 갖는 반도체소자를 포함하는데, 여기서 상기 물질은 반도체소자의 인접영역보다 더 우선적으로 산화되거나 환원될 수 있다. 이 물질은 인접영역이 바람직하지 않게 산화되거나 환원될 가능성을 줄인다. 이 물질이 사용될 수 있는 적용들에 대해 일반적인 설명이 뒤따른다. 이하 설명된 적용들은 예시적인 것일 뿐이고 제한적인 것은 아니다.
(일반적인 설명)
영역을 산화시키거나 환원시킬 가능성을 줄이기 위해, 그러한 영역에 인접하여 배치되어야 할 물질을 결정하는데 깁스의 자유 에너지 변화이론(Gibbs free energy changes)이 사용된다. 예를 들어, 인접 영역이 환원되지 않는다면, 그 물질은 인접 영역에 비해 더 쉽게 환원되어야 하고, 인접 영역이 산화되지 않는다면, 그 물질은 인접 영역에 비해 더 쉽게 산화되어야 한다. 산화 상태의 변화가 물질의전기적 특성들을 변화시키기 때문에, 많은 물질들이 본 발명에 이용될 수 있는 것은 아니다. 예를 들어, 티타늄(titanium)은 도전체이며, 산화되어 산화티타늄(TiOx : 여기서 x는 2 이하임)을 형성한다. 일산화티타늄(TiO)은 반도체이며, 이 산화티타늄(TiO2)은 절연체이다. 그러므로, 티타늄 물질은 도전체로부터 반도체나 절연체로 변하거나 또는 그 역으로 변할 수도 있다. 이러한 변화들은 일반적으로 반도체소자 내에 원하지 않는 전기적 특성들을 야기한다. 도전체로부터 반도체나 절연체로 또는 그 역으로의 변형을 피하기 위하여, 그의 산화된 형태 및 환원된 형태 모두에서 물질은 모두 도전체들이 되거나, 모두 반도체들이 되거나, 모두 절연체들이 되어야 한다.
본 발명에 이용될 수 있는 물질의 범주로는 도전성 금속 산화물들을 형성할 수 있는 물질들이 있다. 루테늄(Ru ; Ruthenium), 레늄(Re ; rhenium), 이리듐(Ir; iridium) 및 오스뮴(Os ; osmium)은 도전성이 있으며, 이들은 산화되어, 각각 이산화루테늄(RuO2), 이산화레늄(RuO2)나 삼산화레늄(ReO3), 이산화이리듐(IrO2) 및 사산화오스뮴(OsO4)을 형성할 수 있다. 이들은 또한 도전성이 있다. 다음은 루테늄의 반응을 나타낸 것이다.
Ru + O2↔RuO2
양방향 화살표는 반응이 가역적임을 나타낸다. 루테늄은 산화되어 이산화루테늄을 형성할 수 있고 이산화루테늄은 환원되어 루테늄과 산소를 형성할 수 있다.
본 발명은 금속과 그 도전성 금속 산화물의 혼합물을 필요로 한다. 상기 혼합물은 단지 금속만을 갖거나 단지 도전성 금속 산화물만을 갖는 경우와 비교할 때 반응들이 보다 자유로이 가역적으로 될 수 있게 한다. 이 두 가지가 모두 존재하지 않으면, 혼합물을 형성하기 위해서 더 많은 에너지(extra energy)와 보다 중요하게는 더 긴 시간을 필요로 한다. 혼합물이 우선적으로 환원되어야 한다면, 인접영역을 환원시킬 가능성을 줄이기 위해 혼합물은 RuO2와 같은 충분한 양의 도전성 금속 산화물을 가져야 한다. 혼합물이 우선적으로 산화되어야 한다면, 인접층을 산화시킬 가능성을 줄이기 위해 혼합물은 Ru와 같은 충분한 양의 금속을 가져야 한다. 본 발명은 기판 영역들, 실리콘 부재들, 접촉부와 비어 플러그(via plug)들, 강유전체 커패시터들, 및 상호 접속부들을 포함하는 다양한 응용들에서 이용될 수도 있다. 이후 사용되는 바와 같이, "원소 금속"이라는 용어는 Ru, Re, Ir, Os, Pb, Cu 등과 같은 단일 원자의 금속 물질을 뜻한다. 어떤 원소 금속은 RuO2, ReO2, ReO3, IrO,2OsO4등의 도전성 금속 산화물들을 갖는다. 어떤 적용들에 대한 설명은 다음과 같다.
(접촉과 비어 플러그들 및 상호 접속부들)
본 발명은 반도체소자 내의 접촉 또는 비어 플러그들의 일부로서 또는 그와 함께 사용될 수도 있다. 상기 플러그는 아래에 있는 층이 산화되거나 환원될 가능성을 줄이는데 사용될 수도 있다. 제 1 도는 기판(10), 그 기판(10)내의 도핑영역(11), 패턴화된 산화물층(12) 및 실리콘 플러그(13)를 갖는 반도체소자의 일부를 도시한 단면도이다. 기판이 산화된다면, 실리콘 플러그(13)의 일부분이 이산화실리콘층을 형성할 것이다. 플러그(13) 위에 상호 접속부가 형성되기 전에, 상기 이산화실리콘층은 제거되어야 한다. 이산화실리콘층이 제거되면 또한 패턴화된 산화물층(12)의 일부도 제거될 수 있다. 그러므로, 산화 단계 전에 실리콘 플러그(13)를 보호하는 것이 유리하다.
제 2 도에 도시된 바와 같이, 산화물층(12) 위에 도전층(21)이 형성되어 실리콘 플러그(13) 위에 보호캡(protective cap)을 형성하도록 패턴화된다. 도전층(21)은 원소 금속과 그 도전성 금속 산화물의 혼합물을 포함한다. 도전층(21)은 원소 금속과 도전성 금속 산화물의 혼합물을 갖는 타깃(target)을 이용하여 스퍼터 침착법(sputter depositing)에 의해 형성될 수도 있다. 도전층이 Ru와 RuO2를 포함하면, 스퍼터 타깃에 있는 모든 루테늄 원자의 약 5 내지 95%는 Ru이고 그 타깃에 있는 루테늄 원자의 나머지는 RuO2가 된다. 이 경우, 스퍼터 타깃과 도전층(21)은 유사한 조성들을 갖는다. 도전층(21)은 또 다른 방법들을 사용하여 형성될 수도 있다. 예를 들면, Ru 타깃과 산소함유 플라즈마를 사용하는 반응 이온 스퍼터링법(reactive ion sputtering)이 도전층(21)을 침착하는데 이용될 수 있다. 그 외에도, 스퍼터 침착 또는 화학적 증착(chemical vapor deposition)에 의해 Ru층이 형성될 수 있고, 이어서 Ru의 일부만이 산화되어 RuO2로 변화될 수 있다. 또 다른 실시예에서는, Ru층과 RuO2층이 순차적으로 침착될 수도 있다. Ru 및 RuO2의 추가적인 층들이 침착될 수도 있다. 도전층(21)을 형성하는데 이용된 방법과 관계없이 도전층(21)내에 존재하는 모든 루테늄 원자의 약 5 내지 95%가 Ru이고도전층(21)내의 루테늄 원자의 나머지는 RuO2가 된다. 또 다른 실시예들에서, 도전층(21)은 Re와 이것의 어떤 산화물들, Ir과 IrO2, Os와 OsO4등을 포함할 수도 있다. 본 명세서에서 사용된 바와 같이, "Re와 이것의 어떤 산화물"이라는 용어는 Re와 ReO2, Re와 ReO3, 또는 Re와 ReO2와 ReO3를 포함한다.
도전층(21) 위에 차폐층(masking layer, 도시 안됨)이 형성되고, 종래의 리소그래픽 기술(lithographic technique)을 사용하여 패턴화된다. 도전층(21)은 도전층(21)의 노출부들을 이온 평삭(ion milling)함으로써 또는 도전층(21)의 노출부들을 플라즈마 에칭(plasma etching)함으로써 패턴화된다. 도전층(21)이 Ru와 RuO2를 포함하면, 플라즈마 에칭 화학(plasma etching chemistry)은 산소, 또는 사불화탄소(CF4; tetrafluoride) 등의 불소함유 화합물들을 포함할 수도 있다. 다른 물질들이 사용된다면, 또 다른 에칭 화학들이 사용될 수도 있다. 패턴화 단계 이후, 차폐층(도시 안됨)이 제거된다.
제 2 도에 도시된 바와 같이, 도전층(21)은 실리콘 플러그(13)를 덮는다. 도전층(21)은 이후의 산화 단계동안 실리콘 플러그(13)가 산화될 가능성을 줄인다. 도전층(21)에 있는 Ru는 산화되어 RuO2를 형성할 수도 있다. 실리콘 플러그(13)가 도전층(21) 아래에서 산화되도록 하기 위해서는, 산소는 도전층(21) 내의 Ru와 반응하기 전에 도전층(21)을 통과하여 이동하여야 한다. 또한 Ru가 산화될지라도 도전층(21)은 계속 도전성을 갖는다. 도전체인 티타늄은 산화되어 절연체인 이산화티타늄이 되기 때문에, 티타늄층은 도전층(21) 대신에 이용될 수 없다. 또 다른 실시예들에서, 상기 플러그(13)는 실리콘 대신에 금속과 그 도전성 금속 산화물을 포함할 수도 있다. 이러한 방법에서, 기판(10) 및 도핑 영역(11)의 산화가 보다 양호하게 방지될 수 있고, 플러그(13)를 통하여 전기 접속들이 유지될 수도 있다.
접촉과 비어 플러그들은 모두 본 발명을 사용하여 형성될 수도 있다. 예를 들어, 제 1 도에 도시된 플러그(13)는 플러그(13)에 인접한 기판내의 영역을 산화시킬 가능성을 줄일 수 있는 Ru와 RuO2를 포함할 수도 있다. 유사하게, 플러그(13)는 산화를 방지하기 위해 게이트 전극가 같은 실리콘 부재와 접촉할 수도 있다. 플러그(13)가 Ru와 RuO2를 포함한다면, 제 2 도에 도시된 도전층(21)은 필요하지 않게 된다. 기판내의 영역들로의 수소 이동이 우려되면, 플러그(13) 내의 모든 루테늄의 약 5 내지 95 원자%는 RuO2여야 한다.
상호 접속부에 대한 본 발명의 적용은 접촉 또는 비어 플러그들에 대한 적용과 유사하다. 제 3 도는 집적회로의 일부를 도시한 단면도이며, 상기 집적회로는 반도체기판(10), 상기 기판(10)내의 도핑 영역(11), 접촉구(contact opening)를 갖는 제 1 절연층(12), 질화티타늄층(141)을 포함하는 접촉구 내부에 있는 접촉 플러그 및 텅스텐층(142)을 포함한다. 제 2 절연층(143)은 제 1 절연층(12)과 접촉 플러그 위에 배치된다. 제 2 절연층(143)은 상호 접속용 채널을 포함한다. 제 2 절연층(143) 위와 상호 접속용 채널 내부에는 몰리브덴층(144)과 구리층(145)이 짐작된다. 기판이 화학적 및 기계적으로 연마(polishing)되어 상호접속용 채널의 밖에 있는 몰리브덴층(144)과 구리층(145)의 일부들을 제거하여 상호 접속부를 형성한다. 이러한 공정까지의 반도체소자의 형성은 종래의 방법들에 의해 행해진다.
구리인 경우의 문제점은 산화될 수도 있다는 것이다. 다음은 여러 가지 구리 화합물들을 형성하는 반응들을 나타낸다.
4Cu + 2O2↔2Cu2O + O2↔4CuO
제 4 도는 구리 화합물들의 환원/산화에 대한 산소 부분압의 대수(logarithm)와 온도 관계를 나타내는 그래프이다. 그래프에서 Y 축은 산소이 부분압의 대수(Log pO2)이며, 여기서 압력은 기압의 단위이다. 그래프는 3개의 곡선들을 갖는데, 그 중 2개는 구리 화합물들에 관한 것이다. 가장 위에 있는 곡선의 좌상부분(upper left-hand part)에서, 반응조건들은 CuO의 형성에 적합하다. 가장 위에 있는 곡선과 중간에 있는 곡선 사이의 영역에서, 반응조건들은 Cu2O의 형성에 적합하다. 중간에 있는 곡선의 우하측(lower right-hand side)에서, 반응조건들은 Cu의 형성에 적합하다. 온도 및 산소 부분압이 정해진 경우에, 어떤 생성물(Cu, Cu2O 또는 CuO)이 형성될 것인지를 예측할 수 있다. 예를 들어, 온도가 약 400 °K이고, Log pO2가 약 -60 이면, Cu가 형성될 것이다. 유사하게, 약 400 °K와 약 -20의 Log pO2인 경우에, CuO 가 형성될 것이다. 더 높은 온도에서는, Cu를 산화시키는데 더 높은 산소부분압이 필요하다는 것을 상기 곡선은 나타낸다.
본 발명의 발명자들은 Cu보다 더 쉽게 산화되는 물질을 배치함으로써 Cu가Cu2O 또는 CuO로 산화될 가능성을 줄일 것이라고 생각한다. 제 4 도에서 가장 아래에 있는 곡선은 Re와 ReO2의 경우이다. 이 곡선은 전술된 구리관련 곡선들과 유사하다. ReO2/ReO3의 곡선은 제 4 도에 도시되어 있지 않지만, 이 곡선은 Cu2O/Cu 곡선과 Re/ReO2곡선 사이에 있을 것이다. 제 4 도는 Cu가 Cu2O나 CuO로 산화되는 것에 비해 Re는 더 쉽게 ReO2로 산화된다는 것을 보여준다. 왜냐하면, Re는 주어진 온도에서 Cu에 비해 더 낮은 Log pO2에서 산화되기 때문이다. Re와 ReO2는 모두 도전성이 있고, Re와 ReO2의 층은 상호 접속부(145) 내의 Cu가 산화될 가능성을 줄이기 위해 상호 접속부(145) 위에서 사용될 수도 있다.
제 5 도에 도시된 바와 같이, 몰리브덴층(144)과 구리층(145) 위에 도전층(161)이 형성된다. 도전층(161)은 Re와 ReO2를 포함하는데, 도전층 내의 모든 레늄원자의 약 5 내지 95 원자%는 Re이고, 도전층 내의 레늄 원자의 나머지는 ReO2가 된다. 도전층(161)의 형성은 루테늄이 레늄에 의해 대체되는 것을 제외하고는 Ru와 ReO2에 대해 전술된 침착 방법 및 패턴화 방법을 사용하여 행해질 수도 있다. 제 6 도에 도시된 바와 같이, 도전층(161) 위에 패시베이션층(passivation layer)(171)이 형성되어, 실질적으로 완성된 집적회로를 형성한다. 필요하다면 또 다른 층들 및 전기 접촉부들(도시 안됨)이 형성될 수도 있다.
본 발명은 기판 위에 배치된 실리콘함유층(silicon-containing layer), 상기기판 위에 배치된 유전체층, 상기 기판 위에 배치된 배리어층 및 상기 기판 위에 배치된 게이트 전극들이나 커패시터 전극들 등의 전극들을 포함하는 반도체소자의 다른 부분들을 산화시키거나 환원시킬 가능성을 줄이는데 사용될 수 있다.
(강유전체 커패시터들)
본 발명은 강유전체 커패시터들을 형성하는 데에 사용될 수도 있다. 제 7 도는 반도체소자의 일부를 도시한 단면도인데, 상기 반도체소자는 반도체 기판(10); 소스/드레인 영역들(source/drain regions)(301), 게이트 유전체층(302) 및 게이트 전극(303)을 갖는 금속 산화물 반도체 트랜지스터(metal-oxide-semiconductor transistor)(30); 제 1 평탄화 절연층(a first planarized insulating layer)(32), 이산화티타늄층(33), 접촉 플러그(34), 및 약 500 내지 2000Å(옹스트롬)의 두께를 갖고 백금(platinum)을 포함하는 하부전극(35)을 포함한다. 이러한 공정까지 반도체소자를 형성하기 위해 종래의 기술이 사용된다. 이 산화티타늄층(33)과 하부전극(35)은 이어서 형성된 강유전체층과 접촉할 것이다. 이산화티타늄층(33)과 하부전극(35)은 다른 물질들로 대체되거나 다른 물질들과 함께 사용될 수도 있지만, 그러한 물질들은 강유전체층과 반응하지 않아야 하며, 또는 그 아래에 있는 실리콘함유층들이 강유전체층과 반응하는 것을 허용하지 않아야 한다. 또한, 이산화티타늄층(33)은 절연체로 작용할 것이다. 또 다른 실시예들에서, 이산화티타늄층(33)은 마그네슘, 지르코늄(zirconium), 탄탈륨 등의 산화물들을 포함할 수도 있다. 하부전극(35)은 도전체로 작용할 것이다. 또 다른 실시예들에서, 하부전극(35)은 팔라듐(palladium), 질화티타늄, 금속들 및/또는 그들의 도전성 금속 산화물들(상기 금속이 도전성 금속 산화물을 형성할 수 있다면) 등을 포함할 수도 있다.
두께가 약 700 내지 2000Å인 패턴화된 강유전체층(41)은 제 8 도에 도시된 바와 같이 하부전극(35) 위에 형성된다. 강유전체층(41)은 지르콘산 티탄산 납(lead zirconate titanate)(PZT)을 포함한다. "지르코늄(zirconium)"이라는 용어가 "지르콘산(zirconate)" 대신에 종종 사용되기도 하지만 이는 같은 물질이다. 강유전체층은 스핀 코팅법(spin coating) 스퍼터 침착법 또는 금속유기 화학적 증착법(metalorganic chemical vapor deposition)에 의해 침착된다. 강유전체층은 약 550 내지 750℃ 범위의 온도와 대기압력에서의 산화분위기(oxidizing ambient)내에서 어닐링된다. 어닐링 시간(annealing time)은 노(furnace)가 이용되는 경우에는 약 5 내지 30분이며, 금속 열처리(thermal processor)가 이용되는 경우에는 약 10 내지 300초이다. 산화분위기는 산소 그 자체만을 포함하거나 질소, 아르곤, 헬륨 등의 비교적 불활성인 기체들과 혼합된 산소를 포함할 수도 있다. 산소가 없는 비교적 불활성인 기체들(질소, 아르곤, 헬륨 등) 등과 같은 비산화분위기(non-oxidizing ambients)와 특히 수소 등의 환원분위기는 강유전체층이 이어서 산화 분위기에서 어닐링되지 않았다면 회피되어야 한다.
강유전체층(41) 위에는 차폐층(도시 안됨)이 형성된다. 강유전체층(41)은 습식 에칭법(wet etching technique) 또는 건식 에칭법에 의해 패턴화된다. 습식 에칭은 수불산(hydrofluoric acid), 질산(nitric acid) 및 과산화수소(hydrogen peroxide)를 포함하는 용액으로 행하여질 수도 있다. 용액은 에칭하는 동안 대략실온(room temperature)에서 유지된다. 건식 에칭은 플라즈마 에칭이나 이온 평삭을 사용하여 행하여질 수도 있다. 플라즈마 에칭의 경우 에칭 화학(etching chemistry)은 산소, 사불화탄소(CF4) 등과 같은 불소함유 화합물들, 및 사염화탄소(CCl4), 염소 분자(Cl2) 등과 같은 염소함유 화합물들을 포함한다. 패턴화 단계 이후, 차폐층(도시 안됨)이 제거되어, 제 8 도에 도시된 바와 같이 패턴화된 강유전체층(41)이 제공된다.
전술된 바와 같이, 강유전체 커패시터들에서의 한가지 문제점은 그들의 강유전체 특성들을 유지할 수 없다는 것이다. 비록 문제의 원인이 알려지지는 않았지만 강유전체층이 후속 공정 동안 적어도 부분적으로 환원될 가능성이 있다. PZT 내의 물질들 중, 납(lead)이 가장 쉽게 환원된다. 제 9 도는 그래프가 납 원소(Pb)와 산화 납(PbO)에 대한 하나의 곡선과 Ru와 RuO2에 대한 하나의 곡선을 갖는 것을 제외하고는 제 4 도와 유사하다. 곡선은, 더 높은 온도에서, PbO가 Pb로 환원되는 것을 막기 위해서는 더 높은 산소 부분압이 필요하다는 것을 나타낸다. 제 9 도는 RuO2가 Ru로 환원되는 것이 PbO가 Pb로 환원되는 것보다 더 쉽다는 것을 도시한다. Ru와 RuO2는 모두 도전성이 있으며, 모두 PZT와 그다지 반응하지 않는다. 그러므로, Ru와 RuO2는 강유전체 커패시터를 위한 상부전극으로서 사용될 수도 있다. 유사하게 Re와 그 산화물들 중 어느 하나, Ir과 IrO2, Os와 OsO4등이 상부전극으로 사용될 수도 있다. 상부전극은 금속 원소와 그 도전성 금속 산화물 모두를 포함해야 한다.
제 10 도를 보면, 패턴화된 상부전극(61)은 강유전체층(41)의 상측과 외측을 덮도록 형성된다. 상부전극(61)은 Ru와 RuO2를 포함하는데, 상부전극(61)에서 모든 루테늄 원자의 약 5 내지 95%가 RuO2이고, 상부전극(61)에서 루테늄 원자의 나머지는 Ru가 된다. 상부전극(61)이 강유전체층(41) 내의 PZT를 보호할 것이기 때문에, 상부전극(61)은 도전층(21, 161)에 비해 더 진한 RuO2농도를 갖는다. 상부전극(61)은 상부전극(61)의 형성에 대해 전술된 방법들 중 어느 한 방법을 사용하여 약 500 내지 5000Å의 두께를 갖는 층을 스퍼터 침착함으로써 형성된다. 상기 층이 Re와 그 산화물들 중 어느 하나, Ir와 IrO2, Os와 OsO4등을 포함하는 경우에 유사한 방법이 사용된다.
Ru와 RuO2의 층위에 차폐층(도시 안됨)이 형성되고, 종래의 리소그래픽 기술을 사용하여 패턴화된다. Ru와 RuO2의 층은 상기 층의 노출부를 이온 평삭하거나 플라즈마 에칭함으로써 패턴화된다. 층이 Ru와 RuO2를 포함하는 경우에, 플라즈마 에칭 화학은 산소나 사불화탄소(CF4) 등의 불소함유 화합물들을 포함할 수도 있다. 다른 물질들이 이용되는 경우에, 다른 에칭 화학들이 사용될 수도 있다. 패턴화 단계 이후에, 차폐층(도시 안됨)이 제거됨으로써 제 10 도에 도시된 바와 같이 상부전극(61)을 남긴다.
제 10 도에 도시된 바와 같이, 상부전극(61)은 강유전체층(41)의 상측과 외측을 보호한다. 상부전극(61) 내의 RuO2는 환원되어 Ru를 형성할 수도 있다. 상부전극(61)은 후속 공정 동안 강유전체층(41)이 환원될 가능성을 줄인다. 강유전체층(41)이 환원되기 위해서는 환원제가 RuO2를 환원시키지 않고 상부전극(61)을 통과하여 이동하여야 한다. 이러한 방법에서, 강유전체층(41)은 환원으로부터 더 양호하게 보호될 수도 있다. 다른 금속들과 그들의 도전성 금속 산화물들은 Ru와 RuO2의 층과 함께 사용되거나 대체될 수 있다.
제 11 도에 도시된 바와 같이, 실질적으로 완성된 집적회로가 형성된다. 제 2 평탄화된 절연층(71)이 이산화티타늄층(33) 및 상부전극(61) 위에 형성된다. 절연층(71) 내에 개구(opening)가 형성되어 상부전극(61)으로 연장된다. 도전성 플러그는 질화티타늄층(72) 및 텅스텐층(73)을 포함하는 상기 개구 내에 형성된다. 도전성 플러그에는 다른 물질들이 사용될 수도 있지만 Ru와 RuO2의 산화력과 환원력은 선택을 제한할 수도 있다. 도전성 플러그에 사용되는 물질은 도전성을 유지해야 한다. 질화티타늄 이외에, 상부전극(61)과 접촉하는 층은 티타늄 텅스텐, 텅스텐, 원소 금속들 및 그들의 전도성 금속 산화물들 등을 포함할 수도 있다. 상호 접속부(74)와 패시베이션층(75)은 도전성 플러그와 절연층(71) 위에 형성된다. 필요하다면, 다른 레벨간(interlevel) 절연층과 상호접속층들이 형성될 수도 있다. 게이트 전극(303)과 좌측 소스/드레인 영역(301) 등의 집적회로의 다른 부분들에 대한 전기 접속들이 형성되지만, 제 11 도에는 도시되어 있지 않다.
(보호층 적용들)
본 발명은 보호층의 형성에 이용될 수도 있다. 본 실시예가 강유전체층과 관련하여 설명되었을지라도, 보호층은 반도체소자들의 수와 무관하게 이용될 수도 있다. 질화실리콘은 양호한 수소 배리어(hydrogen barrier)이지만, 질화실리콘은 실리콘과 PZT 물질들 사이의 반응 가능성 때문에, PZT 층과 직접 접촉할 수는 없다. 또한, 선택된 침착 화학(deposition chemistry)에 따라, 질화실리콘층을 형성하는 동안 수소가 생성될 수도 있으며, 이는 강유전체층 내의 산화 화합물들을 환원시킬 수도 있다. 본 응용은 강유전체층이 질화실리콘을 포함하는 보호층들에 의해 실제로 둘러싸여질 수 있는 방법을 제시해 준다. 제 12 도는 원소 이리듐(Ir) 또는 이리듐(Ir)과 산화이리듐(IrO2)의 혼합물을 포함하는 하부전극(81) 및 제 1 절연층(80)을 포함하는 반도체소자의 일부를 도시한 단면도이다. 하부전극(81)은 금속들과 그들의 도전성 금속 산화물들을 포함하는 전술된 다른 층들과 유사하게 침착되고 패턴화된다. 패턴화된 제 2 절연층(91)은 제 1 절연층(80) 및 하부전극(81)의 일부 위에 형성된다. 제 13 도에 도시된 바와 같이, 질화실리콘층은 침착되고 이방적으로(anisotropically) 에칭되어, 질화물 측벽 스페이서들(nitride sidewall spacers)(92)을 형성한다. 이산화티타늄층도 제 13 도에 도시된 바와 같이 침착되고 이방적으로 에칭되어, 이산화티타늄 스페이서들(93)을 형성한다. 또다른 실시예에서, 이산화티타늄층은 마그네슘, 지르코늄 또는 탄탈륨 등의 산화물들로 대체되거나 함께 이용될 수도 있다. 선택적으로, 이산화티타늄층은 이방적으로 에칭될 필요가 없지만, 반도체소자의 모든 노출면들을 덮는다. 이러한 선택적인 실시예는 제 13 도에는 도시되어 있지 않다. 스페이서들을 형성하는 동안 수소가 생성될 수 있고, IrO2가 원래 존재하는 경우에 IrO2가 환원될 수 있다. 필요하다면, Ir의 일부를 IrO2로 산화시키기 위해 산화분위기를 이용하는 순간 어닐링(short annealing)이 실행될 수도 있다. 스페이서를 형성한 후, IrO2는 하부전극(81) 내의 모든 이리듐의 5 내지 96 원자% 사이로 구성되어야 한다.
제 14 도에 도시된 바와 같이, 란탄륨-도핑된 PZT를 포함하는 강유전체층(101)이 형성된다. 강유전체층(101)은 PZT를 포함하는 층들과 함께 전술된 방법들중 한 방법에 의해 침착된다. 강유전체층(101)을 포함하는 기판은 화학 기계적 연마(chemical-mechanical polishing)에 의해 패턴화된다. 절연층(91) 위에 있는 모든 강유전체층(101)이 제거되는 것을 보장하기 위해서, 강유전체층(101)은 수불산, 질산 및 과산화수소를 포함하는 용액을 사용하여 습식 에칭된다. 잔류 강유전체층(101)을 모두 제거하는 것 외에, 습식 에칭단계에서는 또한 개구 내에 있는 강유전체층(101)의 일부도 에칭하여, 강유전체층(101)이 이산화티타늄 스페이서들(93)과 하부전극(81)에만 확실히 접촉하게 한다. 강유전체층(101)을 포함하는 기판은 전술된 강유전체층(41)과 유사한 방식으로 어닐링된다.
제 15 도에 도시된 바와 같이, 원소 오스뮴(Os) 및 사산화오스뮴(OsO4)을 포함하는 상부전극(111)이 형성된다. OsO4는 상부전극(111) 내의 전체 오스뮴의 양 5내지 95 원자%로 구성되고, 상부 전극(111) 내의 오스뮴의 나머지는 Os가 된다. 상부전극(111)은 금속들과 그들의 금속 산화물들을 포함하는 전술된 다른 층들과 유사하게 침착되고 패턴화된다. 다른 층들과 전기 접촉부들을 강유전체 커패시터로 만들어지지만, 도면에는 도시되어 있지 않다.
이 실시예에서, 강유전체층은 금속들과 그들의 도전성 금속 산화물들을 포함하는 전극들(81, 111)을 갖는다. 질화물 스페이서들(92)은 강유전체층(101)의 측면들을 둘러싸지만, 강유전체층(101)과 접촉하지는 않는다. 질화물 스페이서들(92)이 수소 배리어로서 작용해야 하므로, 수소는 상기 측면들을 거쳐 강유전체층(101)과 접촉하지 않아야 한다. 질화물 스페이서들(92)이 강유전체층(101) 보다 먼저 형성되었기 때문에, 질화물 스페이서를 형성하는 동안 생성된 수소에 의해 강유전체층(101)이 환원되지는 않는다. 이산화티타늄 스페이서들(93)은 질화물 스페이서들(92)과 강유전체층(101)을 분리시킨다. 그러므로 질화물 스페이서들(92)내의 실리콘은 강유전체층(101)과 반응하지 않는다. 전극들(81, 111)과 질화실리콘 스페이서들(92)은 강유전체층(101)을 실제로 둘러싸고 있다. 이러한 실시예에서, 강유전체층(101)이 환원될 가능성은 종래의 강유전체 커패시터들에서보다 적다.
제 16 도는 보호된 강유전체층을 갖는 또 다른 실시예를 포함한다. 제 16 도는 산화물층(80)과 제 1 질화실리콘층(82)을 갖는다. Re와 ReO2를 포함하는 도전층(121)과, PZT를 포함하는 강유전체층(122)은 제 1 질화실리콘층(82) 위에 형성된다. 도전층(121)은 하부전극으로서 작용하고, 도전층(121) 내의 ReO2는 강유전체층(122)을 환원시킬 가능성을 줄인다. 상기 층들(121, 122)은 이온 평삭을 사용하여 패턴화된다. 이온 평삭(ion milling)은 상기 층들(121, 122)이 서로 일치하도록 상기 층들(121, 122)을 패턴화한다. 이산화티타늄층(123)과 제 2 질화실리콘층(124)은 상기 층들(121, 122)을 포함하는 절연층(80) 위에 형성된다. 상기 층들(123, 124)은 이방적으로 에칭되어 측벽 스페이서들을 형성한다. 측벽 스페이서들을 형성하기 위하여 에칭은 하나 이상의 단계들로 실행될 수도 있다. 질화실리콘의 침착은 강유전체층 내의 PbO를 환원시킬 수도 있는 수소를 생성한다. 스페이서들이 형성된 후에, 강유전체층(122)을 포함하는 기판의 산화분위기에서 어닐링된다. 이러한 어닐링은 전술된 강유전체층(41)에 사용된 어닐링과 유사하다. Ru와 RuO2를 포함하는 상부전극(125)은 강유전체층(122)가 측벽 스페이서들 위에 형성된다. 상부전극(125) 내의 RuO2는 강유전체층(122)을 환원할 가능성을 줄인다. 하부전극으로서 작용하는 도전층(121)과 강유전체층(122)은 제 1 질화실리콘층(82), 측벽 스페이서들의 제 2 질화실리콘층(124) 및 상부전극(125)에 의해 실제로 둘러싸인다. 강유전체 커패시터들에 대한 열화(degradation)의 문제들이 하부전극에 관련된 것인지 강유전체층에 관련된 것인지 완전하게 알려지지 않았기 때문에, 이러한 실시예는 하부전극과 강유전체층이 다른 실시예들에서보다 더 조심스럽게 둘러싸여 있으므로 열화의 문제들에 대하여 효율적일 수도 있다.
제 17 도는 환원제들로부터 강유전체 커패시터들을 보호하도록 강유전체 커패시터와 차폐층(shielding)들을 갖은 반도체소자의 일부를 도시한 단면도이다. 기판은 제 1 절연층(130)과 이산화티타늄층(131)을 포함한다. 폴리실리콘 플러그(132)는 커패시터의 제 1 전극을 규정하는 Ru와 RuO2등의 제 1 도전층(133)으로 덮여있다. 강유전체층(134)은 제 1 도전층(133) 위에 배치되고, 백금층(135)이 강유전체층(134) 위에 배치된다. 백금층(135)은 커패시터에 대한 제 2 전극으로서 작용한다. 강유전체층(134)의 어닐링을 포함하는 이러한 공정까지의 반도체소자의 형성은 종래와 같다. 제 2 절연층(136)은 전극 위에 형성되며, 그 두께는 백금층(135)과 이어서 형성될 차폐층 사이에 용량성 결합(capacitive coupling)이 생긴다하더라도 약간만 있을 정도로 충분히 두껍다. 일반적으로, 제 2 절연층(136)은 적어도 약 5000Å의 두께를 갖는다. 제 2 절연층(136)을 포함하는 기판은 산화분위기에서 어닐링되어, 제 2 절연층(136) 내에 가두어 질 수도 있는 수소의 양을 줄이게 된다.
차폐층들(137, 138)은 제 2 절연층(136) 위에 형성된다. 차폐층(137)은 층(61)과 유사하게 Ru와 RuO2의 혼합물을 포함한다. 차폐층(138)은 질화실리콘을 포함하며, 스퍼터 침착법이나 플라즈마 강화된 화학적 증착법에 의해 형성된다. 질화실리콘 침착 동안 존재하는 수소의 양과 온도는 층(137) 내의 RuO2와 Ru의 환원을 최소화하기 위해 상대적으로 낮아야 한다. 층(138)의 침착 후에, 기판은 산화분위기에서 어닐링되어 층(137) 내의 Ru의 일부를 산화시키는 것을 돕고, 층(138) 내에 존재할 수도 있는 모든 핀홀들(pinholes)을 막는다. 수소 등의 환원제의 경우, 강유전체 커패시터를 방해하기 위해서는, 환원제가 층(138)을 통과해야 할뿐만 아니라 층(137) 내의 RuO2를 Ru로 환원시키지 않고 층(137)을 통과해야 한다. 이러 한 실시예는 양호한 수소 배리어를 예시할 뿐만 아니라, 바람직하다면, 차폐층들이 반도체소자 내에서 전기적으로 관여하지 않아야 한다는 것을 나타낸다.
전술한 명세서에서, 본 발명은 특정한 실시예를 참조로 하여 설명되었다. 그러나, 첨부된 청구범위에 기재된 본 발명의 범위와 정신을 벗어나지 않고 여러변경들 및 변화들이 이루어질 수 있음이 명백할 것이다. 따라서, 본 명세서 및 도면들은 제한적이기보다는 예시적인 것으로 취급되어야 한다.
제 1 도 및 제 2 도는 각각 본 발명의 일 실시예에 따라 접촉 플러그 위에 있는 원소 금속과 그 도전성 금속 산화물을 포함하는 금속 화합물을 갖는 층을 형성하는 여러 공정 단계들에서의 기판의 일부를 도시한 단면도.
제 3 도, 제 5 도 및 제 6 도는 각각 본 발명의 또 다른 실시예에 따라 상호 접속부 위에 있는 원소 금속과 그 도전성 금속 산화물을 포함하는 금속 화합물을 갖는 층을 형성하는 여러 공정 단계들에서의 기판의 일부를 도시한 단면도.
제 4 도 및 제 9 도는 각각 여러 물질들과 그들의 산화 상태들을 보여주기 위해 물질에서의 산소의 부분압(partial pressure)과 물질의 온도의 대수치를 그래프로 도시한 도면.
제 7 도, 제 8 도, 제 10 도 및 제 11 도는 각각 본 발명의 또 다른 실시예에 따라 원소 금속과 그 도전성 금속 산화물을 포함하는, 강유전체 캐패시터용 전극을 형성하는 여러 공정 단계들에서의 기판의 일부를 도시한 단면도.
제 12 도 내지 제 17 도는 각각 본 발명의 또 다른 실시예에 따라 원소 금속과 그 도전성 금속 산화물을 포함하는 층을 설명하기 위하여 기판의 일부를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 기판 11 : 도핑 영역
13 : 실리콘 플러그 21, 161 : 도전층
34 : 접촉 플러그 35 : 하부전극
41 : 강유전체층 141 : 질화티타늄층
142 : 텅스턴층 145 : 상호 접속부

Claims (3)

  1. 반도체 기판;
    상기 반도체 기판 위에 배치되며, 구리(copper)를 포함하는 상호 접속부; 및
    상기 상호 접속부 위에 있는 제 1 층을 포함하고,
    상기 제 1 층은 원소 금속 및 그의 도전성 금속 산화물을 포함하는 혼합물을 가지며;
    상기 원소 금속은 상기 상호 접속부가 산화되는 것보다 더 우선적으로 산화되어 그의 도전성 금속 산화물이 될 수 있는 반도체소자.
  2. 강유전체층;
    상기 강유전체층 위에 있는 전극; 및
    상기 전극 위에 있는 차폐층(shielding layer)을 포함하고,
    상기 차폐층은 상기 전극으로부터 이격되어 분리되며,
    상기 차폐층은 상기 강유전체층의 상부 및 측면들을 둘러싸고,
    상기 차폐층은 원소 금속과 그의 도전성 금속 산화물을 포함하는 혼합물을 가지며,
    상기 도전성 금속 산화물은 상기 강유전체층이 환원되는 것보다 더 우선적으로 환원되어 상기 원소 금속이 될 수 있는, 강유전체 커패시터.
  3. 강유전체 커패시터를 형성하는 방법에 있어서, 상기 방법은;
    강유전체층을 형성하는 단계;
    원소 금속 및 그의 도전성 금속 산화물을 포함하는 혼합물을 가지는 도전층을 상기 강유전체층 위에 형서하는 단계; 및
    상기 강유전체층 및 도전층들을 환원 분위기에 노출시키는 단계를 포함하며,
    상기 도전성 금속 산화물은 상기 강유전체층이 환원되는 것보다 더 우선적으로 환원되어 상기 원소 금속이 되는 강유전체 커패시터 형성하는 방법.
KR1019940012702A 1993-06-07 1994-06-07 환원/산화되는도전성물질을갖는반도체소자와그제조방법 KR100354578B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/072,012 US5407855A (en) 1993-06-07 1993-06-07 Process for forming a semiconductor device having a reducing/oxidizing conductive material
US072,012 1993-06-07

Publications (2)

Publication Number Publication Date
KR950001909A KR950001909A (ko) 1995-01-04
KR100354578B1 true KR100354578B1 (ko) 2002-12-18

Family

ID=22105010

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940012702A KR100354578B1 (ko) 1993-06-07 1994-06-07 환원/산화되는도전성물질을갖는반도체소자와그제조방법

Country Status (8)

Country Link
US (2) US5407855A (ko)
EP (1) EP0629002B1 (ko)
JP (1) JPH0799290A (ko)
KR (1) KR100354578B1 (ko)
CN (1) CN1093319C (ko)
DE (1) DE69433582T2 (ko)
SG (1) SG69959A1 (ko)
TW (1) TW278208B (ko)

Families Citing this family (125)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5407855A (en) * 1993-06-07 1995-04-18 Motorola, Inc. Process for forming a semiconductor device having a reducing/oxidizing conductive material
US5439840A (en) * 1993-08-02 1995-08-08 Motorola, Inc. Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric
US6052271A (en) * 1994-01-13 2000-04-18 Rohm Co., Ltd. Ferroelectric capacitor including an iridium oxide layer in the lower electrode
JP2956485B2 (ja) * 1994-09-07 1999-10-04 日本電気株式会社 半導体装置の製造方法
US5563762A (en) * 1994-11-28 1996-10-08 Northern Telecom Limited Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit
US6271077B1 (en) 1995-03-27 2001-08-07 Fujitsu Limited Thin film deposition method, capacitor device and method for fabricating the same, and semiconductor device and method for fabricating the same
US5874364A (en) * 1995-03-27 1999-02-23 Fujitsu Limited Thin film deposition method, capacitor device and method for fabricating the same, and semiconductor device and method for fabricating the same
JP3526651B2 (ja) * 1995-04-28 2004-05-17 ローム株式会社 半導体装置および配線方法
KR0172772B1 (ko) * 1995-05-17 1999-03-30 김주용 반도체 장치의 확산장벽용 산화루테늄막 형성 방법
KR0147639B1 (ko) * 1995-05-29 1998-08-01 김광호 고유전율 캐패시터의 하부전극 형성방법
CN1054702C (zh) * 1995-06-26 2000-07-19 现代电子产业株式会社 制造半导体器件电容器的方法
US5739049A (en) * 1995-08-21 1998-04-14 Hyundai Electronics Industries Co., Ltd. Method for fabricating semiconductor device having a capacitor and a method of forming metal wiring on a semiconductor substrate
US5631804A (en) * 1995-11-13 1997-05-20 Micron Technology, Inc. Contact fill capacitor having a sidewall that connects the upper and lower surfaces of the dielectric and partially surrounds an insulating layer
KR100200299B1 (ko) * 1995-11-30 1999-06-15 김영환 반도체 소자 캐패시터 형성방법
US6388272B1 (en) 1996-03-07 2002-05-14 Caldus Semiconductor, Inc. W/WC/TAC ohmic and rectifying contacts on SiC
US5929523A (en) * 1996-03-07 1999-07-27 3C Semiconductor Corporation Os rectifying Schottky and ohmic junction and W/WC/TiC ohmic contacts on SiC
US5926359A (en) 1996-04-01 1999-07-20 International Business Machines Corporation Metal-insulator-metal capacitor
US5744376A (en) * 1996-04-08 1998-04-28 Chartered Semiconductor Manufacturing Pte, Ltd Method of manufacturing copper interconnect with top barrier layer
US6100196A (en) * 1996-04-08 2000-08-08 Chartered Semiconductor Manufacturing Ltd. Method of making a copper interconnect with top barrier layer
JP3388089B2 (ja) * 1996-04-25 2003-03-17 シャープ株式会社 不揮発性半導体メモリ素子の製造方法
US5973342A (en) * 1996-04-25 1999-10-26 Rohm Co., Ltd. Semiconductor device having an iridium electrode
JP3452763B2 (ja) 1996-12-06 2003-09-29 シャープ株式会社 半導体記憶装置および半導体記憶装置の製造方法
US5807774A (en) * 1996-12-06 1998-09-15 Sharp Kabushiki Kaisha Simple method of fabricating ferroelectric capacitors
JP3454058B2 (ja) * 1996-12-11 2003-10-06 富士通株式会社 半導体メモリおよびその製造方法
JP3299909B2 (ja) * 1997-02-25 2002-07-08 シャープ株式会社 酸化物導電体を用いた多層構造電極
US5773314A (en) * 1997-04-25 1998-06-30 Motorola, Inc. Plug protection process for use in the manufacture of embedded dynamic random access memory (DRAM) cells
US6287637B1 (en) * 1997-07-18 2001-09-11 Ramtron International Corporation Multi-layer approach for optimizing ferroelectric film performance
JP3484324B2 (ja) 1997-07-29 2004-01-06 シャープ株式会社 半導体メモリ素子
US5910880A (en) 1997-08-20 1999-06-08 Micron Technology, Inc. Semiconductor circuit components and capacitors
JP3090198B2 (ja) * 1997-08-21 2000-09-18 日本電気株式会社 半導体装置の構造およびその製造方法
JP3319994B2 (ja) * 1997-09-29 2002-09-03 シャープ株式会社 半導体記憶素子
JPH11111753A (ja) * 1997-10-01 1999-04-23 Mitsubishi Electric Corp 半導体装置
JP3445925B2 (ja) * 1997-10-07 2003-09-16 シャープ株式会社 半導体記憶素子の製造方法
US6130102A (en) * 1997-11-03 2000-10-10 Motorola Inc. Method for forming semiconductor device including a dual inlaid structure
JPH11145410A (ja) * 1997-11-13 1999-05-28 Toshiba Corp 半導体装置およびその製造方法
JP3212930B2 (ja) * 1997-11-26 2001-09-25 日本電気株式会社 容量及びその製造方法
DE69839043T2 (de) * 1997-12-10 2009-01-22 Nxp B.V. Halblerteranordnung und verfahren zur herstellung
US6344413B1 (en) 1997-12-22 2002-02-05 Motorola Inc. Method for forming a semiconductor device
KR100533991B1 (ko) 1997-12-27 2006-05-16 주식회사 하이닉스반도체 반도체 장치의 고유전체 캐패시터 제조방법
KR100436058B1 (ko) 1997-12-27 2004-12-17 주식회사 하이닉스반도체 강유전체 캐패시터 형성 방법
KR100458084B1 (ko) * 1997-12-27 2005-06-07 주식회사 하이닉스반도체 누설전류가 감소된 하부전극을 갖는 강유전체 커패시터 형성 방법
JP3976288B2 (ja) * 1998-01-21 2007-09-12 ローム株式会社 半導体装置および半導体装置の製造方法
KR100404649B1 (ko) * 1998-02-23 2003-11-10 가부시끼가이샤 히다치 세이사꾸쇼 반도체장치 및 그 제조방법
US6191443B1 (en) 1998-02-28 2001-02-20 Micron Technology, Inc. Capacitors, methods of forming capacitors, and DRAM memory cells
US6162744A (en) * 1998-02-28 2000-12-19 Micron Technology, Inc. Method of forming capacitors having high-K oxygen containing capacitor dielectric layers, method of processing high-K oxygen containing dielectric layers, method of forming a DRAM cell having having high-K oxygen containing capacitor dielectric layers
JP3116897B2 (ja) * 1998-03-18 2000-12-11 日本電気株式会社 微細配線形成方法
US6156638A (en) 1998-04-10 2000-12-05 Micron Technology, Inc. Integrated circuitry and method of restricting diffusion from one material to another
US6730559B2 (en) * 1998-04-10 2004-05-04 Micron Technology, Inc. Capacitors and methods of forming capacitors
US6130103A (en) * 1998-04-17 2000-10-10 Symetrix Corporation Method for fabricating ferroelectric integrated circuits
US5998258A (en) * 1998-04-22 1999-12-07 Motorola, Inc. Method of forming a semiconductor device having a stacked capacitor structure
US6181012B1 (en) * 1998-04-27 2001-01-30 International Business Machines Corporation Copper interconnection structure incorporating a metal seed layer
US6165834A (en) * 1998-05-07 2000-12-26 Micron Technology, Inc. Method of forming capacitors, method of processing dielectric layers, method of forming a DRAM cell
US6255186B1 (en) 1998-05-21 2001-07-03 Micron Technology, Inc. Methods of forming integrated circuitry and capacitors having a capacitor electrode having a base and a pair of walls projecting upwardly therefrom
JPH11354637A (ja) * 1998-06-11 1999-12-24 Oki Electric Ind Co Ltd 配線の接続構造及び配線の接続部の形成方法
US6156619A (en) * 1998-06-29 2000-12-05 Oki Electric Industry Co., Ltd. Semiconductor device and method of fabricating
US5918120A (en) * 1998-07-24 1999-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines
US6452271B2 (en) * 1998-07-31 2002-09-17 Micron Technology, Inc. Interconnect component for a semiconductor die including a ruthenium layer and a method for its fabrication
US6271131B1 (en) 1998-08-26 2001-08-07 Micron Technology, Inc. Methods for forming rhodium-containing layers such as platinum-rhodium barrier layers
US6133159A (en) 1998-08-27 2000-10-17 Micron Technology, Inc. Methods for preparing ruthenium oxide films
US5962716A (en) * 1998-08-27 1999-10-05 Micron Technology, Inc. Methods for preparing ruthenium and osmium compounds
US6541067B1 (en) * 1998-08-27 2003-04-01 Micron Technology, Inc. Solvated ruthenium precursors for direct liquid injection of ruthenium and ruthenium oxide and method of using same
US6197628B1 (en) 1998-08-27 2001-03-06 Micron Technology, Inc. Ruthenium silicide diffusion barrier layers and methods of forming same
US6074945A (en) * 1998-08-27 2000-06-13 Micron Technology, Inc. Methods for preparing ruthenium metal films
US6517616B2 (en) * 1998-08-27 2003-02-11 Micron Technology, Inc. Solvated ruthenium precursors for direct liquid injection of ruthenium and ruthenium oxide
US6323081B1 (en) 1998-09-03 2001-11-27 Micron Technology, Inc. Diffusion barrier layers and methods of forming same
US6284655B1 (en) 1998-09-03 2001-09-04 Micron Technology, Inc. Method for producing low carbon/oxygen conductive layers
US6239028B1 (en) * 1998-09-03 2001-05-29 Micron Technology, Inc. Methods for forming iridium-containing films on substrates
US6204203B1 (en) 1998-10-14 2001-03-20 Applied Materials, Inc. Post deposition treatment of dielectric films for interface control
US6537461B1 (en) * 2000-04-24 2003-03-25 Hitachi, Ltd. Process for treating solid surface and substrate surface
JP3114710B2 (ja) 1998-11-30 2000-12-04 日本電気株式会社 強誘電体メモリ及びその製造方法
JP2000174219A (ja) * 1998-12-01 2000-06-23 Rohm Co Ltd 強誘電体メモリ装置およびその製造方法
JP3655113B2 (ja) * 1998-12-28 2005-06-02 シャープ株式会社 半導体記憶装置の製造方法
US20010013660A1 (en) * 1999-01-04 2001-08-16 Peter Richard Duncombe Beol decoupling capacitor
JP4221100B2 (ja) * 1999-01-13 2009-02-12 エルピーダメモリ株式会社 半導体装置
US6320263B1 (en) * 1999-02-18 2001-11-20 Advanced Micro Devices, Inc. Semiconductor metalization barrier and manufacturing method therefor
US6316797B1 (en) 1999-02-19 2001-11-13 Advanced Technology Materials, Inc. Scalable lead zirconium titanate(PZT) thin film material and deposition method, and ferroelectric memory device structures comprising such thin film material
US6421223B2 (en) * 1999-03-01 2002-07-16 Micron Technology, Inc. Thin film structure that may be used with an adhesion layer
US6348709B1 (en) * 1999-03-15 2002-02-19 Micron Technology, Inc. Electrical contact for high dielectric constant capacitors and method for fabricating the same
US6329286B1 (en) 1999-04-27 2001-12-11 Micron Technology, Inc. Methods for forming conformal iridium layers on substrates
US6190963B1 (en) * 1999-05-21 2001-02-20 Sharp Laboratories Of America, Inc. Composite iridium-metal-oxygen barrier structure with refractory metal companion barrier and method for same
KR100333667B1 (ko) 1999-06-28 2002-04-24 박종섭 강유전체 메모리 소자의 캐패시터 제조 방법
DE19937503C1 (de) 1999-08-09 2001-01-04 Siemens Ag Verfahren zum Ätzen von wismuthaltigen Oxidfilmen
JP3545279B2 (ja) * 1999-10-26 2004-07-21 富士通株式会社 強誘電体キャパシタ、その製造方法、および半導体装置
JP2001144090A (ja) * 1999-11-11 2001-05-25 Nec Corp 半導体装置の製造方法
DE10000005C1 (de) * 2000-01-03 2001-09-13 Infineon Technologies Ag Verfahren zur Herstellung eines ferroelektrischen Halbleiterspeichers
US7005695B1 (en) 2000-02-23 2006-02-28 Micron Technology, Inc. Integrated circuitry including a capacitor with an amorphous and a crystalline high K capacitor dielectric region
US6380080B2 (en) 2000-03-08 2002-04-30 Micron Technology, Inc. Methods for preparing ruthenium metal films
US7061111B2 (en) * 2000-04-11 2006-06-13 Micron Technology, Inc. Interconnect structure for use in an integrated circuit
US6420267B1 (en) * 2000-04-18 2002-07-16 Infineon Technologies Ag Method for forming an integrated barrier/plug for a stacked capacitor
JP2001308288A (ja) * 2000-04-27 2001-11-02 Sharp Corp 半導体装置の製造方法および半導体装置
US6429127B1 (en) 2000-06-08 2002-08-06 Micron Technology, Inc. Methods for forming rough ruthenium-containing layers and structures/methods using same
US6423632B1 (en) 2000-07-21 2002-07-23 Motorola, Inc. Semiconductor device and a process for forming the same
DE10041685C2 (de) * 2000-08-24 2002-06-27 Infineon Technologies Ag Verfahren zur Herstellung eines mikroelektronischen Bauelements
US6660631B1 (en) * 2000-08-31 2003-12-09 Micron Technology, Inc. Devices containing platinum-iridium films and methods of preparing such films and devices
JP4025829B2 (ja) * 2000-09-18 2007-12-26 富士通株式会社 半導体装置及びその製造方法
US6958508B2 (en) 2000-10-17 2005-10-25 Matsushita Electric Industrial Co., Ltd. Ferroelectric memory having ferroelectric capacitor insulative film
JP2002260951A (ja) * 2000-12-28 2002-09-13 Denso Corp 積層型誘電素子及びその製造方法，並びに電極用ペースト材料
KR100359299B1 (en) * 2001-03-26 2002-11-07 Samsung Electronics Co Ltd Semiconductor memory device having resist pattern and method for forming metal contact thereof
US6531324B2 (en) * 2001-03-28 2003-03-11 Sharp Laboratories Of America, Inc. MFOS memory transistor & method of fabricating same
WO2002084685A1 (en) * 2001-04-11 2002-10-24 Kyocera Wireless Corporation Tunable ferro-electric filter
US6858904B2 (en) * 2001-08-30 2005-02-22 Micron Technology, Inc. High aspect ratio contact structure with reduced silicon consumption
US20030042614A1 (en) * 2001-08-30 2003-03-06 Ammar Deraa Metal silicide adhesion layer for contact structures
US6787831B2 (en) * 2002-01-15 2004-09-07 Infineon Technologies Aktiengesellschaft Barrier stack with improved barrier properties
US6583507B1 (en) * 2002-04-26 2003-06-24 Bum Ki Moon Barrier for capacitor over plug structures
JP4636834B2 (ja) * 2002-11-13 2011-02-23 パナソニック株式会社 半導体装置及びその製造方法
US7026714B2 (en) * 2003-03-18 2006-04-11 Cunningham James A Copper interconnect systems which use conductive, metal-based cap layers
WO2005074032A1 (ja) * 2004-01-28 2005-08-11 Fujitsu Limited 半導体装置及びその製造方法
US7189431B2 (en) * 2004-09-30 2007-03-13 Tokyo Electron Limited Method for forming a passivated metal layer
US8298909B2 (en) 2006-12-27 2012-10-30 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same
KR100881717B1 (ko) * 2006-12-27 2009-02-06 주식회사 하이닉스반도체 캐패시터 및 그 제조 방법
KR100823168B1 (ko) * 2007-01-08 2008-04-18 삼성전자주식회사 강유전체 메모리 장치 및 그 형성 방법
JP2008218782A (ja) 2007-03-06 2008-09-18 Seiko Epson Corp 半導体装置及びその製造方法
US7655556B2 (en) 2007-03-23 2010-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures for semiconductor devices
US9385034B2 (en) * 2007-04-11 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Carbonization of metal caps
KR100869343B1 (ko) 2007-08-31 2008-11-19 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR20090074396A (ko) * 2008-01-02 2009-07-07 삼성전자주식회사 강유전체를 이용한 정보저장매체, 그 제조방법, 및 이를채용한 정보저장장치
CN101630667A (zh) * 2008-07-15 2010-01-20 中芯国际集成电路制造(上海)有限公司 形成具有铜互连的导电凸块的方法和系统
US8120117B2 (en) * 2009-05-01 2012-02-21 Kabushiki Kaisha Toshiba Semiconductor device with metal gate
US20140179512A1 (en) * 2012-12-20 2014-06-26 Sunpower Technologies Llc Photocatalyst for the production of hydrogen
CN103219225A (zh) * 2013-03-29 2013-07-24 河北大学 用于硅基铁电电容器集成的一种阻挡层材料及集成方法
US10727070B2 (en) 2016-03-21 2020-07-28 International Business Machines Corporation Liner-less contact metallization
US9653311B1 (en) * 2016-05-13 2017-05-16 Applied Materials, Inc. 3D NAND staircase CD fabrication utilizing ruthenium material
US10312137B2 (en) 2016-06-07 2019-06-04 Applied Materials, Inc. Hardmask layer for 3D NAND staircase structure in semiconductor applications
JP7330046B2 (ja) * 2019-09-30 2023-08-21 東京エレクトロン株式会社 基板処理方法、及び基板処理装置
US11177171B2 (en) 2019-10-01 2021-11-16 International Business Machines Corporation Encapsulated top via interconnects

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0478799A1 (en) * 1990-04-24 1992-04-08 Ramtron International Corporation Semiconductor device having ferroelectric material and method of producing the same
US5142437A (en) * 1991-06-13 1992-08-25 Ramtron Corporation Conducting electrode layers for ferroelectric capacitors in integrated circuits and method

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3657029A (en) * 1968-12-31 1972-04-18 Texas Instruments Inc Platinum thin-film metallization method
US4851895A (en) * 1985-05-06 1989-07-25 American Telephone And Telegraph Company, At&T Bell Laboratories Metallization for integrated devices
US5005102A (en) * 1989-06-20 1991-04-02 Ramtron Corporation Multilayer electrodes for integrated circuit capacitors
US4982309A (en) * 1989-07-17 1991-01-01 National Semiconductor Corporation Electrodes for electrical ceramic oxide devices
US5003428A (en) * 1989-07-17 1991-03-26 National Semiconductor Corporation Electrodes for ceramic oxide capacitors
EP0415750B1 (en) * 1989-08-30 1994-11-09 Nec Corporation Thin-film capacitors and process for manufacturing the same
JPH04364759A (ja) * 1991-06-12 1992-12-17 Kawasaki Steel Corp 半導体装置及びその製造方法
US5285017A (en) * 1991-12-31 1994-02-08 Intel Corporation Embedded ground plane and shielding structures using sidewall insulators in high frequency circuits having vias
US5407855A (en) * 1993-06-07 1995-04-18 Motorola, Inc. Process for forming a semiconductor device having a reducing/oxidizing conductive material

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0478799A1 (en) * 1990-04-24 1992-04-08 Ramtron International Corporation Semiconductor device having ferroelectric material and method of producing the same
US5142437A (en) * 1991-06-13 1992-08-25 Ramtron Corporation Conducting electrode layers for ferroelectric capacitors in integrated circuits and method

Also Published As

Publication number Publication date
CN1107611A (zh) 1995-08-30
TW278208B (ko) 1996-06-11
KR950001909A (ko) 1995-01-04
EP0629002B1 (en) 2004-03-03
US5407855A (en) 1995-04-18
JPH0799290A (ja) 1995-04-11
DE69433582T2 (de) 2005-02-17
CN1093319C (zh) 2002-10-23
SG69959A1 (en) 2000-01-25
US5510651A (en) 1996-04-23
EP0629002A1 (en) 1994-12-14
DE69433582D1 (de) 2004-04-08

Similar Documents

Publication Publication Date Title
KR100354578B1 (ko) 환원/산화되는도전성물질을갖는반도체소자와그제조방법
US5773314A (en) Plug protection process for use in the manufacture of embedded dynamic random access memory (DRAM) cells
KR100308241B1 (ko) 반도체장치의 제조방법
KR100309077B1 (ko) 삼중 금속 배선 일 트랜지스터/일 커패시터 및 그 제조 방법
US7023037B2 (en) Integrated circuit devices having dielectric regions protected with multi-layer insulation structures
US6207465B1 (en) Method of fabricating ferroelectric integrated circuit using dry and wet etching
KR100355948B1 (ko) 반도체 기억장치 및 그 제조방법
US6936478B2 (en) Ferroelectric capacitor with dielectric lining, semiconductor memory device employing same, and fabrication methods thereof
EP1006582B1 (en) Semiconductor memory device having a hydrogen barrier and method for manufacturing the same
EP0740342B1 (en) Semiconductor device and wiring method
US6210979B1 (en) Method for fabricating ferroelectric capacitor improving adhesive strength between upper electrode and capping layer without polymer in FRAM device
KR20030091663A (ko) 반도체 장치 및 그 제조 방법
US5973342A (en) Semiconductor device having an iridium electrode
KR100308131B1 (ko) 반도체 소자의 커패시터 제조 방법
JP2005057103A (ja) 半導体装置及びその製造方法
KR20000047408A (ko) 반도체 장치 및 그 제조 방법
US20080179645A1 (en) Semiconductor device and method of producing the same
KR100293720B1 (ko) 반도체 소자의 캐패시터 형성 방법
JP2003273217A (ja) 半導体装置及びその製造方法
JP2000228499A (ja) 半導体記憶装置およびその製造方法
KR19990018070A (ko) 반도체 메모리장치의 캐패시터 및 그 제조방법
KR100652354B1 (ko) 하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체장치의 커패시터 및 그 제조방법
JP4049741B2 (ja) 半導体装置および誘電体を備えた素子
KR100209377B1 (ko) 반도체 소자의 캐패시터 제조방법
JP2002094015A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120905

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20130909

Year of fee payment: 12

EXPY Expiration of term