CN102074581B - 半导体器件以及用于制造半导体器件的方法 - Google Patents

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Abstract

本发明涉及半导体器件以及用于制造半导体器件的方法。提出了一种半导体器件解决超级结结构的以下问题：由于在体元件区域(有源区)中相对高的浓度，在周边区(周边区域或者结端部区域)中，通过传统的结边缘终端结构或者resurf结构难以实现等于或高于元件区域中的击穿电压。该半导体器件包括具有通过沟槽填充技术形成于元件区域中的超级结结构的功率MOSFET。此外，具有与元件区域的各边平行的取向的超级结结构被设置在元件区域周围的漂移区中。

Description

半导体器件以及用于制造半导体器件的方法
相关申请的交叉引用
在2009年11月19日提交的日本专利申请No.2009-263600的公开内容(包括说明书、附图和摘要)通过引用被整体并入在此。
技术领域
本发明涉及半导体器件(或半导体集成电路器件)以及用于制造半导体器件(或半导体集成电路器件)的方法中的元件(cell)周边布局技术或击穿电压增强技术。
背景技术
日本未审的专利公开No.2007-116190和美国专利公开2005-098826公开了与具有超级结结构的功率MOSFET(金属氧化物半导体场效应晶体管)中的元件区域附近的布局有关的各种结构，该超级结结构通过多外延技术或沟槽绝缘膜填充技术(将离子注入到沟槽中)来制造。这些结构包括P-的resurf(reduced surface field，降低表面电场)区域、基于多外延技术的环状周边P型漂移区、基于沟槽绝缘膜填充技术的垂直布置的线状周边P型漂移区、以及分开并且垂直/平行布置的线状周边P型漂移区。
发明内容
关于功率MOSFET等的漂移区，重要的问题是开发超出传统的硅限制(silicon limit)的具有低导通电阻的高击穿电压FET等。在这方面，已经开发了用于引入超级结结构的各种方法，其中超级结结构具有交替布置在具有相对高掺杂浓度的漂移区中的板片(slab)形状的N型柱(column)和P型柱。用于引入超级结结构的技术大致被分成三类：多外延技术、沟槽绝缘膜填充技术和沟槽填充技术(沟槽填充或沟槽外延填充)。其中，外延生长和离子注入被重复多次的多外延技术使得能够在工艺和设计上有宽的范围，但是要求高成本，因为它涉及复杂的工艺。其中离子被倾斜地注入沟槽中接着通过CVD(化学气相淀积)用绝缘膜填充沟槽的沟槽绝缘膜填充技术更简单，但是在尺寸方面不利，因为它要求沟槽区域。
另一方面，尽管由于掩埋(buried)外延生长的限制，沟槽填充技术在工艺和设计上有更小的范围，但是沟槽填充技术提供工艺简单的优点。为此，本发明人研究了关于用于实现高击穿电压和低导通电阻的沟槽填充技术的与器件(例如功率MOSFET)的结构及其大量生产有关的问题，并且已经发现以下问题。在超级结结构中，因为体元件区域(有源区)具有相对高的掺杂浓度，所以通过传统的结边缘终端结构或resurf(降低表面电场)结构，在周边区(周边区域和结端部区域)中难以实现等于或高于元件区域中的击穿电压的击穿电压。
本发明已经解决该问题。
本发明的一个目的是提供一种半导体器件作为具有高击穿电压和低导通电阻的固态有源器件等。
根据在本说明书中的以下详细描述和附图，本发明的上述和另外的目的以及新颖特征将更加清楚。
下面简要地概述在本申请中公开的本发明的典型优选实施例。
根据本发明的一个方面，在包括功率MOSFET的半导体器件中，该功率MOSFET具有通过沟槽填充技术形成于元件区域中的超级结结构，元件区域周围的漂移区具有取向与元件区域的每一边平行的超级结结构。
下面简要地概述通过优选实施例实现的有利的效果。
由于在包括功率MOSFET的半导体器件中，该功率MOSFET具有通过沟槽填充技术形成于元件区域中的超级结结构，元件区域周围的漂移区具有取向与元件区域的每一边平行的超级结结构，因此可以有效防止元件区域周围的击穿电压的下降。
附图说明
图1是作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)中的整个芯片的布局的平面图；
图2是芯片角CR的布局的放大平面图，该芯片角CR包括在作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)中的元件区域的右上端；
图3沿着图2的线A-A′截取的器件的主要部分的截面图；
图4沿着图2的线B-B′截取的器件的主要部分的截面图；
图5是在用于制造根据本发明第一实施例的半导体器件的方法的晶片(wafer)处理流程中的器件的主要部分的截面图(在使用于形成用于P型柱的沟槽的硬掩模膜图形化的步骤)；
图6是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在形成用于P型柱的沟槽的步骤)；
图7是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在形成P型掩埋外延层的步骤)；
图8是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在通过CMP使P型掩埋外延层平坦化的步骤)；
图9是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在引入P-型resurf区域的步骤)；
图10是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在去除用于引入P-型resurf区域的抗蚀膜的步骤)；
图11是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在形成栅极多晶硅膜的步骤)；
图12是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在使栅极电极图形化的步骤)；
图13是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在引入P型阱区域的步骤)；
图14是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在去除用于引入P型阱区域的抗蚀膜的步骤)；
图15是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在引入N+源极区域的步骤)；
图16是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在制作层间绝缘膜的步骤)；
图17是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在制作源极接触孔的步骤)；
图18是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在P型阱区域中制作P+接触的步骤)；
图19是芯片角CR的布局的放大平面图，该芯片角CR包括在作为根据本发明的第二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)中的元件区域的右上端；
图20是沿着图19的线A-A′截取的功率MOSFET的器件结构(3D resurf结构)的主要部分的截面图；
图21是沿着图19的线B-B′截取的功率MOSFET的器件结构(3Dresurf结构)的主要部分的截面图；
图22是与图4、图21等大体上对应的器件主要部分的示意性截面图，其示出了根据本发明实施例的每个功率MOSFET的器件结构的P-表面resurf层的变型(阶梯状)；
图23是芯片角CR的布局的放大平面图，该芯片角CR包括在作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)中的周边角区域的超级结平面结构的变型(简单的弯曲类型)中的与图2等对应的元件区域的右上端；
图24是芯片角CR的布局的放大平面图，该芯片角CR包括在作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)中的周边角区域的超级结平面结构的变型(弯曲分离类型)中的与图2等对应的元件区域的右上端；
图25是芯片角CR的布局的放大平面图，该芯片角CR包括在作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)中的周边角区域的超级结平面结构的变型(辅助的P型柱类型)中的与图2等对应的元件区域的右上端；
图26是与图3等对应(与沿图2的线A-A′截取的截面图大体上对应)的器件主要部分的截面图，用于附加说明应用于作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)的场板；
图27是与图4等对应(与沿图2的线B-B′截取的截面图大体上对应)的器件主要部分的截面图，用于附加说明应用于作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)的场板；
图28是与图20等对应(与沿图19的线A-A′截取的截面图大体上对应)的器件主要部分的截面图，用于附加说明应用于作为根据本发明第二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)的场板；
图29是与图21等对应(与沿图19的线B-B′截取的截面图大体上对应)的器件主要部分的截面图，用于附加说明应用于作为根据本发明第二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)的场板；
图30是芯片角CR的布局的放大平面图，该芯片角CR包括与图2等对应的元件区域的右上端，用于附加说明应用于作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)的浮置场环或场限制环；
图31是与图3等对应(与沿图2的线A-A′截取的截面图大体上对应)的器件主要部分的截面图，用于附加说明应用于作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)的浮置场环或场限制环；
图32是与图4等对应(与沿图2的线B-B′截取的截面图大体上对应)的器件主要部分的截面图，用于附加说明应用于作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)的浮置场环或场限制环；
图33是芯片角CR的布局的放大平面图，该芯片角CR包括与图19等对应的元件区域的右上端，用于附加说明应用于作为根据本发明第二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)的浮置场环或场限制环；
图34是与图20等对应(与沿图19的线A-A′截取的截面图大体上对应)的器件主要部分的截面图，用于附加说明应用于作为根据本发明第二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)的浮置场环或场限制环；以及
图35是与图21等对应(与沿图19的线B-B′截取的截面图大体上对应)的器件主要部分的截面图，用于附加说明应用于作为根据本发明第二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)的浮置场环或场限制环。
具体实施方式
优选实施例的概述
首先，下面概述本发明的典型的实施例。
1、一种半导体器件，其包括：(a)具有第一主表面和第二主表面的半导体芯片，在第一主表面上具有功率MOSFET的源极电极，在第二主表面上具有功率MOSFET的漏极电极；(b)大体上设置在第一主表面的中心的大体上矩形的元件区域、沿着元件区域的每一边设置的周边边区域、以及设置在元件区域的每个角中的周边角区域；(c)第一导电类型漂移区，设置在半导体芯片的第一主表面上的元件区域、每个周边边区域和每个周边角区域的大体整个表面中；(d)设置在元件区域的大体整个表面上的漂移区中的第一超级结结构，具有第一取向；(e)第二和第三超级结结构，设置在元件区域的在与第一超级结结构的第一取向垂直的方向上的两边上的周边边区域的漂移区中，具有与第一超级结结构大体上相同的长度和取向；以及(f)第四和第五超级结结构，设置在元件区域的在第一超级结结构的第一取向上的两边上的周边边区域的漂移区中，具有大体上垂直于第一超级结结构的取向。
2、如上述1中描述的半导体器件，其中第一到第五超级结结构是沟槽外延掩埋类型。
3、如上述1或2中描述的半导体器件，其还包括(g)大体L形的柱，在每个周边角区域中每个大体L形的柱使构成第二到第五超级结结构的一对柱互连。
4、如上述3中描述的半导体器件，其中每一个大体L形的柱形成在中间点处具有大体上正交的弯曲的连续图形。
5、如上述3中描述的半导体器件，其中每一个大体L形的柱形成具有在中间点处分离并且彼此垂直取向的一对柱的图形。
6、如上述3中描述的半导体器件，其中每一个大体L形的柱包括具有在中间点处分离并且彼此垂直取向的一对柱的连续图形、以及位于该成对的柱汇合(meet)处的点的附近且外部的辅助柱。
7、如在1到6中的任何一个描述的半导体器件，其中表面resurf区域设置在第一主表面上的漂移区的表面区中的每个周边边区域或每个周边角区域的至少部分中，从而包围元件区域。
8、如在1到7中的任何一个描述的半导体器件，其中场板在表面resurf区域的部分之上延伸。
9、如在1到8中的任何一个描述的半导体器件，其中一个或多个浮置场环设置在第一主表面上的漂移区的表面区中的每个周边边区域或每个周边角区域的至少部分中，从而包围元件区域。
10、如在1到9中的任何一个描述的半导体器件，其中表面resurf区域被分成多个区域。
11、一种半导体器件，其包括：(a)具有第一主表面和第二主表面的半导体芯片，在第一主表面上具有功率MOSFET的源极电极，在第二主表面上具有功率MOSFET的漏极电极；(b)大体上设置在第一主表面的中心的大体上矩形的元件区域、沿着元件区域的每一边设置的周边边区域、以及设置在元件区域的每个角中的周边角区域；(c)第一导电类型漂移区，设置在半导体芯片的第一主表面上的元件区域、每个周边边区域和每个周边角区域的大体整个表面中；(d)设置在元件区域的大体整个表面上的漂移区中的第一超级结结构，具有第一取向；(e)第二和第三超级结结构，设置在元件区域的在第一超级结结构的第一取向上的两边上的周边边区域的漂移区中，具有与第一超级结结构大体上相同的取向；以及(f)第四和第五超级结结构，设置在元件区域的在与第一超级结结构的第一取向垂直的方向上的两边上的周边边区域的漂移区中，具有大体上垂直于第一超级结结构的取向。
12、如上述11中描述的半导体器件，其中第二和第三超级结结构被耦接到第一超级结结构。
13、如上述11或12中描述的半导体器件，其中第一到第五超级结结构是沟槽外延掩埋类型。
14、如在11到13中的任何一个描述的半导体器件，其中第四和第五超级结结构被设置跨过每个周边角区域。
15、如在11到14中的任何一个描述的半导体器件，其中表面resurf区域设置在第一主表面上的漂移区的表面区中的每个周边边区域或每个周边角区域的至少部分中，从而包围元件区域。
16、如在11到15中的任何一个描述的半导体器件，其中场板在表面resurf区域的部分之上延伸。
17、如在11到16中的任何一个描述的半导体器件，其中一个或多个浮置场环设置在第一主表面上的漂移区的表面区中的每个周边边区域或每个周边角区域的至少部分中，从而包围元件区域。
18、如在11到17中的任何一个描述的半导体器件，其中表面resurf区域被分成多个区域。
19、一种用于制造半导体器件的方法，其中该半导体器件包括：(a)在晶片上的具有第一主表面和第二主表面的半导体芯片区域，在第一主表面上具有功率MOSFET的源极电极，在第二主表面上具有功率MOSFET的漏极电极；(b)大体上设置在第一主表面的中心的大体上矩形的元件区域、沿着元件区域的每一边设置的周边边区域、以及设置在元件区域的每个角中的周边角区域；(c)第一导电类型漂移区，设置在半导体芯片的第一主表面上的元件区域、每个周边边区域和每个周边角区域的大体整个表面中；(d)设置在元件区域的大体整个表面上的漂移区中的第一超级结结构，具有第一取向；(e)第二和第三超级结结构，设置在元件区域的在与第一超级结结构的第一取向垂直的方向上的两边上的周边边区域的漂移区中，具有与第一超级结结构大体上相同的长度和取向；以及(f)第四和第五超级结结构，设置在元件区域的在第一超级结结构的第一取向上的两边上的周边边区域的漂移区中，具有大体上垂直于第一超级结结构的取向，其中，通过沟槽外延填充技术来形成第一到第五超级结结构。
20、一种用于制造半导体器件的方法，其中该半导体器件包括：(a)在晶片上的具有第一主表面和第二主表面的半导体芯片区域，在第一主表面上具有功率MOSFET的源极电极，在第二主表面上具有功率MOSFET的漏极电极；(b)大体上设置在第一主表面的中心的大体上矩形的元件区域、沿着元件区域的每一边设置的周边边区域、以及设置在元件区域的每个角中的周边角区域；(c)第一导电类型漂移区，设置在半导体芯片的第一主表面上的元件区域、每个周边边区域和每个周边角区域的大体整个表面中；(d)设置在元件区域的大体整个表面上的漂移区中的第一超级结结构，具有第一取向；(e)第二和第三超级结结构，设置在元件区域的在第一超级结结构的第一取向上的两边上的周边边区域的漂移区中并且耦接到第一超级结结构，具有与第一超级结结构大体上相同的长度和取向；以及(f)第四和第五超级结结构，设置在元件区域的在与第一超级结结构的第一取向垂直的方向上的两边上的周边边区域的漂移区中，具有大体上垂直于第一超级结结构的取向，其中，通过沟槽外延填充技术来形成第一到第五超级结结构。
接下来，将概述本发明的其它实施例。
1、一种半导体器件，其包括：(a)具有第一主表面和第二主表面的半导体芯片，在第一主表面上具有功率MOSFET的源极电极，在第二主表面上具有功率MOSFET的漏极电极；(b)大体上设置在第一主表面的中心的大体上矩形的元件区域以及包围它的元件周边区域；(c)设置在半导体芯片的第一主表面上的元件区域和元件周边区域的大体整个表面中的第一导电类型漂移区；(d)设置在元件区域的大体整个表面上的漂移区中的第一超级结结构，具有第一取向；(e)第二和第三超级结结构，设置在元件区域的在与第一超级结结构的第一取向垂直的方向上的两边上的元件周边区域的漂移区中，具有与第一超级结结构大体上相同的长度和取向；以及(f)第四和第五超级结结构，设置在元件周边区域的除了包含第二和第三超级结结构的部分之外的漂移区中，具有大体上垂直于第一超级结结构的取向，其中第一到第五超级结结构是沟槽外延掩埋类型。
2、如在1中描述的半导体器件，其中表面resurf区域设置在第一主表面上的漂移区的表面区中的元件周边区域的至少部分中，从而包围元件区域。
3、如在2中描述的半导体器件，其中场板在表面resurf区域的部分之上延伸。
4、如在2或3中描述的半导体器件，其中一个或多个浮置场环设置在第一主表面上的漂移区的表面区中的元件周边区域的至少部分中，从而包围元件区域。
5、如在2到4中的任何一个描述的半导体器件，其中表面resurf区域被分成多个区域。
6、一种半导体器件，其包括：(a)具有第一主表面和第二主表面的半导体芯片，在第一主表面上具有功率MOSFET的源极电极，在第二主表面上具有功率MOSFET的漏极电极；(b)大体上设置在第一主表面的中心的大体上矩形的元件区域，以及包围它的元件周边区；(c)设置在半导体芯片的第一主表面上的元件区域以及元件周边区的大体整个表面中的第一导电类型漂移区；(d)设置在元件区域的大体整个表面上的漂移区中的第一超级结结构，具有第一取向；(e)第二和第三超级结结构，设置在元件区域的在第一超级结结构的第一取向上的两边上的元件周边区的漂移区中并且耦接到第一超级结结构，具有与第一超级结结构大体上相同的取向；以及(f)第四和第五超级结结构，设置在元件周边区的除包含第二和第三超级结结构的部分之外的漂移区中，具有大体上垂直于第一超级结结构的取向，其中第一到第五超级结结构是沟槽外延掩埋类型。
7、如在6中描述的半导体器件，其中表面resurf区域设置在第一主表面上的漂移区的表面区中的元件周边区的至少部分中，从而包围元件区域。
8、如在7中描述的半导体器件，其中场板在表面resurf区域的部分之上延伸。
9、如在7或8中描述的半导体器件，其中一个或多个浮置场环设置在第一主表面上的漂移区的表面区中的元件周边区的至少部分中，从而包围元件区域。
10、如在7到9中的任何一个描述的半导体器件，其中表面resurf区域被分成多个区域。
11、一种半导体器件，其包括：(a)具有第一主表面和第二主表面的半导体芯片，在第一主表面上具有功率MOSFET的源极电极，在第二主表面上具有功率MOSFET的漏极电极；(b)大体上设置在第一主表面的中心的大体上矩形的元件区域，以及包围它的元件周边区；(c)设置在半导体芯片的第一主表面上的元件区域以及元件周边区的大体整个表面中的第一导电类型漂移区；(d)设置在元件区域的大体整个表面上的漂移区中的第一超级结结构，具有第一取向；(e)第二和第三超级结结构，设置在元件区域的在与第一超级结结构的第一取向垂直的方向上的两边上的元件周边区的漂移区中，具有与第一超级结结构大体上相同的长度和取向；以及(f)第四和第五超级结结构，设置在元件周边区的除包含第二和第三超级结结构的部分和周边角区域之外的漂移区中，具有大体上垂直于第一超级结结构的取向；以及(g)大体L形的柱，在每个周边角区域中每个大体L形的柱使构成第二到第五超级结结构的一对柱互连，其中第一到第五超级结结构是沟槽外延掩埋类型。
12、如在11中描述的半导体器件，其中每一个大体L形的柱形成在中间点处具有大体上正交的弯曲的连续图形。
13、如在11中描述的半导体器件，其中每一个大体L形的柱形成具有在中间点处分离并且彼此垂直取向的一对柱的图形。
14、如在11中描述的半导体器件，其中每一个大体L形的柱包括具有在中间点处分离并且彼此垂直取向的一对柱的连续图形、以及位于该成对的柱汇合处的点的附近且外部的辅助柱。
15、如在11到14中的任何一个描述的半导体器件，其中表面resurf区域设置在第一主表面上的漂移区的表面区中的元件周边区的至少部分中，从而包围元件区域。
16、如在15中描述的半导体器件，其中场板在表面resurf区域的部分之上延伸。
17、如在15或16中描述的半导体器件，其中一个或多个浮置场环设置在第一主表面上的漂移区的表面区中的元件周边区的至少部分中，从而包围元件区域。
18、如在15到17中的任何一个描述的半导体器件，其中表面resurf区域被分成多个区域。
19、一种用于制造半导体器件的方法，其中该半导体器件包括：(a)在晶片上的具有第一主表面和第二主表面的半导体芯片区域，在第一主表面上具有功率MOSFET的源极电极，在第二主表面上具有功率MOSFET的漏极电极；(b)大体上设置在第一主表面的中心的大体上矩形的元件区域，以及包围它的元件周边区；(c)设置在半导体芯片的第一主表面上的元件区域和元件周边区域的大体整个表面中的第一导电类型漂移区；(d)设置在元件区域的大体整个表面上的漂移区中的第一超级结结构，具有第一取向；(e)第二和第三超级结结构，设置在元件区域的在与第一超级结结构的第一取向垂直的方向上的两边上的元件周边区的漂移区中，具有与第一超级结结构大体上相同的长度和取向；以及(f)第四和第五超级结结构，设置在元件周边区的除包含第二和第三超级结结构的部分之外的漂移区中，具有大体上垂直于第一超级结结构的取向，其中通过沟槽外延填充技术来形成第一到第五超级结结构。
20、一种用于制造半导体器件的方法，其中该半导体器件包括：(a)在晶片上的具有第一主表面和第二主表面的半导体芯片区域，在第一主表面上具有功率MOSFET的源极电极，在第二主表面上具有功率MOSFET的漏极电极；(b)大体上设置在第一主表面的中心的大体上矩形的元件区域，以及包围它的元件周边区；(c)设置在半导体芯片的第一主表面上的元件区域以及元件周边区的大体整个表面中的第一导电类型漂移区；(d)设置在元件区域的大体整个表面上的漂移区中的第一超级结结构，具有第一取向；(e)第二和第三超级结结构，设置在元件区域的在第一超级结结构的第一取向上的两边上的元件周边区的漂移区中并且耦接到第一超级结结构，具有与第一超级结结构大体上相同的长度和取向；以及(f)第四和第五超级结结构，设置在元件周边区的除包含第二和第三超级结结构的部分之外的漂移区中，具有大体上垂直于第一超级结结构的取向，其中通过沟槽外延填充技术来形成第一到第五超级结结构。
说明书中的描述的规则
1、可以根据需要在不同的节中独立地描述优选实施例，但是这样的描述并非彼此不相关，除非另作说明。一种描述可以部分地是另一种的详细形式，或者一种描述可以完全或部分地描述在另一种中描述的变型。基本上，相同的说明不进行重复。在优选实施例中，即使在针对一要素指出了具体的数值时，该数值对于该要素也不是必需的，除非另作说明或者在理论上或在上下文中明显被限制为该数值。
这里，术语“半导体器件”主要指的是各种分立晶体管(有源器件)或者在其上将电阻器和电容器与这种晶体管集成的半导体芯片等(例如单晶硅衬底)。在这种晶体管中典型地是MISFET(金属绝缘体半导体场效应晶体管)，其包括MOSFET(金属氧化物半导体场效应晶体管)。典型的分立晶体管包括功率MOSFET和IGBT(绝缘栅双极晶体管)。
2、在描述本发明实施例中的材料或者组分时，表述“X包括A”或者“包括A的X”不排除除A之外的主要成分，除非另作说明或者除非在上下文中明显排除另外的成分。如果表述涉及主要成分，则它意为“包括A作为主要成分的X”。例如，术语“硅构件”不仅代表由纯硅构成的构件而且代表由包含SiGe合金或其它类型硅作为主要成分的多成分合金和添加物构成的构件。类似地，术语“硅氧化物膜”、“硅氧化物绝缘膜”等明显地不仅指的是相对纯的未掺杂的二氧化硅膜，而且指的是FSG(氟硅酸盐玻璃)、基于TEOS的硅氧化物、SiOC(氧碳化硅)、碳掺杂的硅氧化物、OSG(有机硅酸盐玻璃)、PSG(磷硅酸盐玻璃)或BPSG(硼磷硅酸盐玻璃)的热氧化膜、CVD氧化膜或SOG(旋涂玻璃)膜、或者NCS(Nano-Clustering Silica，纳米团簇硅石)涂敷型硅氧化物、在类似材料中具有空孔的硅石(silica)低k绝缘膜(多孔绝缘膜)、或者结合使用它们中的任何作为主要成分的其它硅绝缘膜的膜。
连同硅氧化物绝缘膜一起，硅氮化物绝缘膜通常用作半导体领域中的硅绝缘膜。用于此类膜的材料包括SiN、SiCN、SiNH和SiCNH。本申请中，除非另作说明，术语“硅氮化物”包括SiN和SiNH。类似地，“SiCN”在这里包括SiCN和SiCNH。
尽管SiC具有与SiN类似的特性，但在很多情况下SiON应被分类为硅氧化物绝缘体。
3、类似地，本申请中通过优选实例表示图、位置和属性；然而，不用说，它们不在严格意义上被局限于这些实例，除非另有规定或者除非在上下文中被明显地限制。
4、此外，即使当由特定的数值来表示量或值时，其也不局限于特定的数值，除非另作说明或者除非在理论上或在上下文中明显被限制于该数值；它可以比该特定的数值更大或更小。
5、术语“晶片”一般指的是单晶硅晶片，在其上形成半导体器件(包括半导体集成电路器件或者电子器件)。然而，不用说，它还包括结合绝缘衬底和半导体层的晶片，例如，外延晶片、SOI衬底或者LCD玻璃衬底。
6、通常超级结结构是这样的结构，即在具有正极性或者负极性的导电半导体区域中，以大体上规则的间隔插入具有相反极性的导电支柱或者板状柱区域从而保持电荷平衡。在本发明中，在提到通过沟槽填充技术形成的“超级结结构”时，基本上它应当被解释为这样的结构，即在具有正极性或者负极性的导电半导体区域中，以大体上规则的间隔插入具有相反极性的导电板状“柱区域”(通常为板状，但是在一些情况下成曲线或者弯曲)从而保持电荷平衡。在优选实施例中，在N型半导体层(例如漂移区)中，以规则的间隔并且彼此平行的方式形成P型柱。
关于超级结结构，“取向”指的是在相对于芯片的主表面二维观看超级结结构的P型柱或者N型柱时该超级结结构的(在与芯片或者晶片的主表面平行的平面上的)纵向方向。
在本发明中，关于resurf(降低表面电场)结构或者结边缘终端结构，结边缘延伸或者表面resurf区域(具体地为“P-型resurf区域”)指的是形成于漂移区的表面区中并且耦接到沟道区的P型体区(P型阱区域)的端部的区域，并且该区域与体区的极性相同且比体区的掺杂或杂质浓度低。通常，它具有围绕元件区域的环的形式。“场板”指的是耦接到源极电势或等同电势的导体膜图形，其通过绝缘膜在漂移区表面(器件表面)之上延伸，具有围绕元件区域的环的形状。“浮置场环”或者“场限制环”指的是设置在漂移区表面(器件表面)中的、与P型体区(P型阱区域)分离的杂质区域或者一组杂质区域，其极性与体区相同，浓度与体区类似，具有围绕元件区域的环或者多个环的形状。
优选实施例的细节
下面进一步详细描述优选实施例。在附图中，同样的或者类似的要素由同样的或类似的符号或者附图标记指示，并且省略这样的要素的重复描述。
在附图中，如果阴影线会使图示复杂或者它可以清楚地与空隙空间区分，则即使对于截面也可以省略阴影线。在这一点上，可以省略密封孔的背景轮廓线，只要根据说明等它是清楚的。此外，在附图中，即使区域不是截面，也可以由阴影线来表示它，以便表示它不是空隙空间。
关于P型柱的数目，为了便于示例，周边边区域中示出了三个或者五个柱；然而，实际上可以设置十个或更多个柱。本申请中示出的实例假设击穿电压大约为数百伏。下面给出的实例涉及击穿电压是数百伏(例如600伏)的产品。
1、作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)的描述(主要参见图1-4)。
尽管超级结结构也是一种resurf结构，但本节(section)中描述的resurf结构是形成在元件周边区中的块体(bulk)的块体超级结结构表面之上的P-型表面层的resurf结构。在元件周边区中，P型柱与元件区域的对应边平行地延伸，并且在延伸到P-型表面层的耗尽层中的电场方向上的自由度方面，该结构也具有2个自由度，具体地说是从衬底的后表面到其前表面的方向以及从芯片边缘朝向器件主表面的内部的方向；由此，此类resurf结构被称作2D resurf结构。
接下来，将描述2D resurf结构的功能。在沟槽填充技术中，在用于形成P柱的掩埋外延生长中，元件区域和元件周边区两者是通过单个外延生长形成的，因此元件区域和元件周边区具有相同的P柱杂质浓度。因此，可以通过P柱宽度控制元件区域和元件周边区的电荷平衡。关于电荷平衡，为了防止元件周边区中的击穿电压显著地低于元件区域中的击穿电压，元件周边区的P柱宽度应当与元件区域的相同，使得在元件区域和元件周边区中保持相同的或者类似的电荷平衡。然而，在元件周边区中不能简单地通过调节块体超级结结构的电荷平衡而实现等于或高于元件区域中的击穿电压的击穿电压。理由在于耗尽层终止于由邻近于元件区域3和P型阱区域7的四边的周边边区域4a、4b、4c和4d、以及在它们之间的与芯片2的各角对应的周边角区域5a、5b、5c和5d围绕的区域中，引起P型阱区域7的边缘区域附近的电场集中。因此，P-型表面resurf区域8被设置在周边区表面上以调节N柱表面上的等势线的数目。在将偏置施加到漏极电极1b时，块体超级结结构开始从元件区域耗尽并且周边区中的块体超级结结构从元件区域放射状地耗尽。这里，由于P-型表面resurf区域的存在，在没有P-型表面resurf区域的情况下会在P型阱区域7周围终止的耗尽层从器件主表面的内部朝向芯片边缘延伸。可以通过控制其杂质浓度来设计P-型表面resurf区域，使得等势线的数目在从器件主表面的内部朝向芯片边缘的方向上沿着芯片表面是均匀的。因此，可以在元件周边区中实现等于或者高于元件区域中的击穿电压的击穿电压。
图1是作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)中的整个芯片的布局的平面图。图2是芯片角CR的布局的放大平面图，该芯片角CR包括在作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)中的元件区域的右上端。图3是沿着图2的线A-A′截取的器件的主要部分的截面图。图4是沿着图2的线B-B′截取的器件的主要部分的截面图。参考这些附图，作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)被描述如下。
如图1-4(主要是图1)所示，在从器件主表面1a(与芯片2的后表面1b相对)侧观看半导体芯片2(芯片区域，在这个实例中为3mm的正方形)时，它包括大体正方形或者矩形的元件区域(元件区)3、包围它的环状的元件周边区、以及在它外部作为芯片端部的环状芯片端区域。该元件区域3包括作为功率MOSFET关键部分的线状重复的栅极电极9、设置在N外延层1e(漂移区)的表面区中的P型阱区域7(P型体区)、以及由许多P型柱6i组成的超级结结构(即，具有第一取向、具有4微米左右的柱厚度以及6微米左右的柱间距的第一超级结结构)。元件周边区包括邻近于元件区域3的四边的周边边区域4a、4b、4c和4d以及在它们之间的与芯片2的角对应的周边角区域5a、5b、5c和5d。为了防止在芯片端部处形成不想要的沟道，芯片端区域具有环状的N+沟道抑制器(stopper)18和耦接到它的环状保护环电极11(铝金属电极)。在元件周边区中，在周边边区域4b和4d的N外延层1e(漂移区)中设置象P型柱6i一样的多个P型柱6b和6d(即，具有第一取向、具有4微米左右的柱厚度、6微米左右的柱间距、以及与第一超级结结构的柱的端部的距离为3微米左右的第二结结构和第三结结构)。这些P型柱6b和6d的取向和长度与P型柱6i的几乎相同。元件周边区的其它部分(即，耦接到一对周边角区域5a和5b的周边边区域4a以及耦接到一对周边角区域5c和5d的周边边区域4c)在N外延层1e(漂移区)中具有多个P型柱6a和6c(即，具有垂直于第一取向的取向的第四和第五超级结结构)。P型柱6a和6c的取向大体上垂直于P型柱6i的取向。
接下来，参考图2描述具有垂直结构的布局及其关系的细节，图2以放大形式示出包括元件区域的右上端的芯片角CR。由于该布局关于芯片的中心线(垂直的与水平的)线对称并且关于芯片的中心180度旋转对称(导线电极、源极焊盘和栅极焊盘并不总是以这种方式对称)，因此一个角及其附近的说明近似等于整个芯片2的说明。因此，就平面布局而论，以芯片2的右上角为例给出说明如下。
图3是沿着图2的线A-A′截取的截面图。如图3所示，N外延层1e(漂移区)位于N+硅单晶衬底1s之上并且P型柱6a和6i垂直地穿透该层。P+接触区15被设置在外延层1e的表面上的P型阱区域7(P型体区)中并且通过阻挡金属等耦接到金属源极电极14。P型阱区域7具有P-型表面resurf区域8(例如其杂质峰值浓度是约2×1016/cm3且其深度通常小于P型阱区域7的深度，并且可以在P型阱区域7的深度的10-150％的范围内)延伸达到最外面的P型柱的附近。场绝缘膜等16被设置在N外延层1e的表面上，并且栅极电极9(栅极多晶硅膜)等位于它中。芯片端区域除了N+沟道抑制器18和耦接到它的环状保护环电极11之外还包括与芯片边缘处的P+体接触区对应的半导体区域12，其在将杂质掺杂到元件区域3中的同时被形成并且与N+沟道抑制器18、保护环电极11等结合用作沟道抑制器。
图4是沿着图2的线B-B′截取的截面图。如图4所示，栅极绝缘膜19位于栅极多晶硅膜9之下并且N+源极区21被设置在栅极电极9的两边上的P型体区7的表面上。
重新参考图2，如下描述该布局为必要的原因。在具有元件区域3中的超级结结构的器件中，可以减小导通电阻而保持垂直的击穿电压(所谓的块体击穿电压)。然而，由于可能由周边区域确定整个器件的击穿电压，所以元件周边区必须也具有超级结结构。由于元件周边区中的耗尽层近似放射状地从元件区域3展开(spread)，所以要求某种程度的对称性以便实现高击穿电压。另一方面，在沟槽填充技术中，由于外延生长特性的限制，P型柱6a、6b、6c和6d平面布置被限制于具有互相正交的边的图形。表面resurf层的耗尽层的展开方面的自由取决于耗尽层中的电场分量。具体地说，电场分量指的是两个分量：一个是从衬底的后表面到其前表面，一个是从芯片边缘朝向器件主表面的内部，因此此类resurf结构被称作2D resurf结构。2Dresurf结构和P型柱的对称性与周边边区域4a、4b、4c和4d的相同。因此，在元件周边区中，基本上P-型表面resurf结构应该是2D resurf结构，以便有效地保持在元件周边区中的击穿电压。这与周边角区域5a、5b、5c和5d不是不相关的，除非要求非常高的击穿电压，因为在严格意义上它们在对称性方面不同于耗尽层的展开中的周边边区域4a、4b、4c和4d。
稍后将在第5节中描述周边角区域5a、5b、5c和5d的超级结结构中的进一步改进。
2、用于制造根据本发明第一实施例的半导体器件的方法的概述(主要参见图5-17)。
在本节中，描述用于在第1节中描述的结构的制造工艺。对于其它结构，制造工艺基本上是相同的，并且不再重复。
图5是在用于制造根据本发明第一实施例的半导体器件的方法的晶片处理流程中的器件的主要部分的截面图(在使用于形成用于P型柱的沟槽的硬掩模膜图形化的步骤)。图6是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在形成用于P型柱的沟槽的步骤)。图7是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在形成P型掩埋外延层的步骤)。图8是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在使P型掩埋外延层平坦化的步骤)。图9是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在引入P-型resurf区域的步骤)。图10是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在去除用于引入P-型resurf区域的抗蚀膜的步骤)。图11是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在形成栅极多晶硅膜的步骤)。图12是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在使栅极电极图形化的步骤)。图13是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在引入P型阱区域的步骤)。图14是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在去除用于引入P型阱区域的抗蚀膜的步骤)。图15是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在引入N+源极区域的步骤)。图16是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在制作层间绝缘膜的步骤)。图17是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在制作源极接触孔的步骤)。图18是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在P型阱区域中制作P+接触的步骤)。参考这些附图，接下来描述用于制造根据本发明第一实施例的半导体器件的方法的重要步骤。
如图5所示，制备半导体晶片1，在其中例如具有约45微米厚度的磷掺杂的N外延层1e(具有1015/cm3量级的掺杂浓度的漂移区)被形成在用锑掺杂(例如，1018-1019/cm3量级)的N+硅单晶衬底1s(晶片直径是例如200；然而作为替代它可以是150、300或者450)之上。用于形成用于P型柱的沟槽的例如P-TEOS(等离子体-正硅酸乙酯)的硬掩模膜31形成在半导体晶片1的器件表面1a(与后表面1b相对的主表面)之上。
接下来，如图6所示，使用用于形成用于P型柱的沟槽的硬掩模膜31作为掩模，通过干法刻蚀N外延层1e等来形成用于P型柱的沟槽32。接下来，去除已经变得无用的硬掩模膜31。
接下来，如图7所示，通过掩埋外延生长将P型掩埋外延层33(例如1015/cm3量级的浓度)形成于用于P型柱的沟槽32中。
接下来，如图8所示，通过例如CMP(化学机械抛光)的平坦化工艺去除位于沟槽32外部的P型掩埋外延层33，并且使半导体晶片1的表面1a平坦化。这里，不仅沟槽填充技术而且多外延技术也可以用来形成如图8所示的超级结结构。
接下来，如图9所示，通过热氧化将硅氧化物膜16形成在半导体晶片1的表面1a的几乎全部之上并且通过光刻技术在该硅氧化物膜16之上形成用于引入P-型resurf区域的抗蚀膜22。接下来，使用抗蚀膜22作为掩模通过注入离子(例如硼)来引入P-型表面resurf区域8。接下来，如图10所示，全部去除已经变得无用的抗蚀膜22。
接下来，如图11所示，通过热氧化(例如，950摄氏温度的湿氧化)将栅极氧化物膜19形成在半导体晶片1的表面1a之上，并且通过例如低压CVD(化学气相淀积)将栅极多晶硅膜9形成在它之上。对于在栅极氧化之前的晶片清洗，可以使用包含体积比为1∶1∶5的氨水、过氧化氢和去离子水的第一清洗溶液以及包含体积比为1∶1∶6的盐酸、过氧化氢和去离子水的第二清洗溶液来进行湿法清洗。
接下来，如图12所示，通过干法刻蚀使栅极电极9图形化。
接下来，如图13所示，通过光刻技术来形成用于引入P型阱区域的抗蚀膜23。接下来，使用抗蚀膜23作为掩模通过注入离子(例如以1017/cm3量级的浓度)引入P-型阱区域7(P型体区)。接下来，如图14所示，全部去除已经变得无用的抗蚀膜23。
接下来，如图15所示，通过光刻技术形成用于引入N+源极区域的抗蚀膜24，并且使用抗蚀膜24作为掩模通过注入离子(例如砷)来(以例如1020/cm3量级的浓度)引入N+源极区域21和与芯片边缘处的N+沟道抑制器区域对应的半导体区域18。接下来，全部去除已经变得无用的抗蚀膜24。
接下来，如图16所示，通过CVD等在半导体晶片1的表面1a的几乎全部之上淀积PSG(磷硅酸盐玻璃)膜25(层间绝缘膜)(可替代地，可以使SOG膜覆在它之上并且平坦化)。
接下来，如图17所示，用于制作源极接触孔的抗蚀膜26被形成在半导体器件1的表面1a之上，并且使用它作为掩模通过干法刻蚀制作源极接触孔27。接下来，全部去除已经变得无用的抗蚀膜26。
接下来，如图18所示，在刻蚀硅衬底之后，通过注入离子(例如BF2)(例如以1019/cm3量级的浓度)引入P+体接触区12和15。此外，如图3和图4以及其它图(图20-22、图26-29、图31、图32、图34和图35)所示，通过TiW或者其它材料的阻挡金属膜，通过溅射等淀积铝金属层，并且进行图形化以制作金属源极电极14、保护环电极11等。
3、作为根据本发明第二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)的描述(主要参见图19-21)。
在本节中描述的resurf结构中，在元件周边区中P型柱与元件区域的对应边垂直地延伸，所以在延伸到P-型表面层的耗尽层中的电场方向上的自由度方面，该结构具有3个自由度，具体地为与元件区域的对应边平行的方向、从衬底的后表面到其前表面的方向、以及从芯片边缘朝向器件主表面的内部的方向；由此，此类resurf结构被称作3D resurf结构。器件的基本配置与第1节中描述的器件大体上相同并且在本节和后续的节中基本上将仅描述不同于它的方面。
图19是芯片角CR的布局的放大平面图，该芯片角CR包括在作为根据本发明的第二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)中的元件区域的右上端。图20是沿着图19的线A-A′截取的功率MOSFET的器件结构(3D resurf结构)的主要部分的截面图。图21是沿着图19的线B-B′截取的功率MOSFET的器件结构的主要部分的截面图。参考这些附图，如下描述作为根据本发明第二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)。
如图19-21所示，在从器件主表面1a(与芯片2的后表面1b相对)侧观看半导体芯片2(芯片区域)时，它包括大体上正方形或者矩形的元件区域3、包围它的环状的元件周边区、以及在它外部作为芯片端部的环状芯片端区域。该元件区域3包括作为功率MOSFET的关键部分的线状重复的栅极电极9、设置在N外延层1e(漂移区)的表面区中的P型阱区域7(P型体区)、以及由许多P型柱6i组成的超级结结构(即具有第一取向的第一超级结结构)。元件周边区包括邻近于元件区域3的四边的周边边区域4a和4b(以及4c和4d)以及在它们之间的与芯片2的角对应的周边角区域5a和5b(以及5c和5d)。为了防止在芯片端部处形成不想要的沟道，芯片端区域具有环状N+沟道抑制器18和耦接到它的环状保护环电极11(铝金属电极)。
在元件周边区中，象P型柱6i一样的多个P型柱6b被设置在周边边区域4b和周边角区域5b的N外延层1e(漂移区)中(即具有与第一取向垂直的取向的第四和第五超级结结构)。元件周边区的其它部分(即周边边区域4a)的N外延层1e(漂移区)具有作为元件区域的P型柱6i的延伸的多个P型柱(即具有与第一取向大体上相同的取向的第二和第三超级结结构)。
图20是沿着图19的线A-A′截取的截面图。如图20所示，N外延层1e(漂移区)位于N+硅单晶衬底1s之上并且P型柱6i垂直地穿透该层。N+接触区15被设置在外延层1e的表面上的P型阱区域7(P型体区)中并且通过阻挡金属等耦接到金属源极电极14。P型阱区域7具有浓度比它的浓度低的P-型表面resurf区域8，延伸例如直到最外面的P型柱的附近。场绝缘膜等16被设置在N外延层1e的表面之上，并且栅极电极9(栅极多晶硅膜)等位于它中。芯片端区域除了N+沟道抑制器18和耦接到它的环状保护环电极11之外还包括与芯片边缘处的P+体接触区对应的半导体区域12，其在将杂质掺杂到元件区域3中的同时被形成并且与N+沟道抑制器18、保护环电极11等结合用作沟道抑制器。
图21是沿着图19的线B-B′截取的截面图。如图21所示，栅极绝缘膜19位于栅极多晶硅膜9之下并且N+源极区21被设置在栅极电极9的两边上的P型体区7的表面上。P型柱6b垂直地穿透漂移区1e。
4、根据本发明实施例的每个功率MOSFET的器件结构的表面resurf层的变型的描述(主要参见图22)。
在结合其它resurf结构时，在防止击穿电压下降上，每节中描述的表面resurf层是有效的，尽管对于每个实例它不是必不可少的。明显地，本节中描述的分割的表面resurf层适用于结合其它实例描述的各种表面resurf层。
图22是与图4、图21等大体上对应的器件主要部分的示意性截面图，其示出了根据本发明实施例的每个功率MOSFET的器件结构的P-表面resurf层的变型(阶梯状)。参考图22，下面说明根据本发明实施例的每个功率MOSFET的器件结构的表面resurf层的变型。
如图22所示，该实例特征在于P-型表面resurf区域8被分成多个区域8a、8b和8c(分割的P-型resurf区域)。在分割的P-型resurf区域8a、8b和8c中，位于在其处容易出现电场集中的芯片端部附近的区域8a具有比区域8b和8c高的浓度。也可能P-resurf层的扩散层深度朝着从芯片端部到芯片边缘的方向降低。这提供有利的效果，即，通过比具有单个或者非分割的表面resurf区域小的面积保持高击穿电压。
5、作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)中的周边角区域的超级结平面结构的变型的描述(主要参见图23到25)。
本节中描述的修改的角结构意图防止由于周边角区域的超级结结构中的不完美的对称性导致的相对的击穿电压下降，并且对于高击穿电压其更被需要，尽管它不是必不可少的。该修改的结构的有利之处在于在相对小的元件周边区中实现相对高的击穿电压。对于2Dresurf结构它是尤其有效的，因为2D resurf结构要求更大的元件周边区面积以便实现与3D resurf结构相同的高击穿电压(因为空间自由度更低)。
图23是在作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)中的周边角区域的超级结平面结构的变型(简单的弯曲类型)中的芯片角CR的布局的放大平面图，该芯片角CR包括与图2等对应的元件区域的右上端。图24是在作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)中的周边角区域的超级结平面结构的变型(弯曲分离类型)中的芯片角CR的布局的放大平面图，该芯片角CR包括与图2等对应的元件区域的右上端。图25是在作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)中的周边角区域的超级结平面结构的变型(辅助的P型柱类型)中的芯片角CR的布局的放大平面图，该芯片角CR包括与图2等对应的元件区域的右上端。参考这些附图，下面说明作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)中的周边角的超级结平面结构的变型。
图23示出第一变型(简单的弯曲类型)。如图23所示，在元件周边区中的P型柱以不同于图2的环的形式连接。具体地说，在周边边区域4a和4b中的P型柱6a和6b彼此连接以形成大体L形的柱20。从制造工艺的角度看，该结构是非常简单和有利的，尽管在弯曲的附近可能出现电荷平衡的一些破坏(可能存在具有过量的P型电荷的区域和在弯曲附近具有不充足的P型电荷的区域)。图24和25示出该变型的改进型。图24示出第二变型(弯曲分离类型)。如图24所示，与图23不同，P型柱6a和6b在弯曲的附近彼此分离。从制造工艺的观点角度看，该变型是非常简单和有利的，尽管存在弯曲附近P型电荷不足的趋势。
图25示出第三变型(辅助的P型柱类型)。如图25所示，与图23不同，P型柱6a和6b的弯曲被切掉以产生周边角区域中的辅助的P型柱(辅助柱10)并且辅助柱沿着芯片2的对角线稍微移位。这合适地保持电荷平衡。
6、应用于作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)的场板的描述(主要参见图26和27)。
在这里给出的实例中，源极金属电极的向外延伸被用作场板。可替代地，场板可以是如第8和9节所述的浮置场环，其被耦接到金属电极并且以绝缘膜形式向外延伸。明显地，这里描述的场板可以应用于第1、4、5和8节中描述的实例。
图26是与图3等对应(与沿图2的线A-A′截取的截面图大体上对应)的器件主要部分的截面图，用于附加说明应用于作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)的场板。图27是与图4等对应(与沿图2的线B-B′截取的截面图大体上对应)的器件主要部分的截面图，用于附加说明应用于作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)的场板。参考这些附图，下面说明将场板应用于作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)。
在这个实例中，如图26和图27所示，金属源极电极14在P-型表面resurf区域8之上的延伸被用作场板28。该场板28降低在P型阱区域7的端部附近的不想要的电场集中的可能性。
7、应用于作为根据本发明第二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)的场板的描述(主要参见图28和29)。
尽管源极金属电极的向外延伸在这个实例中被用作场板，可替代地，场板可以是如第8和9节所述的浮置场板，其被耦接到金属电极并且以绝缘膜形式向外延伸。明显地，这里描述的场板可以应用于第3和9节中描述的实例。
图28是与图20等对应(与沿图19的线A-A′截取的截面图大体上对应)的器件主要部分的截面图，用于附加说明应用于作为根据本发明第二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)的场板。图29是与图21等对应(与沿图19的线B-B′截取的截面图大体上对应)的器件主要部分的截面图，用于附加说明应用于作为根据本发明第二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)的场板。参考这些附图，下面说明将场板应用于作为根据本发明的第二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)。
与第6节中描述的实例一样，在本实例中，如图28和图29所示，金属源极电极14在P-型表面resurf区域8之上的延伸被用作场板28。该场板28降低在P型阱区域7的端部附近的不想要的电场集中的可能性。
8、应用于作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)的浮置场环或者场限制环的描述(主要参见图30-32)。
明显地，这里描述的场板可以应用于第1、4、5和6节中描述的实例。
图30是芯片角CR的布局的放大平面图，该芯片角CR包括与图2等对应的元件区域的右上端，用于附加说明应用于作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)的浮置场环或场限制环。图31是与图3等对应(与沿图2的线A-A′截取的截面图大体上对应)的器件主要部分的截面图，用于附加说明应用于作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)的浮置场环或场限制环。图32是与图4等对应(与沿图2的线B-B′截取的截面图大体上对应)的器件主要部分的截面图，用于附加说明应用于作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)的浮置场环或场限制环。参考这些附图，下面说明将浮置场环或者场限制环应用于作为根据本发明第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)。
在这个实例中，如图30-32所示，以与元件区域3附近的P型柱6(6a、6b、6c和6d)大体重叠的方式设置P型表面杂质区29a、29b和29c(浮置场环)，其中它们具有比P型柱6和P-型表面resurf区域8高的掺杂浓度。这提供促进耗尽层的展开并且避免电场集中的优点。浮置场环29a、29b和29c通常是与P型阱区域7相同的杂质区域。
9、应用于作为根据本发明的第二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)的浮置场环或者场限制环的描述(主要参见图33-35)。
明显地，这里描述的浮置场环或者场限制环可以应用于第3和7节中描述的实例。
图33是芯片角CR的布局的放大平面图，该芯片角CR包括与图19等对应的元件区域的右上端，用于附加说明应用于作为根据本发明第二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)的浮置场环或场限制环。图34是与图20等对应(与沿图19的线A-A′截取的截面图大体上对应)的器件主要部分的截面图，用于附加说明应用于作为根据本发明第二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)的浮置场环或场限制环。图35是与图21等对应(与沿图19的线B-B′截取的截面图大体上对应)的器件主要部分的截面图，用于附加说明应用于作为根据本发明第二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)的浮置场环或场限制环。参考这些附图，下面说明将浮置场环或者场限制环应用于作为根据本发明的第二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)。
在这个实例中，如图33-35所示，P型表面杂质区29a、29b和29c(浮置场环)沿着P型阱区域7的周边设置，其中它们具有比P型柱6和P-型表面resurf区域8高的浓度。这提供促进耗尽层的展开并且避免电场集中的优点。浮置场环29a、29b和29c通常是与P型阱区域7相同的杂质区域。
10、概述
迄今，已经参考优选实施例具体地说明了由本发明人做出的本发明。然而，本发明不限于此并且不用说可以用多种方式修改这些细节而不偏离其精神和范围。
例如，尽管在上述实施例的描述中已经采取具有平面栅极的MOS结构作为实例，但是本发明不限于此。明显地，本发明可以以同样的方式应用于U-MOSFET等的沟槽栅极结构。关于MOSFET布局，上述实施例采用平行于p-n柱的条状图形布置。然而，可替代地可以采用垂直于p-n柱的布置或者网格图形布置。
在上述实施例中，N沟道器件主要形成在N+硅单晶衬底之上的N外延层的上表面之上；然而，本发明不限于此。根据本发明，P沟道器件可以形成在P+硅单晶衬底之上的N外延层的上表面之上。
在上述实施例中，以功率MOSFET为例；然而，本发明不限于此。明显地，本发明可以应用于具有超级结结构的功率器件，具体地为二极管、双极晶体管等。此外，可以应用于包括功率MOSFET、二极管、双极晶体管等的半导体集成电路器件。
此外，在对于形成超级结结构主要采用沟槽填充技术的假设下，描述了上述实施例；然而，本发明不限于此。不用说，可以采用多外延技术作为替代。

Claims (16)

1.一种半导体器件，包括：
(a)具有第一主表面和第二主表面的半导体芯片，在第一主表面之上具有功率MOSFET的源极电极，在第二主表面之上具有功率MOSFET的漏极电极；
(b)大体上设置在第一主表面的中心的矩形的元件区域、沿着元件区域的每一边且在所述元件区域的外部设置的周边边区域、以及设置在所述周边边区域之间的与所述元件区域的每个角对应且在所述元件区域的外部的区域中的周边角区域；
(c)第一导电类型的漂移区，设置在半导体芯片的第一主表面之上的元件区域、每个周边边区域和每个周边角区域中；
(d)设置在元件区域的漂移区中的第一超级结结构，具有第一取向；
(e)第二和第三超级结结构，设置在元件区域的在与第一超级结结构的第一取向垂直的方向上的两边上的周边边区域的漂移区中，并且具有与第一超级结结构大体上相同的长度和取向；以及
(f)第四和第五超级结结构，设置在元件区域的在第一超级结结构的第一取向上的两边上的周边边区域的漂移区中，并且具有大体上垂直于第一超级结结构的取向，
其中第一到第五超级结结构中的每一个具有被掩埋在漂移区中形成的沟槽中的第二导电类型柱，
其中第一超级结结构具有栅极电极、在元件区域的漂移区中形成的第二导电类型的阱区、以及在阱区中形成的第一导电类型的源极区，以及
其中第二到第五超级结结构中的每一个具有第二导电类型的降低表面电场区域，并且在周边边区域的漂移区中具有第二导电类型的一个或多个浮置场环，该降低表面电场区域被形成在周边边区域的漂移区中并且具有比阱区更低的杂质浓度，该一个或多个浮置场环具有比阱区和降低表面电场区域更高的杂质浓度。
2.根据权利要求1所述的半导体器件，其中第一到第五超级结结构是沟槽外延掩埋类型。
3.根据权利要求2所述的半导体器件，还包括：
(g)大体L形的柱，在每个周边角区域中每个大体L形的柱使构成第二到第五超级结结构的一对柱互连。
4.根据权利要求3所述的半导体器件，其中每一个大体L形的柱形成在中间点处具有大体上正交的弯曲的连续图形。
5.根据权利要求3所述的半导体器件，其中每一个大体L形的柱形成具有在中间点处分离并且彼此垂直取向的一对柱的图形。
6.根据权利要求3所述的半导体器件，其中每一个大体L形的柱包括具有在中间点处分离并且彼此垂直取向的一对柱的图形、以及位于该成对的柱汇合处的点的附近且外部的辅助柱。
7.根据权利要求1所述的半导体器件，其中场板在降低表面电场区域的部分之上延伸。
8.根据权利要求1所述的半导体器件，其中降低表面电场区域被分成多个区域。
9.一种半导体器件，包括：
(a)具有第一主表面和第二主表面的半导体芯片，在第一主表面之上具有功率MOSFET的源极电极，在第二主表面之上具有功率MOSFET的漏极电极；
(b)大体上设置在第一主表面的中心的矩形的元件区域、沿着元件区域的每一边且在所述元件区域的外部设置的周边边区域、以及设置在所述周边边区域之间的与所述元件区域的每个角对应且在所述元件区域的外部的区域中的周边角区域；
(c)第一导电类型的漂移区，设置在半导体芯片的第一主表面之上的元件区域、每个周边边区域和每个周边角区域中；
(d)设置在元件区域的漂移区中的第一超级结结构，具有第一取向；
(e)第二和第三超级结结构，设置在元件区域的在第一超级结结构的第一取向上的两边上的周边边区域的漂移区中，并且具有与第一超级结结构大体上相同的取向；以及
(f)第四和第五超级结结构，设置在元件区域的在与第一超级结结构的第一取向垂直的方向上的两边上的周边边区域的漂移区中，并且具有大体上垂直于第一超级结结构的取向，
其中第一到第五超级结结构中的每一个具有被掩埋在漂移区中形成的沟槽中的第二导电类型柱，
其中第一超级结结构具有栅极电极、在元件区域的漂移区中形成的第二导电类型的阱区、以及在阱区中形成的第一导电类型的源极区，以及
其中第二到第五超级结结构中的每一个具有第二导电类型的降低表面电场区域，并且在周边边区域的漂移区中具有第二导电类型的一个或多个浮置场环，该降低表面电场区域被形成在周边边区域的漂移区中并且具有比阱区更低的杂质浓度，该一个或多个浮置场环具有比阱区和降低表面电场区域更高的杂质浓度。
10.根据权利要求9所述的半导体器件，其中第二和第三超级结结构被耦接到第一超级结结构。
11.根据权利要求10所述的半导体器件，其中第一到第五超级结结构是沟槽外延掩埋类型。
12.根据权利要求11所述的半导体器件，其中第四和第五超级结结构被设置跨过每个周边角区域。
13.根据权利要求9所述的半导体器件，其中场板在降低表面电场区域的部分之上延伸。
14.根据权利要求9所述的半导体器件，其中降低表面电场区域被分成多个区域。
15.一种用于制造半导体器件的方法，该半导体器件包括：
(a)在晶片之上的具有第一主表面和第二主表面的半导体芯片区域，在第一主表面之上具有功率MOSFET的源极电极，在第二主表面之上具有功率MOSFET的漏极电极；
(b)大体上设置在第一主表面的中心的矩形的元件区域、沿着元件区域的每一边且在所述元件区域的外部设置的周边边区域、以及设置在所述周边边区域之间的与所述元件区域的每个角对应且在所述元件区域的外部的区域中的周边角区域；
(c)第一导电类型的漂移区，设置在半导体芯片的第一主表面之上的元件区域、每个周边边区域和每个周边角区域中；
(d)设置在元件区域的漂移区中的第一超级结结构，具有第一取向；
(e)第二和第三超级结结构，设置在元件区域的在与第一超级结结构的第一取向垂直的方向上的两边上的周边边区域的漂移区中，并且具有与第一超级结结构大体上相同的长度和取向；以及
(f)第四和第五超级结结构，设置在元件区域的在第一超级结结构的第一取向上的两边上的周边边区域的漂移区中，并且具有大体上垂直于第一超级结结构的取向，
其中第一到第五超级结结构中的每一个具有被掩埋在漂移区中形成的沟槽中的第二导电类型柱，
其中第一超级结结构具有栅极电极、在元件区域的漂移区中形成的第二导电类型的阱区、以及在阱区中形成的第一导电类型的源极区，
其中第二到第五超级结结构中的每一个具有第二导电类型的降低表面电场区域，并且在周边边区域的漂移区中具有第二导电类型的一个或多个浮置场环，该降低表面电场区域被形成在周边边区域的漂移区中并且具有比阱区更低的杂质浓度，该一个或多个浮置场环具有比阱区和降低表面电场区域更高的杂质浓度，以及
其中，通过沟槽外延填充技术来形成第一到第五超级结结构。
16.一种用于制造半导体器件的方法，该半导体器件包括：
(a)在晶片之上的具有第一主表面和第二主表面的半导体芯片区域，在第一主表面之上具有功率MOSFET的源极电极，在第二主表面之上具有功率MOSFET的漏极电极；
(b)大体上设置在第一主表面的中心的矩形的元件区域、沿着元件区域的每一边且在所述元件区域的外部设置的周边边区域、以及设置在所述周边边区域之间的与所述元件区域的每个角对应且在所述元件区域的外部的区域中的周边角区域；
(c)第一导电类型的漂移区，设置在半导体芯片的第一主表面之上的元件区域、每个周边边区域和每个周边角区域中；
(d)设置在元件区域的漂移区中的第一超级结结构，具有第一取向；
(e)第二和第三超级结结构，设置在元件区域的在第一超级结结构的第一取向上的两边上的周边边区域的漂移区中并且耦接到第一超级结结构，并且具有与第一超级结结构大体上相同的长度和取向；以及
(f)第四和第五超级结结构，设置在元件区域的在与第一超级结结构的第一取向垂直的方向上的两边上的周边边区域的漂移区中，并且具有大体上垂直于第一超级结结构的取向，
其中第一到第五超级结结构中的每一个具有被掩埋在漂移区中形成的沟槽中的第二导电类型柱，
其中第一超级结结构具有栅极电极、在元件区域的漂移区中形成的第二导电类型的阱区、以及在阱区中形成的第一导电类型的源极区，以及
其中第二到第五超级结结构中的每一个具有第二导电类型的降低表面电场区域，并且在周边边区域的漂移区中具有第二导电类型的一个或多个浮置场环，该降低表面电场区域被形成在周边边区域的漂移区中并且具有比阱区更低的杂质浓度，该一个或多个浮置场环具有比阱区和降低表面电场区域更高的杂质浓度，以及
其中，通过沟槽外延填充技术来形成第一到第五超级结结构。
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