CN101794820B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN101794820B
CN101794820B CN201010002886.5A CN201010002886A CN101794820B CN 101794820 B CN101794820 B CN 101794820B CN 201010002886 A CN201010002886 A CN 201010002886A CN 101794820 B CN101794820 B CN 101794820B
Authority
CN
China
Prior art keywords
oxide semiconductor
semiconductor layer
layer
film
addition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201010002886.5A
Other languages
English (en)
Other versions
CN101794820A (zh
Inventor
坂田淳一郎
岛津贵志
大原宏树
佐佐木俊成
山崎舜平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN101794820A publication Critical patent/CN101794820A/zh
Application granted granted Critical
Publication of CN101794820B publication Critical patent/CN101794820B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C23C14/086—Oxides of zinc, germanium, cadmium, indium, tin, thallium or bismuth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M1/00—Substation equipment, e.g. for use by subscribers
    • H04M1/02—Constructional features of telephone sets
    • H04M1/0202—Portable telephone sets, e.g. cordless phones, mobile phones or bar type handsets
    • H04M1/026—Details of the structure or mounting of specific components
    • H04M1/0266—Details of the structure or mounting of specific components for a display module assembly
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Abstract

本发明的目的之一在于使用氧化物半导体层提供具备其电特性及可靠性优异的薄膜晶体管的半导体装置。使用包含绝缘物(绝缘氧化物、绝缘氮化物或氧氮化硅、氧氮化铝等)，典型地包含SiO2的氧化物半导体靶材进行成膜，以实现其氧化物半导体层的膜厚度方向上的Si元素浓度具有由离栅电极近的一侧至离栅电极远的一侧逐渐增加的浓度梯度的半导体装置。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种具有由薄膜晶体管(以下，称为TFT)构成的电路的半导体装置及其制造方法。例如，本发明涉及一种电子设备，其中安装以液晶显示面板为代表的电光装置或具有有机发光元件的发光显示装置作为部件。
另外，本说明书中，半导体装置是指通过利用半导体特性而能够发挥其功能的所有装置，因此电光装置、半导体电路以及电子设备都是半导体装置。
背景技术
金属氧化物的种类繁多且其用途广泛。氧化铟为较普遍的材料而被用作液晶显示器等中所需要的透明电极材料。
在金属氧化物中存在呈现半导体特性的金属氧化物。呈现半导体特性的金属氧化物是化合物半导体的一种。化合物半导体是指两种以上的原子进行结合而形成的半导体。通常，金属氧化物成为绝缘体。但是，已知也存在如下情况：即根据构成金属氧化物的元素的组合金属氧化物会成为半导体。
例如，已知在金属氧化物中，氧化钨、氧化锡、氧化铟、氧化锌等呈现半导体特性。并且，已公开将由该种金属氧化物构成的透明半导体层用作沟道形成区的薄膜晶体管(专利文献1至4、非专利文献1)。
另外，已知金属氧化物不仅有一元氧化物还有多元氧化物。例如，具有同系物(homologous compounds)的InGaO3(ZnO)m(m：自然数)为公知的材料(非专利文献2至4)。
并且，已经确认可以将上述那样的In-Ga-Zn类氧化物用于薄膜晶体管的沟道层(专利文献5、非专利文献5以及6)。
此外，通过使用氧化物半导体制造薄膜晶体管，并且将该薄膜晶体管应用于电子器件和光器件的技术受到关注。例如，专利文献6及专利文献7公开作为氧化物半导体膜使用氧化锌、In-Ga-Zn-O类氧化物半导体来制造薄膜晶体管，并将该薄膜晶体管用于图像显示装置的开关元件等的技术。
[专利文件1]日本专利申请公开昭60-198861号公报
[专利文件2]日本专利申请公开平8-264794号公报
[专利文件3]日本PCT国际申请翻译平11-505377号公报
[专利文件4]日本专利申请公开2000-150900号公报
[专利文件5]日本专利申请公开2004-103957号公报
[专利文件6]日本专利申请公开2008-72025号公报
[专利文件7]日本专利申请公开2007-096055号公报
[非专利文献1]M.W.Prins，K.O.Grosse-Holz，G.Muller，J.F.M.Cillessen，J.B.Giesbers，R.P.Weening，and R.M.Wolf，″A ferroelectric transparent thin-film transistor″，Appl.Phys.Lett.，17 June 1996，Vol.68 p.3650-3652
[非专利文献2]M.Nakamura，N.Kimizuka，and T.Mohri，″ThePhase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃″，J.Solid State Chem.，1991，Vol.93，p.298-315
[非专利文献3]N.Kimizuka，M.Isobe，and M.Nakamura，″Syntheses and Single-Crystal Data of Homologous Compounds，In2O3(ZnO)m(m＝3，4，and 5)，InGaO3(ZnO)3，and Ga2O3(ZnO)m(m＝7，8，9，and 16)in the In2O3-ZnGa2O4-ZnO System″，J.Solid State Chem.，1995，Vol.116，p.170-178
[非专利文献4]M.Nakamura，N.Kimizuka，T.Mohri，and M.Isobe，″Syntheses and crystal structures of new homologouscompounds，indium iron zinc oxides(InFeO3(ZnO)m)(m：naturalnumber)and related compounds″，KOTAI BUTSURI(SOLID STATEPHYSICS)，1993，Vol.28，No.5，p.317-327
[非专利文献5]K.Nomura，H.Ohta，K.Ueda，T.Kamiya，M.Hirano，and H.Hosono，″Thin-film transistor fabricated insingle-crystalline transparent oxide semiconductor″，SCIENCE，2003，Vol.300，p.1269-1272
[非专利文献6]K.Nomura，H.Ohta，A.Takagi，T.Kamiya，M.Hirano，and H.Hosono，″Room-temperature fabrication oftransparent flexible thin-film transistors using amorphousoxide semiconductors″，NATURE，2004，Vol.432 p.488-492
发明内容
本发明的一个方式的目的之一在于提供如下半导体装置，该半导体装置具备使用氧化物半导体层并电特性及可靠性优异的薄膜晶体管。
作为氧化物半导体层，使用至少包含锌的材料。另外，因为锌氧化物容易晶化，所以为了实现非晶氧化物半导体层，采用使用绝缘物(以氧化硅、氧化锗、氧化铝为代表的绝缘氧化物；以氮化硅、氮化铝等为代表的绝缘氮化物；或氧氮化硅；氧氮化铝等)，典型地使用包含0.1wt％(重量百分比)以上且10wt％以下，优选包含1wt％以上且6wt％以下的SiO2的氧化物半导体靶材进行成膜，并且使氧化物半导体层包含阻碍晶化的SiOx(X＞0)，而可以实现薄膜晶体管的耐热性的提高、薄膜晶体管的特性的不均匀的降低、长期使用时的特性变动的防止。
另外，通过使氧化物半导体层包含阻碍晶化的SiOx，当在制造工序中在形成氧化物半导体层之后进行热处理时，可以抑制晶化。另外，通过采用呈现SiOx的浓度梯度的非晶氧化物半导体层，实现薄膜晶体管的截止电流的降低。
在本说明书公开的本发明的一个方式是一种半导体装置，包括：绝缘表面上的栅电极；至少包含锌及SiOx的氧化物半导体层；栅电极和氧化物半导体层之间的绝缘层，其中，氧化物半导体层的膜厚度方向上的Si元素浓度具有由离栅电极近的一侧至离栅电极远的一侧逐渐增加的浓度梯度。
薄膜晶体管的结构既可以是氧化物半导体层位于设置在具有绝缘表面的衬底上的栅电极的上方的所谓底栅型，又可以是底接触型。
当氧化物半导体层位于栅电极的上方时，氧化物半导体层中的SiOx的浓度梯度是：高浓度区域位于远于栅电极的一侧；并且低浓度区域位于近于栅电极的一侧。另外，氧化物半导体层中的SiOx的浓度梯度分阶段地或连续地变化。
分阶段地变化的浓度梯度是指Si元素浓度在膜厚度方向上阶梯状地减少或增加的情况，例如当制作横轴表示膜厚度且纵轴表示Si元素浓度的图表时，连接多个点的线成为右边上升或右边降低的阶段状的轨迹。
另外，连续地变化的浓度梯度是指Si元素浓度的膜厚度方向上的变化不陡峭的情况，例如，例如当制作横轴表示膜厚度且纵轴表示Si元素浓度的图表时，连接多个点的线成为右边上升或右边降低的曲线或直线。
另外，氧化物半导体层是单层或两层以上的叠层。例如，也可以采用包含一定的Si元素浓度的第一氧化物半导体层和显示其Si元素浓度连续地变化的浓度梯度的第二氧化物半导体层的叠层。另外，也可以采用不包含Si元素的第一氧化物半导体层和包含一定的Si元素浓度的第二氧化物半导体层的叠层，并且将该叠层看作显示分阶段地变化的浓度梯度。
作为氧化物半导体层的一例，可以举出In-Ga-Zn-O类氧化物半导体。另外，通过使In-Sn-Zn-O类、In-Al-Zn-O类、Sn-Ga-Zn-O类Al-Ga-Zn-O类、Sn-Al-Zn-O类、In-Zn-O类、Sn-Zn-O类、Al-Zn-O类、Zn-O类的氧化物半导体包含SiOx，可以得到同样的效果。
另外，用来实现上述结构的本发明的一个方式是一种半导体装置的制造方法，包括如下步骤：在绝缘表面上形成栅电极；在栅电极上形成绝缘层；并且在绝缘层上通过使用第一氧化物半导体靶材的溅射法进行成膜，然后通过使用包含0.1wt％以上且10wt％以下的SiO2的第二氧化物半导体靶材的溅射法进行成膜，而形成膜厚度方向上的Si元素浓度由离栅电极近的一侧至离所述栅电极远的一侧逐渐增加的氧化物半导体层。
另外，也可以是氧化物半导体层位于设置在具有绝缘表面的衬底上的栅电极的下方的所谓顶栅型，而本发明的一个方式是一种半导体装置的制造方法，包括如下步骤：在绝缘表面上通过使用包含0.1wt％以上且10wt％以下的SiO2的第一氧化物半导体靶材的溅射法进行成膜，然后通过使用第二氧化物半导体靶材的溅射法进行成膜，而形成膜厚度方向上的Si元素具有浓度梯度的氧化物半导体层；形成覆盖氧化物半导体层的绝缘层；并且在绝缘层上形成栅电极，其中，氧化物半导体层中的Si元素浓度在膜厚度方向上由离所述栅电极近的一侧至离栅电极远的一侧逐渐增加。
使用包含SiOx的氧化物半导体层实现具备电特性及可靠性优异的薄膜晶体管的半导体装置。
附图说明
图1A至图1C是示出本发明的一个方式的截面图及俯视图；
图2A至图2C是示出本发明的一个方式的截面图及俯视图；
图3是示出本发明的一个方式的截面图；
图4是示出本发明的一个方式的俯视图；
图5A和图5B是示出本发明的一个方式的截面图及俯视图；
图6是示出本发明的一个方式的俯视图；
图7是示出InGaZnO4的单晶结构的模型图；
图8是示出Si取代模型的图；
图9是示出单晶模型的最终结构的图；
图10是示出Si取代模型的最终结构的图；
图11是示出各模型的径向分布函数g(r)的图表；
图12A至图12E是示出本发明的一个方式的工序截面图；
图13A至图13C是示出本发明的一个方式的截面图及俯视图；
图14A和图14B是示出本发明的一个方式的截面图及俯视图；
图15A至图15C是示出本发明的一个方式的工序截面图；
图16A和图16B是示出本发明的一个方式的截面图及俯视图；
图17A和图17B是示出本发明的一个方式的截面图及俯视图；
图18是示出像素电路的图；
图19A至图19C是示出本发明的一个方式的截面图；
图20A和图20B是示出本发明的一个方式的截面图及外观图；
图21A和图21B是示出本发明的一个方式的外观图；
图22A和图22B是示出本发明的一个方式的外观图。
具体实施方式
以下对本发明的实施方式，使用附图来详细地说明。但是，本发明不局限于以下的说明，只要是本领域的普通技术人员就可以容易理解一个事实是其方式和细节可以在不脱离本发明的宗旨及其范围的条件下作各种各样的变换。另外，本发明不应该被解释为仅限于以下所示的实施方式的记载内容。
实施方式1
在本实施方式中，使用图1A及图1B说明使用包含SiOx的氧化物半导体层的薄膜晶体管的一例。
图1A所示的薄膜晶体管190是底栅型的一种，并是称为沟道蚀刻型的结构的截面图的一例。另外，图1B是薄膜晶体管的俯视图的一例，并且以图中的虚线A1-A2切断的截面图相当于图1A。
在图1A所示的薄膜晶体管190中，在衬底100上设置有栅电极层101，在栅电极层101上设置有栅极绝缘层102，在栅极绝缘层102上设置有氧化物半导体层的叠层，在氧化物半导体层的叠层上设置有源电极层或漏电极层105a、105b。另外，具有覆盖氧化物半导体层的叠层及源电极层或漏电极层105a、105b的保护绝缘层106。
栅电极层101可以通过使用铝、铜、钼、钛、铬、钽、钨、钕、钪等金属材料；以这些金属材料为主要成分的合金材料；或以这些金属材料为成分的氮化物的单层或叠层形成。优选由铝或铜等低电阻导电材料形成栅电极层101，但是该材料有耐热性低或容易腐蚀的问题，因此优选与耐热导电材料组合而使用。作为耐热导电材料，使用钼、钛、铬、钽、钨、钕、钪等。
例如，作为栅电极层101的叠层结构，优选采用在铝层上层叠有钼层的双层结构、在铜层上层叠钼层的双层结构、在铜层上层叠氮化钛层或氮化钽层的双层结构、层叠氮化钛层和钼层的双层结构。作为三层的叠层结构，优选采用层叠钨层或氮化钨层、铝和硅的合金层或铝和钛的合金层、氮化钛层或钛层的叠层结构。
使用等离子体CVD法或溅射法形成栅极绝缘层102。通过利用CVD法或溅射法等且使用氧化硅层、氮化硅层、氧氮化硅层或氮氧化硅层的单层或叠层，可以形成栅极绝缘层102。另外，也可以通过使用有机硅烷气体的CVD法形成氧化硅层作为栅极绝缘层102。
在氧化物半导体层的叠层中，作为叠层中的至少一个层采用包含SiOx的氧化物半导体层即可。在本实施方式中，层叠第一氧化物半导体层193，在其上层叠包含SiOx的氧化物半导体层103(也称为第二氧化物半导体层)，在其上层叠第三氧化物半导体层。另外，第三氧化物半导体层是其导电率高于包含SiOx的氧化物半导体层103的导电率的半导体层，并用作缓冲层、n+层、源区或漏区。在图1A中，将其图示为第一缓冲层104a及第二缓冲层104b。
作为各氧化物半导体层，可以采用In-Ga-Zn-O类非单晶膜、In-Sn-Zn-O类、In-Al-Zn-O类、Sn-Ga-Zn-O类、Al-Ga-Zn-O类、Sn-Al-Zn-O类、In-Zn-O类、Sn-Zn-O类、Al-Zn-O类、In-O类、Sn-O类、Zn-O类的氧化物半导体。
在本实施方式中，作为第一氧化物半导体层193，使用如下In-Ga-Zn-O类非单晶膜，即通过使用包含In(铟)、Ga(镓)及Zn(锌)的氧化物半导体靶材(In2O3∶Ga2O3∶ZnO＝1∶1∶1)的溅射法而得到的In-Ga-Zn-O类非单晶膜。
另外，作为包含SiOx的氧化物半导体层103，使用如下Zn-O类非单晶膜，即通过使用包含2wt％的SiO2的氧化物半导体靶材的溅射法而得到的Zn-O类非单晶膜。
另外，在图1A中模式地示出第一氧化物半导体层193和包含SiOx的氧化物半导体层103的界面。根据材料有时各氧化物半导体层之间的界面不明确。通过使至少一个层为包含SiOx的氧化物半导体层，至少栅极绝缘层一侧的氧化物半导体层，即氧化物半导体层的下层部和氧化物半导体层的上层部分别显示不同的电特性。进而，可以说：氧化物半导体层的膜厚度方向上的Si元素浓度具有由离栅电极层近的一侧至离栅电极层远的一侧分阶段地增加的浓度梯度。
另外，也可以利用与用于第一氧化物半导体层的In-Ga-Zn-O类非单晶膜的成膜条件不同的成膜条件来得到用作第一缓冲层104a及第二缓冲层104b的第三氧化物半导体层。例如，采用如下条件：用于第三氧化物半导体层的In-Ga-Zn-O类非单晶膜的成膜条件中的氧气体流量比率小于用于第一氧化物半导体层的In-Ga-Zn-O类非单晶膜的成膜条件中的氧气体流量比率。另外，作为第三氧化物半导体层，也可以使用包含氮的In-Ga-Zn-O类非单晶膜，即In-Ga-Zn-O-N类非单晶膜(也称为IGZON膜)。通过在包含氮气体的气氛中使用以包含铟、镓及锌的氧化物为成分的靶材形成包含铟、镓及锌的氧氮化物膜，并且对该包含铟、镓及锌的氧氮化物膜进行加热处理，而得到该In-Ga-Zn-O-N类非单晶膜。另外，作为第三氧化物半导体层，也可以使用包含氮的Ga-Zn-O类非单晶膜，即Ga-Zn-O-N类非单晶膜(也称为GZON膜)。
进而，也可以使第三氧化物半导体层包含赋予n型的杂质元素。作为杂质元素，例如可以使用镁、铝、钛、铁、锡、钙、锗、钪、钇、锆、铪、硼、铊、铅等。当使第三氧化物半导体层包含镁、铝、钛等时，产生对氧的阻挡效果等，并且通过成膜之后的加热处理等可以将氧化物半导体层的氧浓度保持在最合适的范围内。
作为源电极层或漏电极层105a、105b，使用选自Al、Cr、Ta、Ti、Mo、W中的元素；以上述元素为成分的合金；或组合上述元素的合金膜等。
作为保护绝缘层106，可以使用通过利用溅射法等得到的氮化硅、氧化硅膜、氧氮化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜或氧化钽膜等的单层或上述膜等的叠层。
如图1A所示，通过使薄膜晶体管190的激活层采用第一氧化物半导体层193和包含SiOx的氧化物半导体层103的叠层结构，当薄膜晶体管190处于导通状态时，可以使主要的漏极电流的流动流入第一氧化物半导体层193来增大电场效应迁移率。另外，当薄膜晶体管190处于截止状态时，包含SiOx的氧化物半导体层103的受到蚀刻处理的部分成为主要的漏极电流的流动，而在其导电率高于包含SiOx的氧化物半导体层103的导电率的第一氧化物半导体层193中截止电流不流过，以可以实现截止电流的降低。
另外，对上述第一氧化物半导体层193、包含SiOx的氧化物半导体层103的材料没有特别的限制，例如可以采用如下成膜方法：通过使用包含2wt％的SiO2的氧化物半导体靶材的溅射法来形成第一氧化物半导体层193；并且通过使用包含5wt％的SiO2的氧化物半导体靶材的溅射法来形成包含SiOx的氧化物半导体层103。在此情况下，也可以说：膜厚度方向上的Si元素浓度具有由离栅电极层近的一侧至离栅电极层远的一侧分阶段地增加的浓度梯度。
另外，不局限于上述具有第一缓冲层104a及第二缓冲层104b的结构，例如也可以采用不设置缓冲层的结构。图1C示出此时的薄膜晶体管191的截面图的一例。另外，在图1C中，除了不设置缓冲层以外的结构与图1A相同，因此，使用相同附图标记图示相同的部分。
实施方式2
在本实施方式中，使用图2A及图2B说明使用含有微量的如下绝缘物的氧化物半导体层来形成的薄膜晶体管的一例，该绝缘物是：以氧化硅、氧化锗、氧化铝等为代表的绝缘氧化物；以氮化硅、氮化铝等为代表的绝缘氮化物；或者如氧氮化硅、氧氮化铝等绝缘氧氮化物等。
图2A所示的薄膜晶体管170是底栅型的一种，并是称为沟道蚀刻型的结构的截面图的一例。另外，图2B是薄膜晶体管的俯视图的一例，并且以图中的虚线C1-C2切断的截面图相当于图2A。
在图2A所示的薄膜晶体管170中，在衬底100上设置有栅电极层101，在栅电极层101上设置有栅极绝缘层102，在栅极绝缘层102上设置有氧化物半导体层的叠层，在氧化物半导体层的叠层上设置有源电极层或漏电极层105a、105b。另外，具有覆盖氧化物半导体层的叠层及源电极层或漏电极层105a、105b的保护绝缘层106。
在本实施方式中，在栅极绝缘层102上层叠作为绝缘氧化物包含SiOx的氧化物半导体层103(也称为第一氧化物半导体层)，并且在其上层叠第二氧化物半导体层。另外，第二氧化物半导体层是其导电率高于包含绝缘氧化物的氧化物半导体层103的导电率的半导体层，并用作缓冲层、n+层、源区或漏区。在图2A中，将其图示为第一缓冲层104a及第二缓冲层104b。
另外，在本实施方式中，使用以0.1wt％以上且10wt％以下的比率，优选以1wt％以上且6wt％以下的比率包含SiO2的包含In(铟)、Ga(镓)及Zn(锌)的氧化物半导体靶材来形成包含绝缘氧化物的氧化物半导体层103。通过使氧化物半导体包含绝缘氧化物，容易使所形成的氧化物半导体非晶化。另外，在对氧化物半导体膜进行热处理的情况下，可以抑制所形成的氧化物半导体的晶化。
利用经典分子动力学模拟调查当使包含In(铟)、Ga(镓)及Zn(锌)的氧化物半导体，所谓IGZO包含SiO2时产生怎样的结构变化。在经典分子动力学法中，通过对成为原子间相互作用的特征的经验势进行定义来对作用于各原子的力量进行评价。通过数值地解牛顿运动方程，可以决定论地求出各原子的运动(时间演化)。
以下描述计算模型和计算条件。另外，在本计算中使用Born-Mayer-Huggins势。
制造1680原子的InGaZnO4的单晶结构(参照图7)以及1680原子的InGaZnO4的使用Si原子分别取代In、Ga、Zn的各20原子的结构(参照图8)。在Si取代模型中，Si占3.57atom％(2.34wt％)。另外，单晶模型的密度是6.36g/cm3，并且Si取代模型的密度是6.08g/cm3。
通过在低于InGaZnO4的单晶结构的溶点(根据利用经典分子动力学模拟的估计，大约2000℃)的1727℃下，以一定的压力(1atm)进行150psec(时间步长0.2fsec×75万步(step))的经典分子动力学模拟，而进行结构弛豫。求出上述两个结构的径向分布函数g(r)。注意，径向分布函数g(r)是指表示在离某个原子距离r的位置上存在其他原子的概率密度的函数。随着原子之间的相关性减弱，g(r)逐渐接近于1。
图9和图10分别表示通过对上述两个计算模型进行150psec的经典分子动力学模拟而得到的最终结构。另外，图11表示各结构中的径向分布函数g(r)。
图9所示的单晶模型稳定而其最终结构也保持晶体结构，但是图10所示的Si取代模型不稳定而随着经过时间晶体结构崩溃，并变为非晶结构。当参照图11比较各结构模型的径向分布函数g(r)时，在单晶模型中在长距离的地点也有峰值，而可知具有长程有序。另一方面，在Si取代模型中，在0.6nm左右的地点峰值消失，而可知没有长程有序。
上述计算结果表示：在包含SiO2的情况下，IGZO的非晶结构比IGZO的晶体结构稳定；并且通过使IGZO包含SiO2，容易产生IGZO的非晶化。因为刚成膜之后的通过溅射法实际上得到的包含SiO2的IGZO薄膜是非晶半导体膜，所以根据上述计算结果可知通过包含SiO2，即使进行高温加热也阻碍晶化，而可以保持非晶结构。
并且，包含SiOx的氧化物半导体层103的膜厚度方向上的Si元素浓度具有由离栅电极层近的一侧至离栅电极层远的一侧逐渐增加的浓度梯度。在氧化物半导体层位于栅电极层的上方的图2A所示的薄膜晶体管170中，包含SiOx的氧化物半导体层103中的SiOx具有如下浓度梯度：高浓度区域位于离栅电极层远的一侧；并且低浓度区域位于离栅电极层近的一侧。另外，包含SiOx的氧化物半导体层103中的SiOx的浓度梯度分阶段地变化或连续的变化。
通过使氧化物半导体层包含SiOx，并且使其成为显示浓度梯度的氧化物半导体层，当薄膜晶体管170处于导通状态时，可以使主要的漏极电流的流动流入栅极绝缘层102的界面近旁(低Si元素浓度区域)，而增大电场效应迁移率。另外，当薄膜晶体管170处于截止状态时，包含SiOx的氧化物半导体层103的受到蚀刻处理的部分(高Si元素浓度区域)成为主要的漏极电流的流动，在其导电率高于高Si元素浓度区域的导电率的低Si元素浓度区域中截止电流不流过，而可以实现截止电流的降低。
另外，包含SiOx的氧化物半导体层103不局限于In-Ga-Zn-O类的氧化物半导体，例如可以使用In-Sn-Zn-O类、In-Al-Zn-O类、Sn-Ga-Zn-O类、Al-Ga-Zn-O类、Sn-Al-Zn-O类、In-Zn-O类、Sn-Zn-O类、Al-Zn-O类、In-O类、Sn-O类、Zn-O类的氧化物半导体。通过使氧化物半导体层包含SiOx且使该氧化物半导体层成为显示浓度梯度的氧化物半导体层，可以得到同样的效果。
另外，不局限于上述具有第一缓冲层104a及第二缓冲层104b的结构，例如也可以采用不设置缓冲层的结构。图2C示出此时的薄膜晶体管171的截面图的一例。另外，在图2C中，除了不设置缓冲层以外的结构与图2A相同，因此，使用相同附图标记图示相同的部分。
另外，以下说明将上述薄膜晶体管170用作像素部的开关元件来制造显示装置的例子。
首先，在具有绝缘表面的衬底100上设置栅电极层101。作为具有绝缘表面的衬底100，使用玻璃衬底。作为栅电极层101，可以使用钼、钛、铬、钽、钨、铝、铜、钕、钪等金属材料或以该金属材料为主要成分的合金材料的单层或叠层。另外，当形成栅电极层101时，也形成像素部的电容布线108及端子部的第一端子121。
例如，作为栅电极层101的双层的叠层结构，优选采用：在铝层上层叠钼层的双层叠层结构；在铜层上层叠钼层的双层结构；在铜层上层叠氮化钛层或氮化钽层的双层结构；或者层叠氮化钛层和钼层的双层结构。另外，也有在包含Ca的铜层上层叠成为阻挡层的包含Ca的氧化铜层的叠层；或在包含Mg的铜层上层叠成为阻挡层的包含Mg的氧化铜层的叠层。另外，作为三层的叠层结构，优选采用层叠钨层或氮化钨层、铝和硅的合金层或铝和钛的合金层、氮化钛层或钛层的叠层结构。
接着，形成覆盖栅电极层101上的栅极绝缘层102。使用溅射法、PCVD法等且以50nm至400nm的膜厚度形成栅极绝缘层102。
例如，作为栅极绝缘层102，通过溅射法形成100nm的氧化硅膜。当然，栅极绝缘层102不局限于这种氧化硅膜，也可以使用氧氮化硅膜、氮化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜、氧化钽膜等其他绝缘膜的单层或叠层形成栅极绝缘层102。在采用叠层的情况下，例如通过PCVD法形成氮化硅膜，并且在其上通过溅射法形成氧化硅膜，即可。另外，在作为栅极绝缘层102使用氧氮化硅膜或氮化硅膜等的情况下，可以防止来自玻璃衬底的杂质，例如钠等扩散并侵入到在之后在上方形成的氧化物半导体。
接着，在栅极绝缘层102上形成包含SiOx的氧化物半导体膜。使用以0.1wt％以上且10wt％以下，优选以1wt％以上且6wt％以下的比率包含SiO2的氧化物半导体靶材来进行成膜。另外，只要是绝缘杂质就使氧化物半导体靶材包含的杂质不局限于SiO2，而可以使用以氧化锗、氧化铝等为代表的绝缘氧化物；以氮化硅、氮化铝等为代表的绝缘氮化物；或氧氮化硅、氧氮化铝等的绝缘氧氮化物等。通过包含上述绝缘杂质，容易使所形成的氧化物半导体非晶化。另外，在对氧化物半导体膜进行热处理的情况下，可以抑制晶化。
在本实施方式中，通过在同一处理室中设置包含2wt％的SiO2且包含In(铟)、Ga(镓)及Zn(锌)的氧化物半导体靶材以及包含5wt％的SiO2且包含In(铟)、Ga(镓)及Zn(锌)的氧化物半导体靶材的双方，并且利用挡板切换所使用的靶材来在同一处理室内连续地进行成膜，而形成其Si元素浓度具有梯度的氧化物半导体膜(第一In-Ga-Zn-O类非单晶膜)。
另外，通过RF溅射法或DC溅射法的双方可以形成包含In(铟)、Ga(镓)及Zn(锌)的氧化物半导体靶材，而也可以使用所谓共溅射形成其Si元素浓度具有梯度的氧化物半导体膜(第一In-Ga-Zn-O类非单晶膜)，在该共溅射中，在同一处理室内设置人工石英靶材和包含In(铟)、Ga(镓)及Zn(锌)的氧化物半导体靶材且使用RF溅射法同时进行溅射。另外，也可以使用硅靶材替代人工石英来进行共溅射。当使用共溅射时，即使不使用包含SiO2的氧化物半导体靶材也可以形成包含SiOx的氧化物半导体膜。
接着，通过溅射法形成其电阻比包含SiOx的氧化物半导体膜的电阻低的氧化物半导体膜(第二In-Ga-Zn-O类非单晶膜)。在此，使用In2O3∶Ga2O3∶ZnO＝1∶1∶1的靶材且在如下成膜条件下进行溅射成膜：压力为0.4Pa；电力为500W；成膜温度为室温；并且导入流量40sccm的氩气体。虽然有意地使用In2O3∶Ga2O3∶ZnO＝1∶1∶1的靶材，但是有时在刚形成膜之后形成包括尺寸为1nm至10nm的晶粒的In-Ga-Zn-O类非单晶膜。另外，可以说通过适当地调整靶材的成分比、成膜压力(0.1Pa至2.0Pa)、电力(250W至3000W：8英寸φ)、温度(室温至100℃)、反应溅射的成膜条件等，可以调整晶粒的有无及晶粒的密度，还可以将直径尺寸调整为1nm至10nm的范围内。将第二In-Ga-Zn-O类非单晶膜的膜厚度设定为5nm至20nm。当然，当在膜中包括晶粒时，所包括的晶粒的尺寸不超过膜厚度。在本实施方式中，将第二In-Ga-Zn-O类非单晶膜的膜厚度设定为5nm。第二In-Ga-Zn-O类非单晶膜的成膜条件为稀有气体(氩或氦等)气氛下(或者氧气体为10％以下且氩气体为90％以上)。
作为溅射法，具有：作为溅射电源使用高频电源的RF溅射法和DC溅射法；以及以脉冲方法施加偏压的脉冲DC溅射法。
此外，还有可以设置多个其材料彼此不同的靶材的多元溅射装置。多元溅射装置既可以在同一处理室中层叠形成不同材料的膜，又可以在同一处理室中使多种材料同时放电而进行成膜。
此外，还有利用如下溅射法的溅射装置：在处理室内具备磁石机构的磁控管溅射法；利用不使用辉光放电而使用微波来产生的等离子体的ECR溅射法。
此外，作为使用溅射法的成膜方法，还有：当进行成膜时使靶材物质与溅射气体成分起化学反应而形成其化合物薄膜的反应溅射法；以及当形成膜时对衬底也施加电压的偏压溅射法。
接着，进行光刻工序，形成抗蚀剂掩模，对第一In-Ga-Zn-O类非单晶膜及第二In-Ga-Zn-O类非单晶膜进行蚀刻。
接着，通过进行光刻工序，形成抗蚀剂掩模，通过蚀刻去除不需要的部分(栅极绝缘层的一部分)来形成到达与栅电极层相同材料的布线、电极层的接触孔。设置该接触孔，以直接连接到在之后形成的导电膜。例如，当在驱动电路部中形成直接接触于栅电极层和源电极层或漏电极层的薄膜晶体管、电连接到端子部的栅极布线的端子时，形成接触孔。另外，虽然在此示出通过进行光刻工序来形成用于直接连接到在之后形成的导电膜的接触孔的例子，但是不特别局限于此，也可以在与用来连接到像素电极的接触孔同一工序中形成到达栅电极层的接触孔，并且使用与像素电极同一材料进行电连接。在使用与像素电极同一材料进行电连接的情况下，可以缩减一个掩模。
接着，利用溅射法或真空蒸镀法在第二In-Ga-Zn-O类非单晶膜上形成由金属材料构成的导电膜。
作为导电膜的材料，可以举出选自Al、Cr、Ta、Ti、Mo、W中的元素、以上述元素为成分的合金、组合上述元素的合金膜等。另外，在进行200℃至600℃的热处理的情况下，优选使导电膜具有承受该热处理的耐热性。因为当使用Al单体时有耐热性低且容易腐蚀等问题，所以组合Al与耐热导电材料而形成导电膜。作为与Al组合的耐热导电材料，使用选自钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)、钪(Sc)中的元素、以上述元素为成分的合金、组合上述元素的合金膜或者以上述元素为成分的氮化物。
在本实施方式中，作为导电膜，采用钛膜的单层结构。此外，作为导电膜，也可以采用双层结构，而可以在铝膜上层叠钛膜。另外，作为导电膜，也可以采用三层结构，其中包括Ti膜，在该Ti膜上层叠包含Nd的铝(Al-Nd)膜，而且在其上还形成Ti膜。作为导电膜，还可以采用包含硅的铝膜的单层结构。
接着，进行光刻工序形成抗蚀剂掩模，通过蚀刻去除不需要的部分来在像素部中形成源电极层或漏电极层105a、105b以及用作源区或漏区的第一缓冲层104a、第二缓冲层104b，以在驱动电路部中形成源电极层或漏电极层、源区或漏区。作为此时的蚀刻方法，采用湿蚀刻或干蚀刻。例如，在作为导电膜使用铝膜或铝合金膜的情况下，可以进行使用混合磷酸、醋酸及硝酸的溶液的湿蚀刻。在此，通过进行使用氨水和过氧化氢以及纯水的混合液(过氧化氢∶氨∶水＝5∶2∶2)的湿蚀刻，对Ti膜的导电膜进行蚀刻来形成源电极层或漏电极层，并且对第二In-Ga-Zn-O类非单晶膜进行蚀刻来形成第一缓冲层104a、第二缓冲层104b。在该蚀刻工序中，包含SiOx的氧化物半导体膜的露出区的一部分也被蚀刻，而成为包含SiOx的氧化物半导体层103。
另外，在该光刻工序中，使与源电极层或漏电极层105a、105b相同材料的第二端子122残留在端子部中。另外，第二端子122与源极布线(包括源电极层或漏电极层105a、105b的源极布线)电连接。
通过上述工序，可以在像素部中制造将包含SiOx的氧化物半导体层103用作沟道形成区的薄膜晶体管170。
此外，在端子部中，连接电极120通过形成在栅极绝缘膜中的接触孔与端子部的第一端子121直接连接。此外，在实施方式中未图示，但是经过与上述工序相同的工序来驱动电路的薄膜晶体管的源极布线或漏极布线与栅电极直接连接。
接着，进行200℃至600℃，典型是300℃至500℃的热处理(也包括光退火)。在此放置在炉中，而在氮气氛下以350℃进行一个小时的热处理。另外，通过该热处理，进行In-Ga-Zn-O类非单晶膜的原子级的重新排列。另外，因为包含SiOx的氧化物半导体层103包含SiOx，所以可以防止该热处理中的晶化并保持非晶结构。另外，因为包含SiOx的氧化物半导体层103包含SiOx，所以也可以进行比较高温度、比较长时间的热处理。另外，只要在形成第二In-Ga-Zn-O类非单晶膜之后进行热处理，就对进行该热处理的时序没有特别的限制，而例如也可以在形成像素电极之后进行热处理。
接着，去除抗蚀剂掩模，以形成覆盖薄膜晶体管170的保护绝缘层106。
然后，进行光刻工序，形成抗蚀剂掩模，并且通过对保护绝缘层106进行蚀刻来形成到达源电极层或漏电极层105a、105b的接触孔。另外，通过此时的蚀刻形成到达第二端子122的接触孔、到达连接电极120的接触孔。
接着，在去除抗蚀剂掩模之后，形成透明导电膜。作为透明导电膜的材料使用氧化铟(In2O3)、氧化铟锡(缩写为In2O3-SnO2、ITO)等并利用溅射法或真空蒸镀法等来形成透明导电膜。使用盐酸类的溶液进行对这些材料的蚀刻处理。然而，由于特别在对ITO的蚀刻中容易产生残渣，因此也可以使用氧化铟氧化锌合金(In2O3-ZnO)，以便改善蚀刻加工性。
接着，进行光刻工序，形成抗蚀剂掩模，并且通过蚀刻去除不需要的部分，以形成像素电极层110。另外，在该光刻工序中，以在电容部中的栅极绝缘层102及保护绝缘层106为电介质，并由电容布线108和像素电极层110形成存储电容器。另外，在该光刻工序中，使用抗蚀剂掩模覆盖第一端子及第二端子来使形成在端子部中的透明导电膜128、129残留。透明导电膜128、129成为用于与FPC的连接的电极或布线。形成在与第一端子121直接连接的连接电极120上的透明导电膜128成为用作栅极布线的输入端子的用于连接的端子电极。形成在第二端子122上的透明导电膜129是用作源极布线的输入端子的用于连接的端子电极。
注意，虽然在本实施方式中示出以栅极绝缘层102和保护绝缘层106为电介质，并由电容布线108和像素电极层110形成存储电容器的例子，但是，没有特别的限制，也可以采用如下结构：即在电容布线的上方设置使用与源电极或漏电极相同的材料形成的电极，使用在其间包括用作电介质的栅极绝缘层102的电极、电容布线形成存储电容器，并且电连接该电极和像素电极层。
接着，去除抗蚀剂掩模，并且图3示出该阶段的截面图。另外，该阶段的像素部中的薄膜晶体管170的俯视图相当于图4。
另外，图4中的沿线A1-A2的截面图及图4中的沿线B1-B2的截面图相当于图3。图3示出像素部中的第二薄膜晶体管170的截面结构、像素部中的电容器部的截面结构和端子部的截面结构。
另外，图5A及图5B分别示出源极布线端子部的俯视图及截面图。此外，图5A相当于沿图5B中的D1-D2线的截面图。在图5A中，形成在保护绝缘膜154上的透明导电膜155是用作输入端子的用于连接的端子电极。另外，在图5A中，在端子部中，使用与栅极布线相同的材料形成的电极156隔着栅极绝缘层152重叠于电连接到源极布线的第二端子150的下方。因为电极156不与第二端子150电连接，所以通过将电极156设定为与第二端子150不同的电位，例如浮动状态、GND、0V等，可以形成用于对杂波的措施的电容器或用于对静电的措施的电容器。此外，第二端子150隔着保护绝缘膜106与透明导电膜155电连接。
根据像素密度设置多个栅极布线、源极布线及电容布线。此外，在端子部中，排列地配置多个具有与栅极布线相同的电位的第一端子、多个具有与源极布线相同的电位的第二端子、多个具有与电容布线相同的电位的第三端子等。各端子的数量可以是任意的数量，而实施者适当地决定各端子的数量，即可。
通过上述工序，可以完成：具有包含SiOx的氧化物半导体层的薄膜晶体管170；具有存储电容器的像素部；以及端子部。另外，也可以在同一衬底上形成驱动电路。
当制造有源矩阵型液晶显示装置时，在有源矩阵衬底和设置有对置电极的对置衬底之间设置液晶层，以固定有源矩阵衬底和对置衬底。另外，在有源矩阵衬底上设置电连接到设置在对置衬底上的对置电极的共同电极，并且在端子部中设置电连接到共同电极的端子。该端子是用于将共同电极设定为固定电位，例如设定为GND、OV等的端子。
此外，本实施方式不局限于图4的像素结构。图6示出与图4不同的俯视图的例子。图6示出一例，其中不设置电容布线，并且隔着保护绝缘膜及栅极绝缘层重叠像素电极与相邻的像素的栅极布线来形成存储电容器。在此情况下，可以省略电容布线及与电容布线连接的第三端子。另外，在图6中，使用相同的附图标记说明与图4相同的部分。
在有源矩阵型液晶显示装置中，通过驱动配置为矩阵状的像素电极，在画面上形成显示图案。详细地说，通过在被选择的像素电极和对应于该像素电极的对置电极之间施加电压，进行配置在像素电极和对置电极之间的液晶层的光学调制，该光学调制作为显示图案被观察者确认。
当液晶显示装置显示动态图像时，由于液晶分子本身响应较慢，所以存在出现余像或出现动态图像模糊的问题。为了改善液晶显示装置的动态图像特性，有被称为插黑的驱动技术，该插黑是指每隔一个帧地进行整个画面的黑色显示的技术。
另外，还有一种被称为倍速驱动的驱动技术，该倍速驱动是指通过将垂直同步频率设定为通常的1.5倍以上，优选设定为通常的2倍以上来改善动态图像特性。
另外，为了改善液晶显示装置的动态图像特性，还有如下一种驱动技术：作为背光灯，使用多个LED(发光二极管)光源或多个EL光源等构成面光源，并且将构成面光源的各个光源独立地在一个帧周期内进行间歇发光驱动。作为面光源，可以使用三种以上的LED或白色发光LED。由于可以独立地控制多个LED，所以可以使LED的发光时序根据液晶层的光学调制的切换时序同步进行。由于该驱动技术可以将LED部分地关断，所以尤其是当显示一个画面中的黑色显示区域的比率高的映像时，可以实现低耗电量。
通过组合上述驱动技术，可以比现有液晶显示装置进一步改善液晶显示装置的动态图像特性等的显示特性。
另外，通过本实施方式，可以以低成本提供电特性高且可靠性高的显示装置。
另外，本实施方式可以与实施方式1自由地组合。
实施方式3
在本实施方式中，示出进行使用多级灰度掩模的曝光以减少掩模数的例子。
此外，示出作为氧化物半导体层的组成不使用生产量有限制的稀少金属的铟的例子。另外，还示出作为氧化物半导体层的组成元素不使用一种稀少金属的镓的例子。
多级灰度掩模是指能够设定三个曝光水平，即曝光部分、中间曝光部分以及未曝光部分的掩模，并且多级灰度掩模是使透过的光具有多个强度的曝光掩模。通过进行一次的曝光及显影工序，可以形成具有多个(典型为两个)厚度的区域的抗蚀剂掩模。因此，通过使用多级灰度掩模，可以减少曝光掩模数。
作为多级灰度掩模的代表例子，有灰色调掩模及半色调掩模。
灰色调掩模包括透光衬底、形成在其上的遮光部及衍射光栅。在遮光部中，光透过率为0％。另一方面，衍射光栅可以通过将狭缝、点、网眼等的光的透过部的间隔设定为用于曝光的光的分辨率限度以下的间隔来控制光的透过率。另外，周期性狭缝、点、网眼或非周期性狭缝、点、网眼都可以用于衍射光栅。
半色调掩模包括透光衬底、形成在其上的半透过部以及遮光部。作为半透过部，可以使用MoSiN、MoSi、MoSiO、MoSiON、CrSi等。遮光部可以使用铬或氧化铬等吸收光的遮光材料形成。在对半色调掩模照射曝光光线的情况下，在遮光部中光透过率为0％，而在没有设置遮光部及半透过部的区域中光透过率为100％。另外，在半透过部中，可以在10％至70％的范围内调整光透过率。半透过部中的光透过率可以根据半透过部的材料调整。
图12A至图12E相当于示出薄膜晶体管360的制造工序的截面图。
在图12A中，在设置有绝缘膜357的衬底350上设置栅电极层351。在本实施方式中，使用氧化硅膜(膜厚度为100nm)作为绝缘膜357。在栅电极层351上按顺序层叠栅极绝缘层352、氧化物半导体膜380、包含SiOx的氧化物半导体膜381及导电膜383。在本实施方式中，作为包含SiOx的氧化物半导体膜381，使用不包含铟及镓的氧化物半导体，典型地使用Sn-Zn-O类、Al-Zn-O类、Sn-Al-Zn-O类、Zn-O类的氧化物半导体。在本实施方式中，作为氧化物半导体膜380，使用利用溅射法而得到的Sn-Zn-O类的氧化物半导体。此外，作为包含SiOx的氧化物半导体膜381，使用Sn-Zn-O类的氧氮化物。
在栅极绝缘层352、氧化物半导体膜380、包含SiOx的氧化物膜381以及导电膜383上形成掩模384。
在本实施方式中，示出使用多级(高级)灰度掩模进行曝光以形成掩模384的例子。
通过在使用使透过的光具有多个强度的多级灰度掩模进行曝光之后进行显影，可以形成如图12B所示那样的具有膜厚度不同的区域的掩模384。通过使用多级灰度掩模，可以减少曝光掩模数。
接着，使用掩模384进行第一蚀刻工序，以对氧化物半导体膜380、包含SiOx的氧化物半导体膜381、导电膜383进行蚀刻而将其加工成岛状。其结果是，可以形成受到构图的氧化物半导体层390、包含SiOx的氧化物半导体层385、导电层387(参照图12B)。
接着，对掩模384进行灰化。其结果是，掩模的面积缩小，且厚度变薄。此时，膜厚度薄的区域的掩模的抗蚀剂(与栅电极层351的一部分重叠的区域)被去除，可以形成被分离的掩模388(参照图12C)。
使用掩模388进行第二蚀刻工序来对包含SiOx的氧化物半导体层385、导电层387进行蚀刻，而形成包含SiOx的半导体层353、源电极层或漏电极层355a、355b(参照图12D)。另外，包含SiOx的半导体层353仅有一部分被蚀刻而成为具有槽部(凹部)的半导体层，并且其端部的一部分也被蚀刻而成为露出的形状。
通过利用第一蚀刻工序对包含SiOx的氧化物半导体膜381、导电膜383进行干蚀刻，包含SiOx的氧化物半导体膜381、导电膜383受到各异向性蚀刻，从而掩模384的端部与包含SiOx的氧化物半导体层385、导电层387的端部一致，而成为连续的形状。
同样地，通过利用第二蚀刻工序对包含SiOx的氧化物半导体层385、导电层387进行干蚀刻，包含SiOx的氧化物半导体层385、导电层387受到各异向性蚀刻，从而掩模388的端部与包含SiOx的半导体层353的凹部以及端部、源电极层或漏电极层355a、355b的端部一致，而成为连续的形状。
此外，虽然在本实施方式中示出包含SiOx的半导体层353、源电极层或漏电极层355a、355b的端部以相同的锥形角连续地层叠的形状，但是根据蚀刻条件或氧化物半导体层及导电层的材料蚀刻速度不同，所以也有分别具有不同锥形角或不连续的端部形状的情况。
然后，去除掩模388。
接着，在包含氧的气氛中进行200℃至600℃的加热(参照图12E)。
通过上述工序，可以制造在氧化物半导体层390上具有包含SiOx的半导体层353的叠层的沟道蚀刻型的薄膜晶体管360。
如本实施方式所示，通过采用使用多级灰度掩模形成的具有多个(典型的是两个)厚度的区域的抗蚀剂掩模，可以减少抗蚀剂掩模数，从而可以实现工序的简化以及低成本化。
再者，如本实施方式所示，由于通过不将铟及镓用于氧化物半导体层而可以降低氧化物半导体靶材的价格，因此可以实现低成本化。
由此，可以以低成本且高生产率制造半导体装置。
在本实施方式中，示出如下例子：作为配置在驱动电路中的薄膜晶体管和配置在像素部中的薄膜晶体管，都采用在氧化物半导体层390上具有包含SiOx的半导体层353的叠层的反交错型薄膜晶体管360。即，本实施方式是当在同一衬底上也制造驱动电路时驱动电路和像素部的薄膜晶体管的结构成为大致相同的例子。
本实施方式可以与在其他实施方式中所记载的结构适当地组合而实施。
例如，虽然在本实施方式中示出作为氧化物半导体膜380使用利用溅射法形成的Sn-Zn-O类的氧化物半导体且作为包含SiOx的氧化物半导体膜381使用Sn-Zn-O类的氧化物半导体的叠层的例子，但是没有特别的限制，而也可以如实施方式2所示那样采用单层，例如也可以制造使用包含SiOx的Sn-Zn-O类的氧化物半导体的薄膜晶体管。
实施方式4
在本实施方式中，使用图13A及图13B说明沟道停止型薄膜晶体管430的一例。此外，图13B是薄膜晶体管的俯视图的一例，而沿图中的虚线Z1-Z2的截面图相当于图13A。另外，示出将不包含铟的氧化物半导体材料用于薄膜晶体管430的氧化物半导体层的例子。
在图13A中，在衬底400上设置栅电极401。接着，在覆盖栅电极401的栅极绝缘层402上设置第一氧化物半导体层403和第二氧化物半导体层405。
在本实施方式中，作为第一氧化物半导体层403，使用利用溅射法形成的Ga-Zn-O类的氧化物半导体。另外，作为第二氧化物半导体层405，使用包含SiOx的Sn-Zn-O类氧化物半导体。在本实施方式中，作为第一氧化物半导体层403及第二氧化物半导体层405，使用不包含铟的氧化物半导体，典型地使用Sn-Ga-Zn-O类、Al-Ga-Zn-O类、Sn-Al-Zn-O类、Sn-Zn-O类、Al-Zn-O类、Zn-O类的氧化物半导体。
接着，在第二氧化物半导体层405上接触地设置沟道保护层418。通过设置沟道保护层418，可以防止在工序中第二氧化物半导体层405的沟道形成区所受到的损伤(蚀刻中的等离子体或蚀刻剂所导致的膜减少、氧化等)。由此，可以提高薄膜晶体管430的可靠性。
作为沟道保护层418，可以使用无机材料(氧化硅、氮化硅、氧氮化硅、氮氧化硅等)。作为制造方法，可以使用等离子体CVD法或热CVD法等气相生长法或者溅射法。在成膜后通过进行蚀刻来加工其形状而形成沟道保护层418。在此，通过溅射法形成氧化硅膜，并且使用通过光刻形成的掩模进行蚀刻加工，而形成沟道保护层418。
接着，在沟道保护层418及第二氧化物半导体层405上形成n+层406a、406b。在本实施方式中，用作源区或漏区的n+层406a、406b是Ga-Zn-O-N类非单晶膜，通过与第一氧化物半导体层403、第二氧化物半导体层405的成膜条件不同的成膜条件形成n+层406a、406b，并且n+层406a、406b是更低电阻的氧化物半导体层。此外，作为n+层406a、406b，也可以使用包含氮的Ga-Zn-O类非单晶膜，即Ga-Zn-O-N类非单晶膜(也称为GZON膜)。
接着，在n+层406a上形成第一布线409，并且在n+层406b上形成第二布线410。作为第一布线409及第二布线410，使用选自Al、Cr、Ta、Ti、Mo、W中的元素、以上述元素为成分的合金或组合上述元素的合金膜等。
通过设置n+层406a、406b，使金属层的第一布线409、第二布线410与第二氧化物半导体层405之间具有良好的接合且使其具有在热方面上比肖特基结稳定的工作。另外，为了供给沟道的载流子(源极一侧)、稳定地吸收沟道的载流子(漏极一侧)或者不在与布线之间的界面产生电阻成分，积极地设置n+层406a、406b是有效的。另外，通过低电阻化，即使漏极电压高也可以保持高迁移率。
另外，不局限于上述具有n+层406a、406b的结构，例如也可以采用不设置n+层的结构。图13C示出此时的薄膜晶体管191的截面图的一例。另外，因为在图13C中除了不设置n+层之外的结构与图13A相同，所以使用相同附图标记图示相同部分。
接着，优选进行200℃至600℃，典型是300℃至500℃的热处理。在此放置在炉中，并且在大气气氛下以350℃进行一个小时的热处理。通过该热处理，进行第一氧化物半导体层403及第二氧化物半导体层405的原子级的重新排列。由于通过该热处理释放阻碍载流子迁移的应变，所以在此的热处理(还包括光退火)是重要的。另外，通过此时的热处理包含在第二氧化物半导体层405中的SiOx阻挡第二氧化物半导体层405的晶化，因此第二氧化物半导体层405的大部分可以维持非晶状态。此外，只要在形成第二氧化物半导体层405之后进行热处理，就对进行该热处理的时序没有特别的限制，例如也可以在形成像素电极之后进行热处理。
再者，如本实施方式那样，通过不将铟用于氧化物半导体层，作为材料不需要使用有可能枯竭的铟。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
例如，虽然在本实施方式中示出作为第一氧化物半导体层403使用利用溅射法形成的Ga-Zn-O类的氧化物半导体且作为第二氧化物半导体层405使用包含SiOx的Sn-Zn-O类的氧化物半导体的叠层的例子，但是没有特别的限制，而也可以如实施方式2所示那样采用单层，例如也可以制造使用包含SiOx的Sn-Zn-O类的氧化物半导体的薄膜晶体管。
实施方式5
在本实施方式中，说明使用两个n沟道型薄膜晶体管760、761构成反相器电路的例子。此外，示出将不包含镓的氧化物半导体材料用于薄膜晶体管760、761的氧化物半导体层的例子。
使用反相器电路、电容器、电阻等构成用来驱动像素部的驱动电路。在组合两个n沟道型TFT形成反相器电路的情况下，有组合增强型晶体管和耗尽型晶体管形成反相器电路的情况(以下称为EDMOS电路)和组合两个增强型TFT形成反相器电路的情况(以下称为EEMOS电路)。注意，在n沟道型TFT的阈值电压是正的情况下，将其定义为增强型晶体管，而在n沟道型TFT的阈值电压是负的情况下，将其定义为耗尽型晶体管。在本说明书中按照该定义进行描述。
将像素部和驱动电路形成在同一衬底上，并且在像素部中，使用配置为矩阵状的增强型晶体管切换对像素电极施加电压的导通截止。
图14A示出驱动电路的反相器电路的截面结构。在图14A中，在衬底740上设置第一栅电极741及第二栅电极742。第一栅电极741及第二栅电极742可以使用钼、钛、铬、钽、钨、铝、铜、钕、钪等的金属材料或以这些材料为主要成分的合金材料的单层或叠层形成。
此外，在覆盖第一栅电极741及第二栅电极742的栅极绝缘层743上设置第一布线749、第二布线750以及第三布线751，并且在第二布线750通过形成在栅极绝缘膜743中的接触孔744与第二栅电极742直接连接。
此外，在第一布线749、第二布线750以及第三布线751上形成n+层755a、755b、756a、756b。在本实施方式中，用作源区或漏区的n+层755a、755b、756a、756b是Ga-Zn-O类非单晶膜。另外，作为n+层755a、755b、756a、756b，也可以使用包含氮的Ga-Zn-O类非单晶膜，即Ga-Zn-O-N类非单晶膜(也称为GZON膜)。
此外，在重叠于第一栅电极741的位置并在第一布线749及第二布线750上隔着n+层755a、755b设置第一氧化物半导体层748及包含SiOx的第二氧化物半导体层745，并且在重叠于第二栅电极742的位置并在第二布线750及第三布线751上隔着n+层756a、756b设置第三氧化物半导体层746及包含SiOx的的第四氧化物半导体层747。
在本实施方式中，作为第一氧化物半导体层748及第三氧化物半导体层746，使用利用溅射法形成的In-Zn-O类的氧化物半导体。另外，作为第二氧化物半导体层745及第四氧化物半导体层747，使用包含SiOx的Sn-Zn-O类的氧化物半导体。在本实施方式中，作为第一氧化物半导体层748、第二氧化物半导体层745、第三氧化物半导体层746及第四氧化物半导体层747，使用不包含镓的氧化物半导体，典型地使用In-Sn-Zn-O类、In-Al-Zn-O类、Sn-Al-Zn-O类、In-Zn-O类、Sn-Zn-O类、Al-Zn-O类、Zn-O类的氧化物半导体。
薄膜晶体管760具有第一栅电极741和隔着栅极绝缘层743重叠于第一栅电极741的第一氧化物半导体层748及包含SiOx的第二氧化物半导体层745，并且第一布线749是接地电位的电源线(接地电源线)。该接地电位的电源线也可以是被施加负电压VDL的电源线(负电源线)。
此外，薄膜晶体管761具有第二栅电极742和隔着栅极绝缘层743重叠于第二栅电极742的第三氧化物半导体层746及包含SiOx的第四氧化物半导体层747，并且第三布线751是被施加正电压VDD的电源线(正电源线)。
如图14A所示那样，电连接到第一氧化物半导体层748和第三氧化物半导体层746的双方的第二布线750通过形成在栅极绝缘层743中的接触孔744与薄膜晶体管761的第二栅电极742直接连接。通过使第二布线750和第二栅电极742直接连接，可以得到良好的接触并降低接触电阻。与通过其他导电膜，例如通过透明导电膜连接第二栅电极742和第二布线750的情况相比，可以实现接触孔数的减少、接触孔数的减少所导致的占有面积的缩小。
此外，图14B示出驱动电路的反相器电路的俯视图。在图14B中，沿虚线Y1-Y2截断的截面相当于图14A。
另外，图15A、图15B及图15C示出使用不设置n+层的薄膜晶体管762、763的反相器电路的制造工序的一例。
利用溅射法在衬底740上形成第一导电膜，并使用第一光掩模对第一导电膜选择性地进行蚀刻，而形成第一栅电极741及第二栅电极742。接着，使用等离子体CVD法或溅射法形成覆盖第一栅电极741及第二栅电极742的栅极绝缘层743。通过利用CVD法或溅射法等并使用氧化硅层、氮化硅层、氧氮化硅层或氮氧化硅层的单层或叠层，可以形成栅极绝缘层743。另外，还可以通过使用有机硅烷气体的CVD法而形成氧化硅层作为栅极绝缘层743。
接着，使用第二光掩模对栅极绝缘层743选择性地进行蚀刻来形成到达第二栅电极742的接触孔744。至此为止的阶段的截面图相当于图15A。
接着，通过溅射法形成第二导电膜，并且使用第三光掩模对导电膜选择性地进行蚀刻，而形成第一布线749、第二布线750及第三布线751。第三布线751通过接触孔744与第二栅电极742直接接触。
接着，通过溅射法形成第一氧化物半导体膜和包含SiOx的第二氧化物半导体膜的叠层。另外，优选在采用溅射法形成第一氧化物半导体膜之前，进行导入氩气体来产生等离子体的反溅射，以去除附着在栅极绝缘层743的表面及接触孔744的底面的尘屑。反溅射是指一种方法，其中不对靶材一侧施加电压而在氩气氛下使用RF电源对衬底一侧施加电压来在衬底上形成等离子体，以对表面进行改质。另外，也可以使用氮、氦等代替氩气氛。此外，也可以在对氩气氛添加氧、氢、N2O等的气氛下进行反溅射。另外，也可以在对氩气氛添加Cl2、CF4等的气氛下进行反溅射。
接着，使用第四光掩模对第一氧化物半导体膜及包含SiOx的第二氧化物半导体膜选择性地进行蚀刻。通过该蚀刻，在第一栅电极741上形成第一氧化物半导体层748及包含SiOx的第二氧化物半导体层745的叠层，并且在第二栅电极742上形成第三氧化物半导体层746及包含SiOx的第四氧化物半导体层747的叠层。
接着，形成保护层752，使用第五光掩模对保护层752选择性地进行蚀刻来形成接触孔，然后形成第三导电膜。最后，使用第六光掩模对第三导电膜选择性地进行蚀刻来形成与第二布线750电连接的连接布线753。至此为止的阶段的截面图相当于图15C。
作为保护层752，可以使用无机材料(氧化硅、氮化硅、氧氮化硅、氮氧化硅等)。作为制造方法，可以使用等离子体CVD法或热CVD等气相生长方法或者溅射法。
接着，优选进行200℃至600℃，典型是300℃至500℃的热处理。在此放置在炉中，并且在大气气氛下以350℃进行一个小时的热处理。通过该热处理，进行第一氧化物半导体层748、第二氧化物半导体层745、第三氧化物半导体层746及第四氧化物半导体层747的原子级的重新排列。由于通过该热处理释放阻碍载流子迁移的应变，所以在此的热处理(还包括光退火)是重要的。此外，只要在形成第二氧化物半导体层745之后进行热处理，就对进行该热处理的时序没有特别的限制，例如也可以在形成像素电极之后进行热处理。
进而，如本实施方式所示，通过不将镓用于氧化物半导体层，不需要使用其制造成本高的材料的包含镓的靶材。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
例如，虽然在本实施方式中示出作为第一氧化物半导体层748及第三氧化物半导体层746使用利用溅射法形成的In-Zn-O类的氧化物半导体且作为第二氧化物半导体层745及第四氧化物半导体层747使用包含SiOx的Sn-Zn-O类的氧化物半导体的叠层的例子，但是没有特别的限制，而也可以如实施方式2所示那样采用单层，例如也可以制造使用包含SiOx的Sn-Zn-O类的氧化物半导体的薄膜晶体管。
实施方式6
在本实施方式中，使用图16A及图16B说明顶栅型薄膜晶体管330的一例。此外，图16B为薄膜晶体管的俯视图的一例，而沿图中的虚线P1-P2截断的截面图相当于图16A。
在图16A中，在衬底300上形成第一布线309和第二布线310。另外，第一布线309和第二布线310用作源电极或漏电极。
接着，在第一布线309和第二布线310上形成包含SiOx的第一氧化物半导体层304和第二氧化物半导体层305。在本实施方式中，作为第一氧化物半导体层304，使用包含SiOx的Sn-Zn-O类的氧化物半导体。另外，作为第二氧化物半导体层305，使用In-Ga-Zn-O类的非单晶膜。
另外，在第一氧化物半导体层304中，也可以包括如下氧化物半导体层：即膜厚度方向上的Si元素浓度具有由离在之后形成的栅电极近的一侧至离栅电极远的一侧逐渐增加的浓度梯度的氧化物半导体层。
接着，形成覆盖第二氧化物半导体层305、第一布线309以及第二布线310地形成栅极绝缘层303。
接着，优选进行200℃至600℃，典型是300℃至500℃的热处理。在此放置在炉中，并且在大气气氛下以350℃进行一个小时的热处理。通过该热处理，进行第一氧化物半导体层304及第二氧化物半导体层305的原子级的重新排列。由于通过该热处理释放阻碍载流子迁移的应变，所以在此的热处理(还包括光退火)是重要的。
接着，在栅极绝缘层303上的与第一氧化物半导体层304接触于衬底300的区域重叠的位置设置栅电极301。
通过上述工序，可以制造顶栅结构的薄膜晶体管330。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
例如，虽然在本实施方式中示出作为第一氧化物半导体层304使用利用溅射法形成的包含SiOx的Sn-Zn-O类的氧化物半导体且作为第二氧化物半导体层305使用包含In-Ga-Zn-O类的氧化物半导体的叠层的例子，但是没有特别的限制，而也可以如实施方式2所示那样采用单层，例如也可以制造使用包含SiOx的Sn-Zn-O类的氧化物半导体的薄膜晶体管。
实施方式7
在本实施方式中，使用图17A及图17B说明顶栅型薄膜晶体管630的一例。此外，图17B为薄膜晶体管的俯视图的一例，而沿图中的虚线R1-R2截断的截面图相当于图17A。
在图17A中，在衬底600上形成包含SiOx的第一氧化物半导体层604和第二氧化物半导体层605。在本实施方式中，作为第一氧化物半导体层604，使用包含SiOx的Sn-Zn-O类的氧化物半导体。另外，作为第二氧化物半导体层605，使用In-Ga-Zn-O类的非单晶膜。
另外，在第一氧化物半导体层604中，也可以包括如下氧化物半导体层：即膜厚度方向上的Si元素浓度具有由离在之后形成的栅电极近的一侧至离栅电极远的一侧逐渐增加的浓度梯度的氧化物半导体层。
接着，在第二氧化物半导体层605上形成n+层606a、606b。在本实施方式中，用作源区或漏区的n+层606a、606b是Ga-Zn-O类非单晶膜。此外，作为n+层606a、606b，也可以使用包含氮的Ga-Zn-O类非单晶膜，即Ga-Zn-O-N类非单晶膜(也称为GZON膜)。
接着，在n+层606a、606b上形成第一布线609和第二布线610。此外，第一布线609和第二布线610用作源电极或漏电极。
接着，在第一布线609和第二布线610上形成栅极绝缘层603。
接着，在与第二氧化物半导体层605接触于栅极绝缘层603的区域重叠的位置并在栅极绝缘层603上设置栅电极601。
接着，优选进行200℃至600℃，典型是300℃至500℃的热处理。在此放置在炉中，并且在大气气氛下以350℃进行一个小时的热处理。通过该热处理，进行第一氧化物半导体层604及第二氧化物半导体层605的原子级的重新排列。由于通过该热处理释放阻碍载流子迁移的应变，所以在此的热处理(还包括光退火)是重要的。
通过上述工序，可以制造顶栅结构的薄膜晶体管630。
另外，不局限于上述具有n+层606a、606b的结构，例如也可以采用不设置n+层的结构。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
例如，虽然在本实施方式中示出作为第一氧化物半导体层604使用利用溅射法形成的包含SiOx的Sn-Zn-O类的氧化物半导体且作为第二氧化物半导体层605使用In-Ga-Zn-O类的氧化物半导体的叠层的例子，但是没有特别的限制，而也可以采用单层，例如也可以制造使用包含SiOx的Sn-Zn-O类的氧化物半导体的薄膜晶体管。
实施方式8
在本实施方式中，示出发光显示装置的一例作为半导体装置。在此，示出利用电致发光的发光元件作为显示装置所具有的显示元件。根据其发光材料是有机化合物还是无机化合物对利用电致发光的发光元件进行区别，前者称为有机EL元件，而后者称为无机EL元件。
在有机EL元件中，通过对发光元件施加电压，电子和空穴从一对电极分别注入到包含发光有机化合物的层，以产生电流。而且，通过这些载流子(电子和空穴)重新结合，发光有机化合物达到激发态，并且当该激发态恢复到基态时，获得发光。根据该机理，这种发光元件称为电流激发型的发光元件。
无机EL元件根据其元件结构分类为分散型无机EL元件和薄膜型无机EL元件。分散型无机EL元件包括在粘合剂中分散有发光材料的粒子的发光层，并且其发光机理是利用施主能级和受主能级的施主-受主重新结合型发光。薄膜型无机EL元件具有利用电介质层夹住发光层并还利用电极夹住该夹有发光层的电介质层的结构，并且其发光机理是利用金属离子的内层电子跃迁的定域型发光。另外，在此，使用有机EL元件作为发光元件而进行说明。
图18示出可以使用数字时间灰度级驱动的像素结构的一例作为半导体装置的例子的图。
说明可以使用数字时间灰度级驱动的像素的结构以及像素的工作。在此示出在一个像素中使用两个n沟道型晶体管的例子，在该n沟道型晶体管中将氧化物半导体层(典型是包含SiOx的In-Ga-Zn-O类非单晶膜)用于沟道形成区。
像素6400包括开关晶体管6401、驱动晶体管6402、发光元件6404以及电容元件6403。在开关晶体管6401中，栅极与扫描线6406连接，第一电极(源电极和漏电极中的一方)与信号线6405连接，并且第二电极(源电极和漏电极中的另一方)与驱动晶体管6402的栅极连接。在驱动晶体管6402中，栅极通过电容元件6403与电源线6407连接，第一电极与电源线6407连接，第二电极与发光元件6404的第一电极(像素电极)连接。发光元件6404的第二电极相当于共同电极6408。共同电极6408与形成在同一衬底上的共同电位线电连接，并且将该连接部分用作公共连接部，即可。
另外，将发光元件6404的第二电极(共同电极6408)设定为低电源电位。另外，低电源电位是指以电源线6407所设定的高电源电位为基准满足低电源电位＜高电源电位的电位，作为低电源电位例如可以设定为GND、OV等。将该高电源电位与低电源电位的电位差施加到发光元件6404上，为了使电流流过发光元件6404以使发光元件6404发光，以使高电源电位与低电源电位的电位差成为发光元件6404的正向阈值电压以上的方式分别设定其电位。
另外，还可以使用驱动晶体管6402的栅极电容代替电容元件6403而省略电容元件6403。至于驱动晶体管6402的栅极电容，也可以在沟道区与栅电极之间形成有电容。
在此，在采用电压输入电压驱动方式的情况下，对驱动晶体管6402的栅极输入能够使驱动晶体管6402充分处于导通或截止的两个状态的视频信号。即，使驱动晶体管6402在线形区域工作。由于使驱动晶体管6402在线形区域工作，所以将比电源线6407的电压高的电压施加到驱动晶体管6402的栅极。另外，对信号线6405施加(电源线电压+驱动晶体管6402的Vth)以上的电压。
另外，当进行模拟灰度级驱动而代替数字时间灰度级驱动时，通过改变信号的输入，可以使用与图18相同的像素结构。
当进行模拟灰度级驱动时，对驱动晶体管6402的栅极施加发光元件6404的正向电压+驱动晶体管6402的Vth以上的电压。发光元件6404的正向电压是指设定为所希望的亮度时的电压，至少包括正向阈值电压。另外，通过输入使驱动晶体管6402在饱和区域中工作的视频信号，可以使电流流过发光元件6404。为了使驱动晶体管6402在饱和区域中工作，将电源线6407的电位设定为高于驱动晶体管6402的栅极电位。通过将视频信号设定为模拟方式，可以使根据视频信号的电流流过发光元件6404，而进行模拟灰度级驱动。
另外，图18所示的像素结构不局限于此。例如，还可以对图18所示的像素追加开关、电阻元件、电容元件、晶体管或逻辑电路等。
接着，使用图19A至图19C说明发光元件的结构。在此，以驱动TFT是n型的情况为例子来说明像素的截面结构。可以与实施方式2所示的第二薄膜晶体管170同样地制造用于图19A、图19B和图19C的半导体装置的驱动TFT的TFT7001、7011、7021，并且这些TFT是作为半导体层包括包含SiOx的氧化物半导体膜。
为了取出发光，发光元件的阳极或阴极的至少一方是透明的即可。而且，在衬底上形成薄膜晶体管及发光元件，并且发光元件有如下结构，即从与衬底相反的面取出发光的顶部发射、从衬底一侧的面取出发光的底部发射以及从衬底一侧及与衬底相反的面取出发光的双面发射。像素结构可以应用于任何发射结构的发光元件。
使用图19A说明顶部发射结构的发光元件。
在图19A中示出当驱动TFT的TFT7001为n型且从发光元件7002发射的光穿过到阳极7005一侧时的像素的截面图。至于TFT7001，作为半导体层使用包含氧化硅的In-Sn-Zn-O类氧化物半导体。通过包含氧化硅等杂质，即使进行300℃至600℃的热处理，也可以防止该氧化物半导体的晶化或微小晶粒的产生。在图19A中，发光元件7002的阴极7003和驱动TFT的TFT7001电连接，并且在阴极7003上按顺序层叠有发光层7004、阳极7005。至于阴极7003，只要是功函数小且反射光的导电膜，就可以使用各种材料。例如，优选采用Ca、Al、MgAg、AlLi等。而且，发光层7004可以由单层或多层的叠层构成。在由多层构成发光层7004时，在阴极7003上按顺序层叠电子注入层、电子传输层、发光层、空穴传输层、空穴注入层。另外，不需要设置所有这些层。使用透过光的具有透光性的导电材料形成阳极7005，例如也可以使用包含氧化钨的氧化铟、包含氧化钨的氧化铟锌、包含氧化钛的氧化铟、包含氧化钛的氧化铟锡、氧化铟锡(下面，表示为ITO)、氧化铟锌、添加有氧化硅的氧化铟锡等具有透光性的导电膜。
由阴极7003及阳极7005夹有发光层7004的区域相当于发光元件7002。在图19A所示的像素中，从发光元件7002发射的光如箭头所示那样发射到阳极7005一侧。
接着，使用图19B说明底部发射结构的发光元件。图19B示出在驱动TFT7011是n型且从发光元件7012发射的光发射到阴极7013一侧的情况下的像素的截面图。至于TFT7011，作为半导体层使用包含氧化硅的In-Al-Zn-O类氧化物半导体。通过包含氧化硅等杂质，即使进行300℃至600℃的热处理，也可以防止该氧化物半导体的晶化或微小晶粒的产生。在图19B中，在与驱动TFT7011电连接的具有透光性的导电膜7017上形成有发光元件7012的阴极7013，并且在阴极7013上按顺序层叠有发光层7014、阳极7015。另外，在阳极7015具有透光性的情况下，也可以覆盖阳极上地形成有用来反射光或遮光的屏蔽膜7016。与图19A的情况同样地，至于阴极7013，只要是功函数小的导电材料，就可以使用各种材料。但是，将其厚度设定为透过光的程度(优选为5nm至30nm左右)。例如，可以将膜厚度为20nm的铝膜用作阴极7013。而且，与图19A同样地，发光层7014可以由单层或多个层的叠层构成。阳极7015不需要透过光，但是可以与图19A同样地使用具有透光性的导电材料形成。并且，作为屏蔽膜7016例如可以使用反射光的金属等，但是不局限于金属膜。例如，也可以使用添加有黑色的颜料的树脂等。
由阴极7013及阳极7015夹有发光层7014的区域相当于发光元件7012。在图19B所示的像素中，从发光元件7012发射的光如箭头所示那样发射到阴极7013一侧。
接着，使用图19C说明双面发射结构的发光元件。在图19C中，在与驱动TFT7021电连接的具有透光性的导电膜7027上形成有发光元件7022的阴极7023，并且在阴极7023上按顺序层叠有发光层7024、阳极7025。至于TFT7021，作为半导体层使用包含氧化硅的Sn-Al-Zn-O类氧化物半导体。通过包含氧化硅等杂质，即使进行300℃至600℃的热处理，也可以防止该氧化物半导体的晶化或微小晶粒的产生。与图19A的情况同样地，至于阴极7023，只要是功函数小的导电材料，就可以使用各种材料。但是，将其厚度设定为透过光的程度。例如，可以将膜厚度为20nm的Al用作阴极7023。而且，与图19A同样地，发光层7024可以由单层或多个层的叠层构成。阳极7025可以与图19A同样地使用透过光的具有透光性的导电材料形成。
阴极7023、发光层7024和阳极7025重叠的部分相当于发光元件7022。在图19C所示的像素中，从发光元件7022发射的光如箭头所示那样发射到阳极7025一侧和阴极7023一侧的双方。
另外，虽然在此描述了有机EL元件作为发光元件，但是也可以设置无机EL元件作为发光元件。
另外，在本实施方式中示出了控制发光元件的驱动的薄膜晶体管(驱动TFT)和发光元件电连接的例子，但是也可以采用在驱动TFT和发光元件之间连接有电流控制TFT的结构。
通过上述工序，可以制造可靠性高的发光显示装置(显示面板)作为半导体装置。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
实施方式9
在本实施方式中，作为半导体装置示出电子纸的一例。
图20A是示出有源矩阵型电子纸的截面图。配置在用于半导体装置的显示部中的薄膜晶体管581可以与实施方式2所示的薄膜晶体管170同样地制造，并且该薄膜晶体管581是作为半导体层包括氧化物半导体膜的电特性高的薄膜晶体管。在本实施方式中，使用作为半导体层包括包含氧化硅的Zn-O类氧化物半导体的电特性高的薄膜晶体管。
图20A的电子纸是采用扭转球显示方式的显示装置的例子。扭转球显示方式是指一种方法，其中将一个半球表面为黑色而另一半球表面为白色的球形粒子配置在用于显示元件的电极层的第一电极层及第二电极层之间，并且使在第一电极层及第二电极层之间产生电位差来控制球形粒子的方向，以进行显示。
密封在衬底580和衬底596之间的薄膜晶体管581是底栅结构的薄膜晶体管，并且通过源电极层或漏电极层在形成于绝缘层583、584、585中的开口中与第一电极层587接触且电连接。在第一电极层587和第二电极层588之间设置有球形粒子589，该球形粒子589具有黑色区590a和白色区590b，其周围包括充满了液体的空洞594，并且球形粒子589的周围充满了树脂等的填充材料595(参照图20A)。
在本实施方式中，第一电极层587相当于像素电极，而第二电极层588相当于共同电极。第二电极层588电连接到设置在与薄膜晶体管581同一衬底上的共同电位线。在共同连接部中可以通过配置在一对衬底间的导电粒子，使第二电极层588与共同电位线电连接。
此外，还可以使用电泳元件代替扭转球。使用直径为10μm至200μm左右的微囊，该微囊中封入有透明液体、带有正电的白色微粒以及带有负电的黑色微粒。当由第一电极层和第二电极层对设置在第一电极层和第二电极层之间的微囊施加电场时，白色微粒和黑色微粒移动到相反方向，从而可以显示白色或黑色。应用该原理的显示元件就是电泳显示元件，称为电子纸。电泳显示元件具有比液晶显示元件高的反射率，因而不需要辅助灯。此外，其耗电量低，并且在昏暗的地方也能够辨别显示部。另外，即使不给显示部供应电源，也能够保持显示过一次的图像，因此，即使使具有显示功能的半导体装置(简单地称为显示装置，或称为具备显示装置的半导体装置)远离电波发射源，也能够储存显示过的图像。
通过实施方式2所示的工序来制造薄膜晶体管，可以制造降低制造成本的电子纸作为半导体装置。电子纸可以用于用来显示信息的各种领域的电子设备。例如，可以将电子纸应用于电子书籍(电子书)、招贴、电车等的交通工具的车内广告、信用卡等各种卡片中的显示等。图20B示出电子设备的一例。
图20B示出电子书籍2700的一例。例如，电子书籍2700由两个框体，即框体2701及框体2703构成。框体2701及框体2703由轴部2711形成为一体，并且以该轴部2711为轴可以进行开闭动作。通过采用这种结构，可以进行如纸的书籍那样的工作。
框体2701组装有显示部2705，而框体2703组装有显示部2707。显示部2705及显示部2707的结构既可以是显示连屏画面的结构，又可以是显示不同的画面的结构。通过采用显示不同的画面的结构，例如在右边的显示部(图20B中的显示部2705)中可以显示文章，而在左边的显示部(图20B中的显示部2707)中可以显示图像。
此外，在图20B中示出框体2701具备操作部等的例子。例如，在框体2701中，具备电源2721、操作键2723、扬声器2725等。利用操作键2723可以翻页。另外，也可以采用在与框体的显示部同一面上具备键盘、定位装置等的结构。另外，也可以采用在框体的背面或侧面具备外部连接端子(耳机端子、USB端子或可以与AC适配器及USB电缆等各种电缆连接的端子等)、记录介质插入部等的结构。再者，电子书籍2700也可以具有电子词典的功能。
此外，电子书籍2700也可以采用以无线方式收发信息的结构。还可以采用以无线方式从电子书籍服务器购买所希望的书籍数据等，然后下载的结构。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
实施方式10
包括使用氧化物半导体层的薄膜晶体管的半导体装置可以应用于各种电子设备(包括游戏机)。作为电子设备，例如可以举出电视装置(也称为电视或电视接收机)、用于计算机等的监视器、如数码相机、数码摄像机等拍摄装置、数码相框、移动电话机(也称为移动电话、移动电话装置)、便携式游戏机、便携式信息终端、声音再现装置、弹珠机等大型游戏机等。
图21A示出电视装置9601的一例。在电视装置9601中，框体组装有显示部9603。利用显示部9603可以显示映像。此外，在此示出固定在墙9600上来支撑框体的背面的结构。
可以通过利用框体所具备的操作开关、另外提供的遥控操作机9610进行电视装置9601的操作。通过利用遥控操作机9610所具备的操作键9609，可以进行频道及音量的操作，并可以操作显示在显示部9603上的映像。此外，也可以采用在遥控操作机9610中设置显示从该遥控操作机9610输出的信息的显示部9607的结构。
另外，电视装置9601采用具备接收机、调制解调器等的结构。可以通过利用接收机接收一般的电视广播。再者，通过调制解调器连接到有线或无线方式的通信网络，从而也可以进行单向(从发送者到接收者)或双向(在发送者和接收者之间或在接收者之间等)的信息通信。
图21B示出一种便携式游戏机，其由框体9881和框体9891的两个框体构成，并且通过连接部9893可以开闭地连接。框体9881安装有显示部9882，并且框体9891安装有显示部9883。另外，图21B所示的便携式游戏机还具备扬声器部9884、记录介质插入部9886、LED灯9890、输入单元(操作键9885、连接端子9887、传感器9888(包括测定如下因素的功能：力量、位移、位置、速度、加速度、角速度、转动数、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)以及麦克风9889)等。当然，便携式游戏机的结构不局限于上述结构，只要采用至少具备半导体装置的结构即可，并且可以采用适当地设置有其它附属设备的结构。图21B所示的便携式游戏机具有如下功能：读出储存在记录介质中的程序或数据并将其显示在显示部上；以及通过与其他便携式游戏机进行无线通信而实现信息共享。另外，图21B所示的便携式游戏机所具有的功能不局限于此，而可以具有各种各样的功能。
图22A示出移动电话机1000的一个例子。移动电话机1000除了安装在框体1001中的显示部1002之外还具备操作按钮1003、外部连接端口1004、扬声器1005、麦克风1006等。
图22A所示的移动电话机1000可以用手指等触摸显示部1002来输入信息。此外，可以用手指等触摸显示部1002来打电话或进行电子邮件的输入等的操作。
显示部1002的画面主要有三个模式。第一是以图像的显示为主的显示模式，第二是以文字等的信息的输入为主的输入模式，第三是显示模式和输入模式的两个模式混合的显示+输入模式。
例如，在打电话或制作电子邮件的情况下，将显示部1002设定为以文字输入为主的文字输入模式，并进行在画面上显示的文字的输入操作，即可。在此情况下，优选的是，在显示部1002的画面的大部分中显示键盘或号码按钮。
此外，通过在移动电话机1000的内部设置具有陀螺仪和加速度传感器等检测倾斜度的传感器的检测装置，来判断移动电话机1000的方向(竖向还是横向)，从而可以对显示部1002的画面显示进行自动切换。
另外，通过触摸显示部1002或操作框体1001的操作按钮1003，切换画面模式。还可以根据显示在显示部1002上的图像种类切换画面模式。例如，当显示在显示部上的图像信号为动态图像的数据时，将画面模式切换成显示模式，而当显示在显示部上的图像信号为文字数据时，将画面模式切换成输入模式。
另外，当在输入模式中检测出显示部1002的光传感器所检测的信号来得知在一定期间中没有显示部1002的触摸操作输入时，也可以以将画面模式从输入模式切换成显示模式的方式来进行控制。
还可以将显示部1002用作图像传感器。例如，通过用手掌或手指触摸显示部1002，来拍摄掌纹、指纹等，而可以进行身份识别。此外，通过在显示部中使用发射近红外光的背光灯或发射近红外光的感测光源，也可以拍摄手指静脉、手掌静脉等。
图22B也是移动电话机的一个例子。图22B的移动电话机在框体9411中具有包括显示部9412以及操作钮9413的显示装置9410，而在框体9401中具有包括操作钮9402、外部输入端子9403、麦克风9404、扬声器9405以及来电话时发光的发光部9406的通信装置9400，并且具有显示功能的显示装置9410与具有电话功能的通信装置9400可以沿箭头所指的两个方向分离。因此，可以将显示装置9410和通信装置9400的短轴互相连接，或将显示装置9410和通信装置9400的长轴互相连接。另外，当仅需要显示功能时，也可以将通信装置9400和显示装置9410分开而单独使用显示装置9410。通信装置9400和显示装置9410可以通过无线通信或有线通信来进行图像或输入信息的接收，并分别具有能够进行充电的电池。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
本申请基于2009年1月16日在日本专利局受理的日本专利申请序列号2009-008134而制作，所述申请内容包括在本说明书中。
主要元件符号说明
100衬底
101栅电极层
102栅极绝缘层
103包含SiOx的氧化物半导体层
105a、105b 源电极层或漏电极层
106保护绝缘层
190薄膜晶体管
193第一氧化物半导体层

Claims (16)

1.一种半导体装置，包括：
绝缘表面上的栅电极；
至少包含锌和SiOx的氧化物半导体层；以及
所述栅电极和所述氧化物半导体层之间的绝缘层，
其中，所述氧化物半导体层通过使用包含0.1wt%以上且10wt%以下的SiO2的氧化物半导体靶材的溅射法形成，
其中，所述氧化物半导体层的膜厚度方向上的硅浓度具有随着离所述栅电极的距离的增加而逐渐增加的梯度。
2.根据权利要求1所述的半导体装置，其中所述氧化物半导体层的膜厚度方向上的硅浓度分阶段地变化。
3.根据权利要求1所述的半导体装置，其中所述氧化物半导体层的膜厚度方向上的硅浓度连续地变化。
4.根据权利要求1所述的半导体装置，其中所述氧化物半导体层包含铟。
5.根据权利要求1所述的半导体装置，其中所述氧化物半导体层包含镓。
6.根据权利要求1所述的半导体装置，其中所述氧化物半导体层是单层。
7.根据权利要求1所述的半导体装置，其中所述氧化物半导体层是叠层。
8.一种半导体装置，包括：
绝缘表面上的栅电极；
所述栅电极上的绝缘层；
所述绝缘层上的第一氧化物半导体层；
所述第一氧化物半导体层上的第二氧化物半导体层，所述第二氧化物半导体层至少包含锌和SiOx；以及
所述第二氧化物半导体层上的源电极和漏电极，
其中所述第二氧化物导体层包括所述源电极和所述漏电极之间的凹部，以及
其中，所述第二氧化物半导体层的硅浓度高于所述第一氧化物半导体层的硅浓度。
9.根据权利要求8所述的半导体装置，其中所述第一氧化物半导体层或所述第二氧化物半导体层包含铟。
10.根据权利要求8所述的半导体装置，其中所述第一氧化物半导体层或所述第二氧化物半导体层包含镓。
11.根据权利要求8所述的半导体装置，其中所述第一氧化物半导体层或所述第二氧化物半导体层通过使用包含0.1wt%以上且10wt%以下的SiO2的氧化物半导体靶材的溅射法形成。
12.一种半导体装置，包括：
绝缘表面上的第一氧化物半导体层，所述第一氧化物半导体层至少包含锌和SiOx；
所述第一氧化物半导体层上的第二氧化物半导体层；
所述第二氧化物半导体层上的绝缘层；以及
所述绝缘层上的栅电极，
其中，所述第一氧化物半导体层或所述第二氧化物半导体层通过使用包含0.1wt%以上且10wt%以下的SiO2的氧化物半导体靶材的溅射法形成
其中，所述第一氧化物半导体层的硅浓度高于所述第二氧化物半导体层的硅浓度。
13.根据权利要求12所述的半导体装置，其中所述第一氧化物半导体层或所述第二氧化物半导体层包含铟。
14.根据权利要求12所述的半导体装置，其中所述第一氧化物半导体层或所述第二氧化物半导体层包含镓。
15.一种半导体装置的制造方法，包括如下步骤：
在绝缘表面上形成栅电极；
在所述栅电极上形成绝缘层；
并且通过使用第一氧化物半导体靶材的溅射法，然后通过使用包含0.1wt%以上且10wt%以下的SiO2的第二氧化物半导体靶材的溅射法，而在所述绝缘层上形成氧化物半导体层，该氧化物半导体层的膜厚度方向上的硅浓度随着离所述栅电极的距离的增加而逐渐增加。
16.一种半导体装置的制造方法，包括如下步骤：
通过使用包含0.1wt%以上且10wt%以下的SiO2的第一氧化物半导体靶材的溅射法，然后通过使用第二氧化物半导体靶材的溅射法，而在绝缘表面上形成氧化物半导体层，该氧化物半导体层的膜厚度方向上的硅具有浓度梯度；
形成覆盖所述氧化物半导体层的绝缘层；
并且在所述绝缘层上形成栅电极，
其中，所述氧化物半导体层的膜厚度方向上的硅浓度随着离所述栅电极的距离的增加而逐渐增加。
CN201010002886.5A 2009-01-16 2010-01-15 半导体装置及其制造方法 Active CN101794820B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009008134 2009-01-16
JP2009-008134 2009-01-16

Publications (2)

Publication Number Publication Date
CN101794820A CN101794820A (zh) 2010-08-04
CN101794820B true CN101794820B (zh) 2014-08-06

Family

ID=42336208

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010002886.5A Active CN101794820B (zh) 2009-01-16 2010-01-15 半导体装置及其制造方法

Country Status (5)

Country Link
US (2) US8629432B2 (zh)
JP (2) JP5548459B2 (zh)
KR (1) KR101648927B1 (zh)
CN (1) CN101794820B (zh)
TW (2) TW201533914A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8952380B2 (en) 2011-10-27 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US8987731B2 (en) 2012-05-31 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9029852B2 (en) 2011-09-29 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9087908B2 (en) 2011-10-14 2015-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9105734B2 (en) 2011-10-27 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9219160B2 (en) 2011-09-29 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI567829B (zh) 2008-10-31 2017-01-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8610155B2 (en) * 2008-11-18 2013-12-17 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, method for manufacturing the same, and cellular phone
TWI506795B (zh) 2008-11-28 2015-11-01 Semiconductor Energy Lab 半導體裝置和其製造方法
US8492756B2 (en) * 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8247276B2 (en) 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
KR101701208B1 (ko) * 2010-01-15 2017-02-02 삼성디스플레이 주식회사 표시 기판
KR20180001562A (ko) * 2010-02-26 2018-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
KR101969291B1 (ko) * 2010-02-26 2019-04-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102939658B (zh) * 2010-06-01 2014-03-26 夏普株式会社 薄膜晶体管
US8552425B2 (en) 2010-06-18 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9246010B2 (en) * 2010-07-14 2016-01-26 Sharp Kabushiki Kaisha Thin film transistor substrate
DE112011102644B4 (de) * 2010-08-06 2019-12-05 Semiconductor Energy Laboratory Co., Ltd. Integrierte Halbleiterschaltung
US8487844B2 (en) * 2010-09-08 2013-07-16 Semiconductor Energy Laboratory Co., Ltd. EL display device and electronic device including the same
US8766253B2 (en) * 2010-09-10 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101932576B1 (ko) * 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2012035984A1 (en) * 2010-09-15 2012-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP2012256012A (ja) * 2010-09-15 2012-12-27 Semiconductor Energy Lab Co Ltd 表示装置
US8803143B2 (en) * 2010-10-20 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor including buffer layers with high resistivity
US8916866B2 (en) * 2010-11-03 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20120059855A (ko) * 2010-12-01 2012-06-11 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN105336791B (zh) 2010-12-03 2018-10-26 株式会社半导体能源研究所 氧化物半导体膜以及半导体装置
CN106960866B (zh) 2010-12-17 2021-03-12 株式会社半导体能源研究所 氧化物材料及半导体器件
US8912080B2 (en) 2011-01-12 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of the semiconductor device
KR101942701B1 (ko) * 2011-01-20 2019-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체 소자 및 반도체 장치
KR20130140824A (ko) * 2011-01-27 2013-12-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8541781B2 (en) 2011-03-10 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI521612B (zh) * 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5615744B2 (ja) * 2011-03-14 2014-10-29 富士フイルム株式会社 電界効果型トランジスタ、表示装置、センサ及び電界効果型トランジスタの製造方法
US9082860B2 (en) * 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012235104A (ja) 2011-04-22 2012-11-29 Kobe Steel Ltd 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
KR101849268B1 (ko) * 2011-05-13 2018-04-18 한국전자통신연구원 빛과 전압 스트레스에 강한 산화물 박막 트랜지스터 및 그의 제조 방법
KR102377750B1 (ko) * 2011-06-17 2022-03-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치
KR101851567B1 (ko) * 2011-07-04 2018-04-25 삼성전자주식회사 트랜지스터, 트랜지스터를 포함하는 전자소자 및 이들의 제조방법
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9496138B2 (en) 2011-07-08 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide semiconductor film, method for manufacturing semiconductor device, and semiconductor device
KR20130040706A (ko) * 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8962386B2 (en) * 2011-11-25 2015-02-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI450398B (zh) * 2011-12-30 2014-08-21 Hon Hai Prec Ind Co Ltd 薄膜電晶體
KR101878744B1 (ko) 2012-01-03 2018-07-16 삼성전자주식회사 고 전압 산화물 트랜지스터 및 그 제조방법
US9553201B2 (en) 2012-04-02 2017-01-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel, and manufacturing method of thin film transistor
KR20130111874A (ko) * 2012-04-02 2013-10-11 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 표시 장치, 그리고 박막 트랜지스터의 제조 방법
US8901556B2 (en) 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
WO2013154195A1 (en) 2012-04-13 2013-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013168748A1 (ja) * 2012-05-09 2013-11-14 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
KR101406838B1 (ko) * 2012-05-14 2014-06-16 연세대학교 산학협력단 산화물 반도체 장치 및 그 형성 방법
CN104380473B (zh) 2012-05-31 2017-10-13 株式会社半导体能源研究所 半导体装置
US20130320335A1 (en) * 2012-06-01 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2014027263A (ja) * 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US9190525B2 (en) * 2012-07-06 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer
JP6306832B2 (ja) * 2012-07-06 2018-04-04 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
KR20140009023A (ko) * 2012-07-13 2014-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6134598B2 (ja) 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
KR102168987B1 (ko) * 2012-10-17 2020-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 마이크로컨트롤러 및 그 제조 방법
KR102227591B1 (ko) 2012-10-17 2021-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20200011610A (ko) * 2012-11-08 2020-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물 막 및 금속 산화물 막의 형성 방법
WO2014077295A1 (en) * 2012-11-15 2014-05-22 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TWI624949B (zh) * 2012-11-30 2018-05-21 半導體能源研究所股份有限公司 半導體裝置
KR102206412B1 (ko) * 2012-12-27 2021-01-22 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
US9391096B2 (en) 2013-01-18 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9171960B2 (en) 2013-01-25 2015-10-27 Qualcomm Mems Technologies, Inc. Metal oxide layer composition control by atomic layer deposition for thin film transistor
TWI618252B (zh) 2013-02-12 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
US9893192B2 (en) 2013-04-24 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9773915B2 (en) * 2013-06-11 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20230053723A (ko) * 2013-06-27 2023-04-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2015053477A (ja) * 2013-08-05 2015-03-19 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
US9443987B2 (en) * 2013-08-23 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9246013B2 (en) * 2013-12-18 2016-01-26 Intermolecular, Inc. IGZO devices with composite channel layers and methods for forming the same
TWI721409B (zh) * 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
JP6488124B2 (ja) 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
US9502242B2 (en) * 2014-02-05 2016-11-22 Applied Materials, Inc. Indium gallium zinc oxide layers for thin film transistors
KR101636146B1 (ko) * 2014-09-16 2016-07-07 한양대학교 산학협력단 박막 트랜지스터 및 그 제조 방법
JP2016100522A (ja) 2014-11-25 2016-05-30 株式会社ジャパンディスプレイ 薄膜トランジスタ及びその製造方法
JP6500203B2 (ja) * 2014-12-08 2019-04-17 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及び薄膜トランジスタの製造方法
CN106611764B (zh) * 2015-10-27 2019-12-10 群创光电股份有限公司 显示设备
JP6495808B2 (ja) * 2015-11-17 2019-04-03 株式会社東芝 酸化物半導体及び半導体装置
CN105655291B (zh) 2016-01-07 2019-03-22 京东方科技集团股份有限公司 一种阵列基板的制作方法、阵列基板和显示面板
WO2017153882A1 (en) * 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
CN106161694A (zh) * 2016-07-09 2016-11-23 广州易键电子科技有限公司 一种荧光手机屏幕
TW202343784A (zh) 2016-07-11 2023-11-01 日商半導體能源研究所股份有限公司 金屬氧化物及半導體裝置
CN106298546A (zh) * 2016-10-31 2017-01-04 京东方科技集团股份有限公司 一种薄膜晶体管、其制作方法、阵列基板及显示面板
DE102020130131A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und deren herstellungsverfahren
US11450748B2 (en) * 2020-05-28 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1941299A (zh) * 2005-09-29 2007-04-04 株式会社半导体能源研究所 半导体器件及其制造方法
CN101752428A (zh) * 2008-12-12 2010-06-23 佳能株式会社 场效应晶体管、场效应晶体管的制造方法和显示装置

Family Cites Families (150)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3767434A (en) 1971-04-08 1973-10-23 Owens Illinois Inc METHOD OF PREPARING P{11 O{11 {13 SiO{11 {11 PRODUCTS
EP0072603B1 (en) 1978-06-14 1986-10-01 Fujitsu Limited Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
DE69107101T2 (de) 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6485807B1 (en) * 1997-02-13 2002-11-26 Samsung Electronics Co., Ltd. Silicon wafers having controlled distribution of defects, and methods of preparing the same
KR100269518B1 (ko) 1997-12-29 2000-10-16 구본준 박막트랜지스터 제조방법
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6303503B1 (en) * 1999-10-13 2001-10-16 National Semiconductor Corporation Process for the formation of cobalt salicide layers employing a sputter etch surface preparation step
WO2002016679A1 (fr) 2000-08-18 2002-02-28 Tohoku Techno Arch Co., Ltd. Matiere semi-conductrice polycristalline
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US6424007B1 (en) * 2001-01-24 2002-07-23 Power Integrations, Inc. High-voltage transistor with buried conduction layer
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
KR100646296B1 (ko) 2001-09-12 2006-11-23 닛본 덴끼 가부시끼가이샤 반도체 장치 및 그 제조 방법
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004235180A (ja) * 2003-01-28 2004-08-19 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
TWI221341B (en) 2003-09-18 2004-09-21 Ind Tech Res Inst Method and material for forming active layer of thin film transistor
US7242039B2 (en) * 2004-03-12 2007-07-10 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
KR101187402B1 (ko) 2004-05-21 2012-10-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 조명장치
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7648861B2 (en) 2004-08-03 2010-01-19 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a semiconductor device including separately forming a second semiconductor film containing an impurity element over the first semiconductor region
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5126730B2 (ja) * 2004-11-10 2013-01-23 キヤノン株式会社 電界効果型トランジスタの製造方法
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US20070182217A1 (en) * 2005-08-12 2007-08-09 Saleen, Inc. Transparent vehicle roof
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101312259B1 (ko) 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
JP2008235871A (ja) 2007-02-20 2008-10-02 Canon Inc 薄膜トランジスタの形成方法及び表示装置
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
WO2008105347A1 (en) 2007-02-20 2008-09-04 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
TWI487118B (zh) 2007-03-23 2015-06-01 Idemitsu Kosan Co Semiconductor device
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2008276212A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
JP2008276211A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置およびパターニング方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
KR100982395B1 (ko) 2007-04-25 2010-09-14 주식회사 엘지화학 박막 트랜지스터 및 이의 제조방법
KR100987840B1 (ko) 2007-04-25 2010-10-13 주식회사 엘지화학 박막 트랜지스터 및 이의 제조방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101402189B1 (ko) * 2007-06-22 2014-06-02 삼성전자주식회사 Ｚｎ 산화물계 박막 트랜지스터 및 Ｚｎ 산화물의 식각용액
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI711182B (zh) 2008-07-31 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI656645B (zh) 2008-11-13 2019-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI506795B (zh) 2008-11-28 2015-11-01 Semiconductor Energy Lab 半導體裝置和其製造方法
KR101343570B1 (ko) 2008-12-18 2013-12-20 한국전자통신연구원 보론이 도핑된 산화물 반도체 박막을 적용한 박막 트랜지스터 및 그의 제조방법
US8492756B2 (en) 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8704216B2 (en) 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2011054812A (ja) 2009-09-03 2011-03-17 Hitachi Ltd 薄膜トランジスタおよびその製造方法
EP2428994A1 (en) 2010-09-10 2012-03-14 Applied Materials, Inc. Method and system for depositing a thin-film transistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1941299A (zh) * 2005-09-29 2007-04-04 株式会社半导体能源研究所 半导体器件及其制造方法
CN101752428A (zh) * 2008-12-12 2010-06-23 佳能株式会社 场效应晶体管、场效应晶体管的制造方法和显示装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9029852B2 (en) 2011-09-29 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9219160B2 (en) 2011-09-29 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9087908B2 (en) 2011-10-14 2015-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8952380B2 (en) 2011-10-27 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9105734B2 (en) 2011-10-27 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8987731B2 (en) 2012-05-31 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
US20140113687A1 (en) 2014-04-24
CN101794820A (zh) 2010-08-04
KR101648927B1 (ko) 2016-08-17
JP5548459B2 (ja) 2014-07-16
US8629432B2 (en) 2014-01-14
TW201533914A (zh) 2015-09-01
TW201114040A (en) 2011-04-16
JP5816330B2 (ja) 2015-11-18
US20100181565A1 (en) 2010-07-22
US8884287B2 (en) 2014-11-11
JP2010186994A (ja) 2010-08-26
KR20100084466A (ko) 2010-07-26
JP2014207454A (ja) 2014-10-30
TWI609495B (zh) 2017-12-21

Similar Documents

Publication Publication Date Title
CN101794820B (zh) 半导体装置及其制造方法
CN101789451B (zh) 半导体装置及其制造方法
JP6356203B2 (ja) 酸化物半導体膜
CN101847661B (zh) 半导体装置及其制造方法
CN101894759B (zh) 半导体装置及其制造方法
CN101866952B (zh) 半导体装置及其制造方法
CN101794822B (zh) 半导体装置及其制造方法
JP2021168394A (ja) 半導体装置
CN102473728B (zh) 半导体装置的制造方法
CN101814530B (zh) 半导体装置以及其制造方法
CN101826558B (zh) 半导体装置及半导体装置的制造方法
CN102842585B (zh) 半导体装置以及半导体装置的制造方法
CN101882630B (zh) 半导体装置及半导体装置的制造方法
CN101901838B (zh) 半导体装置及该半导体装置的制造方法
TWI476915B (zh) 半導體裝置及其製造方法
CN104064603A (zh) 晶体管及该晶体管的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant