CN100428440C - 半导体结构中元件间的空隙作为隔离的用途 - Google Patents

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Abstract

形成具有相邻电荷存储元件的快闪EEPROM或其它类型的存储单元阵列，这些相邻电荷存储元件之间具有充气空隙，以便降低存储元件之间的电容耦合程度，进而降低电荷存储元件之间的交叉耦合，并减少从该阵列中读取的数据内存在的产生误差。

Description

半导体结构中元件间的空隙作为隔离的用途
技术领域
本发明大致涉及半导体结构中紧密封装元件间的隔离，更具体来说，涉及非易失性快闪电可擦除可编程只读存储器(快闪EEPROM)单元阵列的邻近电荷存储元件间的电场隔离。
背景技术
在第一种闪存阵列结构中，存储单元连接在沿纵列方向延伸的相邻位线源极与漏极扩散区之间，其控制栅极连接至沿横排单元延伸的字线。一个共同的存储单元在源极与漏极扩散区之间设有“分离通道”。该单元的电荷存储元件位于通道的一部分上方，而字线(又称为控制栅极)则位于其它通道部分以及电荷存储元件上方。由此有效形成具有两个串联晶体管的单元，其中一个晶体管(存储器晶体管)具有电荷存储元件上的电荷量与字线上的电压的组合，以便控制可流经其通道部分的电流量，而另一晶体管(选择晶体管)只包含字线充当其栅极。字线在横排电荷存储元件上方延伸。关于这些单元、它们在存储系统中的用途、及其制造方法的实例，请参阅美国专利第5,070,032号、第5,095,344号、第5,315,541号、第5,343,063号、第5,661,053号及第6,28l,075号。
这种分离通道快闪EEPROM单元的一种变型是在电荷存储元件和字线之间增加一个操纵栅极。阵列内的每一操纵栅极都在垂直于字线的一纵列电荷存储元件上方延伸。其效果是，在读取或编程某一选定单元时，免除字线必须同时执行两项功能。这两项功能是：(1)充当一选择晶体管的栅极，因而需要适当电压来接通及切断选择晶体管；及(2)通过字线与电荷存储元件之间的电场(电容)耦合来将电荷存储元件的电压驱动至所需电平。通常很难利用单一电压来执行这两项功能而收到最适宜的效果。通过增加操纵栅极，字线只需执行第(1)项功能，而通过增加的操纵栅极来执行第(2)项功能。关于在一快闪EEPROM阵列中使用操纵栅极的说明，可参阅(例如)美国专利第5,313,421号及第6,222,762号。
此类结构中的另一种存储器阵列已在商业上使用多年，它采用的是IntelCorporation(英特尔公司)的ETOXTM单元。各存储单元连接在共同源极线与共用漏极线之间。关于这种存储单元及阵列的早期说明文献，可参阅KynettV.N.，Baker A.，Fandrich M.，Hoekstra G.，Jungroth O.，Kreifels J.及Wells S.的“An In-system Reprogrammable 256 K CMOS Flash Memory(系统内可重新编程的256 K CMOS闪存)”，ISSCC Conf.Proc.，1988年，第132页。
在第二类闪存阵列结构(通常称为NAND阵列)中，将由两个以上存储单元(例如，16或32)构成的串联串行与一或多个选择晶体管一起连接在各位线与一参考电位之间，以便形成多个纵列的单元。字线在许多这些纵列内的单元上延伸。在编程过程中，通过以下方法读取并验证一个纵列内的个别单元：硬打开该串行内的其余单元，以使流经一串行的电流取决于寻址单元中所存储的电荷量。关于作为存储系统的一部分的NAND结构阵列及其操作的实例，可参阅美国专利第5,570,315号、第5,774,397号和第6,046,935号。
增大数据存储密度
如同大多数集成电路应用一样，在快闪EEPROM阵列中也需要缩小实施某一集成电路功能所需的硅基板面积。业界不断期望在硅基板的给定区域内增加可存储的数字数据量，以便增加某一给定尺寸的存储卡或其它类型的封装的存储容量，或既增大容量又缩小尺寸。一种增大数据存储密度的方法是使每一存储单元可存储多于一个数据位。这是通过为每一存储元件晶体管界定两个以上阈值作为存储状态来实现的，目前商用产品中包含四种这样的状态(每一存储元件存储两个数据位)。预期每一存储元件可以有更多的存储状态，例如8种状态(3个数据位)及16种状态(4个数据位)。每一存储元件存储器晶体管都具有可实际操作的一定的总阈电压范围(窗口)，该范围分成为其界定的状态数加上状态间的余量，以便清楚地相互区分。关于多状态快闪EEPROM结构及其操作，可参阅(例如)美国专利第5,043,940号及第5,172,338号。
另一种存储单元包括两个存储元件，其也可在每一存储元件上的多种状态下操作。在这种单元中，两个存储元件包含在源极与漏极扩散区之间的通道内，其间有一选择晶体管。沿每一纵列存储元件包含一操纵栅极，其上沿每一横排存储元件设有一字线。当存取一预定存储元件而进行读取或编程时，单元内的另一存储元件上方含有相关存储元件的操控栅极提高至足以打开该另一存储元件下方的通道，而不论其上的电荷量有多大。由此有效消除另一存储元件对读取或编程同一存储单元内的相关存储元件的影响。例如，流经该单元的可用于读取其状态的电流量此时是相关存储元件上的电荷量的函数，而与同一单元内的另一存储元件上的电荷量无关。关于这种单元阵列结构及其操作的实例，可参阅美国专利第5,712,180号、第6,103,573号及第6,151,248号。
电荷存储元件
目前一般采用以及前述引用专利及论文中所讨论的快闪EEPROM阵列的电荷存储元件最常见是导电性浮动栅极，其通常由掺杂多晶硅材料制成。可用于快闪EEPROM系统的另一种存储单元则利用非导电性介质材料来取代导电性浮动栅极，以便采用非易失性方式存储电荷。关于这种单元的描述，请参阅Chan等人，“A True Single-Transistor Oxide-Nitride-Oxide EEPEOMDevice(真正的单晶体管氧化物-氮化物-氧化物EEPROM装置)”，IEEEElectron Device Letters，Vol.ED1-8，No.3，1987年3月，第93-95页。由二氧化硅、氮化硅和二氧化硅形成的三层式介质(“ONO”)定在存储单元通道上方导电性控制栅极和半导电性衬底的表面之间。该单元是通过将电子从该单元通道注入氮化物中来编程，在氮化物中，电子被俘获并存储在有限区域内。此存储电荷然后以可检测的方式改变单元通道中某一部分的阈电压。通过将热空穴注入氮化物层中，即擦除了单元。也可参见Nozaki等人的“A 1-MbEEPROM with MONOS Memory Cell for Semiconductor Disk Application(用于半导体磁盘应用的具有MONOS存储单元的1-Mb EEPROM)”，IEEEJournal of Solid-State Circuits，Vol.26，No.4，1991年4月，第497-501页，这篇论文描述了一种分离式栅极构造的类似单元，其中一掺杂多晶硅栅极在存储单元通道的一部分上延伸，从而形成一分离选择晶体管。
关于另一种利用介质存储媒体在每一单元中存储两个位的方法，请参阅Eitan等人的“NROM：A Novel Localized Trapping，2-Bit Nonvolatile MemoryCell(NROM：新型局部俘获2位非易失性存储单元)”，IEEE Electron DeviceLetters，Vol.21，No.11，2000年11月，第543-545页。ONO介质层在源极与漏极扩散区之间的通道上延伸。其中一个数据位的电荷位于与漏极相邻的介质层内，而另一数据位的电荷则位于与源极相邻的介质层内。通过分开读取介质层内空间分离的电荷存储区域的二进制状态，获得多状态数据存储。
关于在NOR、NAND及其它快闪EEPROM结构中采用介质电荷存储媒体，还可参阅Harari等人于2002年10月25日申请且目前仍在审查中的名为“Multi-State Non-Volatile Integrated Circuit Memory Systems that EmployDielectric Storage Elements(采用介质存储元件的多状态非易失性集成电路存储系统)”的美国专利申请案第10/280,352号。
邻近电荷存储元件间的相互作用
随着每一存储单元内所存储的状态数量的增多，存储元件上编程电荷量的任何偏移的公差会减小。因为随着每一存储单元存储元件上所存储的状态数量的增多，为每一存储状态指定的电荷范围必须且必定会变窄并且更加靠近，所以必须在增加的精确度下编程，而且所存储的电荷量中可容许的编程后偏移(实际偏移或表观偏移)程度降低。当编程和读取某一单元时，及当读取、编程和擦除与该单元一定程度电耦合的其它单元(例如，同一纵列或横排中的单元，或共用一线或一节点的单元)时，会对该单元内所存储的电荷产生实际干扰。
此外，由于存储元件之间的场耦合，所以会产生所存储电荷量的表观偏移。随着存储单元存储元件间的空间因为集成电路制造技术的改进而减小，这种耦合的程度必然会增大。在不同时间编程的两组相邻单元之间最明显存在这个问题。对其中一组单元编程，以使其存储元件增加对应于一组数据的电荷量。在以第二组数据编程第二组单元后，从第一组单元的存储元件读取的电荷量通常与编程时的电荷量不同，这是由于与第一组存储元件电容耦合的第二组存储元件上的电荷的影响造成的。这称为“Yupin”效应，关于其说明，可参阅美国专利第5,867,429号。
存储元件之间的这种寄生电容效应可通过在读取第一组存储元件时考虑第二组存储元件上的电荷的影响来补偿。同时，这种效应也可通过使这两组存储元件彼此实际隔离来降低，例如通过在这两组之间放置一导电性屏蔽物来实现。一种实现这种屏蔽的方法是使在横排或纵列浮动栅极上的控制栅极线向下延伸至各浮动栅极之间。此外，另有人建议，可通过在各浮动栅极之间设置固态或非固态的介质材料来降低浮动栅极之间的寄生电容，其中介质材料的介电常数极低，但是当然不致小于1.0。另一降低浮动栅极间的耦合的技术是将浮动栅极做成极薄，以使得其相对的表面积很小。
发明内容
不像通常采用的技术，在电荷存储元件间的整个空间内制造固态介质，而是通过在相邻电荷存储元件之间形成含有沿元件间的大部分距离延伸的空隙的介质，来提供相邻电荷存储元件之间的隔离。空隙通常含有在形成介质时存在于处理室内的气体。这种气体的介电常数为1.0，或比1.0大一点，这取决于气体的确切成分。这个介电常数远低于常用介质材料的介电常数，例如二氧化硅的介电常数约为4.0(须视其确切成分及其形成方法而定)，而氮化硅的介电常数约为7.5。因而可以显著降低相邻电荷存储元件间的耦合。
在一实施例中，这种隔离形成于多层堆叠底部的各浮动栅极之间的空间内，所述多层堆叠的高度是各堆叠之间的空间宽度的五倍、八倍或更多倍。堆叠中的其它层通常含有至少一介质及一导电性控制栅极线。各堆叠之间的空间的这种5∶1、8∶1或更大的横截面纵横比允许形成这样的介质，其沿堆叠侧壁向下延伸入该等空间内，但不会填充各电荷存储元件之间的空间的底部部分。但是，该等空间的顶部部分内则填满介质，因而在各电荷存储元件之间的介质内留下较大的密封空隙。
这些隔离技术适用于各种各样的非易失性存储单元阵列，例如背景技术中所描述的那两种存储单元阵列。例如，在特定NAND阵列中，控制栅极(字)线在各横排浮动栅极上延伸并向下延伸至各浮动栅极之间，从而沿各横排提供隔离，并如所预期的那样增大横排中每一字线与浮动栅极之间的耦合。然后，在各横排之间形成含有空隙的介质，以便降低沿各纵列(即，沿NAND浮动栅极晶体管串行)的浮动栅极之间的电容耦合。采用本文的隔离技术的另一实例是ETOXTM阵列，在该阵列上沿某一方向具有交替的源极及漏极植入物，其间设有各电荷浮动栅极。虽然导体通常在各浮动栅极之间延伸，以接触沿每一横排存储单元的每隔一个其它植入物区域，且因此提供导体任一侧上的浮动栅极间的一定屏蔽，但是在其余植入物区域上方的浮动栅极之间的交替空间非常小。因此，在这些狭小空间内使用含有空隙的介质，以替代常用的固态介质，例如二氧化硅。
以下对本发明的示范性实施例的描述中包含本发明的其它方面、优点及特征，该描述应结合附图来理解。
附图说明
图1是根据本发明一个实施例的存储单元阵列的一部分的平面图表示；
图2A及图2B是图1中的阵列在初始处理阶段时沿相应正交截面A-A及B-B所截取的横截面图；
图3A及图3B是图1中的阵列在其形成的中间阶段时沿相应截面A-A及B-B所截取的横截面图；
图4是图1中的阵列在所示处理阶段时沿截面A-A所截取的横截面图；
图5是图1-4所示的存储单元阵列的一部分的等效电路图；
图6是根据本发明第二实施例的阵列的横截面图；和
图7是图6所示类型的存储单元阵列的一部分的等效电路图。
具体实施方式
先参照图1，图1首先描述存储单元阵列的一部分中的主要元件的平面图，然后使用这个平面图来当作图2A-4的横截面图的参考，图2A-4显示该阵列在其形成中的各阶段的结构。导电性浮动栅极电荷存储元件11-19在一横跨半导体衬底表面的二维x-y图形内规则地间隔开，各存储元件与半导体衬底表面之间设有一栅极介质层。控制栅极线21-23沿横跨所述阵列的x方向延伸，并且沿正交的y方向间隔开，以便单独地延伸跨过一行浮动栅极并与这行浮动栅极对准，在这些控制栅极线与这行浮动栅极之间设有一介质层。在这个实例中，将沿x方向延伸的各行浮动栅极称为浮动栅极横排，而将沿y方向延伸的各行浮动栅极称为浮动栅极纵列。控制栅极线21-23可以是(例如)该阵列的字线。介质材料与空隙的一组合位于各浮动栅极横排和各控制栅极线之间，如关于图2A-4的横截面图所最佳描述的那样。
图2A及图2B以沿分别横跨图1的阵列的y方向及x方向延伸的截面图形式显示数个初步处理步骤的结果。首先，在半导体衬底29的由所述阵列占据的衬底区域的一表面27上形成栅极介质层25。层25可以是在表面27上生长至约90埃厚度的二氧化硅。然后，横跨介质层25沉积一多晶硅层，由该多晶硅层形成隔离的浮动栅极。这个多晶硅层的厚度可大约为1500埃。可作为沉积过程的一部分或在沉积后通过离子植入来以导电方式掺杂该多晶硅。首先，通过蚀刻步骤将这个多晶硅层分隔成条带31-33，这些条带具有y方向延伸的长度，及沿x方向的宽度和间隔，所述宽度和间隔优选为所用方法所允许的最小值。
接下来的一系列步骤如图3A及图3B的横截面图所示。在掺杂多晶硅条带31-33的曝露表面的阵列区域上方以及各条带间的衬底表面区域上方形成介质层35。此介质优选由二氧化硅、氮化硅及二氧化硅所构成的复合层形成，其一般称为0NO。其厚度可以是(例如)大约160埃。下一步骤是在阵列区域中的介质层35上方形成第二掺杂多晶硅层、或掺杂多晶硅和金属(例如钨)顶部部分的组合，其厚度可以在大约3000-4000埃的范围内。然后，在这个多晶硅、或多晶硅/金属层上，在阵列区域上方形成较厚的介质层37，优选为氮化硅，其厚度在大约2500-3000埃的范围内。
接着，通过在层37上形成的掩模(图中未示)来蚀刻ONO 35、第二多晶硅或多晶硅/金属及氮化硅37各层的组合，以形成所有这三层的条带，这些条带沿x方向延伸，且沿y方向隔开。通过这个步骤将第二掺杂多晶硅或多晶硅/金属层分隔成控制栅极线21-23。还优选使这些条带的宽度及间隔大约为所采用的处理所能实现的最小值。在如此形成这些三层复合条带后，利用这些条带(特别是最上面的氮化硅层37)作为掩模，来蚀刻掉其间的第一掺杂多晶硅层条带31-33的暴露部分，从而将这些第一多晶硅条带分隔成各浮动栅极11-19。如图3A所最佳显示，结果形成一系列由栅极介质25、一个浮动栅极12、15或18、中间多晶硅层35、一条导电栅极线21、22或23以及介质37所构成的自行对准的堆叠。
在采用当前最新处理技术的一特定实例中，这些复合条带沿y方向的宽度约为1400埃，且各条带间沿y方向的空间约为1200埃。自对准堆叠的高度加上上述特定实例中给出的各层厚度之和介于7250至8750埃之间。于是，这些堆叠之间沿y方向的空间41(见图3A)具有一6.0至7.3的纵横比(横截面中，高度除以宽度)。由于工艺的改良，其纵横比将增大，从而使得能够缩小跨衬底的水平尺寸，进而可以减小空间41的宽度而无需改变形成这些空间的堆叠的高度。也可通过在不影响所得阵列操作的情况下控制堆叠的高度，特别是通过控制顶部介质层37或可附加在其上方的另一介质层的厚度来控制纵横比，而不依赖于工艺分辨元件大小。预期纵横比可提高至12、15或更大。
通常，在空间41内会填满二氧化硅或其它适当的固态介质。多年以来，业界投入了大量精力来开发在狭小空间内填充二氧化硅而不在固态介质材料内留下任何空隙或囊穴的技术。描述这种努力成果的美国专利包括第4,892,753号、第6,013,584号、第6,013,678号、第6,110,793号及第6,335,288号。关于此项主题的技术论文包括：Lee等人的“Dielectric PlanarizationTechniques For Narrow Pitch Multilevel Interconnects(用于狭窄间距多级互连的介质平面化技术)”，VMIC Conference，1987年6月，第85-92页；以及Qian等人的“High Density Plasma Deposition and Deep Sub-micron Gap Fill withLow Dielectric Constant SiOF Films(高密度等离子体沉积及利用低介电常数SiOF薄膜的深亚微秘间隙填充物)”，California DUMIC Conference，1995年2月，第50-56页。
但是，在所述工艺中，如图4中的横截面图所示，通过(例如)沉积二氧化硅来形成介质层45，以便封闭空间41的顶部，但不完全填满这些空间。更确切地说，采用留下空隙47的方式有意地沉积介质。空隙47至少沿空间41的相对侧上浮动栅极的高度占据这些空间的大部分宽度，除非(若有)在空隙47下方的空间底部上形成的介质的厚度大于栅极介质层25的厚度。在沉积介质层45之前，可视情况在堆叠的暴露表面及其中间的空间上方生长二氧化硅薄层49。
可在低于通常用于沉积氧化层时的压力及温度下，例如以低压化学气相沉积(CVD)方法，沉积氧化物，从而形成具有空隙47的介质层45。许多不同的起动气体、压力、温度及时间的组合都可用于形成包括空隙47的二氧化硅层45，而且这些组合通常取决于所采用的特定沉积设备。例如，在等离子体增强CVD沉积室内进行的方法是使硅烷(SiH4)及氧气(O2)这两种气体在该室内反应，以便形成含有空隙47的二氧化硅(SiO2)层45。或者，也可采用物理气相沉积(PVD)技术，包括在一真空室内从二氧化硅靶溅射以沉积二氧化硅薄模，或从氮化硅(Si3Ni4)靶溅射以沉积氮化硅薄膜。
在空隙47内最初充满在形成介质层45时存在于沉积室内的一或多种气体。这些气体的介电常数通常接近于空气的介电常数，即接近于1.0。但是，由于层45的材料一般是多孔性材料，所以随着时间的推移，在沉积之后且在通过其它处理步骤密封层45顶部之前，这些气体通常会被晶片所处的其它环境气体(例如空气)所取代。其结果是，位于任一空间41的相对侧上的每对浮动栅极之间的电容耦合程度如所预期的那样低。因为二氧化硅的介电常数通常约为4.0，而氮化硅的介电常数约为7.5，所以采用其中任一种材料都可使空隙47占据空间41中尽可能多的宽度，并且在尽可能多的构成空间41的边界的垂直浮动栅极表面区域上方延伸。在图4中，空隙47沿y方向的宽度是相对浮动栅极的区域内(例如，浮动栅极12与15之间)的空间41的宽度的一半或一半以上。即使在所采用的材料的介电常数低于二氧化硅及氮化硅的介电常数时，仍可保持这个相对空隙宽度。
除了在沉积介质层45的过程期间形成空隙47外，还可通过使用介电常数低于二氧化硅或氮化硅的介电常数的介质材料形成层45，来进一步增加相邻浮动栅极之间的隔离。这种介质材料的一个实例是氟氧化硅(SiOF)，其可通过使硅烷与SiF4、CF4或NF3中的任一种材料在真空处理室中反应而采用等离子体增强CVD或高密度等离子体CVD来沉积。SiOF材料的介电常数在约2.2至3.2的范围内。
在图1-4所示的示范性存储单元阵列中，空隙47显著地有助于使极小型存储单元阵列中相邻横排浮动栅极之间的场耦合最小化，且因此使某一浮动栅极上的电荷量对从相邻横排中的存储单元读取的状态的影响最小化。沿同一横排的存储单元之间(各纵列存储单元之间)的隔离是通过使控制栅极线向下延伸至相邻浮动栅极之间来提供，因而可使其相互屏蔽。图3B对此作了最佳展示，其中控制栅极线22向下延伸至相邻浮动栅极14与15之间、浮动栅极15与16之间...等等。
本文所述用于隔离相邻浮动栅极的技术可适用于各种存储单元阵列结构。例如，图5显示NAND阵列的一部分的等效电路，其中与图1-4中共同的元件用相同的参考数字标识。在这种情况下，每一纵列中的存储单元通过在该纵列中的各浮动栅极之间植入隔离的源极区及漏极区(图中未示)而彼此串联地电连接在一起，图3A及图4显示了某一纵列的横截面图。这些植入物可以在上述处理中的某一方便点形成，例如在图3A及图3B中的中间结构状态时。浮动栅极与控制栅极的堆叠可以充当植入掩模的一部分，以便沿y方向将植入物限制在其间的衬底表面27区域内。就NAND阵列来说，控制栅极线21-23是阵列的字线，每条字线各自沿x方向在由该等NAND纵列式串联存储单元串行内的每一串行中的一个存储单元所构成的横排上延伸。图5中的每一纵列式的串联连接的存储单元串行都包括一对位于该串行两端的选择晶体管，例如图5中某一串行的晶体管51及53。该串行通过晶体管53连接至共同电压Vss(例如接地)，并通过晶体管51连接至个别位线BL6。
在以上背景技术中讨论的第一类闪存单元阵列中使用同样的技术也有利。例如，控制栅极线21-23可以是操纵栅极，且源极区/漏极区可以沿y方向上各操纵栅极之间的空间内的衬底表面27形成，其在x方向上具有连续长度。字线也可增加长度，以便沿y方向在操纵栅极上方延伸，并与衬底表面27上的某些区域耦合。在某一特定构造中，源极区及漏极区在每隔一个沿y方向的各操纵栅极之间的空间内形成，然后在这些空间内填充介质层45和空隙47，如上所述。在操纵栅极之间的其余交替空间内，字线向下延伸入这些空间内，并通过介质层而与衬底表面27耦合，以形成构成存储单元的一部分的选择晶体管。在此类单元中，两个浮动栅极晶体管和一个中间选择晶体管沿y方向串联连接在沿x方向延伸的相邻源极区/漏极区之间
图6中的横截面图显示沿一纵列中的几个存储单元，在ETOXTM存储单元阵列中应用本发明的隔离技术。浮动栅极61-66位于半导体衬底的表面上，在这些浮动栅极与半导体衬底表面之间设有栅极氧化物层69。控制栅极71-76(在此情况下为字线)位于其各自的浮动栅极61-66上方，在各控制栅极与相应浮动栅极之间设有介质层79，这些控制栅极71-76沿各横排存储单元在众多该等纵列上延伸。在这些控制栅极上方形成有厚介质区81。植入衬底表面内的源极区91和漏极区93沿该纵列单元交替存在。
在处理中的某一点，在形成由浮动栅极、控制栅极及相关介质区构成的堆叠后，利用图4所示形成介质层45的方法，沉积介质层83。形成具有与上述空隙47相同特性的空隙85。但是，并非将介质83及空隙85设在相邻浮动栅极之间的每一空间内，而是将其设在漏极区93上方每隔一个这样的空间内。这是因为，共同源极区91与沿该纵列延伸的导体87接触，因而这个导体填充侧壁间隔物89之间的那些交替空间。栅极堆叠之间包含导体材料87的那些空间的宽度必需大于那些含有介质83及空隙85的空间的宽度。位于含有介质83和空隙85的空间的相对侧上的相邻浮动栅极并没有被屏蔽，而且彼此足够靠近，因而如果没有空隙85，则足以产生较高程度的电容耦合。由于相邻纵列中的浮动栅极也可以通过使字线向下延伸至其间(图中未显示)来屏蔽，所以使用介质83和空隙85降低了其余各组未被屏蔽的浮动栅极之间的耦合。
虽然上文就本发明的示范性实施例描述了本发明的各个方面，但是应了解，本发明的受保护范围是随附权利要求书的整个范围。另外，本文中所引用的每项专利、专利申请案、论文及其它出版物的全文都明确地并入本发明中。

Claims (6)

1.一种形成于一半导体衬底上的非易失性存储单元阵列，其包含：
由所述衬底承载的电荷存储元件的一阵列；
多条导电性控制栅极线，其沿横跨所述电荷存储元件的一第一方向延伸，并沿一第二方向间隔开，其间隔距离等于所述电荷存储元件沿所述第二方向的一间隔距离，所述第一方向和所述第二方向彼此正交，
其中包括至少所述电荷存储元件和所述控制栅极线的分层结构沿所述第二方向间隔开，其间隔距离小于所述分层结构的厚度的五分之一；和
沿所述第二方向位于所述分层结构之间的介质材料，其填充所述分层结构之间的空间的顶部部分，同时在所述分层结构的各相邻电荷存储元件之间留下空隙，
其中所述电荷存储元件是导电性浮动栅极且所述控制栅极线向下延伸至沿所述第一方向的各相邻浮动栅极之间。
2.如权利要求1所述的阵列，其中所述介质材料包括二氧化硅及氮化硅中的至少一种材料。
3.如权利要求1所述的阵列，其中所述控制栅极线包括在所述第一方向上沿各横排电荷存储元件延伸的字线。
4.如权利要求3所述的阵列，其中所述电荷存储元件沿所述第二方向上的各纵列形成多个由多个电荷存储晶体管组成的串联串。
5.如权利要求1所述的阵列，其中所述分层结构沿所述第二方向间隔开，其间隔距离小于所述分层结构的厚度的八分之一。
6.一种形成于一半导体衬底上的非易失性存储单元阵列，其包含：
由所述衬底承载的电荷存储元件的一阵列；
多条导电性控制栅极线，其沿横跨所述电荷存储元件的一第一方向延伸，并沿一第二方向间隔开，其间隔距离等于所述电荷存储元件沿所述第二方向的一间隔距离，所述第一方向和所述第二方向彼此正交，其中包括至少所述电荷存储元件和所述控制栅极线的分层结构沿所述第二方向间隔开，其间隔距离小于所述分层结构的厚度的五分之一；和
沿所述第二方向位于所述分层结构之间的介质材料，其填充所述分层结构之间的空间的顶部部分，同时在所述分层结构的各相邻电荷存储元件之间留下空隙，
其中所述控制栅极线包括在所述第一方向上沿电荷存储元件的行延伸的字线且所述介质材料和所述空隙位于所述电荷存储元件之间沿所述第二方向的空间的每隔一个空间内，且导电性材料延伸入所述空间中的未填充介质材料的空间内直至所述衬底，以形成在各纵列电荷存储元件上第二方向延伸的导电线。
一种制造一非易失性存储器的方法，其包括：
在一半导体衬底的一表面上形成电荷存储元件的一阵列，在所述电荷存储元件阵列与所述衬底表面之间设有一第一介质层；
在所述电荷存储元件上方形成沿一第一方向延伸的控制栅极，在所述控制栅极与所述电荷存储元件之间设有一第二介质层，所述控制栅极沿横跨所述阵列的一第二方向间隔开，所述第一方向与所述第二方向彼此正交，
在所述控制栅极上方形成一第三介质层，其中所述电荷存储元件、所述第二介质层、所述控制栅极和所述第三介质层形成分层结构，所述分层结构的相对侧壁沿所述第二方向间隔开，其间隔距离小于所述分层结构的厚度的五分之一；及
在所述侧壁之间的空间内形成一介质，以封闭所述空间的顶部，而在所述电荷存储元件之间的空间的较低部分内留下空隙。
如权利要求7所述的方法，其中在所述空间内形成所述介质的步骤包括使用硅烷气体。
如权利要求7所述的方法，其中在所述空间内形成所述介质的步骤包括在沿所述第二方向的小于全部的空间内形成所述介质，所述方法还包括在沿所述第二方向的所述空间中未填充介质材料的空间内形成导电材料。
如权利要求7所述的方法，其中在所述空间内形成所述介质的步骤包括采用以下方式形成所述介质：以某一范围沿所述第二方向留下所述空隙，所述范围是所述相对侧壁沿所述第二方向的间隔距离的一半或一半以上。
如权利要求7所述的方法，其中所述分层结构具有沿所述第二方向的相对侧壁，所述相对侧壁之间的间距是一小于所述分层结构厚度的八分之一的距离。
一种制造一非易失性存储器的方法，包括：
横跨一半导体衬底表面的至少一存储器阵列区域形成一第一介质层；
在所述第一介质层上方沉积一第一导电材料层；
将所述第一导电材料层分隔成一第一组导电性条带，所述第一组导电性条带具有多个沿横跨所述存储器阵列区域的一第一方向延伸的长度并沿横跨所述存储器阵列区域的一第二方向间隔开，所述第一方向与所述第二方向彼此正交；
形成一至少横跨所述第一组导电性条带的第二介质层；
在包括所述第二介质层在内的所述存储器阵列区域上方沉积一第二导电材料层；
在所述第二导电材料层上方形成一第三介质材料层；
将所述第二导电材料层及所述第三介质材料层分隔成一第二组导电性条带，所述第三介质材料层位于所述第二组导电性条带的上方，所述第二组导电性条带具有多个沿横跨所述存储器阵列区域的所述第二方向延伸的长度，并沿横跨所述存储器阵列区域的所述第一方向间隔开；移除所述第一组导电性条带中位于所述第二组导电性条带之间的部分，以形成浮动栅极，进而在沿所述第一方向的所述第二组导电性条带中的相邻条带之间形成空间，所述空间具有一分层结构的侧壁，所述分层结构包含所述第一及第二导电性条带和所述第二介质及第三介质材料层，其中所述分层结构的高度超过相邻分层结构之间的间距的五倍；及
在相邻分层结构之间的所述空间内形成一介质，以便封闭所述空间的顶部，但在所述浮动栅极之间的所述空间的较低部分留下空隙。
如权利要求12所述的方法，其中在所述空间内形成所述介质的步骤包括使用硅烷气体。
如权利要求12所述的方法，其中在所述空间内形成所述介质的步骤包括采用以下方式来形成所述介质：以某一范围沿所述第一方向留下空隙，所述范围是所述第二组导电性条带之间的空间尺寸的一半或一半以上。如权利要求12所述的方法，其中所述分层结构的高度超过相邻分层结构之间的间距的八倍。
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