CN100416764C - 一种制造半导体器件的方法和制造显示器的方法 - Google Patents

一种制造半导体器件的方法和制造显示器的方法 Download PDF

Info

Publication number
CN100416764C
CN100416764C CNB2005100061627A CN200510006162A CN100416764C CN 100416764 C CN100416764 C CN 100416764C CN B2005100061627 A CNB2005100061627 A CN B2005100061627A CN 200510006162 A CN200510006162 A CN 200510006162A CN 100416764 C CN100416764 C CN 100416764C
Authority
CN
China
Prior art keywords
film
contact hole
organic film
mask pattern
display
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005100061627A
Other languages
English (en)
Other versions
CN1649096A (zh
Inventor
藤井严
城口裕子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN1649096A publication Critical patent/CN1649096A/zh
Application granted granted Critical
Publication of CN100416764C publication Critical patent/CN100416764C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

在通过制造半导体器件的常规步骤形成接触孔时，要求在基片几乎整个表面上形成一层光致抗蚀剂，而使之涂在除待形成接触孔的区域以外的薄膜上，从而使处理能力急剧下降。按照本发明形成接触孔的方法及制造半导体器件、EL显示器及液晶显示器的方法，是在半导体层、导电层或绝缘层上选择性地形成一层岛形有机薄膜，并沿该岛形有机薄膜形成一层绝缘膜以形成接触孔。因此，不需要利用光致抗蚀剂的常规构成图案，可以达到高处理能力及低成本。

Description

一种制造半导体器件的方法和制造显示器的方法
发明背景
1.发明领域
[0001]
本发明涉及利用以喷墨印刷为典型的微滴排放法的一种制造半导体器件、液晶显示器和EL(场致发光)显示器的方法。尤其，本发明涉及一种在半导体器件中构成接触孔的形成方法。
2.相关技术描述
[0002]
在半导体器件、液晶显示器或EL显示器的制造中，已经建议将微滴排放设备用于形成薄膜和布线图案，以降低设备费用和简化步骤。
[0003]
在这种情况下，半导体器件的接触孔是通过如下步骤形成：对涂布在基片整个表面上的抗蚀层(resist)进行预焙烧的步骤，通过其中将UV线等辐照穿过掩模和使之显影的光刻法形成一种抗蚀层图案，并利用该抗蚀层图案作为掩模进行蚀刻和除去绝缘膜、半导体膜、金属膜等。
[0004]
对于小玻璃基片或显示器面板，可比较容易地通过曝光设备进行构图。但是，当基片尺寸增大时，对显示器面板的整个表面就不能一次通过一个曝光步骤进行处理。因此，其上涂布光致抗蚀剂的区域被分成许多个区块，对各预定区块顺序进行曝光步骤，从而使基片整个表面得以曝光(例如，参见专利文献1)。
[专利文献1]日本专利公开No.11-326951。
[0005]
但是，对于通过常规制造半导体器件的步骤形成接触孔的情况，要求在基片几乎整个表面上形成光致抗蚀剂层，而使之涂在除形成接触孔区域以外的薄膜上，导致处理能力急剧下降。即使在提高了处理能力时，在所涂光致抗蚀剂的数量和基膜表面的质量未加以充分控制的情况下，接触孔也会被光致抗蚀剂覆盖并可能形成接触缺陷。
发明综述
[0006]
鉴于上述问题，本发明提供一种通过简化步骤，来形成优异接触孔以及夹层薄膜、平整薄膜和绝缘膜诸如在其周边构成栅极绝缘膜的方法。此外，本发明提供一种制造半导体器件的方法，其费用低，处理能力大和产出率高。
[0007]
(1)按照本发明，一种形成接触孔的方法包括步骤：在半导体层、导电层或绝缘层上形成一层有机薄膜，在该有机薄膜其中待形成接触孔的区域形成一种掩模图案，在利用该掩模图案作为掩模使该有机薄膜构成岛形图案后除去该掩模图案，然后在沿岛形有机薄膜形成一层绝缘膜后除去该岛形有机薄膜。
[0008]
该有机薄膜是一种含有机材料作为主成分并对此后形成的绝缘膜具有抗液性(liquid repellance)(疏水性)的薄膜。因此，当在其中待形成接触孔的区域内选择性地形成例如为岛形有机薄膜时，通过涂布绝缘膜的方法仅在该岛形有机薄膜的周边形成一层绝缘膜，因为这种岛形有机薄膜排斥绝缘膜的绝缘材料。其结果，以自校准方式在其中未形成绝缘膜的区域(而越过其中形成该岛形有机薄膜的区域)形成接触孔(参见图1A-1F)。
[0009]
该绝缘膜，例如，TFT(薄膜晶体管)的夹层绝缘膜或平整膜，是由一种有机材料形成的，此有机材料为诸如聚酰亚胺基树脂、丙烯酰基树脂、聚酰胺基树脂及硅氧烷基树脂(一种通过硅与氧键合而获得的具有主链结构并具有至少一个氢取代基或除氢外还另外具有至少一个选自氟、烷基或芳烃的取代基的材料)。对于有机薄膜，采用对这种有机材料具有抗液性的材料，是以硅烷偶联剂为典型。这种硅烷偶联剂是以Rn-Si-X4-n(n＝1、2、3)表示的一种硅化合物。这里，R是一种含相对惰性的基团诸如烷基或有反应活性的基团诸如乙烯基、氨基团及环氧基的物质。此外，X是由卤素、甲氧基、乙氧基、基片表面的羟基诸如乙酰氧基团或可通过缩合与吸收水键合的水解物基团形成的。氟化硅烷偶联剂是以氟烷基硅烷(FAS)为典型。
[0010]
这种有机薄膜可以在含氟诸如CF4及CHF3气氛下通过等离子体处理形成。根据这一点，可以获得一种含氟的有机薄膜。这种有机薄膜厚度可通过处理条件及时间加以控制。通过在O2气氛下的等离子体处理(灰化(ashing))的方法，能够除去这种由等离子体处理所形成的有机薄膜。
[0011]
注意有机薄膜及绝缘膜的组合不局限于上述，对它可任意加以确定，只要该有机薄膜对绝缘膜具有抗液性。另外，该绝缘膜不局限于夹层绝缘膜及平整膜，而且它包括任何其它绝缘膜，诸如半导体器件如TFT(薄膜晶体管)的栅极绝缘膜，和沿各含有机或无机化合物的发光层、电子注入层、电子传递层、空穴注入层及空穴传递层(此后统称发光层等)所形成的EL显示器的绝缘膜(也称为存储体(bank))。
[0012]
为了使有机薄膜构成图案，可通过旋涂、窄缝涂、浸涂、喷涂、微滴排放方法(喷墨印刷、网目印刷、胶印等)、刮刀、涂胶辊、幕涂机、刮刀涂布机等方法，在整个表面上涂布有机薄膜。然后，在其中待形成接触孔的区域形成一种掩模图案，利用该掩模图案作为一种掩模除去该有机薄膜。因此，可选择性地使有机薄膜形成为例如孤立的形状。根据有机薄膜的材料，通过各种诸如O2灰化及常压等离子体的方法，可除去该有机薄膜。当然，通过等离子蚀刻、湿蚀刻，灰化等方法，可除去该有机薄膜。
[0013]
注意在本说明书中，有机薄膜包括由上述涂布方法形成的有机薄膜和由等离子体处理法形成的有机薄膜两种。
[0014]
上述蚀刻包括利用化学品的湿蚀刻和干刻蚀或利用活性基或反应性气体等离子体的等离子蚀刻。在本说明书中，蚀刻意味着包括它们的任一种蚀刻方法。用于湿蚀刻中的化学品是以氢氟酸(HF)、硝酸、乙酸、热磷酸、它们的混合物，或用水或氟化铵稀释它们后所获得的混合物为典型，但是本发明不局限于这些。用于干刻蚀的气体，是以含氯气体为典型，诸如Cl2、BCl3、SiCl4和CCl4；含氟气体诸如CF4、SF4、NF3、和CHF3、O2、它们的混合气体、或用稀有气体诸如He和Ar混合它们所得的气体，但是本发明不局限于这些。
[0015]
可用水可溶树脂形成掩模图案，水可溶树脂诸如PVA(聚乙烯醇)、光敏或非光敏有机材料诸如聚酰亚胺、丙烯酰基、聚酰胺、光致抗蚀剂和苯并环丁烯，或一种有机树脂诸如硅氧烷。可优选的是，通过微滴排放方法，在其中待形成接触孔的区域选择性地形成这些材料，尽管可以通过常规曝光和显影步骤使它们构成图案。在利用掩模图案使有机薄膜构成图案后，除去这些材料。
[0016]
尤其当采用PVA时，用H2O能够容易地除去该掩模图案。当采用聚酰亚胺或丙烯酰基时，用洗提剂能够容易地除去该掩模图案，诸如采用″Nagase光致抗蚀洗提剂N-300″(Nagase Chemte X Co.Ltd.公司的产品，以下称为N300洗提剂)，它含2-氨基乙醇和乙二醇醚作为主要组分、和″洗提剂710″(Tokyo Ohka Kogyo Co.，Ltd.公司的产品，以下称为710洗提剂)，它含主要组分邻-二氯苯、苯酚和烷基苯磺酸酯。当然，通过灰化或蚀刻可除去这种掩模图案。在按照常规技术构成掩模图案时，也能够采用这些脱除方法。
[0017]
注意当这种掩模图案的材料对以后形成的绝缘膜具有抗液性时，不必除去该掩模图案，而可保留它。在这种情况下，可以在接触孔形成之后同时或顺序地除去此掩模图案和有机薄膜。
[0018]
也要注意，可直接和选择性地采用微滴排放方法等形成此有机薄膜图案。
[0019]
例如，在半导体器件诸如TFT中，该接触孔是以用于分别连接杂质区诸如源极区和漏极区至源极线路和漏极线路(drain wiring)(也称第二线路)的接触孔为典型。然而，肯定的是，这种接触孔不局限于此，而且本发明还能够应用于形成诸如TFT(包括用于集成电路(IC)诸如LSI的晶体管、存贮器及逻辑电路以及半导体器件诸如用于LCD和EL显示器的TFT)的半导体器件和由TFT驱动的液晶显示器、EL显示器等中所需要的任何其它接触孔。例如，因为由有机或无机化合物形成的发光层等是在EL显示器(参见图11E)中上述存储体之间形成的，所以将有机薄膜选择性地形成在其中待形成发光层等的区域中，然后将用于该存储体的绝缘材料涂布在整个表面上，从而能够使这种存储体形成在预定区域中。
[0020]
(2)按照本发明，半导体器件的制造方法包括步骤：在基片上形成栅电极，在栅电极上用插入其间的栅极绝缘膜形成一层半导体层；在该半导体层上形成一层有机薄膜；在该有机薄膜上待形成接触孔的某区域形成一种掩模图案；在利用该掩模图案作为掩模，使有机薄膜构成岛形图案之后，除去该掩模图案；在沿岛形有机薄膜形成绝缘膜之后，通过除去该岛形有机薄膜，形成接触孔；和在该接触孔中形成一种导体。
[0021]
这里此半导体器件主要指的是场效应晶体管(FET)(也称为单极晶体管)。FET是根据栅电极部分的结构被分类为绝缘栅极FET(IGFET)；利用金属栅电极的金属绝缘体半导体FET(MISFET)；利用氧化硅薄膜作为绝缘膜的金属氧化物半导体FET(MOSFET)；薄膜晶体管(TFT)，其中在绝缘体诸如玻璃和陶瓷上形成一层诸如无定形硅(a-Si)和多晶硅(p-Si)的半导体薄膜，和在该半导体薄膜内形成的一种MOSFET等。这些晶体管均各被分类为N-通道晶体管(N-channel transistor)和P-通道晶体管(P-channeltransistor)。通过N-通道晶体管和P-通道晶体管构成的线路(如反相电路)被称作CMOS(互补MOS)线路。
[0022]
该半导体器件包括液晶面板、EL面板等，其上各有利用半导体材料的前述晶体管。
[0023]
晶体管的结构被分类为一种其中由单一半导体层形成源极、漏极和通道区的共面结构；和其中由不同半导体层形成源极、漏极和通道区的交错结构。共面结构和交错结构均各被分类为顶栅极结构和底栅极结构。因此，当在顶栅极晶体管中，用插入其间的栅极绝缘膜在栅电极上形成半导体层时，将按半导体层、栅极绝缘膜和栅电极这个排序堆叠一起。同时，在底栅极晶体管中，将按栅电极、栅极绝缘膜和半导体层这个排序堆叠一起。
[0024]
在接触孔中形成导体，以连接半导体层。可将该半导体层和导体直接或间接地与插入其间的另一导电膜或半导体膜连接一起。
[0025]
其它结构和对语词的解释均类似于前述(1)中的那些。
[0026]
(3)按照本发明，EL显示器的制造方法包括步骤：在基片上形成栅电极；在栅电极上用插入其间的栅极绝缘膜形成一层半导体层；在该半导体层上形成一层有机薄膜；在该有机薄膜其中待形成接触孔的区域形成一种掩模图案，在利用该掩模图案作为掩模使有机薄膜构成岛形图案后除去该掩模图案；在沿该岛形有机薄膜形成绝缘膜之后，通过除去岛形有机薄膜形成接触孔，在该接触孔中形成导体，和在该导体上形成一层含有机或无机化合物层。
[0027]
此EL显示器是一种内有利用电致发光(EL)的发光元件显示器，并大致被分类为无源基质型(passive matrix type)和有源基质型(active matrixtype)。尤其，通过半导体器件诸如TFT控制的EL显示器被称为有源基质EL显示器(EL显示器)。
[0028]
在发光元件中，发光层是一种内含载体传递特征不同的有机或无机化合物多层薄膜，它被夹在一对电极之间，而且构成这种发光层，要使能从一个电极注入空穴和从另一电极注入电子。发光元件利用了使其中从一个电极注入的空穴和从另一电极注入的电子再结合一起，以激发发光中心，而当此受激态返回基态时又产生光的现象。空穴和电子进入发光层的注入特征，取决于形成电极的材料的功函数等(从金属或半导体的表面吸取一个电子立即至其外表面所需要的最低能量)。优选的是，对其注入空穴的电极具有高的功函数，而对其注入电子的电极具有低的功函数。
[0029]
当至少采用一种有机化合物材料用于发光层时，此EL显示器被称为有机EL显示器。当至少采用一种无机化合物材料用于发光层时，此EL显示器被称为无机EL显示器。在采用有机化合物材料和无机化合物材料两种的情况下，此EL显示器被称为混杂EL显示器等。
[0030]
为了电学上连接半导体层至发光层等，将导体形成在接触孔中。对于有源基质EL显示器，半导体器件诸如TFT起决定是否对EL元件供给电流和使电流电路流向EL元件的开关作用。因此，半导体层中的电流通过导体流向该EL元件。注意此导体也可能起直接连通EL元件的象素电极作用。另一方面，也可单独提供象素电极。此外，可将此半导体层和导体直接或间接地与插入其间的另一导电膜或半导体膜连接一起。
[0031]
其它结构和对语词的解释类似于前述(1)和(2)的那些。
[0032]
(4)按照本发明，液晶显示器的制造方法包括步骤：在基片上形成栅电极；在栅电极上用插入其间的栅极绝缘膜形成一层半导体层；在该半导体层上形成一层有机薄膜；在该有机薄膜其中待形成接触孔区域中形成一种掩模图案；在利用该掩模图案作为掩模，使有机薄膜构成岛形图案之后除去该掩模图案；在沿岛形有机形成绝缘膜之后，通过除去该岛形有机薄膜形成接触孔；在该接触孔中形成导体；和在该导体上形成一层液晶层。
[0033]
液晶显示器是一种具有处于液体和固体间的中间状态并以自然态松散有序排列的液晶分子的显示器。这种显示器利用了液晶分子其排列随所施电压而变的特性，此显示器被大致分类为无源基质型和有源基质型。尤其，由半导体器件诸如TFT控制的液晶显示器被称为有源基质液晶显示器(AM-LCD)。LCD也被分为两类：用逆光为光源的透射型；和用外部光诸如日光和室内灯为光源的反射型。
[0034]
通过浸涂、微滴排放方法等，可形成包括液晶分子的液晶层。作为液晶材料，可采用任何类型的液晶分子，诸如正向列型液晶(positive nematicliquid crystal)、负向列型液晶(negative nematic liquid crystal)、缠绕向列型(TN)液晶、超级缠绕向列型(STN)晶体、铁电体液晶、和反铁电型液晶。
[0035]
在接触孔中形成导体，以使半导体层电连接象素电极，对该液晶层施加电压。对于有源基质液晶显示器，半导体器件诸如TFT起选择是否对液晶层施加电压的开关作用。注意该导体也可能起象素电极作用，或可能单独提供象素电极。此外，可直接或间接地将此半导体层及导体与插入其间的另一导电膜或半导体膜连接一起。
[0036]
其它结构和对语词的解释类似于前述(1)和(2)的那些。
[0037]
按照本发明，是把用于夹层绝缘膜、平整薄膜、栅极绝缘膜等绝缘材料具有抗液性的有机薄膜，选择性地形成在半导体层、导电层或绝缘层上待形成接触孔的区域中的。然后，沿该有机薄膜形成绝缘膜，从而能够在所需区域形成这些绝缘膜，并能够在绝缘膜之间以自校准方式形成接触孔。另外，可形成接触孔和绝缘膜而不必那些需要光致抗蚀剂掩模的曝光及显影步骤。因此，与常规步骤相比，可大大简化形成步骤。
[0038]
此外，当通过微滴排放方法形成栅电极，掩模图案，导体等时，通过改变基片和排出微滴的喷嘴之间的相对位置，可将含这些薄膜材料的微滴排放至任意区域。通过喷嘴直径、微滴排放量和在喷嘴与待涂微滴基片的移动速度间的相对关系，可调节待构成图案的厚度和宽度。这样就能够准确地排放薄膜材料，使在预定区域形成薄膜。另外，因为构图步骤，即利用光致抗蚀剂掩模曝光和显影的步骤，能够被省略，所以能尝试明显简化此形成步骤和降低成本。此外，利用微滴排出方法，能够在任意区域构成图案，并能够调节待构成图案的厚度和宽度。因此，即使对于侧边有1至2米的大型半导体元件基片，也能够高产出率和低费用地进行制造。
[0039]
按上所设定，可通过简单步骤准确地形成半导体器件中的接触孔和沿接触孔的绝缘膜。此外，有可能提供一种其费用低，处理能力大和产出率高的制造半导体器件的方法。
附图简要说明
图1A-1F是说明按照本发明形成接触孔的步骤图
图2A-2E是说明按照本发明半导体器件(一种通道受保护的TFT))的制造步骤图。
图3A-3D是说明按照本发明半导体器件(一种通道受保护的TEF)的制造步骤图。
图4A-4D是说明按照本发明半导体器件(一种通道蚀刻后的TFT)的制造步骤图。
图5A-5C是说明按照本发明半导体器件(一种通道蚀刻后的TFT)的制造步骤图。
图6A-6D是说明按照本发明半导体器件(一种顶栅极TFT)的制造步骤图。
图7A-7D是说明按照本发明半导体器件(一种顶栅极TEF)的制造步骤图。
图8A-8C是说明基膜预处理的步骤图。
图9A是按照本发明的一种EL显示器象素的顶视图，图9B是其电路图(正向交错的)。
图10A是按照本发明的一种EL显示器象素的顶视图，图10B是其电路图(逆向交错的(inverted staggered))。
图11A-11E是说明按照本发明一种EL显示器的制造步骤图。
图12A-12C是分别说明顶部发射、底部发射和双发射的发光器件图。
图13是说明利用本发明的一种EL电视机主要结构方框图。
图14是按照本发明的一种液晶显示器的象素顶视图。
图15A-15C是说明按照本发明的一种液晶显示器的制造步骤图。
图16是说明一种微滴排出体系图。
图17是说明利用本发明的一种液晶电视机主要结构方框图。
图18A和18B是说明一种模块化的EL显示器面板或LCD面板图。
图19是利用本发明的一种模块化显示器面板图。
图20是说明其中利用本发明通过TFT构造的一种显示器面板扫描行驱动器电路情况的电路图(一种脉冲输出电路)。
图21是说明其中利用本发明通过TFT构造的一种显示器面板扫描行驱动器电路情况的电路图(一种缓冲电路)。
图22是说明通过硅烷偶联剂改性的玻璃表面结构图。
图23A和23B是说明导电微粒结构图。
图24是说明微滴排出体系图。
图25A-25C是说明利用本发明的电子设备的实施例图。
图26是说明取决于溶质浓度的掩膜图案尺寸图
发明详述
[0040]
尽管参考附图以实施方案模式和实施方案的方式对本发明加以描述，但应理解的是，对本领域技术人员来说各种改变和改进都会是显而易见的。因此，除非这种改变和改进偏离本发明范围，它们都应该是按其中所包括的内容构建的。例如，本发明是能够通过各实施方案模式和实施方案以任意合并的方法加以实施的。因此，本发明不局限于这些实施方案模式和实施方案所描述的内容。
[0041]
尽管本发明提供了一种利用无掩模法诸如微滴排放法制造所有类型的半导体器件、液晶显示器和EL显示器的方法，而不要求所有这些步骤都实施无掩模法，但它却仅要求至少部分步骤包括无掩模法。因此，即使当在下述制造方法中仅采用微滴排放步骤时，也可采用其它常规制造步骤诸如构图步骤代替。
[0042]
[实施方案模式1]
在此实施方案模式中，参考图1A-1F描述按照本发明形成接触孔的方法。
[0043]
首先，在基片10上形成一层导体或半导体膜11，然后在基片10整个表面上用旋涂、窄缝涂等方法涂布一层有机薄膜12(图1A)。该有机薄膜12一般由氟基硅烷偶联剂诸如氟烷基硅烷形成，但是本发明不局限于此。
[0044]
接着，在其中待形成接触孔的区域选择性地形成一层掩模图案13(图1B)。最好用微滴排放法选择性地形成该掩模图案13。掩模图案13是由一种水可溶树脂诸如PVA(聚乙烯醇)或有机树脂诸如聚酰亚胺、丙烯酰基和硅氧烷形成的，但是本发明不局限于此。
[0045]
然后，利用掩模图案13作为掩模，除去有机薄膜12，从而获得岛形有机薄膜14(图1C)。最好采用O2灰化或常压放电等离子体的方法，除去有机薄膜12，但是本发明不局限于此。可以采用UV臭氧处理、激光处理等代替。
[0046]
随后，除去掩模图案13(图1D)。例如，对于采用PVA的掩模图案13，用H2O(水洗)能容易地除去掩模图案13。当聚酰亚胺或丙烯酰基用于掩模图案13时，用N300洗提剂或710洗提剂，能容易地将其除去。当然，也可采用灰化或蚀刻的方法除去掩模图案13。
[0047]
尽管按此实施方案模式除去掩模图案13，但在对以后形成的绝缘膜具有抗液性的情况下，它可能仍保留着。即使当掩模图案13不具有抗液性时，也可对其用CF4等离子体处理，使在形成掩模图案13后获得抗液性。
[0048]
接着，在基片10的整个表面涂布一层绝缘膜15。在此实施方案模式中，绝缘膜15是由硅氧烷形成的，硅氧烷是一种耐热树脂，但本发明不局限于此。在岛形有机薄膜14上未形成绝缘膜15，因为岛形有机薄膜14排斥绝缘膜15。因此，以自校准方式形成了接触孔16。此时，绝缘膜15是锥形的(tapered)，从而可改善与以后形成的导电膜的步进范围(step coverage)。(图1E)。此后采用O2灰化、常压等离子体等方法，除去此岛形有机薄膜14。可以采用UV臭氧处理、激光处理等方法代替。
[0049]
接着，用微滴排放法，将含导电材料的组合物排放在接触孔16中，从而形成导体17，使之连接底层上的导体或半导体膜11。(图1F)。对于在导体或半导体膜11上形成绝缘膜的情况，通过蚀刻等方法脱除它，以形成接触孔16。这种蚀刻最好利用相对于底层上导体或半导体膜11的蚀刻选择性更高的蚀刻剂完成，(此蚀刻选择性是待蚀刻材料的刻蚀速率a与蚀刻掩模材料及基膜材料的刻蚀速率b之间的比例：a/b)。
[0050]
前述接触孔的形成方法可以应用于形成诸如TFT(包括用于集成电路(IC)诸如LSI的晶体管、存贮器和逻辑电路以及半导体器件诸如用于LCD和EL显示器的TFT)的半导体器件、和由TFT驱动的液晶显示器、EL显示器等中所需要的任何其它接触孔。
[0051]
[实施方案模式2]
在此实施方案模式中，参考图2A-2E和图3A-3D描述了按照本发明的底部栅极TFT的制造方法，尤其一种通道受保护的TFT(a channel protectedTFT)的制造方法。
[0052]
首先，对在基片上待形成至少一种栅电极的区域施行基膜预处理。在此实施方案模式中，在基片100的整个表面上形成氧化钛(TiOx)薄膜103(图2A)。这种预处理可使基片100与以后通过排放含导电材料的组合物待形成的导电膜(这里为栅电极102)之间的粘结性增强。当形成氧化钛膜时，可增大光透射系数。同样也可采用聚酰亚胺、丙烯酰基或耐热树脂诸如硅氧烷代替氧化钛。另外，也可施行等离子体处理。
[0053]
也有可能采用一种光催化物质，诸如钛酸锶(SrTiO3)、硒化镉(CdSe)、钽酸钾(KTaO3)、硫化镉(CdS)、氧化锆(ZrO2)、氧化铌(Nb2O5)、氧化锌(ZnO)、氧化铁(Fe2O3)、和氧化钨(WO3)以及氧化钛。可以形成一层含3d过渡元素或其氧化物、氮化物、或氮氧化合物的层代替。3d过渡元素包括Ti(钛)、Sc(钪)、V(钒)、Cr(铬)、Mn(锰)、Fe(铁)、Co(钴)、Ni(镍)、Cu(铜)、和Zn(锌)。最好施行前述基膜预处理，以便增强基片和导电膜间的粘结性。
[0054]
利用导电膜诸如钛膜的基膜预处理，能够通过如图8A-8C所示的某些方法完成。图8A说明一种类似于图2A所示的方法，其中在基片整个表面上或至少在栅电极802之下形成一层导电氧化物膜(这里为TiOx膜830)。图8B说明一种方法，其中在基片整个表面上形成诸如钛膜(这里为Ti膜829)的导电膜之后形成栅电极802，并利用栅电极802作为掩模，对钛膜829进行氧化(烘烤，或O2离子注入，接着烘烤)，从而沿栅电极802形成TiOx膜831。按照这种方法，能够防止栅电极短路。图8C说明一种方法，其中在该基片整个表面上形成Ti膜829之后，形成栅电极802，并利用栅电极802作为掩模，蚀刻其曝光后的Ti膜829。在这种情况下，可防止栅电极被短路。
[0055]
接着，通过喷嘴101对氧化钛膜103排放含导电材料(以下简称导电糊膏)的组合物，从而形成栅电极102(图2A)。在100℃温度下干燥该排放出的组合物3分钟，接着在氮或氧气氛200-350℃下烘烤它15-30分钟，形成栅电极102，但其条件不局限于这些。注意喷嘴101的形式不局限于图2A所示的一种。
[0056]
如果在O2和N2的混合气氛中进行烘烤，则包含在导电糊膏(如Ag糊膏)中的有机材料诸如粘合剂(热固性树脂)被分解，能够获得一种几乎不含有机材料的导电膜。此外还可平整化该膜表面。O2相对于N2的混合比优选为10-30％(更优选约25％)。通过在低压下排放出导电糊膏，使此导电糊膏中的溶剂蒸发。因此，可省略此后的热处理，或减少热处理的时间。
[0057]
根据导电膜的功能，可选择各种材料作为导电材料。典型用于该导电材料的是银(Ag)、铜(Cu)、金(Au)、镍(Ni)、铂(Pt)、铬(Cr)、锡(Sn)、钯(Pd)、铱(Ir)、铑(Rh)、钌(Ru)、铼(Re)、钨(W)、铝(Al)、钽(Ta)、铟(In)、碲(Te)、钼(Mo)、镉(Cd)、锌(Zn)、铁(Fe)、钛(Ti)、硅(Si)、锗(Ge)、锆(Zr)、钡(Ba)、锑铅、氧化锡锑、氟化物掺杂的氧化锌、碳、石墨、玻璃化炭黑、锂、铍、钠、镁、钾、钙、钪、锰、镓、铌、钠-钾合金、镁-铜混合物、镁-银混合物、镁-铝混合物、镁-铟混合物、铝-氧化铝混合物、锂-铝混合物等、或卤化银微粒、分散纳米微粒、用作为透明导电膜的铟氧化锡(ITO)、氧化锌(ZnO)、添加有镓的氧化锌(GZO)、其中将2-20％氧化锌掺混入氧化铟的氧化铟锌IZO)、有机铟、有机锡、氮化钛等。此外，可将硅(Si)或氧化硅(SiOx)包含在用于溅射的糊膏或靶中，尤其作为用于透明导电膜的材料。例如，可采用一种其中将氧化硅包含在ITO(泛指ITO-SiOx；但以下简称为ITSO或NITO)的导电材料。此外，可堆叠这些材料层，以形成所需的导电膜。
[0058]
用作为微滴排放设备的喷嘴的直径被设定在0.1-50μm，(优选0.6-26μm)，喷嘴排放的组合物量被设定在0.00001-50pl，(优选0.0001-10pl)。此排放量随喷嘴直径成正比增加。此外，目标物和喷嘴孔口间的距离优选应尽可能地短，并使其降低至约0.1-2毫米，以便将组合物排放在所需的区域。
[0059]
从电阻率来看，从喷口排放出的组合物优选是一种将金、银或铜溶解或分散于某一溶剂中的溶液。更优选地是，可使用低电阻的银或铜。注意，使用铜时，优选的是提供一种用于阻止杂质进入的阻挡膜(barrier film)。作为溶剂使用的可以是酯类如醋酸丁酯和乙酸乙酯，醇类如异丙醇和乙醇，或诸如甲基乙基酮和丙酮的有机溶剂。对于使用铜线路的情况，可以用含氮的绝缘或导电材料诸如氮化硅、氮氧化硅、氮化铝、氮化钛、和氮化钽(TaN)，来形成阻挡膜，这种材料是可通过微滴排放方法涂布的。
[0060]
在微滴排放方法中所用组合物的粘度优选在300mPa·s或以下，以防止干燥和使该组合物流畅地从孔口排放出。该组合物的粘度、表面张力等可按照溶剂或用途适当地加以设定。例如，其中ITO、ITSO、有机铟或有机锡被溶解或分散于溶剂中的组合物的粘度为5-50mPa·s；其中银溶解或分散于溶剂中的组合物的粘度为5-20mPa·s；和其中金溶解或分散于溶剂中的组合物的粘度为10-20mPa·s。
[0061]
优选的是，导体微粒的直径应尽可能小，以防止各喷嘴阻塞或造成细小花纹，更优选地是，各微粒直径为0.1μm或以下，不过这取决于各喷嘴直径或所需图案形状。各组合物可用已知方法制成，诸如电解法、雾化法和湿研碎法(wet reduction)，其粒度一般约为0.5-10μm。注意，对于用气体蒸发方法形成的组合物，用分散剂保护的纳米微粒细微到约7纳米，当它们有一层涂层所保护时，这些纳米微粒在室温下分散稳定，而且同样呈现液体行为而不会在溶剂中聚集。因此，优选的是使用一层涂层。
[0062]
利用导电纳米微粒的导电糊膏被称作纳米糊膏(nanopaste)。例如，Ag或Au的导电微粒优选具有3-7纳米的直径。
[0063]
此纳米糊膏的金属含量优选在10-75重量％范围。例如，银纳米糊膏金属含量为40-60重量％，金纳米糊膏金属含量为30-50重量％。溶剂含量优选在20-80％范围；和添加剂含量在10-20％范围。作为溶剂，对于银纳米糊膏一般使用十四烷，对于金纳米糊膏，一般使用AF溶剂(含环烷/石蜡烃＝约8/2的低芳烃溶剂)。银纳米糊膏和金纳米糊膏的粘度可优选分别为5-20mPa·s和10-20mPa·s。
[0064]
当混合进入导电糊膏诸如Cl、Fe、K、Na和SO4的杂质被掺混进入TFT的半导体层(尤其，通道区)时，则产生缺陷，降低了TFT特性。因此，最好使这些杂质减少至10ppm或以下。
[0065]
当在温度220-250℃下加热时，该纳米糊膏可被固化。最好是，固化后的银纳米糊膏电阻在1-5μΩ·cm，膜厚度在5μm或以下；固化后的金纳米糊膏电阻在1-10μΩ·cm和膜厚度在1μm或以下。此外，固化后银纳米糊膏和固化后金纳米糊膏两者最好金属含量为95-98重量％。
[0066]
作为导电微粒，也使用由这种纳米糊膏和一般用电解法、雾化法湿研碎法等产生的导电糊膏合并的混杂糊膏。
[0067]
形成栅电极层，可通过排放一种其中一种导电材料用另一种导电材料覆盖的含微粒组合物。在这种情况下，最好在各导电材料之间构成一层缓冲层。例如，在图23A所示微粒结构中，其中Cu 2310用Ag 2311覆盖，可以在Cu 2310和Ag 2311(图23B)之间提供一层由Ni或NiB(镍硼)形成的缓冲层2312。
[0068]
在含导电材料组合物烘烤步骤中，当采用与10-30％分压的氧混合的气体时，可以减少该栅电极层的导电膜电阻率，减小该导电膜的厚度，并使之平整。注意通过在低压下排放出含导电材料的组合物的方法，使该组合物中的溶剂蒸发，从而可缩短此后热处理(干燥或烘烤)的时间。
[0069]
除前述干燥和烘烤外，可以实行诸如挤压同时用加热器加热的加压处理、辊处理和CMP(化学机械抛光)，进一步平滑和平整表面。
[0070]
注意可以通过预先在基片的整个表面上涂布导电膜，然后利用掩模图案蚀刻该导电膜的方法，形成栅电极102。此时，该掩模图案最好是由微滴排放法形成的，但是也可采用常规的曝光和显影。形成该掩模图案，是用微滴排放法通过在该导电膜上选择性地排放含丙烯酰基、苯并环丁烯、聚酰胺、聚酰亚胺、苯并咪唑或聚乙烯醇的有机组合物的方法。利用微滴排放法，能够使该组合物选择性地排放流出，使之仅在所需区域形成图案。
[0071]
此外，可采用含光敏试剂的组合物作为掩模图案的材料。例如，可以采用一种其中将作为正光致抗蚀剂的酚醛清漆树脂及作为光敏剂的萘醌二叠氮化物化合物、作为负光致抗蚀剂的基础树脂、二苯基硅烷二醇、和酸发生剂等溶解或分散于一种已知溶剂中的组合物。也可以采用具有由硅(Si)与氧(O)键合而获得的主链结构和具有至少一个氢取代基或除氢外另外具有一个或多个选自氟、烷基和芳烃的取代基的材料(一般为硅氧烷基聚合物)代替。最好是，在蚀刻该导电膜之前烘烤和固化该掩模图案。
[0072]
在通过蚀刻形成栅电极102的情况下，优选通过对该栅电极102锥形化，改善步进范围，以避免与以后形成的半导体膜111电连接。在蚀刻之后除去该掩模图案。
[0073]
作为基片100采用的是玻璃基片、石英基片、由绝缘物质诸如氧化铝制成的基片、能承受后续步骤处理温度的耐热塑料基片等。在这种情况下，最好形成氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)(x＞y)、氧化氮化硅(SiNxOy)(x＞y)(x，y＝1、2...)等的一种绝缘基膜，以防止来自基片的杂质等扩散。此外，作为基片100，可以采用由金属诸如不锈钢或半导体的基片，对其表面涂布氧化硅或氮化硅的绝缘膜。
[0074]
随后，在栅电极102上形成一层栅极绝缘膜104。该栅极绝缘膜104优选是通过形成薄膜的方法诸如等离子体CVD和溅射，用单层或多层的含氮化硅、氧化硅、氧化氮化硅、或氮氧化硅的薄膜而形成的。在此实施方案模式中，氮化硅薄膜(SiNx膜)104a、氧化硅薄膜(SiOx膜)104b和氮化硅薄膜(SiNx膜)104c是按这个排序堆叠在基片100上的，但本发明不局限于这些结构、材料和方法(图2B)。
[0075]
接着，在栅极绝缘膜104上形成一层半导体膜105(图2C)。半导体膜105是用无定形半导体、结晶半导体或半无定形半导体形成的，其每个均主要含硅、硅锗(SixGe1-x)等。半导体膜105可以通过等离子体CVD等方法形成。最好是半导体膜105厚度为10-100nm。
[0076]
现简要描述一种SAS(半无定形态硅，也称为微晶硅)，即一种前述的半无定形半导体。SAS可以通过硅气体的辉光放电分解方法获得。一般，采用SiH4作为硅气体，但同样也可采用Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4等。用单一或多种选自氢、氢及氦、氩、氪和氖的稀有气体元素稀释该硅气体的方法，可以促进SAS的形成。优选以10-1000的稀释比，稀释该硅气体。当然，最好是在低压下施行辉光放电分解，使形成SAS，但放电可在压力约0.1-133帕下进行。用于产生辉光放电的电源频率范围在1-120MHz，更优选供给13-60MHz下的RF电力。基片优选在温度300℃或以下加热，更优选在100-200℃下加热。
[0077]
这种硅气体也可与一种含碳气体诸如CH4和C2H6、或与一种含锗气体诸如GeH4和GeF4混合，以固定能量频带宽度在1.5-2.4eV或0.9-1.1eV。
[0078]
当用于控制价电子的杂质元素未被有意加至SAS中时，SAS呈现小的N型导电率(N-type conductivity)。这是因为氧易于混合进入半导体膜，因为辉光放电是在比形成无定形半导体更高的电力下完成的。当在淀积同时或淀积之后对包括TFT通道形成区的半导体膜加入赋予P型导电率的杂质元素时，阈电压能够被控制。一般，硼是用于赋予P型导电率的杂质元素。可以按1-1000ppm的比率将诸如B2H6和BF3的杂质气体混合至该硅气体中。例如，在采用硼作为赋予P型电导率的杂质元素情况下，优选设定硼浓度在1×1014-6×1016个原子/厘米3。注意当由这样一种SAS形成通道形成区域时，能够获得1-10cm2/V·sec的场效应迁移率(field effect mobility)。
[0079]
可通过以下步骤获得一种结晶半导体膜：用一种含诸如镍的催化剂的溶液处理一种无定形半导体膜；在500-750℃的温度下通过热结晶方法获得一种晶体硅半导体膜；并通过激光结晶方法提高该结晶半导体膜的结晶度。
[0080]
通过利用乙硅烷(Si2H6)和氟化锗(GeF4)作为材料气体的LPCVD(低压CVD)直接形成多晶半导体膜的方法，也能够获得这种结晶半导体膜。在这个实施方案模式中，气体流率被固定到使满足Si2H6/GeF4＝20/0.9，淀积温度被设定在400-500℃，并采用He或Ar作为载气，但是本发明不局限于这些条件。
[0081]
然后，在这种半导体膜105(图2C)上形成一层绝缘膜106。这种绝缘膜106是可以用单层或多层的含氮化硅、氧化硅、氧化氮化硅或氮氧化硅的薄膜形成的。另外，可以在整个表面上涂布一层诸如聚酰亚胺、丙烯酰基和硅氧烷的树脂。
[0082]
利用一种光致抗蚀剂等，选择性地形成第一掩模图案107。接着，利用第一掩模图案107作为掩模，通过湿蚀刻或干刻蚀方法，蚀刻该该绝缘膜106，从而形成一层通道保护膜108(图2D)。最好是，用微滴排放方法，选择性地形成第一掩模图案107，但也可通过常规曝光和显影步骤形成它。注意第一掩模图案107可以用诸如丙烯酰基、苯并环丁烯、聚酰胺、聚酰亚胺、苯并咪唑和聚乙烯醇的绝缘膜以及一种光致抗蚀剂形成。它适用于如下所述各种掩模图案。
[0083]
在除去第一掩模图案107后，使形成N型半导体膜109(图2E)。此N型半导体膜109可以用无定形半导体、结晶半导体或半无定形半导体形成，其各个均主要含硅、硅锗(SiGe)等。作为N型杂质元素，可采用砷(As)或磷P)。此N型半导体膜109可用等离子体CVD等方法形成。例如，在由SAS(半无定形态硅)形成此N型半导体膜情况下，可通过等离子体CVD的方法，实行对Sih4、H2和PH3(膦)的混合气体的辉光放电分解，以获得一种N型(n+)硅薄膜。注意尽管这里采用的是N型半导体膜，但也可以采用含P型杂质元素诸如硼(B)的P型半导体膜。
[0084]
尽管没有说明，但可以利用另一种掩模图案作为掩模，通过掺入一种杂质元素的方法，形成这种N型半导体膜或P型半导体膜。可以采用赋予P型导电率的硼(B)和赋予N型导电率的砷(As)或磷(P)作为杂质元素。可以通过离子掺入或离子注入的方法，添加杂质元素。注意可通过在掺入后的热处理方法活化该半导体膜。
[0085]
随后，利用光致抗蚀剂等，选择性地形成第二掩模图案110。然后，利用第二掩模图案110作为掩模，通过湿蚀刻或干刻蚀方法，蚀刻这种半导体膜105和N型半导体膜109，从而形成岛形半导体膜111、源极区112a和漏极区112b(图3A)。优选的是，用微滴排放方法，选择性地形成第二掩模图案110，但是也可通过常规曝光和显影步骤形成它。
[0086]
这种岛形半导体膜111和源极区和漏极区112a和112b，是同时在这个实施方案模式中形成的。但是，在利用第二掩模图案110形成岛形半导体膜和岛形N型半导体膜之后，可以利用另一种掩模图案，通过蚀刻，除去该岛形N型半导体膜，以形成源极区和漏极区112a和112b。
[0087]
当通过蚀刻方法除去N型半导体膜以形成源极区和漏极区112a和112b时，通道保护膜108防止了通道区119由于过度刻蚀等造成的损伤。
[0088]
尽管没有说明，但可以进一步在源极和漏极区112a和112b上构成钝化膜，以阻止杂质混合或扩散进入该半导体膜。该钝化膜可以用氮化硅、氧化硅、氧化氮化硅、氮氧化硅、铝氮氧化合物、氧化铝、金刚石状碳(DLC)、氮化碳(CN)、或其它绝缘材料形成。也可以采用前述掩模图案的材料。另外，该钝化膜可以用许多这些材料形成。
[0089]
接着，在整个表面上涂布一层对以后形成的夹层绝缘膜有抗液性的有机薄膜113(图3B)。在此实施方案模式中，氟烷基硅烷(FAS)是一种硅烷偶联剂，是通过窄缝涂法形成的，但本发明不局限于这些材料和形成方法。注意因为FAS是一种单分子膜，其厚度约几纳米。
[0090]
现在描述利用硅烷偶联剂的表面处理。首先，通过旋涂、窄缝涂等方法，选择性地将硅烷偶联剂涂布在基片的整个表面上，或涂布在其中至少待形成有机薄膜的区域中。接着，使留下硅烷偶联剂在室温下受到干燥，并进行水洗，以除去不必要试剂。最后，烘烤该硅烷偶联剂，以产生包括CF2链及CF3链的硅氧烷网络(一种结构，其中材料具有由硅(Si)与氧(O)键合而获得的主链结构，它含至少一个氢取代基或除氢外还另外具有一个或多个选自氟、烷基和芳烃的取代基)。可以省略干燥及水洗。CF2及CF3可使其表面受硅烷偶联剂处理的薄膜具有抗液性。
[0091]
硅烷偶联剂是一种以Rn-Si-X4-n(n＝1、2、3)表示的硅化合物。这里，R是一种含相对惰性的基团诸如烷基或活性基团诸如乙烯基、氨基及环氧基基团的物质。此外，X是由卤素、甲氧基、乙氧基、基片表面的羟基诸如乙酰氧基基团、或可与吸收水通过缩合而可键合的水解物基团形成的。尤其，当R是惰性基团诸如烷基时，该薄膜表面具有诸如驱水性，抗粘着及摩擦性、润滑性及光泽的特性。如果n＝1，采用该硅化合物作为偶合剂；如果n＝2，采用该硅化合物为硅氧烷聚合物的材料；及如果n＝3，采用该硅化合物作为聚合物的一种甲基硅烷基化(silylating)试剂或嵌段剂(用于终止聚合物各端的封端试剂(end cap agent))。在此实施方案模式中所用FAS具有以(CF3)(CF2)x(CH2)y表示的一种结构，(此处，x是0-10的一个整数，y是0-4的一个整数)。对于许多的R或X被键合至Si上的情况，R及X均可以是相同或不同的。
[0092]
硅烷偶联剂是以氟烷氧基硅烷偶联剂为典型。例如，CF3(CF2)kCH2CH2Si(OCH3)3，CF3(CF2)kCH2CH2SiCH3(OCH3)2，CF3(CF2)kCH2CH2Si(OCH2CH3)3(k＝3、5、7、9)；(CF3)2CF(CF2)mCH2CH2Si(OCH3)3、(CF3)2CF(CF2)mCH2CH2SiCH3(OCH3)2(m＝4，6，8)；和CF3(CF2)j(C6H4)C2H4Si(OCH3)3，CF3(CF2)j(C6H4)C2H4SiCH3(OCH3)2(j＝0，3，5，7)是作为硅烷偶联剂的实例给出的。此硅烷偶联剂也是以具有R为烷基的烷氧基硅烷为典型。优选的是使用碳原子数为2-30个的烷氧基。典型的有：乙基三乙氧基硅烷、丙基三乙氧基硅烷、辛基三乙氧基硅烷、癸基三乙氧基硅烷、十八烷基三乙氧基硅烷(ODS)、二十烷基三乙氧基硅烷、和三十烷基三乙氧基硅烷。
[0093]
对于在利用CF3(CF2)kCH2CH2Si(OCH3)3实行绝缘体玻璃表面改性情况下，玻璃表面结构示于图22。与粘连在玻璃上的液体(例如水)的接触角，按CF＜CF2＜CF3)顺序增加。此外，碳氟化合物链越长，此接触角倾向于较大。注意接触角θ被定义为由液体表面与在静态液体自由液面触及固体表面区域内固体表面所形成的角度。此接触角取决于液体分子间的粘合力和液体与固体表面间的粘附力之间的大小关系。当液体润湿固体(粘服性强)时，接触角为锐角，当液体不湿润固体时，此接触角为钝角。换句话说，接触角越大，粘附越弱；即抗液性增加。
[0094]
代替FAS，作为具有抗液性的氟基树脂，可采用聚四氟乙烯(PTFE)、全氟烷氧基链烷烃(PFA)、全氟乙烯-丙烯共聚物(PFEP)、乙烯-四氟乙烯共聚物(ETFE)、聚偏二氟乙烯(PVDF)、聚氯三氟乙烯(PCTFE)、乙烯-三氟氯乙烯共聚物(ECTFE)、聚四氟乙烯-全氟代二氧杂环戊烯共聚物(TFE/PDD)、聚氟乙烯(PVF)等。注意在接触角超过35°(更优选45°)的情况下，此有机薄膜被认为有抗液性。
[0095]
注意有机薄膜113可以利用CF4气体或CHF3气体通过等离子体处理形成。在这种情况下，也可使用以稀有气体稀释后的混合气体。此外，也可采用其它气体，只要它们含氟。
[0096]
随后，可在其中夹层绝缘膜间待形成接触孔的区域中，选择性地形成第三掩模图案114(图3B)。最好是通过微滴排放法，选择性地形成第三掩模图案114。在此实施方案模式中，第三掩模图案114是由PVA(聚乙烯醇)形成，但是本发明不局限于这一点，例如也可使用其它水可溶树脂或有机树脂，诸如聚酰亚胺、丙烯酰基和硅氧烷。
[0097]
然后，利用第三掩模图案114作为掩模，除去有机薄膜113，从而形成岛形有机薄膜115(图3C)。最好通过O2灰化或常压放电等离子体的方法，除去有机薄膜113，但是本发明不局限于此。例如，可采用UV臭氧处理、激光处理等。
[0098]
通过H2O(水洗)，除去由PVA形成的第三掩模图案114(图3C)。注意在使用聚酰亚胺或丙烯酰基情况下，第三掩模图案114能够容易地通过N300洗提剂或710洗提剂除去。当然，也可以采用灰化或蚀刻除去它。
[0099]
尽管在此实施方案模式中除去了第三掩模图案114，但在对以后形成的夹层绝缘膜具有抗液性的情况下，它可能仍留存着。即使当第三掩模图案114不具有抗液性时，用CF4等离子体等对它处理也可以获得抗液性。例如，在用CF4等离子体处理水可溶树脂诸如PVA时，它可以获得对用作为夹层绝缘膜的有机树脂诸如聚酰亚胺、丙烯酰基和硅氧烷的抗液性。
[0100]
然后，在此基片整个表面上涂布由有机树脂形成的夹层绝缘膜116。尽管这里采用耐热硅醚树脂，但本发明不局限于此，也可采用诸如聚酰亚胺和丙烯酰基的有机树脂。此时，在此岛形有机薄膜115上未形成夹层绝缘膜116，因为此岛形有机薄膜115排斥该有机树脂。因此，以自校准方式形成接触孔117(图3C)。此外，此时绝缘膜116是锥形的，因此可以改善与以后形成导电膜的步进范围。注意此后通过O2灰化、常压等离子体等方法，使岛形有机薄膜115脱除。也可以实行UV臭氧处理、激光处理等代替。
[0101]
随后，通过微滴排放的方法，将含导电材料的组合物排放至接触孔117中，然后对其干燥或烘烤，以形成源极线路118a和漏极线路(drainwiring)118b(统称为第二线路)(图3D)。将源极线路118a和漏极线路118b(第二线路)分别连接至TFT的源极和漏极区112a和112b。对于在源极区和漏极区112a和112b上形成钝化膜的情况，利用夹层绝缘膜116作为掩模，通过蚀刻等方法除去它，以形成接触孔117。进行此蚀刻，最好利用相对于底层上构成源极和漏极区半导体膜的蚀刻选择性更高的蚀刻剂。此源极和漏极线路118a和118b可以用类似于栅电极所用的导电材料形成。
[0102]
尽管对于此实施方案模式的源极和漏极区是直接连接到源极和漏极线路的，但在其间可设置另一导电层(单层或多层)。
[0103]
用这种方式，可获得通道受保护的TFT。由于这种通道受保护的TFT包括通道保护膜108，故有可能在蚀刻N型半导体膜以形成源极和漏极区时防止通道区119由于过度刻蚀而被损伤。因此，此通道受保护的TFT能够具有稳定的特征和高的迁移率。
[0104]
[实施方案模式3]
在此实施方案模式中，参考图4A-4D和图5A及5C描述了按照本发明的底部栅TFT的制造方法，尤其通道蚀刻后的TFT的制造方法。
[0105]
以与实施方案模式2中所述的相同方法(参见图4A和图2A-2C)，能够在基片400上形成栅电极402、栅极绝缘膜404和半导体膜405。在此实施方案模式中，省略了诸如形成氧化钛膜的基膜预处理。但是，当然，可以实行类似于实施方案模式2的预处理。此外，尽管栅极绝缘膜404具有单层结构，但它也可以有多层结构。注意由于在此实施方案模式中没有提供通道保护膜，所以不需要相当于实施方案模式2中的第一掩模图案的掩模图案。
[0106]
在半导体膜405上形成N型半导体膜409，然后，形成掩模图案420(它相当于实施方案模式2中的第二掩模图案，在此实施方案模式中被称为第二掩模图案(图4A))。N型半导体膜409和第二掩模图案420的材料和制造方法可以是与实施方案模式2中所示的相同。注意尽管这里采用的是N型半导体膜，但也可采用含P型杂质元素诸如硼(B)的P型半导体膜。
[0107]
然后，利用第二掩模图案420作为掩模，进行蚀刻，从而形成岛形半导体膜411和岛形N型半导体膜(图4B)。
[0108]
随后，形成源电极422和漏电极423(图4C)。源电极和漏电极422和423最好是通过微滴排放法，排放含导电材料的组合物，接着加以干燥或烘烤，而形成的。此导电材料可任意选自实施方案模式2所示的材料作为栅电极的导电材料。
[0109]
利用源极和漏极422和423作为掩模，蚀刻此岛形N型半导体膜421，从而形成源极区412a和漏极区412b(图4D)。此时，需要控制刻蚀速率、处理时间等，以防止包括TFT的通道区419的岛形半导体膜411受到损伤。
[0110]
尽管没有说明，但在源极和漏极区412a和412b上可进一步提供一层钝化膜，以防止杂质混合进入该半导体膜中。这种钝化膜可以用单层或多层的含氮化硅、氧化硅、氧化氮化硅或氮氧化硅的薄膜形成。
[0111]
接着，在基片整个表面上涂布一层对以后形成的夹层绝缘膜有抗液性的有机薄膜413(图5A)。在此实施方案模式中，氟烷基硅烷(FAS)是通过旋涂或窄缝涂法形成的，但是本发明不局限于这些材料和形成方法。注意因为FAS是一种单分子膜，故其厚度约几纳米。
[0112]
注意有机薄膜413可以利用CF4气体或CHF3气体通过等离子体处理形成。在这种情况下，也可以使用以稀有气体稀释的混合气体。此外，也可以应用其它气体，只要它们含氟。
[0113]
接着，在其中在夹层绝缘膜间待形成接触孔的区域，选择性地形成一种掩模图案414(它相当于实施方案模式2中的第三掩模图案、和被称为是在此实施方案模式中第三掩模图案)(图5A)。最好是用微滴排放方法，选择性地形成此第三掩模图案414。在此实施方案模式中，第三掩模图案414是用PVA(聚乙烯醇)形成的，但本发明不局限于此，例如也可使用其它水可溶树脂或有机树脂，诸如聚酰亚胺、丙烯酰基和硅氧烷。
[0114]
利用第三掩模图案414作为掩模，除去此有机薄膜413，以形成一层岛形薄膜415(图5B)。最好通过O2灰化或常压放电等离子体的方法，除去有机薄膜413，但本发明不局限于这一点。例如，也可以采用UV臭氧处理、激光处理等。
[0115]
用H2O(水洗)使由PVA形成的第三掩模图案414(图5B)脱除。注意在使用聚酰亚胺或丙烯酰基情况下，采用N300洗提剂或710洗提剂，能够容易地除去第三掩模图案414。当然，也可采用灰化或蚀刻的方法除去它。
[0116]
尽管在此实施方案模式中除去了第三掩模图案414，但在对以后形成的夹层绝缘膜具有抗液性的情况下，它可能仍留存着。即使当第三掩模图案414不具有抗液性时，用CF4等离子体等也能够对它进行处理，以获得抗液性。例如，在用CF4等离子体处理水可溶树脂诸如PVA时，它能够获得对用作夹层绝缘膜的有机树脂诸如聚酰亚胺、丙烯酰基和硅氧烷的抗液性。
[0117]
然后，在此基片整个表面上涂布由一种有机树脂形成的夹层绝缘膜416。尽管这里采用耐热硅醚树脂，但本发明不局限于此，也可采用诸如聚酰亚胺和丙烯酰基的有机树脂。此时，在此岛形有机薄膜415上未形成夹层绝缘膜416，因为此岛形有机薄膜415排斥有机树脂。因此，以一种自校准方式形成接触孔417(图5B)。此外，此时绝缘膜416是锥形的，因此可以改善与以后形成的导电膜的步进范围。注意此后通过O2灰化、常压等离子体等的方法除去岛形有机薄膜415。
[0118]
用微滴排放方法。将含导电材料的组合物排放进入接触孔417中，接着加以干燥或烘烤，以形成源极线路418a和漏极线路418b(图5C)。将源极线路418a和漏极线路418b分别连接至TFT的源电极和漏电极422和423上。对于在源电极和漏电极422和423上形成钝化膜的情况，利用夹层绝缘膜416作为掩模，通过蚀刻等方法除去它，以形成接触孔417。进行此蚀刻，最好利用相对于底层上源极和漏极的蚀刻选择性更高的蚀刻剂。形成此源极和漏极线路418a和418b，可以用任意选自实施方案模式2中所示的导电材料作为栅电极的导电材料。
[0119]
按照这样的方式，能够获得通道蚀刻后的TFT。此通道蚀刻后的TFT具有不需要通道保护膜和可简化掩模图案形成步骤的好处。
[0120]
[实施方案模式4]
在此实施方案模式中参考图6A-6D和图7A-7D，描述了按照本发明顶栅极TFT的制造方法。
[0121]
首先，在基片600上形成半导体膜605(图6A)。半导体膜605是用无定形半导体、结晶半导体或半无定形半导体形成的，其每个均主要含硅、硅锗(SixGe1-x)等。半导体膜605可以通过等离子体CVD等方法形成，其厚度最好在10-100nm范围。
[0122]
在半导体膜605上形成N型半导体膜609(图6A)。N型半导体膜609是由无定形半导体、结晶半导体或半无定形半导体形成的，其每个均主要含硅、硅锗(SixGe1-x)等。作为N型杂质元素，可以采用砷(As)或磷(P)。N型半导体膜609可以通过等离子体CVD等方法形成。例如，在由SAS(半无定形态硅)形成此N型半导体膜情况下，通过等离子体CVD完成对SiH4、H2和PH3(膦)的混合气体的辉光放电分解，以获得一种N型(n+)硅薄膜。注意尽管这里采用的是N型半导体膜，但也可采用含P型杂质元素诸如硼(B)的P型半导体膜。
[0123]
然后，将来自喷嘴的含导电材料的组合物排放流至N型半导体膜609上，从而形成一种源电极624和漏电极625(图6A)。通过在100℃温度下干燥此排放流出的组合物3分钟，然后在200-350℃温度下烘烤它15-30分钟，形成此源电极和漏电极624和625，但是本发明不局限于这些条件。此外，尽管在此实施方案模式中排放出含银组合物(以下称银纳米糊膏)作为导电材料，但此导电材料可以是任选自实施方案模式2中所示的材料作为栅电极的导电材料。
[0124]
注意可采用对由溅射形成的导电膜构成图案的方法，形成该源电极和漏电极624和625。
[0125]
随后，利用此源电极和漏电极624和625作为掩模，蚀刻该N型半导体膜609，从而形成源极区612a和漏极区612b(图6B)。此时，需要控制蚀刻条件，以便防止半导体膜605被蚀刻和脱除。但是，如果半导体膜605表面的刻蚀速率小，如图6B所示，TFT特征衰变不严重。
[0126]
在此源电极和漏电极624和625上形成栅极绝缘膜604(图6C)。优选的是，该栅极绝缘膜604是通过薄膜形成方法诸如等离子体CVD和溅射方法，用单层或多层的含氮化硅、氧化硅、氧化氮化硅、或氮氧化硅的薄膜形成的。在此实施方案模式中，形成氮化硅薄膜，其厚度达100nm。对于多层结构，可以按此顺序使SiNx薄膜、SiOx薄膜及SiNx薄膜堆叠一起。
[0127]
利用光致抗蚀剂等，选择性地形成一种掩模图案626。接着利用此掩模图案626作为掩模，蚀刻栅极绝缘膜604和半导体膜605，从而形成一层岛形半导体膜619(图6C)。最好是，用微滴排放方法，选择性地形成掩模图案626，但是也可通过常规曝光和显影步骤形成它。此后除去掩模图案626。
[0128]
在此实施方案模式中，在形成源极区和漏极区612a和612b之后，形成此岛形半导体膜619。另外，在形成如图6A所示半导体膜605和N型半导体膜609之后，可以形成一层岛形半导体膜和一层岛形N型半导体膜，然后，利用此源电极和漏电极624和625作为掩模，可以形成此源极区和漏极区612a和612b。在这种情况下，此栅极绝缘膜604是不需要被蚀刻的。
[0129]
然后，将含导电材料的组合物通过喷嘴627排放至栅极绝缘膜604上，从而形成栅电极628(图6D)。通过在100℃温度下干燥此排放流出的组合物3分钟，然后在200-350℃温度下烘烤它15-30分钟，使形成此栅电极628，但是本发明不局限于这些条件。此外，尽管在此实施方案模式中银纳米糊膏被排放作为导电材料，此导电材料可以任选自实施方案模式2中所示的材料作为栅电极的导电材料。注意喷嘴627的形式不局限于图6D所示一种。
[0130]
尽管未说明，但此前述基膜预处理可以应用于此栅极绝缘膜604上至少待形成此栅电极628的某区域。根据这一点，可以改善栅电极628和栅极绝缘膜604之间的粘结性。
[0131]
此外，尽管未说明，但在栅电极628上可进一步提供一层钝化膜，以防止杂质混合进入该半导体膜中。这种钝化膜可以是用单层或多层的含氮化硅、氧化硅、氧化氮化硅或氮氧化硅的薄膜形成的。
[0132]
接着，在基片整个表面上涂布一层对以后形成的夹层绝缘膜具有抗液性的有机薄膜613(图7A)。在此实施方案模式中，氟烷基硅烷(FAS)是用窄缝涂法形成的，但是本发明不局限于这些材料和形成方法。注意因为FAS是一种单分子膜，所以其厚度约几纳米。
[0133]
注意利用CF4气体或CHF3气体，通过等离子体处理的方法，可以形成有机薄膜613。在这种情况下，也可以使用以稀有气体稀释的混合气体。此外，也可以应用其它气体，只要它们含氟。
[0134]
接着，在其中夹层绝缘膜间待形成接触孔的区域，选择性地形成一种掩模图案614(相当于实施方案模式2和3中的第三掩模图案)(图7B)。最好是通过微滴排放方法选择性地形成第三掩模图案614。在此实施方案模式中，第三掩模图案614是由PVA(聚乙烯醇)形成的，但是本发明不局限于这一点，例如也可使用其它水可溶树脂或有机树脂，诸如聚酰亚胺、丙烯酰基和硅氧烷。
[0135]
利用掩模图案614作为掩模，除去有机薄膜613，以形成一层岛形有机薄膜615(图7B)。最好通过O2灰化或常压放电等离子体的方法，除去有机薄膜613，但是本发明不局限于这一点。例如，也可以采用UV臭氧处理、激光处理等。
[0136]
通过H2O(水洗)，除去由PVA形成的第三掩模图案614(图7C)。注意在使用聚酰亚胺或丙烯酰基情况下，用N300洗提剂或710洗提剂，能够容易地除去掩模图案614。当然，也可采用灰化或蚀刻的方法除去它。
[0137]
尽管在此实施方案模式中除去了掩模图案614，但在对以后形成的夹层绝缘膜具有抗液性的情况下，它可能仍留存着。即使当掩模图案614不具有抗液性时，用CF4等离子体等也能够处理它，以获得抗液性。例如，在用CF4等离子体处理水可溶树脂诸如PVA时，它可获得对用作夹层绝缘膜的有机树脂诸如聚酰亚胺、丙烯酰基和硅氧烷的抗液性。
[0138]
然后，在此基片整个表面上涂布由一种有机树脂形成的夹层绝缘膜616。尽管这里采用耐热硅醚树脂，但本发明不局限于此，也可采用诸如聚酰亚胺和丙烯酰基的有机树脂。此时，在此岛形有机薄膜615上未形成夹层绝缘膜616，因为此岛形有机薄膜615排斥这种有机树脂。因此，以一种自校准方式形成接触孔617(图7C)。此外，此时该绝缘膜616是锥形的，因此可以改善与以后形成的导电膜的步进范围。注意此后通过O2灰化、常压等离子体等方法，使岛形有机薄膜615脱除。
[0139]
利用夹层绝缘膜616作为掩模，蚀刻待除去的曝光后的栅极绝缘膜604，从而完成接触孔617。注意可以一次除去栅极绝缘膜604和岛形有机薄膜615。
[0140]
随后，通过微滴排放方法，将含导电材料的组合物排放进入接触孔617，然后加以干燥或烘烤，以形成源极线路618a和漏极线路618b(统称为第二线路)(图7D)。将此源极线路618a和此漏极线路618b(第二线路)分别连接至TFT的源电极和漏电极624和625。对于在源电极和漏电极624和625上形成钝化膜的情况，利用夹层绝缘膜616作为掩模，通过蚀刻等方法除去它，以形成接触孔617。进行此蚀刻，最好利用相对于底层上源电极和漏电极的蚀刻选择性更高的蚀刻剂。此源极和漏极线路618a和618b可以用类似于栅电极所用的导电材料形成。
[0141]
尽管在此实施方案模式中源极和漏极区是直接连接至源极和漏极线路上的，但可在其间设置另一层导电层(单层或多层)。
[0142]
按照这种方法，可获得一种顶栅极TFT(这里是逆向交错TFT)。在此实施方案模式中，通过利用按照本发明接触孔形成方法，形成此源电极和漏电极，接着按照本发明形成接触孔，并进一步形成源极和漏极线路。但是，TFT的形成方法不局限于上述的，而且源电极和漏电极也可以起配线作用。在这种情况下，源极和漏极线路118a和118b是不需要的(图6D相当于全TFT的横断面视图)。此外，源电极和漏电极起所谓用于蚀刻N型半导体膜的金属掩模作用。
[0143]
图6A-6D和图7A和7D所示TFT的前述制造方法具有新颖特征，诸如接触孔的形成方法和通过利用源电极和漏电极作为金属掩模分离N型半导体膜的源极区及漏极区的形成。因此，图6A-6D和图7A及7D所示TFT的制造方法能够提供一种利用微滴排放法的半导体器件制造方法，其费用低，处理能力高和产出率高。
[0144]
[实施方案1]
在此实施方案中，参考图9A和9B、图10A和10B、图11A-11E和图12A-12C，描述了按照本发明有源基质EL发光器件的一种制造方法。
[0145]
对于由薄膜晶体管(TFT)驱动具有含有机或无机化合物层的发光元件的情况(一般利用电致发光(EL)的发光元件)，如图9A和9B所示，在象素区域一般采用至少两个晶体管，它们是构成用于阻止在切换TFT的ON电流变化的一个切换TFT和一个驱动TFT。
[0146]
在发光元件中，发光层有许多层的其载体传输特征不同的含有机或无机化合物的膜层，它被夹在一对电极之间，并构成此发光层，以便使能从一个电极注入空穴和能从另一电极注入电子。这种发光元件利用了一种使其中从一个电极注入的空穴与从另一电极注入的电子再结合以激发发光中心和当此受激态返回基态时产生光的现象。
[0147]
图9B是一种在发光元件有正向交错结构情况下的电路图，即驱动TFT1602的象素电极相当于空穴注入电极(阳极)。同时，图10B是一种在发光元件有逆向交错结构情况下的电路图，即驱动TFT1602的象素电极相当于电子注入电极(阴极)。
[0148]
图9B中旁注数字1601表示一种切换TFT，用于对控制电流流向象素的ON/OFF。将切换TFT1601的漏极线路(或源极线路)连接至驱动TFT1602的栅电极层1609，如图9B所示。由于栅极绝缘膜和半导体层是在栅电极层1609和第二线路1605和1608(源极线路或漏极线路)之间被构成的，故此驱动TFT1602的栅电极层1609是通过一个通路1610诸如接触孔被电连接至切换TFT1601的漏极线路1608(或源极线路)(参见图9A)。注意这些旁注数字是等同于图10A和10B中的数字。图9A及9B和图10A及10B中的旁注数字1611表示一种电容器，其位置不局限于图9A及9B和图10A及10B所示一种。注意旁注数字1607表示电源线、1606表示栅极线、1603表示发光元件。
[0149]
参考图11A-11E，描述了按照本发明的一种发光器件和其制造方法。图11A-11E说明沿图9A及9B或图10A及10B的X-X′线(切换TFT侧)和Y-Y′线(驱动TFT侧)的横截面结构。
[0150]
首先，在基片1100上某一其中待形成至少一层栅电极层(未说明)的区域形成所谓光催化物质，诸如钛(Ti)及氧化钛(TiOx)或耐热树脂诸如聚酰亚胺、丙烯酰基及硅氧烷。另外，可以施行等离子体处理。按照这种预处理，有可能增强基片1100和以后通过排放含导电材料的组合物所形成的导电膜(这里为栅电极层1101及1102)间的粘结性。当形成氧化钛时，能够增加光透射系数。氧化钛可以直接形成，或通过与导电膜一起同时烘烤钛膜的方法能够获得。也有可能利用一种光催化物质，诸如钛酸锶(SrTiO3)、硒化镉(CdSe)、钽酸钾(KTaO3)、硫化镉(CdS)、氧化锆(ZrO2)、氧化铌(Nb2O5)、氧化锌(ZnO)、氧化铁(Fe2O3)、和氧化钨(WO3)以及钛和氧化钛。最好施行前述基膜预处理，以便增强基片和导电膜间的粘结性。
[0151]
将含第一导电材料的组合物排放流出在基片1100上，或在实行预处理情况下排放流出在其中要施行预处理的区域。因此，形成了切换TFT的栅电极层及驱动TFT的栅电极层。这里栅电极层指的是单层或多层的导体，它包括TFT的至少一个栅电极部件。在100℃温度下对排放出的组合物干燥3分钟，接着在氮或氧气氛200-350℃下烘烤它15-30分钟，使形成该栅电极层，但是这些条件不局限于这些。
[0152]
可根据导电膜的功能，选择各种材料作为第一导电材料。典型地用于第一导电材料的是银(Ag)、铜(Cu)、金(Au)、镍(Ni)、铂(Pt)、铬(Cr)、锡(Sn)、钼(Pd)、铱(Ir)、铑(Rh)、钌(Ru)、铼(Re)、钨(W)、铝(Al)、钽(Ta)、铟(In)、碲(Te)、锗(Ge)、锆(Zr)、钡(Ba)、锑铅、氧化锡锑、氟化物掺杂的氧化锌、碳、石墨、玻璃化炭黑、锂、铍、钠、镁、钾、钙、钪、锰、镓、铌、钠-钾合金、镁-铜混合物、镁-银混合物、镁-铝混合物、镁-铟混合物、铝-氧化铝混合物、锂-铝混合物等、或卤化银微粒、分散纳米微粒、用作为透明导电膜的铟氧化锡(ITO)、氧化锌(ZnO)、添加有镓的氧化锌(GZnO)、其中将2-20％氧化锌掺混入氧化铟的氧化铟锌IZO)、有机铟、有机锡、氮化钛等。
[0153]
此外，可将硅(Si)或氧化硅(SiOx)混合至前述导电材料中，尤其在用于透明导电膜时。例如，可采用一种其中将氧化硅包含在ITO中的导电材料(一般称为ITO-SiOx；但是，简称为ITSO或NITO)。此外，可堆叠这些导电材料层，以形成所需的导电膜。
[0154]
设定用作微滴排放设备的喷嘴直径在0.1-50μm，(优选，0.6-26μm)，设定通过喷嘴排放的组合物量在0.00001-50pl，(优选0.0001-10pl)。排放量随喷嘴直径成比例地增加。此外，目标物和喷嘴孔口间的距离优选应尽可能地短，并降低至约0.1-2毫米，以便排放出组合物至所需的区域。
[0155]
优选采用的从孔口排放出的组合物是一种考虑到其电阻率将金、银或铜溶解或分散于某一溶剂中的溶液。更优选地是，可使用低电阻的银或铜。注意使用铜时，优选的是构成一种用于防止杂质进入的阻挡膜。作为溶剂使用的可以是酯类诸如醋酸丁酯和乙酸乙酯，醇类诸如异丙醇和乙醇，或诸如甲基乙基酮和丙酮的有机溶剂。作为阻挡膜，在线路用铜的情况下，可采用含氮的绝缘材料或导电材料诸如氮化硅、氮氧化硅、氮化铝、氮化钛、和氮化钽(TaN)，这种材料可通过微滴排放方法涂布。
[0156]
在微滴排放方法中所用组合物的粘度优选为300mPa·s或以下，以防止干燥并使该组合物可流畅地从孔口排放出。可按照溶剂或用途适当地选定组合物的粘度、表面张力等。例如，其中将ITO、ITSO、有机铟或有机锡溶解或分散于溶剂中的组合物的粘度为5-50mPa·s；其中将银溶解或分散于溶剂中的组合物的粘度为5-20mPa·s；和其中将金溶解或分散于溶剂中的组合物的粘度为10-20mPa·s。
[0157]
优选的是，导体微粒的直径应尽可能小，以防止各喷嘴阻塞或造成细小花纹，更优选地是，各微粒直径为0.1μm或以下，但这取决于各喷嘴的直径或所希望的图案图形。可采用已知方法形成各组合物，诸如雾化法和湿研碎法，其粒度一般约为0.5-10μm。注意在通过蒸发方法形成组合物的情况下，用分散剂所保护的纳米微粒细微至约7纳米，这些纳米微粒在室温下分散稳定，而且当它们各被一层涂层所保护时同样呈现类似于液体的行为，而在溶剂中不聚集。因此，优选的是使用一层涂层。
[0158]
可以通过排放其中一种导电材料用另一种导电材料覆盖的一种含微粒的组合物，形成此栅电极层。在这种情况下，最好在各导电材料之间构成一层缓冲层。例如，对于其中用Ag覆盖Cu的微粒结构，可以在Cu和Ag之间构成一层由镍或NiB(镍硼)形成的缓冲层。
[0159]
当烘烤含导电材料组合物的步骤中，采用与分压10-30％的氧混合的气体时，能够减少构成该栅电极层的导电膜的电阻率，并能够减小导电膜的厚度和使之平整。纳米糊膏，含一种导电材料诸如Ag，属于一种在有机溶剂分散或溶解有导电材料的。但是，这种纳米糊膏也包括一种分散剂或一种被称为粘合剂的热固性树脂。尤其，该粘合剂起防止烘烤过程中产生裂隙或烘烤不均匀的作用。此外，通过干燥或烘烤步骤，有机溶剂的蒸发，分散剂经溶解的消失，和粘合剂的固化和收缩，所有这些均同时进行，从而使纳米微粒融合至固化(cure)纳米糊膏。此时纳米微粒长大几十至一百倍，直径为几十纳米，从而相邻生长的微粒被融合链接一起，形成金属键。另一方面，大部分残余有机组分(约80至90％)被排挤出金属键，并因此，形成一种含金属键的导电膜，以及一层含有机组分的薄膜，覆盖导电膜外部。当在氮或氧气氛条件下，在纳米糊膏烘烤中气体中，所含氧与含有机组分的薄膜中所含氢反应时，就能够脱除这种含有机组分的薄膜。对于烘烤气氛中不含氧的情况，可通过氧等离子处理等方法，除去此含有机组分的薄膜。按照这种方式，通过在氮或氧气氛下烘烤纳米糊膏，或通过在烘烤之后的氧等离子体处理，可以除去此含有机组分的薄膜。因此，对含残余金属键的导电膜可以进行平整，并降低其厚度和电阻率。
[0160]
通过在低压下排放出该组合物，使此含导电材料的组合物中的溶剂蒸发。因此，可缩短此后热处理的时间(干燥或烘烤)。
[0161]
除前述干燥和烘烤步骤外，可以实行CMP(化学机械抛光)，一种通过用导电膜上形成的平面度(planarity)蚀刻绝缘膜使导电膜平整方法(称为逆向蚀刻(etch back)法)等，以进一步平滑和平整该表面。
[0162]
作为基片1100采用的是玻璃基片、石英基片、由绝缘物质诸如氧化铝制成的基片、能承受后续步骤处理温度的耐热塑料基片等。在这种情况下，最好形成一种氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)(x＞y)、氧化氮化硅(SiNxOy)(x＞y)(x，y＝1、2...)等的绝缘基膜等，以防止来自基片的杂质等扩散。此外，作为基片1100，通过对其表面涂布氧化硅或氮化硅的绝缘膜的方法，可使用由金属诸如不锈钢或半导体的基片。
[0163]
随后，在栅电极层1101和1102上形成栅极绝缘膜1103。该栅极绝缘膜1103优选是通过薄膜形成方法诸如等离子体CVD和溅射法，用单层或多层的含氮化硅、氧化硅、氮化硅氧化、或氮氧化硅的薄膜形成的。在此实施方案中，在基片1100上使氧化硅膜、氮化硅膜及氧化硅膜按此次序堆叠一起，但本发明不局限于这些结构、材料和方法。
[0164]
接着，在栅极绝缘膜1103上形成一层半导体膜。此N型半导体膜109用无定形半导体、结晶半导体或半无定形半导体形成，其每个均主要含硅、硅锗(SiGe)等。此半导体膜可以通过等离子体CVD等方法形成。最好是此半导体膜厚度为10-100nm。
[0165]
现对一种SAS(半无定型硅)即一种前述的半无定形半导体进行简短描述。通过该硅气体的辉光放电分解方法，能够获得该SAS。一般，采用SiH4作为硅气体，也可以采用Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4等。通过用单一或许多选自氢、氢和氦、氩、氪和氖的稀有气体元素稀释该硅气体的方法，能够促进SAS的形成。此硅气体优选稀释达到稀释比10-1000。当然，最好是在低压下进行辉光放电分解反应形成SAS，但放电可在压力约0.1-133帕下实行。用于产生辉光放电的电源频率范围在1-120MHz，更优选地是，供给13-60MHz的RF(射频)电力。此基片优选在温度300℃或以下，更优选100-200℃加热。
[0166]
硅气体也可与一种含碳气体诸如CH4和C2H6或与一种含锗气体诸如GeH4和GeF4混合，以固定能量频带宽度在1.5-2.4eV或0.9-1.1eV。
[0167]
当有意不向SAS添加控制价电子的杂质元素时，SAS会呈现N型导电率小。这是因为氧易于混合进入半导体膜，因为辉光放电是在比形成无定形半导体情况更高的电力下完成的。当淀积同时或淀积之后，对包括TFT的通道形成区的第一半导体膜加入赋予P型导电率的杂质元素时，能够使阈值得到控制。一般硼用于赋予P型导电率的杂质元素。可以将诸如B2H6和BF3的杂质气体混合至该硅气体中，其比率为1-1000ppm。例如，在用硼作为赋予P型导电率的杂质元素的情况下，硼的浓度优选在1×1014-6×1016个原子/厘米3范围。注意当用这种SAS构成通道形成区时，能够获得1-10厘米2/伏特-秒的场效应迁移率。
[0168]
通过以下步骤，能够获得一种结晶半导体膜：用一种含镍等的溶液处理一种无定形半导体膜；在500-750℃的温度下通过热结晶获得一种晶体硅半导体膜；和通过激光结晶提高该结晶半导体膜的结晶度。
[0169]
利用乙硅烷(Si2H6)和氟化锗(GeF4)作为材料气体，通过LPCVD(低压CVD)直接形成多晶半导体膜的方法，也能够获得这种结晶半导体膜。在此实施方案中，设定该气体流率以达到Si2H6/GeF4＝20/0.9，设定淀积温度在400-500℃，并采用He或Ar作为载气，但本发明不局限于这些条件。
[0170]
然后，在此半导体膜上形成N型半导体膜。作为N型杂质元素，可用砷(As)或磷(P)。例如，在形成N型半导体膜的情况下，通过等离子体CVD实行对SiH4、H2和PH3(膦)的混合气体的辉光放电分解，以获得N型(n+)硅薄膜。注意也可以用含P型杂质元素诸如硼(B)的P型半导体膜代替N型半导体膜。
[0171]
将含第二导电材料的组合物排放在N型半导体膜上，从而形成源电极1106和1130和漏电极1107和1140。第二导电材料、导电微粒结构、其排放条件、干燥和焙烤条件等可任意选自对于第一导电材料以上所说明的那些。注意第一导电材料和第二导电材料可以有同样的微粒结构或不同的微粒结构。
[0172]
尽管没有说明，但在排放含第二导电材料的组合物之前，可以对N型半导体膜进行预处理。按照这一点，能够增强N型半导体膜和源电极及漏电极间的粘结性。与在形成栅电极层中的预处理一样，对其可实行预处理，但是需要采用的是导电材料。
[0173]
随后，利用此源电极和漏电极1106、1130、1107和1140作为掩模，蚀刻N型半导体膜，从而形成源极区1110和1112和漏极区1111和1113。在此实施方案中，利用含氯气体诸如Cl2、BCl3、SiCl4、或CCl4，或含氟气体诸如CF4、SF6、NF3和CHF3、或O2，作为蚀刻气体，实行等离子蚀刻，但是本发明不局限于此。可以通过利用CF4与O2混合气体作为蚀刻气体的常压等离子体完成这种蚀刻。注意要求控制刻蚀速率、蚀刻时间等，以便不致通过对N型半导体膜的蚀刻脱除了半导体膜。但是，即使当如图11A所示对该半导体膜进行部分蚀刻时，在通道区中半导体膜厚度是5nm(50A)或更高时，优选10nm(100A)或更高，更优选50nm(500A)或更高时，也能够获得足够的TFT迁移率。
[0174]
用微滴排放方法在应成为半导体膜通道区的区域上形成绝缘膜1115。由于绝缘膜1115起通道保护膜作用，排放出的组合物是一种选自诸如硅氧烷的耐热树脂或诸如丙烯酰基、苯并环丁烯、聚酰胺、聚酰亚胺、苯并咪唑和聚乙烯醇的耐蚀刻的绝缘材料。优选采用硅氧烷或聚酰亚胺。最好的也是，绝缘膜1115厚度为100nm或更高，更优选200nm或更高，以便保护通道区不过度刻蚀。因此，尽管没有说明，但可以形成绝缘膜1115，使之升高至源电极和漏电极以上。
[0175]
利用源电极和漏电极1106、1130、1107和1140和绝缘膜1115作为掩模，蚀刻该半导体膜，从而形成岛形半导体膜1116和1118。在此实施方案中，利用含氯气体诸如Cl2、BCl3、SiCl4、或CCl4、或含氟气体诸如CF4、SF6、NF3和CHF3、或O2作为蚀刻气体，完成等离子蚀刻，但是本发明不局限于此。可以通过利用CF4和O2的混合气体作为蚀刻气体的常压等离子体方法，完成这种蚀刻。由于通道保护膜的绝缘膜1115是在岛形半导体膜中的通道区形成的，此通道区不受由于蚀刻步骤中过度刻蚀的损伤。因此，可以获得具有稳定特征和高迁移率的通道受保护(通道限制器)的TFT，而不利用光致抗蚀剂掩模。
[0176]
此外，将含第三导电材料的组合物排放在源电极和漏电极1106、1130、1107和1140上，从而形成源极和漏极线路1121-1123。此时，线路1120是与源极和漏极线路1121-1123同时形成的。线路1120起用于形成栅极和漏极间的接触孔以及栅极和漏极间的线路的掩模作用。
[0177]
第三导电材料、导电微粒结构、其排放条件、干燥和焙烤条件等可任意选自对于第一导电材料以上说明的那些。注意第二导电材料和第三导电材料可以有相同的微粒结构或不同的微粒结构。最好是通过微滴排放方法，利用透明导电膜诸如ITO、ITSO、ZnO、GZO、IZO、有机铟和有机锡，形成象素电极。
[0178]
尽管没有说明，但用于增强与底层粘结性的预处理，也可以在形成源极和漏极线路1121至1123中完成。实行这种预处理可类似于在形成栅电极层1101和1102中的预处理。
[0179]
然后，利用线路1120和1122作为掩模，蚀刻除去栅极绝缘膜1103。在此实施方案中，利用含氯气体诸如Cl2、BCl3、SiCl4、或CCl4，或含氟气体诸如CF4、SF6、NF3和CHF3、或O2作为蚀刻气体，完成等离子蚀刻，但是本发明不局限于此。可通过利用常压等离子体的方法完成该蚀刻。接着，排放含第四导电材料的组合物，以充填该接触孔，使形成连接栅极和漏极的导体1125。对于此第四导电材料、导电微粒结构、其排放条件、干燥和焙烤条件等，可任意选自对于第一导电材料以上说明的那些。注意第三导电材料和第四导电材料可以有相同的微粒结构或不同的微粒结构。
[0180]
尽管没有说明，但最好在源极和漏极线路1121至1123上形成一层钝化膜，以防止来自TFT上杂质的扩散。可以用氮化硅、氧化硅、氧化氮化硅、氮氧化硅、铝氮氧化合物、氧化铝、金刚石状碳(DLC)、碳氮化物(CN)、或其它绝缘材料，通过薄膜形成法诸如等离子体CVD和溅射的方法，形成该钝化膜。可采用与通道保护膜相同的材料，或也可采用这些材料的层叠代替。另外，可利用微滴排放方法，通过排放流出含绝缘材料微粒的组合物，形成这种钝化膜。
[0181]
随后，在TFT源极和漏极上通过微滴排放法，旋涂，窄缝涂，喷涂等方法，形成液体排斥的材料1162。接着，在其中待形成接触孔的区域形成由PVA、聚酰亚胺等形成的掩模1163(参见图11A)。这种液体排斥材料1162可以用氟基硅烷偶联剂诸如FAS(氟烷基硅烷)形成。可通过微滴排放方法选择性地排放PVA、聚酰亚胺等，形成掩模1163。
[0182]
利用PVA等掩模1163，除去这种液体排斥材料1162(图11b)。通过O2灰化或常压等离子体的方法，可除去这种液体排斥材料1162。然后，对于PVA通过水洗，或对于聚酰亚胺通过N300洗提剂等方法，除去掩模1163。
[0183]
平整薄膜1151是通过微滴排放法、旋涂等方法形成的，同时在待形成接触孔的区域留下液体排斥材料1162(图11C)。此时，在其中待形成接触孔的区域没有形成平整薄膜1151，因为其上涂有该液体排斥材料1162。此外，该接触孔不是逆向锥形的(inverted tapered)。优选的是，通过微滴排放法，利用有机树脂诸如丙烯酰基、聚酰亚胺和聚酰胺，或含硅氧烷基材料并包括Si-O键和Si-CHx键的绝缘膜，选择性地形成该平整薄膜1151。在形成平整薄膜1151之后，通过O2灰化或常压等离子体方法，除去液体排斥材料1162。在构成了钝化膜之处，也除去它。
[0184]
在该平整薄膜1151上，通过微滴排放法，形成穿越接触孔连接源电极或漏极的象素电极1126(图11D)。根据象素电极1126是否透射光，此象素电极1126材料是选自诸如ITO和ITSO的一种透明导电材料，或诸如MgAg一种反射导电材料。在象素电极1126由ITO或ITSO形成的情况下，通过形成由氮化硅薄膜形成的阻挡膜1150的方法，能够改善发光效率。
[0185]
通过微滴排放方法，在象素电极1126上选择性地形成由有机树脂膜或无机绝缘膜形成的存储体1127。最好是用耐热树脂诸如硅氧烷，或诸如聚酰亚胺和丙烯酰基树脂形成存储体1127。尤其当采用硅氧烷时，能够在高温下进行随后的真空烘焙，从而能够充分地除去对EL元件影响不利的水分。注意选择性地形成存储体1127，使其中具有曝光象素电极1126的通路。可通过利用按照本发明的接触孔形成方法，形成这种通路。
[0186]
形成有机化合物层1128(场致发光层)，要使之与存储体1127通路中的象素电极1126接触。这种有机化合物层1128可具有单层结构或多层结构。在多层结构情况下，各层堆叠在半导体元件(象素电极)上，呈这种顺序：(1)阳极、空穴注入层、空穴传递层、发光层、电子传递层、和阴极；(2)阳极、空穴注入层、发光层、电子传递层、和阴极；(3)阳极、空穴注入层、空穴传递层、发光层、电子传递层、电子注入层和阴极；(4)阳极、空穴注入层、空穴传递层、发光层、空穴阻挡层、电子传递层、和阴极；或(5)阳极、空穴注入层、空穴传递层、发光层、空穴阻挡层、电子传递层、电子注入层、和阴极。这种结构是一种所谓正向交错结构，象素电极1126起阳极作用。另一方面，其中阴极置于比阳极更靠近半导体元件(象素电极)的结构被称为逆向交错结构，而这种象素电极1126起阴极作用。
[0187]
在正向交错结构情况下，形成电子注入电极1129(阴极)要使之覆盖有机化合物层1128。同时，在逆向交错结构情况下形成阳极。这种电子注入电极1129可以用功函数低的已知材料形成，诸如Ca、Al、CaF、MgAg和AlLi。在存储体1127的通路中，空穴注入电极(象素电极)1126、有机化合物层1128和电子注入电极1129的重叠区相当于发光元件(图11E)。
[0188]
实际上，完成最多至图11E所示状态的元件优选是用少量脱气的气密性保护膜(层压薄膜、紫外线可固化树脂膜等)包装(密封)的，以便不致暴露于外界空气。在此实施方案中，该元件是用密封基片1153与插入其间的绝缘体1152密封的。
[0189]
通过前述步骤，完成EL发光器件。注意在该EL发光器件中所用TFT的结构不局限于此实施方案所示一种。
[0190]
此实施方案的EL发光器件能够应用于图12A所示的各顶部发射的发光器件、图12B所示底部发射的发光器件和图12C所示双发射的发光器件中的每一个。
[0191]
首先，描述双发射的发光器件。在这种情况下，空穴注入电极1226可以用透明导电膜诸如ITO、ITSO、ZnO、IZO和GZO形成。当采用ITSO作为阳极(空穴注入电极)1226时，可以重叠不同浓度的含氧化硅的ITSO层。更优选地是，在底层(源极或漏极线路侧)上的ITSO含有低浓度的氧化硅，而在上层(发光层侧)之上的ITSO含高浓度的氧化硅。按照这样，可以提高空穴注入至EL层中的效率，同时保持与TFT连接电阻低。当然，阳极1226可以是多层的ITSO和其它材料(如底层上多层结构的ITO和在上层的ITSO)，或多层的其它材料。
[0192]
同时，薄铝膜，含少量Li的铝膜等，其厚度为1-10纳米，用于阴极1243，以便透射来自发光层的光。因此，能够获得一种双发射的发光器件，其中来自发光元件1246所示发射的光能够被发射至顶面和底面(图12C)。注意旁注数字1245、1241、1242和1244分别表示密封基片、存储体、有机化合物层和绝缘体。
[0193]
即使当该阴极1243是用例如与阳极1226材料相同的材料形成的，即透明导电膜诸如ITO和ITSO，也能够获得一种双发射的发光器件。在这种情况下，该该透明导电膜可以是一种含硅或氧化硅的薄膜、或可以是其多层的薄膜。
[0194]
接着，参考图12A描述一种顶部发射的发光器件。一般，其中来自发光元件的光能够发射至基片背面(顶侧)的顶部发射的发光器件，能够通过在图12B所示的底部发射类型中彼此替换阳极(空穴注入电极)1226和阴极(电子注入电极)1243，反向堆叠有机化合物层，和颠倒电流控制TFT的极性(这里为N型通道TFT)而获得。如图12A所示，在反向堆叠电极和有机化合物层的情况下，采用多层结构的光透射导电氧化物层，各层含不同浓度的氧化硅，作为空穴注入电极1226。因此，由于诸如提高发光效率和降低电耗的有利效应，能够获得高稳定性的发光器件。这里可以采用反射金属电极等作为电子注入电极(阴极)1243。
[0195]
注意通过涂布透明导电膜诸如ITO和ITSO至电子注入电极(阴极)1243上，能够获得顶部发射的发光器件，而不必交换在图12B所示底部发射型中的空穴注入电极1226和电子注入电极1243。用于该阴极的透明导电膜可以是含硅或氧化硅的薄膜，或可以是其多层薄膜。
[0196]
此实施方案能够结合其它实施方案模式和实施方案实施。
[实施方案2]
利用按照实施方案1制造的EL显示器模块，能够完成一种EL电视机。图13是说明EL电视机主要结构的方框图。本发明能够用于任何种类的EL显示器面板，包括：一种其中仅在显示器面板上形成象素部分并通过TAB对其安装扫描行驱动器电路903和信号行驱动器电路902的显示器面板；一种其中通过COG在显示器面板上安装象素部件以及在其周边的扫描行驱动器电路903和信号行驱动器电路902的显示器面板；和一种其中利用由SAS形成的TFT在基片整体形成象素部件和扫描行驱动器电路903和对其安装信号行驱动器电路902作为驱动器IC的显示器面板。注意旁注数字901表示一个EL显示器面板。
[0197]
其它外部电路包括，在视频信号输入端，用于放大由调谐器904接收的视频信号的视频信号放大器电路，用于转化放大信号为相当于红、绿和蓝各色的彩色信号的视频信号处理电路906，用于转化视频信号以使之输入至驱动器IC的控制电路907等。该控制电路907输出信号至各扫描行端面和信号线端面。在以数字式驱动EL显示器模块的情况下，通过在信号行端面提供信号分频器(signal divider)电路908，可采纳一种其中将输入数字信号分频为待提供的m信号的结构。
[0198]
把由调谐器904接收的声频信号传输至声频信号放大器电路909，将其输出通过一种声频信号处理线路910提供给扬声器913。控制电路911接受接收站(接收频率)数据和来自输入部件912的音量控制数据，并传输这些信号给调谐器904或声频信号处理线路910。
[0199]
通过插入包括这种外部电路的EL模块进入机罩中，就能够完成如图25A所示的一台电视机。此电视机包括一种通过EL显示器模块、扬声器、控制开关等结构成的显示屏。以这种方式按照本发明能够完成电视机。
[0200]
当然，本发明可应用于各种不同于电视机的设备，诸如个人电脑的监视器，尤其大显示装置诸如车站或航空港的信息显示器面板和街道上的广告牌。
[0201]
[实施方案3]
在此实施方案中，参考图14和图15A-15C描述了按照本发明的有源基质液晶显示器的制造方法。
[0202]
图14是液晶显示器一种象素的顶视平面图。旁注数字1401表示切换TFT，它控制流至象素的电流的ON/OFF。在此实施方案中，采取了单栅极TFT，但是本发明不局限于此。也可以采取多栅极TFT。旁注数字1405表示一种源极或漏极线路(也称为第二线路，第二金属等)，1413表示一种电容器线路，电容器1411是在电容器线路1413和象素电极1403之间形成的。注意电容器1411的位置不局限于这里所示的区域。旁注数字1406表示一种栅极线路。
[0203]
参考图15A-15C描述了按照本发明的一种液晶显示器和其制造方法。图15A-15C图表示沿图14Z-X线(驱动TFT端面)和X-Y(线切换TFT端面)的横截面结构。
[0204]
图15A-15C所示TFT的结构和制造方法类似于实施方案1中所示的那些(参见图11A)。注意在此实施方案中，末端配线1540是同时与栅电极层1501和1502形成的。在末端的栅极绝缘膜1503是利用一种金属掩模1541除去的，从而形成一种接触孔。该接触孔填满了一种导体，以形成末端电极1542。当然，可以按照本发明形成该接触孔。
[0205]
尽管没有说明，但最好在源极和漏极线路上形成一层钝化膜，以防止来自TFT上杂质的扩散。可以用氮化硅、氧化硅、氧化氮化硅、氮氧化硅、铝氮氧化合物、氧化铝、金刚石状碳(DLC)、碳氮化物(CN)、或其它绝缘材料，通过薄膜形成方法诸如等离子体CVD和溅射的方法，形成该钝化膜。也可采用与通道保护膜相同的材料，或也可采用层叠的这些材料代替。另外，可通过微滴排放方法，排放流出含绝缘材料微粒的组合物，形成这种钝化膜。
[0206]
随后，通过微滴排放法、旋涂、窄缝涂、喷涂等方法，在TFT的源极和漏极上形成液体排斥材料1162。接着，在其中待形成接触孔的区域形成由PVA、聚酰亚胺等形成的掩模。这种液体排斥材料可用氟基硅烷偶联剂诸如FAS(氟烷基硅烷)形成。该掩模可通过微滴排放方法选择性地排放流出PVA、聚酰亚胺等方法形成。
[0207]
利用PVA等掩模除去这种液体排斥材料(图11B)。通过O2灰化或常压等离子体的方法，可除去这种液体排斥材料。尔后在PVA情况下通过水洗，或在聚酰亚胺情况下通过N300洗提剂等方法，除去该掩模。
[0208]
通过微滴排放法、旋涂、窄缝涂等方法，形成平整薄膜1551，同时在带形成接触孔的区域留下该液体排斥材料(图15B)。此时，在其中待形成接触孔的区域上未形成平整化薄膜1551，因为其上涂有液体排斥的材料1562。此外，该接触孔不是逆向锥形的(tapered)。优选的是，该平整薄膜1551是选择性地通过微滴排放方法，利用有机树脂诸如丙烯酰基、聚酰亚胺和聚酰胺，或含硅氧烷基材料并包括Si-O键和Si-CHx键的绝缘膜，而形成的。在形成平整薄膜1551之后，通过O2灰化或常压等离子体方法，除去液体排斥材料1562。在构成钝化膜的情况下，也除去它。
[0209]
穿过接触孔连接源电极或漏电极的象素电极1526，是在该平整薄膜1551上通过微滴排放方法形成的。象素电极1526的材料，根据象素电极1526是否透射光，选自诸如ITO和ITSO的一种透明导电材料，或诸如MgAg的一种反射导电材料。
[0210]
接着，将液晶层1571置于TFT基片和反基片1574之间，用密封件1576使之密封。在该TFT基片上按照象素电极1526上接触部件的凹陷(depression)形成圆柱形衬垫(spacer)。该圆柱形衬垫1575高度是3-10μm，但是这取决于所用液晶材料。根据接触孔在接触部件中形成的凹陷。因此，通过在凹陷形成圆柱形衬垫的方法，可以防止液晶分子校准不当。
[0211]
在TFT基片上形成校准薄膜1570，然后进行研磨(rubbing)处理。在反基片1574上形成一层透明导电膜1573和一层校准薄膜1572。随后，用密封件1576使TFT基片和反基片1574彼此连接，并将液晶注入其中，以形成液晶层1571。用这种方式可以完成有源基质液晶显示器。
[0212]
通过浸涂(泵送法)的方法，能够形成液晶层1571，其中在使两基片彼此与密封件连接一起后，使配有连接基片(电池)的液晶注入通路的一端浸泡在液晶中，以通过毛细现象使液晶注入电池内。另外，通过如图16所示的所谓液晶排放方法，能够形成液晶层1571，其中液晶是从配有密封件328及阻挡层329的基片321上方的喷嘴(取料器(dispenser))326排放流出，然后使反基片330与基片321连接。尤其，在采用大基片情况下液晶流出显著。图16所示阻挡层329是提供用于防止液晶分子327与密封件328间的化学反应。在两基片彼此连接的情况下，校准标记322或331通过成像设备323检测，并通过CPU(中央处理单元)324和控制器325控制装有两个基片的平台320。
[0213]
随后，通过已知方法将FPC(软性印制电路)1544用各向异性导电膜1543与端电极1542连接。端电极1542最好是由透明导电膜形成的，并使之连接到与栅电极同时形成的线路1540。
[0214]
通过前述步骤，完成包括象素部件654、驱动器电路部件653及末端部件652的有源基质LCD基片(图15C)。注意旁注数字1500、1510、1511-1514分别表示基片、绝缘膜、源极及漏极。此外，旁注数字1516及1518表示岛形半导体膜。LCD基片中所用的TFT结构不局限于此实施方案所示一种。注意这个实施方案能够结合其它实施方案模式和实施方案实施。
[实施方案4]
利用按照实施方案3制造的液晶显示器面板，能够完成一种液晶电视机。图17是说明一种液晶电视机的主要结构方框图。本发明能够用于任何种类的液晶显示器面板1701：一种其中仅在显示器面板上形成象素部分，和通过TAB对其安装扫描行驱动器电路1702及信号行驱动器电路1702的显示器面板；一种其中在显示器面板上通过COG安装象素部件以及在其周边的扫描行驱动器电路1703和信号行驱动器电路1702的显示器面板；和一种其中通过利用由SAS形成的TFT在基片上整体形成象素部件和扫描行驱动器电路1703和对其安装信号行驱动器电路1702作为驱动器IC的显示器面板。
[0215]
其它外部电路包括，在视频信号输入端面，用于放大由调谐器1704接收的视频信号放大器电路1705，用于转化该放大信号为相当于红、绿和蓝各色彩色信号的视频信号处理电路1706，用于转化该视频信号使之输入至驱动器IC的控制电路1707等。该控制电路1707输出信号至各扫描行端面和信号行端面。在以数字式驱动液晶显示器面板情况下，可以通过提供信号行端面中的信号分频器电路1708，采取一种其中将输入数字信号分频为待供给的m信号的结构。
[0216]
把由调谐器1704接收的声频信号传输至声频信号放大器电路1709，将其输出通过声频信号处理线路1710提供给扬声器1713。控制电路1711接受接收站(接收频率)数据和来自输入部件1712的音量控制数据，并传输这些信号至调谐器1704或声频信号处理线路1710。
[0217]
通过把这种液晶模块插入机罩中，能够完成如图25A所示的电视机。当然，本发明可应用于各种不同于电视机的设备，诸如个人电脑的监视器，尤其大显示器设备诸如车站或航空港的信息显示器面板和街道上的广告牌。
[0218]
[实施方案5]
在此实施方案中，参考图18A及18B描述了前述实施方案的模块化EL显示器面板或LCD面板。
[0219]
在图18A所示模块中，通过COG(Chip On Glass玻璃晶片)在象素部件701周边形成包括驱动器电路的驱动器IC。当然的是，可通过TAB (TapeAutomated Boding(自动预示带))安装驱动器IC。
[0220]
用密封件702将基片700连接至反基片703上。象素部件701可利用一种液晶作为显示工具，如实施方案3及4所示，或可利用EL元件作为显示工具，如实施方案1及2所示。由单晶半导体或多晶半导体形成的集成电路可以用于作为驱动器IC 705a及705b和驱动器IC 707a、707b及707c。该驱动器IC705a及705b和驱动器IC 707a、707b及707c分别通过FPC 706a及706b和FPC 704a、704b及704c提供信号或电源。
[0221]
在图18B所示模块中，栅极驱动器712是在基片700上整体地形成的并与FPC 710连接。此栅极驱动器712最好用迁移率高的半无定形硅(SAS)形成。利用多晶硅分别地形成源极驱动器709，在切割为粘性形状之后连接在基片700上并连接到FPC711上。栅极驱动器712也可分别地利用多晶硅形成，并在切割成粘性形状之后连接。当此驱动器部件(驱动器电路部件)在基片上整体地形成或在切成粘性形状之后连接时，与连接许多集成电路片的情况下相比，能够简化制造步骤，而且能够有效利用基片面积。
[0222]
此实施方案能够结合其它实施方案模式和实施方案实施。
[0223]
[实施方案6]
在此实施方案中描述的，是其中扫描行驱动器电路是在基片100上利用由SAS形成的半导体层形成的情况。
[0224]
图19是说明一种利用SAS通过N型通道TFT所构建的扫描行驱动器电路的方框图，其场效应迁移率为1-15cm2/V·sec。
[0225]
在图19中的，由500表示的方框相当于用于输出一个平台(one stage)样品脉冲的脉冲输出电路，而移位寄存器(shift register)是通过n个脉冲输出电路构成的。旁注数字501表示一种使之连接象素502的缓冲电路。
[0226]
图20说明一种脉冲输出电路500的具体结构，它包括N型通道TFT2001-2013。可以根据利用SAS的N型通道TFT的工作特性设定各TFT的容量。例如，当通道长度为8μm时，通道宽度可设定在10-80μm。
[0227]
图21说明缓冲电路501的一种具体结构，它也包括N型通道TFT2120-2135。可以根据利用SAS的N型通道TFT的工作特性设定各TFT的容量。例如，当通道长度为8μm时，通道宽度可以设定在10-1800μm。
[0228]
此实施方案能够结合其它实施方案模式和实施方案实施。
[0229]
[实施方案7]
可以通过图24所示的微滴排放体系，形成按照本发明的液晶显示器。首先，利用电路设计工具2400，诸如CAD、CAM及CAE进行电路设计，从而确定校准标记所需要的薄膜及位置。
[0230]
然后，对电脑2402输入包括所设计的薄膜及校准标记位置的薄膜图案数据2401，用于通过记录介质或信息网络诸如LAN(局域网路)控制微滴排放设备。按照薄膜图案数据2401，确定在微滴排放设备2403各喷嘴之中(圆筒形器件，其小孔口用于喷射液体或气体)的喷嘴，使它具有能存储含薄膜材料的组合物的最佳孔口，或使之连接至存储该组合物的储罐，然后确定该微滴排放设备2403的扫描路径(移动路径)。对于预先确定最佳喷嘴的情况，仅要求确定喷嘴的移动路径。
[0231]
通过光刻法或激光辐照，在其上待形成薄膜的基片2404上形成校准标记2417。接着，将配有校准标记2417的基片置于微滴排放设备中的一平台2416上，校准标记2417的位置是通过该设备的成像设备2405检测的，并将检测数据通过成像处理设备2406输入至计算机2402中作为位置信息2407。计算机2402对由CAD等设计的薄膜图案数据2401与由成像设备所检测的校准标记2417的位置信息2407进行比较，并调整基片2404及微滴排放设备2403。
[0232]
随后，通过由控制器2408按照所确定的扫描路径控制的微滴排放设备2403，排放流出组合物2418，从而形成所需要的薄膜图案2409。对该组合物的排放量，可任意通过选择孔口直径加以控制。但是，此排放量随其它条件诸如孔口移动速度、孔口及基片间的距离、组合物排放速度、排放空间的气压、及此空间温度和湿度而略有改变。因此，最好也能够控制这些条件。最好是，通过预先试验及评价，获得最佳条件，对该组合物各材料应将这些条件汇集至数据库2419中。
[0233]
薄膜图案数据2401包括例如在液晶显示器、EL显示器等中所用的有源基质TFT基片的电路图等。图24的圆圈中的电路图表示用于这种有源基质TFT基片的导电膜。旁注数字2421表示所谓栅极线路，2422表示源极信号线路(第二线路)，及2423表示象素电极、空穴注入电极或电子注入电极。旁注数字2420表示基片，2424表示校准标记。当然，该薄膜图案2409相当于包括在薄膜图案数据2401内的栅极线路2421。
[0234]
微滴排放设备2403具有整体成型的喷嘴2410、2411及2412，但是本发明不局限于这种结构。各喷嘴2410、2411及2412分别包括许多孔口2413、2414及2415。薄膜图案2409是通过选择喷嘴2410的预定孔口2413而构成的。
[0235]
该微滴排放设备2403最好包括许多不同孔口直径、排放量及喷嘴节距的喷嘴，以便能够形成任何线路宽度的薄膜图案，和缩短节拍时间。此外，最好是相邻孔口间的距离应尽可能地小。此外，为了在1米或更大侧边的大基片上进行高通量的排放，各喷嘴最好长度在1米或更长。该喷嘴可以是弹性化了的，以便控制相邻孔口间的距离。此外，最好是倾斜地设定喷嘴或头盖，以便获得高分辨率，即绘画图案流畅。按照这一点，能够绘出大面积图案诸如长方形图案。
[0236]
也可能构成与一个喷头(head)平行而喷嘴节距不同的另一种喷头。在这种情况下，各孔口直径可以相同或不同。
[0237]
在微滴排放设备有许多如上所述喷嘴的情况下，要求提供存储未用喷嘴的备品室。当在备品室中提供气体供应设备及喷头时，能将喷嘴放置在与组合物的溶剂相同气氛下，因此，可防止被干燥至某种程度。此外，有可能提供一种清洗单元等，以提供净化空气和减少操作区的粉尘。
[0238]
在由于喷嘴的规格而不能使相邻孔口间距减小的情况下，可以优选使喷嘴节距设计成为显示器象素整倍数样的大。因此，可以通过移动喷嘴的方法，排放组合物。
[0239]
如成像设备2405一样，可采用诸如CCD(电荷耦合器件)的照相机转化光强度为电信号。
[0240]
按照前述方法，通过固定其上安放基片2404的平台2416和沿确定路径扫描微滴排放设备2403的方法，能够形成薄膜图案2409。另外，通过固定微滴排放设备2403和沿根据薄膜图案数据2401确定的路径，在x、y和θ方向传输平台2416的方法，可以形成薄膜图案2409。此时，在该微滴排放设备2403有许多喷嘴的情况下，要求确定喷嘴具有最佳孔口，存储含薄膜材料的组合物或连接至存储该组合物储罐。
[0241]
按照前述方法，仅利用喷嘴2410的一个预定孔口，通过排放微滴，形成薄膜图案2409。但是，按照待形成薄膜的线路宽度或膜厚度，可以从许多孔口排放出该组合物。
[0242]
另外，利用多个喷嘴还可构成许多功能。例如，当控制排放条件以使首先从喷嘴2412(或2411)排放组合物，而且从该喷嘴2410排放同一组合物时，甚至在前一喷嘴2412出现诸如孔口阻塞问题时，也能够从喷嘴2410排放该组合物。因此，至少可以防止断线路等。
[0243]
另外，当控制排放条件以使组合物从许多孔口直径各不同的喷嘴排放时，也能够形成平面薄膜，减少节拍时间。这种方法尤其适合于形成诸如LCD象素电极的薄膜，它要求平面性和待排放出组合物具有大面积。
[0244]
此外，当控制排放条件以使组合物从许多孔口直径各不同的喷嘴排放时，也能够一次形成线路宽度不同的布线图案。
[0245]
此外，当控制排放条件以从组合物从许多孔口直径各不同的喷嘴排放时，也能够将组合物充填至纵横比大的通路中，提供在部分绝缘膜中。按照这种方法，能够防止空隙(绝缘膜和线路间产生的虫孔(worm holes))，使能形成平整线路。
[0246]
按照前述微滴排放设备，它包括用于输入薄膜图案数据的输入设备、用于根据数据设定排放含薄膜材料组合物的喷嘴移动路径的设定设备、用于检测在基片上形成的校准标记的成像设备和用于控制喷嘴移动路径的控制设备，能够准确控制在微滴排放中喷嘴或基片的移动路径。当用于控制微滴排放设备的电脑读取对组合物排放条件的控制程序时，能够按照某一排放组合物或其图案准确地控制各种条件，诸如孔口或基片的移动速度、组合物的排放量、孔口和基片间的距离、组合物的排放速度、排放空间的气压、温度和湿度，以及基片的加热温度。
[0247]
因此，能够在所要求的区域内以缩短的节拍时间和高处理能力准确地形成所需宽度、厚度和形状的薄膜或线路，使得高产出诸如利用薄膜或线路形成的TFT的有源元件(active element)，和利用该有源元件形成的液晶显示器(LCD)、发光器件诸如有机EL显示器、LSI等。尤其，按照本发明，在任意的区域内能够形成薄膜图案或布线图案，同时控制其宽度、厚度和形状。因此，能够高产出而且低成本地形成大面积的有源元件基片等。
[0248]
[实施方案8]
作为利用实施方案2、4和5所示模块的一种电子设备的实例，如图25A-25C所示，可完成电视机，便携书(电子图书)和移动式电话。
[0249]
图25A所示的电视机包括一个机罩2501，插入利用液晶或EL元件的显示模块2502。这种电视机能通过接收部件2505以及通过一个有线或无线连接的调制解调器2504的单程(从发送器至接收器)或双程通信系统，实现电视广播接收。这种电视机可通过插入机罩2501的开关或单独形成的遥控器2506进行操作。遥控器2506可以包括一个显示部件2507用于显示待输出信息。
[0250]
这种电视机也可以包括一个主显示屏2503以及一个用第二显示模块形成的并显示通道、容量等的子显示屏2508。在这种电视机中，通过一种宽视角的EL显示器模块可构建主显示屏2503，同时可通过一个电耗低的液晶显示屏模块构建子显示屏2508。另外，为考虑电力消耗优先，可通过一个液晶显示模块构建主显示屏2503，同时通过一个EL显示器模块构建子显示屏2508，以便是能够闪现的。
[0251]
图25B是一本便携书(电子书)，它包括主体3101、显示部件3102及3103、记录介质3104、操作开关3105、天线3106等。
[0252]
图25C是一台移动式电话，包括显示器面板3001及操作面板3002，它们是用一个连接部件3003彼此连接的。在包括显示部件3004的显示器面板3001与包括操作键3006的操作面板3002之间连接部件3003的角度θ可任意改变。此移动式电话还包括声频输出部件3005、电源开关3007、声频输入部件3008及天线3009。
[0253]
在两种情况下，按照本发明允许制造步骤简化，可以高产出低成本地制造各具大屏幕的电视机、便携书及移动式电话。
[0254]
[实施方案9]
在此实施方案中所描述的是，图1A-1F所述在接触孔形成中的掩膜图案尺寸，它取决于溶质浓度。
[0255]
首先，在加热170℃的加热板上固定一块包括玻璃基片和氟烷基硅烷(FAS)的托盘，密封并加热该托盘10分钟，从而FAS被吸收在该基片表面上。然后用乙醇洗涤该基片表面。通过微滴排放法，选择性地将用于形成掩膜图案的组合物排放在FAS上待形成接触孔的区域。随后在足以蒸发溶剂的高温度下对其施行热处理。在此实施方案中热处理是在120℃下进行10分钟。
[0256]
这里量测的是当用于形成掩膜图案的组合物中溶质浓度变化时，在FAS上所形成的掩膜图案尺寸。在此实施方案中，采用样品(a)、样品(b)、或样品(c)作为形成掩膜图案的组合物。样品(a)至样品(c)分别相当于(a)含聚酰压胺作为溶质(Toray Industries Inc.，公司的产品，DL1602)和γ-丁内酯为溶剂的溶液；(b)含聚醋酸乙烯(PVAc)作为溶质和γ-丁内酯为溶剂的溶液；和(c)含聚醋酸乙烯(PVAc)作为溶质和乙基溶纤剂(ethyl celloslve)∶丁基溶纤剂＝1∶1为溶剂的溶液。在此实施方案中，溶质浓度是通过改变稀释用于形成掩膜图案的组合物的溶剂量而变化的，并对各组合物量测尺寸5次。表1说明样品(a)的结果，表2说明样品(b)的结果，表3说明样品(c)的结果。表1-3的结果汇总示于图26中。
[0257]
表1
Figure C20051000616200541
[0258]
表2
Figure C20051000616200542
[0259]
表3
Figure C20051000616200551
[0260]
如图26所示，当形成掩膜图案的组合物被排放在其上形成FAS的基片上时，通过控制溶质的浓度，能够控制该掩膜图案的尺寸。随溶质浓度降低，图案尺寸减小。因此，当形成掩膜图案的组合物被排放在其上形成FAS的基片上时，通过控制溶质浓度的方法，能够控制该接触孔的尺寸。溶质浓度降低会使接触孔尺寸减小。
[0261]按照本发明，在半导体层、导电层或绝缘层上选择性地形成一层岛形有机薄膜，和沿此岛形有机薄膜形成一层绝缘膜。因此，能够形成接触孔及绝缘膜，而不必利用光致抗蚀剂掩模的常规曝光及显影步骤，使制造步骤彻底简化。此外，按照本发明，可提供一种半导体器件制造方法，其低成本、处理能力高及产出率高。
[0262]
本发明这种有利效果可应用于如这些实施方案所示的制造各种半导体器件诸如逆向交错TFT及顶栅极TFT的方法。此外，本发明还可应用于各种领域，诸如利用该半导体器件的有源基质基片、利用这种基片，诸如EL显示器的显示器及在LSI中的接触孔的液晶显示器、。
本申请是基于日本专利申请，序列No.2004-022039，在日本专利局20041月29日登记，其内容在此引以参考。

Claims (17)

1. 一种制造半导体器件的方法，包括：
在基片上形成一层有机薄膜；
在该有机薄膜上待形成接触孔的区域形成一种掩模图案；
利用该掩模图案作为掩模，使此有机薄膜构成一种岛形图案；
除去此掩模图案；
沿此岛形有机薄膜的周边以自校准方式形成一层绝缘膜；
通过除去此岛形有机薄膜形成一种接触孔；及
在此接触孔中形成一种导体；
其中所述岛形有机薄膜排斥所述绝缘膜。
2. 按照权利要求1的制造半导体器件的方法，其中所述有机薄膜是由硅烷偶联剂形成的。
3. 按照权利要求1的制造半导体器件的方法，其中有机薄膜是在含氟气氛下通过等离子体处理形成的。
4. 按照权利要求2的制造半导体器件的方法，
其中此硅烷偶联剂是氟烷基硅烷。
5. 按照权利要求1的制造半导体器件的方法，
其中此掩模图案是用聚乙烯醇或聚酰亚胺形成的。
6. 按照权利要求1的制造半导体器件的方法，
其中采用聚酰亚胺基树脂、丙烯酰基树脂、聚酰胺基树脂、或一种如下材料形成该绝缘膜，所述材料具有通过硅与氧键合而获得的主链结构、并含至少一种氢取代基、或除氢外还具有至少一种选自氟、烷基或芳烃取代基。
7. 按照权利要求1的制造半导体器件的方法，
其中该绝缘膜是通过窄缝涂或旋涂的方法形成的。
8. 一种制造显示器的方法，包括：
在一种薄膜晶体管上形成一层有机薄膜；
在该有机薄膜上待形成接触孔的区域形成一种掩模图案；
利用该掩模图案作为掩模，对此有机薄膜构成一种岛形图案；
除去此掩模图案；
沿此岛形有机薄膜的周边以自校准方式形成一层绝缘膜；
通过除去此岛形有机薄膜形成一种接触孔；及
在此接触孔中形成一种导体，
其中所述岛形有机薄膜排斥所述绝缘膜。
9. 按照权利要求8的制造显示器的方法，其中所述有机薄膜是由硅烷偶联剂形成的。
10. 按照权利要求8的制造显示器的方法，其中所述有机薄膜是在含氟气氛下通过等离子体处理形成的。
11. 按照权利要求8的制造显示器的方法，
其中该显示器是包括在该导体上的一层含有机化合物或无机化合物层的一种场致发光显示器。
12. 按照权利要求8的制造显示器的方法，
其中该显示器是一种包括在该导体上的一层液晶层的液晶显示器。
13. 按照权利要求9的制造显示器的方法，
其中该硅烷偶联剂是氟烷基硅烷。
14. 按照权利要求8的制造显示器的方法，
其中该掩模图案是用聚乙烯醇或聚酰亚胺形成的。
15. 按照权利要求8制造显示器的方法，
其中形成该绝缘膜的是聚酰亚胺基树脂、丙烯酰基树脂、聚酰胺基树脂、或一种具有通过硅与氧键合而获得的主链结构的、并含至少一种氢取代基、或除氢外还具有至少一种选自氟、烷基、或芳烃取代基的材料。
16. 按照权利要求8的制造显示器的方法，
其中该绝缘膜是通过窄缝涂或旋涂的方法形成的。
17. 按照权利要求8的制造显示器的方法，
其中该显示器是被用于选自电视机、便携书及移动式电话的一种电子设备的。
CNB2005100061627A 2004-01-29 2005-01-31 一种制造半导体器件的方法和制造显示器的方法 Expired - Fee Related CN100416764C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP22039/2004 2004-01-29
JP22039/04 2004-01-29
JP2004022039 2004-01-29

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2008101333459A Division CN101345197B (zh) 2004-01-29 2005-01-31 接触孔、半导体器件、液晶显示器及el显示器的制法

Publications (2)

Publication Number Publication Date
CN1649096A CN1649096A (zh) 2005-08-03
CN100416764C true CN100416764C (zh) 2008-09-03

Family

ID=34805643

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2008101333459A Expired - Fee Related CN101345197B (zh) 2004-01-29 2005-01-31 接触孔、半导体器件、液晶显示器及el显示器的制法
CNB2005100061627A Expired - Fee Related CN100416764C (zh) 2004-01-29 2005-01-31 一种制造半导体器件的方法和制造显示器的方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2008101333459A Expired - Fee Related CN101345197B (zh) 2004-01-29 2005-01-31 接触孔、半导体器件、液晶显示器及el显示器的制法

Country Status (3)

Country Link
US (3) US20050170643A1 (zh)
KR (1) KR101123749B1 (zh)
CN (2) CN101345197B (zh)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100568457C (zh) * 2003-10-02 2009-12-09 株式会社半导体能源研究所 半导体装置的制造方法
US20050170643A1 (en) 2004-01-29 2005-08-04 Semiconductor Energy Laboratory Co., Ltd. Forming method of contact hole, and manufacturing method of semiconductor device, liquid crystal display device and EL display device
DE102004010094B3 (de) * 2004-02-27 2005-12-22 Infineon Technologies Ag Halbleiterbauelement mit mindestens einer organischen Halbleiterschicht und Verfahren zu dessen Herstellung
JP2006019672A (ja) * 2004-06-02 2006-01-19 Seiko Epson Corp トランジスタの製造方法、電気光学装置の製造方法、および電子デバイスの製造方法
TWI326790B (en) * 2005-02-16 2010-07-01 Au Optronics Corp Method of fabricating a thin film transistor of a thin film transistor liquid crystal display and method of fabricating a transistor liquid crystal display
US7282735B2 (en) * 2005-03-31 2007-10-16 Xerox Corporation TFT having a fluorocarbon-containing layer
US7820495B2 (en) * 2005-06-30 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR100646937B1 (ko) * 2005-08-22 2006-11-23 삼성에스디아이 주식회사 다결정 실리콘 박막트랜지스터 및 그 제조방법
JP4939045B2 (ja) * 2005-11-30 2012-05-23 セイコーエプソン株式会社 発光装置および電子機器
JP4661557B2 (ja) 2005-11-30 2011-03-30 セイコーエプソン株式会社 発光装置および電子機器
KR100671824B1 (ko) * 2005-12-14 2007-01-19 진 장 역 스태거드 박막 트랜지스터 제조 방법
US7612496B2 (en) * 2005-12-19 2009-11-03 Eastman Kodak Company OLED device having improved power distribution
US7432737B2 (en) * 2005-12-28 2008-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
KR100833489B1 (ko) * 2006-02-21 2008-05-29 한국전자통신연구원 실리콘 나노 점을 이용한 반도체 발광 소자 및 그 제조방법
US7736936B2 (en) * 2006-08-29 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Method of forming display device that includes removing mask to form opening in insulating film
US8937013B2 (en) * 2006-10-17 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor
JP4420032B2 (ja) * 2007-01-31 2010-02-24 ソニー株式会社 薄膜半導体装置の製造方法
JP2008192911A (ja) * 2007-02-06 2008-08-21 Toshiba Corp 電子デバイスおよびその製造方法
US7858513B2 (en) * 2007-06-18 2010-12-28 Organicid, Inc. Fabrication of self-aligned via holes in polymer thin films
US8017422B2 (en) 2007-06-19 2011-09-13 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, method for manufacturing light emitting device, and light emitting device
GB0717055D0 (en) * 2007-09-01 2007-10-17 Eastman Kodak Co An electronic device
KR20090035869A (ko) * 2007-10-08 2009-04-13 삼성전자주식회사 유기 반도체 소자
JP2009134274A (ja) * 2007-10-30 2009-06-18 Semiconductor Energy Lab Co Ltd 液晶表示装置の作製方法
US7910929B2 (en) * 2007-12-18 2011-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101392162B1 (ko) * 2008-02-15 2014-05-08 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR101441542B1 (ko) * 2008-03-26 2014-09-18 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이를 포함하는 표시 장치 및 박막트랜지스터 기판의 제조 방법
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
KR101182403B1 (ko) * 2008-12-22 2012-09-13 한국전자통신연구원 투명 트랜지스터 및 그의 제조 방법
EP2256814B1 (en) * 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
TWI559501B (zh) 2009-08-07 2016-11-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
US8712571B2 (en) * 2009-08-07 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for wireless transmission of diagnostic information
US8633491B2 (en) * 2009-08-20 2014-01-21 Panasonic Liquid Crystal Display Co., Ltd. Display device and manufacturing method thereof
US8211782B2 (en) 2009-10-23 2012-07-03 Palo Alto Research Center Incorporated Printed material constrained by well structures
KR20110083011A (ko) * 2010-01-13 2011-07-20 삼성코닝정밀소재 주식회사 염료감응형 태양전지용 전극기판과 이를 구비하는 염료감응형 태양전지
US8048810B2 (en) * 2010-01-29 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for metal gate N/P patterning
US20110227467A1 (en) * 2010-03-18 2011-09-22 Foot Traffic Media Group, LLC Media island
JP5852855B2 (ja) 2010-11-24 2016-02-03 株式会社半導体エネルギー研究所 発光素子、発光装置、照明装置、及び電子機器
US9202822B2 (en) * 2010-12-17 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5171990B2 (ja) * 2011-05-13 2013-03-27 株式会社神戸製鋼所 Ｃｕ合金膜および表示装置
CN103094276B (zh) * 2011-10-27 2016-03-02 元太科技工业股份有限公司 薄膜晶体管基板及其制造方法
CN103503125A (zh) * 2012-01-20 2014-01-08 松下电器产业株式会社 薄膜晶体管
CN102629590B (zh) 2012-02-23 2014-10-22 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制作方法
WO2014120118A1 (en) 2013-01-29 2014-08-07 Hewlett-Packard Development Company, L.P. Interconnects through dielectric vias
CN104238167A (zh) 2013-06-24 2014-12-24 瀚宇彩晶股份有限公司 触控液晶面板与其制造方法
CN103474581B (zh) * 2013-09-23 2016-05-11 京东方科技集团股份有限公司 电致发光装置及其制备方法
KR102205030B1 (ko) * 2013-12-17 2021-01-20 삼성디스플레이 주식회사 표시장치
US10192898B2 (en) * 2016-04-08 2019-01-29 Innolux Corporation Display device including hybrid types of transistors
JP2017191183A (ja) * 2016-04-12 2017-10-19 株式会社ジャパンディスプレイ 表示装置及びその製造方法
CN106229298B (zh) * 2016-08-17 2018-12-11 武汉华星光电技术有限公司 一种阵列基板及其制作方法
CN107946367B (zh) * 2017-11-20 2021-04-27 京东方科技集团股份有限公司 一种薄膜晶体管的制作方法及薄膜晶体管
CN108594501B (zh) * 2018-02-26 2021-04-27 京东方科技集团股份有限公司 一种液晶显示面板及其制作方法
KR102480348B1 (ko) * 2018-03-15 2022-12-23 삼성전자주식회사 실리콘게르마늄 식각 전의 전처리 조성물 및 이를 이용한 반도체 장치의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197703A (ja) * 1997-09-20 1999-04-09 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US5897345A (en) * 1994-05-31 1999-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for fabricating the same
CN1216397A (zh) * 1997-10-31 1999-05-12 日本电气株式会社 一种用于生产具有双重波纹结构的半导体器件的方法

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5247375A (en) * 1990-03-09 1993-09-21 Hitachi, Ltd. Display device, manufacturing method thereof and display panel
JP3098345B2 (ja) * 1992-12-28 2000-10-16 富士通株式会社 薄膜トランジスタマトリクス装置及びその製造方法
JP3305425B2 (ja) 1993-06-24 2002-07-22 株式会社アイ・エヌ・アール研究所 プラズマ加工方法
US5610414A (en) * 1993-07-28 1997-03-11 Sharp Kabushiki Kaisha Semiconductor device
US5908721A (en) * 1996-02-09 1999-06-01 Sharp Kabushiki Kaisha Using light-shading colored ink capable of changing from hydrophilic to hydrophobic
JPH09320363A (ja) 1996-06-03 1997-12-12 Canon Inc 透明導電回路形成装置
US6175871B1 (en) * 1997-10-01 2001-01-16 3Com Corporation Method and apparatus for real time communication over packet networks
US6429400B1 (en) * 1997-12-03 2002-08-06 Matsushita Electric Works Ltd. Plasma processing apparatus and method
JP4087949B2 (ja) 1998-05-20 2008-05-21 セイコーエプソン株式会社 電気光学装置の製造方法及び電気光学装置
JPH11340129A (ja) 1998-05-28 1999-12-10 Seiko Epson Corp パターン製造方法およびパターン製造装置
JP2000035511A (ja) 1998-07-16 2000-02-02 Asahi Glass Co Ltd カラーフィルタの製造方法及びそれを用いた液晶表示素子
JP3988064B2 (ja) 1998-07-22 2007-10-10 株式会社ノーリツ 給湯装置
JP2000068233A (ja) 1998-08-24 2000-03-03 Casio Comput Co Ltd 薄膜の形成方法
JP2000089213A (ja) 1998-09-11 2000-03-31 Canon Inc 液晶素子及びその製造方法
CA2375365A1 (en) 1999-05-27 2001-02-15 Patterning Technologies Limited Method of forming a masking pattern on a surface
WO2001006343A1 (en) * 1999-07-16 2001-01-25 Advanced Testing Technologies, Inc. Method and device for spectrally pure, programmable signal generation
JP4327951B2 (ja) 1999-08-26 2009-09-09 大日本印刷株式会社 微細パターン形成装置とその製造方法および微細パターン形成装置を用いた微細パターンの形成方法
JP2001093871A (ja) 1999-09-24 2001-04-06 Tadahiro Omi プラズマ加工装置、製造工程およびそのデバイス
EP1243035B1 (en) 1999-12-21 2016-03-02 Flexenable Limited Forming interconnects
CN100375310C (zh) * 1999-12-21 2008-03-12 造型逻辑有限公司 喷墨制作的集成电路
EP1243034A1 (en) * 1999-12-21 2002-09-25 Plastic Logic Limited Solution processed devices
CA2395004C (en) * 1999-12-21 2014-01-28 Plastic Logic Limited Solution processing
JP3926076B2 (ja) 1999-12-24 2007-06-06 日本電気株式会社 薄膜パターン形成方法
US6533852B2 (en) 2000-01-31 2003-03-18 Canon Kabushiki Kaisha Recording ink, method for ink jet recording, method for producing color filter, color filter, method for producing liquid crystal display panel, liquid crystal display panel, and yellow ink
AU2001257121A1 (en) * 2000-04-21 2001-11-07 Science & Technology Corporation @ Unm Prototyping of patterned functional nanostructures
US6677243B2 (en) * 2000-06-02 2004-01-13 Canon Kabushiki Kaisha Method of manufacturing optical element
JP2002237480A (ja) 2000-07-28 2002-08-23 Sekisui Chem Co Ltd 放電プラズマ処理方法
JP2002237463A (ja) 2000-07-28 2002-08-23 Sekisui Chem Co Ltd 半導体素子の製造方法及び装置
JP4993826B2 (ja) 2000-08-14 2012-08-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2002066391A (ja) 2000-08-31 2002-03-05 Dainippon Screen Mfg Co Ltd 塗布方法および塗布装置
JP2002215065A (ja) * 2000-11-02 2002-07-31 Seiko Epson Corp 有機エレクトロルミネッセンス装置及びその製造方法、並びに電子機器
JP2002151478A (ja) 2000-11-14 2002-05-24 Sekisui Chem Co Ltd ドライエッチング方法及びその装置
CN1317423C (zh) 2000-11-14 2007-05-23 积水化学工业株式会社 常压等离子体处理方法及其装置
US6939665B2 (en) * 2000-12-28 2005-09-06 Seiko Epson Corporation System and methods for manufacturing a molecular film pattern
SG116443A1 (en) * 2001-03-27 2005-11-28 Semiconductor Energy Lab Wiring and method of manufacturing the same, and wiring board and method of manufacturing the same.
JP2002289864A (ja) 2001-03-27 2002-10-04 Toshiba Corp 薄膜トランジスタおよびその製造方法
JP4338934B2 (ja) 2001-03-27 2009-10-07 株式会社半導体エネルギー研究所 配線の作製方法
JP2002359347A (ja) 2001-03-28 2002-12-13 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP3774638B2 (ja) 2001-04-24 2006-05-17 ハリマ化成株式会社 インクジェット印刷法を利用する回路パターンの形成方法
JP2003080694A (ja) 2001-06-26 2003-03-19 Seiko Epson Corp 膜パターンの形成方法、膜パターン形成装置、導電膜配線、電気光学装置、電子機器、並びに非接触型カード媒体
JP3726040B2 (ja) 2001-06-28 2005-12-14 株式会社神戸製鋼所 プラズマ処理装置およびプラズマ処理方法
AU2002360361A1 (en) * 2001-11-09 2003-06-10 Biomicroarrays, Inc. High surface area substrates for microarrays and methods to make same
JP2003197531A (ja) 2001-12-21 2003-07-11 Seiko Epson Corp パターニング装置、パターニング方法、電子素子の製造方法、回路基板の製造方法、電子装置の製造方法、電気光学装置とその製造方法、及び電子機器
US7056416B2 (en) * 2002-02-15 2006-06-06 Matsushita Electric Industrial Co., Ltd. Atmospheric pressure plasma processing method and apparatus
JP4546032B2 (ja) 2002-03-19 2010-09-15 パナソニック株式会社 プラズマ処理装置及び方法
JP3966059B2 (ja) 2002-04-19 2007-08-29 セイコーエプソン株式会社 製膜方法と液滴吐出ヘッド、液滴吐出装置及びデバイスの製造方法、デバイス並びに電子機器
KR101069333B1 (ko) 2003-02-05 2011-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치의 제조방법
WO2004070819A1 (ja) 2003-02-05 2004-08-19 Semiconductor Energy Laboratory Co., Ltd. 表示装置の製造方法
WO2004070810A1 (ja) 2003-02-05 2004-08-19 Semiconductor Energy Laboratory Co., Ltd. 表示装置の製造方法
KR20080106361A (ko) 2003-02-05 2008-12-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 레지스트 패턴의 형성방법 및 반도체장치의 제조방법
KR101186919B1 (ko) 2003-02-06 2012-10-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치의 제조 방법
CN100392828C (zh) 2003-02-06 2008-06-04 株式会社半导体能源研究所 显示装置的制造方法
KR101193015B1 (ko) 2003-02-06 2012-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 플라즈마 장치
WO2004070811A1 (ja) 2003-02-06 2004-08-19 Semiconductor Energy Laboratory Co., Ltd. 半導体製造装置
CN100467141C (zh) * 2003-04-25 2009-03-11 株式会社半导体能源研究所 图形的制作方法和液滴排出装置
JP2005012179A (ja) * 2003-05-16 2005-01-13 Seiko Epson Corp 薄膜パターン形成方法、デバイスとその製造方法及び電気光学装置並びに電子機器、アクティブマトリクス基板の製造方法
JP2005019955A (ja) * 2003-05-30 2005-01-20 Seiko Epson Corp 薄膜パターンの形成方法及びデバイスの製造方法、電気光学装置及び電子機器
KR100956939B1 (ko) * 2003-06-19 2010-05-11 엘지디스플레이 주식회사 액정표시패널 및 그 제조방법
US7601386B2 (en) * 2003-07-11 2009-10-13 Seiko Epson Corporation Process for forming a film, process for manufacturing a device, electro-optical device and electronic equipment
CN1842745B (zh) 2003-08-28 2013-03-27 株式会社半导体能源研究所 薄膜晶体管、薄膜晶体管的制造方法、以及显示器件的制造方法
US7102155B2 (en) * 2003-09-04 2006-09-05 Hitachi, Ltd. Electrode substrate, thin film transistor, display device and their production
CN100568457C (zh) * 2003-10-02 2009-12-09 株式会社半导体能源研究所 半导体装置的制造方法
US8053171B2 (en) * 2004-01-16 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Substrate having film pattern and manufacturing method of the same, manufacturing method of semiconductor device, liquid crystal television, and EL television
US20050170643A1 (en) 2004-01-29 2005-08-04 Semiconductor Energy Laboratory Co., Ltd. Forming method of contact hole, and manufacturing method of semiconductor device, liquid crystal display device and EL display device
US7655566B2 (en) * 2005-07-27 2010-02-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7821587B2 (en) * 2005-12-01 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of display device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5897345A (en) * 1994-05-31 1999-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for fabricating the same
JPH1197703A (ja) * 1997-09-20 1999-04-09 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
CN1216397A (zh) * 1997-10-31 1999-05-12 日本电气株式会社 一种用于生产具有双重波纹结构的半导体器件的方法

Also Published As

Publication number Publication date
CN101345197B (zh) 2010-06-09
KR101123749B1 (ko) 2012-03-15
KR20050077750A (ko) 2005-08-03
US20050170565A1 (en) 2005-08-04
US7510905B2 (en) 2009-03-31
CN101345197A (zh) 2009-01-14
US7655499B2 (en) 2010-02-02
US20050170643A1 (en) 2005-08-04
CN1649096A (zh) 2005-08-03
US20090148971A1 (en) 2009-06-11

Similar Documents

Publication Publication Date Title
CN100416764C (zh) 一种制造半导体器件的方法和制造显示器的方法
CN100474621C (zh) 半导体器件及其制造方法
US7868957B2 (en) Thin film transistor, display device and liquid crystal display device and method for manufacturing the same
JP4667051B2 (ja) 半導体装置の作製方法
US8518728B2 (en) Semiconductor element, method for manufacturing the same, liquid crystal display device, and method for manufacturing the same
US8022405B2 (en) Light-emitting device
KR101315791B1 (ko) 반도체 장치
CN1890698B (zh) 显示器件及其制造方法和电视装置
US7598129B2 (en) Light-emitting device and method for manufacturing the same
KR101065600B1 (ko) 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 표시 장치의 제조 방법
JP2006245138A (ja) 半導体素子の製造方法、電気光学装置、および電子機器
JP2005210083A (ja) 薄膜トランジスタ、並びに表示装置、液晶表示装置及びそれらの作製方法
JP4522904B2 (ja) 半導体装置の作製方法
CN100592478C (zh) 薄膜晶体管、显示器件和液晶显示器件、及其制造方法
JP4712332B2 (ja) 薄膜トランジスタの作製方法
JP2005203638A (ja) 半導体膜、半導体膜の成膜方法、半導体装置およびその作製方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080903

Termination date: 20180131