KR101123749B1 - 콘택홀의 형성방법, 반도체장치의 제조방법,액정표시장치의 제조방법 및 전계발광 표시장치의 제조방법 - Google Patents

콘택홀의 형성방법, 반도체장치의 제조방법,액정표시장치의 제조방법 및 전계발광 표시장치의 제조방법 Download PDF

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Abstract

종래의 반도체장치의 제조 공정에 있어서 콘택홀을 형성할 때, 콘택홀이 형성되는 부분 이외의 막 위에 레지스트를 도포 형성하려고 하면, 거의 기판 전체면에 레지스트를 형성하게 되기 때문에, 스루풋이 대폭 저하한다. 본 발명에 관련된 콘택홀의 형성방법, 및 반도체장치, EL표시장치 및 액정표시장치의 제조방법은, 반도체층, 도전층 또는 절연층의 위쪽에 섬 형상의 유기막을 선택적으로 형성하고, 상기 섬 형상의 유기막 주위에 절연막을 형성하여 콘택홀을 설치하기 때문에, 종래와 같은 레지스트에 의한 패터닝이 불필요해지고, 스루풋의 향상 및 비용의 삭감을 꾀할 수 있다.
반도체장치, 콘택홀, EL 표시장치, 액정표시장치, 유기막

Description

콘택홀의 형성방법, 반도체장치의 제조방법, 액정표시장치의 제조방법 및 전계발광 표시장치의 제조방법{FORMING METHOD OF CONTACT HOLE, AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE, LIQUID CRYSTAL DISPLAY DEVICE AND EL DISPLAY DEVICE}
도 1은 본 발명에 따른 콘택홀의 형성 공정도,
도 2는 본 발명에 따른 반도체장치의 제조 공정도(채널 보호형 TFT),
도 3은 본 발명에 따른 반도체장치의 제조 공정도(채널 보호형 TFT),
도 4는 본 발명에 따른 반도체장치의 제조 공정도(채널 에치형 TFT),
도 5는 본 발명에 따른 반도체장치의 제조 공정도(채널 에치형 TFT),
도 6은 본 발명에 따른 반도체장치의 제조 공정도(톱 게이트 TFT),
도 7은 본 발명에 따른 반도체장치의 제조 공정도(톱 게이트형 TFT),
도 8은 하지막 전처리의 설명도,
도 9는 본 발명에 따른 EL 표시장치의 화소 평면도(a)와 그 회로도(b)(순 스태거형),
도 10은 본 발명에 따른 EL 표시장치의 화소 평면도(a)와, 그 회로도(b)(역 스태거형),
도 11은 본 발명에 따른 EL 표시장치의 제조 공정도,
도 12는 톱 이미션형, 보텀 이미션형, 듀얼 이미션형 발광장치의 설명도,
도 13은 본 발명을 사용한 EL TV 세트의 주요한 구성을 나타낸 블록도,
도 14는 본 발명에 따른 액정표시장치의 화소 평면도,
도 15는 본 발명에 따른 액정표시장치의 제조 공정도,
도 16은 액적토출 시스템의 설명도,
도 17은 본 발명을 사용한 액정 TV 세트의 주요한 구성을 나타낸 블록도,
도 18은 EL 표시 패널 또는 LCD패널을 모듈화한 상태를 설명하는 도면,
도 19는 본 발명을 이용한 표시용 패널을 모듈화한 상태의 설명도,
도 20은 본 발명을 사용한 액정표시 패널에 있어서 주사선측 구동회로를 TFT로 형성하는 경우의 회로구성을 설명하는 도면(펄스출력회로),
도 21은 본 발명을 사용한 액정표시 패널에 있어서 주사선측 구동회로를 TFT로 형성하는 경우의 회로구성을 설명하는 도면(버퍼회로),
도 22는 실란커플링제로 개질된 유리의 표면구조를 설명하는 도면,
도 23은 도전 입자의 구조의 설명도,
도 24는 액적토출 시스템의 설명도,
도 25는 본 발명을 이용하여 제조된 전자기기의 일례를 도시한 도면,
도 26은 용질의 농도에 따라 마스크 패턴의 크기를 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
10 : 기판 11 : 도전막
12 : 유기막 13 : 섬 형상 유기막
15 : 절연막 16 : 콘택홀
17 : 도전체
본 발명은, 잉크젯인쇄법으로 대표되는 액적토출법을 사용한 반도체장치의 제조방법, 액정표시장치의 제조방법 및 EL표시장치의 제조방법에 관한 것이다. 특히 본 발명은, 반도체장치에 설치되는 콘택홀을 형성하는 방법에 관한 것이다.
반도체장치 또는 액정표시장치, EL표시장치의 제조에 있어서, 설비의 저비용화, 공정의 간략화를 목적으로서, 반도체장치에 사용되는 박막이나 배선의 패턴형성에, 액적토출장치를 사용하는 것이 검토되고 있다.
그 경우에, 반도체장치에서의 콘택홀을 형성하는데 있어서는, 레지스트를 기판 전체면에 도포형성하여 프리베이크를 행한 후, 마스크를 통해서 UV선 등을 조사하고, 현상에 의해 레지스트 패턴을 형성한다고 하는 포토리소그래피 공정을 경과한 후, 해당 레지스트 패턴을 마스크로 하여서 콘택홀이 되어야 할 부분에 존재하는 절연막, 반도체막, 금속막 등을 식각 제거하여, 콘택홀을 형성하는 방법이 사용되었다.
유리 기판 또는 표시 패널의 사이즈가 작은 경우에는, 노광장치에 의해 비교적 간편하게 패터닝 처리를 행하는 것이 가능했지만, 기판 사이즈가 대형화함에 따 라, 1회의 노광 처리로 표시 패널의 전체면을 동시에 처리하는 것이 불가능해졌다. 그 결과, 포토레지스트가 도포된 영역을 복수로 분할하고, 소정의 블록영역마다 노광처리를 행하고, 순차적으로 그것을 반복해서 기판 전체면을 노광하는 방법 등이 개발되어 왔다(예를 들면, 특허문헌1 참조.).
[특허문헌 1] 일본특개평 11-326951호 공보.
그러나, 종래의 반도체장치의 제조공정에서 콘택홀을 형성할 때, 콘택홀이 형성되는 부분 이외의 막 위에 레지스트를 도포형성하려고 하면, 거의 기판 전체면에 레지스트를 형성하게 되기 때문에, 스루풋이 대폭 저하한다. 또한, 스루풋을 개선했다고 하여도, 레지스트의 도포량 및 하지막의 표면상태의 제어가 불충분하다면, 콘택홀 부분에도 레지스트가 넓어져 버려, 콘택 불량이 발생해버릴 가능성이 있다.
본 발명은, 이러한 문제점을 감안하여 이루어진 것으로, 간단한 공정으로 양호한 콘택홀 및 그 주변에 설치되는 층간막, 평탄화막, 게이트 절연막 등의 절연막을 형성하는 방법을 제공한다. 또한, 본 발명은, 저비용으로, 스루풋이나 수율이 높은 반도체장치의 제조방법을 제공한다.
(1) 본 발명에 따른 콘택홀의 형성방법은, 반도체층, 도전층 또는 절연층의 위쪽에 유기막을 형성하고, 상기 유기막상이고, 콘택홀을 형성해야 할 부분에 마스크 패턴을 형성하고, 상기 마스크 패턴을 마스크로서, 상기 유기막을 섬 형상으로 패턴형성한 후에, 상기 마스크 패턴을 제거하고, 상기 섬 형상 유기막의 주위에 절연막을 형성한 후에, 상기 섬 형상 유기막을 제거하는 것을 특징으로 한다.
여기서, 유기막이란, 후에 형성되는 절연막에 대하여 발액성(발수성)을 갖는 유기재료를 주성분으로 하는 막을 말한다. 따라서, 해당 유기막을, 콘택홀을 형성하고 싶은 부분에 선택적으로, 예를 들면 섬 형상으로 패턴형성하고, 그 후 절연막을 도포법 등에 의해 형성하면, 해당 섬 형상 유기막이 존재하는 부분에서는 절연막을 구성하는 절연재료는 반발하여서, 해당 섬 형상 유기막의 주위에만, 절연막이 형성되게 되어, 결과적으로, 해당 절연막이 형성되지 않는 영역(해당 섬 형상 유기막이 존재하는 부분의 위쪽)에, 콘택홀이 자기 정합적으로 형성되게 된다(도 1a-도 1f 참조).
여기서, 유기막으로서는, 예를 들면 TFT(박막트랜지스터)에 사용되는 층간절연막이나 평탄화막으로서, 폴리이미드계 수지, 아크릴계 수지, 폴리아미드계 수지나 실록산계 수지(실리콘과 산소와의 결합으로 골격구조가 구성되고, 치환기에 적어도 수소를 함유하는 재료, 또는 치환기에 불소, 알킬기, 또는 방향족탄화수소 중 적어도 일종을 갖는 재료) 등의 유기재료를 사용할 수 있지만, 이것들의 유기재료에 대하여 발액성을 갖는 것으로서, 대표적으로 실란커플링제가 있다. 실란커플링제는, Rn-Si-X4-n(n=1, 2, 3)으로 나타낸 실리콘화합물이며, R은 알킬기 등의 비교적 불활성인 기, 또는 비닐기, 아미노기 혹은 에폭시기 등의 반응성기를 함유하는 물질이다. 또한, X는 할로겐, 메톡시기, 에톡시기 또는 아세톡시기 등 기질표면의 수산기 혹은 흡착수와의 축합에 의해 결합가능한 가수분해기로 이루어진다. 또한 불소계의 실란커플링제로서, 대표적으로 플루오로알킬실란(FAS)을 들 수 있다.
또한, 상기 유기막은, CF4, CHF3등의 불소를 함유하는 분위기하에서의 플라즈마처리에 의해 형성해도 된다. 이것에 의해, 불소를 함유하는 유기막을 형성할 수 있다. 유기막의 막두께는, 처리 조건 및 처리 시간에 의해 제어할 수 있다. 또한 플라즈마처리에 의해 형성된 유기막은, O2분위기하에서의 플라즈마처리(애싱(ashing))에 의해 제거하는 것이 가능하다.
이때, 유기막과 절연막의 조합은 상기에 한정되는 것이 아니라, 유기막이 절연막에 대하여 발액성을 가지고 있는 것이면 적절하게 채용할 수 있다. 또한, 절연막은, 층간절연막이나 평탄화막에 한정되는 것이 아니라, TFT 등의 반도체장치(반도체 디바이스)에서의 게이트 절연막이나, EL표시장치에서는, 유기 화합물 또는 무기화합물로 이루어진 발광층, 전자주입층, 전자수송층, 정공주입층, 정공수송층 등 (이하, 이것들을 총칭해서 「발광층 등」이라고 부르는 것이 있다.)의 주위에 형성되는 절연막(뱅크라고도 한다.)등의 모든 절연막을 가리킨다.
또한, 유기막의 패턴형성방법으로서는, 우선, 유기막을 스핀 코트, 슬릿 코터, 딥(dip), 스프레이 도포, 액적토출법(잉크젯 인쇄, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프(doctor knife), 롤 코터, 카텐(curtain) 코터, 나이프 코터 등의 도포법에 의해 전체면에 형성한 후, 콘택홀을 형성해야 할 부분에 마스크 패턴을 형성하고, 해당 마스크 패턴을 마스크로서, 해당 유기막을 제거한다. 이에 따라 선택적으로, 예를 들면 섬 형상으로 유기막을 형성할 수 있다. 해당 유기막을 제거하는 방법으로서는, 그 유기막을 구성하는 재료에 따라서도 다르지만, O2 애싱이나 대기압 플라즈마 등에 의해 행하면 된다. 물론, 플라즈마 식각이나 습식식각, 애싱 등을 채용해도 된다.
이때, 이하, 유기막이라고 하는 경우에는, 상기 도포법에 의해 형성된 유기막 및 플라즈마처리에 의해 형성된 유기막 중 어느 하나의 막도 함유하는 것으로 한다.
이때, 상기 식각에는, 약액을 사용한 습식식각, 활성 래디컬이나 반응성 가스의 플라즈마를 사용한 건식 또는 플라즈마 식각 등이 있지만, 이후, 간단히 식각이라 하는 경우에는, 이것들을 함유하는 모든 식각방법을 가리키는 것으로 한다. 또한, 습식식각에 사용하는 약액으로서는, 대표적으로는, 불산(HF), 질산, 아세트산, 열 인산이나, 이것들의 혼합액, 또는 이것들을 물이나 플루오르화 암모늄으로 희석한 혼합액을 사용할 수 있지만, 물론 이것들에 한정되는 것이 아니다. 또한 건식식각에 사용할 수 있는 가스로서는, 대표적으로는, Cl2, BCl3, SiCl4 혹은 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6, NF3, CHF3 등을 대표로 하는 불소계 가스, O2이나 이것들의 혼합 가스, 또는 이들의 가스에 He, Ar등의 희가스를 혼합시킨 가스를 사용할 수 있지만, 물론 본 발명은 이것들에 한정되는 것이 아니다.
여기서, 마스크 패턴으로서는, PVA(폴리비닐알코올) 등의 수용성수지나, 폴 리이미드, 아크릴, 폴리아미드, 레지스트 또는 벤조시클로부텐 등의 감광성 또는 비감광성의 유기재료나, 실록산 등의 유기수지를 사용할 수 있다. 이것들의 재료는, 액적토출법에 의해 콘택홀을 형성해야 할 부분에 선택적으로 형성하는 것이 바람직하지만, 종래의 노광 및 현상공정을 경과해서 패터닝 형성해도 된다. 마스크 패턴을 형성하고, 유기막을 패턴형성한 후는, 이것들의 재료를 제거한다.
특히, PVA를 사용했을 경우에는, H2O에 의해 간단하게 제거할 수 있고, 또 폴리이미드나 아크릴을 사용했을 경우에는, 2-아미노 에탄올, 글리콜에테르를 주성분으로 하는 "Nagase 레지스트 스트립 N-300" 박리액(Nagase ChemteX Co.,Ltd.,의 제품, 이하, 간단히 "N300박리액"이라고 한다.)이나, o-디클로로벤젠, 페놀, 알킬벤젠 술폰산을 주성분으로 하는 "박리액 710"(Tokyo Ohka Kogyo Co.,Ltd.,의 제품, 이하, 간단히 "710박리액"이라고 한다.)등의 박리액에 의해 간단하게 제거할 수 있다. 물론, 애싱이나 식각에 의해 제거해도 된다. 또한, 종래처럼, 마스크 패턴을 패터닝 형성하는 경우에도, 이것들의 제거방법을 채용할 수 있다.
이때, 마스크 패턴은, 반드시 제거할 필요는 없고, 마스크 패턴의 재료가, 후에 형성하는 절연막에 대하여 발액성을 갖고 있는 경우는, 그대로 잔존시켜 두어도 된다. 이 경우에는, 콘택홀 형성 후, 마스크 패턴과 유기막을, 동시 또는 단계적으로 제거하면 된다.
이때, 유기막의 패턴은, 액적토출법 등에 의해 직접 선택적으로 형성하는 것도 가능하다.
또한, 콘택홀의 대표적인 것으로서는, 예를 들면 TFT 등의 반도체 디바이스 에서는, 불순물영역인 소스 및 드레인영역과, 소스 및 드레인 배선(2nd배선이라고도 불린다.)을 접속할 때에 설치되는 콘택홀이 있지만, 당연 이것에 한정되는 것이 아니라, TFT 등의 반도체장치(LCD나 EL 디스플레이 등의 표시장치에 사용되는 TFT 등의 반도체 디바이스뿐만 아니라, LSI, 메모리, 논리회로 등의 집적회로(IC)에 사용되는 트랜지스터도 포함한다.)나, TFT 등으로 구동되는 액정표시장치, EL표시장치등의 제조 중에, 콘택홀을 형성할 필요가 있는 모든 경우에, 적절히 본 발명을 실시할 수 있다. 예를 들면, EL표시장치에서의 발광층 등의 유기 또는 무기화합물로 이루어진 층은, 전술한 격벽의 사이에 형성되는 것이지만(도 11e 참조), 발광층 등이 형성되는 부분에 유기막을 선택적으로 형성해 두고, 그 후에 격벽이 되는 절연재료를 전체면에 도포형성하면, 원하는 위치에 격벽을 형성할 수 있다.
(2) 본 발명에 따른 반도체장치의 제조방법은, 기판의 위쪽에 게이트 전극을 형성하고, 상기 게이트 전극에 접하고, 또한 게이트 절연막을 거쳐서 반도체층을 형성하고, 상기 반도체층의 위쪽에 유기막을 형성하고, 상기 유기막상이고, 콘택홀을 형성해야 할 부분에 마스크 패턴을 형성하고, 상기 마스크 패턴을 마스크로서, 상기 유기막을 섬 형상으로 패턴형성한 후에, 상기 마스크 패턴을 제거하고, 상기 섬 형상 유기막의 주위에 절연막을 형성한 후에, 상기 섬 형상 유기막을 제거하여콘택홀을 형성하고, 상기 콘택홀에 도전체를 형성하는 것을 특징으로 한다.
여기서, 반도체장치란, 주로 전계 효과형 트랜지스터(Field Effect Transistor:FET)(유니폴라형 트랜지스터라고도 함.)를 가리킨다. FET는, 게이트 전극부의 구조의 차이점에 의해, 절연 게이트형 전계 효과형 트랜지스터(Insulated Gate FET:IGFET), 게이트 전극을 금속으로 한 MISFET(Metal Insulator Semiconductor FET), 절연막으로서 산화실리콘막을 사용한 MOSFET(Metal Oxide Semiconductor FET), 유리, 세라믹 등의 절연체 위에 비정질 실리콘(a-Si)이나 다결정 실리콘(p-Si) 등의 반도체박막을 형성하고, 그 막내에 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 형성한 박막트랜지스터(Thin Film Transistor:TFT)등으로 분류된다. 이것들의 트랜지스터에는, 각각, n채널형 트랜지스터와, p형 트랜지스터가 있고, 양자를 이용하여 형성한 회로(예를 들면, 인버터 회로)를 특히 CMOS(Complementary MOS)회로라고 부른다.
또한, 반도체장치에는, 반도체재료를 사용한 상기 트랜지스터를 포함하는 액정 패널, EL패널 등도 포함된다.
또한, 트랜지스터의 구조에는, 소스, 드레인, 채널영역이 일층의 반도체층으로 이루어진 코플라나(coplanar)형과, 다른 층으로 이루어진 스태거형이 있고, 각각에 대해서, 톱 게이트형과 보텀 게이트형이 있다. 따라서, 상기 게이트 전극에 접하고, 게이트 절연막을 거쳐서 반도체층을 형성한다고 한 경우, 톱 게이트형 트랜지스터의 경우, 반도체층, 게이트 절연막, 게이트 전극의 순으로 적층되고, 보텀 게이트형 트랜지스터인 경우, 게이트 전극, 게이트 절연막, 반도체층의 순으로 적층됨으로써, 트랜지스터가 형성되게 된다.
이때, 콘택홀에 형성되는 도전체는, 여기서는, 반도체층과 접속하기 위해서 형성된다. 반도체층과 도전체는, 직접 접하도록 형성해도 되고, 반도체층 위에, 다른 도전막이나 반도체막을 설치해서 간접적으로 접속시켜도 된다.
이때, 그 외의 구성, 자구의 해석은, 상기 (1)의 본 발명에 준한다.
(3) 본 발명에 따른 EL 표시장치의 제조방법은, 기판의 위쪽에 게이트 전극을 형성하고, 상기 게이트 전극에 접하고, 게이트 절연막을 거쳐서 반도체층을 형성하고, 상기 반도체층의 위쪽에 유기막을 형성하고, 상기 유기막상이며, 콘택홀을 형성해야 할 부분에 마스크 패턴을 형성하고, 상기 마스크 패턴을 마스크로서, 상기 유기막을 섬 형상으로 패턴형성한 후에, 상기 마스크 패턴을 제거하고, 상기 섬 형상 유기막의 주위에 절연막을 형성한 후에, 상기 섬 형상 유기막을 제거하여 콘택홀을 형성하고, 상기 콘택홀에 도전체를 형성하고, 상기 도전체의 위쪽에 유기 화합물 또는 무기화합물을 함유한 층을 설치하는 것을 특징으로 한다.
여기에서, EL 표시장치는, 일렉트로루미네센스(EL:Electro Luminescence)을 이용한 발광소자를 갖는 표시장치로, 패시브형(단순 매트릭스형)과 액티브 매트릭스형으로 대별된다. 특히 TFT 등의 반도체장치에 의해 제어가능해지는 EL표시장치를 액티브 매트릭스형 EL표시장치(EL 디스플레이)이라고 한다.
이때, 상기 발광소자는, 한 쌍의 전극간에 캐리어 수송 특성이 다른 유기 화합물 또는 무기화합물을 함유한 발광층을 적층하고, 한쪽의 전극으로부터는 정공을 주입하고, 다른쪽의 전극으로부터는 전자를 주입할 수 있게 형성되고, 한쪽의 전극으로부터 주입된 정공과, 다른쪽의 전극으로부터 주입된 전자가 재결합해서 발광중심을 여기하여, 그것이 기저상태로 돌아갈 때에 빛을 방출하는 현상을 이용한 소자이다. 발광층에의 정공 및 전자의 주입성은, 전극을 형성하는 재료의 일함수(금속이나 반도체의 표면으로부터, 한 개의 전자를 그 표면의 바로 외측으로 추출하는데 도 필요한 최소 에너지)의 대소를 갖고서 하나의 지표로 되고, 정공을 주입하는 쪽의 전극에는 일함수가 높은 것이 바람직하고, 전자를 주입하는 쪽의 전극에는 일함수가 낮은 재료가 요구되고 있다.
이때, 적어도 발광층으로서 유기 화합물재료를 사용한 경우, 유기 EL디스플레이라고 부르고, 적어도 발광층으로서 무기화합물재료를 사용한 경우, 무기 EL디스플레이라고 부른다.또한 유기 화합물재료와 무기화합물재료의 양쪽을 사용한 경우에는, 하이브리드형 EL디스플레이이라고 불린다.
이때, 콘택홀에 형성되는 도전체는, 여기서는, 반도체층과 발광층 등을 전기적으로 접속하기 위해서 형성된다. 액티브 매트릭스형 EL표시장치에 있어서, TFT 등의 반도체장치는, 주로, EL소자에 전류를 공급할 것인가 아닌가를 선택하는 스위치 및 EL소자에 전류를 공급하는 통로로서의 책임을 다하고 있고, 반도체층을 흐르는 전류는, 도전체를 거쳐서, EL소자에 흐르게 된다. 이때, 그 도전체는, EL소자와 직접 접속되는 화소전극을 겸하여도 되고, 화소전극을 별도로 형성해도 된다. 또한 반도체층과 도전체는, 직접 접하도록 형성해도 되고, 반도체층 위에, 다른 도전막이나 반도체막을 설치해서 간접적으로 접속시켜도 된다.
이때, 그 외의 구성, 자구의 해석은, 상기 (1), (2)의 본 발명에 준한다.
(4) 본 발명에 따른 액정표시장치의 제조방법은, 기판의 위쪽에 게이트 전극을 형성하고, 상기 게이트 전극에 접하고, 게이트 절연막을 거쳐서 반도체층을 형성하고, 상기 반도체층의 위쪽에 유기막을 형성하고, 상기 유기막상이며, 콘택홀을 형성해야 할 부분에 마스크 패턴을 형성하고, 상기 마스크 패턴을 마스크로서, 상 기 유기막을 섬 형상으로 패턴형성한 후에, 상기 마스크 패턴을 제거하고, 상기 섬 형상 유기막의 주위에 절연막을 형성한 후에, 상기 섬 형상 유기막을 제거하여 콘택홀을 형성하고, 상기 콘택홀에 도전체를 형성하고, 상기 도전체의 위쪽에 액정층을 설치하는 것을 특징으로 한다.
여기서, 액정표시장치란, 액체와 고체의 중간의 상태에서, 자연상태에서는 분자가 완만한 규칙성을 가지고 나열되어 있는 액정분자를 갖고, 액정분자에 전압을 걸면 분자를 나열하는 방법이 바뀌는 성질을 이용한 표시장치를 말한다. 패시브형(단순 매트릭스형)과 액티브 매트릭스형으로 대별되고, 특히 TFT 등의 반도체장치에 의해 제어 가능해지는 EL표시장치를 액티브 매트릭스형 액정표시장치(AM-LCD)이라고 한다. 또한, LCD는, 백라이트를 광원으로 하는 투과형과, 태양광이나 실내등의 외광을 광원으로 하는 반사형 LCD가 있다.
이때, 액정분자로 이루어진 액정층은, 딥 코팅법이나, 액적토출법 등으로 형성할 수 있다. 액정분자의 종류도, 포지티브형 네마틱 액정, 네가티브형 네마틱 액정, TN액정(Twisted Nematic), STN 액정(Super Twiseted Nematic), 강유전성 액정, 반강유전성 액정 등의 모든 액정재료를 사용할 수 있다.
이때, 콘택홀에 형성되는 도전체는, 여기서는, 반도체층과, 액정층에 전압을 공급하는 화소전극을 전기적으로 접속하기 위해서 형성된다. 액티브 매트릭스형 액정표시장치에서, TFT 등의 반도체장치는, 액정층에 전압을 인가할 것인가 아닌가를 선택하는 스위치의 역할을 하고 있다. 이때, 해당 도전체는, 화소전극을 겸하여도 되고, 화소전극을 별도로 형성해도 된다. 또한 반도체층과 도전체는, 직접 접하도 록 형성해도 되고, 반도체층 위에, 다른 도전막이나 반도체막을 설치해서 간접적으로 접속시켜도 된다.
이때, 그 외의 구성, 자구의 해석은, 상기 (1), (2)의 본 발명에 준한다.
본 발명에 의하면, 반도체층, 도전층 또는 절연층의 위쪽의, 콘택홀을 형성해야 할 부분에, 층간절연막, 평탄화막, 게이트 절연막 등을 구성하는 절연재료에 대하여 발액성을 갖는 유기막을 선택적으로 형성한 후에, 해당 유기막의 주위에 절연막을 형성함으로써, 이것들의 절연막을 원하는 부분에 형성할 수 있고, 해당 절연막의 사이에 콘택홀을 자기정합적으로 형성할 수 있다. 더군다나, 레지스트 마스크를 사용한 노광 및 현상 프로세스 등을 거치지 않고, 콘택홀 및 상기 절연막을 형성할 수 있으므로, 종래와 비교하여 공정을 대폭 간략화 할 수 있다.
또한, 게이트 전극, 마스크 패턴, 도전체 등을 형성할 때에, 액적토출법을 사용함으로써, 그것들의 막의 재료를 함유한 액체적토출구인 노즐과 기판의 상대적인 위치를 변화시켜 임의의 장소에 액체방울을 토출하고, 노즐 지름, 액체방울의 토출량 및 노즐과 토출물이 형성되는 기판과의 이동 속도의 상대적인 관계에 의해, 형성하는 패턴의 두께나 굵기를 조정할 수 있기 때문에, 그것들의 막을 원하는 부분에 정밀도 좋게 토출 형성할 수 있다. 또한, 패터닝 공정, 즉 레지스트 마스크를 사용한 노광 및 현상 프로세스를 생략할 수 있으므로, 공정의 대폭적인 간략화 및 비용의 감소를 꾀하는 것이 가능해진다. 또한, 액적토출법을 사용함으로써, 임의의 장소에 패턴을 형성할 수 있고, 형성하는 패턴의 두께나 굵기를 조정할 수 있으므로, 한변이 1～2m인 대면적 반도체소자 기판도, 저비용으로 수율이 좋게 제조할 수 있다.
상술한 것처럼, 반도체장치에서의 콘택홀 및 그 주위에 설치되는 절연막을, 간단한 공정으로 정밀도 좋게 형성할 수 있다. 또한, 저비용으로 스루풋이나 수율이 높은 반도체장치의 제조방법을 제공할 수 있다.
[발명을 실시하기 위한 최선의 형태]
이하, 본 발명의 실시형태에 대해서 도면을 참조하면서 설명한다. 그러나, 본 발명은 많은 다른 형태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있다. 예를 들면, 본 실시형태 및 본 실시형태의 각각을 적절하게 조합해서 본 발명을 실시할 수 있다. 따라서, 본 실시형태의 기재 내용에 한정해서 해석되는 것이 아니다.
또한, 본 발명은, 적극적으로 액적토출법 등의 마스크레스(maskless) 프로세스를 이용하여, 모든 반도체장치의 제조방법, 액정표시장치의 제조방법 및 EL표시장치의 제조방법을 제공하는 것이지만, 모든 공정을 마스크레스 프로세스에 의해 행할 필요는 없고, 적어도 일부의 공정에 마스크레스 프로세스가 포함되어 있어도 된다. 따라서, 이하, 액적토출법만의 공정을 나타낸 경우이어도, 종래의 패터닝 공정을 비롯한 다른 제조방법으로 대체할 수 있는 것으로 한다.
[실시형태 1]
본 실시형태에서는 주로 도 1a-도 1f를 참조하여, 본 발명에 따른 콘택홀의 형성방법에 관하여 설명한다.
우선, 기판(10) 위에, 도전막 또는 반도체막(11)을 형성한 후에, 유기막(12)을 스핀 코팅, 슬릿 코팅법 등의 도포법에 의해 전체면에 형성했다(도 1a). 유기막(12)으로서는, 대표적으로는, 플루오로알킬실란 등의 불소계의 실란커플링제를 사용할 수 있지만, 이것에 한정되는 것이 아니다.
다음에, 콘택홀을 형성해야 할 부분에, 마스크 패턴(13)을 선택적으로 형성한다(도 1b). 마스크 패턴(13)은, 액적토출법에 의해 선택적으로 형성하는 것이 바람직하다. 마스크 패턴(13)으로서는, PVA(폴리비닐알코올) 등의 수용성수지나, 폴리이미드, 아크릴, 실록산 등의 유기수지를 사용할 수 있지만, 이것에 한정되는 것이 아니다.
다음에, 마스크 패턴(13)을 마스크로서, 유기막(12)을 제거하고, 섬 형상 유기막(14)을 형성했다(도 1c). 유기막(12)의 제거방법으로서는, O2애싱 또는 대기압방전 플라즈마를 사용하는 것이 바람직하지만, 이것에 한정되는 것이 아니다. 예를 들면, UV오존처리, 레이저 처리 등을 채용할 수 있다.
다음에, 마스크 패턴(13)을 제거하였다(도 1d). 마스크 패턴(13)의 제거는, 예를 들면, 마스크 패턴(13)으로서 PVA를 사용한 경우에는, H2O(수세처리)에 의해 간단하게 제거할 수 있고, 또한 폴리이미드나 아크릴을 사용한 경우에는, N300박리액이나 710박리액에 의해 간단하게 제거할 수 있다. 물론, 애싱이나 식각에 의해 제거해도 된다.
이때, 여기서는, 마스크 패턴(13)을 제거했지만, 마스크 패턴(13)이, 후에 형성되는 절연막에 대하여 발액성을 갖는 경우에는, 마스크 패턴(13)은 남겨 두어도 된다. 또한 마스크 패턴(13)이 발액성을 갖지 않고 있는 경우이어도, 마스크 패턴(13) 형성 후, CF4플라즈마처리 등을 함으로써, 발액성을 얻을 수 있다.
다음에, 절연막(15)을 기판 전체면에 도포형성한다. 여기에서는, 내열성수지인 실록산을 형성했지만, 이것에 한정되는 것이 아니다. 절연막(15)을 도포형성하면, 섬 형상 유기막(14)이 형성된 부분에서는, 절연막(15)이 반발되기 때문에, 섬 형상 유기막 위에는, 절연막(15)은 형성되지 않고, 콘택홀(16)이 자기정합적으로 형성된다. 또한, 이때, 절연막(15)의 형상은 테이퍼형이 되고, 그 후 형성하는 도전 막과의 커버리지가 양호해지는 것을 알았다. 이때, 섬 형상 유기막(14)은, 그 후 O2애싱이나 대기압 플라즈마 등에 의해 제거한다. UV 오존처리, 레이저 처리 등을 채용해도 된다.
다음에, 콘택홀(16)내에, 도전 재료를 함유한 조성물을 액적토출법에 의해 토출함으로써, 하부층의 도전막 또는 반도체막(11)과 접속하기 위한 도전체(17)를 형성한다. 이때, 도전막 또는 반도체막(11) 위에, 별도로 절연막이 형성되어 있는 경우에는, 식각 등에 의해 제거하여, 콘택홀이 형성된다. 그 식각은, 하부의 도전막 또는 반도체막(11)과 선택비(피식각재료의 식각속도 a와, 식각 마스크 재료 및 기초재료의 식각 속도 b의 비:a/b)의 높은 에쳔트를 사용하는 것이 바람직하다.
상기 방법에 의한 콘택홀의 제조방법은, TFT등의 반도체장치(LCD나 EL 디스 플레이 등의 표시장치에 사용되는 TFT 등의 반도체 디바이스뿐만 아니라, LSI, 메모리, 논리회로 등의 집적회로(IC)에 사용되는 트랜지스터도 포함한다.)나, TFT 등에 의해 구동되는 액정표시장치, EL표시장치 등의 제조 중에, 콘택홀을 형성할 필요가 있는 모든 경우에, 적절히 본 발명을 실시할 수 있다.
[실시형태 2]
본 실시형태에서는 도 2a-도 2e 및 도 3a-도 3d를 참조하여, 본 발명에 따른 보텀 게이트형TFT의 제조방법 중, 특히, 채널 보호형 TFT의 제조방법에 관하여 설명한다.
우선, 기판상의 적어도 게이트 전극이 형성되는 부분에 대하여 하지 전처리를 행한다. 여기에서는, 기판(100) 위에 산화티탄(TiOx)막(103)을 기판 전체면에 형성한다(도 2a). 이것에 의해, 후에 도전 재료를 함유한 조성물을 토출하여 형성되는 도전막(여기에서는 게이트 전극 102)과 기판(100)의 밀착성을 향상시킬 수 있다. 또한, 산화티탄을 형성한 경우에는, 빛의 투과율을 향상시킬 수 있다. 이때, 산화티탄 이외에도, 폴리이미드, 아크릴이나, 실록산 등의 내열성수지를 형성해도 된다. 또는, 플라즈마처리를 시행해도 된다.
이때, 산화티탄 외에도, 티탄산 스트론튬(SrTiO3), 셀렌화 카드뮴(CdSe), 탄탈산 칼륨(KTaO3), 카드뮴 설파이드(CdS), 산화지르코늄(ZrO2), 산화니오브(Nb2 O5), 산화아연(ZnO), 산화철(Fe2O3), 산화텅스텐(WO3) 등의 광촉매물질을 형성해도 된다. 또는, 3d천이원소 또는 그 산화물, 질화물 또는 산질화물을 함유한 층을 형성해도 된다. 여기서, 3d천이원소로서는, Ti(티타늄), Sc(스칸듐), V(바나듐), Cr(크롬), Mn(망간), Fe(철), Co(코발트), Ni(니켈), Cu(동), Zn(아연)을 들 수 있다. 상기 하지막 전처리는, 기판과 도전막과의 밀착성을 향상시키기 위해서, 가능한 한 행하는 것이 바람직하다.
또한, 티타늄과 같은 도전막을 이용하여 하지막 전처리를 행하는 경우에는, 도 8a-도 8c에 나타낸 것처럼, 몇 개의 방법이 있다. 도 8a는 도 2a와 마찬가지로, 도전막의 산화물(여기에서는, TiOx막(830))을 기판 전체면 또는 적어도 게이트 전극(802) 위에 형성하는 방법이다. 도 8b는 티타늄막과 같은 도전막(여기에서는, Ti막 829)을 전체면에 형성한 후, 게이트 전극(802)을 형성하고, 게이트 전극(802)을 마스크로서, Ti막(829)의 산화처리(소성 또는 O2이온주입후에 소성 등)을 행하고, 게이트 전극(802)의 주위를 TiOx막(830)으로 하는 방법이다. 이에 따라, 게이트 전극끼리의 쇼트를 방지할 수 있다. 도 8c는, Ti막(829)을 전체면에 형성한 후, 게이트 전극(802)을 형성하고, 게이트 전극(802)을 마스크로 하여서, 노출한 Ti막(829)을 식각하는 방법이다. 이 경우에는, 게이트 전극끼리의 쇼트를 방지할 수 있다.
다음에, 산화티탄막(103) 위쪽에, 도전재료를 함유한 조성물(이후, "도전 페이스트"라고 부르는 경우가 있음)을 노즐(101)로부터 토출함에 의해, 게이트 전극(102)을 형성한다(도 2a). 게이트 전극은, 해당 조성물을 토출한 후, 해당 조성물에 대하여 100℃, 3분간의 건조를 행하고, 또한 질소 또는 산소분위기하에 두고, 200～350℃에서 15분간～30분간의 소성을 함으로써 형성하지만, 이 조건에 한정되 는 것이 아니다. 이때, 노즐(101)의 형태는, 도 2a에 나타낸 것에 한정되지 않는다.
이때, 특히 상기 소성을 O2와 N2의 혼합 분위기중에서 함으로써, 도전 페이스트(예를 들면, Ag 페이스트)내에 포함되어 있는 바인더(열경화성수지)등의 유기물이 분해되어, 유기물을 거의 포함하지 않는 도전막을 얻을 수 있다. 또한, 막표면을 매끄럽게 할 수 있다. 여기에서, N2에 대한 O2과 N2의 혼합비는, 10～30%(바람직하게는, 25%정도)로 하는 것이 바람직하다. 이때, 도전 페이스트를 감압 상태에서 토출함에 의해, 도전 페이스트중의 용매가 휘발하기 때문에, 후의 가열처리를 생략, 또는 가열처리 시간을 단축할 수 있다.
또한, 도전재료로서는, 도전막의 기능에 따라 여러 가지의 재료를 선택할 수 있지만, 대표적인 것으로서, 은(Ag), 동(Cu), 금(Au), 니켈(Ni), 백금(Pt), 크롬(Cr), 주석(Sn), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 레늄(Re), 텅스텐(W), 알루미늄(Al), 탄탈(Ta), 인듐(In), 텔루늄(Te), 몰리브덴(Mo), 카드뮴(Cd), 아연(Zn), 철(Fe), 티타늄(Ti), 실리콘(Si), 게르마늄(Ge), 지르코늄(Zr), 바륨(Ba), 안티몬 납, 산화 주석?안티몬, 불소 도프 산화아연, 탄소, 흑연, 글래시 카본(glassy carbon), 리튬, 베릴륨, 나트륨, 마그네슘, 칼륨, 칼슘, 스칸듐, 망간, 갈륨, 니오븀, 나트륨-칼륨합금, 마그네슘-동 혼합물, 마그네슘-은 혼합물, 마그네슘-알루미늄 혼합물, 마그네슘/인듐 혼합물, 알루미늄-산화알루미늄 혼합물, 리튬-알루미늄 혼합물 등, 할로겐화은의 미립자 등, 또는 분산성 나노입자, 혹은, 투명도전막으로서 사용할 수 있는 산화인듐 주석(ITO:Indium Tin Oxide), 산화아연(ZnO:Zinc Oxide), 갈륨을 첨가한 산화아연(GZO), 산화인듐에 2～20%의 산화아연을 혼합한 산화인듐 아연(IZO:Indium Zinc Oxide), 유기 인듐, 유기 주석, 질화티타늄 등을 사용할 수 있다. 또한, 특히 투명도전막으로서 사용할 수 있는 재료에 대하여는, 실리콘(Si) 또는 산화실리콘(SiOx)을, 상기 페이스트나 스패터용의 타깃에 함유시켜서 사용해도 된다. 예를 들면, ITO에 산화실리콘을 함유시킨 도전재료(보통 "ITO-SiOx"라고 칭해지만, 여기에서는 편의적으로 "ITSO"또는 "NITO"라고 부른다.)를 사용할 수 있다. 또한 이것들의 재료로 이루어진 층을 적층시켜서 원하는 도전막을 형성해도 된다.
또한, 액적토출수단에 사용하는 노즐의 지름은, 0.1～50㎛(적합하게는 0.6～26㎛)로 설정하고, 노즐로부터 토출되는 조성물의 토출량은 0.00001pl～50pl(적합하게는, 0.0001～10pl)로 설정한다. 이 토출량은, 노즐의 지름의 크기에 비례해서 증가한다. 또한 피처리물과 노즐 토출구와의 거리는, 원하는 부분에 적하하기 위해서, 가능한 한 근접시켜 두는 것이 바람직하고, 적합하게는 0.1～2mm정도로 설정한다.
이때, 토출구로부터 토출하는 조성물은, 비저항값을 고려하고, 금, 은 및 동 중 어느 하나의 재료를 용매에 용해 또는 분산시킨 것을 사용하는 것이 바람직하다. 더 바람직하게는, 저저항 은 또는 동을 사용하면 된다. 이때, 동을 사용하는 경우에는, 불순물이 침투하는 것을 막기 위해서 장벽막을 설치하면 좋다. 용매는, 아세트산 부틸, 아세트산 에틸 등의 에스테르류, 이소프로필 알콜, 에탄올 등의 알 코올류, 메틸에틸케톤, 아세톤 등의 유기용제 등을 사용하면 된다. 여기에서, 동을 배선으로서 사용하는 경우의 장벽막으로서는, 질화실리콘, 산화질화실리콘, 질화알루미늄, 질화티타늄, 질화탄탈(TaN:Tantalum Nitride)등 질소를 함유한 절연성 또는 도전성의 물질을 사용하면 되고, 이것들을 액적토출법으로 형성해도 된다.
이때, 액적토출법에 사용하는 조성물의 점도는 300mPa?S 이하가 적합하고,이것은, 건조를 방지하고, 토출구로부터 조성물을 원활하게 토출되도록 하기 위함이다. 이때, 사용하는 용매나 용도에 맞추어, 조성물의 점도, 표면장력 등은 적절하게 조정하면 된다. 일례로서, ITO, ITSO, 유기 인듐, 유기 주석을 용매에 용해 또는 분산시킨 조성물의 점도는 5～50mPa?s, 은을 용매에 용해 또는 분산시킨 조성물의 점도는 5～20mPa?s, 금을 용매에 용해 또는 분산시킨 조성물의 점도는 10～20mPa?s이다.
각 노즐의 지름이나 원하는 패턴 형상 등에 의존하지만, 노즐의 막힘 방지나 고정세 패턴의 제조를 위해, 도전재료의 입자의 지름은 되도록이면 작은 쪽이 바람직하고, 적합하게는 입경 0.1㎛이하가 바람직하다. 조성물은, 전해법, 아토마이즈법 또는 습식 환원법 등의 공지의 방법으로 형성되는 것이며, 그 입자 사이즈는, 일반적으로 약 0.5～10㎛이다. 단, 가스중 증발법으로 형성하면, 분산제로 보호된 나노분자는 약 7nm로 미세하고, 또 이 나노 입자는, 피복제를 이용하여 각 입자의 표면을 덮으면, 용제중에 응집이 없고, 실온으로 안정되게 분산되고, 액체와 거의 같은 작용을 나타낸다. 따라서, 피복제를 사용하는 것이 바람직하다.
나노 레벨의 도전 입자를 사용한 도전 페이스트를, 나노 페이스트라고 하지 만, 일례로서, Ag 또는 Au일 경우, 도전 입자의 입경은, 3～7nm로 하는 것이 바람직하다.
이때, 나노 페이스트에서의 금속 콘텐트(함유량)는 10～75wt%로 하는 것이 좋다. 예를 들면, 은 나노 페이스트의 경우 40～60wt%, 금 나노 페이스트의 경우 30～50wt%로 하는 것이 좋다. 또한 용제의 함유량은 20～80%, 첨가제의 함유량은 10～20%로 하는 것이 좋다. 여기에서, 용제의 대표적인 것으로서, 은 나노 페이스트에 대하여는 테트라데칸, 금 나노 페이스트에 대하여는 AF 솔벤트(나프텐/파라핀= 약 8/2로 하는 저방향족 성분의 용제)를 사용할 수 있다. 또한, 점도는, 은 나노 페이스트의 경우 5～20mPa?s, 금 나노 페이스트의 경우 10～20mPa?s로 하는 것이 좋다.
또한, 도전 페이스트에 혼입하는 Cl, Fe, K, Na, SO4 등의 불순물은, TFT의 반도체층(특히, 채널영역)에 혼입하면, 결함을 형성하고, TFT의 특성을 저하시키기 때문에, 모두 10ppm이하로 억제하는 것이 바람직하다.
또한, 나노 페이스트는, 220～250℃의 온도로 가열함에 의해, 경화시킬 수 있다. 여기에서, 경화후의 여러 가지 특성 중 저항율은, 은 나노 페이스트에 관해서는 1～5μΩ?cm, 금 나노 페이스트에 관해서는 1～10μΩ?cm로 하는 것이 바람직하다. 또한 경화후의 막두께는, 은 나노 페이스트에 관해서는 5㎛ 이하, 금 나노 페이스트에 관해서는 1㎛이하로 하는 것이 바람직하다. 또한 경화후의 금속함유량은, 은, 금 나노 페이스트 함께, 95～98wt%이라고 하는 것이 바람직하다.
이때, 도전입자로서는, 전계법, 아토마이즈법, 습식환원법 등으로 제조되는 일반적인 도전 페이스트와, 나노 페이스트를 조합한 하이브리드 페이스트를 사용할 수도 있다.
이때, 일도전 재료의 주위를 다른 도전 재료로 덮은 입자를 함유한 조성물을 토출형성하고, 게이트 전극층을 형성해도 된다. 이때, 양쪽도전 재료의 사이에 버퍼층을 설치해 두는 것이 바람직하다. 예를 들면, 도 23a에 나타낸 것처럼, Cu의 주위를 Ag로 덮은 입자(도 23a)에서, Cu(2310)와 Ag(2311)의 사이에 Ni 또는 NiB(니켈 붕소)로 이루어진 버퍼층(2312)을 설치한 입자구조를 들 수 있다(도 23b).
이때, 도전 재료를 함유한 조성물의 소성 공정에서, 분압비로 10～30%의 산소를 혼합시킨 가스를 적극적으로 사용함으로써, 게이트 전극층을 구성하는 도전 막의 저항율을 하강시키고, 또한, 그 도전막의 박막화 및 평활화를 꾀할 수 있다. 이때, 도전 재료를 함유한 조성물을 감압 상태에서 토출함으로써 조성물중의 용매가 휘발하기 때문에, 후의 가열처리(건조 또는 소성)시간을 단축할 수도 있다.
또한, 상기 건조 및 소성 공정에 더하여, 또 표면을 평활화, 평탄화하기 위한 처리를 행해도 된다. 해당 처리로서는, 히터로 가열하면서 가압하는 프레스 처리, 롤러 처리, CMP(화학적 기계적 연마)처리 등이 있다.
이때, 게이트 전극(102)은, 미리 도전막을 기판 전체면에 막형성해 두고, 마스크 패턴을 이용하여 식각 형성해도 된다. 이때, 해당 마스크 패턴은, 종래대로 노광 및 현상 프로세스를 행해서 형성해도 되지만, 액적토출법에 의해 형성하는 쪽이 공정을 간략화할 수 있는 점에 있어서 바람직하다. 해당 마스크 패턴으로서는, 아크릴, 벤조시클로부텐, 폴리아미드, 폴리이미드, 벤조이미다졸 또는 폴리비닐알 코올 등의 유기물을 함유한 조성물을, 도전막 위에 액적토출법에 의해 선택적으로 토출시켜 형성할 수 있다. 액적토출법을 사용함으로써 선택적으로 조성물을 토출해서 원하는 영역에만 패턴을 형성할 수 있다.
또한, 해당 마스크 패턴의 재료로서는, 감광제를 함유하는 조성물이어도 되고, 포지티브형 레지스트인 노볼락 수지와 감광제인 나프토키논디아디도 화합물, 네가티브형 레지스트인 베이스 수지, 디페닐실란디올 및 산발생제 등을, 공지의 용매에 용해 또는 분산시킨 것을 이용하여도 된다. 기타, 실리콘(Si)과 산소(O)의 결합으로 골격구조가 구성되고, 치환기에 적어도 수소를 함유한 재료, 혹은 치환기에 불소, 알킬기, 또는 방향족탄화수소 중 적어도 일종을 갖는 재료(대표적으로는, 실록산계 폴리머)를 이용하여도 된다. 이때, 마스크 패턴은, 도전막을 식각 가공하기 전에 소성해서 경화시켜 두는 것이 바람직하다.
또한, 식각 가공에 의해 게이트 전극(102)을 형성하는 경우에는, 후에 형성되는 반도체막(111)과의 도통을 막기 위해서, 게이트 전극(102)을 테이퍼 형상으로하여서, 스텝 커버리지를 양호하게 해두는 것이 바람직하다. 이때, 마스크 패턴은, 식각 가공한 후에 제거한다.
이때, 기판(100)으로서는, 유리 기판, 석영기판, 알루미나 등 절연 물질로 형성되는 기판, 후공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 이 경우, 산화실리콘(SiOx), 질화실리콘(SiNx), 산화질화실리콘(SiOxNy)(x>y), 질화산화실리콘(SiNxOy)(x>y) 등(x, y=1, 2???), 기판측에서 불순물 등의 확산을 방지하기 위한 하지절연막을 형성해두어도 된다. 또한, 스 테인레스 등의 금속 또는 반도체기판 등의 표면에 산화실리콘이나 질화실리콘 등의 절연막을 형성한 기판(100) 등도 사용할 수 있다.
다음에, 게이트 전극(102) 위에 게이트 절연막(104)을 형성한다. 게이트 절연막은 플라즈마 CVD법 또는 스퍼터링법 등의 박막형성법을 사용하고, 질화실리콘, 산화실리콘, 질화산화실리콘 또는 산화질화실리콘을 함유한 막을, 단층으로 또는 적층시켜서 형성하는 것이 바람직하다. 본 실시형태에서는, 기판(100)측으로부터 질화실리콘막(SiNx막)(104a), 산화실리콘막(SiOx막)(104b) 및 질화실리콘막(SiNx 막)(104c)의 3층구조로 했지만, 이 구조, 재료 및 방법에 한정되는 것이 아니다(도 2b).
다음에, 게이트 절연막(104) 위에, 반도체막(105)을 형성한다(도 2c). 반도체막(105)으로서는, 비결정질 반도체, 결정성 반도체 또는 세미 비결정질 반도체로 형성한다. 모두, 실리콘, 실리콘?게르마늄(SixGe1-x) 등을 주성분으로 하는 반도체막을 사용할 수 있다. 또한 반도체막(105)은, 플라즈마 CVD법 등에 의해 형성할 수 있다. 이때, 반도체막(105)의 막두께는, 10～100nm로 하는 것이 바람직하다.
여기에서, 상기 세미 비결정질 반도체 중, SAS(마이크로크리스탈 실리콘이라고도 불리는, 세미 비결정질 실리콘)에 대하여 간단하게 설명한다. SAS는, 규화물 기체를 글로우 방전 분해함으로써 얻을 수 있다. 대표적인 규화물 기체로서는, SiH4이며, 그 밖에도 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다. 이 규화물 기체를 수소, 수소와 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 일종 또는 복 수종의 희가스 원소로 희석해서 사용함으로써 SAS의 형성을 용이하게 할 수 있다. 희석율은 10배～1000배의 범위에서 규화물 기체를 희석하는 것이 바람직하다. 물론, 글로우 방전분해에 의한 피막의 반응 생성은 감압 상태에서 행하지만, 압력은 개략 0.1Pa～133Pa의 범위에서 행하면 된다. 글로우 방전을 형성하기 위한 전력은 1MHz～120MHz, 바람직하게는 13MHz～60MHz의 고주파전력을 공급하면 된다. 기판 가열온도는 300℃ 이하가 바람직하고, 100～200℃의 기판 가열온도가 추장된다.
또한, 규화물 기체중에, CH4, C2H6 등의 탄화물기체, GeH4, GeF4 등의 게르마늄화 기체를 혼입시켜서, 에너지 대역폭을 1.5～2.4eV 또는 0.9～1.1eV로 조절해도 된다.
또한, SAS는, 원자가 전자제어를 목적으로 한 불순물원소를 의도적으로 첨가하지 않을 때에 약한 n형 도전성을 나타낸다. 이것은, 비결정질 반도체를 막형성할 때 보다도 높은 전력의 글로우 방전을 행하기 위해서 산소가 반도체막중에 혼입하기 쉽기 때문이다. 거기에서, TFT의 채널형성영역을 설치하는 반도체막에 대해서는, p형 도전성을 부여하는 불순물원소를, 이 막형성과 동시에, 또는 막형성 후에 첨가함으로써 한계치 제어를 하는 것이 가능해진다. p형 도전성을 부여하는 불순물원소로서는, 대표적으로는 붕소이고, B2H6, BF3 등의 불순물기체를 1ppm～1000ppm의 비율로 규화물 기체에 혼입시키면 된다. 예를 들면, p형을 부여하는 불순물원소로서 붕소를 사용하는 경우, 해당 붕소의 농도를 1×1014～6×1016atoms/cm3라고 하면 된다. 이때, 상기 SAS에서 채널 형성영역을 구성함에 의해 1～10cm2/V?sec의 전계 효과 이동도를 얻을 수 있다.
또한, 결정성 반도체막은, 비결정질 반도체막을 니켈 등의 촉매를 함유한 용액으로 처리한 후, 500～750℃의 열결정화공정에 의해 결정질 실리콘 반도체막을 얻고, 또한 레이저 결정화를 행해서 결정성의 개선을 시행하여 얻을 수 있다.
또한 디실란(Si2H6)과 플루오르화 게르마늄(GeF4)의 원료 가스로서, LPCVD(감압CVD)법에 의해, 다결정반도체막을 직접 형성함으로써도, 결정성 반도체막을 얻을 수 있다. 가스유량비는, Si2H6/GeF4=20/0.9, 막형성 온도는 400～500℃, 캐리어 가스로서 He 또는 Ar를 사용했지만, 이것에 한정되는 것이 아니다.
다음에, 반도체막(105) 위에 절연막(106)을 형성한다(도 2c). 절연막(106)으로서는, 질화실리콘, 산화실리콘, 질화산화실리콘 또는 산화질화실리콘을 함유한 막을, 단층으로 또는 적층시켜서 형성할 수 있다. 또한 폴리이미드, 아크릴, 실록산 등의 수지를 전체면에 도포해도 양호하다.
다음에, 레지스트 등을 이용하여 제1의 마스크 패턴(107)을 선택적으로 형성하고, 제1의 마스크 패턴(107)을 마스크로서, 절연막(106)을 습식식각 또는 건식식각에 의해 식각하고, 채널 보호막(108)을 형성한다(도 2d). 이때, 제1의 마스크 패턴(107)은, 액적토출법에 의해 선택적으로 형성하는 것이 바람직하지만, 종래대로, 노광, 현상공정을 경과해서 형성해도 된다. 이때, 제1의 마스크 패턴으로서는, 레지스트 이외에, 아크릴, 벤조시클로부텐, 폴리아미드, 폴리이미드, 벤조이미다졸 또는 폴리비닐알코올 등의 전기절연성의 막을 형성해도 된다. 이하에 서술하는 여 러 가지의 마스크 패턴에 관해서도 마찬가지로 적용한다.
다음에, 제1의 마스크 패턴(107)을 제거한 후, n형 반도체막(109)을 형성한다(도 2e). 여기에서, n형 반도체막으로서는, 비결정질 반도체, 결정성 반도체, 또는 세미 비결정질 반도체로 형성할 수 있다. 모두, 실리콘, 실리콘?게르마늄(SiGe)등을 주성분으로 하는 반도체막을 사용할 수 있다. 이때, n형 불순물원소로서는, 비소(As), 인(P)을 사용할 수 있다. n형 반도체막의 형성방법으로서는, 플라즈마 CVD법 등을 사용할 수 있다. 예를 들면, SAS(세미 비결정질 실리콘)를 이용하여 n형 반도체막을 형성하는 경우, SiH4, H2, PH3(포스핀)의 혼합 가스를, 플라즈마CVD법을 이용하여 글로우 방전분해함으로써, n형(n+)의 실리콘막을 형성할 수 있다. 이때, 여기에서는, n형 반도체막을 사용했지만, 붕소(B)와 같은 p형 불순물원소를 함유한 p형 반도체막을 이용하여도 상관없다.
이때, 도면에는 나타내지 않았지만, n형 반도체막이나 p형 반도체막은, 별도로 형성된 마스크 패턴을 마스크로 하여서, 불순물원소를 도핑하여 형성해도 된다. 불순물원소로서는, p형 도전성을 부여하는 붕소(B)나, n형 도전성을 부여하는 비소(As)나 인(P)을 사용하면 된다. 도핑 처리는, 이온 도핑법 또는 이온주입법으로 행할 수 있다. 이때, 도핑 후 열처리에 의한 활성화를 행해도 된다.
다음에, 레지스트 등을 이용하여 제2의 마스크 패턴(110)을 선택적으로 형성하고, 제2의 마스크 패턴(110)을 마스크로 하여서, 반도체막(105) 및 n형 반도체막(109)을 습식식각 또는 건식식각에 의해 식각하고, 섬 형상 반도체막(111), 소스영역(112a), 드레인 영역(112b)을 형성한다(도 3a). 이때, 제2의 마스크 패턴(110) 은, 액적토출법에 의해 선택적으로 형성하는 것이 바람직하지만, 종래대로, 노광, 현상 공정을 경과해서 형성해도 된다.
이때, 상기에서는 섬 형상 반도체막(111)의 형성과, 소스 및 드레인 영역(112a)의 형성과 동시에 행했지만, 우선, 제2의 마스크 패턴(110)을 이용하여, 섬 형상 반도체막 및 섬 형상 n형 반도체막을 형성한 후에, 별도의 마스크 패턴을 설치해서 섬 형상 n형 반도체막을 식각에 의해 분리하고, 소스 및 드레인영역(112a, 112b)을 형성해도 된다.
여기에서, 채널 보호막(108)이 형성되어 있기 때문에, n형 반도체막을 식각에 의해 분리하여, 소스 및 드레인 영역(112a, 112b)을 형성할 때에, 채널영역(119)에 대한 과식각 등에 의한 손상을 방지할 수 있다.
이때, 도면에는 나타내지 않았지만, 소스 및 드레인영역(112a, 112b) 상에 더 패시베이션막을 형성해도 된다. 이에 따라 반도체막중에의 불순물의 혼입 및 확산을 방지할 수 있다. 패시베이션막은, 질화실리콘, 산화실리콘, 질화산화실리콘 또는 산화질화실리콘, 산화질화알루미늄, 산화알류미늄, 다이아몬드형 카본(DLC), 질소함유 탄소(CN), 그 밖의 절연성 재료를 이용하여 형성할 수 있다. 또한, 상기 마스크 패턴으로 같은 재료를 이용하여도 된다. 또한, 패시베이션막은 이것들의 재료를 적층시켜서 형성해도 된다.
다음에, 후에 형성되는 층간절연막에 대하여, 발액성을 갖는 유기막(113)을 기판 전체면에 막형성한다(도 3b). 여기에서는, 실란커플링제의 일종인 플루오로알킬실란(FAS)을 슬릿 코팅법에 의해 형성했지만, 재료, 형성방법은 이것에 한정되는 것이 아니다. 이때, FAS는 단분자막이기 때문에, 그 막두께는 수 nm정도가 된다.
여기에서, 실란커플링제에 의한 표면처리에 대해서, 간단하게 설명한다. 우선, 실란커플링제를, 기판 전체면에, 혹은 적어도 제1의 유기막을 형성하는 부분에 스핀 코트, 슬릿 코팅법 등에 의해 도포한다. 다음에, 실온 아래로 방치해서 실란커플링제를 건조시켜, 수세처리를 행해서 과잉으로 도포된 부분을 제거한다. 최후에, 실란커플링제를 소성함에 의해, CF2연쇄, CF3연쇄를 함유한 실록산 네트워크(Si와 O의 결합으로 골격구조가 구성되고, 치환기에 적어도 수소를 포함한, 혹은 치환기에 불소, 알킬기, 또는 방향족탄화수소 중 적어도 일종을 갖는 구조)가 구축된다. 이때, 건조 및 수세처리는 생략해도 된다. 이 CF2, CF3의 존재에 의해, 실란커플링제에 의한 표면처리를 행한 막의 표면은 발액성을 가지게 된다.
이때, 실란커플링제는, Rn-Si-X4-n(n=1, 2, 3)로 나타낸 실리콘화합물이다. 여기에서, R은, 알킬기 등의 비교적 불활성기, 또는 비닐기, 아미노기 혹은 에폭시기 등의 반응성기를 함유한 물질이다. 또한, X는 할로겐, 메톡시기, 에톡시기 또는 아세톡시기 등 기질표면의 수산기 혹은 흡착수와의 축합에 의해 결합가능한 가수분해기로 이루어진다. 특히, R이 알킬기 등 불활성 기일 경우에는, 개질 표면상에, 발수, 부착이나 마멸의 방지, 윤활, 윤기 유지 등의 성질을 부여한다. R의 개수, 즉, n=1의 것은 커플링제로서, n=2는 실록산폴리머의 원료, n=3은 시릴화제(silylating agent) 혹은 폴리머의 블록제(폴리머의 양단을 멈추는 엔드캡제(end cap agent))로서 사용하고 있다. 본 실시형태에서 사용한 FAS는, (CF3) (CF2)x(CH2)y(x: 0이상 10이하의 정수, y: 0이상 4이하의 정수)로 나타낸 구조를 갖고, 여러개의 R 또는 X가 Si에 결합하고 있는 경우에는, R 또는 X는 각각 전부 동일하여도 되고, 달라도 된다.
실란커플링제의 대표적인 것으로서, 불소계 알콕시형 실란커플링제가 있다.예를 들면, CF3(CF2)kCH2CH2Si(OCH3) 3, CF3(CF2)kCH2CH2SiCH3(OCH 3)2, CF3(CF2)kCH2CH2Si(OCH2CH3) 3, (이상, k=3, 5, 7, 9), 혹은, (CF3)2CF(CF2)mCH2CH2Si(OCH3) 3, (CF3)2CF(CF2)mCH2CH2SiCH 3(OCH3)2(이상, m=4, 6, 8), 혹은, CF3(CF2)j(C6H4)C2H4Si(OCH 3)3, CF3(CF2)j(C6H4)C2 H4SiCH3(OCH3)2(이상, j=0, 3, 5, 7)을 들 수 있다. 또한, 실란커플링제는, 대표적으로 R에 대한 알킬기를 갖는 알콕시실란이 있다. 2 내지 30의 카본수를 갖는 알콕시실란을 사용하는 것이 바람직하다. 대표적으로, 에틸트리에톡시실란, 프로필트리에톡시실란, 옥틸트리에톡시실란, 데실트리에톡시실란, 옥타데실트리에톡시실란(ODS), 에이코실트리에톡시실란, 트리아콘틸트리에톡시실란이 있다.
여기서, CF3(CF2)kCH2CH2Si(OCH3)3 로, 절연체인 유리의 표면개질을 행한 경우의 유리 표면의 구조를 도 22에 나타낸다. 이때, 유리 위에 부착된 액체(예를 들면, 물)에 대한 접촉각은, CF<CF2<CF3의 순으로 증대하고, 또한 불화탄소 연쇄 길이가 길수록 커지는 경향에 있다. 이때, 접촉각 θ은 고정 액체의 자유면에 고체면이닿는 영역에서 액체면과 고체면에 의해 형성된 각도로서 정의된다. 이 접촉각은, 액 체분자들의 점착간의 크기 관계와 상기 액체면과 고체면간의 접착성에 의존한다. 이 접촉각은 액체가 고체를 적시는 경우(접착성이 강한 경우) 예각이고, 그 접촉각은 액체가 고체를 적시지 않는 경우 둔각이다. 즉, 상기 접촉각이 클수록, 접착성은 약해지고, 즉 발액성은 증가된다.
또한, FAS 대신에, 발액성을 갖는 불소계 수지로서, 폴리테트라-플루오로에틸렌(PTFE), 퍼플루오로알콕시 알칸(PFA), 퍼플루오로-에틸렌-프로필렌-코폴리머(PFEP), 에틸렌-테트라플루오로에틸렌 코폴리머(ETFE), 폴리비닐리덴 플루오라이드(PVDF), 폴리클로로-트리플로에틸렌(PCTFE), 에틸렌-클로로트리플루오로에틸렌-코폴리머(ECTFE), 폴리테트라플루오로에틸렌-퍼플루오로 디옥소졸 코폴리머(TFE/PDD), 폴리비닐 플루오라이드(PVF) 등을 사용할 수 있다. 이때, 유기막은, 접촉각이 35°(더욱 바람직하게는 45°)인 경우에 발액성을 갖는 것으로 간주한다.
이때, 유기막(113)은, CF4가스 또는 CHF3가스를 사용한 플라즈마처리에 의해 형성해도 된다. 이 경우, 희가스계의 가스로 희석한 혼합 가스를 이용하여도 된다.또한 불소를 함유한 가스이면, 다른 가스를 사용하여도 된다.
다음에, 층간절연막의 사이의 콘택홀을 형성해야 할 부분에, 제3의 마스크 패턴(114)을 선택적으로 형성한다(도 3b). 제3의 마스크 패턴(114)은, 액적토출법에 의해 선택적으로 형성하는 것이 바람직하다. 제3의 마스크 패턴(114)으로서는, PVA(폴리비닐알코올)을 사용했지만, 이것에 한정되는 것이 아니라, 예를 들면 그 외의 수용성수지나, 폴리이미드, 아크릴, 실록산 등의 유기수지를 사용할 수 있다.
다음에, 제3의 마스크 패턴(114)을 마스크로 하여서, 유기막(113)을 제거하 고, 섬 형상 유기막(115)을 형성했다(도 3c). 유기막(113)의 제거방법으로서는, O2애싱 또는 대기압방전 플라즈마를 사용하는 것이 바람직하지만, 이것에 한정되는 것이 아니다. 예를 들면, UV오존처리, 레이저 처리 등을 채용할 수 있다.
다음에, PVA로 이루어진 제3의 마스크 패턴(114)을, H2O(수세처리)에 의해 제거한다(도 3c). 이때, 폴리이미드나 아크릴을 사용한 경우에는, N300박리액이나 710박리액에 의해 간단하게 제거할 수 있다. 물론, 애싱이나 식각에 의해 제거해도 된다.
이때, 여기에서는, 제3의 마스크 패턴(114)을 제거했지만, 마스크 패턴(114)이, 후에 형성되는 층간절연막에 대하여 발액성을 가질 경우에는, 제3의 마스크 패턴(114)은 남겨 두어도 된다. 또한 제3의 마스크 패턴(114)이 발액성을 갖지 않고 있는 경우이어도, 제3의 마스크 패턴(114) 형성 후, CF4플라즈마처리 등을 함으로써, 발액성을 얻을 수 있다. 예를 들면, PVA 등의 수용성수지에 대하여 CF4 플라즈마처리를 함으로써, 층간절연막으로서 사용할 수 있는 폴리이미드, 아크릴, 실록산 등의 유기수지에 대하여, 발액성을 얻을 수 있다.
다음에, 유기수지로 이루어진 층간절연막(116)을, 기판 전체면에 도포형성한다. 여기에서는, 내열성을 갖는 실록산 수지를 사용했지만, 이것에 한정되는 것이 아니라, 폴리이미드, 아크릴 등의 유기수지를 이용하여도 된다. 이때, 섬 형상 유기막(115)이 형성된 부분에서는, 상기 유기수지가 반발되기 때문에, 섬 형상 유기막위에는, 층간절연막(116)은 형성되지 않고, 콘택홀(117)이 자기정합적으로 형성 된다(도 3c). 또한, 이 때, 층간절연막(116)의 형상은 테이퍼형이 되기 때문에, 그 후 형성하는 도전막과의 스텝 커버리지를 향상시킬 수 있다. 이때, 섬 형상 유기막(115)은, 그 후 O2애싱이나 대기압 플라즈마 등에 의해 제거한다. 혹은, UV오존처리, 레이저 처리 등을 해도 된다.
다음에, 콘택홀(117)내에, 도전재료를 함유한 조성물을 액적토출법에 의해 토출하여, 건조 또는 소성을 함으로써, 소스 배선(118a), 드레인 배선(118b)(총괄적으로 2nd배선이라고 하는 경우가 있다.)를 형성한다(도 3d). 이것들 2nd 배선은, TFT에서의 소스, 드레인 영역과 접속된다. 이때, 소스, 드레인 영역 위에, 별도의 패시베이션막이 형성되어 있는 경우에는, 층간절연막(116)을 마스크로 하여서 식각 등에 의해 제거하여, 콘택홀이 형성된다. 그 식각은, 하부의 소스 및 드레인 영역을 구성하는 반도체막에 대하여 선택비가 높은 에쳔트를 사용하는 것이 바람직하다. 여기에서, 소스 및 드레인 배선을 구성하는 도전재료는, 게이트 전극을 구성하는 도전재료와 같은 재료를 사용할 수 있다.
이때, 여기에서는, 소스 및 드레인 영역과 소스 및 드레인 배선을 직접 접속했지만, 사이에 다른 도전층(단층 또는 적층)을 형성해도 된다.
이와 같이 하여, 채널 보호형 TFT를 얻을 수 있다. 채널 보호형 TFT에는, 채널 보호막(108)이 형성되어 있기 때문에, n형 반도체막을 식각에 의해 분리하고, 소스 및 드레인 영역을 형성할 때에, 채널 영역(119)에 대한 과식각 등에 의한 손상을 방지할 수 있고, 안정된 특성으로 고이동도화가 가능해진다.
[실시형태 3]
본 실시형태에서는 도 4a-도 4d 및 도 5a-도 5c를 참조하여, 본 발명에 따른 보텀 게이트형TFT의 제조방법 중, 특히, 채널 에치형 TFT의 제조방법에 관하여 설명한다.
기판(400) 위에, 게이트 전극(402), 게이트 절연막(404), 반도체막(405)을 형성하는 공정까지는, 실시형태 2와 마찬가지로 행할 수 있다(도 4a, 도 2a～도 2c 참조). 이때, 여기에서는, 산화티탄막 형성 등의 하지막 전처리를 생략하였지만, 물론, 실시형태 2와 마찬가지로 형성할 수 있다. 또한, 게이트 절연막(404)도 일층 구조로 되어 있지만, 다층구조로 하여도 된다. 이때, 본 실시형태에서는 채널 보호막을 형성하지 않기 때문에, 실시형태 2에서의 제1의 마스크 패턴에 해당하는 마스크 패턴은 불필요하다.
다음에, 반도체막(405) 위에 n형 반도체막(409)을 형성한 후, 마스크 패턴(420)(실시형태 2에서의 제2의 마스크 패턴에 해당한다. 본 실시형태에 있어서, 제2의 마스크 패턴이라고 한다.)를 형성한다(도 4a). 여기에서, n형 반도체막(409), 제2의 마스크 패턴(420)의 재료 형성방법은, 실시형태 2와 마찬가지라고 하면 된다. 이때, 여기에서는, n형 반도체막을 사용했지만, 붕소(B)와 같은 P형 불순물원소를 함유한 P형 반도체막을 이용하여도 상관없다.
다음에, 제2의 마스크 패턴(420)을 마스크로 하여서 식각을 함으로써, 섬 형상 반도체막(411), 섬 형상 N형 반도체막(421)을 형성한다(도 4b).
다음에, 소스 전극(422) 및 드레인 전극(423)을 형성한다(도 4c). 소스 및 드레인 전극(422, 423)은, 도전재료를 함유한 조성물을 액적토출법에 의해 토출한 후에, 건조 또는 소성하여 형성하는 것이 바람직하다. 도전재료는, 실시형태 2에서의 게이트 전극을 구성하는 도전재료로서 나타낸 재료 중에서 적절히 선택해서 사용할 수 있다.
다음에, 소스 및 드레인 전극을 마스크로 하여서, 섬 형상 N형 반도체막(421)을 식각하여, 소스 영역(412a) 및 드레인 영역(412b)을 형성한다(도 4d). 이때, TFT의 채널영역(419)을 포함하는 섬 형상 반도체막(411)의 손상을 억제하기 위해서, 식각비, 처리 시간 등을 제어할 필요가 있다.
이때, 도면에는 나타내지 않았지만, 소스 및 드레인 영역(412a, 412b) 위에 또한, 패시베이션막을 형성해도 된다. 이에 따라 반도체막중에의 불순물의 혼입을 방지할 수 있다. 패시베이션막으로서는, 질화실리콘, 산화실리콘, 질화산화실리콘 또는 산화질화실리콘을 함유한 막을, 단층으로, 또는 적층시켜서 형성하는 것이 좋다.
다음에, 후에 형성되는 층간절연막에 대하여, 발액성을 갖는 유기막(413)을 기판 전체면에 막형성한다(도 5a). 여기에서는, 플루오로알킬실란(FAS)을 스핀 코팅, 슬릿 코팅법에 의해 형성했지만, 재료, 형성방법은 이것에 한정되는 것이 아니다. 이때, FAS는 단분자막이기 때문에, 그 막두께는 수 nm정도가 된다.
이때, 유기막(413)은, CF4가스 또는 CHF3가스를 사용한 플라즈마처리에 의해 형성해도 된다. 이 경우, 희가스계의 가스로 희석한 혼합 가스를 이용하여도 된다.또한 불소를 함유한 가스이면, 상기 가스에 한정되지 않는다.
다음에, 층간절연막의 사이의 콘택홀을 형성해야 할 부분에, 마스크 패턴(414)(실시형태 2에서의 제3의 마스크 패턴에 해당한다. 본 실시형태에 있어서, 제3의 마스크 패턴이라고 한다.)를 선택적으로 형성한다(도 5a). 제3의 마스크 패턴(414)은, 액적토출법에 의해 선택적으로 형성하는 것이 바람직하다. 제3의 마스크 패턴(414)으로서는, PVA(폴리비닐알코올)을 사용했지만, 이것에 한정되는 것이 아니라, 예를 들면, 다른 수용성수지나, 폴리이미드, 아크릴, 실록산 등의 유기수지를 사용할 수 있다.
다음에, 제3의 마스크 패턴(414)을 마스크로 하여서, 유기막(413)을 제거하고, 섬 형상 유기막(415)을 형성했다(도 5b). 유기막(413)의 제거방법으로서는, O2애싱 또는 대기압 방전 플라즈마를 사용하는 것이 바람직하지만, 이것에 한정되는 것이 아니다. 예를 들면, UV오존처리, 레이저 처리 등을 채용할 수 있다.
다음에, PVA로 이루어진 제3의 마스크 패턴(414)을, H2O(수세처리)에 의해 제거한다(도 5b). 이때, 폴리이미드나 아크릴을 사용한 경우에는, N300박리액이나 710박리액에 의해 간단하게 제거할 수 있다. 물론, 애싱이나 식각에 따라서 제거해도 된다.
이때, 여기에서는, 제3의 마스크 패턴(414)을 제거했지만, 마스크 패턴(414)이, 후에 형성되는 층간절연막에 대하여 발액성을 가질 경우에는, 제3의 마스크 패턴(414)은 남겨 두어도 된다. 또한 제3의 마스크 패턴(414)이 발액성을 갖지 않고 있는 경우이어도, 제3의 마스크 패턴(414) 형성후, CF4 플라즈마처리 등을 함으로 써, 발액성을 얻을 수 있다. 예를 들면, PVA 등의 수용성수지에 대하여 CF4플라즈마처리를 함으로써, 층간절연막으로서 사용되는 폴리이미드, 아크릴, 실록산 등의 유기수지에 대하여, 발액성을 얻을 수 있다.
다음에, 유기수지로 이루어진 층간절연막(416)을, 기판 전체면에 도포형성한다. 여기에서는, 내열성을 갖는 실록산 수지를 사용했지만, 이것에 한정되는 것이 아니라, 폴리이미드, 아크릴 등의 유기수지를 이용하여도 된다. 이때, 섬 형상 유기막(415)이 형성된 부분에서는, 상기 유기수지가 반발되기 때문에, 섬 형상 유기막 위에는, 층간절연막(416)은 형성되지 않고, 콘택홀(417)이 자기정합적으로 형성된다(도 5b). 또한, 이때, 층간절연막(416)의 형상은 테이퍼형이 되기 때문에, 그 후 형성하는 도전막과의 스텝 커버리지를 향상시킬 수 있다. 이때, 섬 형상 유기막(415)은, 그 후 O2 애싱이나 대기압 플라즈마 등에 의해 제거한다.
다음에, 콘택홀(417)내에, 도전재료를 함유한 조성물을 액적토출법에 의해 토출하고, 건조 또는 소성을 함으로써, 소스 배선(418a) 및 드레인 배선(418b)을 형성한다(도 5c). 이 소스 배선(418a) 및 드레인 배선(418b)은, TFT에서의 소스 및 드레인전극(422, 423)과 접속된다. 이때, 소스 및 드레인전극(422,423) 위에, 별도의 패시베이션막이 형성되어 있는 경우에는, 층간절연막(416)을 마스크로 하여서 식각 등에 의해 제거하여, 콘택홀(417)이 형성된다. 그 식각은, 하부의 소스 및 드레인전극을 구성하는 반도체막에 대하여 선택비의 높은 에쳔트를 사용하는 것이 바람직하다. 여기에서, 소스 및 드레인 배선(418a, 418b)을 구성하는 도전 재료는, 실시형태 2에서의 게이트 전극을 구성하는 도전 재료로서 나타낸 재료 중에서 적절히 선택해서 사용할 수 있다.
이와 같이 하여, 채널 에치형 TFT를 얻을 수 있다. 채널 에치형 TFT는, 채널 보호막을 형성할 필요가 없고, 마스크 패턴의 형성을 간략화할 수 있는 특징을 갖는다.
[실시형태 4]
본 실시형태에서는 도 6a-도 6d 및 도 7a-도 7d를 참조하여, 본 발명에 따른 톱 게이트형 TFT의 제조방법에 관하여 설명한다.
우선, 기판(600) 위에 반도체막(605)을 형성한다(도 6a). 반도체막(605)으로서는, 비결정질 반도체, 결정성 반도체 또는 세미 비결정질 반도체로 형성한다. 모두, 실리콘, 실리콘?게르마늄(SixGe1-x) 등을 주성분으로 하는 반도체막을 사용할 수 있다. 또한 반도체막(605)은, 플라즈마 CVD법 등에 의해 형성할 수 있다. 이때, 반도체막의 막두께는, 10～100nm이라고 하는 것이 바람직하다.
다음에, 반도체막(605) 위에, N형 반도체막(609)을 형성한다(도 6a). 여기에서, N형 반도체막(609)으로서는, 비결정질 반도체, 결정성 반도체 또는 세미 비결정질 반도체로 형성할 수 있다. 모두, 실리콘, 실리콘?게르마늄(SiGe)등을 주성분으로 하는 반도체막을 사용할 수 있다. 이 때, N형 불순물원소로서는, 비소(As), 인(P)을 사용할 수 있다. N형 반도체막의 형성방법으로서는, 플라즈마 CVD법등을 사용할 수 있다. 예를 들면, SAS(세미 비결정질 실리콘)을 이용하여 N형 반도체막 을 형성하는 경우, SiH4, H2, PH3(포스핀)의 혼합 가스를, 플라즈마 CVD법을 이용하여 글로우 방전 분해함으로써, N형(n+)의 실리콘막을 형성할 수 있다. 이때, 여기에서는, N형 반도체막을 사용했지만, 붕소(B)와 같은 P형 불순물원소를 함유한 P형 반도체막을 이용하여도 된다.
다음에, N형 반도체막(609) 위에, 도전 재료를 함유한 조성물을 노즐로부터 토출하여, 소스 전극(624) 및 드레인 전극(625)을 형성한다(도 6a). 소스 및 드레인 전극(624,625)은, 해당 조성물을 토출한 후, 해당 조성물에 대하여 100℃, 3분간의 건조를 행하고, 또한 질소 또는 산소분위기하에서, 200～350℃로 15분간～30분간의 소성을 하여 형성하지만, 이 조건에 한정되는 것이 아니다. 또한, 도전 재료로서는, 여기에서는, Ag을 함유한 조성물(이하, Ag 나노 페이스트라고 부르는 경우가 있다.)를 토출하여 형성했지만, 실시형태 2에서의 게이트 전극을 구성하는 도전 재료로서 나타낸 재료 중에서 적절히 선택해서 사용할 수 있다.
이때, 소스 및 드레인 전극(624,625)은, 스퍼터링법에 의해 도전막을 형성한 후, 패터닝하여 형성해도 된다.
다음에, 소스 및 드레인 전극(624,625)을 마스크로 하여서, N형 반도체막(609)을 식각하고, 소스영역(612a) 및 드레인 영역(612b)을 형성한다(도 6b). 이때, 반도체막(605)이 식각 제거되지 않도록, 식각 조건을 제어할 필요가 있다. 도 6b에 나타낸 것처럼, 반도체막(105)의 표면이 약간 식각되는 정도이면 TFT의 특성상 문제는 없다.
다음에, 소스 및 드레인 전극(624,625) 위에 게이트 절연막(604)을 형성한다 (도 6c). 게이트 절연막(604)은, 플라즈마 CVD법 또는 스퍼터링법 등의 박막형성법을 사용하고, 질화실리콘, 산화실리콘, 질화산화실리콘 또는 산화질화실리콘을 함유한 막을, 단층으로 또는 적층시켜서 형성하는 것이 바람직하다. 여기에서는, 질화실리콘막을 100nm의 두께로 막형성했다. 다층 구조일 경우에, 예를 들면 하층에서 SiNx막, SiOx막, SiNx막 순으로 적층하여도 된다.
다음에, 레지스트 등을 이용하여, 마스크 패턴(626)을 선택적으로 형성하고, 마스크 패턴(626)을 마스크로 하여서, 게이트 절연막(604) 및 반도체막(605)을 식각함에 의해, 섬 형상 반도체막(619)을 형성했다(도 6c). 이때, 마스크 패턴(626)은, 액적토출법에 의해 선택적으로 형성하는 것이 바람직하지만, 종래대로, 노광, 현상 공정을 거쳐서 형성해도 된다. 그 후에, 마스크 패턴(626)은 제거한다.
이때, 여기에서는, 소스 및 드레인 영역(612a, 612b)을 형성한 후에, 섬 형상 반도체막(619)을 형성했지만, 도 6a의 반도체막(605) 및 N형 반도체막(609)을 형성한 시점에서, 섬 형상 반도체막 및 섬 형상 N형 반도체막을 형성하고, 그 후에 소스 및 드레인 전극(624,625)을 마스크로 하여서, 소스 및 드레인 영역(612a, 612b)을 형성해도 된다. 이 경우, 게이트 절연막(604)을 식각할 필요는 없어진다.
다음에, 게이트 절연막(604) 위에, 도전 재료를 함유한 조성물을 노즐(627)로부터 토출하여 게이트 전극(628)을 형성한다(도 6d). 게이트 전극(628)은, 해당 조성물을 토출한 후, 해당 조성물에 대하여 100℃, 3분간의 건조를 행하고, 또한 질소 또는 산소분위기하에서 200～350℃로 15분간-30분간의 소성을 하여 형성하지만, 이 조건에 한정되는 것이 아니다. 또한 도전 재료로서는, 여기에서는 Ag 나노 페이스트를 토출함으로써 형성했지만, 실시형태 2에서의 게이트 전극을 구성하는 도전 재료로서 나타낸 재료 중에서 적절히 선택해서 사용할 수 있다. 이때, 노즐(627)의 형태는, 도 6d에 나타낸 것에 한정되지 않는다.
이때, 도면에는 나타내지 않았지만, 게이트 절연막(604)상의 적어도 게이트 전극(628)이 형성되는 부분에 대하여, 전술한 하지막 전처리를 행해도 된다. 이에 따라 게이트 전극(628)과 게이트 절연막(604)의 밀착성을 높일 수 있다.
또한, 도면에는 나타내지 않았지만, 게이트 전극(628) 위에 또한, 패시베이션막을 형성해도 된다. 이에 따라, 반도체막중에의 불순물의 혼입을 방지할 수 있다. 패시베이션막으로서는, 질화실리콘, 산화실리콘, 질화산화실리콘 또는 산화질화실리콘을 함유한 막을, 단층으로 또는 적층시켜서 형성하는 것이 좋다.
다음에, 후에 형성되는 층간절연막에 대하여, 발액성을 갖는 유기막(613)을 기판 전체면에 막형성한다(도 7a). 여기에서는, 플루오로알킬실란(FAS)을 슬릿 코팅법에 의해 형성했지만, 재료, 형성방법은 이것에 한정되는 것이 아니다. 이때, FAS는 단분자막이기 때문에, 그 막두께는 수 nm정도가 된다.
이때, 유기막(613)은, CF4가스 또는 CHF3가스를 사용한 플라즈마처리에 의해 형성해도 된다. 이 경우, 희가스계의 가스로 희석한 혼합 가스를 이용하여도 된다.또한 불소를 함유한 가스이면, 상기 가스에 한정되지 않는다.
다음에, 층간절연막의 사이의 콘택홀을 형성해야 할 부분에, 마스크 패턴(614)(실시형태 2 및 3의 제3의 마스크 패턴에 해당)을 선택적으로 형성한다(도 7b). 마스크 패턴(614)은, 액적토출법에 의해 선택적으로 형성하는 것이 바람직하 다. 여기에서, 마스크 패턴(614)으로서는, PVA(폴리비닐알코올)을 사용했지만, 이것에 한정되는 것이 아니라, 예를 들면, 다른 수용성수지나, 폴리이미드, 아크릴, 실록산 등의 유기수지를 사용할 수 있다.
다음에, 마스크 패턴(614)을 마스크로 하여서, 유기막(613)을 제거하고, 섬 형상 유기막(615)을 형성했다(도 7b). 유기막(613)의 제거방법으로서는, O2애싱 또는 대기압 방전 플라즈마를 사용하는 것이 바람직하지만, 이것에 한정되는 것이 아니다. 예를 들면, UV오존처리, 레이저 처리 등을 채용할 수 있다.
다음에, PVA로 이루어진 마스크 패턴(614)을, H2O(수세처리)에 의해 제거한다(도 7c). 이때, 폴리이미드나 아크릴을 사용한 경우에는, N300박리액이나 710박리액에 의해 간단하게 제거할 수 있다. 물론, 애싱이나 식각에 의해 제거해도 된다.
이때, 여기에서는, 마스크 패턴(614)을 제거했지만, 마스크 패턴(614)이, 후에 형성되는 층간절연막에 대하여 발액성을 갖는 경우에는, 마스크 패턴(614)은 남겨 두어도 된다. 또한 마스크 패턴(614)이 발액성을 갖지 않고 있는 경우이어도, 마스크 패턴(614) 형성후, CF4플라즈마처리 등을 함으로써, 발액성을 얻을 수 있다. 예를 들면, PVA 등의 수용성수지에 대하여 CF4 플라즈마처리를 함으로써, 층간절연막으로서 사용되는 폴리이미드, 아크릴, 실록산 등의 유기수지에 대하여, 발액성을 얻을 수 있다.
다음에, 유기수지로 이루어진 층간절연막(616)을, 기판 전체면에 도포형성한다. 여기에서는, 내열성을 갖는 실록산 수지를 사용했지만, 이것에 한정되는 것이 아니라, 폴리이미드, 아크릴 등의 유기수지를 이용하여도 된다. 이때, 섬 형상 유기막(615)이 형성된 부분에서는, 상기 유기수지가 반발되기 때문에, 섬 형상 유기막 위에는, 층간절연막(616)은 형성되지 않고, 콘택홀(617)이 자기 정합적으로 형성된다(도 7c). 또한, 이 때, 층간절연막(616)의 형상은 테이퍼형이 되기 때문에, 그 후 형성하는 도전막과의 스텝 커버리지를 향상시킬 수 있다. 이때, 섬 형상 유기막(615)은, 그 후 O2애싱이나 대기압 플라즈마 등에 의해 제거한다.
다음에, 층간절연막(616)을 마스크로서, 노출한 게이트 절연막(604)을 식각 제거하여, 콘택홀이 완성된다. 이때, 게이트 절연막(604)의 제거는, 섬 형상 유기막(615)의 제거와 동시에 행하여도 된다.
다음에, 콘택홀(617) 내에, 도전 재료를 함유한 조성물을 액적토출법에 의해 토출 건조 또는 소성을 함으로써, 소스 배선(618a) 및 드레인 배선(618b)(총괄적으로 2nd배선이라고 말하는 경우가 있다.)을 형성한다(도 7d). 상기 소스 배선(618a) 및 드레인 배선(618b)(2nd배선들)은, TFT의 소스 및 드레인전극(624,625)과 접속된다. 이때, 소스 및 드레인 전극(624,625) 위에, 별도로 패시베이션막이 형성되어 있는 경우에는, 층간절연막(616)을 마스크로 하여서 식각 등에 의해 제거하여, 콘택홀이 형성된다. 그 식각은, 하부의 소스 및 드레인 영역을 구성하는 반도체막에 대하여 선택비가 높은 에쳔트를 사용하는 것이 바람직하다. 여기에서, 소스 및 드레인 배선(618a,618b)을 구성하는 도전 재료는, 게이트 전극과 같은 재료를 사용할 수 있다.
이때, 여기에서는, 소스 및 드레인 영역과 소스 및 드레인 배선을 직접 접속 했지만, 사이에 다른 도전층(단층 또는 적층)을 형성해도 된다.
이와 같이 하여, 톱 게이트형 TFT(여기에서는, 역 스태거형)을 얻을 수 있다. 이때, 여기에서는, 본 발명에 따른 콘택홀의 형성방법을 적극적으로 이용하고, 소스 및 드레인 전극을 형성한 후에, 본 발명에 따른 방법으로 콘택홀을 형성하고, 또한 소스 및 드레인 배선을 형성했다. 그러나, TFT를 형성하는데 있어서는, 이 방법으로 한정되는 것이 아니고, 소스 및 드레인 전극이 배선의 기능을 겸하여도 된다. 이 경우에는, 소스 및 드레인 배선(118a, 118b)은 불필요해진(도 6d가 완성된 TFT의 단면도에 해당함). 또한, 소스 및 드레인 전극은, N형 반도체막을 식각할 때의 소위 금속 마스크로서도 기능한다.
전술한 도 6a-도 6d 및 도 7e-도 7h의 TFT의 제조방법은, 콘택홀의 형성방법을 포함한 점뿐만 아니라, 소스 및 드레인 전극을 금속 마스크로서, N형 반도체막을 분리하고, 소스 및 드레인 영역을 형성하는 점에 있어서도, 신규한 제조방법이다. 따라서, 도 6a-도 6d 및 도 7e-도 7h의 TFT의 제조방법도, 액적토출법을 적극적으로 사용하고, 저비용으로 스루풋이나 수율이 높은 반도체장치의 제조방법을 제공할 수 있다.
(실시예 1)
본 실시예에서는, 주로 도 9a, 도 9b, 도 10a, 도 10b, 도 11a-도 11e 및 도 12a-도 12c를 참조하여 본 발명을 사용한 액티브 매트릭스형 EL발광 장치의 제조방법에 관하여 설명한다.
유기 화합물 또는 무기화합물을 함유한 층으로 이루어진 발광소자(대표적으로는, 일렉트로루미네센스(EL: Electro Luminescence)을 이용한 발광소자)를, 박막트랜지스터(TFT)로 구동시킬 경우, 도 9a, 도 9b에 나타낸 것처럼 화소영역에 설치되는 스위칭용 TFT의 ON 전류의 변동을 억제하기 위해서, 구동용 TFT를 구비한, 적어도 2개의 트랜지스터형 구조를 갖는 것이 일반적이다.
여기에서, 상기 발광소자는, 한 쌍의 전극간에 캐리어 수송 특성의 다른 유기 화합물 또는 무기화합물을 함유한 발광층을 적층해 한쪽의 전극으로부터는 정공을 주입하고, 다른쪽의 전극에서는 전자를 주입할 수 있게 형성되고, 한쪽의 전극에서 주입된 정공과, 다른쪽의 전극으로부터 주입된 전자가 재결합해서 발광중심을 여기하고, 그것이 기저상태로 돌아갈 때에 빛을 방출하는 현상을 이용한 소자이다.
이때, 도 9b는 발광소자를 순 스태거형구조로 한 경우의 회로도이며, 여기에서 순 스태거형구조란, 구동용 TFT(1602)의 화소전극이 정공주입전극(양극)이 되는 경우를 말한다. 이때, 도 10b는 발광소자를 역 스태거형구조로 한 경우의 회로도이며, 여기에서 역 스태거형구조란, 구동용 TFT(1602)의 화소전극이 전자주입전극(음극)이 되는 경우를 말한다.
또한, 도 9b의 도면부호 1601은 스위칭용 TFT이고, 화소에 흐르는 전류의 ON/OFF를 제어하는 것이다. 여기에서, 도 9b로부터도 알 수 있듯이, 스위칭용 TFT(1601)의 드레인 배선(또는 소스 배선)은, 구동용 TFT(1602)의 게이트 전극층과 접속된 구성이 되지만, 게이트 전극층과 2nd 배선(1605, 1608)(소스 배선 또는 드레인 배선)의 층과의 사이에는, 게이트 절연막이나 반도체층이 존재하기 때문에, 구동용 TFT(1602)의 게이트 전극층(1609)과, 스위칭용 TFT(1601)의 드레인 배선(1608)(또는 소스 배선)은, 콘택홀과 같은 개공부(1610)를 통해서 전기적으로 접속된다(도 9a 참조). 이때, 이상의 부호는, 도 10a 및 도 10b에서도 마찬가지이다. 또한 도 9a, 도 9b 및 도 10a, 도 10b에 있어서, 도면부호 1611은, 커패시터를 보이고 있지만, 이 위치는 이 영역에 한정되지 않는다. 도면부호 1607은 전원선, 1606은 게이트선, 1603은 발광소자를 나타낸다.
본 발명을 사용한 발광장치 및 그 제조방법에 대해서, 도 11a-도 11e를 참조해서 설명한다. 도 11a-도 11e는, 도 9a, 도 9b 또는 도 10a, 도 10b의 X-X'(스위칭용 TFT측), Y-Y'(구동용 TFT측)의 단면구조를 나타낸 것이다.
우선, 기판(1100)상의 적어도 게이트 전극층이 형성되는 부분에, 티타늄(Ti), 산화티탄(TiOx)등의 소위 광촉매물질이나, 폴리이미드, 아크릴이나, 실록산 등의 내열성수지를 형성한다(도면에는 나타내지 않는다). 또는, 플라즈마처리를 시행해도 된다. 이것들의 전처리에 의해, 후에 도전 재료를 함유한 조성물을 토출함으로써 형성되는 도전막(여기에서는 게이트 전극층(1101, 1102))과 기판(1100)의 밀착성을 높일 수 있다. 또한 산화티탄을 형성한 경우에는, 빛의 투과율을 향상시킬 수 있다. 산화티탄은 직접 형성해도 되고, 티타늄을 막형성한 후에, 도전막을 소성할 때에 동시에 소성하여도 얻을 수 있다. 이때, 티타늄, 산화티탄 이외에도, 티탄산스트론튬(SrTiO3), 셀렌화카드뮴(CdSe), 탄탈산칼륨(KTaO3), 카드뮴 설파이드(CdS), 산화지르코늄(ZrO2), 산화니오브(Nb2O5), 산화아연(ZnO), 산화철(Fe 2O3), 산 화텅스텐(WO3)등의 광촉매물질을 형성해도 된다. 상기 전처리는, 기판과 도전막의 밀착성을 향상시키기 위해서, 가능한 한 행하는 것이 바람직하다.
다음에, 기판(1100) 위에, 상기 전처리를 행한 경우에는, 그 처리가 시행된 부분의 위쪽에, 제1의 도전 재료를 함유한 조성물을 토출함으로써, 스위칭용 TFT의 게이트 전극층(1101), 구동용 TFT의 게이트 전극층(1102)을 형성한다. 여기에서, 게이트 전극층이란, 적어도 TFT의 게이트 전극부를 포함한 일층 또는 다층의 도전체로 이루어진 층을 가리킨다. 게이트 전극층은, 해당 조성물을 토출한 후, 해당 조성물에 대하여 100℃, 3분간의 건조를 행하고, 또한 질소 또는 산소분위기하에서, 200～350℃로 15분간～30분간의 소성을 함으로써 형성되지만, 이 조건에 한정되는 것이 아니다.
또한, 제1의 도전 재료로서는, 도전막의 기능에 따라 여러 가지 재료를 선택할 수 있지만, 대표적인 것으로서, 은(Ag), 동(Cu), 금(Au), 니켈(Ni), 백금(Pt), 크롬(Cr), 주석(Sn), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 레늄(Re), 텅스텐(W), 알루미늄(Al), 탄탈(Ta), 인듐(In), 텔루늄(Te), 몰리브덴(Mo), 카드뮴(Cd), 아연(Zn), 철(Fe), 티타늄(Ti), 실리콘(Si), 게르마늄(Ge), 지르코늄(Zr), 바륨(Ba), 안티몬 납, 산화 주석?안티몬, 불소 도핑 산화아연, 탄소, 흑연, 글래시 카본, 리튬, 베릴륨, 나트륨, 마그네슘, 칼륨, 칼슘, 스칸듐, 망간, 지르코늄, 갈륨, 니오브, 나트륨-칼륨합금, 마그네슘-동 혼합물, 마그네슘-은 혼합물, 마그네슘-알루미늄 혼합물, 마그네슘-인듐 혼합물, 알루미늄-산화알루미늄 혼합물, 리튬-알루미늄 혼합물 등, 할로겐화은의 미립자 등, 또는 분산성 나노 입자,혹은, 투명 도전막으로서 사용할 수 있는 산화인듐 주석(ITO:Indium Tin Oxide), 산화아연(ZnO:Zimc Oxide), 갈륨을 첨가한 산화아연(GZO), 산화인듐에 2～20%의 산화아연을 혼합한 산화인듐아연(IZO:Indium zinc Oxide), 유기 인듐, 유기 주석, 질화티타늄 등을 사용할 수 있다.
또한, 특히 투명도전막으로서 사용할 수 있는 재료에 대해서는, 실리콘(Si) 또는 산화실리콘(SiOx)을, 상기 도전 재료에 함유시켜서 사용해도 된다. 예를 들면, ITO에 산화실리콘을 함유시킨 도전 재료(보통 "ITO-SiOx"라고 칭해지지만, 여기서는 편의적으로 ITSO 또는 NITO라고 부른다.)를 사용할 수 있다. 또한, 이것들의 도전 재료로 이루어진 층을 적층시켜서 원하는 도전막을 형성해도 된다.
또한, 액적토출수단에 사용하는 노즐의 지름은, 0.1～50㎛(적합하게는, 0.6～26㎛)로 설정하고, 노즐로부터 토출되는 조성물의 토출량은 0.00001pl～50pl(적합하게는, 0.0001～10pl)로 설정한다. 이 토출량은, 노즐의 지름의 크기에 비례해서 증가한다. 또한, 피처리물과 노즐 토출구과의 거리는, 원하는 부분에 적하하기 위해서, 가능한 한 근접시켜 두는 것이 바람직하고, 적합하게는 0.1～2mm정도로 설정한다.
이때, 토출구로부터 토출하는 조성물은, 비저항값을 고려하여, 금, 은, 동의 어느 하나의 재료를 용매에 용해 또는 분산되게 한 것을 사용하는 것이 바람직하다. 더 바람직하게는, 저저항의 은 또는 동을 사용하여도 된다. 그러나, 동을 사용하는 경우에는, 불순물이 침투하는 것을 막기 위해서 장벽막을 설치하면 된다. 용매는, 아세트산 부틸, 아세트산 에틸 등의 에스테르류, 이소프로필 알콜, 에탄올 등의 알코올류, 메틸에틸케톤, 아세톤 등의 유기용제 등을 사용하면 된다. 여기에서, 동을 배선으로서 사용하는 경우의 장벽막으로서는, 질화실리콘, 산화질화실리콘, 질화알루미늄, 질화티타늄, 질화탄탈(TaN)등 질소를 함유한 절연성 또는 도전성의 물질을 사용하면 되고, 이것들을 액적토출법으로 형성해도 된다.
이때, 액적토출법에 사용하는 조성물의 점도는 300mPa?s이하가 적합하고, 이것은, 건조를 방지하고, 토출구로부터 조성물을 원활하게 토출할 수 있도록 하기 위함이다. 이때, 사용하는 용매나 용도에 맞추어, 조성물의 점도, 표면장력 등은 적절하게 조정하면 된다. 일례로서, ITO, ITSO, 유기 인듐, 유기 주석을 용매에 용해 또는 분산되게 한 조성물의 점도는 5～50mPa?s, 은을 용매에 용해 또는 분산되게 한 조성물의 점도는 5～20mPa?s, 금을 용매에 용해 또는 분산되게 한 조성물의 점도는 10～20mPa?s이다.
각 노즐의 지름이나 원하는 패턴 형상 등에 의존하지만, 노즐의 막힘 방지나 고정세 패턴의 제조를 위해, 도전 재료의 입자의 지름은 되도록이면 작은 쪽이 바람직하고, 적합하게는 입경 0.1㎛이하가 바람직하다. 조성물은, 전해법, 아토마이즈법 또는 습식환원법 등의 공지의 방법으로 형성되는 것으로, 그 입자 사이즈는, 일반적으로 약 0.5～10㎛이다. 단, 가스중 증발법으로 형성하면, 분산제로 보호된 나노 분자는 약 7nm로 미세하고, 또 이 나노 입자는, 피복제를 이용하여 각 입자의 표면을 덮으면, 용제중에 응집이 없고, 실온에서 안정되게 분산되고, 액체와 거의 동일한 작용을 나타낸다. 따라서, 피복제를 사용하는 것이 바람직하다.
또한, 일도전 재료의 주위를 다른 도전 재료로 덮은 입자를 함유한 조성물을 토출형성하고, 게이트 전극층을 형성해도 된다. 이때, 양 도전 재료의 사이에 버퍼층을 설치해 두는 것이 바람직하다. 예를 들면, Cu의 주위를 Ag로 덮은 입자에서, Cu와 Ag의 사이에 Ni 또는 NiB(니켈 붕소)로 이루어진 버퍼층을 설치한 입자구조를 들 수 있다.
이때, 도전 재료를 함유한 조성물의 소성 공정에 있어서, 분압비로 10～30%의 산소를 혼합시킨 가스를 적극적으로 사용함으로써, 게이트 전극층을 구성하는 도전막의 저항율을 하강시키고, 또한, 해당 도전막의 박막화 및 평활화를 꾀할 수 있다. Ag와 같은 도전 재료를 함유한 나노 페이스트는, 도전 재료를 유기용제에 분산 또는 용해시킨 것이지만, 그 외에도 분산제나, 바인더라고 불리는 열경화성수지가 포함되어 있다. 특히, 바인더에 관해서는, 소성시에 크랙이나 불균일한 담금질 얼룩짐이 발생하는 것을 방지하는 작용을 갖는다. 그리고, 건조 또는 소성 공정에 의해, 유기용제의 증발, 분산제의 분해 제거 및 바인더에 의한 경화 수축이 동시에 진행됨으로써, 나노 입자끼리 융합하고, 나노 페이스트가 경화한다. 이때, 나노 입자는, 수 십～백 수십 nm까지 성장하고, 근접하는 성장 입자끼리 융착 및 서로 연쇄함으로써, 금속연쇄체를 형성한다. 한편, 남은 유기성분의 거의 (약 80～90%)는, 금속연쇄체의 외부에 밀어내져, 결과적으로, 금속연쇄체를 함유한 도전막과, 그 외측을 덮는 유기성분으로 이루어진 막이 형성된다. 그리고, 유기성분으로 이루어진 막은, 나노 페이스트를 질소 및 산소를 함유한 분위기하에서 소성할 때에, 기체중에 함유되는 산소와, 유기성분으로 이루어진 막중에 함유되는 탄소나 수소 등이 반응함으로써, 제거할 수 있다. 또한 소성 분위기하에서 산소가 포함되어 있지 않은 경우에는, 별도로, 산소 플라즈마처리 등에 의해 유기성분으로 이루어진 막을 제거할 수 있다. 이와 같이, 나노 페이스트를 질소 및 산소를 함유한 분위기하에서 소성 또는 건조 후 산소 플라즈마로 처리함으로써, 유기성분으로 이루어진 막은 제거되기 때문에, 잔존한 금속연쇄체를 함유한 도전막의 평활화, 박막화, 저저항화를 꾀할 수 있다.
이때, 도전 재료를 함유한 조성물을 감압상태에서 토출함으로써 조성물중의 용매가 휘발하기 때문에, 후의 가열처리(건조 또는 소성)시간을 단축할 수도 있다.
또한, 상기 건조 및 소성 공정과 아울러, 또한 표면을 평활화 및 평탄화하기 위한 처리를 행해도 된다. 그 처리로서는, CMP(화학적 기계적연마)법이나, 그 도전막 위에 평탄성을 갖는 절연막을 형성한 후에, 식각함으로써 해당 도전막을 평탄화하는 방법(에치백법이라고 불린다.)등을 사용할 수 있다.
이때, 기판으로서는, 유리 기판, 석영기판, 알루미나 등의 절연 물질로 형성되는 기판, 후속 공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 이 경우, 산화실리콘(SiOx), 질화실리콘(SiNx), 산화질화실리콘(SiOxNy)(x>y), 질화산화실리콘(SiNxOy)(x>y) 등 (x, y=1, 2...), 기판측으로부터 불순물 등의 확산을 방지하기 위한 하지 절연막을 형성해 두어도 된다. 또한, 스테인레스 등의 금속 또는 반도체기판 등의 표면에 산화실리콘이나 질화실리콘 등의 절연막을 형성한 기판 등도 사용할 수 있다.
다음에, 게이트 전극층(1101,1102) 위에 게이트 절연막(1103)을 형성한다. 게이트 절연막(1103)은 플라즈마 CVD법 또는 스퍼터링법 등의 박막형성법을 사용하고, 질화실리콘, 산화실리콘, 질화산화실리콘 또는 산화질화실리콘을 함유한 막을, 단층으로 또는 적층시켜서 형성하는 것이 바람직하다. 여기에서는, 기판(1100)측으로부터 산화실리콘막, 질화실리콘막, 산화실리콘막의 3층 구조라고 했지만, 이 구조, 재료, 방법에 한정되는 것이 아니다.
다음에, 게이트 절연막(1103) 위에, 반도체막을 형성한다. 반도체막으로서는, 비결정질 반도체, 결정성 반도체 또는 세미 비결정질 반도체로 형성한다. 모두 실리콘, 실리콘?게르마늄(SiGe)등을 주성분으로 하는 반도체막을 사용할 수 있다. 또한, 반도체막은, 플라즈마 CVD법 등에 의해 형성할 수 있다. 이때, 반도체막의 막두께는, 10～100nm로 하는 것이 바람직하다.
여기에서, 상기 세미 비결정질 반도체 중, SAS(세미 비결정질 실리콘)에 대해서 간단하게 설명한다. SAS는, 규화물 기체를 글로우 방전 분해함으로써 얻어진다. 대표적인 규화물 기체로서는, SiH4이고, 그 밖에도 Si2H6, SiH2 Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다. 이 규화물 기체를 수소, 수소와 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 일종 또는 복수종의 희가스 원소로 희석해서 사용함으로써 SAS의 형성을 용이하게 할 수 있다. 희석율은 10배～1000배의 범위에서 규화물 기체를 희석하는 것이 바람직하다. 물론, 글로우 방전 분해에 의한 피막의 반응생성은 감압 상태에서 행하지만, 압력은 개략 0.1Pa～133Pa의 범위에서 행하여도 된다. 글로우 방전을 형성하기 위한 전력은 1MHz～120MHz, 바람직하게는 13MHz～ 60MHz의 고주파전력을 공급하면 된다. 기판가열온도는 300℃ 이하가 바람직하고, 100～200℃의 기판 가열온도가 추장된다.
또한, 규화물 기체중에, CH4, C2H6 등의 탄화물기체, GeH4, GeF4 등의 게르마늄화 기체를 혼입시켜서, 에너지 대역폭을 1.5～2.4eV 또는 0.9～1.1eV로 조절해도 된다.
또한, SAS는, 가전자 제어를 목적으로 한 불순물원소를 의도적으로 첨가하지 않을 때에 약한 N형 도전성을 나타낸다. 이것은, 비결정질 반도체를 막형성 할때 보다도 높은 전력의 글로우 방전을 행하기 위해서 산소가 반도체막중에 혼입하기 쉽기 때문이다. 거기에서, TFT의 채널 형성영역을 설치하는 제1의 반도체막에 대해서는, P형 도전성을 부여하는 불순물원소를, 이 막형성과 함께, 혹은 막형성 후에 첨가함으로써 한계치 제어를 하는 것이 가능해진다. P형 도전성을 부여하는 불순물원소로서는, 대표적으로는 붕소이고, B2H6, BF3 등의 불순물기체를 1ppm～1000ppm의 비율로 규화물 기체에 혼입시키면 된다. 예를 들면, P형 도전성을 부여하는 불순물원소로서 붕소를 사용하는 경우, 해당 붕소의 농도를 1×1014～6×1016atoms/cm3 라고 하면 된다. 이때, 상기 SAS에서 채널 형성영역을 구성함으로써 1～10cm2/V?sec의 전계효과 이동도를 얻을 수 있다.
또한, 결정성 반도체막은, 비결정질 반도체막을 니켈 등의 촉매를 함유한 용액으로 처리한 후, 500～750℃의 열결정화공정에 의해 결정질 실리콘 반도체막을 얻고, 또한 레이저 결정화를 행해서 결정성의 개선을 시행하여 얻을 수 있다.
또한 디실란(Si2H6)과 플루오르화 게르마늄(GeF4)의 원료 가스로서, LPCVD(감압 CVD)법에 의해, 다결정 반도체막을 직접 형성함으로써도, 결정성 반도체막을 얻을 수 있다. 가스 유량비는, Si2H6/GeF4=20/0.9, 막형성 온도는 400～500℃, 캐리어 가스로서 He 또는 Ar를 사용했지만, 이것에 한정되는 것은 아니다.
다음에, 반도체막 위에, N형 반도체막을 형성한다. 여기에서, N형 불순물원소로서는, 비소(As), 인(P)을 사용할 수 있다. 예를 들면, N형 반도체막을 형성하는 경우, SiH4, H2, PH3(포스핀)의 혼합 가스를, 플라즈마 CVD법을 이용하여 글로우 방전 분해함으로써, N형(n+) 실리콘막을 형성할 수 있다. 또한, N형 반도체막 대신에, 붕소(B)와 같은 P형 불순물원소를 함유한 반도체막을 이용하여도 된다.
다음에 N형 반도체막 위에, 제2의 도전 재료를 함유한 조성물을 토출함으로써, 소스 전극(1106, 1130) 및 드레인 전극(1107, 1140)을 형성한다. 제2의 도전 재료, 도전 입자구조, 토출조건, 건조, 소성 조건 등으로서는, 상기 제1의 도전 재료로 나타낸 것 중에서 적절하게 채용할 수 있다. 이때, 제1 및 제2의 도전 재료나 입자구조는 동일하여도 되고 달라도 된다.
이때, 도면에는 나타내지 않았지만, N형 반도체막 위에, 제2의 도전 재료를 함유한 조성물을 토출하기 전에, N형 반도체막과, 소스 및 드레인 전극의 밀착성을 향상시키기 위한 전처리를 행해도 된다. 이것은, 게이트 전극층을 형성할 때의 전처리와 마찬가지로 행하여도 되지만, 도전성이 있는 재료를 사용할 필요가 있다.
다음에, 소스 및 드레인 전극(1106,1130,1107,1140)을 마스크로 하여서, N형 반도체막을 식각하고, 소스영역(1110, 1112), 드레인 영역(1111, 1113)을 형성한다. 여기에서는, 플라즈마 식각을 채용하고, 식각용 가스로서는, Cl2, BCl3, SiCl4 혹은 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6, NF3, CHF 3 등을 대표로 하는 불소계 가스, 혹은 O2을 사용했지만, 이것들에 한정되는 것이 아니다. 이때, 해당 식각은, 대기압 플라즈마를 이용해서 행할 수도 있다. 이때, 식각 가스로는, CF4과 O2의 혼합 가스를 사용한다. 이때, N형 반도체막을 식각할 때에 반도체막도 식각 제거되어버리므로, 식각비나 시간에는 주의할 필요가 있다. 단, 도 11a에 나타낸 것처럼, 반도체막의 일부가 식각되어도, 채널영역의 반도체막의 두께가 5nm(50Å)이상, 바람직하게는 10nm(100Å)이상, 더욱 바람직하게는 50nm(500Å)이상이면, TFT로서 충분한 이동도를 확보할 수 있다.
다음에, 반도체막의 채널 영역이 되는 부분의 위쪽에, 절연막(1115)을 액적토출법에 의해 형성한다. 절연막(1115)은, 채널 보호막으로서 기능하기 때문에, 토출하는 조성물로서는, 실록산 등의 내열성수지, 아크릴, 벤조시클로부텐, 폴리아미드, 폴리이미드, 벤조이미다졸 또는 폴리비닐알코올 등의 내식각성, 절연성을 갖는 것을 선택한다. 적합하게는, 실록산, 폴리이미드를 사용하면 된다. 또한 채널 영역을 과식각으로부터 보호하기 위해서, 절연막(1115)의 두께는 100nm이상, 바람직하게는 200nm이상의 두께로 하는 것이 바람직하다. 따라서, 도면에는 나타내지 않았지만, 절연막(1115)은, 소스 및 드레인 전극 위에 고조되도록 형성해도 된다.
다음에, 소스 및 드레인 전극(1106,1130; 1107,1140) 및 절연막(1115)을 마 스크로 하여서 반도체막을 식각하고, 섬 형상 반도체막(1116, 1118)을 형성한다. 여기에서는, 플라즈마식각을 채용하고, 식각용 가스로서는, Cl2, BCl3, SiCl4 혹은 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6, NF3, CHF3 등을 대표로 하는 불소계 가스, 혹은 O2을 사용했지만, 이것들에 한정되는 것이 아니다. 이때, 그 식각은, 대기압 플라즈마를 이용해서 행할 수도 있다. 이때, 식각 가스로서는, CF4와 O2의 혼합 가스를 사용하는 것이 좋다. 이때, 섬 형상 반도체막 중 채널 영역의 위쪽에는, 채널 보호막인 절연막(1115)이 형성되어 있기 때문에, 상기 식각 공정으로, 과식각에 의한 손상을 받지 않는다. 이것에 의해, 안정한 특성과 고이동도를 갖는 채널 보호형(채널 스톱퍼형)TFT를, 레지스트 마스크를 일체 사용하지 않고 제조할 수 있다.
또한, 소스 및 드레인 전극(1106,1130,1107,1140)에 접하고, 제3의 도전 재료를 함유한 조성물을 토출하여 소스 및 드레인 배선(1121～1123)을 형성한다. 여기에서, 소스 및 드레인 배선과 함께 배선(1120)을 형성한다. 배선(1120)은, 게이트-드레인간의 콘택홀을 형성할 때의 마스크로서의 기능과, 게이트-드레인간 배선으로서의 기능을 겸하고 있다.
이때, 제3의 도전 재료, 도전 입자구조, 토출조건, 건조, 소성 조건 등으로서는, 상기 제1의 도전 재료에서 나타낸 것으로부터 적절하게 채용할 수 있다. 이때, 제2 및 제3의 도전 재료나 입자구조는 동일하여도 되고, 달라도 된다. 또한 화소전극은, 액적토출법에 의해 형성하는 것이 바람직하고, 재료로서는, ITO, ITSO, ZnO, GZO, IZO, 유기 인듐, 유기 주석 등의 투광성 도전막을 채용하는 것이 바람직하다.
이때, 도면에는 나타내지 않았지만, 소스 배선(1121, 1123) 및 드레인 배선(1122)을 형성할 때에도, 하층과의 밀착성을 향상시키기 위한 전처리를 행해도 된다. 이것은, 게이트 전극층(1101, 1102)을 형성할 때의 전처리와 마찬가지로 행하여도 된다.
다음에, 배선(1120, 1122)을 마스크로 하여서, 게이트 절연막(1103)을 식각 제거하고, 콘택홀을 형성한다. 여기서는, 플라즈마 식각을 사용하고, 식각용 가스로서는, Cl2, BCl3, SiCl4 혹은 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6, NF3, CHF3 등을 대표로 하는 불소계 가스 혹은 O2을 사용했지만, 이것들에 한정되는 것이 아니다. 이때, 그 식각은, 대기압 플라즈마를 이용해도 된다. 그 후에, 제4의 도전 재료를 함유한 조성물을 토출하고, 콘택홀을 메우고, 게이트-드레인간을 접속하기 위한 도전체(1125)를 형성한다. 이때, 제3의 도전 재료, 도전 입자구조, 토출조건, 건조, 소성 조건 등으로서는, 상기 제1의 도전 재료에서 나타낸 것에서 적절하게 채용할 수 있다. 이때, 제3 및 제4의 도전 재료나 입자구조는 동일하여도 되고, 달라도 된다.
이때, 도면에는 나타내지 않았지만, 소스 및 드레인 배선(1121-1123) 위에, TFT 위쪽으로부터의 불순물의 확산 등을 방지하기 위한 패시베이션막을 형성해 두는 것이 바람직하다. 패시베이션막은, 플라즈마 CVD법 또는 스퍼터링법 등의 박막 형성법을 사용하고, 질화실리콘, 산화실리콘, 질화산화실리콘, 산화질화실리콘, 산화질화알루미늄, 또는 산화알류미늄, 다이아몬드형 카본(DLC), 질소함유 탄소(CN), 그 밖의 절연성 재료를 이용하여 형성할 수 있다. 또한, 채널 보호막으로 같은 재료를 이용하여도 되고, 또한, 이것들의 재료를 적층시켜서 형성해도 된다. 이때, 그 패시베이션막은, 절연체 재료의 미립자를 함유한 조성물을 액적토출법에 의해 토출하여서도 형성할 수 있다.
다음에, TFT의 소스 및 드레인 전극 위에, 발액성재료(1162)를 액적토출법, 스핀 코팅법, 슬릿 코팅법, 스프레이법 등에 의해 형성하고, 콘택홀을 형성하고 싶은 부분에, PVA나 폴리이미드 등으로 이루어진 마스크(1163)를 형성한다(도 11a 참조). 발액성재료(1162)의 재료로서는, FAS(플루오로알킬실란) 등의 불소계 실란커플링제를 사용할 수 있다. PVA이나 폴리이미드 등의 마스크(1163)는 액적토출법으로 선택적으로 토출하여도 된다.
다음에, PVA 등을 마스크로 하여서 발액성 재료(1162)를 제거한다(도 11b). 또한 발액성재료(1162)는, O2애싱이나 대기압 플라즈마에 의해 제거할 수 있다. 그 후, 마스크(1163)는, PVA의 경우에는 수세처리에 의해, 폴리이미드일 경우에는, N300박리액 등에 의해 제거한다.
다음에, 콘택홀이 형성되는 부분에 발액성재료(1162)를 남긴 상태에서, 평탄화막(1151)을 액적토출법이나 스핀 도포법 등에 의해 형성한다(도 11c). 이때, 콘택홀이 형성되는 부분에는, 발액성재료(1162)가 존재하므로, 그 위쪽에 평탄화막이 형성되는 경우는 없다. 또한 콘택홀 형상이 역 테이퍼가 될 우려도 생기지 않는다. 평탄화막(1151)으로서는, 아크릴, 폴리이미드, 폴리아미드 등의 유기수지 또는 실록산계 재료를 출발 재료로서 형성된 Si-O결합과 Si-CHx결합을 함유한 절연막을, 액적토출법으로 선택적으로 형성하는 것이 바람직하다. 평탄화막(1151)을 형성한 후, 발액성재료(1162)는, O2애싱이나 대기압 플라즈마에 의해 제거한다. 이때, 패시베이션막이 형성되어 있는 경우에는, 그것도 제거한다.
그 후에, 또한, 평탄화막 위에, 콘택홀을 거쳐서 소스 전극 또는 드레인 전극과 접속되는 화소전극(1126)을 액적토출법에 의해 형성한다(도 11d). 이때, 화소전극은, 빛을 투과하는 것인가 아닌가에 따라, ITO, ITSO 등의 투명 도전재료나, MgAg 등의 반사성 도전 재료를 선택한다. 이때, 화소전극이 ITO나, ITSO의 경우에, 질화실리콘막으로 이루어진 장벽막(1150)을 형성함으로써 발광 효율을 향상시킬 수도 있다.
또한, 화소전극(1126) 위에, 유기수지막, 무기절연막을 이용하여 형성된 격벽(1127)을 액적토출법에 의해 선택적으로 형성한다. 격벽(1127)으로서는, 실록산 등의 내열성수지, 폴리이미드, 아크릴 등의 수지를 사용하는 것이 바람직하다. 특히, 실록산을 사용함으로써, 후의 진공 베이크 공정을 고온에서 행할 수 있고, EL 소자에 악영향을 끼치는 수분을 충분하게 제거할 수 있다. 이때, 격벽(1127)은, 선택적으로 형성됨으로써, 개구부를 가지고 있어, 해당 개구부에 있어서 화소전극(1126)이 노출되어 있다. 이때, 해당 개구부를 형성할 때, 본 발명의 콘택홀의 형성방법을 채용해도 된다.
다음에, 격벽(1127)의 개구부에 있어서 화소전극(1126)에 접하도록, 유기 화 합물을 함유한 층(1128)(전계발광층)을 형성한다. 유기 화합물을 함유한 층(1128)은, 단수의 층으로 구성해도 되고, 복수의 층을 적층시켜서 구성해도 된다. 복수의 층으로 구성하는 경우, 반도체소자측(화소전극측)으로부터 보아서, (1) 양극, 홀 주입층, 홀 수송층, 발광층, 전자수송층, 음극, (2) 양극, 홀 주입층, 발광층, 전자수송층, 음극, (3) 양극, 홀 주입층, 홀 수송층, 발광층, 전자수송층, 전자주입층, 음극, (4) 양극, 홀 주입층, 홀 수송층, 발광층, 홀 블록킹층, 전자수송층, 음극, (5) 양극, 홀 주입층, 홀 수송층, 발광층, 홀 블록킹층, 전자수송층, 전자주입층, 음극 등의 소자구조로 하면 좋다. 이것은, 소위 순 스태거형라고 불리는 구조에서, 화소전극(1126)은, 양극으로서 기능한다. 한편, 음극 반도체소자측(화소전극측)으로부터 보아서, 음극이 먼저 올 경우에는, 역 스태거형구조라고 불려, 화소전극(1126)은 음극으로서 기능한다.
다음에, 유기 화합물층(1128)을 덮도록, 전자 주입전극(1129)(음극)을 형성한다. 이것은, 순 스태거형 구조일 경우이고, 역 스태거형구조일 경우에는 양극을 형성한다. 전자 주입전극(1128)은, 일함수가 작은 공지의 재료, 예를 들면 Ca, Al, CaF, MgAg, AILi 등을 사용할 수 있다. 격벽(1127)의 개구부에 있어서, 정공 주입전극(화소전극)(1126)과 유기 화합물층(1128)과 전자주입 전극(1129)이 중첩됨으로써 발광소자가 형성된다(도 11e).
이때, 실제로는, 도 11e의 상태까지 완성되면, 또한 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(라미네이트 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다. 본 실시예에서는, 소자는, 절연물(1152)을 통해서 봉지 기판(2153)으로 밀봉된다.
이상의 공정에 의해, EL 발광장치가 완성된다. 이때, EL발광장치에 사용하는 TFT는, 본 실시예의 구성에 한정되는 것이 아니다.
이때, 본 실시예의 EL발광장치는, 도 12a에 나타낸 톱 이미션형 발광장치, 도 12b에 나타내는 보텀 이미션형 발광장치, 도 12c에 나타내는 듀얼 이미션형 발광 장치 중 어디에 대해서도 적용할 수 있다.
우선, 듀얼 이미션형 발광장치의 경우부터 설명한다. 이 경우, 정공 주입전극(1226)의 재료로서는, ITO, ITSO, ZnO, IZO, GZO등의 투명도전막을 사용할 수도 있다. 또한, 양극(정공주입전극)(1226)으로서 ITSO를 사용하는 경우에는, 농도가 다른 산화실리콘을 함유한 ITSO를 적층시켜 형성해도 된다. 바람직하게는, 하부ITSO층(소스 또는 드레인 배선측)의 산화실리콘 농도를 저농도로, 상부 ITSO층(발광층측)의 산화실리콘 농도를 고농도로 하는 것이 좋다. 이에 따라, TFT와의 접속간의 저저항을 유지하면서, EL층에의 정공주입 효율을 높일 수 있다. 물론, 다른 재료와 ITSO의 적층구조(예를 들면, 하부 ITO층과 상부 ITSO층의 적층구조)로 하여도 되고, 다른 재료끼리를 적층시켜도 된다.
한편, 음극(1243)으로서는, 발광층으로부터의 빛을 투과시키기 위해, 1～10nm의 박 알루미늄막 혹은 Li를 미량으로 함유한 알루미늄막 등을 사용함으로써, 상하에 발광소자(146)로부터의 빛을 추출할 수 있는 듀얼 이미션형 발광장치를 얻을 수 있다(도 12c). 이때, 도면부호 1245, 1241, 1242 및 1244는 각각 봉지 기판, 격벽, 유기화합물층 및 절연물이다.
이때, 음극(1243)으로서, 양극(1226)과 같은 재료, 즉 ITO, 1TSO 등의 투명도전막을 채용해도, 듀얼 이미션형 발광장치를 얻을 수 있다. 이 경우에, 투명도전막에 실리콘 또는 산화실리콘을 함유시켜서 사용해도 되고, 적층구조를 채용해도 된다.
다음에, 톱 이미션형 발광장치의 경우에 대해서, 도 12a를 참조해서 설명한다. 일반적으로는, 도 12b의 보텀 이미션형에서의 양극(정공주입 전극)(1226)과 음극(전자 주입전극)(1243)을 교체하고, 또한 유기 화합물을 함유한 층을 역 스태거형 구조로 하여서 전류제어용 TFT의 극성을 반전시킴으로써(여기에서는, n채널형 TFT를 사용한다.), 기판과 반대측(상측)에 발광소자로부터의 빛을 추출할 수 있는 톱 이미션형 발광장치를 얻을 수 있다. 이때, 도 12a와 같이, 전극 및 유기 화합물을 함유한 층을 역 스태거형로 한 경우, 정공 주입전극(1226)으로서, 산화실리콘 농도의 함유량에 고저의 차이를 설치한 투광성 산화물 도전층의 적층구조를 채용함으로써, 발광효율의 향상, 저소비전력화 등의 효과에 의해, 안정성이 높은 발광장치를 얻을 수 있다. 여기에서, 전자 주입전극(1243)(음극)으로서는, 광 반사성이 있는 금속전극 등을 사용하면 좋다.
이때, 도 12b의 보텀 이미션형에서의 정공 주입전극(1226)과 전자 주입전극(1243)을 교체하지 않아도, 전자 주입전극(1243)(음극)으로서 ITO, ITSO등의 투명도전막을 채용함으로써, 톱 이미션형 발광장치를 얻을 수도 있다. 이 음극에 사용할 수 있는 투명도전막으로서는, 실리콘 또는 산화실리콘을 함유한 것을 이용하여도 되고, 그것들의 다층이어도 된다.
이때, 본 실시예는, 다른 실시예형태, 실시예들과 자유롭게 조합할 수 있다.
(실시예 2)
실시예 1에 의해 제조되는 EL 표시모듈에 의해, EL TV 세트를 완성시킬 수 있다. 도 13은 ELTV 세트의 주요한 구성을 나타내는 블록도를 보이고 있다. EL 표시 패널에는, 표시 패널의 화소부만이 형성되어서 주사선측 구동회로(903)와 신호선측 구동회로(902)가 TAB방식에 의해 실장되는 경우와, 표시 패널의 화소부와 그 주변에 주사선측 구동회로(903)와 신호선측 구동회로(902)가 COG방식에 의해 실장되는 경우와, SAS로 TFT를 형성하고, 표시 패널의 화소부와 주사선측 구동회로(903)를 기판 위에 일체 형성하여 신호선측 구동회로(902)를 별도의 드라이버 IC로서 실장하는 경우 등이 있지만, 어떤 형태로 하여도 된다. 도면부호 901은 EL 표시패널이다.
기타의 외부회로의 구성으로서, 영상신호의 입력측에서는, 튜너(904)에서 수신한 신호 중, 영상신호를 증폭하는 영상신호 증폭회로(905)와, 거기에서 출력되는 신호를 빨강, 초록, 파랑의 각 색에 대응한 색신호로 변환하는 영상신호처리회로와, 그 영상신호를 드라이버 IC의 입력 사양으로 변환하기 위한 컨트롤 회로(907) 등으로 되어 있다. 컨트롤 회로(907)는, 주사선측과 신호선측에 각각 신호가 출력한다. 디지탈 구동하는 경우에는, 신호선측에 신호분할회로(908)를 설치하고, 입력 디지탈 신호를 m개로 분할해서 공급하는 구성으로 하여도 된다.
튜너(904)에서 수신한 신호 중, 음성신호는, 음성신호 증폭회로(909)에 보내 져, 그 출력은 음성신호처리회로(910)를 경과해서 스피커(913)에 공급된다. 제어회로(911)는 수신국(수신 주파수)이나 음량의 제어정보를 입력부(912)로부터 받아서, 튜너(904)나 음성신호처리회로(910)에 신호를 송출한다.
이러한 외부회로를 포함하는 EL모듈을 하우징에 내장하고, 도 25a에 나타낸 것과 같은 TV 세트를 완성시킬 수 있다. EL 표시 모듈에 의해 표시 화면이 형성되고, 기타 부속 설비로서 스피커, 조작 스위치 등이 구비되어 있다. 이와 같이, 본 발명에 의해 TV 세트를 완성시킬 수 있다.
물론, 본 발명은 TV 세트에 한정되지 않고, PC의 모니터를 비롯하여, 철도의 역이나 공항 등에서의 정보표시보드나, 가두에서의 광고 표시보드 등 특히 대면적의 표시매체로서 여러가지 용도에 적용할 수 있다.
(실시예 3)
본 실시예에서는, 주로 도 14 및 도 15a-도 15c를 참조하여 본 발명을 사용한 액티브 매트릭스형 액정표시장치의 제조방법에 관하여 설명한다.
이때, 도 14는 액정표시장치의 일 화소에서의 평면도이다. 도면부호 1501은 스위칭용 TFT로, 화소에 흐르는 전류의 ON/OFF를 제어한다. 여기에서는, 멀티게이트구조로 하였다. 도면부호 1405는, 소스 또는 드레인 배선(2nd배선, 2nd금속 등이라고도 불린다.), 1413은 용량배선으로, 화소전극(1403)과의 사이에서, 커패시터(1411)를 형성하고 있다. 이때, 커패시터(1411)를 형성하는 영역은, 이 영역에 한정되지 않는다. 도면부호 1406은 게이트 배선이다.
본 발명을 사용한 액정표시장치 및 그 제조방법에 관해서, 도 15a-도 15c를 참조해서 설명한다. 도 15a-도 15c는 도 14의 Z-X(구동용 TFT측), X-Y(스위칭용 TFT측)의 단면구조를 나타낸 것이다.
도 15a-도 15c에서의 TFT의 구조 및 제조방법은, 실시예 1과 마찬가지로 했다(도 11a 참조). 이때, 여기에서는, 게이트 전극층(1501, 1502)과 동시에, 단자부의 배선(1540)을 형성했다. 또한, 단자부에서의 게이트 절연막(1503)은, 금속 마스크(1541)를 이용하여 제거하고, 그것에 의해서 형성된 콘택홀에 도전체를 충전시켜, 단자전극(1542)을 형성했다. 물론, 이 콘택홀 형성시도, 본 발명을 이용하여도 된다.
이때, 도면에는 나타내지 않았지만, 소스 및 드레인 배선 위에, TFT 위쪽으로부터의 불순물의 확산 등을 방지하기 위한 패시베이션막을 형성해 두는 것이 바람직하다. 패시베이션막은, 플라즈마 CVD법 또는 스퍼터링법 등의 박막형성법을 사용하고, 질화실리콘, 산화실리콘, 질화산화실리콘, 산화질화실리콘, 산화질화알루미늄 또는 산화알루미늄, 다이아몬드형 카본(DLC), 질소함유 탄소(CN), 그 밖의 절연성 재료를 이용하여 형성할 수 있다. 또한 채널 보호막과 같은 재료를 이용하여도 되고, 또한, 이것들의 재료를 적층시켜서 형성해도 된다.이때, 그 패시베이션막은, 절연체 재료의 미립자를 함유한 조성물을 액적토출법에 의해 토출하여서도 형성할 수 있다.
다음에, TFT의 소스 및 드레인 전극 위에, 발액성재료를 액적토출법, 스핀 코팅법, 슬릿 코팅법, 스프레이법 등에 의해 형성하고, 콘택홀을 형성하고 싶은 영 역에, PVA나 폴리이미드 등으로 이루어진 마스크를 형성한다. 발액성재료의 재료로서는, FAS(플루오로알킬실란)등의 불소계 실란커플링제를 사용할 수 있다. PVA나 폴리이미드 등의 마스크는 액적토출법으로 선택적으로 토출하면 좋다.
다음에, PVA 등을 마스크로 하여서 발액성재료를 제거한다(도 11b). 또한, 발액성재료는, O2애싱이나 대기압 플라즈마에 의해 제거할 수 있다. 그 후에 마스크는, PVA의 경우에는 수세처리에 의해, 폴리이미드일 경우에는, N300박리액 등에 의해 제거한다.
다음에, 콘택홀이 형성되는 부분에 발액성재료를 남긴 상태에서, 평탄화막(1551)을 액적토출법, 스핀 도포법, 슬릿 코팅법 등에 의해 형성한다(도 15b). 이때, 콘택홀이 형성되는 부분에는, 발액성재료(1562)가 존재하므로, 그 위쪽에 평탄화막(1551)이 형성되는 경우는 없다. 또한 콘택홀 형상이 역 테이퍼가 될 우려도 생기지 않는다. 평탄화막으로서는, 아크릴, 폴리이미드, 폴리아미드 등의 유기수지 또는 실록산계 재료를 출발재료로서 형성된 Si-O결합과 Si-CHx결합을 함유한 절연막을, 액적토출법으로 선택적으로 형성하는 것이 바람직하다. 평탄화막(151)을 형성한 후, 발액성재료(162)는, O2애싱이나 대기압 플라즈마에 의해 제거한다. 이때, 패시베이션막이 형성되어 있는 경우에는, 그것도 제거한다.
그 후에, 또한, 평탄화막(1551) 위에, 콘택홀을 통해서 소스 전극 또는 드레인 전극과 접속되는 화소전극(1526)을 액적토출법으로 형성한다. 이때, 화소전극(1526)은, 빛을 투과하는 것인가 아닌가에 따라 ITO, ITSO 등의 투명 도전재료나, MgAg 등의 반사성 도전재료를 선택한다.
또한, TFT기판과 대향기판(1574)의 사이에 액정층(1571)을 삽입시켜, 씰재(1576)로 접착한 상태를 보이고 있다. TFT 기판 위에는 원주형 스페이서(1575)를 형성한다. 원주형 스페이서(1575)는 화소전극(1526) 위에 형성되는 콘택부의 홈에 맞춰서 형성하면 좋다. 원주형 스페이서(1575)는, 사용하는 액정재료에도 의존하지만, 3～10㎛의 높이로 형성한다. 콘택부에서는, 콘택홀에 대응한 오목부가 형성되므로, 이 부분에 맞춰서 원주형 스페이서(1575)를 형성함으로써 액정분자의 배향의 혼란을 막을 수 있다.
TFT 기판 위에는, 배향막(1570)을 형성해 러빙 처리를 행한다. 대향기판(1574)에는 투명도전막(1573), 배향막(1572)을 형성한다. 그 후에, TFT기판 및 대향기판(1574)을 씰재에 의해 접착시켜서 액정을 주입하고, 액정층(1571)을 형성한다. 이상과 같이 하여, 액티브 매트릭스 구동의 액정표시장치를 완성시킬 수 있다.
이때, 액정층(1571)은, 양쪽 기판을 씰재를 통해서 접착시킨 후, 접착시킨 기판(셀)에 설치한 액정주입구의 소정의 한변을 액정에 담그고, 모세관현상에 의해 셀 내부에 주입하는 딥 코팅법(빨아 올리기법)이나, 도 16에 나타낸 것처럼 씰재(328)와 장벽층(329)이 설치된 한쪽의 기판(321)에, 노즐(디스펜서)(326)로부터 액정을 적하하고, 대향기판(330)을 접착하는, 소위 액정적하법을 이용하여 형성할 수 있다. 특히, 액정적하법은, 기판 사이즈가 대면적화한 경우에 유효한 수단이다. 이때, 도 16에서의 장벽층(329)은, 액정분자(327)와 씰재(328)의 화학반응을 방지하기 위해서 설치된 것이다. 양쪽 기판을 접착하는 경우에는, 미리 양쪽기판에 형성 된 얼라인먼트 마커(322 또는 331)를 촬영수단(323)에서 검출하고, CPU(324), 콘트롤러(325)를 거쳐서, 양쪽 기판이 배치된 스테이지(320)를 제어하여 행한다.
다음에, FPC(Flexible Print Circuit)(1544)를, 이방성 도전막(1543)에 의하여 공지의 방법으로 단자전극(1542)과 접착한다. 단자전극(1542)은, 게이트 전극과 동시에 형성된 배선(1540)과 접속되고, 투명 도전막을 이용하여 형성하는 것이 바람직하다.
이상의 공정을 거쳐서, 화소부(654), 구동회로부(653), 단자부(652)로 이루어진 액티브 매트릭스형 LCD기판이 완성된다(도 15c 참조). 이때, 도면부호 1500,1510,1511-1514는 기판, 절연막, 소스 및 드레인전극을 각각 나타낸다. 또한, 도면부호 1516, 1518은 섬 형상 반도체막을 나타낸다. LCD 기판에 사용하는 TFT는, 본 실시예의 구성에 한정되는 것이 아니다. 이때, 본 실시예는, 다른 실시형태, 실시예들과 자유롭게 조합할 수 있다.
(실시예 4)
실시예 3에 의해 제조되는 액정표시 패널에 의해, 액정 TV 세트를 완성시킬 수 있다. 도 17은 액정 TV 세트의 주요한 구성을 나타내는 블록도를 보이고 있다. 액정표시패널(1701)에는, 화소부만이 형성되어서 주사선측 구동회로(1703)와 신호선측 구동회로(1702)가 TAB방식에 의해 실장되는 경우와, 화소부와 그 주변에 주사선측 구동회로(1703)와 신호선측 구동회로(1702)가 COG방식에 의해 실장되는 경우와, SAS로 TFT를 형성하고, 화소부와 주사선측 구동회로(1703)를 기판 위에 일체 형성하여 신호선측 구동회로(1702)를 별도의 드라이버 IC로서 실장하는 경우 등이 있지만, 어떤 형태로 하여도 된다.
기타의 외부회로의 구성으로서, 영상신호의 입력측에서는, 튜너(1704)에서 수신한 신호 중, 영상신호를 증폭하는 영상신호 증폭회로(1705)와, 거기에서 출력되는 신호를 빨강, 초록, 파랑의 각 색에 대응한 색신호로 변환하는 영상신호처리회로(1706)와, 그 영상신호를 드라이버 IC의 입력 사양으로 변환하기 위한 컨트롤 회로(1707)등으로 이루어져 있다. 컨트롤 회로(1707)는, 주사선측과 신호선측에 각각 신호가 출력한다. 디지탈 구동하는 경우에는, 신호선측에 신호분할회로(1708)를 설치하고, 입력 디지탈 신호를 m개로 분할해서 공급하는 구성으로 하여도 된다.
튜너(1704)에서 수신한 신호 중, 음성신호는, 음성신호 증폭회로(1709)에 보내져, 그 출력은 음성신호처리회로(1710)를 거쳐서 스피커(1713)에 공급된다. 제어회로(1711)는, 수신국(수신 주파수)이나 음량의 제어정보를 입력부(1712)로부터 받아, 튜너(1704)나 음성신호처리회로(1710)에 신호를 송출한다.
이 액정표시 모듈을 하우징에 내장하고, 도 25a에 나타낸 바와 같은 TV 세트를 완성시킬 수 있다. 물론, 본 발명은 TV 세트에 한정되지 않고, PC의 모니터를 비롯하여, 철도의 역이나 공항 등에서의 정보표시보드나, 가두에서의 광고 표시보드 등 특히 대면적의 표시매체로서 여러가지 용도에 적용할 수 있다.
(실시예 5)
본 실시예에서는, 상기 실시예의 EL표시 패널 또는 LCD패널을 모듈화한 상태 를 도 18a, 도 18b를 참조해서 설명한다.
도 18a에서 나타낸 모듈은, 화소부(701)의 주변에 구동회로가 형성된 드라이버 IC는, COG(Chip On Glass)방식으로 실장하고 있다. 물론, 드라이버 IC는, TAB(Tape Automated Bonding)방식으로 실장해도 된다.
기판(700)은 대향기판(703)과 씰재(702)로 고정되어 있다. 화소부(701)는, 실시예 4에서 도시한 바와 같이 액정을 표시매체로서 이용한 것이어도 되고, 실시예 5에서 도시한 바와 같이 EL소자를 표시매체로서 이용하는 것이어도 된다. 드라이버 IC 705a, 705b 및 드라이버 IC 707a, 707b, 707c는, 단결정 반도체 또는 다결정 반도체를 이용하여 형성한 집적회로를 이용할 수 있다. 드라이버 IC 705a, 705b 및 드라이버 IC 707a, 707b, 707c에는, FPC 704a, 704b, 704c 또는 FPC 706a, 706b을 거쳐서 신호나 전원이 공급된다.
도 18b로 나타낸 모듈은, 게이트 드라이버(712)를 기판(700) 위에 일체로 형성하고, FPC(710)와 접속한다. 게이트 드라이버(712)는, 이동도가 높은 세미 비결정질 실리콘(SAS)을 이용하여 제조하는 것이 바람직하다. 또한 소스 드라이버(709)는, 다결정 실리콘을 이용하여 별도로 형성하고, 스틱형으로 분단한 것을 접착시켜, FPC 711과 접속하였다. 이때, 게이트 드라이버(712)도, 다결정 실리콘을 이용하여 별도로 형성하고, 스틱형으로 분단한 것을 이용하여도 된다. 이와 같이, 드라이버(구동회로)부를, 기판 위에 일체 형성 또는 스틱형으로 하여 형성함으로써, IC칩을 다수 접착시키는 방법과 비교하여 공정을 간략화할 수 있고, 또한 기판 영역을 유효하게 이용할 수 있다.
이때, 본 실시예는, 다른 실시형태들, 실시예들과 자유롭게 조합할 수 있다.
(실시예 6)
본 실시예에서는, 반도체층을 SAS로 형성함으로써, 주사선측의 구동회로를 기판(100) 위에 형성하는 경우에 관하여 설명한다.
도 19는 1～15cm2/V?sec의 전계 효과 이동도를 얻을 수 있는 SAS를 사용한 N채널형 TFT로 구성하는 주사선측 구동회로의 블록도를 보이고 있다.
도 19에서, 도면부호 500으로 나타낸 블록이 1단분의 샘플링 펄스를 출력하는 펄스출력회로에 해당하고, 시프트 레지스터는 n개의 펄스출력 회로로 구성된다. 도면부호 501은 버퍼회로로, 여기에 화소(502)가 접속된다.
도 20은, 펄스출력회로(500)의 구체적인 구성을 나타낸 것으로, N채널형 TFT 2001～2013로 회로가 구성되어 있다. 이때, SAS를 사용한 N채널형 TFT의 동작 특성을 고려하여, TFT의 사이즈를 결정하면 된다. 예를 들면, 채널길이를 8㎛로 하면, 채널 폭은 10～80㎛의 범위에서 설정할 수 있다.
또한, 버퍼회로(501)의 구체적인 구성을 도 21에 나타낸다. 버퍼회로도 마찬가지로 N채널형 TFT 2120～2135로 구성되어 있다. 이때, SAS를 사용한 N채널형 TFT의 동작 특성을 고려하여, TFT의 사이즈를 결정하면 된다. 예를 들면, 채널길이를 10㎛로 하면, 채널 폭은 10～1800㎛의 범위로 설정한다.
이때, 본 실시예는, 다른 실시형태들, 실시예들과 자유롭게 조합할 수 있다.
(실시예 7)
본 발명에 따른 액정표시장치는, 도 24에 나타내는 액적토출시스템에 의해 형성하는 것이 좋다. 우선, CAD, CAM, CAE 등의 회로 설계 툴(2400)에 의해, 회로 설계가 행해지고, 원하는 박막 및 얼라인먼트 마커의 배치 부분을 결정한다.
다음에, 설계된 박막 및 얼라인먼트 마커의 배치 부분을 포함한 박막 패턴 데이터(2401)는, 기록 매체 또는 LAN(Local Area Network)등의 정보망을 거쳐서, 액적토출장치를 제어하는 컴퓨터(2402)에 입력된다. 그리고, 박막 패턴 데이터(2401)에 의거하여 액적토출수단(2403)이 갖는 노즐(원통형의 앞의 좁은 구멍으로부터 액체나 기체를 분출시키는 장치) 중, 해당 박막을 구성하는 재료를 함유한 조성물을 저장하고, 또는 해당 조성물을 저장하는 탱크와 접속되어 있는 최적의 토출구경을 갖는 노즐이 결정되고, 이어서, 액적토출수단(2403)의 주사 경로(이동 경로)가 결정된다. 이때, 미리 최적의 노즐이 결정되어 있는 경우는, 해당 노즐의 이동 경로만을 설정하면 된다.
다음에, 상기 박막이 형성되는 기판(2404) 위에 포트리소그래피 기술이나 레이저광을 사용하고, 얼라인먼트 마커(2417)를 형성한다. 그리고, 얼라인먼트 마커가 형성된 기판을 액적토출장치내의 스테이지(2416)에 설치하고, 해당 장치에 구비된 촬영수단(2405)에 의해 얼라인먼트 마커의 위치를 검출하고, 화상처리장치(2406)를 거쳐서, 컴퓨터(2402)에 위치 정보(2407)로서 입력된다. 컴퓨터(2402)에서는, CAD 등에 의해 설계된 박막 패턴 데이터(2401)와, 촬영수단(2405)에 의해 얻어진 얼라인먼트 마커의 위치 정보(2407)를 대조하여, 기판(2404)과 액적토출수단 (2403)의 위치 정렬을 행한다.
그 후, 콘트롤러(2408)에 의해 제어된 액적토출수단(2403)이, 결정된 주사 경로를 따라서, 조성물(2418)을 토출함으로써, 원하는 박막 패턴(2409)이 형성된다. 이때, 조성물의 토출량은, 토출구의 지름을 선택함으로써, 적절하게 조정할 수 있지만, 토출구의 이동 속도, 토출구와 기판과의 간격, 조성물의 토출속도, 토출공간의 분위기, 해당 공간의 온도, 습도 등의 모든 조건에 의해 미묘하게 달라지기 때문에, 이것들의 조건도 제어할 수 있게 하는 것이 바람직하다. 이것들은, 미리 실험, 평가에 의해 최적인 조건을 요구해 두고, 조성물의 재료마다 데이터베이스(2419)화해 두는 것이 좋다.
여기에서, 박막 패턴 데이터(2401)로서는, 예를 들면 액정표시장치, EL 표시장치 등에 사용되는 액티브 매트릭스형 TFT 기판의 회로도 등을 들 수 있다. 도 24 중의 원내의 회로도는, 이러한 액티브 매트릭스형 TFT 기판에 사용되는 도전막을 모식적으로 나타낸 것이다. 도면부호 2421은 소위 게이트 배선, 2422는 소스 신호선(2nd배선), 2423은 화소전극 또는 정공주입전극 또는 전자 주입전극을 가리킨다. 또한 도면부호 2420은 기판, 2424는 얼라인먼트 마커를 보이고 있다. 물론, 박막패턴(2409)은, 박막 패턴 데이터(2401)에서의 게이트 배선(2421)에 대응한 것이다.
또한, 액적토출수단(2403)은, 여기서는, 노즐(2410, 2411, 2412)이 일체화된 구성으로 되어 있지만, 이것에 한정되는 것이 아니다. 또한, 각 노즐은, 각각 복수의 토출구(2413, 2414, 2415)를 가지고 있다. 상기 박막 패턴(2409)은, 노즐(2410) 중, 소정의 토출구(2413)를 선택함으로써 형성된 것이다.
또한, 액적토출수단(2403)은, 모든 선폭의 박막 패턴의 제조에 대응될 수 있도록, 또한 택트 타임을 향상시키기 위해서, 토출구경, 토출량 또는 노즐 피치가 다른 복수의 노즐을 구비해 두는 것이 바람직하다. 또한 토출구의 간격은, 가능한 한 좁은 쪽이 바람직하다. 또한, 한변이 1m이상인 대면적의 기판에 대하여, 스루풋이 높은 토출을 행하기 위해서, 1m이상의 길이를 갖는 노즐을 구비해 두는 것이 바람직하다. 또한 신축 기능을 갖추고, 토출구의 간격을 자유롭게 제어할 수 있도록 하여도 된다. 또한, 고해상도, 즉 원활한 패턴을 애싱하기 위해서, 노즐 또는 헤드가 비스듬히 기울도록 해 두는 것이 바람직하다. 이것에 의해, 직사각형 패턴 등, 대면적의 묘화가 가능해진다.
또한, 헤드의 노즐 피치를 바꾼 것을 하나의 헤드에 평행하게 구비시켜도 된다. 이 경우, 토출구경은 동일하여도 되고, 달라도 된다.
또한, 상기한 바와 같이, 복수의 노즐을 사용한 액적토출장치가 되는 경우에는, 개인용도로 사용하지 않고 있는 노즐을 수납하기 위한, 대기 장소를 설치해서 놓아야 한다. 이 대기 장소에는, 또 가스 공급 수단과 샤워 헤드를 설치함으로써, 조성물의 용매와 같은 기체의 분위기 아래로 치환할 수 있으므로, 건조를 어느 정도 방지할 수 있다. 또한, 청정 공기를 공급하고, 작업 영역의 티끌을 감소하는 클린 유닛 등을 비치해도 된다.
단, 노즐의 사양상, 토출구의 간격을 좁게 할 수 없을 때에는, 노즐 피치가 표시장치에서의 화소의 정수배가 되도록 설계하면 된다. 이것에 의해 노즐을 어긋나게 하여서 조성물을 토출할 수 있다.
또한, 촬영수단(2405)으로서는, CCD(전하결합소자)와 같은 빛의 강약을 전기신호로 변환하는 능동소자를 사용한 카메라를 사용하여도 된다.
전술한 방법은, 기판(2404)을 탑재시킨 스테이지(2416)를 고정하고, 액적토출수단(2403)을 결정된 경로를 따라서 주사시킴으로써 박막 패턴(2409)을 형성하는 것이다. 그것에 대하여, 액적토출수단(2403)을 고정하고, 박막 패턴 데이터(2401)에 의거하여 결정된 경로를 따라서, 스테이지(2416)를 x,y,θ방향으로 반송시킴으로써 박막패턴(2409)을 형성해도 된다. 이때, 액적토출수단(2403)이 복수의 노즐을 갖고 있는 경우에는, 해당 박막을 구성하는 재료를 함유한 조성물을 저장하거나, 또는 그 조성물을 저장하는 탱크와 접속되어 있는 최적의 토출구경을 갖는 노즐을 결정할 필요가 있다.
또한, 전술한 방법은, 노즐(2410)의 소정의 한 개의 토출구만을 이용하여 박막 패턴(2409)을 토출형성하였지만, 형성하는 박막의 선폭이나 막두께에 따라, 복수의 토출구를 이용하여 조성물을 토출해도 된다.
또한, 복수의 노즐을 사용하여, 용장기능을 갖게 하여도 된다. 예를 들면, 최초에 노즐(2412)(또는 2411)로부터 조성물이 토출되지만, 노즐(2410)로부터도, 동일한 조성물이 토출되도록 토출조건을 제어함으로써, 전방의 노즐(2412)에서 토출구 막힘 등의 지장을 초래해도, 후방의 노즐(2410)로부터 조성물을 토출할 수 있으므로, 적어도 배선의 단선 등을 방지하는 것이 가능해진다.
또한, 토출구경이 다른 복수의 노즐로부터 조성물을 토출하도록 토출조건을 제어함으로써, 평탄한 박막을, 보다 단축된 택트 타임(tact time)에서 형성할 수 있다. 이 방법은, 특히 LCD에서의 화소전극과 같이, 조성물의 토출면적이 크고, 평탄성이 요구되는 박막의 형성에 특히 적합하다.
또한, 토출구경이 다른 복수의 노즐로부터 조성물을 토출하도록 토출조건을 제어함으로써, 배선의 선폭이 다른 패턴을 한번에 형성할 수 있다.
또한, 토출구경이 다른 복수의 노즐로부터 조성물을 토출하도록 토출조건을 제어함으로써, 절연막의 일부에 설치된 애스펙트비가 높은 개공부에, 조성물을 충전시킬 수 있다. 이 방법에 의하면, 보이드(절연막과 배선의 사이에 생기는 벌레 먹은 형의 구멍)이 생기지 않고서, 평탄화된 배선을 형성할 수 있다.
박막이나 배선의 형성에 사용되는 액적토출 시스템에 있어서, 상기와 같이, 박막 패턴을 나타내는 데이터를 입력하는 입력수단과, 상기 데이터에 의거하여 상기 박막을 구성하는 재료를 함유한 조성물을 토출하기 위한 노즐의 이동 경로를 설정하는 설정수단과, 기판 위에 형성된 얼라인먼트 마커를 검출하기 위한 촬영수단과, 상기 노즐의 이동 경로를 제어하는 제어수단을 갖는 구성으로 함으로써, 액적토출시의 노즐 또는 기판의 이동 경로를 정확하게 제어할 필요가 있다. 액적토출 시스템을 제어하는 컴퓨터에게 조성물 토출조건 제어 프로그램을 판독시킴으로써, 토출하는 조성물이나 그 패턴에 따라서, 노즐 또는 기판 이동속도, 조성물의 토출량?분사 거리?분사속도, 토출환경의 분위기?온도?습도, 기판 가열온도 등의 여러 가지 조건도 정확하게 제어할 수 있다.
이에 따라, 원하는 굵기, 두께, 형상을 갖는 박막이나 배선을, 짧은 택트 타임, 높은 스루풋하에서 원하는 부분에 정밀도 좋게 제조할 수 있고, 나아가서는, 그것들의 박막이나 배선을 이용하여 제조한 TFT와 같은 능동소자, 그 능동소자를 이용하여 제조한 액정 모니터(LCD), 유기 EL디스플레이와 같은 발광장치, LSI 등의 제조 수율을 향상시킬 수 있다. 특히, 본 발명을 사용함으로써, 임의의 장소에 박막이나 배선의 패턴을 형성할 수 있고, 형성하는 패턴의 굵기, 두께, 형상도 조정할 수 있으므로, 대면적의 능동소자 기판 등도, 저비용으로 수율 좋게 제조할 수 있다.
(실시예 8)
실시예 2, 실시예 4 및 실시예 5의 모듈을 사용한 전자기기의 일례로서, 도 25a-도 25c에 나타낸 TV 세트, 휴대 서적(전자서적), 휴대전화를 완성시킬 수 있다.
도 25a의 TV 세트는, 하우징(2501)에 액정 또는 EL소자를 이용한 표시용 모듈(2502)이 내장되어, 수신부(2505)에 의해 일반적인 텔레비젼 방송 수신을 비롯하여, 모뎀(2504)을 거쳐서 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 일방향(송신자에게서 수신자) 또는 양쪽 방향(송신자와 수신자간, 또는 수신자간끼리)의 정보통신가능한 구성으로 할 수도 있다. TV 세트의 조작은, 하우징에 내장된 스위치 또는 별체의 리모트 컨트롤 장치(2506)에 의해 행하는 것이 가능해서, 이 리모트 컨트롤 장치에도 출력하는 정보를 표시하는 표시부(2507)가 설치되어도 된다.
또한, TV 세트에도, 주화면(2503) 이외에 서브 화면(2508)을 제2의 표시용 모듈에서 형성하고, 채널이나 음량 등을 표시하는 구성이 부가되어도 된다. 이 구성에 있어서, 주화면(2503)을 시야각이 뛰어난 EL 표시용 모듈에서 형성하고, 서브 화면을 저소비전력에서 표시가능한 액정표시용 모듈에서 형성해도 된다. 또한 저소비전력화를 우선시키기 위해서는, 주화면(2503)을 액정표시용 모듈에서 형성하고, 서브 화면을 EL표시용 모듈에서 형성하며, 서브 화면은 점멸 가능하게 하는 구성으로 하여도 된다.
도 25b는 휴대 서적(전자서적)으로, 본체(3101), 표시부(3102, 3103), 기억매체(3104), 조작 스위치(3105), 안테나(3106) 등을 포함한다.
도 25c는 휴대전화로, 도면부호 3001은 표시용 패널, 3002는 조작용 패널이다. 표시용 패널(3001)과 조작용 패널(3002)은, 접속부(3003)에서 접속되어 있다. 접속부(3003)에서의 표시용 패널(3001)의 표시부(3004)가 설치되어 있는 면과 조작용 패널(3002)의 조작 키(3006)가 설치되어 있는 면과의 각도 θ는, 임의로 바꿀 수 있다. 또한, 휴대전화는, 음성출력부(3005), 전원 스위치(3007), 음성입력부(3008) 및 안테나(3009)를 갖고 있다.
어떻든간에, 본 발명에 의해 공정수가 간략화되므로, 대화면이고, 또한, 저비용으로 TV 세트, 휴대 서적, 휴대전화를 수율 좋게 제조할 수 있다.
(실시예 9)
본 실시예에서는, 용질의 농도에 좌우되는 도 1a-도 1f에 기재된 콘택홀의 형성에 있어서의 마스크 패턴의 크기를 설명한다.
먼저, 유리기판 및 플루오로알킬 실란(FAS)으로 이루어진 트레이를 170℃에서 가열된 핫 플레이트 상에 설치한다. 상기 트레이는 10분동안 밀봉 및 가열되어, 상기 FAS는 유리기판의 표면에 흡수된다. 그후, 유리기판의 표면은, 에탄올로 세정된다. 마스크 패턴을 형성하는 조성물은, 콘택홀을 형성하는 FAS의 영역 내에 액적토출법으로 선택적으로 토출된다. 이어서, 용매를 증발시킬만큼 충분한 고온에서 열처리를 가한다. 본 실시예에서는, 10분동안 120℃에서 열처리를 수행한다.
여기서, 마스크 패턴을 형성하기 위한 조성물 내에는 용질의 농도를 변화시키는 경우 FAS 상에 형성된 마스크 패턴의 크기를 측정하였다. 본 실시예에서는, 샘플(a), 샘플(b) 또는 샘플(c)를 마스크 패턴을 형성하기 위한 조성물로서 사용한다. 상기 샘플(a) 내지 샘플(c)는, (a) 용질로서 폴리이미드 및 용매로서 ν부티로락톤을 함유하는 용액(Toray Industries,Inc.,DL 1602의 제품), (b) 용질로서 폴리비닐아세테이트(PVAc) 및 용매로서 ν부티로락톤을 함유한 용액, (c) 용질로서 폴리비닐아세테이트(PVAc) 및 용매로서 에틸 셀로솔브:부틸 셀로솔브 = 1:1을 함유한 용액에 각각 해당한다. 본 실시예에서는, 마스크 패턴을 구성하는 조성물을 희석한 용매의 양을 변경하여 용질의 농도를 변화시키고, 농도마다 5시간 그 크기를 측정하였다. 표 1은 샘플(a)의 결과, 표 2는 샘플(b)의 결과, 표 3은 샘플(c)의 결과이다. 표 1 내지 표 3을 도 26에 총괄적으로 도시한다.
[표 1]
Figure 112005004525634-pat00001


[표 2]
Figure 112005004525634-pat00002
[표 3]
Figure 112005004525634-pat00003
도 26에 도시된 것처럼, 마스크 패턴을 형성하는 조성물이 FAS를 형성한 기판 위에 토출되는 경우, 상기 마스크 패턴의 크기는 용질의 농도를 조절하여 조절될 수 있다. 상기 용질의 농도가 감소함에 따라 마스크 패턴의 크기는 감소한다. 이에 따라서, 마스크 패턴을 형성하는 조성물이 FAS를 형성한 기판 위에 토출되는 경우, 콘택홀 크기는, 용질의 농도를 조절하여 조절될 수 있다. 용질의 농도의 감 소에 의해 콘택홀 크기를 감소시킬 수 있다.
본 발명에 의하면, 반도체층, 도전층 또는 절연층의 위쪽에 섬 형상 유기막을 선택적으로 형성하고, 상기 섬 형상 유기막의 주위에 절연막을 형성함으로써 종래의 레지스트 마스크를 사용한 노광 및 현상 프로세스 등을 경과하지 않고 콘택홀 및 절연막을 형성할 수 있기 때문에, 공정을 대폭 간략화 할 수 있다. 또한, 저비용으로 스루풋이나 수율이 높은 반도체장치의 제조방법을 제공할 수 있다.
이들 효과를 갖는 본 발명은, 실시예에서도 예를 든 것처럼, 역스태거형 TFT, 톱 게이트형 TFT 등, 여러 가지 타입의 반도체장치의 제조방법에 적용할 수 있다. 또한, 해당 반도체장치를 사용한 액티브 매트릭스형 기판의 제조나, 해당 기판을 사용한 액정표시장치, EL 표시장치 등의 디스플레이, 또한 LSI의 분야에서의 콘택홀의 형성에서도 응용할 수 있고, 그 이용 분야는 다방면에 걸친다.
본 발명에 의하면, 반도체층, 도전층 또는 절연층의 위쪽의, 콘택홀을 형성해야 할 부분에, 층간절연막, 평탄화막, 게이트 절연막 등을 구성하는 절연재료에 대하여 발액성을 갖는 유기막을 선택적으로 형성한 후에, 해당 유기막의 주위에 절연막을 형성함으로써, 이것들의 절연막을 원하는 부분에 형성할 수 있고, 해당 절연막의 사이에 콘택홀을 자기정합적으로 형성할 수 있다. 더군다나, 레지스트 마스크를 사용한 노광?현상 프로세스 등을 거치지 않고, 콘택홀 및 상기 절연막을 형성할 수 있으므로, 종래와 비교하여 공정을 대폭 간략화 할 수 있다.
또한, 게이트 전극, 마스크 패턴, 도전체 등을 형성할 때에, 액적토출법을 사용함으로써, 그것들의 막의 재료를 포함한 액체적토출구인 노즐과 기판의 상대적인 위치를 변화시켜 임의의 장소에 액체방울을 토출하고, 노즐 지름, 액체방울의 토출량 및 노즐과 토출물이 형성되는 기판과의 이동 속도의 상대적인 관계에 의해, 형성하는 패턴의 두께나 굵기를 조정할 수 있기 때문에, 그것들의 막을 원하는 부분에 정밀도 좋게 토출 형성할 수 있다. 또한, 패터닝 공정, 즉 레지스트 마스크를 사용한 노광 및 현상 프로세스를 생략할 수 있으므로, 공정의 대폭적인 간략화 및 비용의 감소를 꾀하는 것이 가능해진다. 또한, 액적토출법을 사용함으로써, 임의의 장소에 패턴을 형성할 수 있고, 형성하는 패턴의 두께나 굵기를 조정할 수 있으므로, 한변이 1～2m인 대면적 반도체소자 기판도, 저비용으로 수율이 좋게 제조할 수 있다.
이와 같이, 본 발명을 사용하여, 반도체장치에서의 콘택홀 및 그 주위에 설치되는 절연막을, 간단한 공정으로 정밀도 좋게 형성할 수 있다. 그 위에, 저비용으로 스루풋이나 수율이 높은 반도체장치의 제조방법을 제공할 수 있다.

Claims (35)

  1. 기판 위에 유기막을 형성하는 단계와,
    상기 유기막 위에 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴을 마스크로서 사용하여 상기 유기막을 패터닝해서 섬 형상 유기막을 형성하는 단계와,
    상기 마스크 패턴을 제거하는 단계와,
    상기 섬 형상 유기막 주위에 절연막을 형성하고, 상기 섬 형상 유기막의 위치에 있는 상기 절연막에 콘택홀을 형성하는 단계와,
    상기 섬 형상 유기막을 제거하는 단계와,
    상기 콘택홀 내에 도전체를 형성하는 단계를 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  2. 기판 위에 실란 커플링제로 이루어진 유기막을 형성하는 단계와,
    콘택홀을 형성할 상기 유기막 위의 영역에 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴을 마스크로서 사용하여 상기 유기막을 패터닝해서 섬 형상 유기막을 형성하는 단계와,
    상기 마스크 패턴을 제거하는 단계와,
    상기 섬 형상 유기막 주위에 절연막을 형성하고, 상기 섬 형상 유기막의 위치에 있는 상기 절연막에 콘택홀을 형성하는 단계와,
    상기 섬 형상 유기막을 제거하는 단계와,
    상기 콘택홀 내에 도전체를 형성하는 단계를 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  3. 기판 위에 유기막을 불소 함유 분위기 하에서 플라즈마 처리에 의해 형성하는 단계와,
    상기 유기막 위에 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴을 마스크로서 사용하여 상기 유기막을 패터닝해서 섬 형상 유기막을 형성하는 단계와,
    상기 마스크 패턴을 제거하는 단계와,
    상기 섬 형상 유기막 주위에 절연막을 형성하고, 상기 섬 형상 유기막의 위치에 있는 상기 절연막에 콘택홀을 형성하는 단계와,
    상기 섬 형상 유기막을 제거하는 단계와,
    상기 콘택홀 내에 도전체를 형성하는 단계를 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 2 항에 있어서,
    상기 실란커플링제는, FAS(플루오로알킬실란)인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 마스크 패턴은, PVA(폴리비닐알코올) 또는 폴리이미드로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  6. 삭제
  7. 삭제
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 절연막은, 폴리이미드계 수지, 아크릴계 수지, 폴리아미드계 수지, 또는 실리콘과 산소와의 결합으로 골격구조가 구성되고, 치환기에 적어도 하나의 수소를 함유하거나, 또는 치환기에 수소 이외에 불소, 알킬기, 또는 방향족 탄화수소로부터 선택된 적어도 일종을 더 갖는 재료로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  9. 삭제
  10. 삭제
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 절연막은, 슬릿 코팅법 또는 스핀 코팅법으로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 삭제
  13. 삭제
  14. 박막트랜지스터 위에 유기막을 형성하는 단계와,
    상기 유기막 위에 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴을 마스크로서 사용하여 상기 유기막을 패터닝해서 섬 형상 유기막을 형성하는 단계와,
    상기 마스크 패턴을 제거하는 단계와,
    상기 섬 형상 유기막 주위에 절연막을 형성하고, 상기 섬 형상 유기막의 위치에 있는 상기 절연막에 콘택홀을 형성하는 단계와,
    상기 섬 형상 유기막을 제거하는 단계와,
    상기 콘택홀 내에 도전체를 형성하는 단계를 포함한 것을 특징으로 하는 표시장치의 제조방법.
  15. 박막트랜지스터 위에 실란 커플링제로 이루어진 유기막을 형성하는 단계와,
    콘택홀을 형성할 상기 유기막 위의 영역에 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴을 마스크로서 사용하여 상기 유기막을 패터닝해서 섬 형상 유기막을 형성하는 단계와,
    상기 마스크 패턴을 제거하는 단계와,
    상기 섬 형상 유기막 주위에 절연막을 형성하고, 상기 섬 형상 유기막의 위치에 있는 상기 절연막에 콘택홀을 형성하는 단계와,
    상기 섬 형상 유기막을 제거하는 단계와,
    상기 콘택홀 내에 도전체를 형성하는 단계를 포함한 것을 특징으로 하는 표시장치의 제조방법.
  16. 박막트랜지스터 위에 유기막을 불소 함유 분위기 하에서 플라즈마 처리에 의해 형성하는 단계와,
    상기 유기막 위에 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴을 마스크로서 사용하여 상기 유기막을 패터닝해서 섬 형상 유기막을 형성하는 단계와,
    상기 마스크 패턴을 제거하는 단계와,
    상기 섬 형상 유기막 주위에 절연막을 형성하고, 상기 섬 형상 유기막의 위치에 있는 상기 절연막에 콘택홀을 형성하는 단계와,
    상기 섬 형상 유기막을 제거하는 단계와,
    상기 콘택홀 내에 도전체를 형성하는 단계를 포함한 것을 특징으로 하는 표시장치의 제조방법.
  17. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 표시장치는, 상기 도전체 위에 유기화합물 또는 무기화합물을 함유한 층을 구비한 EL 표시장치인 것을 특징으로 하는 표시장치의 제조방법.
  18. 삭제
  19. 삭제
  20. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 표시장치는, 상기 도전체 상에 액정층을 구비한 액정 표시장치인 것을 특징으로 하는 표시장치의 제조방법.
  21. 삭제
  22. 삭제
  23. 제 15 항에 있어서,
    상기 실란커플링제는, FAS(플루오로알킬실란)인 것을 특징으로 하는 표시장치의 제조방법.
  24. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 마스크 패턴은, PVA(폴리비닐알코올) 또는 폴리이미드로 이루어진 것을 특징으로 하는 표시장치의 제조방법.
  25. 삭제
  26. 삭제
  27. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 절연막은, 폴리이미드계 수지, 아크릴계 수지, 폴리아미드계 수지, 또는 실리콘과 산소와의 결합으로 골격구조가 구성되고, 치환기에 적어도 수소를 함유하거나, 또는 수소 이외에 치환기에 불소, 알킬기, 또는 방향족 탄화수소로부터 선택된 적어도 일종을 더 갖는 재료로 이루어진 것을 특징으로 하는 표시장치의 제조방법.
  28. 삭제
  29. 삭제
  30. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 절연막은, 슬릿 코팅법 또는 스핀 코팅법으로 형성되는 것을 특징으로 하는 표시장치의 제조방법.
  31. 삭제
  32. 삭제
  33. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 표시장치는, TV 세트, 휴대서적 및 휴대전화로 이루어진 군으로부터 선택된 전자기기에 적용되는 것을 특징으로 하는 표시장치의 제조방법.
  34. 삭제
  35. 삭제
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