WO2014080746A1 - 半導体素子搭載用基板及びその製造方法 - Google Patents

半導体素子搭載用基板及びその製造方法 Download PDF

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Definitions

  • the present invention relates to a substrate for mounting a semiconductor element provided with a plating layer to be a terminal or the like on the surface of a metal plate and a method of manufacturing the same.
  • a resist mask subjected to predetermined patterning is formed on one side of a conductive base material, and a conductive metal is electrodeposited on the base material exposed from the resist mask to connect the metal layer for mounting a semiconductor element to the outside Then, the substrate for mounting a semiconductor device is formed by removing the resist mask, the semiconductor device is mounted on the substrate for mounting a semiconductor device formed, wire bonding is performed, and resin sealing is performed. It is known to obtain a semiconductor device in which the back surface side of the electroconductive metal electrodeposited on the resin side is removed by removing the base material.
  • Patent Document 1 a semiconductor element having an overhanging portion at the upper end periphery of an electrode layer for connecting a metal layer for mounting a semiconductor element and the outside by electrodepositing a conductive metal over the formed resist mask. It is described that the mounting substrate is obtained, and the projecting portion of the metal layer and the electrode layer bites into the resin and reliably remains on the resin side during resin sealing.
  • Patent Document 2 describes that when the resist mask is formed, the metal layer or the electrode layer is formed in an inverted trapezoidal shape by forming the resist mask in a trapezoidal shape using scattered ultraviolet light.
  • Patent Document 3 the contact area with the sealing resin is increased by providing a roughened surface on the surface of the metal layer, the adhesion between the metal layer and the resin sealing is improved, and the protruding portion of the metal layer It is described that the resin is surely left on the resin side.
  • the method of electrodepositing a conductive metal over the resist mask shown in Patent Document 1 is to form a plating layer to be formed by overhanging the resist mask, and to control the amount of overhang. It is difficult, and there is a problem that all of the plating layers to be formed do not have the same ridge length, and there is a problem that if the overhanging portion becomes large, it will be connected to the next plating layer. In addition, since the width and thickness of the overhanging portion decrease as the plating layer becomes thinner, there is also a problem that the adhesion to the resin decreases.
  • the upper surface of the overhanging plated layer is spherical due to the relationship between the growth ratio in the longitudinal direction and the lateral direction of the plating, which also causes a reduction in the reliability of bonding.
  • the method of forming the cross-sectional shape of the opening of the resist layer into a trapezoidal shape using scattered ultraviolet light as disclosed in Patent Document 2 is effective for the thickness of the resist layer to be used to a thickness of about 25 ⁇ m.
  • the thickness of the metal layer or the electrode layer is about 20 .mu.m.
  • the resist layer is thickened to about 50 ⁇ m, ultraviolet light is absorbed by the resist and the light attenuates as it is directed to the substrate, so that the trapezoidal angle in the cross-sectional shape of the opening is near 90 degrees (ie rectangular) In addition, it becomes larger than this and becomes an ordinary trapezoidal shape having a short upper side, and the metal layer or the electrode layer does not have an inverted trapezoidal shape, so that the adhesion between the metal layer or the electrode layer and the resin is reduced. .
  • the adhesion area is further increased.
  • it is effective to form an electrode having an inverted trapezoidal cross-sectional shape that cuts into the resin. That is, even if a resist having a thickness of 25 ⁇ m or more is used so that the thickness of the electrode layer can be increased, an inverted trapezoidal resist layer can be formed, and the surface is further treated with a roughening etching solution.
  • the method for manufacturing a semiconductor element mounting substrate according to the present invention is made in view of such problems, and the cross-sectional shape of the electrode layer is formed in a substantially inverted trapezoidal shape and the surface thereof is roughened.
  • a substrate for mounting a semiconductor element in which the adhesion between the electrode layer and the resin is enhanced, is provided.
  • the first invention of the method of manufacturing a semiconductor element mounting substrate of the present invention is a method of manufacturing a semiconductor element mounting substrate characterized in that the following steps (a) to (h) are sequentially performed.
  • (Record) A step of forming a resist layer composed of two layers, a lower resist layer and an upper resist layer, on the surface of a metal plate using two types of resists each of which has different sensitivities at different wavelengths.
  • C An opening of a predetermined pattern is formed in the upper resist layer, the lower resist layer in the unexposed state from the opening is formed in the pattern of the upper resist layer, and the surface of the metal plate is formed.
  • Partially exposed development process (D) exposing and curing the lower resist layer; (E) forming a predetermined plating layer on the surface of the metal plate exposed from the lower resist layer; (F) A step of making the surface of the plating layer roughened by etching. (G) A step of performing noble metal plating for bonding on the roughened surface formed in the step (f). (H) removing all resist layers including a resist layer consisting of two layers of the lower resist layer and the upper resist layer.
  • the lower resist layer partially covers the surface of the metal plate as development proceeds from the opening provided in the upper resist layer.
  • Method for forming a semiconductor element mounting substrate characterized in that the cross-sectional shape of the opening provided in the lower resist layer is an inverted trapezoidal shape by forming the opening in the lower resist layer It is.
  • the thickness of the two resist layers in which the lower resist layer and the upper resist layer are combined is the surface of the metal plate formed in the step (e). It is a manufacturing method of the substrate for semiconductor element loading characterized by being larger than thickness of a plating layer provided.
  • light of a predetermined wavelength is selected from the light of the light source between the light source for exposure and the mask on which the predetermined pattern is formed.
  • a method of manufacturing a semiconductor element mounting substrate is characterized in that a filter to be extracted is installed, and only the upper resist layer is exposed using light of a predetermined wavelength extracted through the filter.
  • the fifth invention of the present invention uses a resist having different main photosensitive wavelength on the surface of a metal plate to form a resist layer consisting of two layers of a lower resist layer and an upper resist layer, and the lower resist layer.
  • a resist layer consisting of two layers of a lower resist layer and an upper resist layer, and the lower resist layer.
  • the pattern of the upper resist layer Forming an opening and partially exposing the surface of the metal plate, exposing and curing the lower resist layer, and performing predetermined processes on the surface of the metal plate exposed from the lower resist layer.
  • the cross-sectional shape of the plating layer is a substantially inverted trapezoidal shape, and the surface of the plating layer is a roughened surface, which is manufactured by sequentially passing through the step of peeling all the resist layers including the two-layer resist layer.
  • a semiconductor element mounting substrate characterized in that
  • a sixth invention of the present invention is the noble metal plating for bonding according to the fifth invention, wherein the surface of the plating layer formed on the surface of the metal plate has a roughened surface and is provided on the roughened surface of the plating layer.
  • the thickness of the layer is a thickness capable of maintaining the roughness of the roughened surface of the plating layer, which is a substrate for mounting a semiconductor element.
  • a seventh invention of the present invention is a semiconductor element mounting substrate characterized in that the thickness of the noble metal plating layer for bonding in the fifth and sixth inventions is 1.5 ⁇ m or less.
  • the noble metal plated layer for bonding comprises an Au layer, an Ag layer, a Pd layer, Pd / Au (two layers), Pd / Ag (two layers), It is a semiconductor element mounting substrate characterized by having a layer structure of any of Au / Pd (two layers).
  • the plating layer formed on the metal plate according to the fifth to eighth aspects is a metal of two or more types and has two or more layers. It is a substrate.
  • the plating layer directly below the noble metal plating layer for bonding formed on the surface of the metal plate in the fifth to ninth inventions is formed of copper, nickel or an alloy composition thereof It is a semiconductor element mounting substrate characterized by being.
  • a plating layer having a substantially inverted trapezoidal cross-sectional shape and roughened terminal upper surface is formed while substantially following the conventional steps.
  • the sealing resin enters the unevenness of the roughened surface of the upper surface of the terminal, so that the semiconductor element mounting substrate with good adhesion to the resin can be easily obtained.
  • substrate for semiconductor element mounting of this invention for every process (1) forms the lower resist layer 30 in the surface of the metal plate in the process of (a), and the back resist layer 30a in the back.
  • (2) is a cross-sectional view in which the lower resist layer 30 previously formed on the surface side of the metal plate in the step of (a) and the upper resist layer 40 having different main photosensitive wavelengths are formed,
  • (3) is In the exposure step which is the step of (b), a mask 50 of a predetermined pattern is covered on the surface side, and a band pass filter 60 is set between a light source (not shown) and the mask.
  • An opening is formed in a predetermined pattern, the lower resist layer 30 in the unexposed state is developed from the opening, and the surface of the metal plate is partially exposed.
  • the lower resist layer 31a is formed in an inverted trapezoidal shape.
  • (5) is a cross-sectional view in which the lower resist layer 31a in the unexposed state in the step (d) is exposed and cured, and (6) is a plating on the surface of the exposed metal plate in the step (e).
  • FIG. 1-1 is a continuation of FIG. 1-1 showing the method for manufacturing a semiconductor element mounting substrate according to the present invention in each step, wherein (7) shows the plating layer 10 using the roughening etchant in the step of (f).
  • Sectional drawing which gave unevenness (roughening side 90) to the surface, (8) is a sectional view in the state where noble metal plating layer 100 for bonding was provided in roughening side 90 in a process of (g), (9) And (h), the resist layer provided on the metal plate is peeled off, and the plating layer 11 having a noble metal plating layer for bonding is formed on the surface of the metal plate.
  • FIG. 1-1 (4) is a detailed explanatory view in which the lower resist layer has an inverted trapezoidal cross-sectional shape in the step (d) of Fig. 1-1 (4), and (1) is an upper resist layer 41 having an opening by development.
  • (2) to (5) are cross-sectional views showing the flow of the developer ((2) to (5)).
  • the lower resist layer 31a in an unexposed state in which an opening with an inverted trapezoidal cross section is formed is formed. It is a figure explaining the shape of the substantially reverse trapezoid in the plating layer cross-sectional shape of this invention, and shows the representative example.
  • Step of (a)] (Formation of lower resist layer)
  • the thickness of the surface of the metal plate 20 on the side on which the plating layer 10 is to be formed in a later step is higher than the required height of the plating layer 10
  • the lower resist layer 30 is formed.
  • a back surface resist layer 30a made of the same resist as the lower resist layer 30 may be provided on the back surface of the metal plate.
  • the lower resist layer 30 thus formed is a resist layer sensitive to i-line, h-line or g-line.
  • the thickness of the resist including the lower resist layer 30 and the upper resist layer 40 is higher than the height required for the plating layer 10, it has a substantially inverted trapezoidal cross-sectional shape, and the required height The plating layer 10 can be reliably formed.
  • Step of (b)] Next, as shown in FIG. 1 (3), the upper resist layer 40 is exposed in a predetermined pattern using a mask 50 in which a predetermined pattern is formed. At this time, the lower resist layer 30 is in an unexposed state.
  • a band pass filter 60 which passes only the main wavelength for exposing the upper resist layer 40 without exposing the lower resist layer 30 to a light source of a mercury lamp (for example, ultraviolet light 70). It is possible to expose only the upper resist layer 40 while leaving the lower resist layer 30 unexposed.
  • the back surface resist layer 30a provided on the back surface of the metal plate is also exposed by the ultraviolet light 70 to form a hardened back surface resist layer 30b.
  • Step of (c)] (Development process) Next, as shown in FIG. 1-1 (4), development is performed to form a resist layer 41 having an opening of a predetermined pattern. At this time, development proceeds from the opening of the upper resist layer 41, and the lower resist layer 30 in the unexposed state becomes a lower resist layer 31a in the unexposed state in which the surface of the metal plate 20 is partially exposed. By this processing, the lower resist layer 31 becomes 31a having an opening with an inverted trapezoidal cross section.
  • the developer 80 flows, the lower resist layer 30 is removed downward, and the developer 80 also flows in the lateral direction.
  • the developing solution 80 flows in a swirling manner, and the lower resist layer 30 is removed so that the cross-sectional shape thereof becomes an arc.
  • the lower resist layer 30 exposes the metal plate 20, and the developer 80 removes the lower resist layer 30 in the lateral direction.
  • the lower resist layer 31a in the unexposed state in which the opening having an inverted trapezoidal cross section is formed is formed.
  • the plating layer 10 of the required height is formed.
  • the plating layer to be formed may be formed by laminating a plurality of platings, and if necessary, plating by gold, silver, palladium, nickel, copper, cobalt, etc. and alloys thereof may be selected and sequentially formed. Can.
  • Step of (f) After the formation of the plating layer 10, as shown in FIG. 1-2 (7), the roughening etching solution is used to treat the metal plate 20 on which the plating layer 10 having a substantially inverted trapezoidal cross section is formed, Irregularities are imparted to the surface of the plated layer 10 to form a roughened surface 90.
  • the selective etching agent can be selected according to the type of the plating layer 10 as the roughening etching solution that imparts unevenness to the surface of the plating layer 10.
  • the noble metal plating layer 100 for bonding is formed in the range of the film thickness which can maintain the unevenness of the roughened surface 90.
  • Step of (h) After providing the precious metal plating layer 100 for bonding, as shown in FIG. 1-2 (9), the cross-sectional shape is substantially reversed trapezoidal on the surface of the metal plate 20 by removing all the resist layers 31, 41 and 30b. And, the semiconductor element mounting substrate 1 having the plating layer 11 having the roughened surface on the surface can be manufactured.
  • the upper resist layer can be exposed without using a band pass filter by using an ultraviolet LED lamp of a specific wavelength instead of using a mercury lamp as a light source.
  • the substantially inverted trapezoidal cross-sectional shape of the plating layer in the present invention means a shape in which the maximum value of the width of the plating layer exists above the width of the bottom (the side in contact with the metal plate) in the cross section of the plating layer. The typical shape is shown in FIG. Hereinafter, the present invention will be further described using examples.
  • a 50 ⁇ m thick film resist (AQ-5038 made by Asahi Kasei E-Materials, Inc.) is laminated on both sides of a C194 copper alloy (CDA 19400) of 0.15 mm thickness, and the lower resist layer 30, the back surface of the metal plate back surface A resist layer 30a was formed.
  • CDA 19400 C194 copper alloy
  • the lamination conditions were a roll temperature of 105 ° C., a roll pressure of 0.5 MPa, and a feed rate of 2.5 m / min.
  • the laminated film resist is a negative resist which can be exposed by i-ray irradiation (wavelength: 365 nm).
  • the lower resist layer 30 is overlapped with the lower resist layer 30 only on the surface side (the surface on which the plating layer 10 is to be formed later) of the metal plate on which the lower resist layer 30 is formed.
  • An upper resist layer 40 was formed by laminating different film resists (manufactured by Asahi Kasei E-Materials, Inc .: ADH-252) under the same conditions as the lower resist layer 30. Although this film resist is also a negative resist, it is a resist which can be exposed by h-ray irradiation (wavelength: 405 nm).
  • a resist layer (lower resist layer 30 and upper resist layer 40) consisting of two layers different in main photosensitive wavelength is formed. It will be in the state in which the back surface resist layer 30a using the same resist as the lower resist layer 30 by the side of the surface was formed. (See Figure 1-1 (2).)
  • a mask 50 having a predetermined pattern was formed on the upper resist layer 40 on the surface side, and a band pass filter 60 with a transmission wavelength of 405 nm was set between the mask 50 and a light source for exposure.
  • exposure is performed using a mercury lamp (a short arc lamp manufactured by Oak Corporation) of mixed ultraviolet 70 containing i-line, h-line and g-line at the peak wavelength as a light source, and the upper resist layer 40 on the surface side is UV light with a transmission wavelength of 405 nm is used to sensitize and cure in a predetermined pattern with an exposure dose of 10 to 20 mJ / cm 2 , while the back side uses the same light source (ultraviolet light 70) for the resist layer 30a;
  • the back surface resist layer 30 b was formed by exposing the entire surface to 60 mJ / cm 2 and curing. (See Figure 1-1 (3).)
  • the exposure by h-ray irradiation 71 is performed by the band pass filter 60 with a transmission wavelength of 405 nm, and the lower resist layer 30 is unexposed and not exposed.
  • the back surface side becomes the back surface resist layer 30b in which the entire surface is cured by the exposure to the mixed light ultraviolet light 70.
  • the upper resist layer 40 on the surface side is formed into a predetermined pattern, and becomes a hardened upper resist layer 41 having an opening.
  • the lower resist layer 30 in the unexposed state is developed from the opening of the upper resist layer 41 as shown in FIG. 2, and the surface of the metal plate 20 is exposed.
  • the lower resist layer 31a on the front side becomes an opening having an inverted trapezoidal cross section.
  • 1% sodium carbonate solution was processed at a liquid temperature of 30 ° C. and a spray pressure of 0.12 MPa for about 60 seconds.
  • the lower resist layer 31 was formed by exposing the entire surface of the lower resist layer 31a having the unexposed opening on the surface side to the ultraviolet light 70 of the mixed line and curing the lower resist layer 31a.
  • the surface of the plating layer 10 is treated with a ferric chloride-based etching solution (NR-1870 manufactured by Mec Co., Ltd.) containing a Ni additive at a temperature of 23 ° C.
  • the roughening surface 90 was formed in the surface of the plating layer 10 by processing, and the spray pressure of 0.15 MPa for 30 seconds.
  • palladium plating of 0.05 ⁇ m and gold plating of 0.003 ⁇ m in thickness were formed as precious metal plating 100 for bonding. (See Figure 1-2 (8).)
  • the angle between the metal plate and the oblique side of the plating layer 11 having the substantially inverted trapezoidal cross section formed by the semiconductor element mounting substrate 1 is 60 to 70 degrees, and the surface roughness of the uneven portion on the upper surface is SRa0. It was 12 to 0.5 ⁇ m.
  • the measurement of the roughness was performed using an OLS-3000 scanning eutectic point infrared laser microscope of Olympus Corporation.
  • the semiconductor element was mounted on the obtained semiconductor element mounting substrate using silver paste, and the semiconductor element and the terminal were connected by a gold bonding wire with a diameter of 20 ⁇ m. Thereafter, after sealing using an epoxy-based sealing resin, the metal plate 20 was etched with an alkaline copper etching solution to make the terminals independent. Then, a semiconductor package was obtained by cutting into individual package sizes by a method such as dicing.
  • the light source is i-line, h-line and g-line. Since the mercury lamp of the mixed wire 70 is used, it is not necessary to limit to this, and since the resist layer 30a formed in the back side hardens the whole surface, it does not matter which type of resist is used.
  • the plating layer to be formed may be formed by laminating a plurality of platings, and if necessary, plating by gold, silver, palladium, nickel, copper, cobalt, etc. and alloys thereof is selected and formed sequentially by lamination. be able to.
  • the roughening etching solution for imparting unevenness to the surface of the plating layer can also be selected according to the type of plating layer immediately below the noble metal plating layer for bonding.
  • a 38 ⁇ m thick film resist (AQ-4096 manufactured by Asahi Kasei E-materials Co., Ltd.) on the surface side of the metal plate (the side on which the plating layer 10 is to be formed later)
  • a lower resist layer 30 having a thickness of 76 ⁇ m was formed on the front side
  • a back resist layer 30 a having a thickness of 38 ⁇ m was formed on the back side.
  • Laminating conditions were a roll temperature of 105 ° C., a roll pressure of 0.5 MPa, and a feed rate of 2.5 m / min.
  • the surface side of the metal plate 20 is overlaid on the lower resist layer 30, and a film resist (Asahi Kasei E-Materials Co., Ltd .: ADH-252) with a thickness of 25 ⁇ m is laminated under the same conditions as the lower resist layer, The upper resist layer 40 was formed.
  • the exposure method used a mercury lamp as a light source like Example 1, and set the bandpass filter of photosensitive wavelength 405 nm between the light source and the mask 50, and let only the h line pass. At this time, the lower resist layer 30 on the front side is in an unexposed state.
  • development is performed, and the upper resist layer 40 on the surface side becomes the upper resist layer 41 in which an opening is formed in a predetermined pattern. Then, development proceeds from the opening of the upper resist layer 41 to expose the lower surface of the lower resist layer 30 which is not exposed. By this process, the lower resist layer becomes the lower resist layer 31a having an opening with an inverted trapezoidal cross section.
  • development was carried out for about 90 seconds with a 1% sodium carbonate solution at a liquid temperature of 30 ° C. and a spray pressure of 0.12 MPa.
  • the entire surface of the lower resist layer 31a on the front surface side was exposed with a mercury lamp to form the lower resist layer 31 in which the lower resist layer 31a having an opening with an inverted trapezoidal cross section was cured.
  • a normal exposure was performed without the above-mentioned band pass filter.
  • gold plating is 0.003 ⁇ m
  • palladium plating is 0.1 ⁇ m
  • the plating layer 10 was formed by applying copper plating 65 ⁇ m
  • the surface of the formed plating layer 10 is treated with a Cu-containing organic acid-based etching solution (CZ-8100, manufactured by Mec Co., Ltd.) at a temperature of 35 ° C. and a spray pressure of 0.2 MPa for 30 seconds to obtain the plating layer 10.
  • the roughened surface 90 was formed on the surface of
  • the plated layer 11 was formed by sequentially applying palladium plating 0.05 ⁇ m and gold plating 0.003 ⁇ m thick as the noble metal plating 100 for bonding on the roughened surface 90 thus formed. Thereafter, the lower resist layer 31, the upper resist layer 41 and the back resist layer 30b formed on both sides of the metal plate 20 were all peeled off with an alkaline solution to obtain a semiconductor element mounting substrate.
  • the angle between the oblique side of the plating layer 11 having a substantially inverted trapezoidal cross section and the metal plate 20 is 40 to 50 degrees, and the surface roughness of the uneven portion on the upper surface of the terminal is SRa 0.12 to 0.. It was 5 ⁇ m.
  • the measurement of the roughness was performed using an OLS-3000 scanning confocal infrared laser microscope from Olympus Corporation.
  • Example 1 it is possible to control the angle and dimension of the inverted trapezoidal shape of the lower resist layer by changing the developing time, pressure conditions and other conditions in the developing process,
  • the angle between the hypotenuse and the metal plate 20 could be made at an arbitrary angle of 25 to 90 degrees with very small variation.
  • the semiconductor element was mounted on the obtained semiconductor element mounting substrate using silver paste, and the semiconductor element and the terminal were connected by a gold bonding wire with a diameter of 20 ⁇ m. Thereafter, after sealing using an epoxy-based sealing resin, the metal plate 20 was etched with an alkaline copper etching solution to make the terminals independent. Then, a semiconductor package was obtained by cutting into individual package sizes by a method such as dicing. There was no problem of terminal removal from the sealing resin in the drop test of the obtained semiconductor package, and a good mold lock function could be confirmed.

Abstract

 電極層の断面が略逆台形形状、かつ表面が粗化面に形成された、電極層と樹脂との密着性を高めた半導体素子搭載用基板と、その製造方法を提供する。 下記工程を順次経ることを特徴とする半導体素子搭載用基板の製造方法で、a)金属板表面にメインの感光波長の異なるレジストによる下レジスト層と上レジスト層の2層レジスト層の形成工程、b)下レジスト層が未露光状態で上レジスト層を所定パターンで露光する工程、c)上レジスト層に所定パターンの開口部を形成し未露光状態の下レジスト層に開口部を形成して金属板表面を部分的に露出させる現像工程、d)下レジスト層の露光による硬化工程、e)下レジスト層から露出した金属板表面へのめっき層の形成工程、f)めっき層表面をエッチング処理で粗化面とする工程、g)その粗化面上にボンディング用貴金属めっきを行う工程、h)全レジスト層を剥離する工程。

Description

半導体素子搭載用基板及びその製造方法
 本発明は、金属板の表面に端子等となるめっき層を備えた半導体素子搭載用基板及びその製造方法に関する。
 導電性を有する基材の一面側に、所定のパターニングを施したレジストマスクを形成し、レジストマスクから露出した基材に導電性金属を電着して半導体素子搭載用の金属層と外部と接続するための電極層とを形成し、そのレジストマスクを除去することで半導体素子搭載用基板を形成し、形成した半導体素子搭載用基板に半導体素子を搭載、ワイヤボンディングした後に樹脂封止を行い、基材を除去して、樹脂側に電着した導電性金属の裏面側を露出させた半導体装置を得ることが知られている。
 特許文献1には、形成したレジストマスクを超えて導電性金属を電着させることで、半導体素子搭載用の金属層と外部と接続するための電極層の上端部周縁に張り出し部を有する半導体素子搭載用基板を得て、樹脂封止の際に金属層と電極層の張り出し部が樹脂の食い込む形となって確実に樹脂側に残るようにすることが記載されている。
 特許文献2には、レジストマスクを形成する際に散乱紫外光を用いてレジストマスクを台形に形成することで金属層あるいは電極層を逆台形の形状に形成することが記載されている。
 特許文献3には、金属層の表面に粗化面を付与することで封止樹脂との接触面積を増加さて、金属層と樹脂封止との密着力を向上させ、金属層の張り出し部が確実に樹脂側に残るようにすることが記載されている。
特開2002-9196号公報 特開2007-103450号公報 特開2009-141274号公報
 特許文献1に示されるレジストマスクを超えて導電性金属を電着させる方法は、形成するめっき層を、そのレジストマスクをオーバーハングさせて形成することであり、そのオーバーハング量をコントロールすることが難しく、形成するめっき層の全てが同じ庇長さにならない問題や、張り出し部が大きくなると隣のめっき層と繋がってしまう問題がある。また、めっき層が薄くなると張り出し部の幅も厚みも小さくなることから、樹脂との密着性が低下する問題も抱えている。そしてオーバーハングさせためっき層の上面は、めっきの縦方向と横方向の成長比率の関係で球状となるために、ボンディングの信頼性を低下させる要因にもなる。
 また、特許文献2に示される散乱紫外光を用いてレジスト層の開口部の断面形状を台形に形成する方法は、使用するレジスト層の厚みが25μm程度までの厚みに効果的であって、形成する金属層あるいは電極層の厚みが約20μm程度までとなる。例えばレジスト層を厚くして50μm程度とした場合、紫外光がレジストに吸収され基材方向になるほど光が減衰していくため、開口部の断面形状における台形の角度が90度(すなわち長方形)近く、更にはこれより大きくなって上辺が短い普通の台形形状となり、金属層あるいは電極層の形状が逆台形を成さなくなるため、金属層あるいは電極層と樹脂との密着性が低下することになる。
 また、特許文献3に示されるような半導体素子実装面側の接続端子面の表面を粗化することのみでは、リードレスパッケージ形成後の封止樹脂とリード端子との密着力不足から端子抜け不具合が発生することが知られている。
 この電極層と樹脂との密着性をより向上させるためには、電極層表面に粗面性状を付与するだけでは不足であり、封止樹脂との密着を上げるためには更なる密着面積を増やすために電極層の厚みを厚くし、さらに樹脂に食い込むような逆台形の断面形状を有する電極を形成することが有効である。
 すなわち、電極層の厚みを厚くできるように25μm以上の厚みのレジストを使用しても逆台形のレジスト層を形成することが可能で、さらに粗化エッチング液にて表面を処理することで、電極表面に粗面形状を付与することが可能となり、このことにより、5~100μm程度の厚みの電極層(後でめっき層10を形成する側)の断面形状が逆台形、かつ表面が粗面となって形成されるようにした半導体素子搭載用基板を製造することが可能となる。
 そこで、本発明の半導体素子搭載用基板の製造方法は、このような課題に鑑みてなされたものであり、電極層の断面形状が略逆台形の形状、かつその表面が粗面に形成されることにより、電極層と樹脂との密着性を高めた半導体素子搭載用基板を提供するものである。
 そこで本発明の半導体素子搭載用基板の製造方法の第1の発明は、以下の(a)~(h)の工程を順次経ることを特徴とする半導体素子搭載用基板の製造方法である。
                 (記)
 (a)金属板の表面に各々異なる波長で感度を高めた2種類のレジストを用いて、下レジスト層と上レジスト層の2層からなるレジスト層を形成する工程。
 (b)前記下レジスト層が未露光の状態において、前記上レジスト層を所定パターンで露光する工程。
 (c)前記上レジスト層に所定パターンの開口部を形成し、前記開口部から未露光状態の前記下レジスト層を、前記上レジスト層のパターンで開口部を形成して前記金属板の表面を部分的に露出させる現像工程。
 (d)前記下レジスト層を露光して硬化させる工程。
 (e)前記下レジスト層から露出している前記金属板の表面に、所定のめっき層を形成する工程。
 (f)前記めっき層の表面を、エッチング処理により粗化面とする工程。
 (g)前記(f)の工程において形成された前記粗化面上にボンディング用の貴金属めっきを行う工程。
 (h)前記下レジスト層と上レジスト層の2層からなるレジスト層を含む全てのレジスト層を剥離する工程。
 本発明の第2の発明は、第1の発明における(c)の現像工程において、その下レジスト層は、上レジスト層に設けられた開口部から現像が進むことにより、金属板の表面を部分的に露出して、下レジスト層に開口部を形成することによって、下レジスト層に設けられた開口部の断面形状が、逆台形形状であることを特徴とする半導体素子搭載用基板の製造方法である。
 本発明の第3の発明は、第1及び第2の発明における下レジスト層と上レジスト層を合わせた2層のレジスト層の厚みが、(e)の工程で形成される金属板の表面に設けられるめっき層の厚みよりも大きいことを特徴とする半導体素子搭載用基板の製造方法である。
 本発明の第4の発明は、第1から第3の発明における(b)の工程において、露光のための光源と所定パターンが形成されたマスクとの間に光源の光から所定波長の光を抽出するフィルターを設置し、そのフィルターを通して抽出した所定波長の光を用いて上レジスト層のみを露光することを特徴とする半導体素子搭載用基板の製造方法である。
 本発明の第5の発明は、金属板の表面にメインの感光波長の異なるレジストを用いて、下レジスト層と上レジスト層の2層からなるレジスト層を形成する工程と、その下レジスト層を未露光の状態で、上レジスト層を所定パターンで露光する工程と、上レジスト層に、所定パターンで開口部を形成し、その開口部から未露光状態の下レジスト層を、上レジスト層のパターンで開口部を形成して金属板の表面を部分的に露出させる現像工程と、その下レジスト層を露光して硬化させる工程と、下レジスト層から露出している金属板の表面に、所定のめっき層を形成する工程と、そのめっき層の表面にエッチング処理にて粗化面を形成する工程と、その粗化面上にボンディング用の貴金属めっき層を形成する工程と、下レジスト層と上レジスト層の2層からなるレジスト層を含む全てのレジスト層を剥離する工程を、順次経て製造される、めっき層の断面形状が略逆台形の形状で、且つめっき層の表面が粗化面であることを特徴とする半導体素子搭載用基板である。
 本発明の第6の発明は、第5の発明における金属板の表面に形成されためっき層の表面が粗化面を有し、そのめっき層の粗化面上に設けられるボンディング用の貴金属めっき層の厚みは、めっき層の粗化面の粗さを維持できる厚みであることを特徴とする半導体素子搭載用基板である。
 本発明の第7の発明は、第5及び第6の発明におけるボンディング用貴金属めっき層の厚みが、1.5μm以下であることを特徴とする半導体素子搭載基板である。
 本発明の第8の発明は、第5から第7の発明におけるボンディング用貴金属めっき層が、Au層、Ag層、Pd層、Pd/Au(2層)、Pd/Ag(2層)、及びAu/Pd(2層)のいずれかの層構成からなることを特徴とする半導体素子搭載基板である。
 本発明の第9の発明は、第5から第8の発明における金属板に形成されるめっき層が、2種類以上の金属で、2層以上の層を有することを特徴とする半導体素子搭載用基板である。
 本発明の第10の発明は、第5から第9の発明における前記金属板の表面に形成される前記ボンディング用貴金属めっき層直下のめっき層が、銅、ニッケル、またはこれらの合金組成物で形成されていることを特徴とする半導体素子搭載基板である。
 本発明の半導体素子搭載用基板の製造方法によれば、従来の工程をほぼ踏襲しながら略逆台形の断面形状かつ端子上面が粗化されためっき層が形成されるので、逆台形断面形状によるモールドロック機能に加え、端子上面の粗化面の凹凸に封止樹脂が入り込むことでさらなる樹脂との密着性の良い半導体素子搭載用基板を容易に得ることができる。
本発明の半導体素子搭載用基板の製造方法を各工程毎に示した図で、(1)は、(a)の工程における金属板の表面に下レジスト層30、裏面に裏面レジスト層30aを形成した断面図、(2)は、(a)の工程における金属板の表面側に先に形成した下レジスト層30とメインの感光波長の異なる上レジスト層40を形成した断面図、(3)は、(b)の工程である露光工程において、表面側では所定パターンのマスク50を被せ、光源(図示せず)とマスクの間にバンドパスフィルター60をセットし、光源からの紫外光のうち上レジスト層40を露光するために必要なメイン波長の紫外光のみを照射し、裏面側は全面を露光している断面図、(4)は、(c)の工程における現像工程において、現像を行なうことで、上レジスト層40に所定パターンで開口部を形成し、その開口部から未露光状態の下レジスト層30が現像され、金属板の表面が部分的に露出している断面図で、この処理により、開口部の断面形状が逆台形の下レジスト層31aが形成される。(5)は、(d)の工程における未露光状態の下レジスト層31aを露光して硬化させている断面図、(6)は、(e)の工程における露出した金属板の表面に、めっき層10を形成した断面図である。 本発明の半導体素子搭載用基板の製造方法を各工程毎に示した図1-1の続きの図で、(7)は、(f)の工程における粗化エッチング液を用いてめっき層10の表面に凹凸(粗化面90)を付与した断面図、(8)は、(g)の工程における粗化面90に、ボンディング用貴金属めっき層100を設けた状態の断面図、(9)は、(h)の工程における金属板に設けられた全てのレジスト層を剥離し、金属板の表面に、ボンディング用貴金属めっき層を備えるめっき層11が形成された本発明に係る半導体素子搭載用基板1の断面図である。 図1-1(4)の(c)の工程(現像工程)における下レジスト層が逆台形の断面形状を採る詳細な説明図で、(1)は、現像により開口部を有する上レジスト層41を形成し、その開口部から現像液が、未露光状態の下レジスト層30の表面に接触している断面図、(2)~(5)は、現像液の流動を示す断面図で、(5)に示すように、断面形状が逆台形の開口部が形成された未露光状態の下レジスト層31aを形成する。 本発明のめっき層断面形状における略逆台形の形状を説明する図で、その代表例を示すものである。
 次に、本発明の半導体素子搭載用基板の製造方法の実施の形態を図1-1、図1-2及び図2に基づいて説明する。
[(a)の工程]
(下レジスト層の形成)
 最初に、図1-1(1)の断面図に示されるように、後の工程でめっき層10を形成する側の金属板20の表面に、めっき層10の必要な高さよりも高くなる厚みを有する下レジスト層30と上レジスト層40の内、下レジスト層30を形成する。この時、金属板の裏面にも下レジスト層30と同じレジストによる裏面レジスト層30aを設けても良い。
 形成した下レジスト層30は、i線またはh線またはg線により感光するレジスト層である。
 この下レジスト層30と上レジスト層40を合わせたレジストの厚みをめっき層10に要求される高さよりも高くなる厚みにすることにより、略逆台形の断面形状を有し、必要とする高さのめっき層10を確実に形成することができる。
(上レジスト層の形成)
 次に、図1-1(2)に示すように、めっき層10を設ける側の下レジスト層30の上に、下レジスト層30とは、メインの感光波長が異なるレジストを用いて、上レジスト層40を形成する。
[(b)の工程]
 次に、図1-1(3)に示すように所定パターンが形成されたマスク50を用いて、上レジスト層40を所定パターンで露光する。この時、下レジスト層30は未露光の状態にある。
 この上レジスト層40を露光するには、水銀ランプの光源(例えば紫外光70)に対して、下レジスト層30を露光せずに上レジスト層40を露光するメイン波長のみを通すバンドパスフィルター60を用いることによって、下レジスト層30を未露光の状態のままで、上レジスト層40のみを露光することが可能である。
 なお、金属板の裏面に設けられた裏面レジスト層30aも、紫外光70により露光され、硬化した裏面レジスト層30bを形成する。
[(c)の工程]
(現像工程)
 次に、図1-1(4)に示すように、現像を行うことにより所定パターンの開口部を有するレジスト層41を形成する。この時、未露光状態の下レジスト層30は、上レジスト層41の開口部から現像が進み、金属板20の表面を部分的に露出させた未露光状態の下レジスト層31aとなる。
 この処理により下レジスト層31は、断面形状が逆台形の開口部を有する31aとなる。
[現像工程の詳細]
 ここで、上記図1-1(4)の下レジスト層31aが、逆台形の断面形状となる現像工程の詳細を、図2を用いて説明する。
 (c)の工程である現像工程では、図2(1)に示すように、先ず前工程において露光された上レジスト層が現像されることにより開口部を有するレジスト層41を形成し、その後下レジスト層30に現像液80が接触する。
 次に、図2(2)に示すように現像液80が流動して、下レジスト層30は下方に向かって除去されるとともに、現像液80は横方向にも流動し、それゆえ図2(3)に示すように現像液80は、渦状の流動となって、下レジスト層30を、その断面形状が円弧となるように除去する。
 そして、図2(4)に示すように、下レジスト層30は、金属板20を露出させ、現像液80は横方向の下レジスト層30を除去する。
 その結果、図2(5)に示すように、断面形状が逆台形の開口部が形成された未露光状態の下レジスト層31aが形成されることとなる。
[(d)の工程]
 次に、図1-1(5)に示すように、未露光である開口部を有する下レジスト層31aを、水銀ランプを光源(例えば紫外光)として用い、全面露光して硬化させ、下レジスト層31を形成する。
[(e)の工程]
 次に、図1-1(6)に示すように、露出している金属板20表面に、めっき前処理を行なった後に、要求される高さのめっき層10を形成する。
 この形成するめっき層は、複数のめっきを積層しても良く、必要に応じて金、銀、パラジウム、ニッケル、銅、コバルト、などおよびそれら合金によるめっきを選択し、順次積層して形成することができる。
[(f)の工程]
 めっき層10の形成後、図1-2(7)に示すように、粗化エッチング液を用いて、断面形状が略逆台形のめっき層10が形成された金属板20を処理することで、そのめっき層10の表面に凹凸を付与し、粗化面90を形成する。
 めっき層10の表面に、凹凸を付与する粗化エッチング液については、めっき層10の種類に応じて選択エッチング剤を選択することができる。
[(g)の工程]
 図1-2(8)に示すように、粗化面90の凹凸を維持できる膜厚の範囲でボンディング用貴金属めっき層100を形成する。
[(h)の工程]
 ボンディング用貴金属めっき層100を設けた後、図1-2(9)に示すように、全てのレジスト層31、41、30bを除去することで、金属板20の表面に断面形状が略逆台形で、かつ粗化面を表面に備えるめっき層11を有する半導体素子搭載用基板1を作製することができる。
 なお、露光に際しては、光源に水銀ランプを使用せず、特定の波長の紫外線LEDランプを使用することで、バンドパスフィルターを用いることなく、上レジスト層を露光することも可能である。
 また、本発明におけるめっき層の略逆台形の断面形状とは、めっき層の断面において、底辺(金属板に接する側)の幅より、上方にめっき層幅の最大値が存在する形状を意味するもので、その代表的な形状を図3に示す。
 以下、実施例を用いて、本発明をさらに説明する。
 0.15mm厚のC194銅合金(CDA19400)を用い、その両面に厚み50μmのフィルムレジスト(旭化成イーマテリアルズ株式会社製:AQ-5038)をラミネートして、下レジスト層30、金属板裏面の裏面レジスト層30aを形成した。(図1-1(1)参照。)
 そのラミネート条件は、ロール温度105℃、ロール圧力0.5MPa、送り速度2.5m/minで行なった。尚、ラミネートしたフィルムレジストはネガ型レジストであって、i線照射(波長:365nm)による露光が可能なレジストである。
 次に、下レジスト層30を形成した金属板の表面側(後でめっき層10を形成する面)にのみ、下レジスト層30に重ねて、25μm厚の下レジスト層30とメインの感光波長の異なるフィルムレジスト(旭化成イーマテリアルズ株式会社製:ADH-252)を、下レジスト層30と同条件でラミネートして、上レジスト層40を形成した。このフィルムレジストもネガ型レジストであるが、h線照射(波長:405nm)による露光が可能なレジストである。
 これで、金属板20のめっき層10を形成する表面側には、メインの感光波長の異なる2層からなるレジスト層(下レジスト層30、上レジスト層40)が形成され、裏面側には、表面側の下レジスト層30と同じレジストを用いた裏面レジスト層30aが形成された状態となる。(図1-1(2)参照。)
 次に、表面側の上レジスト層40の上に、所定パターンが形成されたマスク50を被せ、そのマスク50と露光用の光源との間に透過波長405nmのバンドパスフィルター60をセットした。
 そして、光源にピーク波長にi線とh線とg線を含む混線の紫外線70の水銀ランプ(オーク株式会社製:ショートアークランプ)を使用して露光を行い、表面側の上レジスト層40を、透過波長405nmの紫外光を用い、10~20mJ/cmの露光量により所定パターンで感光、硬化させ、一方裏面側は同じ光源(紫外光70)によりレジスト層30aを、波長365nmの露光量、60mJ/cmにて全面感光して硬化させた裏面レジスト層30bを形成した。(図1-1(3)参照。)
 この時、表面側は、透過波長405nmのバンドパスフィルター60によって、h線照射71による露光が行われることとなり、下レジスト層30は、感光せずに未露光の状態である。裏面側は、混線の紫外光70による露光により全面が硬化した裏面レジスト層30bとなる。
 次に、現像を行って、表面側の上レジスト層40は、所定パターンに形成され、開口部を有する硬化した上レジスト層41となる。(図1-1(4)参照。)
 そして、未露光状態にある下レジスト層30は、図2に示されるように上レジスト層41の開口部から現像が進み、金属板20の表面が露出させられる。
 この処理により表面側の下レジスト層31aは、断面形状が逆台形の開口部となる。
 この現像処理は、1%炭酸ナトリウム液を液温30℃、スプレー圧0.12MPaで約60秒間の処理をした。
 次に、表面側の未露光である開口部を形成した下レジスト層31aを、混線の紫外光70により全面を露光して硬化させた下レジスト層31を形成した。(図1-1(5)参照。)
 そして、表面側に所定パターンにより開口部が形成された下レジスト層31から露出した金属板20の表面に形成されている表面酸化皮膜の除去、および一般的なめっき前処理による表面の活性化処理を行なった後、ニッケルめっきを行ない、25μmの厚みのめっき層10を形成した。(図1-1(6)参照。)
 次に、図1-2(7)に示すように、めっき層10の表面を、Ni添加剤を含有する塩化第二鉄系エッチング液(メック株式会社製NR-1870)にて、温度23℃、スプレー圧0.15MPa、30秒間処理することで、めっき層10の表面に粗化面90を形成した。
 形成した粗化面90の上に、ボンディング用貴金属めっき100としてパラジウムめっきを0.05μm、金めっきを0.003μmの厚みで形成した。(図1-2(8)参照。)
 その後、アルカリ溶液により金属板20の両面に形成されているレジスト層31、41、30bを全て剥離し、めっき層11の断面形状が略逆台形で、かつその表面に凹凸を有する半導体素子搭載用基板1を得た。(図1-2(9)参照。)
 この半導体素子搭載用基板1の形成した断面形状が略逆台形のめっき層11の斜辺と金属板との角度は、60~70度であり、上面部の凹凸部の表面の粗さはSRa0.12~0.5μmであった。粗度の測定は、オリンパス株式会社のOLS-3000走査型共晶点赤外レーザー顕微鏡を用いて行った。
 また、この現像処理において、現像時間や圧力条件やその他の条件を変えることにより、下レジスト層の逆台形形状の角度や寸法をコントロールすることが可能であり、そのめっき層11の斜辺と金属板20の角度は、25~90度の任意の角度で、非常に小さいばらつきで作製することが可能であった。
 次に、得られた半導体素子搭載用基板に銀ペーストを用いて半導体素子を搭載し、直径20μmの金のボンディングワイヤで半導体素子と端子を接続した。その後エポキシ系の封止樹脂を用い封止した後、アルカリ性の銅エッチング液で金属板20をエッチングし、端子を独立させた。そして、ダイシングなどの方法で個々のパッケージサイズに切断することで半導体パッケージを得た。
 得られた半導体パッケージの落下試験における封止樹脂からの端子抜けの発生なく、端子抜け不具合は観察されず、良好なモールドロック機能を確認できた。
 なお本実施例は、金属板20の裏面側に、表面側の下レジスト層30と同じi線照射による露光が可能なレジスト層30aを形成したが、光源がi線とh線とg線を含む混線70の水銀ランプを使用するので、これに限定する必要は無く、裏面側に形成するレジスト層30aは、全面を硬化させるため、どのタイプのレジストを使用しても問題ない。
 また、形成するめっき層は、複数のめっきを積層しても良く、必要に応じて金、銀、パラジウム、ニッケル、銅、コバルト、などおよびそれら合金によるめっきを選択し、順次積層して形成することができる。
 また、めっき層表面に凹凸を付与する粗化エッチング液についてはボンディング用貴金属めっき層直下のめっき層の種類に応じて選択することもできる。
 0.15mm厚のSUS430を金属板20として用い、金属板の表面側(後でめっき層10を形成する側)に厚み38μmのフィルムレジスト(旭化成イーマテリアルズ株式会社製:AQ-4096)を2枚、裏面側には同じフィルムレジストを1枚ラミネートすることで、表面側には76μmの厚みの下レジスト層30、裏面側に38μmの厚みの裏面レジスト層30aを形成した。
 ラミネート条件は、ロール温度105℃、ロール圧力0.5MPa、送り速度2.5m/minで行なった。
 次に、金属板20の表面側は、下レジスト層30に重ねて、厚み25μmのフィルムレジスト(旭化成イーマテリアルズ株式会社製:ADH-252)を、下レジスト層と同条件でラミネートして、上レジスト層40を形成した。
 次に、表面側の上レジスト層40の上から所定パターンが形成されたマスク50を用いて、h線照射による露光を行い、裏面側は全面を露光することで、表面側の上レジスト層40を所定パターンで感光して硬化させ、裏面側のレジスト層30aは全面を硬化させて裏面レジスト層30bとした。
 露光方法は、実施例1と同様に、光源として水銀ランプを使用し、表面側は、光源とマスク50の間に感光波長405nmのバンドパスフィルターをセットすることで、h線のみを通した。この時、表面側の下レジスト層30は、未露光の状態である。
 次に、現像を行なって表面側の上レジスト層40は、所定パターンに開口部が形成された上レジスト層41となる。そして、未露光である下レジスト層30は、上レジスト層41の開口部から現像が進み、金属板表面を露出させる。
 この処理により下レジスト層は、断面形状が逆台形の開口部を備える下レジスト層31aとなる。
 具体的な条件は、1%炭酸ナトリウム液を液温30℃、スプレー圧0.12MPaで約90秒間の現像処理を行なった。
 次に、表面側の下レジスト層31aに対して、全面を水銀ランプにより露光を行い、断面形状が逆台形の開口部となった下レジスト層31aを硬化させた下レジスト層31を形成した。この場合は、先のバンドパスフィルターの無い状態で、通常の露光を行なった。
 そして、所定パターンで形成されたレジスト層31から露出した金属板20表面を一般的なめっき前処理による表面の活性化処理を行なった後、金めっきを0.003μm、パラジウムめっきを0.1μm、銅めっきを65μm施してめっき層10を形成した
 形成しためっき層10の表面を、Cuを含む有機酸系エッチング液(メック株式会社製、CZ-8100)にて、温度35℃、スプレー圧0.2MPa、30秒間処理することで、めっき層10の表面に粗化面90を形成した。
 その形成した粗化面90の上に、ボンディング用貴金属めっき100としてパラジウムめっきを0.05μm、金めっきを0.003μmの厚みで、順次施してめっき層11を形成した。
 その後、アルカリ溶液により金属板20の両面に形成されている下レジスト層31、上レジスト層41、裏面レジスト層30bの全てを剥離して半導体素子搭載用基板を得た。
 形成しためっきの断面形状が略逆台形のめっき層11の斜辺と金属板20との角度は、40~50度であり、端子上面部の凹凸部の表面の粗さはSRa0.12~0.5μmであった。粗度の測定は、オリンパス株式会社社のOLS-3000走査型共焦点赤外レーザー顕微鏡を用いて行った。
 また、実施例1と同じく、現像処理において、現像時間や圧力条件やその他の条件を変えることにより、下レジスト層の逆台形形状の角度や寸法をコントロールすることが可能であり、めっき層11の斜辺と金属板20の角度は、25~90度の任意の角度で、非常に小さいばらつきで作製することが可能であった。
 得られた半導体素子搭載用基板に銀ペーストを用いて半導体素子を搭載し、直径20μmの金のボンディングワイヤで半導体素子と端子を接続した。その後エポキシ系の封止樹脂を用い封止した後、アルカリ性の銅エッチング液で金属板20をエッチングし、端子を独立させた。そして、ダイシングなどの方法で個々のパッケージサイズに切断することで半導体パッケージを得た。
 得られた半導体パッケージの落下試験における封止樹脂からの端子抜け不具合は発生なく、良好なモールドロック機能を確認できた。
  1   半導体素子搭載用基板
 10   めっき層
 11   めっき層10の表面にボンディング用貴金属めっきを備えためっき層
 20   金属板
 30   下レジスト層(金属板にラミネートされた未露光状態のレジスト層の下層)
 30a  裏面レジスト層(表面に下レジスト層30が設けられた金属板の裏面側に設けられたレジスト層)
 30b  裏面レジスト層30aを露光して硬化させた裏面レジスト層
 31a  下レジスト層(未露光状態の下レジスト層30が現像により所定パターン[開口部]に形成されたレジスト層)
 31   下レジスト層(下レジスト層31aを全面露光後に形成された硬化した開口部を有するレジスト層
 40   上レジスト層(下レジスト層30の上に形成された未露光状態のレジスト層の上層)
 41   上レジスト層(上レジスト層40が露光・現像により所定のパターン[開口部]に形成された硬化したレジスト層)
 50   マスク
 60   バンドパスフィルター
 70   紫外光
 71   バンドパスフィルターを通った特定の波長の紫外光
 80   現像液
 90   粗化面
 100  ボンディング用貴金属めっき

Claims (10)

  1.  下記(a)~(h)の工程を順次経ることを特徴とする半導体素子搭載用基板の製造方法。
                     (記)
     (a)金属板の表面に各々異なる波長をメインの感光波長として設計された2種類のレジストを用いて、下レジスト層と上レジスト層の2層からなるレジスト層を形成する工程。
     (b)前記下レジスト層が未露光の状態において、前記上レジスト層を所定パターンで露光する工程。
     (c)前記上レジスト層に所定パターンの開口部を形成し、前記開口部から未露光状態の前記下レジスト層を、前記上レジスト層のパターンで開口部を形成して前記金属板の表面を部分的に露出させる現像工程。
     (d)前記下レジスト層を露光して硬化させる工程。
     (e)前記下レジスト層から露出している前記金属板の表面に、所定のめっき層を形成する工程。
     (f)前記めっき層の表面を、エッチング処理により粗化面とする工程。
     (g)前記(f)の工程において形成された前記粗化面上にボンディング用の貴金属めっきを行う工程。
     (h)前記下レジスト層と上レジスト層の2層からなるレジスト層を含む全てのレジスト層を剥離する工程。
  2.  前記(c)の現像工程において、
      前記下レジスト層は、前記上レジスト層に設けられた開口部から現像が進むことにより、前記金属板の表面を部分的に露出して、前記下レジスト層に開口部を形成することによって、
      前記下レジスト層に設けられた開口部の断面形状が、逆台形形状であることを特徴とする請求項1に記載の半導体素子搭載用基板の製造方法。
  3.  前記下レジスト層と上レジスト層を合わせた2層のレジスト層の厚みが、前記(e)の工程で形成される金属板の表面に設けられる前記めっきの厚みよりも大きいことを特徴とする請求項1又は2に記載の半導体素子搭載用基板の製造方法。
  4.  前記(b)の工程において、露光のための光源と所定パターンが形成されたマスクとの間に光源の光から所定波長の光を抽出するフィルターを設置し、前記フィルターを通して抽出した所定波長の光を用いて前記上レジスト層のみを露光することを特徴とする請求項1~3のいずれか1項に記載の半導体素子搭載用基板の製造方法。
  5.  前記金属板の表面にメインの感光波長の異なるレジストを用いて、下レジスト層と上レジスト層の2層からなるレジスト層を形成する工程と、
     前記下レジスト層を未露光の状態で、前記上レジスト層のみを所定パターンで露光する工程と、
     前記上レジスト層に、所定パターンで開口部を形成し、前記開口部から未露光状態の前記下レジスト層を、前記上レジスト層のパターンで開口部を形成して前記金属板の表面を部分的に露出させる現像工程と、
    前記下レジスト層を露光して硬化させる工程と、
     前記下レジスト層から露出している前記金属板の表面に、所定のめっき層を形成する工程と、
      前記めっき層の表面にエッチング処理にて粗化面を形成する工程と、
      前記粗化面上にボンディング用の貴金属めっき層を形成する工程と、
     前記下レジスト層と上レジスト層の2層からなるレジスト層を含む全てのレジスト層を剥離する工程を、順次経て製造される、前記めっき層の断面形状が略逆台形の形状で、且つ前記めっき層の表面が粗化面であることを特徴とする半導体素子搭載用基板。
  6.  前記金属板の表面に形成された前記めっき層の表面が粗化面を有し、前記めっき層の粗化面上に設けられるボンディング用の貴金属めっき層の厚みは、前記めっき層の粗化面の粗さを維持できる厚みであることを特徴とする請求項5に記載の半導体素子搭載用基板。
  7.  前記ボンディング用貴金属めっき層の厚みが、1.5μm以下であることを特徴とする請求項5又は6に記載の半導体素子搭載基板。
  8.  前記ボンディング用貴金属めっき層が、Au、Ag、Pd、Pd/Au、Pd/Ag、またはAu/Pdのうちいずれかの層構成からなることを特徴とする請求項5~7のいずれか1項に記載の半導体素子搭載基板。
  9.  前記金属板に形成されるめっき層が、2種類以上の金属で、2層以上の層を有することを特徴とする請求項5~8のいずれか1項に記載の半導体素子搭載用基板。
  10.  前記金属板の表面に形成される前記ボンディング用貴金属めっき層直下のめっき層は銅、ニッケル、またはこれらの合金組成物で形成されていることを特徴とする、請求項5~9のいずれか1項に記載の半導体素子搭載基板。
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