WO2005109440A1 - 半導体装置及びその制御方法 - Google Patents

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WO2005109440A1
WO2005109440A1 PCT/JP2004/006375 JP2004006375W WO2005109440A1 WO 2005109440 A1 WO2005109440 A1 WO 2005109440A1 JP 2004006375 W JP2004006375 W JP 2004006375W WO 2005109440 A1 WO2005109440 A1 WO 2005109440A1
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sector
decoder
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transistor
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Yasuhiko Tanuma
Kazuhiro Kurihara
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Spansion LLC
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Spansion Japan Ltd
Spansion LLC
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    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device such as a nonvolatile semiconductor memory having a global word line connecting a plurality of sectors and a local word line provided in each sector, and a control method therefor.
  • cell arrays such as NOR type, NAND type and AND type are known.
  • One of the features of the flash memory is that the erase operation is performed in sector units.
  • Various proposals have been made for the arrangement of sectors. For example, there is known an arrangement in which sectors are arranged in a matrix, sectors are connected horizontally using global word lines, and sectors are connected vertically using vertical word lines. Each sector has a plurality of local word lines selectively connected through global word lines and vertical word lines. Disclosure of the invention
  • An object of the present invention is to reduce current consumption of a semiconductor device such as a nonvolatile semiconductor memory.
  • the present invention provides a plurality of sectors each having a cell connected to a local word line, a decoder for selecting a sector, and, when erasing the selected sector, the decoder for connecting to the selected sector. And a circuit for generating a control signal to be temporarily deselected.
  • each sector is connected via a corresponding global word line.
  • a pull-up transistor driven by a corresponding decoder to drive a corresponding word line, and the pull-up transistor is held OFF by the control signal.
  • the circuit may be configured to generate the control signal for holding a corresponding decoder in a non-selected state at an initial stage of erasing.
  • the circuit generates the control signal for holding the decoder in a non-selected state until a negative voltage pump path connected to the corresponding non-selected decoder falls to a predetermined intermediate negative voltage at the time of erasing. Configuration.
  • each sector has a pull-up transistor and a pull-down transistor for driving a corresponding local word line, and these transistors are driven by a corresponding decoder. It is possible to adopt a configuration in which the pnoreup transistor and the pnoredown transistor are disabled.
  • the present invention also provides a plurality of sectors having cells connected to a local word line, a decoder for selecting a sector, and a method for programming a selected sector, in which a low word line of an unselected sector is set in a floating state. And a circuit for generating a control signal to generate the control signal.
  • each sector has a pull-up transistor and a pull-down transistor for driving a corresponding local word line, and these transistors are driven by a corresponding decoder. It is possible to adopt a configuration in which the pnoreup transistor and the pnoredown transistor are turned off.
  • a decoder corresponding to a sector to be programmed connects a non-selected local word line of the selected sector to a global word line connecting the decoder to the sector to be programmed.
  • a configuration in which the potential is set to a predetermined potential can be adopted.
  • the present invention also provides a plurality of sectors having cells connected to a local word line, a decoder for selecting a sector via a global word line, a dummy wiring, and a negative voltage applied to the local word line.
  • the semiconductor device may further include another circuit that generates a control signal for temporarily deselecting the decoder corresponding to the selected pair when erasing the selected sector. Can be.
  • the above-described semiconductor device may be configured to further include another circuit for generating a control signal for setting a local word line of a non-selected sector to a floating state when a selected sector is programmed. .
  • the memory cells are, for example, nonvolatile memory cells.
  • the present invention also includes a step of selecting one sector from a plurality of sectors having cells connected to the local word line, and selectively erasing the selected sector when erasing the selected sector. Generating a control signal for temporarily unselecting a decoder for driving the semiconductor device.
  • the present invention also includes a step of selecting one sector from a plurality of sectors having cells connected to the local word line, and, when programming the selected sector, floating the local word line of an unselected sector. Generating a control signal for setting the state of the semiconductor device.
  • the present invention also provides a step of selecting one sector from a plurality of sectors having cells connected to a local word line, and the step of selecting a local word line after an erase operation of applying a negative voltage to the local word line. Connecting the dummy wiring to the global word line when discharging the semiconductor device.
  • FIG. 1 is a diagram showing an overall configuration of a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 2A is a diagram showing signal levels applied to a global word line decoder of the semiconductor device shown in FIG. 1
  • FIG. 2B is a diagram showing signal levels applied to a vertical word line decoder of the semiconductor device shown in FIG.
  • C) is a diagram showing the signal level applied to the sector switch control circuit of the semiconductor device shown in FIG. 1
  • (D) is a diagram showing the signal level applied to the local read line decoder of the semiconductor device shown in FIG.
  • FIG. 4 is a diagram illustrating applied signal levels.
  • FIG. 3 is a circuit diagram of a local word line decoder (xdec_sub) in the semiconductor device shown in FIG. 1.
  • Garden 4 is a circuit diagram of a high-voltage output circuit (gvpx) in the semiconductor device shown in FIG.
  • 5A and 5B are operation timing diagrams of the high-voltage output circuit shown in FIG.
  • FIG. 6 is a circuit diagram of a global word line (row direction) decoder (xdec) in the semiconductor device shown in FIG. 1.
  • FIG. 2 is a circuit diagram of an XT generation circuit used in the semiconductor device shown in FIG. Garden 8] is a circuit diagram of a predetermined potential detection circuit (negpl) used in the semiconductor device shown in FIG.
  • 9A and 9B are operation timing diagrams of the global word line decoder shown in FIG. 6 and the XT generation circuit shown in FIG.
  • FIG. 10 is a circuit diagram of a global sector switch circuit (sswitchg) in the row direction provided in the semiconductor device shown in FIG. 1.
  • 11A and 11B are circuit diagrams of the predetermined potential detection circuit shown in FIG. 8 and the global sector switch circuit shown in FIG.
  • Plant 12 is a circuit diagram of a column-direction global sector switch circuit (sswitchv) provided in the semiconductor device shown in FIG.
  • FIG. 13 is a circuit diagram of a vertical word line decoder (vxdec) in the semiconductor device shown in FIG.
  • 14A and 14B are operation timing diagrams of the global sector switch circuit shown in FIG. 12 and the vertical word line decoder shown in FIG.
  • FIG. 15 is a diagram showing a circuit and operation of a sector switch circuit (sswitch) in the semiconductor device shown in FIG. 1.
  • FIG. 16 is a graph for explaining a local word line discharge and a global common line discharge after an erase in the first embodiment.
  • FIG. 17 is a block diagram showing an overall configuration of a semiconductor device according to a second embodiment.
  • FIG. 18 is a circuit diagram of a horizontal global sector switch circuit used in Embodiment 2.
  • FIG. 19 is a graph for explaining a local word line discharge and a global common line discharge after an erase in the second embodiment.
  • FIG. 20 is a block diagram showing an example of the overall configuration of the semiconductor device of the present invention.
  • FIG. 1 is a block diagram showing a configuration of a flash memory as an example of a nonvolatile semiconductor memory according to the first embodiment of the present invention.
  • the flash memory has a plurality of sectors 200 200 (h and V are arbitrary natural numbers) arranged in a row direction and a column direction. 200 for each sector
  • One 200 has a plurality of nonvolatile memory cells. Each row and each column have the same configuration
  • a pair of global word lines GWLNh and GWLBh are connected to the 200th sector of the h-th row.
  • hi connector 200 is connected in the horizontal direction (row direction). Also the program
  • VPXh and sector switch control line GXDSh are provided in the row direction, and each sector 200 — hi
  • Each row has a main decoder (row decoder) 100—1 hv 1
  • the main decoder 100 includes a pair of global word lines GWLNh h h
  • the main decoder 100 has a high voltage output circuit (gvpx) 110, a global
  • the main decoder 100—100 has a voltage generator 400
  • the voltage generation circuit 400 is a high voltage VP It has a high voltage generation circuit 410 for generating XG and a negative voltage generation circuit 420 for generating a negative voltage NEGP.
  • the negative voltage NEGP is used when erasing a sector, as described later.
  • Each column is provided with a column direction decoder 300-300.
  • Sector switch select signal lines AENv, NENv and vertical word line VWLv which extend over 300 column decoders, are connected to v column sectors 100 200.
  • the voltage generation circuit 400 supplies a high voltage VPXG and a negative voltage NEGP to the column direction decoders 300-300.
  • the sector 200 includes a sector switch circuit (sswitch) 210, which is provided for each local word line.
  • switch sector switch circuit
  • the Local word line decoder (xdec_sub) 240 The sector switch circuit 210 is controlled by sector switch selection signal lines AENv and NENv, and when selected, supplies a negative voltage NEGP or a ground voltage Vss to the signal line XDSn.
  • the local word line decoder 240 is selectively connected to the vertical word line VWLv, and supplies the high voltage VPXh or the ground voltage Vss supplied thereto to the corresponding local word line.
  • a memory cell is connected to the local word line.
  • One sector and one local word line in the selected sector are selected by the row direction signals VPXh, GWLNh, GWLBh, GXDSh and the column direction VWLv, AENv, NENv.
  • the negative voltage NEGP output from the circuit 180 is supplied to the local word line of the selected sector via the GXDSh wiring.
  • the GXDSh wiring is common to sectors 200 to 200 hi hv in the row direction, and the nearest sector 200 power is also connected to sectors 200 200 in order.
  • FIGS. 2A and 2D are diagrams for explaining the outline of the operation in FIG. 2A shows the operation of the global word line decoder (xdec) 140
  • FIG. 2B shows the operation of the vertical word line decoder (vxdec) 340
  • FIG. 2C shows the operation of the sector switch circuit (sswitch) 210
  • FIG. 2D is a diagram showing the operation of the local word line decoder (xdec_sub) 240.
  • Figures 2A-2D show the operations during erase verify, erase and program. The operation at the time of reading is the same as that at the time of programming.
  • the local word line decoder (xdec—sub) 240 will be described first.
  • a leak current may flow through the local word line decoder 240 when shifting from erase verify to erase operation and during programming.
  • the configuration of the local word line decoder 240 will be described with reference to FIG. 3, and then the leakage current that may flow during the transition from erase verify to erase operation and during programming will be described. An outline of a configuration for preventing generation of current will be described.
  • FIG. 3 is a diagram showing a circuit configuration of the local word line decoder (xdec_sub) 240.
  • the local word line decoder 240 includes N-channel transistors 241, 242 and 243.
  • Transistor 242 is a pull-up transistor
  • transistor 243 is a pull-down transistor.
  • the vertical word line VWLv is selectively connected to a local word line P2WLn via a transistor 242, and the sector switch control line XDSn from the sector switch circuit 210 is selectively connected to a local word line P2WLn via a transistor 243.
  • the transistors 241, 242, and 243 are formed in a P-type well, and are back-biased by a sector switch control line GXDSh extending by 180 times the global sector switch circuit of the main decoder 100h.
  • Each P-type capacitor including transistors 241, 242, and 243 is in an N-type well to separate it from the P-type substrate, and the N-type well is biased at a power supply voltage Vcc.
  • the gate of the transistor 242 is controlled by the global word line GWLNh via the transistor 241.
  • the gate of the transistor 241 is connected to a high voltage supply line VPXh extending from the high voltage output circuit 110 of the main decoder 10 Ohm.
  • the gate of transistor 243 is controlled by global word line GWLBh.
  • a small circle in the transistor symbol means that the circle is more detailed, the gap is smaller than the transistor, and the value is smaller.
  • the voltages shown in FIG. 2D are applied to each section. Specifically, it is as follows.
  • GWLNh / GWLBh NEGP / Vcc
  • VWLv Vss
  • a negative voltage is supplied to the local word line P2WLn.
  • GWL Nh / GWLBh NEGP / Vss (selected)
  • XDSn Vss (unselected)
  • GWLNh / GWLBh Vss / Vcc (unselected)
  • XDSn Vss (unselected)
  • the local word line 2PWLn becomes Vss depending on either condition.
  • the global word line GWLNh is at the high voltage VPXh, and a voltage sufficient to turn on the transistor 242 and raise the local word line P2WLn to the high voltage is held at the node F.
  • the global word line GWL Nh connected to the selected sector changes from the high voltage VPXh to the negative voltage NEGP.
  • the global word line GWLNh is maintained at a voltage higher than Vss. Therefore, the transistor 242 is kept in the ON state, and a leakage current path from the vertical word line VWLv is formed, so that the local word line P2WLn can be efficiently driven to the negative voltage NEGP through the transistor 243. Can not.
  • This embodiment employs a configuration described later, and forcibly turns off the transistor 242 for a certain period from the start of the erase operation, thereby enabling the low-power word line P2WLn to be driven at a high speed to the negative voltage NEGP.
  • both transistors 242 and 243 of the local word line decoder 240 in the non-selected sector are made to be effective at the time of programming, so that The configuration prevents leakage current from flowing through the transistor 243 (the transistor 243 is turned off by setting the global word line GW LBh to the Vss level as shown in FIG. 2D).
  • the local word line P2WLn in the non-selected sector is in a floating state, and the local word line P2WLn driven by the local word line decoder 240 on the selected vertical word line VWLv has a power S Not to affect the program.
  • the unselected local word line is connected to the ground potential Vss in order to prevent the low word line P2WLn from coupling up and causing erroneous writing.
  • Vss ground potential
  • a leak current is generated in the unselected local word line decoder 240 in the selected sector, but this does not cause a significant effect unless the number is enormous.
  • FIG. 4 is a circuit diagram of the high-voltage output circuit (gvpx) 110 provided in the main decoder 100h.
  • the high-voltage output circuit 110 is a circuit that outputs high-voltage VPXh.And gates 111, 112, NOR gate 113, N-channel transistors 114, 117, 118, P-channel transistors 115, 116, 119, It has an inner 120 and a floating instruction signal generating circuit 121.
  • GSELh is a global word line selection instruction signal
  • symbol ERSEL is an erase Sdecode period instruction signal
  • symbol GSELBh global word line selection instruction signal GSE Lh inverted signal
  • symbol SVPX is VPX selection instruction signal
  • symbol VPXG is high voltage (> Vcc) generated by charge pump operation
  • symbol ERSELBVT is erase
  • the period indication signal ERSEL is an inverted signal
  • the symbol PGMB is a signal indicating the period during which a high voltage is applied to the gate and drain of the memory cell during the programming period
  • the symbol FLOATXBh is a signal indicating the floating period.
  • the control signals GSELh, ERSEL, GSELh, SVPX, ERASELVBT, and PGMB are supplied from a control circuit (control circuit 520 in FIG. 20) described later.
  • FIGS. 5A and 5B show the operation of high voltage output circuit 110.
  • FIG. FIG. 5A shows the operation at the time of programming
  • FIG. 5B shows the operation at the time of erase.
  • the high voltage generation circuit 110 in the main decoder 100h generates and outputs a high voltage VPXh (> Vcc) from the voltage VPXG which starts up by the charge pump operation.
  • the high voltage generation circuit 110 holds the output voltage VPXh at Vcc.
  • the high voltage generating circuit 110 in the main decoder 100h sets the output voltage VPXh to Vss. If not selected, the high voltage generation circuit 110 holds the output voltage VPXh at Vcc.
  • the floating instruction signal generation circuit 121 outputs a low level in synchronization with the control signal PGMB when the global word line in the h-th row is not selected.
  • FIG. 6 is a circuit diagram of the global word line decoder (xdec) 140 provided in the main decoder 100h.
  • the global word line decoder 140 has NAND gates 141 and 147, N-channel transistors 142 and 145, P-channel transistors 143 and 144, an OR gate 146, and an inverter 148.
  • the high-voltage generation circuit 110 shown in FIG. 4 has a voltage VPXh of 110 forces applied to the sources of transistors 143 and 144, and a control signal FLOATXBh applied to a NAND gate 147.
  • the signal GXRSTL is a signal given from a control circuit described later, and is used for resetting the global word lines GWLNh and GWLBh or setting them to Vss.
  • the signal XTx is supplied from an XT generation circuit 150 described later with reference to FIG. 7, and is a signal for selecting the global word line decoder 140 of the main decoder 100h.
  • the operation of the global word line decoder 140 will be described later with reference to FIGS. 9A and 9B.
  • FIG. 7 is a circuit diagram of the XT generation circuit 150.
  • XT generation circuit 150 is main decoder 100
  • the signals XT (0) —XT (h) are output to one hundred.
  • XT generating circuit 150 includes X decoding circuits having the same configuration. Here, it is assumed that there are X xdec circuits in the main decoder.
  • the decoding circuit that outputs the signal XT (0) includes an AND gate 151, NOR gates 152 and 153, and innotors 154 and 155.
  • AND gate 151 (Three bits A11B, A12B, and A13B of the address signal are given.
  • the output of AND gate 151 is processed by signal ERSEL, which goes high at the time of erase, and N ⁇ R gate 152.
  • the output of the NOR gate 152 is subjected to arithmetic processing by the disable signal DISXT output from the disable signal generation circuit 156 and the NOR gate 153.
  • the output of the N ⁇ R gate 153 is output to the XT (0
  • the disable signal generation circuit 156 outputs a NAND gate from an erase instruction signal ER output by a control circuit described later and a detection signal NEGPL generated by a predetermined potential detection circuit 160 described later with reference to FIG.
  • a disable signal DISXT is generated using 157 and an inverter 158.
  • the signal XT (0) generated by the XT generation circuit 150 temporarily deselects the decoder connected to the selected sector. Functions as a control signal operation. XT generating circuit 150 will be described later with reference to FIG. 9A, 9B.
  • FIG. 8 is a circuit diagram of the predetermined potential detection circuit 160.
  • the predetermined potential detection circuit 160 detects a predetermined negative voltage (for example, 13 V) in the process of shifting the negative voltage NEGP to a negative voltage (for example, -6 V) necessary for the erase operation at the time of erasing. Circuit.
  • Negative voltage NEGP generated by negative voltage generating circuit 420 is applied to the gate of ⁇ -channel transistor 165.
  • the NAND gate 161 receives the signal that becomes high level during the erase period and opens the gate.
  • the output ENLB of NAND gate 161 is provided to the gates of transistors 163 and 170.
  • the negative voltage NEGP does not reach the predetermined negative voltage of ⁇ 3 V
  • the P-channel transistor 165 is off, and the predetermined potential detection signal NEGPL is at Vcc. Therefore, the signal ENLB is at a low level, and the output of the inverter 162 is at a high level.
  • the transistors 164 and 166 are off.
  • Negative voltage NEGP When the potential drops to a predetermined potential (-3 V), the transistor 165 turns on, thereby turning on the transistors 164 and 166. As a result, the potential of the node NVD rises and the transistor 175 turns on.
  • the predetermined potential detection signal NEGPL changes from the high level to the low level. Since the latch circuits of inverters 172 and 173 hold high level, even if the predetermined potential detection signal NEGPL changes to low level and the signal ENLB changes to high level, the predetermined potential detection signal NEGPL holds low level. Is done.
  • FIG. 9A and 9B are operation timing diagrams of global word line decoder 140 (FIG. 6), XT generation circuit 150 (FIG. 7), and predetermined potential detection circuit 160 (FIG. 8).
  • Figure 9A shows the operation during programming
  • Figure 9B shows the operation during erase.
  • the above-described leak current of the local word line decoder 240 is generated by the following mechanism. First, a description will be given of the erase verify operation force and the leak current when shifting to the erase operation. The cause of this leakage current is that the signal GSELh for selecting the main decoder 100h and the signal XTx for selecting the global word line decoder 140 are set to high level immediately after the erase operation starts (the signal GSELh is also used during erase verify). Since ⁇ is set to the high level, the signals GSELh and ⁇ will be kept at the high level when shifting during the erase).
  • the transistor 144 is turned on (gate voltage is Vss), and the transistor 145 is turned on. It is off (gate voltage is Vss). Accordingly, a high voltage VPXh is supplied to the global word line GWLNh through the transistor 144.
  • Vta is a threshold voltage of the transistor 144.
  • Vta is a threshold voltage of the transistor 144.
  • the local word line decoder 240 FIG. 3
  • WLNh Vss + Vta
  • Vss + Vtb Vtb is a threshold voltage of the transistor 241 remains at the node F.
  • the selected global word line decoder 140 is not in the enable state in synchronization with the erase enable signal ER. It is enabled when it is detected that the voltage NEGP has dropped from Vss to a predetermined negative potential (13 V) (NEGPL falls to a low level). In other words, the signal XTx is held at the triangular level until the negative voltage NEGP falls from Vss to a predetermined negative potential (13 V).
  • signal X ⁇ changed from high level to low level at the time of transition to erase operation, and negative voltage ⁇ EGP dropped from Vss to a predetermined negative potential (-3 V) It changes to a high level at that point.
  • the global word line decoder 140 of FIG. 6 since the signal XTx is at the low level immediately after the start of the erase operation, the global word line decoder 140 is not selected, the transistor 144 is turned off, and the transistor 145 is turned on. Therefore, as the sector switch control line GX DSh falls to the negative voltage from the Vss force, the global word line GWLNh also gradually falls from the Vss. That is, a voltage that gradually decreases from Vss through the transistor 142 is applied to the gate of the transistor 242 of the local word line decoder 240 shown in FIG. 3, that is, the node F, so that the transistor 242 starts at the start of the erase operation. Controlled off. Therefore, no leak current path occurs.
  • the global word line decoder 140 is kept in a non-selected state until the negative voltage NEGP becomes a predetermined negative voltage (13 V). Then, the negative voltage NEGP reaches a predetermined negative voltage (13 V), and the predetermined potential detection signal NE
  • the GPL falls to the low level and the disable signal DISXT falls to the low level
  • XTx rises and the word line decoder 140 returns to the selected state.
  • the local word line P2WLn is set to the floating state in the local word line decoder 240 in the non-selected sector. That is, both the transistors 242 and 243 are turned off.
  • the floating instruction signal FLO ATXBh generated by the floating instruction signal generation circuit 121 shown in FIG. 5 is used.
  • the floating instruction signal FLOATXBh is given to the NAND gate 147 of the global word line decoder 140 shown in FIG. As shown in FIG.
  • the floating instruction signal FLOATXBh changes from a high level to a low level in an unselected sector, and in response to this change, the global word line GWLBh changes from a high level to a low level (Vss). Change. This change becomes the gate voltage of the transistor 243 shown in FIG. 3, and controls the transistor 243 from on to off. Further, as shown in FIG. 9A, the global word line GWLNh is held at the low level (Vss), so that the transistor 242 is in the off state. In this way, the formation of a leak current path can be prevented. In the program operation in the selected sector, as shown in FIG. 9A, the global word line GWLNh is set to a high voltage by the VPXh charge pump operation.
  • the unselected local word line decoder 240 in the selected sector has a force S that generates a leak current, and the number thereof is not enormous. It is not so special as to affect.
  • FIG. 10 is a circuit diagram of a horizontal sector (row direction) global sector switch circuit (sswitchg) 180.
  • the global sector switch circuit 180 includes NAND gates 181, 183, inverters 182, 184, P-channel transistors 186, 187, 188, 190, 192, 194 and N-channel transistors 185, 189, 191, 193. , 195, 196.
  • Symbol ENSSW is a sector switch enable signal supplied from a control circuit described later
  • symbol GSELh is a global word line selection instruction signal
  • symbol NEN is a sector switch decode signal supplied from the drain of transistor 192.
  • the global sector switch circuit 180 supplies Vss to the sector switch control line GXDSh via the transistor 195 and supplies a negative voltage NEGP via the transistor 196.
  • FIGS. 11A and 11B are timing charts showing the operation of the global sector switch circuit 180 shown in FIG. FIG. 11A shows the operation at the time of programming, and FIG. 11B shows the operation at the time of erase.
  • the control line GXDSh is set to the Vss level, and at the time of erasing, the control line GXDSh is set to the negative voltage NEGP generated by the negative voltage generating circuit 420 supplied through the transistor 196.
  • the sector switch control line GXDSBh has the sector 200 — hi
  • the node NEN is at Vss (the potential of NEGPL) via the transistor 192, and the potential of GXDSh is output at the NEGP potential (13V) via the transistor 196.
  • the control line GXDSBh is held at a high level.
  • FIG. 12 is a circuit diagram of a vertical (column direction) global sector switch circuit (sswitchv) 310 provided in the column decoder 300v.
  • the circuit configuration is similar to that of the horizontal global sector switch circuit 180 shown in FIG. More specifically, Global Sector Suites Switch 310 gate NAND gates 311, 313, innoctor 312, 314, P channel transistor 316, 317, 318, 320, 322, 324 and N-channel transistor 315, 319, 321, 323, 325, Has 196.
  • the sector switch selection signal AENv is output from the drain of the transistor 319, and the sector switch selection signal NENv is output from the drain of the transistor 323.
  • the operation of the global sector switch circuit 310 will be described later with reference to FIGS. 14A and 14B.
  • FIG. 13 is a circuit diagram of a vertical word line decoder (vxdec) 340 provided in the column decoder 300v.
  • the vertical word line decoder 340 has a NAND gate 348, P channel transistors 341, 342, 343 and N channel transistors 344, 345, 345, 347.
  • a vertical word line decoder driving signal V XTq and a selection signal VSELv supplied from a control circuit described later are supplied to the NAND gate 348.
  • the high voltage VPXv generated by high voltage generation circuit 110 is provided to transistors 341, 342 and 343 as shown. When transistor 343 turns on, high voltage VPXv is applied to vertical word line VWLv.
  • FIG. 14A, 14B is a timing diagram illustrating the operation of the global sector switch circuit (sswitchv) 310 and vertical Wa word line decoder (vx d ec) 340.
  • the output of the NAND gate 348 in FIG. 13 goes low, so that the transistor 343 turns on and the transistor 347 turns off. Therefore, the vertical word line VWLv becomes a high voltage VPXv.
  • the output of the NAND gate 348 is at a high level, so that the vertical word line VWLv is at Vss.
  • the global sector switch 310 in the selected column sets AENv to the negative voltage NEGP, and changes NENv to the low level after initially setting the NENv to the high level.
  • the transistor 315 is turned on because the signal ENSSW changes to the high level, and the sector switch selection signal line AENV is set to Vss through the transistors 316 and 319. .
  • the sector switch selection signal line AENv is set to the voltage of NEGP via the transistors 321 and 319.
  • the sector switch selection signal line AE Nv is set to the high level (Vcc), and the sector switch selection signal line NENv is set to the NEGP voltage via the transistor 323. .
  • FIG. 15 is a circuit diagram of the sector switch circuit (sswitch) 210.
  • the sector switch circuit 210 has N-channel transistors 211, 212 and 213.
  • FIG. 15 also shows the relationship between input and output signals of the sector switch circuit 210.
  • (1) and (2) are for non-selection
  • (3) and (4) are for selection.
  • (5) and (7) are the case of selection
  • (6) and (8) are the case of non-selection.
  • the signal line XDSn is set to the voltage NEGP, otherwise it is set to Vss. As shown in FIG. 3, this signal line XDSn is selectively connected to the local word line P2WLn via the transistor 243, and sets the local word line P2W Ln of the sector selected at the time of erasing to a negative voltage.
  • the first embodiment has been described in detail. According to the first embodiment, it is possible to reduce the leak current flowing through the local word line decoder 240 shown in FIG. 3 during the erase and the program.
  • Embodiment 2 relates to discharge of the low-power word line P2WLn performed after the erase operation.
  • the local word line P2WLn is set to the negative voltage XDSn. Is performed. This discharge is performed on the local word line P2WLn through the transistor 243, the signal line XDSn, the transistor 213 shown in FIG. 15, the sector switch control line GXDSh, and the transistor 195 of the global sector switch circuit 180 shown in FIG. At this time, the signal line (negative voltage pump path) to which the negative voltage NEGP is supplied is simultaneously discharged through the transistors 196 and 195. At the time of erase, the global word line GWLNh shown in Fig. 3 is also negative. Since the voltage is set, the discharge is also performed.
  • This discharge is performed via the transistor 145 of the global word line decoder 140 shown in FIG.
  • the sector switch control line GXDSh output from the global sector switch circuit 180 is connected to the source of the transistor 145, and the global word line GWLNh is connected through the transistor 145, the sector switch control line GXDSh, and the transistor 195 in FIG. Discharged.
  • the global word line GWLNh is discharged earlier than the local word line P2WLn (in other words, Vss). Then, the transistor 242 in FIG. 3 is turned on and the vertical word line VWLv is biased to a negative voltage.
  • Embodiment 2 can eliminate this possibility.
  • FIG. 16 is a diagram showing the discharge timing.
  • Symbol G indicates the voltage change at node G shown in FIG.
  • FIG. 17 shows the overall configuration of the second embodiment.
  • the wiring route set to the negative voltage is different from the configuration shown in FIG.
  • the sector control line GXDSh extending from the global sector switch circuit 180 is connected from the sector switch 210 in the first column to the V-th sector switch 210 in this order, and functions as a dummy wiring from the farthest sector switch 210.
  • the wiring is connected to the global sector switch circuit 180 through the wiring GXDSXh, and is also connected to the global word line decoder 140.
  • the tori line GXDSXh is connected to the source of the transistor 145 of the global word line decoder 140 shown in FIG. As a result, the global word line GWLNh with a small load is connected to the wiring GXDSXh connected via the P2WLn with a large load, and the global read line GWLNh is discharged via the wiring GXDSXh.
  • the transistor 145 follows the discharge of the local word line P2WLn. That is, the transistor 242 shown in FIG. 3 is not turned on.
  • FIG. 18 is a circuit diagram of the global sector switch circuit 180 used in the second embodiment.
  • the same components as those shown in FIG. 10 are denoted by the same reference numerals.
  • an N-channel transistor 197 is newly provided.
  • the sector switch control line GXDSh connected to the intermediate node between the transistors 195 and 196 sequentially passes through each sector and is connected to the transistor 197 via the wiring GXDSXh.
  • the transistor 197 is controlled on and off by a sector switch control line GXDSBh connected to the drain of the transistor 189, and is set to a high level except during the erase shown in FIG. 11B.
  • the unselected local read line decoder 240 in the selected sector at the time of the read Z program causes the transistor 242 Can be prevented by using the transistor 197.
  • FIG. 19 shows the discharge operation of the second embodiment. Nodes F and G in Fig. 3 are almost simultaneously discharged (charged to Vss).
  • the sector switch control line GXDSWh is a signal line for the P-type well-bus of the transistor, and is provided separately from the GXDSh for driving the local word line P2WLn, so that the load on the wiring GXDSh is reduced. It is provided with the intention of reducing it.
  • FIG. 20 is a block diagram showing the overall configuration of a flash memory which is one embodiment of the semiconductor device of the present invention.
  • the flash memory has a control circuit 520, a voltage generation circuit 522, a timer 524, an address latch 526, a Y decoder 528, an X decoder 530, a Y gate 532, a sensor matrix 534, a chip enable Z output enable circuit 535, and a data latch 538. And an input / output buffer 540.
  • the control circuit 520 has a built-in command register, operates in synchronization with a chip enable signal CE and a write enable signal WE supplied from outside, and is supplied from outside via an input / output buffer 540. Generates a timing signal according to the command and outputs it to each part. Power.
  • the control circuit 520 generates the various control signals described above in response to the command input.
  • the voltage generation circuit 522 corresponds to the voltage generation circuit 400 in FIG. Timer 524 generates clock and timing signals used internally.
  • the address latch 526 latches an externally supplied address and supplies it to the Y decoder 528 and the X decoder 530.
  • Y decoder 528 corresponds to column direction decoder 300 300 shown in FIG. X decoder 530
  • the Z output enable circuit 536 activates the Y decoder 528 in response to the chip enable signal CE, and activates the input / output buffer 540 in response to the output enable signal OE.
  • the data read from the cell matrix 534 is output to the outside via the Y gate 532, the data latch 538, and the input / output buffer 540.
  • external write data is written to a selected memory cell in the cell matrix 534 via the input / output buffer 540, the data latch 538, and the Y gate 532.
  • the embodiments of the present invention have been described above.
  • the present invention is not limited to the above embodiment, but includes other embodiments and modifications.
  • the nonvolatile semiconductor memory of the present invention includes not only a single memory such as a flash memory but also a system having a built-in flash memory.

Landscapes

  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

　ローカルワード線に接続されたセルを有する複数のセクタと、セクタを選択するデコーダと、選択されたセクタをイレースする際、当該選択されたセクタに接続する前記デコーダを一時的に非選択とする制御信号を生成する回路とを有する。各セクタは対応するグローバルワード線を介して接続される対応のデコーダにより駆動され、対応するワード線を駆動するプルアップトランジスタを有し、該プルアップトランジスタは前記制御信号でＯＦＦに保持される。

Description

明 細 書
半導体装置及びその制御方法
技術分野
[0001] 本発明は半導体装置に関し、特に、複数のセクタを結ぶグローバルワード線と、各 セクタに設けられたローカルワード線とを有する不揮発性半導体メモリなどの半導体 装置及びその制御方法に関する。
背景技術
[0002] 近年、フラッシュメモリ等の不揮発性半導体メモリの用途は飛躍的に拡大している。
フラッシュメモリは NOR型、 NAND型、 AND型などのセルアレイ方式が知られてい る。フラッシュメモリの特徴の一つとして、セクタ単位にィレース動作を行う。セクタの 配置にも様々な提案がなされている。例えば、セクタをマトリクス状に配置し、グロ一 バルワード線を用いてセクタを横方向に接続し、バーチカルワード線を用いてセクタ を縦方向に接続する配置が知られている。各セクタはグローバルワード線及びバー チカルワード線を介して選択的に接続される複数のローカルワード線を備えている。 発明の開示
発明が解決しょうとする課題
[0003] このような構成の課題の一つとして、消費電流の削減がある。上記配置は複雑なス イッチ動作を必要とするため、リーク電流など無駄な電流が発生し易い。フラッシュメ モリの容量が増えるほど、この問題が顕著となる。
[0004] 本発明は、不揮発性半導体メモリなどの半導体装置の消費電流を軽減することを 課題とする。
課題を解決するための手段
[0005] 本発明は、ローカルワード線に接続されたセルを有する複数のセクタと、セクタを選 択するデコーダと、選択されたセクタをィレースする際、当該選択されたセクタに接続 する前記デコーダを一時的に非選択とする制御信号を生成する回路とを有する半導 体装置である。
[0006] 上記半導体装置において、各セクタは対応するグローバルワード線を介して接続さ れる対応のデコーダにより駆動され、対応するワード線を駆動するプルアップトランジ スタを有し、該プノレアップトランジスタは前記制御信号で OFFに保持される構成とす ること力 Sできる。
[0007] 上記半導体装置において、前記回路はィレースの初期段階において、対応するデ コーダを非選択に保持する前記制御信号を生成する構成とすることができる。
[0008] 上記半導体装置において、前記回路は、対応する非選択のデコーダに接続された 負電圧ポンプパスがィレース時に所定の中間負電圧に落ちるまで、当該デコーダを 非選択に保持する前記制御信号を生成する構成とすることができる。
[0009] 上記半導体装置において、各セクタは対応するローカルワード線を駆動するプル アップトランジスタ及びプノレダウントランジスタを有し、これらのトランジスタは対応する デコーダで駆動され、前記制御信号はィレースの際、前記プノレアップトランジスタ及 びプノレダウントランジスタをデイスエーブル状態とする構成とすることができる。
[0010] 本発明はまた、ローカルワード線に接続されたセルを有する複数のセクタと、セクタ を選択するデコーダと、選択されたセクタをプログラムする際、非選択セクタのロー力 ルワード線をフローティング状態にする制御信号を生成する回路とを有する半導体 装置を含む。
[0011] 上記半導体装置において、各セクタは対応するローカルワード線を駆動するプル アップトランジスタ及びプノレダウントランジスタを有し、これらのトランジスタは対応する デコーダで駆動され、前記制御信号はィレースの際、前記プノレアップトランジスタ及 びプノレダウントランジスタを OFFにする構成とすることができる。
[0012] 上記半導体装置において、プログラムされるセクタに対応するデコーダは、当該デ コーダと前記プログラムされるセクタとを接続するグローバルワード線を介して、当該 選択されたセクタの非選択ローカルワード線を所定電位に設定する構成とすることが できる。
[0013] 本発明はまた、ローカルワード線に接続されたセルを有する複数のセクタと、グロ一 バルワード線を介してセクタを選択するデコーダと、ダミー配線と、前記ローカルヮー ド線に負電圧が与えられるィレース動作の後に当該ローカルワード線をデイスチヤ一 ジする際、前記ダミー配線を前記グローバルワード線に接続する回路とを有する半導 体装置を含む。
[0014] 上記半導体装置において、読み出し時及びプログラム時、前記ダミー配線を所定 の電圧にバイアスするバイアス回路を更に有する構成とすることができる。
[0015] 上記半導体装置において、選択されたセクタをィレースする際、当該選択されたせ 九対に対応するデコーダを一時的に非選択とする制御信号を生成する別の回路を 更に含む構成とすることができる。
[0016] 上記半導体装置にぉレ、て、選択されたセクタをプログラムする際、非選択セクタの ローカルワード線をフローティング状態にする制御信号を生成する更に別の回路を 有する構成とすることができる。
[0017] 上記半導体装置において、前記メモリセルは例えば不揮発性メモリセルである。
[0018] 本発明はまた、ローカルワード線に接続されたセルを有する複数のセクタから 1つ のセクタを選択するステップと、選択されたセクタをィレースする際、当該選択された セクタを選択的に駆動するためのデコーダを一時的に非選択とする制御信号を生成 するステップとを有する半導体装置の制御方法を含む。
[0019] 本発明はまた、ローカルワード線に接続されたセルを有する複数のセクタから 1つ のセクタを選択するステップと、選択されたセクタをプログラムする際、非選択セクタの ローカルワード線をフローティング状態にする制御信号を生成するステップとを有す る半導体装置の制御方法を含む。
[0020] 本発明はまた、ローカルワード線に接続されたセルを有する複数のセクタから 1つ のセクタを選択するステップと、前記ローカルワード線に負電圧が与えられるィレース 動作の後に当該ローカルワード線をデイスチャージする際、ダミー配線を前記グロ一 バルワード線に接続するステップとを有する半導体装置の制御方法を含む。
発明の効果
[0021] 本発明によれば、半導体装置の消費電流を軽減することができる。
図面の簡単な説明
[0022] [図 1]本発明の実施例 1に係る半導体装置の全体構成を示す図である。
[図 2] (A)は図 1に示す半導体装置のグローバルワード線デコーダに与えられる信号 レベルを示す図、（B)は図 1に示す半導体装置のバーチカルワード線デコーダに与 えられる信号レベルを示す図、（C)は図 1に示す半導体装置のセクタスィッチ制御回 路に与えられる信号レベルを示す図、（D)は図 1に示す半導体装置のローカルヮー ド線線デコーダに与えられる信号レベルを示す図である。
[図 3]図 1に示す半導体装置内のローカルワード線デコーダ（xdec_sub)の回路図 である。
園 4]図 1に示す半導体装置内の高電圧出力回路 (gvpx)の回路図である。
[図 5]図 5A、 5Bは図 4に示す高電圧出力回路の動作タイミング図である。
[図 6]図 1に示す半導体装置内のグローバルワード線 (行方向）デコーダ (xdec)の回 路図である。
園 7]図 1に示す半導体装置内で用いられている XT生成回路の回路図である。 園 8]図 1に示す半導体装置内で用レ、られている所定電位検出回路 (negpl)の回路 図である。
[図 9]図 9A、 9Bは、図 6に示すグローバルワード線デコーダと図 7に示す XT生成回 路の動作タイミング図である。
[図 10]図 1に示す半導体装置に設けられている行方向のグローバルセクタスィッチ回 路（sswitchg)の回路図である。
[図 11]図 11A、 11Bは、図 8に示す所定電位検出回路と図 10に示すグローバルセク タスイッチ回路との回路図である。
園 12]図 1に示す半導体装置に設けられている列方向のグローバルセクタスィッチ回 路（sswitchv)の回路図である。
園 13]図 1に示す半導体装置内のバーチカルワード線デコーダ (vxdec)の回路図で ある。
[図 14]図 14A、 14Bは図 12に示すグローバルセクタスィッチ回路と図 13に示すバー チカルワード線デコーダとの動作タイミング図である。
[図 15]図 1に示す半導体装置内のセクタスィッチ回路（sswitch)の回路及び動作を 示す図である。
[図 16]実施例 1におけるィレース後のローカルワード線デイスチャージとグローバルヮ 一ド線デイスチャージとを説明するためのグラフである。 [図 17]実施例 2に係る半導体装置の全体構成を示すブロック図である。
[図 18]実施例 2で用いられている水平方向のグローバルセクタスィッチ回路の回路図 である。
[図 19]実施例 2におけるィレース後のローカルワード線デイスチャージとグローバルヮ 一ド線デイスチャージとを説明するためのグラフである。
[図 20]本発明の半導体装置の全体構成の一例を示すブロック図である。
発明を実施するための最良の形態
[0023] 以下、添付の図面を参照して本発明の実施例を説明する。
実施例 1
[0024] 図 1は、本発明の実施例 1に係る不揮発性半導体メモリの一例であるフラッシュメモ リの構成を示すブロック図である。フラッシュメモリは、行方向と列方向に配置された 複数のセクタ 200 200 (hと Vはそれぞれ任意の自然数）を有する。各セクタ 200
11 hv
一 200 は、不揮発性のメモリセルを複数有している。各行、各列は同一構成なの
11 hv
で、説明の繰り返しを避けるために、以下では適宜、 h番目の行と V番目の列につい てのみ説明し、他の行、列についての説明を省略する場合がある。
[0025] 一対のグローバルワード線 GWLNhと GWLBhは、 h番目の行のセクタ 200 セ
hi クタ 200 を横方向（行方向）に接続している。また、プログラム
hv Z読出し電圧供給線
VPXhとセクタスィッチ制御線 GXDShが行方向に設けられており、各セクタ 200 — hi
200 にそれぞれ接続されている。各行には、メインデコーダ（行デコーダ） 100— 1 hv 1
00が設けられている。メインデコーダ 100は、一対のグローバルワード線 GWLNh h h
と GWLBh、プログラム/読出し電圧供給線 VPXh、及びセクタスィッチ制御線 GXD Shを制御する。メインデコーダ 100は高電圧出力回路（gvpx) 110、グローバルヮ
h
ード線デコーダ（xdec) 140及びグローバルセクタスィッチ回路（sswitchg) 180を有 する。高電圧発生回路 110は、プログラム/読出し電圧 VPXhをセクタ 200 — 200 hi h に出力する。グローバルワード線デコーダ 140は、グローバルワード線 GWLNhと G WLBhを選択駆動する。グローバルセクタスィッチ回路 180は、行方向のセクタスイツ チ制御線 GXDShを制御する。メインデコーダ 100— 100には、電圧発生回路 400
1 h
力 高電圧 VPXGと負電圧 NEGPが供給される。電圧発生回路 400は、高電圧 VP XGを生成する高電圧発生回路 410と、負電圧 NEGPを発生する負電圧発生回路 4 20とを有する。負電圧 NEGPは、後述するように、セクタのィレース時に用いられる。
[0026] 各列には、列方向デコーダ 300— 300が設けられている。列デコーダ 300カ 延 びるセクタスィッチ選択信号線 AENv、 NENv及びバーチカルワード線 VWLvは、 v 列のセクタ 100 200 に接続されている。列デーコダ 300vは、セクタスィッチ選
lv nv
択信号線 AENv、 NENvを選択する列方向のグローバルセクタスィッチ回路（sswitc hv) 310と、バーチカルワード線 VWLvを選択駆動するバーチカルワード線デコーダ (vxdec) 340とを有する。電圧発生回路 400は、列方向デコーダ 300— 300に高 電圧 VPXGと負電圧 NEGPを供給する。
[0027] セクタ 200 は、セクタスィッチ回路（sswitch) 210、ローカルワード線単位に設けら
hv
れたローカルワード線デコーダ（xdec_sub) 240とを有する。セクタスィッチ回路 21 0はセクタスィッチ選択信号線 AENv、 NENvで制御され、選択されると信号線 XDS nに負電圧 NEGP又は接地電圧 Vssなどを供給する。ローカルワード線デコーダ 24 0はバーチカルワード線 VWLvに選択的に接続され、ここを介して供給される高電圧 VPXh又は接地電圧 Vssを対応するローカルワード線に供給する。ローカルワード線 にはメモリセルが接続されてレ、る。
[0028] 動作の概略を説明する。行方向の信号 VPXh、 GWLNh, GWLBh、 GXDShと、 列方向の VWLv、 AENv、 NENvにより 1つのセクタ及び選択されたセクタ中の 1本 のローカルワード線が選択される。メインデコーダ 100内のグローバルセクタスィッチ
h
回路 180から出力される負電圧 NEGPは、 GXDSh配線を経由して、選択されたセク タのローカルワード線に供給される。 GXDSh配線は行方向のセクタ 200 — 200 hi hv に共通で、最も近いセクタ 200 力も順にセクタ 200 200 に接続されている。
hi hi hv
[0029] 図 2A 2Dは図 1の動作の概要を説明するための図である。図 2Aはグローバルヮ ード線デコーダ（xdec) 140の動作を示す図、図 2Bはバーチカルワード線デコーダ（ vxdec) 340の動作を示す図、図 2Cはセクタスィッチ回路（sswitch) 210の動作を示 す図、及び 2Dはローカルワード線デコーダ（xdec_sub) 240の動作を示す図であ る。図 2A— 2Dは、ィレースべリファイ時、ィレース時及びプログラム時の動作を示し ている。リード時の動作はプログラム時と同様である。 [0030] 以下、説明の都合上、ローカルワード線デコーダ (xdec— sub) 240をまず説明す る。以下に説明するように、後述する構成を採用しないと、ィレースべリファイからィレ ース動作に移行する際及びプログラム時において、ローカルワード線デコーダ 240に リーク電流が流れる可能性がある。以下、図 3を参照しながらローカルワード線デコー ダ 240の構成を説明し、次にィレースべリファイからィレース動作に移行する際、及び プログラム時に流れる可能性のあるリーク電流について説明し、これらのリーク電流の 発生を防止する構成の概要について説明する。
[0031] 図 3は、ローカルワード線デコーダ（xdec_sub) 240の回路構成を示す図である。
ローカルワード線デコーダ 240は Nチャネルトランジスタ 241、 242及び 243から構成 されている。トランジスタ 242はプルアップトランジスタであり、トランジスタ 243はプル ダウントランジスタである。バーチカルワード線 VWLvはトランジスタ 242を介してロー カルワード線 P2WLnに選択的に接続され、セクタスィッチ回路 210からのセクタスィ ツチ制御線 XDSnはトランジスタ 243を介してローカルワード線 P2WLnに選択的に 接続される。トランジスタ 241、 242、 243は P型ゥエル内に形成され、メインデコーダ 100hのグローバルセクタスィッチ回路 180力 延びるセクタスィッチ制御線 GXDSh でバックバイアスされている。トランジスタ 241、 242、 243を含むそれぞれの P型ゥ工 ノレは、 P型基板と分離するため N型ゥエルの中にあり、その N型ゥヱルは電源電圧 Vc cでバイアスされている。トランジスタ 242のゲートは、トランジスタ 241を介してグロ一 バルワード線 GWLNhで制御される。トランジスタ 241のゲートは、メインデコーダ 10 Ohの高電圧出力回路 110から延びる高電圧供給線 VPXhが接続されている。トラン ジスタ 243のゲートは、グローバルワード線 GWLBhで制御される。なお、図中、トラ ンジスタのシンボル中の小さな円は、円の付レヽてレヽなレ、トランジスタよりもしきレ、値が 小さいことを意味している。
[0032] ィレースべリファイ時の選択ワード線及び非選択ワード線に関しては、図 2Dに示す 電圧が各部に与えられる。具体的には次の通りである。ィレースべリファイ時、選択さ れたヮ一ド線の場合は GWLNhZGWLBh = VPXh/Vss、 VWLv = VPXVであり 、ローカルワード線 P2WLnに高電圧が供給される。非選択ワード線の場合には GW LNh/GWLBh = VPXh/ Vs s (選択）、 VWLv= Vss (非選択）の状態か、 GWLN h/GWLBh=Vss/Vcc (非選択）、 VWLv=VPXV (選択）の状態のどちらかの条 件により、ローカルワード線 P2WLnは Vssとなる。ィレース時、選択されたセクタでは GWLNh/GWLBh = NEGP/Vcc、 VWLv=Vss、 XDSn = GXDSh = NEGP であり、ローカルワード線 P2WLnに負電圧が供給される。非選択セクタでは、 GWL Nh/GWLBh = NEGP/Vss (選択）、 XDSn=Vss (非選択）の状態か、 GWLNh /GWLBh=Vss/Vcc (非選択）、 XDSn=Vss (非選択）の状態のどちらかの条件 により、ローカルワード線 2PWLnは Vssとなる。この時、前者の状態ではローカルヮ ード線 P2WLnがフローティングになるため GWLNhg = NEGPによるカップリングで ワード線 P2WLnが負電圧になる力 実質的な影響はない。
グローバルワード線 GWLNh、 GWLBhを介して選択されたセクタにおいて、ィレー スベリファイ動作力、らィレース動作に移行する際、ローカルワード線 P2WLnを速やか に高電圧から負電圧に移行させることが望まれる。このためには、トランジスタ 242を 高速にオンからオフに変化させ、トランジスタ 243を高速にオフ力 オンに変化させる 必要がある。ィレース動作に移行する直前では、グローバルワード線 GWLNhは高 電圧 VPXhであり、トランジスタ 242をオンさせてローカルワード線 P2WLnを高電圧 にするに十分な電圧がノード Fに保持されている。この状態でィレースべリファイから ィレースに移行するときに、選択されたセクタに接続されるグローバルワード線 GWL Nhが高電圧 VPXhから負電圧 NEGPに変化する。このとき、従来技術では、グロ一 バルワード線 GWLNhは Vssよりも高い電圧に保持されている。従って、トランジスタ 2 42がオン状態に保持され、バーチカルワード線 VWLvからのリーク電流パスが形成 されてしまレ、、トランジスタ 243を介してローカルワード線 P2WLnを効率よく負電圧 N EGPに駆動することができない。本実施例は後述する構成を採用し、ィレース動作 の開始からある一定期間だけ、トランジスタ 242を強制的にオフさせることで、ロー力 ルワード線 P2WLnを負電圧 NEGPに高速駆動できるようにした。なお、上記リーク パスは選択されたセクタの各ローカルワード線デコーダ 240に発生するので、メモリ の容量が増えるほど負電圧 NEGPの供給効率が低下し、さらには負電圧 NEGPの 供給ができなくなってしまう場合も考えられる。本実施例により、リーク電流パスの発 生を抑制することは、上記の状況下におレ、て特に有益である。 [0034] また、図 3に示すローカルワード線デコーダ 240はプログラム時にもリーク電流が流 れる可能性がある。プログラム中、選択されたバーチカルワード線 VWLv (=VPXV) 上にはグローバルワード線 GWLNh/GWLBhが選択状態（=VPXh/Vss)のロー カルワード線デコーダ 240と、非選択状態（=Vss/Vcc)のローカルワード線デコー ダ 240とが存在する。このグローバルワード線 GWLNhZGWLBhが非選択状態の ローカルワード線デコーダ 240では、トランジスタ 242は GWLNh= Vssによりオフ状 態、トランジスタ 243はオン状態となっている力 トランジスタ 242、 243のしきい値が 小さいために、トランジスタ 242においてわずかなリーク電流が存在している。メモリ 容量が増えるほど多くの非選択ローカルワード線デコーダ 240が存在するため、リー ク電流の影響は顕著になってくる。この問題点を解決するために、本実施例では後 述する構成により、プログラム時には非選択セクタ内のローカルワード線デコーダ 24 0のトランジスタ 242と 243の両方を才フにすることで、トランジスタ 242と 243にリーク 電流が流れるのを防止する構成とした（図 2Dに示すように、グローバルワード線 GW LBhを Vssレベルとすることで、トランジスタ 243をオフさせる）。これによつて、非選択 セクタ内のローカルワード線 P2WLnはフローティング状態となり、選択されたパーチ カルワード線 VWLv上のローカルワード線デコーダ 240が駆動するローカルワード線 P2WLnはカップリングにより多少レベルが上がる力 S、プログラムに影響を及ぼすほど ではない。但し、選択されたセクタにおいてはビット線レベルが上昇するため、ロー力 ルワード線 P2WLnがカップリング上昇して誤書込みを起こしてしまうのを防止するた めに、非選択ローカルワード線は接地電位 Vssに設定しておく必要がある。これによ り、選択されたセクタ内の非選択ローカルワード線デコーダ 240にはリーク電流が発 生するが、数が膨大でない限り特に影響を及ぼすほどではない。
[0035] 以下、図 1に示す構成の各部を詳述する。
[0036] 図 4は、メインデコーダ 100h内に設けられた高電圧出力回路（gvpx) 110の回路 図である。高電圧出力回路 110は高電圧 VPXhを出力する回路で、 ANDゲート 11 1、 112、 NORゲート 113、 Nチヤ才ヽノレトランジスタ 114、 117、 118、 Pチヤ才ヽノレトラン ジスタ 115、 116、 119、インノ ータ 120、及びフローティング指示信号発生回路 121 を有する。記号 GSELhはグローバルワード線選択指示信号、記号 ERSELはィレー スデコード期間指示信号、記号 GSELBhはグローバルワード線選択指示信号 GSE Lhの反転信号、記号 SVPXは VPX選択指示信号、記号 VPXGはチャージポンプ動 作で生成される高電圧（>Vcc)、記号 ERSELBVTはィレース期間指示信号 ERSE Lの反転信号、記号 PGMBはプログラム期間中にメモリセルのゲートやドレインに高 電圧を印加する期間を示す信号、記号 FLOATXBhはフローティング期間を示す信 号である。制御信号 GSELh、 ERSEL、 GSELh、 SVPX, ERASELVBT及び PG MBは、後述する制御回路（図 20の制御回路 520)から供給される。
[0037] 図 5A及び図 5Bに高電圧出力回路 110の動作を示す。図 5Aはプログラム時の動 作を示し、図 5Bはィレース時の動作を示す。プログラム時、 h行のグローバルワード 線が選択されると、メインデコーダ 100h内の高電圧発生回路 110はチャージポンプ 動作で立ち上がる電圧 VPXGから高電圧 VPXh ( >Vcc)を生成して出力する。プロ グラム時、 h行のグローバルワード線が非選択の場合、高電圧発生回路 110は出力 電圧 VPXhを Vccに保持する。ィレース時、 h行のグローバルワード線が選択されると 、メインデコーダ 100h内の高電圧発生回路 110は出力電圧 VPXhを Vssに設定す る。非選択の場合には、高電圧発生回路 110は出力電圧 VPXhを Vccに保持する。 フローティング指示信号発生回路 121は、プログラム時、 h行のグローバルワード線 が非選択の場合に制御信号 PGMBに同期してローレベルを出力する。
[0038] 図 6は、メインデコーダ 100h内に設けられたグローバルワード線デコーダ（xdec) 1 40の回路図である。グローバルワード線デコーダ 140は、 NANDゲート 141、 147、 Nチャネルトランジスタ 142、 145、 Pチャネルトランジスタ 143、 144、 ORゲート 146 及びインバータ 148を有する。図 4に示す高電圧発生回路 110力 の電圧 VPXhは トランジスタ 143、 144のソースに与えられ、制御信号 FLOATXBhは NANDゲート 147に与えられている。信号 GXRSTLは後述する制御回路から与えられる信号で、 グローバルワード線 GWLNhと GWLBhをリセット又は Vssに設定するために用いら れる。信号 XTxは図 7を参照して後述する XT生成回路 150から供給されるもので、メ インデコーダ 100hのグローバルワード線デコーダ 140を選択する信号である。グロ 一バルワード線デコーダ 140の動作については、図 9A、 9Bを参照して後述する。
[0039] 図 7は、 XT生成回路 150の回路図である。 XT生成回路 150はメインデコーダ 100 一 100に、それぞれ信号 XT (0)— XT (h)を出力する。 XT生成回路 150はァドレ
1 h
ス信号をデコードして 1つのメインデコーダを選択する。 XT生成回路 150は、同一構 成のデコード回路を X個含む。ここでは、メインデコーダ内に X個の xdec回路があると する。例えば、信号 XT (0)を出力するデコード回路は、 ANDゲート 151、 NORグー ト 152、 153、及びインノ ータ 154、 155を含む。 ANDゲート 151 (こ fまアドレス信号の うちの 3ビット A11B、 A12B、 A13Bが与えられている。 ANDゲート 151の出力は、 ィレース時ハイレベルとなる信号 ERSELと N〇Rゲート 152で演算処理される。 NOR ゲート 152の出力は、デイスエーブル信号生成回路 156が出力するデイスエーブル 信号 DISXTと NORゲート 153で演算処理される。 N〇Rゲート 153の出力はインバ ータ 154、 155を介して XT(0)として出力される。デイスエーブル信号生成回路 156 は、後述する制御回路が出力するィレース指示信号 ERと、図 8を参照して後述する 所定電位検出回路 160が生成する検出信号 NEGPLとから、 NANDゲート 157及 びインバータ 158を用いてデイスエーブル信号 DISXTを生成する。 XT生成回路 15 0が生成する信号 XT (0)…は、選択されたセクタに接続するデコーダを一時的に非 選択とする制御信号として機能する。 XT生成回路 150の動作は、図 9A、 9Bを参照 して後述する。
図 8は、所定電位検出回路 160の回路図である。所定電位検出回路 160は、ィレ ース時、負電圧 NEGPが Vssカもィレース動作に必要な負電圧（例えば- 6V)に遷 移する過程で、所定の負電圧（例えば一 3V)を検出する回路である。所定電位検出 回路 160ίま、 NANDゲート 161、インノくータ 162、 172一 174、 Νチヤネノレトランジス タ 163、 167、 169, 170、 175及び Ρチャネルトランジスタ 164、 165、 166、 168、 1 71とを有する。負電圧発生回路 420が発生する負電圧 NEGPは、 Ρチャネルトラン ジスタ 165のゲートに与えられる。 NANDゲート 161はィレース期間ハイレベルとなる 信号を受けて、ゲートを開く。 NANDゲート 161の出力 ENLBは、トランジスタ 163及 び 170のゲートに与えられている。負電圧 NEGPが Vss力、ら所定の負電圧である _3 Vまで達していないときは、 Pチャネルトランジスタ 165はオフであり、所定電位検出信 号 NEGPLは Vccにある。よって、信号 ENLBはローレベル、インバータ 162の出力 はハイレベルにある。このとき、トランジスタ 164、 166はオフである。負電圧 NEGPが 所定電位 (-3V)まで下がってくると、トランジスタ 165がオンし、これによりトランジスタ 164、 166力 Sオンする。この結果、ノード NVDの電位が上がり、トランジスタ 175がォ ンする。これにより、所定電位検出信号 NEGPLはハイレベルからローレベルに変化 する。インバータ 172と 173のラッチ回路がハイレベルを保持するので、所定電位検 出信号 NEGPLがローレベルに変化し、信号 ENLBがハイレベルに変化しても、所 定電位検出信号 NEGPLはローレベルに保持される。
[0041] 図 9A、 9Bは、グローバルワード線デコーダ 140 (図 6)、 XT生成回路 150 (図 7)及 び所定電位検出回路 160 (図 8)の動作タイミング図である。図 9Aはプログラム時の 動作を示し，図 9Bはィレース時の動作を示す。前述したローカルワード線デコーダ 2 40のリーク電流は以下のメカニズムで発生する。まず、ィレースべリファイ動作力、らィ レース動作に移行する際のリーク電流について説明する。このリーク電流が発生する 原因は、ィレース動作に入ると直ちにメインデコーダ 100hを選択する信号 GSELh 及びグローバルワード線デコーダ 140を選択する信号 XTxがハイレベルに設定され る（ィレースべリファイ時にも信号 GSELhと ΧΤχはハイレベルに設定されてレ、るので 、ィレース時に移行する際、信号 GSELhと ΧΤχはハイレベルのまま保持されることに なる）ことに起因している。
[0042] ィレースべリファイ中、図 6に示す選択されたグローバルワード線デコーダ 140では 、信号 ΧΤχと GSELhがいずれもハイレベルなので、トランジスタ 144がオン状態（ゲ ート電圧が Vss)、トランジスタ 145がオフ状態（ゲート電圧が Vss)である。従って、グ ローバルワード線 GWLNhには高電圧の VPXhがトランジスタ 144を介して供給され ている。次にィレース動作にはいると、グローバルワード線デコーダ 140は選択され たままの状態で、つまり、信号 XTxがハイレベルに保持されたままの状態で、ィレー ス動作の当初、 VPXh=Vss、 GXDSh=Vssとなるので、トランジスタ 144、 145はい ずれもオフ状態となる。この結果、グローバルワード線 GWLNhには Vss +Vta (Vta はトランジスタ 144のしきい値電圧）の電圧が残ることになる。一方、グローバルワード 線 GWLNh上にあるローカルワード線デコーダ 240 (図 3)では、ィレースべリファイ中 にはバーチカルワード線 VWLvを介してローカルワード線 P2WLnに高電圧を通す のに十分な電圧がノード Fに保持されており、次にィレース動作に入ると上記の通り G WLNh=Vss +Vtaとなるため、ノード Fには Vss +Vtb (Vtbはトランジスタ 241のし きい値電圧）が残ることになる。この電圧レベルはィレース動作に入って VWLv=Vs s、 GWLBh=Vcc、 XDSn=Vssとなった後、 XDSnが負電圧に下がってレヽく過程 でトランジスタ 242 (図 3)をオンさせるのに十分な電圧であるため、トランジスタ 242が リークパスとなってローカルワード線 P2WLnへの負電圧の供給が効率よく行われな くなつてしまう。またこの時、 XDSnに続いてグローバルワード線 GWLNhも負電圧に 下がっていくが、 VPXh=Vssとなっているので、 GWLNhがトランジスタ 241をオンさ せ得る電圧に下がるまではノード Fには Vss + Vtbの電圧が残っていることになる。よ つて、 GWLNhがトランジスタ 241をオンさせ得る電圧に下がるまで、リーク電流が存 在することになる。
[0043] これに対し、本実施例では、図 9Bに示すように、ィレース時、選択されたグローバ ルワード線デコーダ 140はィレースィネーブル信号 ERに同期してィネーブル状態と されるのではなぐ負電圧 NEGPが Vssから所定の負電位 (一 3V)に下降したことが 検出された時（NEGPLがローレベルにたち下がる）にィネーブル状態とされる。つま り、負電圧 NEGPが Vssから所定の負電位 (一 3V)に下降するまでは、信号 XTxは口 一レベルに保持される。ィレースべリファイ動作からィレース動作への移行時、信号 X Τχはィレース動作に移行した時点でハイレベルからローレベルに変化し、負電圧 Ν EGPが Vssから所定の負電位 (-3V)に下降した時点でハイレベルに変化する。
[0044] 図 6のグローバルワード線デコーダ 140において、ィレース動作の開始直後は信号 XTxがローレベルなので、グローバルワード線デコーダ 140は非選択状態となり、トラ ンジスタ 144はオフし、トランジスタ 145がオンする。よって、セクタスィッチ制御線 GX DShが Vss力、ら負電圧に下降してレ、くにつれて、グローバルワード線 GWLNhも Vss から次第に立ち下がっていく。つまり、図 3に示すローカルワード線デコーダ 240のト ランジスタ 242のゲート、つまりノード Fにはトランジスタ 142を介して Vssから次第に 下降していく電圧が印加されるので、トランジスタ 242はィレース動作の開始時オフ に制御される。よって、リーク電流パスが発生しなレ、。その後、負電圧 NEGPが所定 の負電圧 (一 3V)になるまでグローバルワード線デコーダ 140は非選択状態に保持さ れる。そして、負電圧 NEGPが所定の負電圧 (一 3V)に達し、所定電位検出信号 NE GPLがローレベルに立下り、デイスエーブル信号 DISXTがローベルに立ち下がるこ とで、 XTxが立ち上がり、ワード線デコーダ 140は選択状態に戻る。仮に非選択状態 のままだと、トランジスタ 145 (図 6)において、ィレース期間中に GXDSnが負電圧に 下がっていくと、ゲート電圧（=Vcc)と GXDSnとの電位差が大きくなることから、トラ ンジスタ 145の耐圧に問題が生じる可能性がある。よって、 NEGPカ 3Vに達したと きにグローバルワード線デコーダ 140を選択状態にして、トランジスタ 145のゲート電 圧を Vssレベルにすることで、耐圧の問題を回避することができる。
[0045] なお、ィレース時における非選択セクタの動作については、図 9Bの下側に示すタイ ミングの通りである。
[0046] また、図 3に示すローカルワード線デコーダ 240は、前述したように、プログラム時に もリーク電流パスが形成されてしまう。この問題点に対処するために、非選択セクタ内 のローカルワード線デコーダ 240において、ローカルワード線 P2WLnをフローテイン グ状態とする。つまり、トランジスタ 242と 243の両方をオフさせる。このために、図 5に 示すフローティング指示信号発生回路 121が生成するフローティング指示信号 FLO ATXBhを用いる。フローティング指示信号 FLOATXBhは、図 6に示すグローバノレ ワード線デコーダ 140の NANDゲート 147に与えられている。図 9Aに示すように、プ ログラム時、非選択セクタにおいては、フローティング指示信号 FLOATXBhがハイ レベルからローレベルに変化し、この変化を受けてグローバルワード線 GWLBhがハ ィレベルからローレベル（Vss)に変化する。この変化が図 3に示すトランジスタ 243の ゲート電圧となり、トランジスタ 243をオンからオフに制御する。また、図 9Aに示すよう に、グローバルワード線 GWLNhはローレベル（Vss)に保持されているので、トランジ スタ 242はオフ状態にある。このようにしてリーク電流パスの形成が阻止できる。なお 、選択されたセクタでのプログラム動作は図 9Aに示すように、 VPXhのチャージポン プ動作によりグローバルワード線 GWLNhが高電圧に設定される。但し、選択された セクタにおいてはビット線レベルが上昇するため、ローカルワード線 P2WLnがカップ リング上昇して誤書込みを起こしてしまうのを防止するために、非選択ローカルワード 線は接地電位 Vssに設定しておく必要がある。これにより、選択されたセクタ内の非 選択ローカルワード線デコーダ 240にはリーク電流が発生する力 S、数が膨大でない 限り特に影響を及ぼすほどではない。
[0047] 図 10は、水平方向（行方向）のグローバルセクタスィッチ回路（sswitchg) 180の回 路図である。グローバルセクタスィッチ回路 180は、 NANDゲート 181、 183、インバ ータ 182、 184、 Pチヤネノレトランジスタ 186、 187、 188、 190、 192、 194及び Nチ ャネノレトランジスタ 185、 189、 191、 193、 195、 196を有する。記号 ENSSWは後 述する制御回路から供給されるセクタスィッチィネーブル信号、記号 GSELhはグロ 一バルワード線選択指示信号、記号 NENはトランジスタ 192のドレインから与えられ るセクタスィッチデコード信号である。グローバルセクタスィッチ回路 180は、トランジ スタ 195を介してセクタスィッチ制御線 GXDShに Vssを供給し、トランジスタ 196を介 して負電圧 NEGPを供給する。
[0048] 図 11A及び図 11Bは、図 10に示すグローバルセクタスィッチ回路 180の動作を示 すタイミング図である。図 11Aがプログラム時の動作を示し、図 11Bがィレース時の動 作を示す。プログラム時、制御線 GXDShは Vssレベルに設定され、ィレース時はトラ ンジスタ 196を介して供給される負電圧発生回路 420が生成する負電圧 NEGPに設 定される。制御線 GXDShとともに、セクタスィッチ制御線 GXDSBhがセクタ 200 — hi
200 に供給される。図 1では、セクタスィッチ制御線 GXDSBhの図示を省略してあ hv
る。グローバルセクタスィッチ回路 180が選択された場合、その直後は、 NEGPは Vs s、よって前述した所定電位検出信号 NEGPLは Vccのため、トランジスタ 191及び 1 89はオンとなり、 GXDSBhは Vssである。また、トランジスタ 192はオンのため（ノード NENは Vcc)、トランジスタ 196はオンし、 GXDShは Vssである。そして、 NEGPが V ssから下がっていき所定電位（前述した例では- 3V)になると、 NEGPLは Vssになる 。このとき、トランジスタ 191及び 189を介して GXDXBhは NEGPの電位（_3V)が出 力される。また、ノード NENはトランジスタ 192を介して Vss (NEGPLの電位）であり、 トランジスタ 196を介して GXDShは NEGPの電位（一 3V)が出力される。非選択の場 合には、制御線 GXDSBhはハイレベルに保持される。
[0049] 図 12は、列デコーダ 300vに設けられた垂直方向（列方向）のグローバルセクタスィ ツチ回路（sswitchv) 310の回路図である。図 10に示す水平方向のグローバルセク タスイッチ回路 180と類似の回路構成である。より特定すると、グローバルセクタスイツ チ回路 310ίま NANDゲート 311、 313、インノくータ 312、 314、 Pチヤネノレトランジス タ 316、 317、 318、 320、 322、 324及び Nチャネルトランジスタ 315、 319、 321、 3 23、 325、 196を有する。セクタスィッチ選択信号 AENvはトランジスタ 319のドレイン 力 出力され、セクタスィッチ選択信号 NENvはトランジスタ 323のドレインから出力さ れる。グローバルセクタスィッチ回路 310の動作は、図 14A、 14Bを参照して後述す る。
[0050] 図 13は、列デコーダ 300vに設けられたバーチカルワード線デコーダ（vxdec) 340 の回路図である。バーチカルワード線デコーダ 340は、 NANDゲート 348、 Pチヤネ ノレ卜ランジスタ 341、 342、 343及び Nチヤネノレトランジスタ 344、 345、 345、 347を 有する。後述する制御回路から供給されるバーチカルワード線デコーダ駆動信号 V XTq及び選択信号 VSELvが NANDゲート 348に与えられる。高電圧発生回路 110 が生成する高電圧 VPXvはトランジスタ 341、 342及び 343に図示するように与えら れる。トランジスタ 343がオンすると、高電圧 VPXvがバーチカルワード線 VWLvに与 えられる。
[0051] 図 14A、 14Bは、グローバルセクタスィッチ回路（sswitchv) 310とバーチカルヮー ド線デコーダ (vxdec) 340の動作を示すタイミング図である。図 14Aに示すプロダラ ム時、選択された列及び非選択の列のグローバルセクタスィッチ 310はともに、 AEN v=Vcc、 NENv=NEGP=Vssに設定される。選択された列のバーチカルワード線 デコーダ 340では、図 13の NANDゲート 348の出力がローレベルとなるのでトランジ スタ 343がオンし、トランジスタ 347がオフする。よって、バーチカルワード線 VWLvは 高電圧の VPXvとなる。非選択のバーチカルワード線デコーダ 340では NANDゲー ト 348の出力はハイレベルとなるので、バーチカルワード線 VWLvは Vssとなる。図 1 4Bに示すィレース時、選択された列のグローバルセクタスィッチ 310は AENvを負電 圧の NEGPに設定し、 NENvを当初ハイレベルに設定した後ローレベルに変化させ る。この時、図 12に示すグローバルセクタスィッチ回路 310では、信号 ENSSWがハ ィレベルに変化したことでトランジスタ 315がオンし、セクタスィッチ選択信号線 AEN Vはトランジスタ 316、 319を介して Vssに設定される。引き続き、セクタスィッチ選択 信号線 AENvは、トランジスタ 321、 319を介して NEGPの電圧に設定される。ィレー ス時、非選択列のグローバルセクタスィッチ 310では、セクタスィッチ選択信号線 AE Nvがハイレベル (Vcc)されるとともに、セクタスィッチ選択信号線 NENvはトランジス タ 323を介して NEGPの電圧に設定される。
[0052] 図 15は、セクタスィッチ回路（sswitch) 210の回路図である。セクタスィッチ回路 21 0は Nチャネルトランジスタ 211、 212及び 213を有する。図 15には、セクタスィッチ回 路 210の入出力信号の関係も図示してある。セクタスィッチ選択信号線 AENvと NE Nvの電圧の組み合わせにおいて、（1)と（2)は非選択の場合、 （3)、（4)は選択の 場合である。また、セクタスィッチ制御線 GXDShと GXDSBhの電圧の組み合わせに おいて、 （5)と（7)は選択の場合、（6)と（8)は非選択の場合である。図示するように AENv/NENv = NEGP/Vss , GXDSh/GXDSBh = NEGP/NEGPの場合 に信号線 XDSnは電圧 NEGPに設定され、それ以外の場合は Vssに設定される。こ の信号線 XDSnは、図 3に示すように、トランジスタ 243を介してローカルワード線 P2 WLnに選択的に接続され、ィレース時に選択されたセクタのローカルワード線 P2W Lnを負電圧に設定する。
[0053] 以上、実施例 1を詳細に説明した。実施例 1によれば、ィレース時及びプログラム時 に、図 3に示すローカルワード線デコーダ 240に流れるリーク電流を軽減することが できる。
実施例 2
[0054] 次に、本発明の実施例 2を説明する。実施例 2はィレース動作後に行われるロー力 ルワード線 P2WLnのデイスチャージに関する。
[0055] 図 3に示すローカルワード線デコーダ 240において、選択されたセクタのィレース時 、ローカルワード線 P2WLnは負電圧 XDSnに設定されるので、ィレース後にロー力 ルワード線 P2WLnをデイスチャージして Vssレベルに戻す動作が行われる。このディ スチャージは、ローカルワード線 P2WLnを、トランジスタ 243、信号線 XDSn、図 15 に示すトランジスタ 213及びセクタスィッチ制御線 GXDSh、図 10に示すグローバル セクタスィッチ回路 180のトランジスタ 195を介して行われる。この時、負電圧 NEGP が供給される信号線 (負電圧ポンプパス)も同時にトランジスタ 196、 195を介してデ イスチャージされる。また、ィレース時、図 3に示すグローバルワード線 GWLNhも負 電圧に設定されるため、このディスチャージも行われる。このディスチャージは、図 6 に示すグローバルワード線デコーダ 140のトランジスタ 145を介して行われる。グロ一 バルセクタスィッチ回路 180が出力するセクタスィッチ制御線 GXDShがトランジスタ 145のソースに接続されており、グローバルワード線 GWLNhは、トランジスタ 145、 セクタスィッチ制御線 GXDSh、及び図 10のトランジスタ 195を介してデイスチャージ される。
[0056] ここで、グローバルワード線 GWLNhの負荷はローカルワード線 P2WLnの負荷に 比べて非常に小さいため、グローバルワード線 GWLNhの方がローカルワード線 P2 WLnよりも早くディスチャージされる（換言すれば、 Vssにチャージされる）。すると、 図 3のトランジスタ 242がオンしてバーチカルワード線 VWLvが負電圧にバイアスされ てしまレ、、図 13に示すバーチカルワード線デコーダ 340のトランジスタ 347では、 P 型ゥエル内に形成された Nチャネル領域 (VWLvに接続されている）の電圧（=負電 圧）が、 Vssで基板バイアスされた P型ゥエルの電圧（= Vss)よりも低くなつてしまい、 順バイアス状態が起きてしまう可能性がある。実施例 2は、この可能性を排除すること ができる。
[0057] 図 16は上記ディスチャージのタイミングを示す図である。記号 Gは図 3に示すノード Gの電圧変化を示す。
[0058] 実施例 2の全体構成を図 17に示す。図 17に示すように、負電圧に設定される配線 経路が図 1に示す構成とは異なる。グローバルセクタスィッチ回路 180から延びるセ クタスィッチ制御線 GXDShは、 1番目の列のセクタスィッチ 210から V番目のセクタス イッチ 210までこの順に接続された後、最遠方のセクタスィッチ 210からダミー配線と して機能する配線 GXDSXhを通りグローバルセクタスィッチ回路 180に接続されると ともに、グローバルワード線デコーダ 140に接続されている。
[0059] 酉己線 GXDSXhは、図 6に示すグローバルワード線デコーダ 140のトランジスタ 145 のソースに接続されている。これにより、負荷の小さいグローバルワード線 GWLNhは 負荷の大きい P2WLnを介して接続された配線 GXDSXhに接続され、グローバルヮ ード線 GWLNhは配線 GXDSXhを介してデイスチャージされることになる。
この結果、トランジスタ 145はローカルワード線 P2WLnのデイスチャージに追従して 行われることになり、図 3に示すトランジスタ 242がオンすることはなくなる。
[0060] 図 18は、実施例 2で用いられるグローバルセクタスィッチ回路 180の回路図である 。図 10に示す構成要素と同一のものには同一の参照番号を付してある。図 18に示 すように、 Nチャネルトランジスタ 197が新たに設けられている。トランジスタ 195と 19 6の中間ノードに接続されたセクタスィッチ制御線 GXDShは図 17に示すように各セ クタを順番に通り、配線 GXDSXhを介してトランジスタ 197に接続されている。トラン ジスタ 197はトランジスタ 189のドレインに接続されるセクタスィッチ制御線 GXDSBh でオンオフ制御されるもので、図 11Bに示すィレース時以外はハイレベルに設定され ている。グローバルワード線 GWLNhの Vssバイアスは配線 GXDSh→GXDSXh→ GWLNhで行われるため、読出し Zプログラム時の選択セクタ内の非選択ローカルヮ ード線デコーダ 240において、 VPXhゲートの昇圧時のカップリングによってトランジ スタ 242がオンしてしまうのを、トランジスタ 197を用いることで防ぐことができる。
[0061] 図 19に、実施例 2のデイスチャージ動作を示す。図 3のノード Fと Gは略同時にディ スチャージ (Vssにチャージ）される。
[0062] 図 17において、セクタスィッチ制御線 GXDSWhはトランジスタの P型ウェルバィァ ス用の信号線であって、ローカルワード線 P2WLnを駆動するための GXDShとは別 に設けることにより、配線 GXDShの負荷を減らすことを意図して設けられたものであ る。
[0063] 以上説明したように、実施例 2によればローカルワード線のディスチャージとグロ一 バルワード線のディスチャージとのタイミング差を解消することができる。
[0064] 図 20は、本発明の半導体装置の一態様であるフラッシュメモリの全体構成を示す ブロック図である。フラッシュメモリは、制御回路 520、電圧発生回路 522、タイマ 524 、アドレスラッチ 526、 Yデコーダ 528、 Xデコーダ 530、 Yゲート 532、セノレマトリクス 5 34、チップィネーブル Z出カイネーブル回路 535、データラッチ 538及び入出力バ ッファ 540を備えている。
[0065] 制御回路 520はコマンドレジスタを内蔵し、外部から供給されるチップィネーブル信 号 CEや書き込みィネーブル信号 WEに同期して動作するとともに、入出力バッファ 5 40を介して外部から供給されるコマンドに応じたタイミング信号を生成し、各部に出 力する。制御回路 520は、コマンド入力に応答して前述した各種制御信号を生成す る。電圧発生回路 522は図 1の電圧発生回路 400に相当する。タイマ 524は内部で 使用されるクロックやタイミング信号を生成する。アドレスラッチ 526は外部から供給さ れるアドレスをラッチし、 Yデコーダ 528及び Xデコーダ 530に供給する。 Yデコーダ 5 28は、図 1に示す列方向デコーダ 300 300に相当する。 Xデコーダ 530は図 1に
1
示すメインデコーダ 100— 100に相当する。チップィネーブル
1 h Z出カイネーブル回 路 536は、チップィネーブル信号 CEを受けて Yデコーダ 528を活性化し、出力イネ 一ブル信号 OEを受けて入出力バッファ 540を活性化する。セルマトリクス 534から読 み出されたデータは、 Yゲート 532、データラッチ 538及び入出力バッファ 540を介し て外部に出力される。また、外部からの書き込みデータは、入出力バッファ 540、デ 一タラツチ 538及び Yゲート 532を介してセルマトリクス 534内の選択されたメモリセ ルに書き込まれる。
以上、本発明の実施例を説明した。本発明は上記実施例に限定されず、他の実施 例や変形例を含むものである。また、本発明の不揮発性半導体メモリはフラッシュメ モリのようなメモリ単体のみならず、フラッシュメモリを内蔵したシステムをも含むもので ある。

Claims

請求の範囲
[1] ローカルワード線に接続されたセルを有する複数のセクタと、
セクタを選択するデコーダと、
選択されたセクタをィレースする際、当該選択されたセクタに接続する前記デコー ダを一時的に非選択とする制御信号を生成する回路と
を有する半導体装置。
[2] 各セクタは対応するグローバルワード線を介して接続される対応のデコーダにより駆 動され、対応するワード線を駆動するプルアップトランジスタを有し、該プルアップトラ ンジスタは前記制御信号で OFFに保持される請求項 1記載の半導体装置。
[3] 前記回路はィレースの初期段階において、対応するデコーダを非選択に保持する前 記制御信号を生成する請求項 1又は 2記載の半導体装置。
[4] 前記回路は、対応する非選択のデコーダに接続された負電圧ポンプパスがィレース 時に所定の中間負電圧に落ちるまで、当該デコーダを非選択に保持する前記制御 信号を生成する請求項 1から 3のいずれか一項記載の半導体装置。
[5] 各セクタは対応するローカルワード線を駆動するプノレアップトランジスタ及びプノレダウ ントランジスタを有し、これらのトランジスタは対応するデコーダで駆動され、
前記制御信号はィレースの際、前記プノレアップトランジスタ及びプルダウントランジ スタをデイスエーブル状態とする請求項 1記載の半導体装置。
[6] ローカルワード線に接続されたセルを有する複数のセクタと、
セクタを選択するデコーダと、
選択されたセクタをプログラムする際、非選択セクタのローカルワード線をフローティ ング状態にする制御信号を生成する回路と
を有する半導体装置。
[7] 各セクタは対応するローカルワード線を駆動するプノレアップトランジスタ及びプノレダウ ントランジスタを有し、これらのトランジスタは対応するデコーダで駆動され、
前記制御信号はィレースの際、前記プノレアップトランジスタ及びプルダウントランジ スタを OFFにする請求項 6記載の半導体装置。
[8] プログラムされるセクタに対応するデコーダは、当該デコーダと前記プログラムされる セクタとを接続するグローバルワード線を介して、当該選択されたセクタの非選択口 一カルワード線を所定電位に設定する請求項 6又は 7に記載の半導体装置。
ローカルワード線に接続されたセルを有する複数のセクタと、
グローバルワード線を介してセクタを選択するデコーダと、
ダミー配線と、
前記ローカルワード線に負電圧が与えられるィレース動作の後に当該ローカルヮー ド線をデイスチャージする際、前記ダミー配線を前記グローバルワード線に接続する 回路と
を有する半導体装置。
読み出し時及びプログラム時、前記ダミー配線を所定の電圧にバイアスするバイアス 回路を更に有する請求項 9記載の半導体装置。
選択されたセクタをィレースする際、当該選択されたせ九対に対応するデコーダを一 時的に非選択とする制御信号を生成する別の回路を更に有する請求項 9又は 10記 載の半導体装置。
選択されたセクタをプログラムする際、非選択セクタのローカルワード線をフローティ ング状態にする制御信号を生成する更に別の回路を有する請求項 9から 11のいず れか一項記載の半導体装置。
前記メモリセルは不揮発性メモリセルである請求項 1から 12のいずれか一項記載の 半導体装置。
ローカルワード線に接続されたセルを有する複数のセクタから 1つのセクタを選択す るステップと、
選択されたセクタをィレースする際、当該選択されたセクタを選択的に駆動するた めのデコーダを一時的に非選択とする制御信号を生成するステップと
を有する半導体装置の制御方法。
ローカルワード線に接続されたセルを有する複数のセクタから 1つのセクタを選択す るステップと、
選択されたセクタをプログラムする際、非選択セクタのローカルワード線をフローティ ング状態にする制御信号を生成するステップと を有する半導体装置の制御方法。
ローカルワード線に接続されたセルを有する複数のセクタから 1つのセクタを選択す るステップと、
前記ローカルワード線に負電圧が与えられるィレース動作の後に当該ローカルヮー ド線をデイスチャージする際、ダミー配線を前記グローバルワード線に接続するステツ プと
を有する半導体装置の制御方法。
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