TWI439127B - 成像裝置及照相機系統 - Google Patents

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TWI439127B
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Description

成像裝置及照相機系統
本發明係關於一種例如一CMOS影像感測器之成像裝置、及一種照相機系統。
最近，CMOS影像感測器已廣泛用於數位靜物照相機、攝錄影機、監控照相機等等，且CMOS影像感測器之市場已擴大。
一CMOS影像感測器中之每一像素使用一係一光電轉換裝置之光電二極體將輸入光轉換成電子，在一給定週期時儲存該電子，並隨後輸出一反映所儲存電荷之量之信號至一併入於一晶片中之類比-數位(AD)轉換器。該AD轉換器數位化欲向外發送之信號。
該CMOS影像感測器將此等成像像素佈置佈置成一矩陣形式。
圖1係一顯示一係一固態成像裝置之CMOS影像感測器10之典型晶片組態之圖示。
此CMOS影像感測器10具有一像素陣列區段11、一列驅動電路12、一AD轉換器13、一開關14、一輸出電路15、一列控制線16、一垂直信號線17、及一傳送線18。
像素陣列區段11具有沿列方向及沿行方向佈置佈置成一矩陣形式之複數個像素PX。垂直信號線17由沿列方向對準之複數個像素PX共用，且連接至與每一行相關聯配置之AD轉換器13。
列驅動電路12只選擇複數列中之一者，並啟用列控制線16來逐列自該等像素PX讀取所儲存電荷。
列控制線16係由一單一控制線或複數個控制線形成以逐列自此等像素讀取所儲存電荷，或重設該等像素。
本文中之重設係指一自該等像素放出所儲存電荷以將該等像素設定回至曝光之前的狀態之操作，且就在讀取每一列像素之後或在起始曝光時執行為一快門操作。
在讀取所儲存電荷時，經由垂直信號線17傳送至AD轉換器13之類比信號轉換成數位信號，該等數位信號又經由開關14依序傳送至輸出電路15以待輸出至一位於該晶片內部或外部之影像處理設備(未顯示)。
當在CMOS影像感測器10中完成讀取一列像素時，選擇下一列，並重複類似之電荷讀取、AD轉換及信號輸出。完成對所有該等列之該處理程序完成對一個訊框之影像資料之輸出。
一保持電路或一鎖存器可提供於該輸出級之後的某個地方以使電荷讀取、AD轉換及信號輸出管線化，但該CMOS影像感測器仍然無法執行多於一列之影像資料。
完成處理每一列之資料所需之時間界定動態影像訊框速率之上限。
JP-A-2002-44527(專利文件1)及JP-A-2006-49361(專利文件2)已推薦一種具有一內像素與AD轉換器構成之壓層之影像感測器。
圖2係一具有一由像素與AD轉換器構成之壓層之CMOS影像感測器10A之一概念圖。
為了幫助理解該概念，賦予與圖1中所示相同之組件相同之參考編號。
圖2中之CMOS影像感測器10A具有分別以一陣列形式配置於不同半導體基板上之像素陣列PX及AD轉換器13。該兩個半導體基板係彼此上下層壓，其中每一像素藉由一類比信號線17連接至各別AD轉換器。
使用此一架構可保證同時自多列像素讀取電荷，並逐列並列執行AD轉換。
轉換之後的資料暫時傳送至一記憶體19以待傳送至一位於該晶片內部或外部之影像處理設備(未顯示)。
採用此一壓層結構可顯著提高至少該成像晶片中之成像速率，從而保證超快訊框成像。
此外，對一種高精度晶圓黏著技術之開發近來引起廣泛關注。舉例而言，JP-A-2007-234725(專利文件3)及JP-A-2006-191081(專利文件4)闡述一種將一背面照射型影像感測器與一電路安裝式基板彼此相對黏著，並經由一金屬墊在其之間傳送信號之技術。
此技術使在晶圓級製造中製備一如圖2中所示之壓層結構，且在不針對每一晶片實施凸塊連接之情況下將像素連接至AD轉換器成為可能。
因此技術允許個別晶片在晶圓級製造之後切開，故其適合於微處理且相當廉價。
JP-A-7-67043(專利文件5)已推薦一種以一分時方式計數光子之新穎方案。
根據該計數方案，多次重複執行關於至一光電二極體之一光子輸入於一給定週期中之存在/不存在之二元決策，並整合該決策結果以獲取二維經成像資料。
亦即，感測在該給定週期中來自該光電二極體之信號，且當在彼週期中所輸入之光子數目等於或大於1時將一連接至每一像素之計數器向上計數1，而不管輸入光子數目如何。
若光子輸入頻率沿時軸為隨機的，則所輸入之實際光子數目及計數數目與泊松分佈相一致，以便該等數在入射頻率為低時具有一大致線性關係，且可在入射頻繁為高時之任何情況下得到更正。
因使用此種分時光子計數之影像感測器始終將自像素輸出之資料作為數位資料對待，故不出現起源於類比信號傳輸及放大之隨機雜訊或固定雜訊。
此時，只剩下產生於像素中之光電散粒雜訊及暗電流，且可尤其在以低照度成像時獲取一非常高的信雜比。
使用圖2中之結構可允許信號自像素陣列區段並列快速讀出且在作為資料儲存於記憶體中之前經受AD轉換。
然而，在數位化資料及充分利用儲存於記憶體19中之經成像資料方面仍然存在大量困難。
首先，當以快幾十倍的訊框速率獲取之大量資料照現在的樣子在外部傳送時，傳送介面及用於後續影像處理之晶片變得非常昂貴。若訊框速率僅僅相對於眼睛的感測能力顯著增大，則影像感測器之應用受到限制。
因此，期望採取一些新的措施以在一與在藉由應用此種超快成像之正常情況下區別不大之帶寬之成像晶片及輸出資料中增添有用的效果，包括提高影像品質，可能的話。
然而，專利文件2幾乎未陳述在記憶體儲存之後的資料處理。
在對專利文件1中之實施例之說明中所列舉之文獻中，應用快速讀取性能來達成基於「Sigma-Delta」之AD轉換。
然而，此方案使補償個別AD轉換器之特性變化變得困難，且達成此種AD轉換不一定提供影像品質。
通常，常規影像感測器輸出一由一像素光電轉換之類比信號，並使該類比信號經受AD轉換，以便在傳輸類比資料之處理程序中及在將該類比資料轉換成數位資料之處理程序中混合各種雜訊。
組態一常規影像感測器以具有一壓層結構需要基板之間的類比信號連接。
然而，與同一基板內之連接相比較，基板之間的連接伴隨有可產生額外雜訊之阻抗、寄生電容等之更大變化。
專利文件5及6已推薦使用光子計數之成像裝置。
此一成像裝置直接以數位形式接收自像素之輸出，因而可完全消除起源於在常規影像感測器中係必然之類比信號處理之隨機雜訊或固定雜訊。此導致一可能非常高的信雜比。
然而，因光子計數需要極快讀取，故該兩個專利文件中所揭示之成像裝置具有提供於個別像素中且提供於其中安置光接收裝置之同一基板上之數位決策功能。
舉例而言，專利文件5中之每一像素需要一計數器。
在已達成像素小型化之專利文件6中，像素個別地需要平坦地安置之1位元記憶體以及該等光接收裝置。
另外，稱作「1位元記憶體」之電路需要亦具有一信號決策功能，且需要較一簡單鎖存器更複雜之控制及更多之電路元件。
此使像素孔徑數目變得很小，因而無法獲得足夠的靈敏度。另外，針對每一像素提供一計數器，儘管位於該像素外部。
根據專利文件5中所推薦之技術，實際上可感測之光子數目由一個訊框週期中之總讀出決策數目界定以在使用分時光子計數成像時形成一單一影像。
例如，當在關於光子輸入之4095個決策中獲取一12位元輸出時，實際可感測光子數目等於或小於前一個數，且彼數之平方根變為針對每一訊框隨機出現之光電散粒雜訊。
在以低照度成像之情形下，在一個訊框週期中輸入至一像素之總光子數目為(例如)200，其中大部分實際上在沒有任何問題的情況下計數。因此，光電散粒雜訊之信雜比變成與相關技術中之類比感測器之信雜比幾乎相同，以使分時光子計數變得優於相關技術，因為其沒有顯著大於光電散粒雜訊之類比傳輸雜訊。
另一方面，在以低照度成像之情況下，例如，其光電二極體儲存10,000個電子之類比感測器可在最大限度上計數彼電子數量。
此時，光電散粒雜訊為100電子均方根，且信雜比變為大100倍(40 dB)。若根據精度使用一線性區域，則該分時光子計數無法計數約1,600個電子。
此時，光電散粒雜訊為40電子均方根，且所獲得之信雜比為大40倍(32 dB)。
因此，在一使用分時光子計數之全數位成像器之情況下，需要增大總計數數目來提高以高照度成像之信雜比。
然而，總計數數目受在作出一關於光子輸入之決策時自像素讀取資料之時間限制。
在讀取像素資料係對一微小單光子信號之偵測的同時，感測電路之隨機雜訊隨讀取變快而增大。因此，讀出錯誤率之增大限制資料讀出時間。
假定資料讀取需要400奈秒。在常態下，對一成像器之讀取操作係相消性讀取，因而一在讀取中之像素無法儲存電荷(電荷儲存等效於曝光)。
因此，為了確保係(例如)該訊框週期的90%之曝光時間，係曝光時間與讀出週期之和的決策循環時間需要為4微秒。
倘若一個訊框週期為1/60秒，則決策中之最大計數數目高達4,166。此數不足以確保一在高照度時之高信雜比。
因此，期望提供一種成像裝置及一種照相機系統，其等免除對處置類比信號以消除起源於一AD轉換器之電路雜訊及在不減小像素孔徑數目之情況下處置類比信號，從而以一低成本提供成像性能。
亦期望提供使曝光設定在使用分時光子計數時最優化之成像裝置及照相機系統。
根據本發明之一個實施例，提供一種成像裝置，該成像裝置包括：一像素陣列區段，其具有一像素陣列，該等像素中之每一者具有一光電轉換裝置且根據一輸入光子輸出一電信號；一感測電路區段，其具有複數個感測器電路，該複數個感測器電路中之每一者作出一關於是否在自該像素接收到該電信號之後的一預定週期中存在至該像素之一光子輸入之二元決策；及一決策結果IC區段，其多次逐像素或針對每一像素群組整合來自該等感測電路之決策結果，以產生具有一分級之經成像資料，該決策結果IC區段包括：一計數電路，其執行一計數處理程序以整合來自該等感測電路之該等決策結果；及一記憶體，其用於儲存來自該計數電路之每一像素之一計數結果，該複數個感測電路共用該計數電路來整合該等決策結果。
根據本發明之另一實施例，提供一種照相機系統，該照相機系統具有：一成像裝置；一光學系統，其在該成像裝置之上形成一被攝體之一影像；及一信號處理電路，其處理一自該成像裝置之輸出影像信號，該成像裝置包括：一像素陣列區段，其具有一像素陣列，該等像素中之每一者具有一光電轉換裝置且根據一輸入光子輸入一電信號；一感測電路區段，其具有複數個感測器電路，該複數個感測器電路中之每一者作出關於是否在自該像素接收到該電信號之後的一預定週期中存在至該像素之一光子輸入之二元決策；及一決策結果IC區段，其多次逐像素或針對每一像素群組整合來自該等感測電路之決策結果，以產生具有一分級之經成像資料，該決策結果IC區段包括：一計數電路，其執行一計數處理程序以整合來自該等感測電路之該等決策結果；及一記憶體，其儲存來自該計數電路之每一像素之一計數結果，該複數個感測電路共用該計數電路來整合該等決策結果。
本發明之該等實施例可免除對類比信號之處置以消除起源於一AD轉換器之電路雜訊及在不減小像素孔徑數目之情況下處置類比信號，從而以一低成本提高成像性能。
亦可在使用分時光子計數時使曝光設定最優化。
下面將參照附圖來闡述本發明之較佳實施例。
本說明將以如下次序給出：
1.根據本發明實施例之成像裝置之特徵之概要
2.第一實施例(成像裝置之第一組態實例)
3.第二實施例(成像設備之第二組態實例)
4.第三實施例(成像裝置之第三組態實例)
5.第四實施例(照相機系統)
<1.根據本發明實施例之成像裝置之特徵之概要>
從快速並列讀取之觀點出發，本發明之一實施例實現一作為一使用光子計數之全數位影像感測器之成像裝置(CMOS影像感測器)之最佳組態。
首先，每一像素輸出一表示一光子輸入於一特定週期內之存在/不存在之電信號。一感測電路在一個訊框週期中多次接收一光子輸入之存在/不存在之結果，並作出一關於每一結果之二元決策。該成像裝置藉由整合該等決策結果來產生每一像素之分級資料。
基於此基本組態，根據該模式之成像裝置具有以下特徵結構。
第一特徵結構係使用不同半導體基板之由像素與感測電路構成之壓層。該等像素及該等感測電路分別形成呈經層壓以實現快速並列讀取而不犧牲孔徑數目之陣列。
第二特徵結構係對複數個感測電路與一用於整合決策結果之計數電路之階層式配置，以便該等感測電路共用該計數電路。與複數個感測電路共用該計數電路可保證對電路規模與處理速度之靈活優化。
第三特徵結構係藉由改變重設時序來調整曝光時間之功能。曝光時間係藉由改變重設時序，而不是讀取時序來加以調整，從而實現至後續傳送處理程序之靈活管線化。
第四特徵結構係對該等像素、該等感測電路及該計數電路之階層式配置。與複數個像素共用該感測電路及循環存取使應付較小像素同時確保曝光時間成為可能。此外，與複數個感測電路共用該計數電路可保證對電路規模與處理速度之靈活優化。
第五特徵結構係使用自我指涉功能來啟用對一像素之一個光子之偵測之感測。自一像素讀取重設位準及信號位準，並相互比較其中一者添加有一偏移之該兩個位準以進行一二元決策。此消除重設位準之逐像素變化。
採用上述結構之模式可在不犧牲像素孔徑數目之情況下給成像裝置提供光子計數能力，且可完全消除起源於類比信號處理且通常不會在影像感測器中係必然之隨機雜訊及固定雜訊。此時，只剩下每一像素之光電散粒雜訊及暗電流，藉此達成一很高的信雜比，從而保證清楚分級影像之產生。
因該等感測電路或類似物可配置於像素下方，且不需要一複雜的類比電路，故該晶片大部分由該像素陣列獨自佔用，以使促成晶片成本之降低成為可能。
此外，可藉由下述方式來顯著擴大動態範圍而不改變像素：增大用以形成一個訊框之取樣數或在所組合之不同曝光時間處執行該取樣操作。
即使該等像素與該等感測電路係使用不同基板層壓而成，自該等像素至該等感測電路之輸出亦不必具有類比輸出之精度，因而信號佈線之阻抗及寄生電容之變化不以雜訊形式影響。
而且，使用自我指涉功能之數位讀取顯著提高決策精度。
下面詳細闡述一作為一根據具有上述特徵之模式之成像裝置之CMOS影像感測器。
<2.第一實施例>
圖3係一顯示一根據本發明之第一實施例之COMS影像感測器(成像裝置)100之組態之一實例之圖示。
[一般組態之概要]
CMOS影像感測器100具有一像素陣列區段110、一感測電路區段120、一輸出信號線群組130、一傳送線群組140、及一決策結果IC區段150。
像素陣列區段110具有沿列方向及沿行方向佈置佈置成一矩陣形式之複數個數位像素DPX。
每一數位像素DPX皆具有一光電轉換裝置，且具有一根據一輸入光子輸出一電信號之功能。
像素陣列區段110形成於例如一第一半導體基板SUB1上。
感測電路區段120形成於一不同於第一半導體基板SUB1之第二半導體基板SUB2上。
感測電路區段120具有複數個感測電路121，該等複數個感測電路121例如與像素陣列區段110中之該矩陣之像素DPX一一對應沿行方向及沿列方向佈置佈置成一矩陣形式。
每一感測電路121皆具有一作出一關於是否在自該各別數位像素DPX接收到一信號之後的一預定週期中存在至該各別像素DPX之一光子輸入之二元決策。
第一半導體基板SUB1與第二半導體基板SUB2層壓。
舉例而言，該層壓係以這樣一種方式進行以使形成於第一半導體基板SUB1上之複數個像素DPX以一對一形式面向形成於第二半導體基板SUB2上之複數個感測電路121。相對之像素DPX與路由電路121由輸出信號線群組130中之每一輸出信號線131連接。
在圖3中之實例中，一位於第0列與第0行處之像素DPX-00之輸出由一輸出信號線131-00連接至一位於第0列與第0行處之感測電路121-00之輸入。一位於第0列與第一行處之像素DPX-01之輸出由一輸出信號線131-01連接至一位於第0列與第一行處之感測電路121-01之輸入。
一位於第一列與第0行處之像素DPX-10之輸出由一輸出信號線131-10連接至一位於第一列與第0行處之感測電路121-10之輸入。一位於第一列與第一行處之像素DPX-11之輸出由一輸出信號線131-11連接至一位於第一列與第一行處之感測電路121-11之輸入。
儘管未圖解說明，但位於其他列與行處之像素與感測電路以同樣方式連接。
感測電路區段120中位於同一列處之感測電路121之輸出連接至一共同傳送線141。
在圖3中之實例中，位於第0列處之感測電路121-00、121-01、...之輸出連接至一傳送線141-0。
位於第一列處之感測電路121-10、121-11、...之輸出連接至一傳送線141-1。儘管未圖解說明，但針對第二及後續列建立一類似連接。
決策結果IC區段150具有一多次逐像素整合來自感測電路121之決策結果以產生具有分級之二維經成像資料之功能。
決策結果IC區段150具有與感測電路121於感測電路區段120中之列配置相關聯之決策結果IC 151-0、151-1、...。
換言之，一決策結果IC 151-0連接至傳送線141-0，位於第0列處之感測電路121-00、121-01、...連接至傳送線141-0。
一決策結果IC 151-1連接至傳送線141-1，位於第一列處之感測電路121-10、121-11、...連接至傳送線141-1。
決策結果IC 151-0具有一保存一沿傳送線141-0傳送之決策值之暫存器152-0、一計數一保存於暫存器152-0中之值之計數電路153-0、及一儲存來自計數電路153-0之計數結果之記憶體154-0。
決策結果IC 151-1具有一保存一沿傳送線141-1傳送之決策值之暫存器152-1、一計數一儲存於暫存器152-1中之值之計數電路153-1、及一儲存來自計數電路153-1之計數結果之記憶體154-1。
根據該實施例，決策結果IC 151-0之計數電路153-0由複數個感測電路121-00、121-01、...共用。
同樣地，決策結果IC 151-1之計數電路153-1由複數個感測電路121-10、121-11、...共用。
[數位像素之功能]
如上文所提及，數位像素(其在下文中可簡稱為「像素」)DPX具有該光電轉換裝置，且根據一輸入光子輸出一電信號。
作為一成像裝置之CMOS影像感測器100具有一重設像素DPX之功能及一自像素DPX讀取信號之功能，且可在任意時序處執行該重設功能及該讀取功能。
該重設功能將像素DPX重設至一其中不輸入一光子之狀態。每一像素DPX合意地在其光接收表面處具有一透鏡及一濾色片。
該像素之此基本功能類似於一常規像素之基本功能，只是像素DPX之輸出不需要一類比值之精度及線性度罷了。
下面將闡述數位像素之組態之一個實例。
圖4係一顯示一根據該實施例之像素之電路組態之一個實例之圖示。
圖4顯示一包括三個電晶體之像素電路之一個實例。
一單一像素DPX具有一光電二極體111、一傳送電晶體112、一重設電晶體113、一放大器電晶體114、一儲存節點115、及一浮動擴散(FD)節點116。
傳送電晶體112之閘電極連接至一傳送線117，且重設電晶體113之閘電極連接至一重設線118。
放大器電晶體114具有一連接至FD節點116之閘電極、及一連接至輸出信號線131之源電極。
在該單位像素DPX中，輸入至像素之矽基板之光產生一由一電子與一電洞構成之對，該電子由光電二極體111儲存於儲存節點115處。
當傳送電晶體112在一給定時序處導通時，彼等電子傳送至FD節點116以驅動放大器電晶體114之閘極。
因此，一信號電荷變為一欲讀出之通至輸出信號線131之信號。
輸出信號線131可經由一定流電源或一電阻器元件接地以執行一源跟隨器操作，或者可在讀取之前暫時接地且隨後變成處於一浮動狀態下以輸出一由放大器電晶體114設定之電荷位準。
重設電晶體113與傳送電晶體112並列及同時導通以將儲存於光電二極體111中之電子拉出至電源，以便在電子儲存之前將像素重設至暗狀態，即，至一其中不輸入一光子之狀態。
該等像素之此電路及操作機制類似於一類比像素之電路及操作機制，且如同該類比像素之電路及操作機制，可具有各種變化。
然而，在一類比像素以類比方式輸出總輸入光子量的同時，一數位像素以數位方式輸出一單一光子之輸入之存在/不存在。
因此，一類比像素與一數位像素之設計概念彼此不同。
首先，一數位像素需要產生一對於一單一光子之輸入足夠大的電信號。
例如，在如圖4中所示具有一放大器電晶體之像素電路中，期望使構成一源跟隨器之放大器電晶體114之輸入節點116處之寄生電容盡可能小。
期望使該輸出信號相對於一單一光子之輸入之振幅保持足夠大於放大器電晶體114之隨機雜訊。
因數位像素之輸出信號不需要類比像素之精度、線性度及操作範圍，故一類似於一數位電路需要之低壓之低壓可用於源跟隨器之輸入/輸出電源。此外，該光電二極體可能需要一最小電荷儲存容量。
根據該實施例之CMOS影像感測器100係按下述方式組態以具有上述第一、第二及第三特徵結構。
CMOS影像感測器100具有使用不同半導體基板層壓而成之像素陣列區段110與感測電路區段120。CMOS影像感測器100係以這樣一種方式組態以使該等像素及該等感測電路分別形成呈經層壓以實現快速並列讀取而不犧牲孔徑數目之陣列。
CMOS影像感測器100係以這樣一種方式組態以使複數個感測電路共用一計數電路以保證對電路規模與處理速度之靈活優化。
CMOS影像感測器100係以這樣一種方式組態以具有藉由改變重設時序來調整曝光時間之功能。曝光時間係藉由改變重設時序，而不是讀取時序來加以調整，從而實現至後續傳送處理程序之靈活管線化。
接下來，將闡述根據第一實施例之CMOS影像感測器100之一般操作之概要。
舉例而言，同時重設所有像素DPX，並在一給定曝光時間之後同時自像素DPX讀取信號。
至每一像素DPX之一光子輸入於一曝光週期內之存在/不存在作為一電信號輸出至輸出信號線131，且在對應感測電路121中經受一二元決策。
感測電路121當向選定像素輸入一光子時設定「1」作為一決策值，且當不向選定像素輸入一光子時設定「0」作為一決策值。
亦即，因不同於圖2中所示之常規組態根據該實施例自一像素DPX之輸出信號作為一數位信號經受一二元決策，故此處不涉及一AD轉換器。此外，該決策速度明顯快於AD轉換器之決策速度。
由感測電路121設定並鎖存之決策值經由傳送線141依序傳送至針對每一列配置之暫存器152，且經受一使用計數電路153之計數處理程序。
該傳送可藉由將該等個別感測電路藉由圖1中所示之開關依序連接至該共同匯流排來達成，或者可藉由使用一移位暫存器來達成。
在由計數電路153執行之計數處理程序中，首先，將先前讀出之像素資料自記憶體154載入計數電路153。
當「1」儲存於暫存器152中時，向該計數值添加「1」，而當「0」儲存於暫存器152中時，不更新該計數值。
此後，將計數電路153之值寫回至記憶體154中，從而完成針對一個像素之計數處理程序。
此處理程序係針對一列像素依序執行。在進行此一計數處理程序的同時，對像素DPX執行下一重設及曝光。
例如，此數位讀取在一個訊框週期中執行1023次，且至每一像素DPX之輸入光子之總計數數目變為0或以上，與1023或以下。
因此，逐像素產生10位元分級資料。
亦即，CMOS影像感測器100作為一具有一獨特組態之排列式光子計數器運作。
如上文所提及，個別像素DPX安置於包括相關聯感測電路121之一支撐電路上之一不同半導體基板上。
像素DPX及感測電路121以一陣列形式安置於各別半導體基板上。舉例而言，像素DPX及感測電路121分別形成於單獨的半導體晶圓上，該等單獨半導體晶圓又黏著在一起以達成由該等半導體基板構成之壓層。
此外，期望欲重設或經受資料讀出之像素DPX之驅動電路中之至少一些驅動電路形成於與形成像素DPX相同之第一半導體基板SUB1上。
此組態可保證並列快速像素存取及快速計數，以便可在一個訊框週期中進行上述資料多獲取。
舉例而言，個別像素同時執行重設及讀取，且資料傳送及計數同時在個別列中執行。
[存取程序]
接下來，將闡述根據該實施例之存取程序。
圖5係一圖解說明根據第一實施例之存取程序之一第一實例之圖示。
在圖5中，RST表示重設，EXP表示曝光，且RD表示讀取。另外，TRF表示傳送處理程序，且CNT表示計數處理程序。
在圖5中之實例中，例如，當一個訊框週期為其間1023次進行讀取之1/30秒時，讀取RD之一個循環為約32微秒。
在此週期中，對像素DPX執行重設RST及讀取RD，且自重設RST及讀取RD之持續時間為曝光EXP之週期。
一已在讀取RD中鎖存於感測電路121中之決策值傳送至暫存器152以待計數，此時曝光EXP、傳送脈衝TRF及計數處理程序CNT以管線方式進行。
亦即，在沿列方向傳送並依序計數已在循環CYL1中鎖存於感測器電路121中之決策值的同時，使該等像素在循環CYL2中經受重設RST，並起始曝光EXP。
CMOS影像感測器100具有一藉由改變重設RST同時使循環週期保持不變來控制有效曝光時間從而調整靈敏度之調整功能。
舉例而言，儘管可在該曝光週期中輸入兩個或更多個光子以成像一亮被攝體，但將其全部計數為一單一光子，從而導致計數缺漏。
在此一情況下，應將重設時序設定成更靠近讀取時序以縮短曝光時間，從而降低靈敏度。此可容易在成像期間調整靈敏度而不影像其他電路操作。
舉例而言，該成像系統對所有該等有效像素之計數值進行平均，並在平均計數值超過一給定值時改變該成像裝置之重設時序以縮短曝光時間。另一方面，當平均計數值低於該給定值時，該成像系統延長曝光時間。
容易安裝此一功能，因而可藉由使用二元搜尋演算法或類似演算法自動設定最佳曝光時間。
當存在大量像素時，需要以一高速進行水平傳送及計數處理程序，而此可因使用複數個計數器來執行對多個通道中之每一列之傳送而受到抑制。
儘管期望在與形成感測電路區段120之感測電路121相同之基板上形成計數電路153及記憶體154，但其等可以層壓方式安置於一位於感測電路區段120下方之第三半導體基板上。
舉例而言，根據功耗及雜訊，可將像素陣列區段110分成複數個像素區塊，以便逐區塊進行針對每一列之像素讀取操作及傳送操作。
儘管在上述實施例中1023次進行取樣以產生10位元分級，但可藉由增大取樣行動次數而不改變像素來擴大動態範圍。
舉例而言，當將取樣次數設定至16383(上述次數的約16倍)時，一個循環為2微秒。
若此循環週期完全用於曝光，則可以與正常所做相同之方式來計數處於低照度模式下之光子數目，且亦可精確地計數處於高照度模式下之光子數目直到在正常模式下之光子數目的16倍。彼等數表示為14位元分級資料。
另一選擇係，可藉由隨著所提供之不同類型的曝光週期獲取資料來有效地提高動態範圍。
圖6係一圖解說明根據第一實施例之存取程序之一第二實例之圖示。
圖6顯示一其中圖5中之存取程序得到進化之實例。
在此實例中，改變重設時序以提供兩個曝光週期(第一曝光EXP1及第二曝光EXP2)，該兩個曝光週期交替重複以獲取資料。
對此一技術之進化使用保證以較少取樣行動在一寬動態範圍內之成像，以使減輕系統上之負載成為可能。
圖7A至7C係圖解說明圖6中之存取程序之更多具體實例之圖示。
在圖7A至7C中之具體實例中之每一者中，假定第一曝光EXP1具有一8倍於第二曝光EXP2之曝光時間的曝光時間。
在圖7A中之實例中，第一曝光EXP1及第二曝光EXP2中之每一者中之資料獲取進行511次，且資料個別計數並儲存於兩個記憶體(第一記憶體MEM1及第二記憶體MEM2)中。511個計數提供9位元分級。
其在第一曝光EXP1中之計數超過一給定值之一像素被認為具有輸入至其之強光，因而使用第二曝光EXP2中之計數值。
在此情況下，例如，將該輸出設定具有12位元分級，並使對於其使用第二曝光EXP2中之計數值之像素移位三個位元以比該輸出大8倍。
另一選擇係，將該輸出構造具有9位元分級及一指示曝光選擇之1位元旗標以便減小輸出位元數目。
在圖7B中之實例中，為了增大一暗被攝體之成像靈敏度，將在長曝光中之資料獲取次數設定大於短曝光中之資料獲取次數。
舉例而言，例如針對第一曝光EXP1中之每四個資料獲取重複地插入第二曝光EXP2中之一單一資料獲取。因此，在第一曝光EXP1中1023次獲取資料，而在第二曝光EXP2中255次獲取資料。
當使用第二曝光EXP2中之計數作為該輸出時，例如根據曝光次數使該輸出移位5個位元，以比該輸出大32倍。
此時，該輸出可在最大限度上具有13位元分級。另一選擇係，可將該輸出構造具有10位元分級及一指示對曝光之選擇之1位元旗標。
在圖7C中之實例中，為了節省記憶體，首先在第一曝光EXP1中127次獲取測試資料，並隨後交替地分別在第一曝光EXP1中及在第二曝光EXP2中512次獲取資料。
其在第一曝光EXP1中之計數在前127次資料獲取中超過一給定值之一像素被認為具有輸入至其之強光，因而設定一旗標。當完成對測試資料之獲取時，除該旗標以外，一次清除該記憶體中之計數值。針對具有所設定之旗標之像素，僅計數第二曝光EXP2中之資料並隨後將其儲存於該記憶體中。
針對一不具有所設定之旗標之像素，僅計數第一曝光EXP1中之資料並將其儲存於該記憶體中。針對每一像素之計數操作需要之記憶體為一個除9位元分級以外還具有一旗標之10位元記憶體。
應注意，當選擇第一曝光EXP1時，可在測試之後增大該記憶體之分級，而不是清除該記憶體。
藉由改變該重設時序來提供複數組曝光週期，並在每一曝光週期中多次讀取資料以按上述方式產生經成像資料，以使執行應付一包括一亮部分及一暗部分兩者之具有一高反差之被攝體之在一寬動態範圍內之成像成為可能。
儘管在上述實例中使用兩種類型之曝光週期，但亦可使用三種或更多種類型之曝光週期以提供對綜合演算法之各種修改。
期望綜合經成像資料進行以使一短曝光週期中之輸入光子數目基本上用於一具有高照度之像素而一長曝光週期中之輸入光子數目大體上用於一具有低照度之像素。另一選擇係，可輸出多數種類型之曝光中之計數值，且可在使用一位於一後續級處之DSP晶片或類似物之影像處理時進行資料綜合。
儘管隨著不同曝光時間綜合經成像資料部分地由一現有影像感測器進行，但在兩種類型之曝光時間處之資料獲取係以一個訊框時間之一間隔進行，從而帶來一例如一動態被攝物著色有不自然色彩之問題。
在一個訊框週期中多次交替執行對該兩種資料之獲取之本方案不具有此一問題。
更一般地說，期望應多次進行隨著循環曝光時間之資料獲取，且應綜合獲取結果以產生影像資料。
<3.第二實施例>
圖8係一顯示一根據本發明之一第二實施例之CMOS影像感測器(成像裝置)之組態之一實例之圖示。
在根據第一實施例之CMOS影像感測器100中，個別像素DPX與感測電路121一一對應。
然而，像素DPX與感測電路121所需之空間應未必相同。
另外，藉助由兩個基板構成之壓層，尺寸較大之計數電路及記憶體可佈置於其中自每一感測電路121之快速及遠程資料傳送係不可少的，且可能受佈置限制之像素陣列區域外部。
一根據第二實施例之CMOS影像感測器100A藉由允許複數個像素共用一單一感測電路來提供一對上述問題之靈活解決方案。
在COMS影像感測器100A中，一像素陣列區段110A具有沿列方向及沿行方向佈置佈置成一矩陣形式之複數個像素DPX。
同一行中之複數個像素DPX與一選擇電路形成一像素區塊160-0、160-1、160-2、160-3、....。
CMOS影像感測器100A包括用於驅動像素陣列區段110A中之像素DPX以輸出像素DPX之電信號至輸出信號線131之一列驅動電路170及若干列控制線180。
CMOS影像感測器100A包括一電路區塊200，該電路區塊執行關於經由輸出信號線131傳送之電信號之二元決策，並逐像素多次整合決策結果，以產生具有分級之二維經成像資料。
電路區塊200具有提供於其中之一感測電路區段120A及一決策結果IC區段150A。
感測電路區段120A具有對應於像素區塊160-0、160-1、160-2、160-3、....佈置之感測電路121-0、121-1、121-2、121-3、...。
感測電路121-0將其輸入連接至一輸出信號線131-0，形成像素區塊160-0之所有像素DPX-00、DPX-10、...、DPX-150之輸出共同連接至該輸出信號線。
亦即，像素DPX-00、DPX-10、...、DPX-150共用該單一感測電路121-0。
感測電路121-1將其輸入連接至一輸出信號線131-1，形成像素區塊160-1之所有像素DPX-01、DPX-11、...、DPX-151之輸出共同連接至該輸出信號線。
亦即，像素DPX-01、DPX-11、...、DPX-151共用該單一感測電路121-1。
感測電路121-2將其輸入連接至一輸出信號線131-2，形成像素區塊160-2之所有像素DPX-02、DPX-12、...、DPX-152之輸出共同連接至該輸出信號線。
亦即，像素DPX-02、DPX-12、...、DPX-152共用該單一感測電路121-2。
感測電路121-3將其輸入連接至一輸出信號線131-3，形成像素區塊160-3之所有像素DPX-03、DPX-13、...、DPX-153之輸出共同連接至該輸出信號線。
亦即，像素DPX-03、DPX-13、...、DPX-153共用該單一感測電路121-3。
針對其他像素區塊(未顯示)，感測電路係以這樣一種方式佈置於感測電路區段120A中以使每一感測電路由複數個像素共用。
決策結果IC區段150A具有一逐像素多次整合來自感測電路121-0至121-3之決策結果，以產生具有分級之二維經成像資料之能力。
決策結果IC區段150A具有暫存器152A-0至152A-3、一選擇電路155、一計數電路153A及一記憶體154A。
暫存器152A-0至152A-3保存已經由傳送線141A-0至141A-3傳送之各別感測電路121-0至121-3中之決策值。
選擇電路155依序選擇暫存器152A-0至152A-3之輸出以將保存於暫存器152A-0至152A-3中之決策值供應至計數電路153A。
計數電路153A依序對來自其列已被選擇要讀出且其已經由選擇電路155供應之複數個像素(此實施例中之四個像素)之決策值執行一計數處理程序，並將每一像素之一計數結果儲存於記憶體154A中。
關於先前讀出之像素之資料自記憶體154A載入計數電路153A。
根據第二實施例之決策結果IC區段150A具有由複數個暫存器152A-0至152A-3共用之單一計數電路153A。
換言之，根據第二實施例之CMOS影像感測器100A允許複數個感測電路121A-0至121A-3共用計數電路153A。
根據該實施例之CMOS影像感測器100A經組態以包括上述第四特徵結構。
亦即，CMOS影像感測器100A係以這樣一種方式組態以使複數個像素共用一感測電路，且循環存取以保證曝光時間並應付更小像素。
此外，CMOS影像感測器100A係以這樣一種方式組態以使複數個感測電路共用一計數電路從而達成對電路規模與處理速度之靈活優化。
接下來，將闡述根據第二實施例之CMOS影像感測器100A之一般操作之概要。
如上文所提及，像素區塊160(160-0、160-1、160-2、160-3、...)經組態以包括16個數位像素DPX及一選擇電路。該選擇電路選擇該等像素中之一者，並重設或讀取來自選定像素之資料。
在此實施例中，像素區塊160中之一個像素係根據由列驅動電路170驅動之列控制線181而選擇。
在讀取時，至選定像素之一光子輸入之存在/不存作為一電信號輸出至輸出信號線131(131-0、131-1、131-2、131-3、...)，該電信號又在感測電路121A(121A-0、121A-1、121A-2、121A-3、...)中經受二元決策。
感測電路121A(121A-0、121A-1、121A-2、121A-3)例如當向選定像素輸入一光子時設定「1」作為一決策值，而當不向選定像素輸入一光子時設定「0」作為一決策值，並鎖存該決策值。
感測電路121A(121A-0、121A-1、121A-2、121A-3、...)中之決策值首先傳送至暫存器152A(152A-0、152A-1、152A-2、152A-3)。
計數電路153A由四個像素區塊160-0至160-3共用，且依序對經由選擇電路155選擇並讀取之來自一列中之該四個像素之資料執行一計數處理程序。
然後，將每一像素之計數結果儲存於記憶體154A中。
亦即，先前讀取像素之資料自記憶體154A載入計數電路153A。
當「1」儲存於暫存器152A(152A-0、152A-1、152A-2、152A-3)中時將該計數值遞增「1」，而當「0」儲存於其中時不更新該計算值。
此後，將計數電路153A之值寫回至記憶體154A中，從而完成一個像素之計數處理程序。依序對該四個像素執行此處理程序。
在進行此一計數處理程序的同時，像素區塊160(160-0、160-1、160-2、160-3)及感測電路121A(121A-0、121A-1、121A-2、121A-3)可並列對下一列進行資料讀取及決策。
例如，在一個訊框週期中1023次進行此數位讀取以產生每一像素之10位元分級資料。
此時，計數電路153A具有一10位元之尺寸，且記憶體154A具有一640位元之容量，因為16x4個像素中之每一者皆具有10位元資料。
亦即，CMOS影像感測器100A作為一具有一獨特組態之排列式光子計數器運作。
在此組態之情況下，當該像素陣列之列數為一個區塊中之列數，且區塊僅沿行方向佈置時，可在同一半導體基板上形成所有該等電路。
然而，當成像裝置具有許多像素時，期望像素區塊160-0、160-1、160-2、160-3應以層壓方式形成於一包括各別感測電路121A-0、121A-1、121A-2、121A-3之支撐電路上之不同半導體基板上。
因此，期望包括像素區塊160-0、160-1、160-2、160-3之像素陣列區段110A、及感測電路121A-0、121A-1、121A-2、121A-3應分別以一陣列形式佈置於不同半導體基板上佈置。
換言之，期望包括像素區塊160-0、160-1、160-2、160-3之像素陣列區段110A、及包括感測電路121A-0、121A-1、121A-2、121A-3之感測電路區段120A應分別以一陣列形式佈置於不同半導體基板上佈置。
進一步期望感測電路區段120A應在一基板上形成為各自包括計數電路153A及記憶體154A之電路區塊200，且佈置以一陣列形式佈置。另一選擇係，記憶體154A可以層壓方式安置於一位於該等感測電路下方之第三半導體基板上。
接下來，下面將闡述根據第二實施例對像素區塊之循環存取。
圖9係一用於解釋根據第二實施例對像素區塊之循環存取之圖示。
此處假定當所有該等排列式像素區塊大致並列運作時，對個別像素之存取由一對一單一像素區塊之存取表示而不管在該成像裝置中提供有多少像素。
依序及循環存取包每一像素區塊160(160-0、160-1、160-2、160-3、...)中所包括之十六個像素。
假設訊框速率為其間針對每一像素1023次進行讀取之1/30秒，則該區塊處理程序之一個循環為其間需要完成對16個像素之讀取之大約32微秒。
沿圖9中水平軸線之時間區段表示指派給一針對一區塊中之每一像素之存取，且具有一2微秒之最大寬度之時間t。
因自每一像素之資料讀取及一關於該資料之決策為類似於自一半導體記憶體讀取之簡單操作，故該時間寬度具有一足夠的冗裕。
在上述循環存取中，循環進行對個別像素DPX之重設RST及讀取RD。
在此情況下，儘管存取時序逐像素不同，但自重設RST至讀取RD之實質曝光EXP時間對於所有該等像素為一致的。
可藉由在該循環範圍內改變重設RST之時序來改變曝光時間，因而可調整靈敏度而不影像其他電路操作。
舉例而言，若就在先前讀取RD之後(在該讀取屬於之同一時間區段中)設定每一像素DPX之重設RST，則曝光時間變為最大以應付對一具有低照度之被攝體之成像。
另一方面，若就在讀取RD之前(在先於該讀取一個時間區段之時間區段中)設定重設RST，則曝光時間變為最小以應付對一具有高照度之被攝體之成像。另一選擇係，若將重設時序設定為可在同一時間區段內之若干位準中變化，則可更自由地選擇曝光時間。
計數處理程序CNT跟隨在讀取RD之後，且並列起始對下一像素之讀取。
例如，在時間t4處，讀取一像素編號4，並重設一像素編號1。與該操作並列，對一像素編號3執行一計數處理程序。
儘管對像素編號4之讀取及對像素編號1之重設在此實施例中係以一分時方式串列執行，但對如圖4中所示其中提供有獨立重設機制之像素之讀取及重設兩者可與驅動兩個列控制線同時並列進行。
根據第二實施例，隨著藉由改變重設時序所設定之不同曝光時間，可多次執行資料獲取，並使用資料獲取來產生經成像資料。
特定而言，需要根據已在對第一實施例之上述說明中闡述之圖7A至圖7C中所示之方案來執行資料獲取，以使在一與一具有高反差之被攝體之成像相容之寬動態範圍內之成像成為可能。
如上所述，第二實施例具有一其中複數個像素DPX共用感測電路121A(121A-0、121A-1、121A-2、121A-3)及暫存器152A(152A-0、152A-1、152A-2、152A-3)，且複數個感測電路121A(121A-0、121A-1、121A-2、121A-3)共用計數電路153A之階層式結構。
藉由上述存取時間與對個別電路之佔用空間之間的關係使以什麼比率共用彼等電路最優化。
例如，因對一個像素之存取時間在該實施例中具有一足夠的餘量，故更大量像素可共用一感測電路，或更大量感測電路可共用一計數電路。
圖10係一顯示一根據圖8中所示之第二實施例之晶片之一般影像之圖示。
在圖10中之實例中複數個電路區塊200以一陣列形式佈置於一半導體基板SUB2A上佈置。
該複數個電路區塊200佈置以一陣列形式佈置。
一控制複數個電路區塊200之控制電路210、一用於解多工電路區塊200之輸出之解多工器(DEMUX) 220、若干暫存器230、一傳送線240及一輸出電路250形成於半導體基板SUB2A上。
在圖10中，自包括複數個像素DPX及一選擇電路之像素區塊160之輸出資料在感測電路121A-0中經受一決策，且隨後傳送至暫存器152A。
複數個暫存器152A-0至152A-3經由選擇電路155共用計數電路153A，且計數結果儲存於例如係一動態RAM(DRAM)之記憶體154A中。
電路區塊200以一陣列形式佈署於於半導體基板SUB2A上佈置佈置成一陣列，且同時並列運作以作出一關於來自選擇於每一電路區塊200中之像素之資料之決策並計數輸入光子數目。
至電路區塊200之基於時序之資料供應及對記憶體154A之列驅動係由針對每一列安置之控制電路210共同針對沿列方向佈置之電路區塊200來進行。
電路區塊200以一陣列形式佈置於一層壓於半導體基板SUB2A上之不同半導體基板SUB2B上。
期望電路區塊200及一與其對應之像素區塊160群組應以相同間距安置，以便充分連接各別像素區塊160與各別感測電路。
當針對一個訊框之計數完成時，儲存於記憶體154A中之計數結果同時經由該像素陣列之一列中之解多工器220鎖存於暫存器群組230中之暫存器231中。
當輸出形成一訊框之所有該等列之資料時，針對一個訊框之處理程序完成。
此輸出模式與逐列依序輸出訊框資料之常規成像裝置之輸出模式相容。
當驅動所有該等像素以順利地使一被攝體成像為一動態影像時，期望具有針對計數及輸出操作之兩個記憶體154A，並具有針對作為一個整體之所有該等像素中之兩個像素訊框之記憶體。
在此情況下，逐訊框從一者到另一者交替使用、切換該兩個記憶體，以便在一個記憶體用於計數操作的同時，另一個記憶體用於輸出操作。
另一選擇係，可將用於一個訊框之記憶體分成兩個群組(一奇數列及一偶數列)，且可進行線間操作以輸出來自該偶數列之資料同時曝露並計數該奇數列中之像素。
可能存在一其中期望根據該成像裝置之應用減小欲輸出之資料量之情況。舉例而言，來自所有有效像素之經成像資料用於一靜態影像，而常常期望減小像素數目以減小用於一動態影像之資料量。
為應付此一情況，一些成像裝置具有一合計複數個像素之資料並輸出該資料作為一個像素之資料之能力。此添加通常係藉由一單獨提供之加法器來進行，而此會相應地增大電路佔用空間。
根據該實施例，以對比方式，一記憶體中之儲存位置由共用一計數電路之複數個像素共用，因而添加像素資料可很容易地及靈活地進行。
例如，根據圖3中所示之第一實施例，允許至少沿列方向共用計數電路153之複數個像素共用記憶體154中之儲存位置以能夠添加來自該等像素之資料。
另一選擇係，根據如圖8中所示之第二實施例，允許共用計數電路153A之複數個像素共用記憶體154A中之儲存位置以能夠實現既沿列方向亦沿行方向之像素資料之靈活添加。
在執行此添加時，節省使用中之記憶體量以變為例如在添加四個像素之資料之情況下的1/4。
因此，當所有該等像素皆用於一靜態影像且針對一動態影像添加像素資料時，圖10中之完整記憶體154A需要為該等完整像素中之一個訊框之像素。
一個訊框完全用於一靜態影像，同時，針對一動態影像，在該添加中減小該記憶體並將其分成兩個記憶體，針對計數操作及輸出操作，逐訊框從一者到另一者交替使用、切換該兩個記憶體。
彼等操作中之任一者可僅僅藉由改變欲在存取該等記憶體時選擇之位址來實現，且可容易控制。
根據該實施例，直接輸出儲存於記憶體154、154A中之計數資料。儲存於彼等記憶體中之資料可逐像素隨機存取作為一訊框記憶體之資料，因而一影像處理電路(例如一DSP)可進一步安裝於半導體基板SUB2、SUB2A上以執行影像處理，例如瑕疵更正、解嵌鑲操作及壓縮。
此外，添加複數個像素之資料具有當將欲添加其資料之一像素群組視為一單一光接收單元時，可提高其輸出之動態範圍之一優點。例如，當針對每一像素執行10位元計數時，添加四個像素之資料之輸出將具有12個位元。
此添加可根據應用靈活地執行；可針對共用一計數器之每一像素群組添加配置呈一二維陣列之像素資料，且可進一步在輸出級處提供一加法器以在輸出資料時添加像素群組之資料。
執行此逐步添加有利於添加所有該等像素以便可將該等像素用作一單一光子計數器。在此情況下，該光子計數器將根據像素數目具有一巨大動態範圍。
如上文所提及，欲用於該實施例之數位像素中之每一者皆具有一光電轉換裝置及一根據一光子輸入輸出一電信號之功能，且例如如圖4中所示組態。
在自數位像素讀取資料時，期望提供在感測模式下提供下述自我指涉功能以消除從一個像素到另一個像素之輸出之變化。
亦即，自一像素讀取一處於一重設狀態下之輸出及一在曝光之後的信號輸出，且一感測電路相互比較該兩個輸出與一添加至其中一者之給定偏移以作出一二元決策。
圖11係一顯示一具有一自我指涉功能之感測電路之一個實例之電路圖。
圖11中之一感測電路121B具有開關SW121、SW122、SW123、電容器C121、C122、反相器IV121、IV122、及一針對一偏移信號OFFSET之供應線L121。
開關SW121具有一連接至電容器C121之一第一端子及電容器C122之一第一端子之端子a、及一連接至一連接至一輸出信號線之端子SIG之端子b。
電容器C121之第二端子連接至反相器IV121之輸入端子、開關SW122之一端子a及開關SW123之一端子a。
反相器IV121之輸出端子連接至反相器IV122之輸入端子及開關SW122之一端子b。
反相器IV122之輸出端子連接至開關SW123之一端子b及一輸出端子SAOUT。
將以實例方式參照圖4中之像素來闡述一使用具有如圖11中所示之自我指涉功能之感測電路之讀取操作之一實例。
圖12A至12F呈現一用於以實例方式參照圖4中之像素來解釋一使用圖11中之具有自我指涉功能之感測電路之讀取操作之一實例之時序圖。
圖12A顯示一欲施加至圖4中之重設線118之重設脈衝RESET，且圖12B顯示一欲施加至圖4中之傳送線117之讀取脈衝READ。
圖12C顯示開關SW121之接通/關斷狀態，圖12D顯示開關SW122之接通/關斷狀態，圖12E顯示開關SW123之接通/關斷狀態，且圖12F顯示偏移信號OFFSET。
首先，接通(ON)開關SW121及開關SW122以將重設脈衝RESET施加至重設線118，並將一處於重設狀態下之像素讀取至輸入端子SIG上。
接下來，關斷(OFF)開關SW122以保存該重設輸出。
然後，將脈衝READ施加至像素DPX之傳送線117以將一表示曝光結果之信號輸出輸入至端子SIG，從而關斷開關SW121。
在彼週期期間，使偏移信號OFFSET輸入保持為0 V。
接下來，略微增大偏移信號OFFSET之位準以經由電容器C122向該讀取信號添加一偏移電位。
因此，相互比較處於重設狀態下之像素輸出與具有一添加至該讀取信號之微小偏移之輸出。
當一光子輸入至圖4中之像素時，後一個信號在電位上低於前一個信號，因而「0」輸出至輸出端子SAOUT。
當不向該像素輸入一光子時，獲得相反之比較結果，因而向輸出端子SAOUT輸出「1」。
最後，接通開關SW123以鎖存決策結果。
此自我指涉功能可消除起源於放大器電晶體114之臨限值之變化或諸如此類之每一像素之固定雜訊，並保證一甚至關於一微小信號之精確二元決策。此外，亦在上述序列中消除重設起源之kTC雜訊。
甚至在對類比信號進行AD轉換時之相關雙重取樣(CDS)中亦可預期一類似效果。
應注意，因兩次讀取及決策需要之週期在二元決策感測中始終為恆定的，故可按下述來減輕對由像素之放大器電晶體及感測電路本身所產生之熱雜訊及閃爍雜訊之影響。
因大部分低頻帶雜訊亦出現(疊加)於該兩次讀取中，故該影響可被消除，高頻帶雜訊之靈敏度可因感測電路之電容負載而受到限制。
因此，可藉由在一可精確感測範圍內盡可能大地設定該電容負載來使有影響雜訊之頻帶最小化。
在AD轉換中之相關雙重取樣中，轉換所需之週期通常根據信號位準及位元數目而不同，且必然受寬雜訊頻帶影響。
該感測電路不僅限於此實例，且可經修改以比較一添加有一偏移之重設信號與一讀取信號從而作出一決策。
另一選擇係，預先獲取一讀取信號，此後，重設一像素，然後獲取一重設信號，並相互比較該讀取信號及該重設信號與一添加至該等信號中之一者之偏移。在此情況下，儘管無法消除kTC雜訊，但可消除起源於一基於像素之變化之固定雜訊或諸如此類，因而該修改具有其通常可適用於任一像素組態之一優點。
甚至在安裝有自我指涉功能之情況下，該感測電路亦具有顯著少於常規AD轉換器之組件，且不需要大的佔用空間。
在實現一數位像素之情況下，使用一內部放大型光電二極體係一有效選項。
例如，作為一內部放大型光電二極體，已知一使一由一光電轉換式電子與電場中之一電洞構成之對加速以造成雪崩放大之雪崩光電二極體(APD)。
在此情況下，使用如圖4中所示之像素電路，但當使用自放大式光電二極體來獲取一足夠大的信號時該像素不需要一放大器電晶體。
圖13係對應於使用一內部放大式二極體之第二實施例之像素區塊之組態之一實例之圖示。
一像素區塊160C由若干組僅內部放大式光電二極體111C及與其相關聯之傳送(選擇)電晶體112C形成。
亦即，此實施例中之一像素DPXC僅由一內部放大式光電二極體111C及一與其相關聯之傳送(選擇)晶體112C形成。同一列中之個別像素DPXC之傳送電晶體112C之閘電極連接至一共同傳送線117C。每一像素區塊160C中之複數個像素之傳送電晶體之源極或汲極連接至一共同輸出信號線131。
一重設電晶體113C連接於第一輸出信號線131與一重設電位線LVRST之間。個別重設電晶體113C之閘電極連接至一共同重設線118C。
在此實例中，經由重設電晶體113C、輸出信號線131及傳送電晶體112C重設每一像素DPXC。
當像素區塊160C層壓於感測電路121C上時，重設電晶體113C可屬於像素區塊160C之基板，或者可屬於感測電路121C之基板。
在根據先前所述之相關技術之製造方法使用黏著晶圓作為半導體基板壓層之情況下，假定像素與像素區塊之間以及感測電路之間的信號連接為經由一導電墊電極之直接連接。
然而，不容易同時曝露在拋光速度上不同之一金屬墊及一絕緣膜，並同時對其等進行拋光以提供黏著需要之高精度平坦表面並保持黏著強度。
另外，墊表面可在拋光期間或在黏著之前改變，從而導致不適當絕緣。當黏著不同晶片時，經由一電極墊之高精度直接連接遭受一類似困難。
同時，傳輸數位資料不需要高精度，因而直接連接沒有必要，且藉助經由一電容器之耦合電容來進行連接便足夠。
電容器之電容受一起源於電容器之尺寸、一介電膜之厚度或諸如此類之製造變化影響，從而產生相依於每一電容器之信號之位準之固有雜訊。因此，傳輸類比信號帶來許多困難。
然而，數位信號不帶來此等問題，且若與上述自我指涉功能相組合則可讀出甚至一小數位信號。
圖14係一顯示一採用一經由一電容器之基於耦合電容之連接結構之CMOS影像感測器100D之截面之一個實例之圖示。
在圖14中之實例中，一數位像素DPXE形成於一半導體基板SUB1E上，以便由一光電二極體111E所產生之電子經由一傳送電晶體112E傳送至一輸出電極區段119。
一感測電路121E形成於一半導體基板SUB2E上，且自位於一輸入電極區段122處之像素DPXE接收一輸出信號。
一具有一夾於其電極之間的高介電膜300之電容器CCP形成於基板SUB1E與SUB2E兩者之一結合表面BDS處。像素DPXE之輸出電極區段119與感測電路121E之輸入電極區段122經由電容器CCP連接在一起。
在黏著該等基板之後，濾色片310及微透鏡320形成於像素DPXE之光接收表面處。
使用此一組態可允許圖11中之自我指涉感測電路之一部分由耦合電容器CCP代替以進一步簡化該電路。
圖15係一顯示採用經由一電容器之基於耦合電容之連接結構之CMOS影像感測器中之一具有一自我指涉功能之感測電路之一個實例之電路圖。
相同於圖11中之組件之圖15中之感測電路之彼等組件由相同參考編號表示。
圖15中之感測電路121E經組態而不具有圖11中之感測電路121B之開關SW121及電容器C121。
如上文結合圖11及12所述，數位像素DPXE首先向輸出電極區段119輸出一重設位準。
感測電路121E接通開關SW122，然後關斷其以保持經由係設定處於一浮動狀態下之節點之輸入電極區段122中之耦合電容器(CCP)傳送之重設位準信號。
亦即，當重設位準輸入至輸出電極區段119時，使輸入電極區段122達到反相器之臨限值之電荷儲存於充當一儲存節點之輸入電極區段122中。
此後，數位像素DPXE向輸出電極區段119輸出一信號位準。
此外，偏移信號OFFSET之位準略微向正電位側移位以向該讀取信號添加一微小偏移。因此，驅動反相器IV121、IV122以向輸出端子SAOUT輸出一決策結果。
最後，接通開關SW123以鎖存決策結果。
在此一情況下，可將耦合電容器CCP視為感測電路之一部分。
如參照圖14及圖15所述經由耦合電容器之信號傳輸亦可根據其中複數個像素對應於一單一感測電路之第二實施例來進行。
在第二實施例中，自該像素延伸之輸出電極區段119由該像素區塊中之複數個像素共用。
<4.第三實施例>
圖16係一顯示一根據本發明之一第三實施例之CMOS影像感測器(成像裝置)之組態之一實例之圖示。
一根據第三實施例之CMOS影像感測器100B具有一在一單位訊框週期中多次重複執行關於至一像素之一光子輸入於一預定曝光時間內之存在/不存在之二元決策，並整合決策結果以導出輸入至該光接收區段之光子量之功能。
CMOS影像感測器100B亦具有一根據該單位循環的N倍(其中N係一整數)在複數個循環週期內可變地設定決策循環週期之功能。
CMOS影像感測器100B進一步具有一在一長循環週期中以較少決策來導出在同一單位訊框週期中所輸入之光子量之模式、及一在一短循環週期中以許多決策來導出所輸入之光子量之模式。
CMOS影像感測器100B進一步具有一在該單位訊框週期內多次循環重複包括一短循環週期中之一決策及一長循環週期中之一決策之多個決策，從而組合並整合該等決策結果以導出輸入至該光接收區段之光子量之功能。
換言之，CMOS影像感測器100B具有用以使用分時光子計數來設定一成像器之曝光之最佳組態。
亦即，雖然期望實際曝光更長以在低照度情況下獲得一足夠的曝光靈敏度，但不需要許多決策計數。
為了在高照度之情況下獲得一高信雜比，總計數數目優先於實際曝光時間。舉例而言，即使如上所述在讀取操作中使用400奈秒，亦可在用於決策之循環時間設定至1微秒時確保一共計16,666個計數之最大值。
此時，可確保不超過該訊框週期的60%之曝光時間，而此在以高照度成像時並不重要。
另一方面，在以低照度成像時，只需將用於決策之循環時間設定至例如四倍或4微秒，以確保為該訊框週期的90%之曝光時間。
安裝將用於決策之循環週期改變至N倍(N係一整數)之功能除將對讀取與決策操作之執行頻率設定至1/N以外基本上不需要改變電路之操作時序。因此，控制容易，且電路規模幾乎不增大。
此外，一組在不同循環時間之複數個決策可在該單位訊框週期內重複以使應付對一包括一高照度部分及一低照度部分之具有高反差之被攝體之成像，並確保一對於該低照度部分足夠之曝光時間成為可能。
根據第三實施例，如由上顯見，決策計數數目可在分時光子計數中以高照度成像時增大以確保一對於光電散粒雜訊之高信雜比，並另外確保一對於該低照度部分足夠之曝光時間。
此外，可應付對一包括一高照度部分及一低照度部分之具有高反差之被攝體之成像，不出現一動態被攝體之色移，且可針對該低照度部分確保一足夠的曝光時間。而且，在以低照度成像時，可顯著減少功耗。
下面將闡述具體組態及功能。
圖16係一顯示一基於分時光子計數之成像裝置之組態之一實例之圖示。
一CMOS影像感測器100B包括一像素陣列區段110B、一感測電路區段120B、暫存器(鎖存器)152B-0至152B-3、一計數電路153B、一記憶體154B及一選擇器155B。
暫存器152B-0至152B-3、計數電路153B、記憶體154B及選擇器155B構成一決策結果IC區段150B。
在CMOS影像感測器100B中，像素係以這樣一種方式層壓於一電路基板上以使兩個像素DPX1、DPX2共用一單一感測電路121B及暫存器(鎖存器)152B-0至152B-3。
此外，四個感測電路121B經由選擇器155B共用計數電路153B及記憶體154B。
對應於個別像素之計數資料分別在不同位址處儲存於記憶體154B中。
圖17係一圖解說明圖16中之電路中之一以高照度之經成像資料處理程序之流程之圖示。
該處理程序係在一1微秒之單位循環中按下述方式進行。
首先，從時間T0開始將一電荷儲存至像素DPX1中，且在600奈秒之後，感測電路121B開始讀取該像素以執行二元決策。
在該單位循環結束時，將該決策資料儲存於鎖存器152B-0至152B-3中。
在從時間T1開始之下一循環中，重新開始將一電荷儲存至像素DPX1中，並開始計數儲存於鎖存器152B-0至152B-3中之資料。
因計數電路153B由四行共用，故該等個別行之像素中之鎖存資料經由選擇器155B依序發送至計數電路153B以待逐行計數。
在針對像素DPX1之計數處理程序中，首先，將來自記憶體154B之對應計數資料設定於計數電路153B中，並在鎖存於鎖存器152B-0至152B-3中之值為「1」時向上計數該計數值，但在鎖存器152B-0至152B-3中之鎖存值為「0」時不更新該計數值。
此後，將計數電路153B中之資料寫回於記憶體154B中之原始位址處，從而完成針對像素DPX1之計數處理程序。
另一選擇係，可僅在鎖存於鎖存器152B-0至152B-3中之資料為「1」時執行上述操作，且可在鎖存資料為「0」時不執行任何操作。
同時，在時間T1之同一時序處，感測電路121B開始讀取儲存於像素DPX2中之資料。
由於這樣重複該處理程序流，因此感測電路121B、鎖存器152B-0至152B-3、計數電路153B及記憶體154B以管線方式處理來自共用該等組件之複數個像素之資料。
假設一個訊框週期此時為1/60秒，則可進行超過相當於14個位元之16,300個計數，且可以一高信雜比來獲取資料。
圖18係一圖解說明圖16中之電路中之一以低照度之經成像資料處理程序之流程之圖示。
自圖17中所示之處理程序針對每一循環跳過該讀取處理程序及該計數處理程序，並在彼週期期間維持資料儲存。亦即，使針對每一像素之處理程序循環之長度倍增為2微秒。
此時，每一循環之曝光時間最大為1600奈秒，且可確保一係該訊框週期的80%之曝光時間。
假設一個訊框週期為1/60秒，則計數數目變為圖2中之處理程序中之計數的約一半。亦即，計數數目變為超過相當於13個位元之8,190，此作為在低照度情況下之計數數目足夠。
圖19A至19D係顯示第三實施例中之循環切換之概念之圖示。
在圖19A至19D中，陰影部分指示儲存週期，且換位部分指示讀取週期。
一為該基本循環N倍(其中N係一整數)之循環週期可容易藉由自該基本循環跳過一讀取處理程序及一伴隨該讀取處理程序之計數處理程序來設定。
此時之最大計數數目為大約1/N。由於在這樣以低照度成像時根據需要延長該循環週期，因此可顯著減少功耗並且確保達一長時間之有效曝光時間。
可組合藉由該等重設像素之上述循環切換及電子快門。
亦即，儘管圖17及圖18中之儲存週期顯示最大儲存週期，但可藉由在該儲存週期期間以一任意時序重設該等像素來精細地調整實質儲存時間。
對重設該等像素之時序之循環切換與調整之組合可靈活地調整儲存時間，從而保證在最佳曝光條件下成像。
在實際成像系統中，系統首先如同在自動曝光時通常所做一樣決策一被攝體之亮度。
然後，採用一短循環週期中之高頻取樣來以高照度成像，且採用一長循環週期中之低頻取樣來以低照度成像。
在一簡單實例中，首先在一短循環週期中開始成像，且當在單位訊框週期中至一螢幕中之像素之平均光子數目等於或小於總計數數目時將該模式移位至一低照度成像模式。
亦即，該循環週期隨著總計數數目之減小而增大。另一選擇係，可在一長循環週期中開始成像，且可將該模式移位至一高照度成像模式。
圖20係一顯示一其中藉由以一長循環週期與一短循環週期之組合循環進行計數來提高動態成像範圍之實例之圖示。
在此實例中，在一短循環CYC1中四次執行取樣，且在一比循環CYC1長四倍之循環CYC2中一次執行取樣。
在一個訊框週期內循環重複此取樣處理程序以例如在循環CYC1中4095次且在循環CYC2中1023次執行取樣。在不同位址處將每一循環中之個別像素之計數值單獨儲存於該記憶體中。
在短循環CYC1中之取樣中，可在高照度及低照度時精確地計數在該取樣中之總儲存週期期間輸入至每一像素之光子數目。
另一方面，在長循環CYC2中之取樣中，在低照度時充分精確地計數輸入光子數目，但在高照度時包括多個計數遺漏。
例如逐像素按下述方式綜合該等輸出。
當循環CYC2中之計數值等於或大於256時，將此像素判斷為一高照度像素，並例如，使用一藉由將循環CYC1中之計數值乘以(CYC1與CYC2之總循環時間/CYC1之總儲存時間)所獲得之值作為該像素之輸出值。
亦即，僅自循環CYC1中之計數值產生該輸出。
另一方面，當循環CYC2中之計數值小於256時，將此像素判斷為一低照度像素。
例如，作為該像素之輸出值，當該像素之輸出值添加有一藉由將循環CYC2中之計數值乘以(CYC2之總循環時間/CYC2之總儲存時間)所獲得之值時使用一藉由將循環CYC2中之計數值乘以(CYC2之總循環時間/CYC2之總儲存時間)所獲得之值。然後輸出該添加值。
亦即，同時使用循環CYC1中之計數值及循環CYC2中之計數值。
在此情況下，功耗超過僅在計數循環CYC1中計數光子數目之情況下之功耗的60%，且可在短循環CYC1中計數輸入至一高照度像素之光子數目。
針對一低照度像素，可獲得一更長的實際儲存時間，且可使靈敏度相應變高。
即使在同一螢幕中亦存在一高照度部分及一低照度部分，因此可針對每一像素選擇一最佳綜合方案，從而保證具有更小雜訊及一寬動態範圍之成像。
此外，因在兩種類型之循環中之取樣在一個訊框週期內循環進行多次，在每一循環中對結果進行平均，故即使在成像一移動被攝體時亦不出現起源於從一個像素到另一個像素之取樣週期之差之色移或諸如此類。
例如，其中具有低照度之高靈敏度較佳之情況下，可增加循環CYC2中之取樣次數，並可相應地減少循環CYC1中之取樣次數。在此情況下，實際儲存時間變長。
若實際儲存時間足夠長，則可僅自循環CYC2中之計數值產生自一低照度像素之輸出。此時，僅自循環CYC1中之計數值產生自一高照度像素之輸出。
另外，可以所組合之三種或更多種類型之循環來進行成像。在不同循環週期中存在綜合自該等計數值之輸出之方案之各種變化。
可應用根據上述第一、第二及第三實施例之固態成像裝置作為一數位照相機及一視訊照相機之成像裝置。
<5.第四實施例>
圖21係一顯示一對其應用根據本發明之一第四實施例之一固態成像裝置之照相機系統之組態之一個實例之圖示。
如圖21中所示，一照相機系統400具有一可對其應用根據該實施例之CMOS影像感測器(固態成像裝置)100、100A之成像裝置410。
照相機系統400包括一用於將輸入光導引成像裝置410之像素區域(形成一被攝體之影像)之光學系統，例如一用於在成像表面上形成輸入光(成像光)之影像之透鏡420。
照相機系統400進一步包括一驅動成像裝置410之驅動電路(DRV)430及一處理成像裝置410之輸出信號之信號處理電路(PRC)440。
驅動電路430具有一用以產生包括一開始脈衝及一時脈脈衝在內的各種時序信號以驅動成像裝置410之內部電路之時序產生器(未顯示)，且回應於一預定時序信號驅動成像裝置410。
信號處理電路440對成像裝置410之輸出信號執行預定信號處理。
由信號處理電路440處理之影像信號記錄於一記錄媒體(例如一記憶體)上。記錄於該記錄媒體上之影像資訊由一列印機或諸如此類硬拷貝。由信號處理電路440處理之影像信號在一由一液晶顯示器或諸如此類形成之監視器上顯示為一動態影像。
如上所述，在一數位照相機或諸如此類之成像裝置中安裝上述固態成像裝置100、100A作為成像裝置410可實現一具有低功耗及高精度之照相機。
本申請案含有與分別於2009年8月28日及2010年4月13日在日本專利局提出申請之日本優先權專利申請案JP 2009-197986及JP 2010-092076中所揭示之標的物相關之標的物，上述申請案之全部內容以引用方式據此併入本文中。
熟習此項技術者應瞭解，可視設計要求及其他因素而作出各種修改、組合、子組合及變更，只要其在隨附申請專利範圍及其等效範圍之範疇內。
10．．．CMOS影像感測器
10A．．．固態成像裝置
11．．．像素陣列區段
12．．．列驅動電路
13．．．AD轉換器
14．．．開關
15．．．輸出電路
16．．．列控制線
17．．．垂直信號線
18．．．傳送線
19．．．記憶體
100．．．CMOS影像感測器
100A．．．CMOS影像感測器
100B．．．CMOS影像感測器
110．．．像素陣列區段
110A．．．像素陣列區段
110B．．．像素陣列區段
111．．．光電二極體
111C．．．內部放大式光電二極體
111E．．．光電二極體
112．．．傳送電晶體
112C．．．傳送(選擇)晶體
112E．．．傳送電晶體
113．．．重設電晶體
113C．．．重設電晶體
114．．．放大器電晶體
115．．．儲存節點
116．．．浮動擴散(FD)節點
117．．．傳送線
117C．．．共同傳送線
118．．．重設線
118C．．．共同重設線
119．．．重設線
120．．．感測電路區段
120A．．．感測電路區段
120B．．．感測電路區段
121．．．感測電路
121A．．．感測電路
121B．．．感測電路
121C．．．感測電路
121E．．．感測電路
122．．．輸入電極區段
130．．．輸出信號線群組
131．．．輸出信號線
131-0．．．輸出信號線
131-1．．．輸出信號線
131-2．．．輸出信號線
131-3．．．輸出信號線
131-00．．．輸出信號線
131-01．．．輸出信號線
131-10．．．輸出信號線
140．．．傳送線群組
141-0．．．傳送線
141-1．．．傳送線
141A-0．．．傳送線
141A-1．．．傳送線
141A-2．．．傳送線
141A-3．．．傳送線
150．．．決策結果IC區段
150A．．．決策結果IC區段
150B．．．決策結果IC區段
151-0．．．決策結果IC
151-1．．．決策結果IC
152-0．．．暫存器
152-1．．．暫存器
152A-0．．．暫存器
152A-1．．．暫存器
152A-2．．．暫存器
152A-3．．．暫存器
152B-0．．．鎖存器
152B-1．．．鎖存器
152B-2．．．暫存器
152B-3．．．暫存器
153-0．．．計數電路
153-1．．．計數電路
153A．．．計數電路
153B．．．計數電路
154-0．．．記憶體
154-1．．．記憶體
154A．．．記憶體
154B．．．記憶體
155．．．選擇電路
155B．．．選擇器
160．．．像素區塊
160-1．．．像素區塊
160-2．．．像素區塊
160-3．．．像素區塊
160C．．．像素區塊
170．．．列驅動電路
180．．．列控制線
200．．．電路區塊
210．．．控制電路
220．．．解多工器
230．．．暫存器
231．．．暫存器
240．．．傳送線
250．．．輸出電路
300．．．高介電膜
310．．．濾色片
320．．．微透鏡
400．．．照相機系統
410．．．驅動成像裝置
420．．．透鏡
430．．．驅動電路
440．．．信號處理電路
C122．．．電容器
L121．．．供應線
圖1係一顯示一係一固態成像裝置之CMOS影像感測器之典型晶片組態之圖示；
圖2係一具有一由像素與AD轉換器構成之壓層之CMOS影像感測器之一概念圖；
圖3係一顯示一根據本發明之一第一實施例之CMOS影像感測器(成像裝置)之組態之一實例之圖示；
圖4係一顯示一根據第一實施例之像素之電路組態之一個實例之圖示；
圖5係一圖解說明根據第一實施例之存取程序之一第一實例之圖示；
圖6係一圖解說明根據第一實施例之存取程序之一第二實例之圖示；
圖7A至7C係圖解說明圖6中之存取程序之更多具體實例之圖示；
圖8係一顯示一根據本發明之一第二實施例之CMOS影像感測器(成像裝置)之組態之一實例之圖示；
圖9係一用於解釋一根據第二實施例對像素區塊之循環存取之圖示；
圖10係一根據圖8中所示之第二實施例之晶片之一般影像之一圖示；
圖11係一顯示一具有一自我指涉功能之感測路由之一個實例之電路圖；
圖12A至12F呈現一用於以實例方式參照圖4中之像素來解釋一使用圖11中之具有自我指涉功能之感測電路之讀取操作之一實例之時序圖；
圖13係一顯示使用一內部放大式二極體之對應於第二實施例之像素區塊之組態之一實例之圖示；
圖14係一顯示一採用一經由一電容器之基於耦合電容之連接結構之CMOS影像感測器之截面之一個實例之圖示；
圖15係一顯示採用經由一電容器之基於耦合電容之連接結構之CMOS影像感測器中之一具有一自我指涉功能之感測電路之一個實例之電路圖；
圖16係一顯示一根據本發明之一第三實施例之CMOS影像感測器(成像裝置)之組態之一實例之圖示。
圖17係一圖解說明圖16中之電路中之一以高照度之經成像資料處理程序之流程之圖示；
圖18係一圖解說明圖16中之電路中之一以低照度之經成像資料處理程序之流程之圖示；
圖19A至19D係顯示第三實施例中之循環切換之概念之圖示；
圖20係一顯示一其中藉由以一長循環週期與一短循環週期之組合循環進行計數來提高動態成像範圍之實例之圖示；及
圖21係一顯示一對其應用根據本發明之一第四實施例之一固態成像裝置之照相機系統之組態之一個實例之圖示。
100．．．CMOS影像感測器
110．．．像素陣列區段
120．．．感測電路區段
121．．．感測電路
130．．．輸出信號線群組
131-00．．．輸出信號線
131-01．．．輸出信號線
131-10．．．輸出信號線
140．．．傳送線群組
141-0．．．傳送線
141-1．．．傳送線
150．．．決策結果IC區段
151-0．．．決策結果IC
151-1．．．決策結果IC
152-0．．．暫存器
152-1．．．暫存器
153-0．．．計數電路
153-1．．．計數電路
154-0．．．記憶體
154-1．．．記憶體

Claims (17)

  1. 一種成像裝置，其包含：一像素陣列區段，其具有一像素陣列，該等像素中之每一者具有一光電轉換裝置且根據一輸入光子輸出一電信號，其中包括以一陣列形式配置之該複數個像素之該像素陣列區段形成於一第一半導體基板上；一感測電路區段，其具有複數個感測器電路，該複數個感測器電路中之每一者作出關於是否在自一像素接收到該電信號之後的一預定週期中存在至該像素之一光子輸入之二元決策，包括以一陣列形式配置之該複數個感測電路之該感測電路區段形成於一第二半導體基板上，且該第一半導體基板與該第二半導體基板係彼此上下層壓；及一決策結果IC區段，其逐像素或針對每一像素群組多次地整合來自該等感測電路之決策結果以產生具有一漸變之經成像資料，該決策結果IC區段包括：一計數電路，其執行一計數處理程序以整合來自該等感測電路之該等決策結果；及一記憶體，其用於儲存來自該計數電路之每一像素之一計數結果，該複數個感測電路共用該計數電路以用於整合該等決策結果，其中該計數電路及該記憶體當中，至少該計數電路形成於該第二半導體基板上。
  2. 如請求項1之成像裝置，其中該像素陣列區段中之該複數個像素與該感測電路區段中之該複數個感測電路一一 對應地形成，且分別連接在一起，且該複數個感測電路中之每一預定數目個感測電路共用該計數電路。
  3. 如請求項2之成像裝置，其中該像素陣列區段具有沿一列方向及沿一行方向佈置成一矩陣形式之該複數個像素，該感測電路區段具有沿一列方向及沿一行方向佈置成一矩陣形式且一一對應地連接至該像素陣列區段中之該複數個像素之該複數個感測電路，且該複數個感測電路中位於同一列或同一行中之彼等感測電路共用該計數電路。
  4. 如請求項1之成像裝置，其中複數個像素共用該計數電路。
  5. 如請求項4之成像裝置，其中該像素陣列區段具有形成於其中之複數個像素區塊，該複數個像素區塊各自包括複數個像素及其選擇構件，且該感測電路區段具有配置於其中與該等像素區塊相關聯之獨立感測電路。
  6. 如請求項5之成像裝置，其中該感測電路區段中之該選擇構件循環地選擇該像素區塊中之每一像素，並輸出該選定像素之一信號至該感測電路，且該感測電路作出關於是否在自先前選擇至當前選擇之一給定週期中將一光子輸入至每一像素之一決策。
  7. 如請求項6之成像裝置，其具有將該等像素中之每一者 重設至其中不輸入一光子之一狀態之一重設功能，及藉由插入一重設處理程序以將一曝光週期設定為在該像素區塊中每一像素之選擇性輸出與下一選擇性輸出之間對於個別像素係恆定來調整該曝光週期之一調整功能。
  8. 如請求項1之成像裝置，其具有將該等像素中之每一者重設至其中不輸入一光子之一狀態之一重設功能，其中該等感測電路中之每一者藉由在一重設狀態中讀取一信號及在曝光後讀取一讀取信號並將該等信號相比比較來進行該二元決策，該等信號中之一者添加有一偏移。
  9. 如請求項1之成像裝置，其中該決策結果IC區段具有經由由該等像素共用之該計數電路來添加複數個像素之計數值之一功能。
  10. 如請求項1之成像裝置，其中該第一半導體基板與該第二半導體基板係藉由其經拋光接合表面之黏著而連接在一起，且來自該等像素或該等像素區塊之輸出信號係經由形成於該等接合表面處之電容器傳送至各別感測電路。
  11. 如請求項1之成像裝置，其中該感測電路區段具有在一單位訊框週期中多次重複執行二元決策並整合該等決策結果以導出輸入至一光接收區段之一光子量之一功能，及根據一單位循環週期的N倍(N係一整數)在複數個循環週期之一範圍內可變地設定該決策之一循環週期之一功 能。
  12. 如請求項11之成像裝置，其包括在一長循環週期內以少量決策來進行對在一相同單位訊框週期中輸入之光子量之導出之一模式及在一短循環週期內以大量決策來進行對所輸入光子量之導出之一模式。
  13. 如請求項11之成像裝置，其中少量決策係在以低照度成像時在一長循環週期內作出，且大量決策係在以高照度成像時在一短循環週期內作出。
  14. 如請求項12之成像裝置，其中包括一短循環週期中之一決策及一長循環週期中之一決策之複數個決策係在該單位訊框週期中進一步循環作出，該等決策之結果經組合及整合以導出輸入至該光接收區段之一光子量。
  15. 一種成像裝置，其包含：一像素陣列區段，其具有一像素陣列，該等像素中之每一者具有一光電轉換裝置且根據一輸入光子輸出一電信號；一重設功能，其將該等像素中之每一者重設至其中不輸入一光子之一狀態；及一調整功能，其藉由改變每一循環週期中之一重設時序來調整一曝光週期；一感測電路區段，其具有複數個感測電路，該複數個感測器電路中之每一者作出一關於是否在自一像素接收到該電信號之後的一預定週期中存在至該像素之一光子輸入之二元決策； 一決策結果IC區段，其逐像素或針對每一像素群組多次地整合來自該等感測電路之決策結果以產生具有一漸變之經成像資料，該決策結果IC區段包括：一計數電路，其執行一計數處理程序以整合來自該等感測電路之該等決策結果；及一記憶體，其用於儲存來自該計數電路之每一像素之一計數結果，該複數個感測電路共用該計數電路以用於整合該等決策結果，其中該等感測電路作出關於在一給定循環中輸入一光子至各別像素之一決策。
  16. 如請求項15之成像裝置，其中該調整功能隨著重設時序改變而提供複數組曝光週期，該等感測電路作出關於在該等曝光週期中之每一者中多次輸入一光子之一決策，且該決策結果IC區段整合來自該等感測電路之關於輸入一光子之決策之結果以產生經成像資料。
  17. 一種照相機系統，其包含：一成像裝置；一光學系統，其將一被攝體之一影像形成於該成像裝置上；及一信號處理電路，其處理來自該成像裝置之一輸出影像信號，該成像裝置包括一像素陣列區段，其具有一像素陣列，該等像素中之每一者具有一光電轉換裝置且根據一輸入光子輸出一電 信號，其中包括以一陣列形式配置之該複數個像素之該像素陣列區段形成於一第一半導體基板上，一感測電路區段，其具有複數個感測器電路，該複數個感測器電路中之每一者作出一關於是否在自一像素接收到該電信號之後的一預定週期中存在至該像素之一光子輸入之二元決策，其中包括以一陣列形式配置之該複數個感測電路之該感測電路區段形成於一第二半導體基板上，且該第一半導體基板與該第二半導體基板係彼此上下層壓，及一決策結果IC區段，其逐像素或針對每一像素群組多次地整合來自該等感測電路之決策結果以產生具有一漸變之經成像資料，該決策結果IC區段包括：一計數電路，其執行一計數處理程序以整合來自該等感測電路之該等決策結果；及一記憶體，其用於儲存來自該計數電路之每一像素之一計數結果，該複數個感測電路共用該計數電路以用於整合該等決策結果，其中該計數電路及該記憶體當中，至少該計數電路形成於該第二半導體基板上。
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