JP6517664B2

JP6517664B2 - 読み出し回路

Info

Publication number: JP6517664B2
Application number: JP2015211886A
Authority: JP
Inventors: 中村　重幸; 重幸中村; 剛太田; 通人平柳; 裕樹鈴木; 俊介足立
Original assignee: Hamamatsu Photonics KK
Current assignee: Hamamatsu Photonics KK
Priority date: 2015-10-28
Filing date: 2015-10-28
Publication date: 2019-05-22
Anticipated expiration: 2035-10-28
Also published as: CN106921387B; US20170123082A1; US9989657B2; CN106921387A; JP2017083298A

Description

本発明は、光電変換素子からの出力電流を読み出す回路に関するものである。

特許文献１には、光子計数測光装置に関する技術が記載されている。この装置は、フォトンカウンティング回路と、直流成分測定回路と、測光値出力回路とを備えている。フォトンカウンティング回路は、光電子増倍管から出力されたパルス信号のうち所定波高値以上のパルス信号を出力する。直流成分測定回路は、光電子増倍管から出力されたパルス信号の光量に応じた直流レベルを検出し、この直流レベルに対応したパルス間隔のパルス信号を出力する。測光値出力回路は、フォトンカウンティング回路及び直流成分測定回路の一方又は双方から出力されたパルス信号を計数して測光値を出力する。

特許文献２には、光量センサに関する技術が記載されている。この光量センサは、複数の受光素子と、これらの受光素子からの出力信号を処理するフォトンカウンティング回路およびアナログ測光回路と、信号演算回路とを備えている。信号演算回路は、フォトンカウンティング回路およびアナログ測光回路の各出力をそれぞれ補正する２つの補正回路と、該２つの補正回路の出力にそれぞれ重みを乗ずる２つの重み演算回路と、該２つの重み演算回路の出力を加算する加算回路とを有する。

特開平３−１８１８２５号公報実用新案登録第２５６７９０８号公報

微弱な光を検出するための光電変換素子として、近年、アバランシェフォトダイオード（以下、ＡＰＤ）を含むピクセルが二次元状に配置されて成るものが知られている。このような光電変換素子では、各ピクセルに共通のバイアス電圧を供給するとともに、各ピクセルからの出力電流を一括して収集してフォトンカウンティングを行うことにより、光電変換素子への微弱な入射光量を精度良く測定することができる。このような光電変換デバイスとしては、例えば浜松ホトニクス社製ＭＰＰＣ（登録商標）がある。

しかしながら、このような光電変換素子の適用範囲の拡大に従って、光電変換素子からの出力電流を読み出す回路には、微弱光量から比較的大きな光量まで幅広い光量レンジに対応し得ることが望まれている。本発明は、このような課題に鑑みてなされたものであり、幅広い光量レンジに対応し得る読み出し回路を提供することを目的とする。

上述した課題を解決するために、本発明による読み出し回路は、アバランシェフォトダイオードをそれぞれ含む複数のピクセルにおいて発生する電流を一括して出力する光電変換素子からの出力電流を読み出す回路であって、出力電流を受け、出力電流に比例する大きさの第１及び第２の電流を出力するカレントミラー回路と、第１の電流に基づいて、光電変換素子に入射した光子の計数を行うフォトンカウンティング回路と、第２の電流を積分して電圧信号を生成する積分回路と、フォトンカウンティング回路から出力された計数結果、及び積分回路から出力された電圧信号の大きさに基づいて、光電変換素子に入射した光の大きさを判断する信号処理部とを備える。カレントミラー回路は、出力電流に比例する大きさのＮ個（Ｎは３以上の整数）の電流を出力し、フォトンカウンティング回路及び積分回路とカレントミラー回路のＮ個の出力端とは、互いに切り替え可能であり、フォトンカウンティング回路は、Ｎ個の電流のうち一の電流を第１の電流として入力し、積分回路は、Ｎ個の電流のうちフォトンカウンティング回路に入力される電流とは異なる一の電流を第２の電流として入力する。

この読み出し回路によれば、カレントミラー回路を備えることにより、フォトンカウンティング回路に供される第１の電流、及び積分回路に供される第２の電流を互いに影響することなく得ることができる。そして、出力電流に対する第２の電流の比率を自由に決定できるので、積分回路が飽和する光量を大きくして、光量レンジを十分に拡大することができる。また、光電変換素子からの出力電流に対する、フォトンカウンティング回路への入力電流の比率、及び積分回路への入力電流の比率を容易に変更することができる。従って、読み出し回路に接続される光電変換素子の特性や用途等に応じて適切な比率を容易に選択することができる。

上記の読み出し回路において、出力電流に対するＮ個の電流の比率が互いに異なってもよい。また、各ピクセルのアバランシェフォトダイオードは、クエンチング抵抗を介して信号読出用の配線と電気的に接続されてもよい。

本発明によれば、幅広い光量レンジに対応し得る読み出し回路を提供できる。

本発明の一実施形態に係る光電変換素子の平面図である。受光部の一部を拡大して示す平面図である。光電変換素子の断面構成を概略的に示す図である。読み出し回路の構成例を概略的に示す図である。カレントミラー回路の具体的な回路構成の一例を示す回路図である。フォトンカウンティング方式及びアナログ方式それぞれにおける検出光量の有効範囲を示す図である。読み出し回路による光量レンジの拡大を概念的に示すグラフである。一変形例に係る読み出し回路の構成を示す図である。

以下、添付図面を参照しながら本発明による読み出し回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本発明の一実施形態に係る光電変換素子１Ａの平面図である。光電変換素子１Ａは、半導体基板３０を備えており、半導体基板３０の主面上は光を受ける受光部３Ａとなっている。受光部３Ａでは、複数のピクセル１０が二次元状（マトリクス状）に配列されている。複数のピクセル１０は、共通のバイアス電圧により動作するＡＰＤをそれぞれ含んで構成されている。複数のピクセル１０のピッチ（中心間隔）は、例えば５０μｍである。

光電変換素子１Ａは、信号読出用の配線２１を更に備えている。配線２１は、複数のピクセル１０と電気的に接続されており、これらのピクセル１０からの出力電流を一括して取り出す。

図２は、受光部３Ａの一部を拡大して示す平面図である。図２に示されるように、各ピクセル１０のＡＰＤと配線２１とは、クエンチング抵抗２３を介して電気的に接続されている。言い換えると、クエンチング抵抗２３の一端がピクセル１０のＡＰＤと電気的に接続され、他端が配線２１と電気的に接続されている。一例では、クエンチング抵抗２３の抵抗値は２５０ｋΩである。なお、図に示される例では、クエンチング抵抗２３が渦巻き状に配設されているが、クエンチング抵抗２３は様々な形状に配設されることができ、例えば直線状に配設されてもよい。クエンチング抵抗２３は、例えば光透過性（半透明）の導電性材料からなる。

図３は、光電変換素子１Ａの断面構成を概略的に示す図である。光電変換素子１Ａは、例えばｎ型Ｓｉからなる半導体基板３０を備えている。上述した複数のピクセル１０は、この共通の半導体基板３０に形成されている。具体的には、半導体基板３０は主面３０ａ及び裏面３０ｂを有しており、裏面３０ｂ上の全面には下面電極（カソード）３１が設けられている。また、主面３０ａを含む半導体基板３０の内部には、ピクセル１０をそれぞれ構成する複数のｐ型半導体領域３２が、互いに間隔を空けて並んで形成されている。ｐ型半導体領域３２は例えばｐ型Ｓｉからなる。ピクセル１０のＡＰＤは、ｐ型半導体領域３２と半導体基板３０とがｐｎ接合を成すことによって構成されている。

主面３０ａ上の全面には、第１の絶縁膜３３が設けられている。第１の絶縁膜３３は、例えばＳｉＯ₂、ＳｉＮといった絶縁性シリコン化合物によって好適に構成され得る。ｐ型半導体領域３２上かつ第１の絶縁膜３３上にはコンタクト電極（アノード）３４が設けられている。コンタクト電極３４は、第１の絶縁膜３３に形成された開口を介してｐ型半導体領域３２と接触している。

配線２１は、金属製であり、半導体基板３０上に形成されている。本実施形態では、配線２１は、ｐ型半導体領域３２が形成されていない半導体基板３０の領域上に位置する第１の絶縁膜３３上に設けられている。

配線２１、第１の絶縁膜３３、並びにコンタクト電極３４は、第２の絶縁膜３５によって覆われている。第２の絶縁膜３５は、半導体基板３０上の全面を覆っており、例えばＳｉＯ₂、ＳｉＮといった無機絶縁体によって好適に構成され得る。前述したクエンチング抵抗２３は、第２の絶縁膜３５上に設けられている。クエンチング抵抗２３の一端及び他端それぞれは、第２の絶縁膜３５に形成された開口を介して、コンタクト電極３４及び配線２１のそれぞれと電気的に接続されている。

ここで、光電変換素子１Ａからの出力電流を読み出すための読み出し回路の構成について説明する。図４は、読み出し回路５Ａの構成例を概略的に示す図である。なお、図４に示されるように、複数のピクセル１０の各ＡＰＤのカソードすなわち下面電極３１（図３参照）には、共通のバイアス電圧ＨＶが印加される。

読み出し回路５Ａは、カレントミラー回路５１、フォトンカウンティング回路５２、積分回路５３、Ａ／Ｄコンバータ５４、及び信号処理部６０を有する。

カレントミラー回路５１は、光電変換素子１Ａの配線２１と電気的に接続されており、複数のピクセル１０からの一括出力電流Ｓ０を受ける。そして、カレントミラー回路５１は、出力電流Ｓ０に比例する大きさの第１の電流Ｓ１及び第２の電流Ｓ２を出力する。なお、出力電流Ｓ０に対する第１の電流Ｓ１の比率、及び出力電流Ｓ０に対する第２の電流Ｓ２の比率は互いに異なり、それぞれ任意に決定される。これらの比率は、例えば１〜１／１０００の範囲内である。また、一例では、第１の電流Ｓ１の比率が第２の電流Ｓ２の比率よりも大きい。

図５は、カレントミラー回路５１の具体的な回路構成の一例を示す回路図である。カレントミラー回路５１は、３つのトランジスタ５１ａ〜５１ｃを含む。トランジスタ５１ａの一方の電流端子はカレントミラー回路５１の入力端５１ｄを介して配線２１に接続されており、複数のピクセル１０からの出力電流Ｓ０を受ける。そして、トランジスタ５１ａ〜５１ｃの各制御端子は、上記一方の電流端子に接続されている。トランジスタ５１ａ〜５１ｃの他方の電流端子は基準電位線（ＧＮＤ線）に接続されている。このような構成によれば、トランジスタ５１ｂ，５１ｃの各一方の電流端子には、出力電流Ｓ０に比例する電流が流れる。これらの電流が、第１の電流Ｓ１及び第２の電流Ｓ２として、出力端５１ｅ及び５１ｆからそれぞれ出力される。

なお、トランジスタ５１ａ〜５１ｃは、バイポーラトランジスタ及びＦＥＴのいずれであってもよい。これらがｎｐｎ型バイポーラトランジスタであるとき、一方の電流端子はコレクタ、他方の電流端子はエミッタ、制御端子はベースにそれぞれ相当する。また、これらがＦＥＴであるとき、一方の電流端子はドレイン、他方の電流端子はソース、制御端子はゲートにそれぞれ相当する。

また、例えばトランジスタ５１ａ〜５１ｃがＮＭＯＳ型ＦＥＴである場合、これらのキャリア移動度、単位面積当たりのゲート容量、及び閾値電圧が等しく、且つ、これらのトランジスタが飽和領域で動作しているとすると、出力電流Ｓ０に対する第１の電流Ｓ１及び第２の電流Ｓ２の比率（Ｓ１／Ｓ０、Ｓ２／Ｓ０）は、トランジスタ５１ａ〜５１ｃのチャネル長Ｌａ〜Ｌｃ及びチャネル幅Ｗａ〜Ｗｃを用いて、以下のように表される。すなわち、トランジスタ５１ａ〜５１ｃのチャネル長Ｌａ〜Ｌｃ及びチャネル幅Ｗａ〜Ｗｃを適宜設計することにより、比率（Ｓ１／Ｓ０、Ｓ２／Ｓ０）を任意の比率とすることができる。

再び図４を参照する。フォトンカウンティング回路５２は、カレントミラー回路５１の出力端５１ｅと電気的に接続されており、出力端５１ｅから出力される第１の電流Ｓ１に基づいて、光電変換素子１Ａに入射した光子の計数を行う。本実施形態のフォトンカウンティング回路５２は、コンパレータ５２ａと、カウンタ５２ｂとを含む。コンパレータ５２ａは、第１の電流Ｓ１を受け、第１の電流Ｓ１を電圧信号に変換するとともに、該電圧信号と所定の基準電圧とを比較する。そして、電圧信号が基準電圧を超えたとき（すなわち閾値を超える電流パルスが第１の電流Ｓ１として入力されたとき）に、信号Ｄ１をカウンタ５２ｂに送る。カウンタ５２ｂは、コンパレータ５２ａから信号Ｄ１が送られた回数をカウントする。光電変換素子１Ａへの入射光量が微弱である場合、そのカウント値は複数のピクセル１０への入射光量の総和に相当する。

積分回路５３は、カレントミラー回路５１の出力端５１ｆと電気的に接続されており、出力端５１ｆから出力される第２の電流Ｓ２を積分して電圧信号Ｖ２を生成する。具体的には、積分回路５３は、第２の電流Ｓ２を蓄積する容量素子と、該容量素子に蓄積された電荷を周期的にリセットする回路と、該容量素子の両端電圧を周期的に保持するホールド回路とを含んで構成される。積分回路５３は、ホールド回路に保持された電圧を電圧信号Ｖ２として出力する。Ａ／Ｄコンバータ５４は、アナログ信号である電圧信号Ｖ２をデジタル信号に変換する。光電変換素子１Ａへの入射光量が比較的大きい場合、そのデジタル値は、複数のピクセル１０への入射光量の総和に相当する。

信号処理部６０は、フォトンカウンティング回路５２から出力された計数結果、及び積分回路５３から出力された電圧信号Ｖ２の大きさ（本実施形態では、Ａ／Ｄコンバータ５４から出力されるデジタル値）に基づいて、光電変換素子１Ａに入射した光の大きさ（入射光量）を判断する。信号処理部６０は、例えば、これらのカウント値およびデジタル値のうち有意な値を有する方を採用し、その値に基づいて入射光量を特定する。

以上に説明した、本実施形態の読み出し回路５Ａによって得られる効果について説明する。図６は、フォトンカウンティング方式及びアナログ方式（出力電流を電圧信号に変換する方式）それぞれにおける検出光量の有効範囲を示す図である。図６には、横軸として入射光子数（単位：ｃｐｓ（カウント／秒））と入射光量（単位：Ｗ）とが示されている。図６に示されるように、フォトンカウンティング方式によれば比較的小さな光量範囲を計測でき、アナログ方式によれば比較的大きな光量範囲を計測できる。

本実施形態の読み出し回路５Ａによれば、カレントミラー回路５１を備えることにより、フォトンカウンティング回路５２に供される第１の電流Ｓ１、及び積分回路５３に供される第２の電流Ｓ２を互いに影響することなく得ることができる。そして、出力電流Ｓ０に対する第２の電流Ｓ２の比率を自由に決定できるので、積分回路５３が飽和する光量を大きくして、光量レンジを十分に拡大することができる。特に本実施形態では、光電変換素子１ＡがＡＰＤをそれぞれ含む複数のピクセル１０を備えているので、光電変換素子１Ａ自体が容量素子としての特性を有し、その容量が後段の回路に影響してしまう。読み出し回路５Ａに設けられたカレントミラー回路５１は、単に光電変換素子１Ａからの出力電流を２つの回路５２，５３に配分するのみならず、容量素子である光電変換素子１Ａと後段の回路５２，５３とを互いに電気的に分離するという役割を担うものである。

図７は、本実施形態の読み出し回路５Ａによる光量レンジの拡大を概念的に示すグラフである。図７において、横軸は入射光量を示し、縦軸は出力信号（フォトンカウンティング方式の場合はカウント値、積分方式の場合は電圧信号の大きさ）を示す。入射光量が比較的小さい領域Ａ１では、フォトンカウンティング回路５２によって、微弱光量であっても精度良く計測することができる（グラフＧ１）。また、入射光量が比較的大きい（例えばフォトンカウンティング回路５２からの出力が飽和する）領域Ａ２では、積分回路５３によって、十分に大きな光量まで飽和することなく計測することができる（グラフＧ２）。このように、本実施形態の読み出し回路５Ａによれば、幅広い光量レンジに対応することができる。

また、本実施形態では、カレントミラー回路５１からの第１の電流Ｓ１及び第２の電流Ｓ２を光量計測に用いるので、出力電流Ｓ０に対する第１の電流Ｓ１及び第２の電流Ｓ２の各比率を互いに独立して個別に設定可能である。従って、第１の電流Ｓ１の比率をフォトンカウンティングに適する比率に設定し、第２の電流Ｓ２の比率を積分処理に適する比率に設定することが可能となる。

また、特許文献１に記載された光子計数測光装置では、光電子増倍管の出力端子から延びる配線とフォトンカウンティング回路とがカップリングコンデンサを介してＡＣ結合されている。従って、カップリングコンデンサを通過する際に電流パルスが鈍ってしまい、カウントレートに制限が生じる。また、光電子増倍管の出力端子と直流成分測定回路とが直に接続されているので、直流成分測定回路が早期に飽和すると考えられる。このため、測定可能な光量レンジの上限が低く抑えられてしまう。これに対し、本実施形態の読み出し回路５Ａによれば、カレントミラー回路５１を介して光電変換素子１Ａの配線２１とフォトンカウンティング回路５２とをＤＣ結合することができる。従って、電流パルスの波形を維持することができ、カウントレートをより速くすることが可能となる。また、読み出し回路５Ａによれば、カレントミラー回路５１において出力電流Ｓ０に対する第２の電流Ｓ２の比率を自在に設定できるので、積分回路５３の早期の飽和を抑制して、測定可能な光量レンジの上限をより高めることができる。

また、本実施形態のように、フォトンカウンティング回路５２及び積分回路５３への出力電流の配分を、複数のトランジスタからなるカレントミラー回路５１により行うことによって、ＡＳＩＣ（Application Specific Integrated Circuit、特定用途向け集積回路）の設計を容易にできる。

（変形例）
図８は、上記実施形態の一変形例に係る読み出し回路５Ｂの構成を示す図である。読み出し回路５Ｂと上記実施形態との相違点は、カレントミラー回路の構成である。読み出し回路５Ｂが有するカレントミラー回路５５は、光電変換素子１Ａの配線２１と電気的に接続されており、複数のピクセル１０からの出力電流Ｓ０を受ける。そして、カレントミラー回路５５は、出力電流Ｓ０に比例する大きさのＮ個（Ｎは３以上の整数）の電流Ｓ（１）〜Ｓ（Ｎ）を出力する。出力電流Ｓ０に対するＮ個の電流Ｓ（１）〜Ｓ（Ｎ）の比率は互いに異なる。フォトンカウンティング回路５２は、Ｎ個の電流Ｓ（１）〜Ｓ（Ｎ）のうち一の電流を第１の電流Ｓ１として選択的に入力する。積分回路５３は、Ｎ個の電流Ｓ（１）〜Ｓ（Ｎ）のうち、フォトンカウンティング回路５２に入力されるものとは異なる一の電流を第２の電流Ｓ２として選択的に入力する。なお、フォトンカウンティング回路５２及び積分回路５３とカレントミラー回路５５のＮ個の出力端とは、互いに切り替え可能に構成されている。

本変形例によれば、光電変換素子１Ａからの出力電流に対する、フォトンカウンティング回路５２への入力電流の比率、及び積分回路５３への入力電流の比率を容易に変更することができる。従って、読み出し回路に接続される光電変換素子の特性や用途等に応じて適切な比率を容易に選択することができる。なお、本変形例ではフォトンカウンティング回路５２への入力電流および積分回路５３への入力電流の双方を切り替え可能としているが、これらのうち何れか一方を固定し、他方のみ切り替え可能としてもよい。

本発明による読み出し回路は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上述した実施形態及び各変形例を、必要に応じて互いに組み合わせてもよい。また、上記実施形態ではカレントミラー回路の２つの出力端にフォトンカウンティング回路及び積分回路が接続されているが、カレントミラー回路の別の出力端に、読み出しの為の別の回路が更に接続されてもよい。

１Ａ…光電変換素子、３Ａ…受光部、５Ａ，５Ｂ…読み出し回路、１０…ピクセル、２１…配線、２３…クエンチング抵抗、３０…半導体基板、３１…下面電極、３２…ｐ型半導体領域、３３…第１の絶縁膜、３４…コンタクト電極、３５…第２の絶縁膜、５１…カレントミラー回路、５１ａ〜５１ｃ…トランジスタ、５２…フォトンカウンティング回路、５２ａ…コンパレータ、５２ｂ…カウンタ、５３…積分回路、５４…Ａ／Ｄコンバータ、５５…カレントミラー回路、６０…信号処理部、Ｓ０…出力電流、Ｓ１…第１の電流、Ｓ２…第２の電流。

Claims

アバランシェフォトダイオードをそれぞれ含む複数のピクセルにおいて発生する電流を一括して出力する光電変換素子からの出力電流を読み出す回路であって、
前記出力電流を受け、前記出力電流に比例する大きさの第１及び第２の電流を出力するカレントミラー回路と、
前記第１の電流に基づいて、前記光電変換素子に入射した光子の計数を行うフォトンカウンティング回路と、
前記第２の電流を積分して電圧信号を生成する積分回路と、
前記フォトンカウンティング回路から出力された計数結果、及び前記積分回路から出力された前記電圧信号の大きさに基づいて、前記光電変換素子に入射した光の大きさを判断する信号処理部と、
を備え、
前記カレントミラー回路は、前記出力電流に比例する大きさのＮ個（Ｎは３以上の整数）の電流を出力し、
前記フォトンカウンティング回路及び前記積分回路と前記カレントミラー回路のＮ個の出力端とは、互いに切り替え可能であり、
前記フォトンカウンティング回路は、前記Ｎ個の電流のうち一の電流を前記第１の電流として入力し、
前記積分回路は、前記Ｎ個の電流のうち前記フォトンカウンティング回路に入力される電流とは異なる一の電流を前記第２の電流として入力する、読み出し回路。
前記出力電流に対する前記Ｎ個の電流の比率が互いに異なる、請求項１に記載の読み出し回路。
各ピクセルの前記アバランシェフォトダイオードは、クエンチング抵抗を介して信号読出用の配線と電気的に接続されている、請求項１または２に記載の読み出し回路。