WO2022208949A1 - 撮像素子 - Google Patents

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WO2022208949A1
WO2022208949A1 PCT/JP2021/037153 JP2021037153W WO2022208949A1 WO 2022208949 A1 WO2022208949 A1 WO 2022208949A1 JP 2021037153 W JP2021037153 W JP 2021037153W WO 2022208949 A1 WO2022208949 A1 WO 2022208949A1
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WO
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voltage
pixel
pixels
transistor
imaging device
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PCT/JP2021/037153
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English (en)
French (fr)
Inventor
健市 奥村
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present disclosure relates to imaging devices.
  • This expansion of the dynamic range is a field that can also be applied when receiving infrared light.
  • Sensors using InGaAs indium gallium arsenide
  • PD photodiode
  • the readout electrodes are arranged in a grid pattern, all the pixels have the same size, and the pixels cannot be set to different sizes.
  • the present disclosure provides an imaging element that controls sensitivity for each pixel in an imaging sensor having a common well region.
  • an imaging device includes well regions, electrodes, and pixel circuits.
  • the well region is shared across pixels.
  • the electrodes are arranged in a two-dimensional array to read out the charge in each pixel from the well region.
  • the pixel circuit is connected to the electrode and applies a controlled bias voltage for each pixel.
  • the pixel circuit includes an amplifier having an inverting input terminal connected to the electrode, a first capacitor connected between an output terminal of the amplifier and the inverting input terminal, and in parallel with the first capacitor. and a reset switch connected to a controlled reference voltage may be applied to the non-inverting input terminal of the amplifier for each pixel.
  • the bias voltage may be determined based on the reference voltage.
  • a switch may be further provided for switching the reference voltage input to the non-inverting input terminal of the amplifier.
  • the pixel circuit includes a floating diffusion connected to the electrode, a first transistor having a gate connected to the floating diffusion and outputting a drain current based on a power supply voltage, and a selection signal input to the gate. , a second transistor having one end connected in series with the first transistor and outputting a signal related to the pixel value of the pixel from the other end; and a second capacitor connected between the floating diffusion and a ground point. and a third transistor having a gate to which a reset signal is input, one end of which is connected to the floating diffusion, and the other end of which the bias voltage is applied.
  • the voltage applied to the gate and the other end of the third transistor may be controlled in conjunction with each other.
  • the voltage applied to the gate of the third transistor is higher when the voltage applied to the other terminal is higher than when the voltage applied to the other terminal is lower. may be set higher.
  • the pixel circuit may further include a second switch, one end of which is connected to the floating diffusion, and a third capacitor, which is connected between the other end of the second switch and a ground point. , the second switch is turned on when there is a difference in the bias voltage between pixels and the bias voltage is high, and is turned off when the bias voltage is low. good too. .
  • the pixel circuit includes a floating diffusion that receives a pixel signal, a first transistor that has a gate connected to the floating diffusion and outputs a drain current based on a power supply voltage, a selection signal that is input to the gate, and one end of which is a second transistor connected in series with the first transistor and outputting a signal related to the pixel value of the pixel from the other end; a second capacitor connected between the floating diffusion and a ground point; a third transistor to which a voltage is input, one end of which is connected to the floating diffusion, and the other end of which the bias voltage is applied, a memory region connected to the electrode, the floating diffusion, and the memory region; , and a gate to which a voltage for controlling transfer timing of carriers from the memory region to the floating diffusion is applied.
  • the pixel circuit further has an offset control voltage input to a gate, one end connected to the memory area, and an offset bias voltage applied to the other end, and the offset control voltage controls the offset voltage of the memory area.
  • a fifth transistor may be provided.
  • the bias voltage may be controlled to a first voltage and a second voltage that collects carriers from a range narrower than the first voltage to the electrode in the well region.
  • the first voltage and the second voltage may be controlled so as to be alternately arranged in the array of pixels.
  • the pixels that are not read out are arranged in a checkered pattern, and the pixels that are not read out are alternately applied with the first voltage and the second voltage is applied between the pixels that are not read out.
  • the pixels to be energized and may be arranged.
  • the voltages applied to the pixels to which the first voltage is applied and the pixels to which the second voltage is applied may be controlled for each frame in which pixel values are obtained.
  • FIG. 1 is a block diagram schematically showing an imaging element according to one embodiment
  • FIG. FIG. 2 is a conceptual diagram showing part of a pixel array according to one embodiment
  • FIG. 2 is a conceptual diagram showing part of a pixel array according to one embodiment
  • FIG. 4 is a diagram schematically showing a cross section of a pixel and a pixel circuit according to one embodiment
  • FIG. 2 is a diagram showing a pixel circuit according to one embodiment
  • 4 is a chart showing reset timing according to one embodiment
  • FIG. 2 is a diagram showing a pixel circuit according to one embodiment
  • FIG. 2 is a diagram showing a pixel circuit according to one embodiment
  • FIG. 2 is a diagram showing a pixel circuit according to one embodiment
  • FIG. 2 is a diagram showing a pixel circuit according to one embodiment
  • FIG. 2 is a diagram showing a pixel circuit according to one embodiment
  • FIG. 2 is a diagram showing a pixel circuit according to one embodiment
  • FIG. 3 is a diagram showing an arrangement example of pixels according to one embodiment
  • FIG. 3 is a diagram showing an arrangement example of pixels according to one embodiment
  • FIG. 3 is a diagram showing an arrangement example of pixels according to one embodiment
  • FIG. 3 is a diagram showing an arrangement example of pixels according to one embodiment
  • FIG. 3 is a diagram showing an arrangement example of pixels according to one embodiment
  • FIG. 1 is a diagram partially showing pixels belonging to a pixel array in an imaging element (solid-state imaging device) according to one embodiment.
  • the imaging device 1 is, for example, an infrared image sensor that includes photodiodes having InGaAs well regions as pixels, and has sensitivity to light with a wavelength of 800 nm or longer, for example.
  • the imaging device 1 includes a pixel array 10 and an extra-pixel area 200.
  • the extra-pixel area includes a row scanning section 201, a control section 202, a horizontal selection section 203, a column scanning section 204, and an output terminal Vout.
  • Peripheral circuits for driving the pixel array 10 and acquiring signals are provided in the extra-pixel region.
  • FIG. 2 is a diagram showing an example of the pixel array 10.
  • the pixel array 10 includes a plurality of pixels 100 arranged in a two-dimensional array.
  • the pixel array 10 includes, for example, a plurality of pixels 100 arranged in a rectangular shape.
  • a plurality of pixels 100 have, for example, a common InGaAs well region. Boundaries of pixels 100 are indicated by dotted lines. Each pixel 100 comprises a first electrode 102 .
  • the first electrode 102 is one of electrodes forming the pixel 100 .
  • the imaging device 1 By acquiring carriers generated by the reception of light by the first electrode 102, the imaging device 1 outputs the received signal as an image signal.
  • the row scanning unit 201 is connected to a control line that connects the pixels 100 belonging to the same row in the pixel array 10 .
  • the control lines include, for example, a row selection line that selects a row of pixels 100, and a reset line that resets charges stored in pixels 100 belonging to the same row.
  • the row scanning unit 201 includes a shift register, an address decoder, etc., and drives each pixel 100 of the pixel array 10, for example, in units of rows.
  • a signal output from each pixel 100 in a pixel row selected and scanned by the row scanning unit 201 is supplied to the horizontal selection unit 203 via a vertical signal line.
  • the horizontal selection unit 203 is composed of an amplifier, a horizontal selection switch, and the like provided for each vertical signal line.
  • the column scanning unit 204 is configured with a shift register, an address decoder, etc., and sequentially drives the horizontal selection switches of the horizontal selection unit 203 while scanning them. By selective scanning of columns by the column scanning unit 204, the signals of the respective pixels 100 transmitted via the respective vertical signal lines are sequentially output to the signal lines and output from Vout via the signal lines. Vout is connected to, for example, a signal processing circuit or the like.
  • the control unit 202 receives a clock given from the outside and information instructing an operation mode, and outputs data such as internal information of the imaging device 1 .
  • the control unit 202 further includes a timing generator that generates various timing signals. Based on the various timing signals generated by this timing generator, any one of the row scanning unit 201, horizontal selection unit 203, and column scanning unit 204 is selected. Execute drive control to drive one of them at the appropriate timing.
  • FIG. 3 shows an example of controlling the size of the pixel 100 according to this embodiment.
  • Pixel 100 receives carriers from virtually different sized regions. For example, as shown in FIG. 3, as virtual pixels 100, a pixel that reads carriers from a larger circular region and a smaller circular region provided between the larger circular regions reads carriers. A pixel to be read out is virtually defined. This magnitude difference can be implemented by controlling the performance (sensitivity) of carrier readout by the first electrode 102 . Details of this control will be described later.
  • FIG. 4 is a diagram schematically showing a cross section of the pixel 100 and a pixel circuit associated with the pixel 100 according to one embodiment.
  • the imaging device 1 may have a layered structure of, for example, a semiconductor substrate having the photoelectric conversion unit 101 and a circuit substrate 30 .
  • the photoelectric conversion unit 101 photoelectrically converts incident light, such as light with a wavelength in the infrared region, for each pixel 100, for example. It has a first electrode 102, a first semiconductor layer 103, a photoelectric conversion film 105, a second semiconductor layer 106, and a second electrode 107 in order from the position closer to the circuit board 30. As shown in FIG.
  • a pixel circuit 300 provided on the circuit board 30 is a readout circuit for signal charges generated in the photoelectric conversion unit 101 .
  • the pixel circuit 300 is connected to the first electrode 102 of the photoelectric conversion unit 101 for each pixel 100.
  • the first electrode 102 and the pixel circuit 300 are connected via a bump electrode 110 and a contact electrode 111, for example.
  • the first electrode 102 is arranged in the passivation film 108
  • the bump electrode 110 and the contact electrode 111 are arranged in the interlayer insulating film 109 .
  • the interlayer insulating film 109 is provided in contact with the circuit board 30, for example.
  • a bump electrode 110 and a contact electrode 111 are provided in this interlayer insulating film 109 for each pixel 100 .
  • the contact electrodes 111 and the bump electrodes 110 are arranged in this order from the position closer to the circuit board 30 .
  • the first electrode 102 and the bump electrode 110 are in contact, and the bump electrode 110 and the contact electrode 111 are in contact.
  • the photoelectric conversion section 101 and the circuit board 30 are bump-bonded.
  • the photoelectric conversion section 101 and the circuit board 30 may be Cu-Cu bonded.
  • the interlayer insulating film 109 is made of, for example, an inorganic insulating material.
  • inorganic insulating materials include SiN (silicon nitride), Al 2 O 3 (aluminum oxide), SiO 2 (silicon oxide), HfO 2 (hafnium oxide), and the like.
  • the passivation film 108 is provided between the interlayer insulating film 109 and the first semiconductor layer 103, for example.
  • a first electrode 102 is provided in this passivation film 108 for each pixel 100 .
  • Part of the first electrode 102 may be provided in the interlayer insulating film 109 .
  • the passivation film 108 is made of, for example, an inorganic insulating material. Examples of the inorganic insulating material include SiN, Al2O3 , SiO2 , HfO2 , and the like.
  • Passivation film 108 may be made of the same inorganic insulating material as interlayer insulating film 109 .
  • the first electrode 102 is electrically connected to the photoelectric conversion film 105 via the first semiconductor layer 103 .
  • the first electrode 102 is an electrode supplied with a voltage for reading signal charges (holes or electrons) generated in the photoelectric conversion film 105 and is provided separately in the pixel 100 . In the following description, signal charges are assumed to be holes as a non-limiting example.
  • One end of the first electrode 102 is in contact with the first semiconductor layer 103 , and the first electrode 102 is electrically connected to the photoelectric conversion film 105 via the first semiconductor layer 103 .
  • the other end of first electrode 102 is in contact with bump electrode 110 .
  • Adjacent first electrodes 102 are electrically separated by a passivation film 108 .
  • the first electrode 102 includes, for example, Ti (titanium), W (tungsten), TiN (titanium nitride), Pt (platinum), Au (gold), Pd (palladium), Zn (zinc), Ni (nickel), Al (aluminum), or an alloy containing at least one of them.
  • the first electrode 102 may be a single film of such constituent materials, or may be a laminated film in which two or more kinds are combined.
  • the first electrode 102 may be composed of a laminated film of Ti and W, for example.
  • the first semiconductor layer 103 provided between the passivation film 108 and the photoelectric conversion film 105 is provided in common for all the pixels 100, for example.
  • the first semiconductor layer 103 is for electrically separating the adjacent pixels 100, and the first semiconductor layer 103 is provided with, for example, a plurality of diffusion regions 104. As shown in FIG.
  • a compound semiconductor material having a bandgap larger than that of the compound semiconductor material forming the photoelectric conversion film 105 for the first semiconductor layer 103 dark current can be suppressed.
  • n-type InP indium phosphide
  • the diffusion regions 104 provided in the first semiconductor layer 103 are arranged apart from each other for each pixel 100 .
  • the diffusion regions 104 are arranged for each pixel 100 and the first electrode 102 is connected to each diffusion region 104 .
  • the diffusion region 104 is for reading signal charges generated in the photoelectric conversion film 105 for each pixel 100 .
  • This diffusion region 104 contains, for example, p-type impurities. Examples of p-type impurities include zinc and the like.
  • a PN junction interface is formed between the diffusion region 104 and the first semiconductor layer 103 other than the diffusion region 104, and the adjacent pixels 100 are electrically isolated from each other.
  • the diffusion region 104 is provided, for example, in the thickness direction of the first semiconductor layer 103, and is also provided in part of the photoelectric conversion film 105 in the thickness direction.
  • the photoelectric conversion film 105 provided between the first semiconductor layer 103 and the second semiconductor layer 106 is provided over all the pixels 100, for example. In other words, all the pixels 100 are provided with the photoelectric conversion film 105 in common.
  • the photoelectric conversion film 105 absorbs light of a predetermined wavelength to generate signal charges, and is made of a compound semiconductor material such as a III-V group semiconductor. Examples of compound semiconductor materials forming the photoelectric conversion film 105 include InGaAs, InAsSb (indium arsenide antimony), GaAsSb (gallium arsenide antimony), InAs (indium arsenide), InSb (indium antimonide), HgCdTe (mercury cadmium tellurium), and the like. is mentioned.
  • a photoelectric conversion film 105 containing Ge (germanium) may be formed.
  • the photoelectric conversion film 105 may be made of a material having a Type II structure.
  • photoelectric conversion of light with wavelengths from the visible region to the short infrared region is performed.
  • the second semiconductor layer 106 is provided in common for all pixels 100, for example.
  • the second semiconductor layer 106 is provided between the photoelectric conversion film 105 and the second electrode 107 and is in contact with them.
  • the second semiconductor layer 106 is a region where charges discharged from the second electrode 107 move, and is made of, for example, a compound semiconductor containing n-type impurities.
  • n-type InP can be used for the second semiconductor layer 106 .
  • the received light is converted into carriers in the second semiconductor layer 106 and the photoelectric conversion film 105.
  • the imaging device 1 By reading this carrier in the first electrode 102, the imaging device 1 generates image information from the received light. That is, the arrangement of the first electrodes 102 is the arrangement of pixels, and the pixel value is determined by the amount of carriers read by each first electrode 102 .
  • each pixel 100 performance can be controlled.
  • each pixel 100 is controlled by controlling the bias voltage applied to each first electrode 102 of the pixel 100 .
  • the bias voltage applied to each first electrode 102 of the pixel 100 By this control, as shown in FIG. 3, pixels 100 having light-receiving regions of virtually different sizes are generated. By acquiring pixel values from the pixels 100 having different sizes of the generated light receiving regions, various functions can be exhibited.
  • the pixel circuit 300 will be described in detail below.
  • the pixel circuit 300 may be implemented by CTIA (Capacitive Transimpedance Amplifier), for example.
  • the pixel circuit 300 is provided for each pixel 100 and includes an amplifier Amp, a capacitor Cfb, and switches SWrst and SWout.
  • the amplifier Amp is composed of a differential amplifier circuit.
  • a switch SWout is connected to the output end of this amplifier Amp, and the output from the pixel is appropriately transmitted to the output terminal Vout based on the control from the horizontal selection section 203 of the extra-pixel circuit in FIG.
  • a capacitor Cfb (first capacitor) is connected between the output terminal and the inverting input terminal of the amplifier Amp.
  • the capacitance of the capacitor Cfb is, for example, a capacitance smaller than the parasitic capacitance in the photoelectric conversion unit.
  • the amplifier Amp constitutes a negative feedback amplifier circuit. In such a configuration, most of the charge generated by the exposure of the photodiode is stored in the capacitor Cfb, making it possible to increase the amplitude of the output voltage with respect to the amount of charge generated in the photodiode.
  • a switch SWrst is a switch for resetting the capacitor Cfb.
  • the switch SWrst may be configured as a reset transistor with a p-type MOSFET (Metal-Oxide-Semiconductor Field-Effect-Transistor).
  • MOSFET Metal-Oxide-Semiconductor Field-Effect-Transistor
  • a reference voltage is applied to the non-inverting input terminal of the amplifier Amp.
  • This reference voltage defines a reference voltage for output amplitude.
  • the bias voltage can be controlled for each pixel 100 by controlling this reference voltage.
  • switches SW1, SW2, SW3, and SW4 may be provided for determining the voltage to be applied as the reference voltage.
  • the reference voltage of the amplifier Amp can be controlled for each pixel 100.
  • FIG. Controlling the reference voltage allows the pixel 100 to which a higher reference voltage is applied to collect charge from a wider range. Therefore, a pixel 100 having a wide light receiving area can be formed by increasing the reference voltage, and a pixel 100 having a narrow light receiving area can be formed by decreasing the reference voltage.
  • a pixel that collects charges from a wide range is referred to as a large pixel
  • a pixel that collects charges from a narrow range is referred to as a small pixel. That is, a large pixel and a small pixel are defined when there is a difference in reference voltage.
  • VrefA and VrefB VrefA > VrefB.
  • VrefA VrefA > VrefB.
  • the same bias voltage is applied to the pixel circuits 300 of the two pixels 100 in FIG.
  • two pixels 100 can be controlled as pixels 100 having the same light receiving area if the same voltage is applied to surrounding pixels 100 as well.
  • the same reference voltage is applied in this manner.
  • the switches SW1 and SW4 When the switches SW1 and SW4 are turned on and the switches SW2 and SW3 are turned off, a higher bias voltage is applied to the pixel 100 on the left side than the pixel 100 on the right side.
  • the pixel 100 on the left side can acquire carriers from a wider area than the pixel 100 on the right side, and the size of the pixel 100 on the left side can be apparently increased.
  • the opposite case it is possible to make the pixel 100 on the right side appear larger than the pixel 100 on the left side.
  • This bias voltage control can be performed for each row or column, or for each arbitrary pixel 100.
  • the voltages applied as the reference voltages are not limited to two types, and three or more types of voltages may be used.
  • the first electrode 102 is controlled in three types: large pixels, small pixels, or off-state pixels. can do. By performing such control, it is possible to control the forms of the pixels 100 in various pixel arrays 10 as described later.
  • the imaging device by using the CTIA circuit as the pixel circuit, it is possible to control the performance of each pixel by changing the reference voltage. For example, it is possible to obtain pixel values in a wide area by increasing the bias voltage, narrow the pixel area and increase sensitivity by decreasing the bias voltage, or change the resolution of the sensor.
  • This control may be, for example, two types of fixed voltages as described above.
  • the reference voltage can be a variable voltage. By making the reference voltage variable, it is possible to continuously control the light receiving area, sensitivity, resolution, etc. of the pixels. By using pixels of two different sizes, it is also possible to compare pixels of arbitrary sensitivity and expand the dynamic range.
  • the apparent size of periodic pixels may be controlled to change.
  • the reference voltage may be replaced for each frame of image acquisition. Dynamic range expansion can be achieved by comparing pixel values obtained from pixels with different sensitivities as described above, but by replacing the reference voltage for each frame, information can be obtained with different sensitivities for pixels at the same position. Therefore, it is possible to adjust the dynamic range with higher accuracy in a situation where there is no positional deviation.
  • the reference voltage may be controlled at the timing when the capacitor Cfb is reset. By controlling in this way, an appropriate bias voltage is applied at the timing when electric charge is accumulated from the first electrode 102 to the capacitor Cfb.
  • the pixel circuit 300 is a CTIA circuit in the first embodiment described above, it is not limited to this.
  • the pixel circuit 300 may be an FD (Floating Diffusion) accumulation type circuit as another non-limiting example.
  • FD Floating Diffusion
  • FIG. 5 is a diagram showing a pixel circuit 300 according to this embodiment.
  • the pixel circuit 300 includes transistors Mrst, Mamp, Msel, and a capacitor Cfd.
  • the transistor Mrst (third transistor) is a reset transistor.
  • transistor Mrst releases the charge stored in capacitor Cfd according to RSTA applied to its gate.
  • the potential of FD becomes VrstA in the left pixel circuit 300 and VrstB in the right pixel circuit 300 .
  • the light receiving region can be controlled for each pixel 100 in the same manner as in the above-described embodiment. can be done. For example, by setting VrstA ⁇ VrstB, the light receiving area of the pixel 100 on the left can be expanded compared to the pixel 100 on the right.
  • the large pixel and the small pixel were defined by the reference voltage applied to the non-inverting input terminal of the differential amplifier.
  • Mrst is an n-type MOSFET, defined by the bias voltage applied to the source of Mrst. For example, if VrstA>VrstB, then the pixels to which the bias of VrstA is applied are defined as large pixels and the pixels to which VrstB is applied are defined as small pixels.
  • Capacitor Cfd (second capacitor) is a capacitor for accumulating charge in FD.
  • the transistor Mamp (first transistor) is a transistor that outputs a drain current amplified according to the charge accumulated in the FD.
  • the transistor Msel (second transistor) is a transistor that outputs a drain current based on the drain current of the transistor Mamp to Vout via the horizontal selection section 203 based on the selection signal.
  • switches corresponding to the switches SW1 to SW4 in the above-described embodiment are switches for controlling the voltage applied to the source of the transistor Mrst.
  • switches By arranging the switches in this manner and appropriately controlling the potential of the source of the transistor Mrst, it is possible to appropriately set the potential that serves as the reference for the FD. Control of the bias voltage is the same as in the above-described embodiments.
  • the overflow voltage may be adjusted by switching between VrstA and VrstB and controlling the gate voltage of the transistor Mrst.
  • the transistor Mrst is an n-type MOSFET.
  • FIG. 6 is a timing chart showing the potentials of the transistor Mrst and FD. From the top, the selection signal applied to the gate of the transistor Msel, the reference voltage RSTA, the RSTA applied to the gate of the transistor Mrst when RSTB is used as the bias voltage, the RSTB, the small pixel, the large pixel dark, and the bright FD potential at time.
  • VrstA and VrstB in the figure are voltages applied to the source of the transistor Mrst, respectively, and are indicated by dotted lines.
  • VofA and VofB are allowable voltages that can drop due to carriers flowing into the floating diffusion of the pixel circuit 250 for large pixels and small pixels, respectively.
  • VrstA>VrstB is satisfied in the same manner as above, that is, the pixel 100 to which VrstA is applied as the bias voltage has a wider light-receiving area than the pixel 100 to which VrstB is applied as the bias voltage.
  • a pixel to which VrstA is a bias voltage is referred to as a large pixel
  • a pixel to which VrstB is given as a bias voltage is referred to as a small pixel.
  • the reset signals RSTA and RSTB become High, a High potential is applied to the gate of the transistor Mrst and the FD is reset (reset period).
  • the reset signal RSTB is set to the original potential (Low) after the FD is reset.
  • the reset signal RSTA does not return to the original potential (Low) after the FD is reset, and is set to a potential higher than Low by the offset potential.
  • the large pixel and the small pixel are defined by the potential difference between the FD and the first electrode 102. If the saturation voltage of the FD is the same, then the small pixel becomes saturated after the large pixel is saturated. Depending on the potential difference, the pixel circuit 300 of the small pixel begins to read charges over a wide range. It is desirable to avoid such situations.
  • the FD accumulation period ends at the timing when the selection signal becomes High, and the signal of the selected pixel 100 is output for a predetermined time (signal readout period) from this timing.
  • the reset signal becomes High, and the FDA of each pixel circuit 300 is reset.
  • control is performed so that RSTA > RSTB (Low). Otherwise, both RSTA and RSTB are controlled to Low level signals.
  • FIG. 7 is an implementation example of a pixel circuit 300 according to one embodiment.
  • the pixel circuit 300 may further include a capacitor Cfd2 and a switch SW5 in addition to the configuration of FIG.
  • the switch SW5 is a switch controlled together with RST and Vrst.
  • the switch SW5 is, for example, a switch that is turned on when the pixel 100 is set as a large pixel and turned off when it is set as a small pixel.
  • the FD of the pixel circuit 300 is connected to the capacitor Cfd2 (third capacitor) via the switch SW5 (second switch). In this manner, the charge amount that can be accumulated in the FD may be changed depending on whether the pixel is large or small. As described above, when the overflow potential on the large pixel side is lowered, if the large pixel overflows, the amount of charge read out from the large pixel is limited. Therefore, there is a high possibility that the magnitude of the signal charge amount Qs in the large pixel will decrease.
  • FIG. 8 is an implementation example of a pixel circuit 300 according to one embodiment.
  • the pixel circuit 300 may comprise a transistor Mtx.
  • the transistor Mtx (fourth transistor) is a transfer transistor.
  • the charge output from the pixel 100 may be stored once in the memory area and transmitted to the FD by the transfer transistor at appropriate timing.
  • the reference potential of the memory area of the pixel circuit 300 connected to the first electrode 102 is determined by the reference voltage Vrst.
  • the potential of the memory area is also set to Vrst via the transistor Mtx.
  • FIG. 9 is an implementation example of a pixel circuit 300 according to one embodiment.
  • This pixel circuit 300 is a circuit obtained by adding an overflow gate to the implementation of FIG.
  • the pixel circuit 300 includes a transistor Mofg that allows an overflow current to flow when the memory area is saturated with charges.
  • the reference voltage in the memory area is set to the reference voltage Vrst through the transistor Mtx. Further, when the charge is saturated in the memory area, the charge is discharged through the transistor Mofg. A voltage is applied to the gate of the transistor Mofg as well, so that the drain current flows appropriately.
  • this transistor Mofg (fifth transistor) is an n-type MOSFET, and the voltage applied to the gate (offset control voltage) and the voltage applied to the source (offset bias voltage) cause an offset in the memory area. Control voltage.
  • FIG. 10 is an implementation example of a pixel circuit 300 according to one embodiment. It can also be applied to such a VD (Voltage Domain) type pixel circuit 300 . Since this drive is basically the same as in the second embodiment, the details will be omitted.
  • VD Voltage Domain
  • Fig. 11 shows an arrangement in which large pixels and small pixels are arranged alternately. With such an arrangement, as indicated by the solid line, a readout range equivalent to that of the regular octagonal large pixels and the square small pixels filling the space between them can be obtained.
  • pixels that are not read out are arranged at the four-connected positions of the pixels that are read over a wide range, and the diagonal positions of the pixels that are read over a wide range (out of the eight-connected positions, the four-connected positions are excluded).
  • (position) are arranged with pixels to be read out in a narrow range. That is, in the pixel array 10, pixels that are not read out may be arranged in a checkerboard pattern, and wide range readout pixels and narrow range readout pixels may be alternately arranged therebetween. As shown in this figure, a circular area of pixels can be formed. Furthermore, it is possible to control the size ratio by using the voltage to be set, the number of pixels for which the voltage is set, and pixel addition.
  • pixels to be read out in a narrow range are arranged above and below pixels to be read out in a wide range, and pixels not to be read out are arranged to the left and right. and By arranging them in this way, it is possible to form a pixel in a light receiving area that is nearly rectangular.
  • the small pixel signal may not be used, or may be added to the large pixel signal as a rectangular area.
  • signals obtained from small pixels can be used for other applications such as an illuminance meter. This arrangement can be used, for example, for linear sensors such as spectroscopic sensors.
  • Fig. 14 shows the position of the center of gravity shifted.
  • FIG. 15 is an example in which large pixels and small pixels are exchanged for each frame in the configuration of FIG. By switching in this way, it is possible to generate an image with a wide dynamic range without lowering the resolution.
  • Such permutation for each frame is not limited to the example of FIG. 11, and can be applied to other examples.
  • an InGaAs infrared region image sensor has been described as an example, but the aspect of the present disclosure is not limited to this.
  • it can be applied in the visible region as long as it shares the well region.
  • the well region is not limited to InGaAs.
  • the imaging element according to each embodiment described above may be provided in a solid-state imaging device, for example. It may also be provided with other suitable sensors.
  • the pixel circuit is an amplifier having an inverting input terminal connected to the electrode; a first capacitor connected between the output terminal of the amplifier and the inverting input terminal; a reset switch connected in parallel with the first capacitor; with a controlled reference voltage is applied to a non-inverting input terminal of the amplifier for each pixel; (1) The imaging device according to (1).
  • the pixel circuit is a floating diffusion connected to the electrode; a first transistor having a gate connected to the floating diffusion and outputting a drain current based on a power supply voltage; a second transistor having a gate to which a selection signal is input, one end of which is connected in series with the first transistor, and which outputs a signal related to the pixel value of the pixel from the other end; a second capacitor connected between the floating diffusion and a ground point; a third transistor having a gate to which a reset signal is input, one end connected to the floating diffusion, and the other end to which the bias voltage is applied;
  • the imaging device according to (1) comprising:
  • the voltage applied to the gate of the third transistor is higher when the voltage applied to the other terminal is higher than when the voltage applied to the other terminal is lower. set high, The imaging device according to (6).
  • the pixel circuit further comprises: a second switch, one end of which is connected to the floating diffusion; a third capacitor connected between the other end of the second switch and a ground point; with The second switch is turned on when there is a difference in the bias voltage between pixels and when the bias voltage is a high voltage, and turned off when the bias voltage is a low voltage.
  • the pixel circuit is a floating diffusion that receives the pixel signal; a first transistor having a gate connected to the floating diffusion and outputting a drain current based on a power supply voltage; a second transistor having a gate to which a selection signal is input, one end of which is connected in series with the first transistor, and which outputs a signal related to the pixel value of the pixel from the other end; a second capacitor connected between the floating diffusion and a ground point; a third transistor having a gate to which a reset voltage is input, one end connected to the floating diffusion, and the other end to which the bias voltage is applied; a memory region connected to the electrode; a fourth transistor connected between the floating diffusion and the memory region and having a gate to which a voltage for controlling transfer timing of carriers from the memory region to the floating diffusion is applied;
  • the imaging device comprising:
  • the pixel circuit further comprises: a fifth transistor having a gate to which an offset control voltage is input, one end connected to the memory region, an offset bias voltage applied to the other end, and the offset control voltage controlling the offset voltage of the memory region;
  • a fifth transistor having a gate to which an offset control voltage is input, one end connected to the memory region, an offset bias voltage applied to the other end, and the offset control voltage controlling the offset voltage of the memory region;
  • the bias voltage is a first voltage; a second voltage for collecting carriers from a range narrower than the first voltage to an electrode in the well region; controlled by (1) The imaging device according to (1).
  • the pixels that are not read out are arranged in a checkered pattern, The pixels to which the first voltage is applied and the pixels to which the second voltage is applied are alternately arranged between the pixels that are not read out.

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Abstract

［課題］画素ごとに感度を制御する。 ［解決手段］撮像素子は、ウェル領域と、電極と、画素回路と、を備える。前記ウェル領域は、画素に亘り共有される。前記電極は、前記ウェル領域からそれぞれの前記画素における電荷を読み出す、2次元のアレイ状に配置される。前記画素回路は、前記電極に接続され、前記画素ごとに制御されたバイアス電圧を印加する。

Description

撮像素子
　本開示は、撮像素子に関する。
　画像情報においてダイナミックレンジを拡大することは、広い分野において需要がある。例えば、撮像素子における画素の大きさを異なるものを用いてアレイ状に並べることにより、ダイナミックレンジを拡大する技術がある。
　このダイナミックレンジの拡大は、赤外光を受光する場合にも適用できる分野である。InGaAs(インジウムガリウムヒ素)を用いたセンサにおいては、PD(フォトダイオード)アレイにおけるウェル領域が画素ごとに独立せずにつながっている構造であるため、画素ごとのPDを分離することが困難である。このため、グリッド状に読み出した電極を配置する場合、全ての画素が同じサイズとなり、画素を異なるサイズに設定することができない。
国際公開第2019/155841号
　そこで、本開示では、ウェル領域が共通している撮像センサにおいて、画素ごとに感度を制御する撮像素子を提供する。
　一実施形態によれば、撮像素子は、ウェル領域と、電極と、画素回路と、を備える。前記ウェル領域は、画素に亘り共有される。前記電極は、前記ウェル領域からそれぞれの前記画素における電荷を読み出す、2次元のアレイ状に配置される。前記画素回路は、前記電極に接続され、前記画素ごとに制御されたバイアス電圧を印加する。
　前記画素回路は、反転入力端子が前記電極と接続される、増幅器と、前記増幅器の出力端子と、前記反転入力端子と、の間に接続される、第1キャパシタと、前記第1キャパシタと並列に接続される、リセットスイッチと、を備えてもよく、前記画素ごとに、前記増幅器の非反転入力端子に制御された参照電圧が印加されてもよい。
　前記参照電圧に基づいて、前記バイアス電圧が決定されてもよい。
　前記増幅器の前記非反転入力端子に入力される前記参照電圧を切り替える、スイッチをさらに備えてもよい。
　前記画素回路は、前記電極と接続される、フローティングディフュージョンと、ゲートが前記フローティングディフュージョンにゲートが接続され、電源電圧に基づいてドレイン電流を出力する、第1トランジスタと、ゲートに選択信号が入力され、一端が前記第1トランジスタと直列に接続され、他端から前記画素の画素値に関する信号を出力する、第2トランジスタと、前記フローティングディフュージョンと接地点との間に接続される、第2キャパシタと、ゲートにリセット信号が入力され、一端が前記フローティングディフュージョンと接続され、他端に前記バイアス電圧が印加される、第3トランジスタと、を備えてもよい。
　前記第3トランジスタの前記ゲートと、前記他端と、に印加される電圧は連動して制御されてもよい。
　前記フローティングディフュージョンに蓄電するタイミングにおいて、前記第3トランジスタの前記ゲートに印加される電圧は、前記他端に印加される電圧が高い場合に、前記他端に印加される電圧が低い場合と比較して、高く設定されてもよい。
　前記画素回路はさらに、一端が前記フローティングディフュージョンに接続される、第2スイッチと、前記第2スイッチの他端と、接地点との間に接続される、第3キャパシタと、を備えてもよく、前記第2スイッチは、画素間において前記バイアス電圧に差がある場合であって、かつ、前記バイアス電圧が高い電圧である場合にオンされ、前記バイアス電圧が低い電圧である場合にオフされてもよい。。
　前記画素回路は、画素信号を受信する、フローティングディフュージョンと、ゲートが前記フローティングディフュージョンに接続され、電源電圧に基づいてドレイン電流を出力する、第1トランジスタと、ゲートに選択信号が入力され、一端が前記第1トランジスタと直列に接続され、他端から前記画素の画素値に関する信号を出力する、第2トランジスタと、前記フローティングディフュージョンと接地点との間に接続される第2キャパシタと、ゲートにリセット電圧が入力され、一端が前記フローティングディフュージョンと接続され、他端に前記バイアス電圧が印加される、第3トランジスタと、前記電極と接続される、メモリ領域と、前記フローティングディフュージョンと、前記メモリ領域と、の間に接続され、ゲートに前記メモリ領域から前記フローティングディフュージョンへのキャリアの転送タイミングを制御する電圧が印加される、第4トランジスタと、を備えてもよい。
　前記画素回路はさらに、ゲートにオフセット制御電圧が入力され、一端が前記メモリ領域と接続され、他端にオフセットバイアス電圧が印加され、前記オフセット制御電圧により、前記メモリ領域のオフセット電圧を制御する、第5トランジスタ、を備えてもよい。
　前記バイアス電圧は、第1電圧と、前記ウェル領域において、前記第1電圧より狭い範囲からキャリアを電極へと集約させる第2電圧と、に制御されてもよ。
　前記第1電圧と、前記第2電圧は、アレイ状の前記画素において、交互に配置されるように制御されてもよい。
　アレイ状の前記画素において、市松模様状に読み出しを行わない前記画素を配置し、前記読み出しを行わない画素の間に、交互に前記第1電圧が印加される前記画素と、前記第2電圧が印加される前記画素と、が配置されてもよい。
　前記第1電圧が印加される前記画素と、前記第2電圧が印加される前記画素と、は、画素値を取得するフレームごとに、印加される電圧が制御されてもよい。
一実施形態に係る撮像素子を模式的に示すブロック図。 一実施形態に係る画素アレイの一部を示す概念図。 一実施形態に係る画素アレイの一部を示す概念図。 一実施形態に係る画素の断面及び画素回路を模式的に示す図。 一実施形態に係る画素回路を示す図。 一実施形態に係るリセットタイミングを示すチャート。 一実施形態に係る画素回路を示す図。 一実施形態に係る画素回路を示す図。 一実施形態に係る画素回路を示す図。 一実施形態に係る画素回路を示す図。 一実施形態に係る画素の配置例を示す図。 一実施形態に係る画素の配置例を示す図。 一実施形態に係る画素の配置例を示す図。 一実施形態に係る画素の配置例を示す図。 一実施形態に係る画素の配置例を示す図。
　以下、図面を参照して本開示における実施形態の説明をする。図面は、説明のために用いるものであり、実際の装置における各部の構成の形状、サイズ、又は、他の構成とのサイズの比等が図に示されている通りである必要はない。また、図面は、簡略化して書かれているため、図に書かれている以外にも実装上必要な構成は、適切に備えるものとする。本開示において、トランジスタは、特に記載する場合を除き、適切に接続され、ドレイン電流を出力するものであれば、極性は特に問わない。すなわち、トランジスタの記号は、適切に、n型、p型と読み替えることができる。
　(第1実施形態)
　図1は、一実施形態に係る撮像素子(固体撮像装置)における画素アレイに属する画素を部分的に示す図である。撮像素子1は、例えば、InGaAsのウェル領域を有するフォトダイオードを画素として備える赤外線イメージセンサであり、例えば、波長800nm以上の光に対しても感度を有する。
　撮像素子1は、画素アレイ10と、画素外領域200と、を備える。画素外領域は、行走査部201と、制御部202と、水平選択部203と、列走査部204と、出力端子Voutと、を備える。画素外領域には、画素アレイ10を駆動し、信号を取得するための周辺回路が設けられている。
　図2は、画素アレイ10の一例を示す図である。画素アレイ10は、2次元のアレイ状に配置された複数の画素100を備える。画素アレイ10は、例えば、矩形状に配置された複数の画素100を備える。
　複数の画素100は、例えば、InGaAsの共通したウェル領域を有する。点線で示すのが画素100の境界である。それぞれの画素100は、第1電極102を備える。
　第1電極102は、画素100を構成する電極の1つである。この第1電極102が受光したことにより発生するキャリアを取得することにより、撮像素子1は、受光した信号を画像信号として出力する。
　図1に戻り、行走査部201は、画素アレイ10において同じ行に属する画素100と接続する制御線と接続される。制御線は、例えば、画素100の行を選択する行選択線と、同じ行に属する画素100に蓄えられている電荷をリセットするリセット線と、を備える。行走査部201は、シフトレジスタ、アドレスデコーダ等を備えて構成され、画素アレイ10のそれぞれの画素100を、例えば、行単位で駆動する。行走査部201により、選択走査された画素行の各画素100から出力される信号は、垂直信号線を介して水平選択部203に供給される。水平選択部203は、垂直信号線ごとに設けられた増幅器、水平選択スイッチ等により構成される。
　列走査部204は、シフトレジスタ、アドレスデコーダ等を備えて構成され、水平選択部203の各水平選択スイッチを走査しつつ、順番に駆動する。列走査部204による列の選択走査により、垂直信号線のそれぞれを介して伝送されるそれぞれの画素100の信号が順番に信号線に出力され、信号線を介してVoutから出力される。Voutは、例えば、信号処理回路等に接続される。
　制御部202は、外部から与えられるクロック、動作モードを指令する情報を受信し、また、撮像素子1の内部情報等のデータを出力する。制御部202はさらに、各種のタイミング信号を生成するタイミングジェネレータを有し、このタイミングジェネレータで生成された各種のタイミング信号を元に、行走査部201、水平選択部203及び列走査部204のいずれか1つを適切なタイミングで駆動させる駆動制御を実行する。
　図3は、本実施形態に係る画素100の大きさを制御する一例を示す。画素100は、仮想的に異なる大きさの領域からキャリアを受信する。例えば、この図3に示されるように、仮想的な画素100として、大きめの円状の領域からキャリアを読み出す画素と、大きめの円状領域の間に備えられる小さめの円状の領域からキャリアを読み出す画素と、を仮想的に定義する。この大きさの違いは、第1電極102によるキャリア読み出しの性能(感度)を制御することにより実装することが可能である。この制御の詳細については、後述する。
　図4は、一実施形態に係る画素100の断面及び画素100に付随する画素回路を模式的に示す図である。撮像素子1は、例えば、光電変換部101を有する半導体基板と、回路基板30との積層構造を有していてもよい。
　光電変換部101は、例えば、赤外領域の波長の光等の入射光を画素100ごとに光電変換する。回路基板30に近い位置から順に、第1電極102と、第1半導体層103と、光電変換膜105と、第2半導体層106と、第2電極107と、を有している。
　回路基板30に設けられた画素回路300は、光電変換部101で発生した信号電荷の読み出し回路である。画素回路300は、画素100ごとに光電変換部101の第1電極102に接続されている。
　第1電極102と画素回路300とは、例えば、バンプ電極110及びコンタクト電極111を介して接続されている。第1電極102は、パッシベーション膜108中に配置され、バンプ電極110及びコンタクト電極111は、層間絶縁膜109中に配置されている。
　層間絶縁膜109は、例えば、回路基板30に接して設けられている。この層間絶縁膜109中に、画素100ごとにバンプ電極110及びコンタクト電極111が設けられている。回路基板30に近い位置から、コンタクト電極111、バンプ電極110の順に配置されている。第1電極102と、バンプ電極110とが接しており、バンプ電極110とコンタクト電極111とが接している。このように、一例として、光電変換部101と回路基板30とは、バンプ接合されている。
　バンプ接合に代えて、限定されない別の一例として、光電変換部101と回路基板30とをCu-Cu接合させてもよい。
　層間絶縁膜109は、例えば、無機絶縁材料により構成されている。この無機絶縁材料としては、例えば、SiN(窒化シリコン)、Al２O3(酸化アルミニウム)、SiO2(酸化ケイ素)、HfO2(酸化ハフニウム)等が挙げられる。
　パッシベーション膜108は、例えば、層間絶縁膜109と第1半導体層103との間に設けられている。このパッシベーション膜108中に、画素100ごとに第1電極102が設けられている。第1電極102の一部は、層間絶縁膜109中に設けられていてもよい。パッシベーション膜108は、例えば、無機絶縁材料により構成されている。この無機絶縁材料としては、例えば、SiN、Al２O3、SiO2、HfO2等が挙げられる。パッシベーション膜108を、層間絶縁膜109と同一の無機絶縁材料により構成してもよい。
　第1電極102は、第1半導体層103を介して光電変換膜105と電気的に接続されている。第1電極102は、光電変換膜105で発生した信号電荷(正孔又は電子)を読みだすための電圧が供給される電極であり、画素100に分離して設けられている。以下の説明においては、信号電荷は、限定されない一例として正孔であるとする。第1電極102の一方の端部は、第1半導体層103に接しており、第1電極102は、第1半導体層103を介して光電変換膜105に電気的に接続されている。第1電極102の他方の端部は、バンプ電極110に接している。隣り合う第1電極102は、パッシベーション膜108により電気的に分離されている。
　第1電極102は、例えば、Ti(チタン)、W(タングステン)、TiN(窒化チタン)、Pt(白金)、Au(金)、Pd(パラジウム)、Zn(亜鉛)、Ni(ニッケル)、Al(アルミニウム)のうちのいずれかの単体、又は、それらのうちの少なくとも1種を含む合金により構成されていてもよい。第1電極102は、このような構成材料の単膜であってもよく、あるいは、2種以上を組み合わせた積層膜であってもよい。第1電極102は、例えば、Ti及びWの積層膜により構成されていてもよい。
　パッシベーション膜108と光電変換膜105との間に設けられた第1半導体層103は、例えば、全ての画素100に共通して設けられている。この第1半導体層103は、隣り合う画素100を電気的に分離するためのものであり、第1半導体層103には、例えば、複数の拡散領域104が設けられている。第1半導体層103に、光電変換膜105を構成する化合物半導体材料のバンドギャップよりも大きなバンドギャップの化合物半導体材料を用いることにより、暗電流を抑えることも可能となる。第1半導体層103には、例えば、n型のInP(インジウムリン)を用いることができる。
　第1半導体層103に設けられた拡散領域104は、画素100ごとに互いに離れて配置されている。拡散領域104は、画素100ごとに配置され、それぞれの拡散領域104に第1電極102が接続されている。拡散領域104は、光電変換膜105で発生した信号電荷を画素100ごとに読み出すためのものである。この拡散領域104は、例えば、p型不純物を含んでいる。p型不純物としては、例えば、亜鉛等が挙げられる。
　このように、拡散領域104と、拡散領域104以外の第1半導体層103との間にPN接合界面が形成され、隣り合う画素100同士が電気的に分離される。拡散領域104は、例えば、第1半導体層103の厚み方向に設けられ、光電変換膜105の厚み方向の一部にも設けられている。
　第1半導体層103と第2半導体層106との間に設けられた光電変換膜105は、例えば、全ての画素100に亘って設けられている。換言すれば、全ての画素100に共通して、光電変換膜105が設けられている。この光電変換膜105は、所定の波長の光を吸収して、信号電荷を発生させるものであり、例えば、III-V族半導体などの化合物半導体材料により構成されている。光電変換膜105を構成する化合物半導体材料としては、例えば、InGaAs、InAsSb(インジウムヒ素アンチモン)、GaAsSb(ガリウムヒ素アンチモン)、InAs(インジウムヒ素)、InSb(インジウムアンチモン)、HgCdTe(水銀カドミウムテルル)等が挙げられる。Ge(ゲルマニウム)を含む光電変換膜105を構成してもよい。Type II構造を有する材料により、光電変換膜105を構成してもよい。光電変換膜105では、例えば、可視領域から短赤外領域の波長の光の光電変換がなされる。
　第2半導体層106は、例えば、全ての画素100に共通して設けられている。この第2半導体層106は、光電変換膜105と第2電極107との間に設けられ、これらに接している。第2半導体層106は、第2電極107から排出される電荷が移動する領域であり、例えば、n型の不純物を含む化合物半導体により構成されている。第2半導体層106には、例えば、n型のInPを用いることができる。
　画素アレイ10において、第2電極107の上側から受光すると、この受光した光は、第2半導体層106及び光電変換膜105において、キャリアへと変換される。第1電極102において、このキャリアを読み込むことにより、撮像素子1は、受光した光から画像情報を生成する。すなわち、第1電極102の配置が画素の配置となり、それぞれの第1電極102により読み込まれたキャリアの多さにより、画素値が決定される。
　なお、上記において説明した形態は、限定されいない一例である。すなわち、フォトダイオードの形成は、ウェル領域を複数の画素100に亘り共有するものであれば、上記の構成に限定されるものではなく、本開示における画素回路300と同様の形態により、画素100ごとの性能を制御することができる。
　本開示においては、画素100の第1電極102ごとに印加するバイアス電圧を制御することにより、画素100ごとの感度を制御する。この制御により、図3に示すように、仮想的に受光領域の大きさが異なる画素100を生成する。そして、生成された受光領域の大きさが異なる画素100から画素値を取得することにより、種々の機能を発揮できる構成とする。以下、画素回路300について詳しく説明する。
　図4に示すように、画素回路300は、例えば、CTIA(Capacitive Transimpedance Amplifier)により実装されてもよい。画素回路300は、画素100ごとに設けられ、増幅器Ampと、キャパシタCfbと、スイッチSWrst、SWoutを備えて構成される。
　増幅器Ampは、差動増幅回路により構成される。この増幅器Ampの出力端にはスイッチSWoutが接続され、画素からの出力を、図1の画素外回路の水平選択部203からの制御に基づいて適切に出力端子Voutへと伝送する。
　キャパシタCfb(第1キャパシタ)は、増幅器Ampの出力端子と、反転入力端子との間に接続される。キャパシタCfbの静電容量は、例えば、光電変換部における寄生容量よりも小さい容量である。このキャパシタCfbを介して、増幅器Ampは、負帰還増幅回路を構成する。このような構成において、フォトダイオードの露光により生じる電荷の多くはキャパシタCfbに蓄積され、フォトダイオードで生じる電荷量に対する出力電圧の振幅を増大させることが可能となる。
　スイッチSWrst(リセットスイッチ)は、キャパシタCfbをリセットするためのスイッチである。スイッチSWrstは、限定されない一例として、p型のMOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistor)によりリセットトランジスタとして構成されていてもよい。このスイッチSWrstがオンすることにより、キャパシタCfbの端子間が短絡し、さらにSWoutがオンすることで、キャパシタCfbに蓄積された電荷を解放することができる。
　増幅器Ampの非反転入力端子には、参照電圧が印加される。この参照電圧により、出力される振幅の基準となる電圧が定義される。画素回路300においては、この参照電圧を制御することで、画素100ごとにバイアス電圧を制御することが可能となる。
　図4に示すように、参照電圧として印加する電圧を決定するためのスイッチSW1、SW2、SW3、SW4を備えてもよい。これらのスイッチを適切に切り替えることにより、画素100ごとに増幅器Ampの参照電圧を制御することができる。参照電圧を制御すると、より高い参照電圧が印加されている画素100においては、より広い範囲からの電荷を集約することができる。このため、参照電圧を高くすると広い受光領域を有する画素100、参照電圧を低くすると、狭い受光領域を有する画素100を形成することができる。
　以下においては、参照電圧に差をつける場合に、広い範囲から電荷を集約する画素を大画素と記載し、狭い範囲から電荷を集約する画素を小画素と記載する。すなわち、大画素と小画素は、参照電圧に差がある場合に定義される。
　ここで、図に示すように、参照電圧VrefA、VrefB (VrefA > VrefB)があるとする。この場合、スイッチSW1、SW3をオン、スイッチSW2、SW4をオフすることで、図4の2つの画素100の画素回路300に同じバイアス電圧が印加される。この場合、2つの画素100は、周りの画素100にも同じ電圧が印加されている場合には、同じ受光領域を有する画素100として制御することができる。通常の画像を取得する場合には、このように同じ参照電圧を印加する。
　スイッチSW1、SW4をオン、スイッチSW2、SW3をオフとすると、左側の画素100には、右側の画素100よりも高いバイアス電圧が印加される。この場合、左側の画素100は、右側の画素100よりも広い領域からキャリアを取得することが可能となり、見かけ上、左側の画素100の大きさを大きくすることができる。逆の場合も同様であり、左側の画素100と比較して、右側の画素100を見かけ上大きくすることが可能となる。
　このバイアス電圧の制御は、行若しくは列ごと、又は、任意の画素100ごとに実行することができる。また、参照電圧として印加される電圧は、2種類には限られず、3種類以上の複数の電圧としてもよい。
　参照電圧として印加される電圧が図4に示すように2種類である場合には、例えば、第1電極102に対して、大きい画素、小さい画素、又は、オフ状態の画素の3種類の制御をすることができる。このような制御をすることで、後述するような種々の画素アレイ10における画素100の形態として制御することができる。
　以上のように、本実施形態に係る撮像素子によれば、画素回路としてCTIA回路を用いることで、参照電圧を変化させることにより画素ごとにその性能を制御することが可能となる。例えば、バイアス電圧を高くして広い領域における画素値を取得したり、バイアス電圧を低くして画素領域を狭めるとともに感度を高めたり、また、センサの解像度を変更することが可能となる。
　この制御は、上記のように、例えば、2種類の固定電圧としてもよい。変形例として、参照電圧を可変の電圧とすることもできる。参照電圧を可変電圧とすることにより、連続的に上記の画素の受光領域、感度、解像度等を制御することも可能となる。2つの異なる大きさの画素を用いることにより、任意の感度の画素を比較してダイナミックレンジを拡大することもできる。
　例えば、画素アレイ10において、周期的な画素の見た目の大きさが変化するように制御されてもよい。また、別の例として、画素アレイ10内の任意の領域の複数の画素に対して制御をして、露光制御と同様の効果を奏することも可能である。
　また、例えば、画像取得のフレームごとに、参照電圧を入れ替えてもよい。ダイナミックレンジ拡大は、上記のように異なる感度の画素で取得した画素値を比較することで実現できるが、フレームごとに参照電圧を入れ替えることにより、同じ位置にある画素で異なる感度で情報を取得することができるので、ダイナミックレンジの調整を位置ずれのない状況において、より精度よく実現することが可能となる。
　参照電圧は、キャパシタCfbのリセットがされたタイミングで制御してもよい。このように制御することで、第1電極102からキャパシタCfbに電荷が蓄積されるタイミングにおいて、適切なバイアス電圧が印加されることとなる。
　(第2実施形態)
　前述の第1実施形態では、画素回路300は、CTIA回路であるとしたが、これに限られるものではない。画素回路300は、別の限定されない例として、FD(Floating Diffusion)蓄積型の回路であってもよい。以下においては、光電変換部101の図示及び説明は省略し、画素回路300についての説明をする。
　図5は、本実施形態に係る画素回路300を示す図である。本実施形態においては、画素回路300は、トランジスタMrst、Mamp、Msel、キャパシタCfdを備える。
　トランジスタMrst(第3トランジスタ)は、リセットトランジスタである。例えば、左側の画素回路300において、トランジスタMrstは、ゲートに印加されるRSTAにしたがって、キャパシタCfdに蓄えられている電荷を解放する。リセットするタイミングにおいて、FDの電位は、左の画素回路300ではVrstAとなり、右の画素回路300ではVrstBとなる。
　このように、本実施形態においては、第1電極102からキャリアを取得するタイミングにおける基準となるFDの電圧を制御することで、前述の実施形態と同様に画素100ごとに受光領域を制御することができる。例えば、VrstA ＜ VrstBとすることで、右の画素100と比較して、左の画素100の受光領域を広げることができる。
　前述の実施形態において、大画素と小画素は、差動増幅器の非反転入力端子に印加される参照電圧により定義されたが、本実施形態においては、リセットトランジスタMrstの一端に印加される、例えば、Mrstがn型MOSFETの場合は、Mrstのソースに印加されるバイアス電圧により定義される。例えば、VrstA ＞ VrstBであれば、VrstAのバイアスが印加される画素が大画素であり、VrstBが印加される画素が小画素であると定義される。
　これは、光電変換部101のウェル領域の電位と、それぞれの画素回路300におけるFDの電位との電位差に基づいて電荷が集められるためである。このため、FDのリセット電位が低い画素回路300の方がより強く電荷を集めることができ、より広い範囲の電荷を読み出すことができる。
　キャパシタCfd(第2キャパシタ)は、FDに電荷を蓄積するためのキャパシタである。
　トランジスタMamp(第1トランジスタ)は、FDに蓄積された電荷に応じて増幅したドレイン電流を出力するトランジスタである。
　トランジスタMsel(第2トランジスタ)は、トランジスタMampのドレイン電流に基づいたドレイン電流を、選択信号に基づいて水平選択部203を介してVoutへと出力するトランジスタである。
　例えば、画素回路300において、前述の実施形態におけるスイッチSW1～SW4に対応するスイッチを、トランジスタMrstのソースに印加する電圧を制御するためのスイッチとする。このようにスイッチを配置し、適切にトランジスタMrstのソースの電位を制御することにより、FDの基準となる電位を適切に設定することが可能となる。バイアス電圧の制御については、前述の実施形態と同様である。
　以上のように、FD蓄積型の画素回路300を用いる場合でも、同様に画素100ごとの受光領域、感度、センサの解像度等を制御することが可能となる。
　本実施形態においては、画素100における受光強度が高く、FDがオーバーフローする場合には、適切に画素値が取得できなくなる。このような場合に対応するべく、オーバーフローさせる電圧を、VrstA、VrstBの切替とともにトランジスタMrstのゲート電圧を制御することにより調節してもよい。以下においては、例として、トランジスタMrstがn型MOSFETである場合について説明する。
　図6は、トランジスタMrstと、FDの電位を示すタイミングチャートである。上から順に、トランジスタMselのゲートに印加される選択信号、参照電圧RSTA、RSTBがバイアス電圧とされる場合のトランジスタMrstのゲートに印加されるRSTA、RSTB、小画素、大画素の暗時、明時におけるFD電位を示す。図中のVrstA、VrstBは、それぞれ上記のトランジスタMrstのソースに印加される電圧であり、点線で示される。VofA、VofBは、それぞれ大画素、小画素に対する画素回路250のフローティングディフュージョンに流入するキャリアにより降下可能な許容電圧である。
　以下、上記と同様にVrstA ＞ VrstBとして、すなわち、VrstAがバイアス電圧として与えられる画素100が、VrstBがバイアス電圧として与えられる画素100よりも広い受光領域を有する場合について説明する。便宜上、VrstAがバイアス電圧である画素を大画素、VrstBがバイアス電圧として与えられる画素を小画素と記載する。
　それぞれの画素回路300におけるFDの電位は、リセット信号RSTA、RSTBがHighとなると、トランジスタMrstのゲートにHighの電位が印加されFDがリセットされる(リセット期間)。ここで、リセット信号RSTBは、FDのリセット後は、元の電位(Low)に設定される。一方で、リセット信号RSTAは、FDのリセット後に、元の電位(Low)まで戻らず、Lowに対してオフセット電位だけ高い電位に設定される。
　暗時、すなわち、大画素、小画素ともに飽和しない場合には、図に示すように、リセット後に、第1電極102とFDとの間の電位差に基づいて、特に問題なくFDに電荷が蓄積され、蓄積された電荷に基づいた信号値が読み出される。
　一方で明時、すなわち、少なくとも大画素においてFDの電荷が飽和する場合、RSTAとRSTBの値が同じ値であると、大画素において飽和した電荷が第1電極102へと逆流し、小画素の画素値に影響を与える。また、上述したように、FDの電位と、第1電極102の電位差により大画素と小画素が定義されるが、FDの飽和電圧が同じであると、大画素が飽和した後に、小画素における電位差に依存して小画素の画素回路300が広い範囲で電荷の読み出しを始める。このような状況は、回避することが望ましい。
　そこで、上記のようにFD蓄積期間におけるリセット信号RSTA、RSTBの値をRSTA ＞ RSTBとすることで、RSTAがゲートに印加されているトランジスタMrstに飽和電流ではないドレイン電流を流すことで、大画素の画素回路300のFDのオーバーフロー電位を下げる。このように、オーバーフローする電位を下げることにより、図に示すように、明時においても、第1電極102と大画素の画素回路300のFDとの電位差を維持することで、大画素がオーバーフローすることに起因する小画素の画素値への影響を小さくすることができる。
　FD蓄積期間は、選択信号がHighとなったタイミングで終了し、このタイミングから所定時間(信号読出期間)において、選択された画素100の信号が出力される。
　その後、リセット信号がHighとなり、それぞれの画素回路300のFDAがリセットされる。リセット後に再びFD蓄積期間となる場合には、RSTA ＞ RSTB (Low)となるように制御され、そうではない場合には、RSTA、RSTBともにLowレベルの信号へと制御される。
　(その他の画素回路の実装例)
　以下、画素回路300について、いくつかの限定されない実装例を説明する。
　図7は、一形態に係る画素回路300の実装例である。画素回路300は、図5の構成に加えて、さらに、キャパシタCfd2と、スイッチSW5を備えてもよい。スイッチSW5は、RST、Vrstとともに制御されるスイッチである。スイッチSW5は、例えば、画素100が大画素に設定される場合にオンし、小画素に設定される場合にオフするスイッチである。
　画素回路300のFDは、スイッチSW5(第2スイッチ)を介してキャパシタCfd2(第3キャパシタ)と接続される。このように大画素である場合と、小画素である場合とでFDに蓄積できる電荷量を変化させてもよい。上記のように、大画素側のオーバーフロー電位を下げる場合には、大画素においてオーバーフローすると、大画素の読み出しする電荷の量に制限を与えることとなる。このため、大画素における信号の電荷量Qsの大きさが下がる可能性が高い。
　図7のような実装とし、大画素において蓄積できる電荷量を増大することにより、このようなQsが下がることを抑制することが可能となる。
　図8は、一形態に係る画素回路300の実装例である。画素回路300は、トランジスタMtxを備えてもよい。トランジスタMtx(第4トランジスタ)は、転送トランジスタである。画素100から出力された電荷をメモリ領域に一度格納し、適切なタイミングにおいて転送トランジスタによりFDへと送信してもよい。
　この場合も前述の第2実施形態と同様に、第1電極102と接続される画素回路300のメモリ領域の基準となる電位は、参照電圧Vrstにより決定される。リセットのタイミングにおいて、メモリ領域の電位もトランジスタMtxを介してVrstに設定される。このような形態であれば、メモリ領域において電荷が飽和する場合には、トランジスタMtxを介してFD経由で排出することができる。トランジスタMtxのゲートには、電荷の蓄積期間において、前述の第2実施形態と同様に、大画素におけるオーバーフロー電位を小画素におけるオーバーフロー電位よりも低くするような信号が印加される。
　図9は、一形態に係る画素回路300の実装例である。この画素回路300は、図8の実装にさらにオーバーフローゲートを設けた回路である。画素回路300は、メモリ領域に対して電荷が飽和した場合にオーバーフロー電流を流すことができるトランジスタMofgを備える。
　図8の例と同様に、メモリ領域における基準電圧は、トランジスタMtxを介して参照電圧Vrstに設定される。また、メモリ領域において電荷が飽和した場合には、トランジスタMofgを介して電荷が排出される。このトランジスタMofgのゲートにも、上記と同様に、適切にドレイン電流が流れる電圧が印加される。
　例えば、このトランジスタMofg(第5トランジスタ)は、n型MOSFETであり、ゲートに印加される電圧(オフセット制御電圧)と、ソースに印加される電圧(オフセットバイアス電圧)と、により、メモリ領域におけるオフセット電圧を制御する。このようにオフセット電圧を制御することで、図5の場合と同様に、大画素と小画素におけるオフセット電圧を制御して、キャリアを適切に第1電極102へと集約する。
　図10は、一形態に係る画素回路300の実装例である。このようなVD(Voltage Domain)型の画素回路300に対しても適用することができる。この駆動は、基本的に第2実施形態と同様であるので、詳細については省略する。
　(画素配置の例)
　次に、画素100の大きさ、配置についていくつかの限定されない例を挙げて説明する。図において、円は、第1電極102の位置を示し、白い円が広い範囲で読み出す画素、灰色の円が狭い範囲で読み出す画素、点線の円が読み出しを行わない画素であることを示す。また、点線の線分は、バイアス電圧を同じ電圧とした場合の画素の境界を示す。
　図11は、交互に大画素と小画素を並べた配置である。このような配置とすることで、実線で示すように、正八角形の大画素と、その間を埋める正方形の小画素と同等の読み出し範囲とすることができる。
　図12は、広い範囲で読み出す画素の4連結の位置に、読み出しを行わない画素を配置し、広い範囲で読み出す画素の斜め方向の位置(8連結の位置のうち、4連結の位置を除いた位置)に、狭い範囲で読み出す画素を配置したものである。すなわち、画素アレイ10において、市松模様状に読み出しを行わない画素を配置し、その間に交互に広い範囲での読み出し画素と、狭い範囲での読み出し画素と、を配置してもよい。この図に示すように、円状の領域の画素を形成することができる。さらに、設定する電圧、電圧を設定する画素数、画素加算を利用することにより、大小比率を制御することも可能である。
　図13は、広い範囲で読み出す画素の上下に狭い範囲で読み出す画素、左右に読み出さない画素を配置し、その読み出さない画素の左右が広い範囲で読み出す画素であり、それ以外の画素を読み出さない画素としたものである。このように配置することで、矩形状に近い受光領域の画素とすることもできる。この場合、小画素の信号は、利用しなくてもよいし、矩形領域として、大画素の信号と加算してもよい。別の例としては、小画素から取得された信号を照度計等の他の用途として用いることもできる。この配置は、例えば、分光センサ等のリニアセンサに用いることができる。
　図14は、重心の位置をずらしたものである。このような画素の配置とすることにより、読み出し点がグリッド状ではない画素の配置を実現することも可能である。例えば、フレームごとに大画素の位置をずらして、高解像度の画像を生成したり、その他の応用に用いたりすることも可能である。例えば、画像合成、センシングの用途に用いることができる。
　図15は、図11の構成において、フレームごとに大画素と小画素を入れ替える例である。このように切り替えることで、解像度を落とすことなくダイナミックレンジの広い画像を生成することが可能となる。このようにフレームごとに入れ替えることは、図11の例には限られず、他の例に適用することもできる。
　なお、前述においては、一例として、InGaAsによる赤外領域のイメージセンサについて説明したが、本開示の態様は、これに限定されるものではない。例えば、可視領域においても同様にウェル領域を共有するものであれば適用することが可能である。また、上述したように、ウェル領域は、InGaAsに限定されるものではない。
　前述した各実施形態に係る撮像素子は、例えば、固体撮像装置に備えられてもよい。また、その他の適切なセンサに備えられてもよい。
　前述した実施形態は、以下のような形態としてもよい。
(1)
　画素に亘り共有する、ウェル領域と、
　前記ウェル領域からそれぞれの前記画素における電荷を読み出す、2次元のアレイ状に配置された、電極と、
　前記電極に接続され、前記画素ごとに制御されたバイアス電圧を印加する、画素回路と、
　を備える、撮像素子。
(2)
　前記画素回路は、
　　反転入力端子が前記電極と接続される、増幅器と、
　　前記増幅器の出力端子と、前記反転入力端子と、の間に接続される、第1キャパシタと、
　　前記第1キャパシタと並列に接続される、リセットスイッチと、
　を備え、
　前記画素ごとに、前記増幅器の非反転入力端子に制御された参照電圧が印加される、
　(1)に記載の撮像素子。
(3)
　前記参照電圧に基づいて、前記バイアス電圧が決定される、
　(2)に記載の撮像素子。
(4)
　前記増幅器の前記非反転入力端子に入力される前記参照電圧を切り替える、スイッチ、
　をさらに備える、(2)又は(3)に記載の撮像素子。
(5)
　前記画素回路は、
　　前記電極と接続される、フローティングディフュージョンと、
　　ゲートが前記フローティングディフュージョンにゲートが接続され、電源電圧に基づいてドレイン電流を出力する、第1トランジスタと、
　　ゲートに選択信号が入力され、一端が前記第1トランジスタと直列に接続され、他端から前記画素の画素値に関する信号を出力する、第2トランジスタと、
　　前記フローティングディフュージョンと接地点との間に接続される、第2キャパシタと、
　　ゲートにリセット信号が入力され、一端が前記フローティングディフュージョンと接続され、他端に前記バイアス電圧が印加される、第3トランジスタと、
　を備える、(1)に記載の撮像素子。
(6)
　前記第3トランジスタの前記ゲートと、前記他端と、に印加される電圧は連動して制御される、
　(5)に記載の撮像素子。
(7)
　前記フローティングディフュージョンに蓄電するタイミングにおいて、前記第3トランジスタの前記ゲートに印加される電圧は、前記他端に印加される電圧が高い場合に、前記他端に印加される電圧が低い場合と比較して、高く設定される、
　(6)に記載の撮像素子。
(8)
　前記画素回路はさらに、
　　一端が前記フローティングディフュージョンに接続される、第2スイッチと、
　　前記第2スイッチの他端と、接地点との間に接続される、第3キャパシタと、
　を備え、
　前記第2スイッチは、画素間において前記バイアス電圧に差がある場合であって、かつ、前記バイアス電圧が高い電圧である場合にオンされ、前記バイアス電圧が低い電圧である場合にオフされる、
　(5)に記載の撮像素子。
(9)
　前記画素回路は、
　　画素信号を受信する、フローティングディフュージョンと、
　　ゲートが前記フローティングディフュージョンに接続され、電源電圧に基づいてドレイン電流を出力する、第1トランジスタと、
　　ゲートに選択信号が入力され、一端が前記第1トランジスタと直列に接続され、他端から前記画素の画素値に関する信号を出力する、第2トランジスタと、
　　前記フローティングディフュージョンと接地点との間に接続される第2キャパシタと、
　　ゲートにリセット電圧が入力され、一端が前記フローティングディフュージョンと接続され、他端に前記バイアス電圧が印加される、第3トランジスタと、
　　前記電極と接続される、メモリ領域と、
　　前記フローティングディフュージョンと、前記メモリ領域と、の間に接続され、ゲートに前記メモリ領域から前記フローティングディフュージョンへのキャリアの転送タイミングを制御する電圧が印加される、第4トランジスタと、
　を備える、(1)に記載の撮像素子。
(10)
　前記画素回路はさらに、
　　ゲートにオフセット制御電圧が入力され、一端が前記メモリ領域と接続され、他端にオフセットバイアス電圧が印加され、前記オフセット制御電圧により、前記メモリ領域のオフセット電圧を制御する、第5トランジスタ、
　を備える、(9)に記載の撮像素子。
(11)
　前記バイアス電圧は、
　　第1電圧と、
　　前記ウェル領域において、前記第1電圧より狭い範囲からキャリアを電極へと集約させる第2電圧と、
　に制御される、
　(1)に記載の撮像素子。
(12)
　前記第1電圧と、前記第2電圧は、アレイ状の前記画素において、交互に配置されるように制御される、
　(11)に記載の撮像素子。
(13)
　アレイ状の前記画素において、市松模様状に読み出しを行わない前記画素を配置し、
　前記読み出しを行わない画素の間に、交互に前記第1電圧が印加される前記画素と、前記第2電圧が印加される前記画素と、が配置される、
　(11)に記載の撮像素子。
(14)
　前記第1電圧が印加される前記画素と、前記第2電圧が印加される前記画素と、は、画素値を取得するフレームごとに、印加される電圧が制御される、
　(11)に記載の撮像素子。
　本開示の態様は、前述した実施形態に限定されるものではなく、想到しうる種々の変形も含むものであり、本開示の効果も前述の内容に限定されるものではない。各実施形態における構成要素は、適切に組み合わされて適用されてもよい。すなわち、特許請求の範囲に規定された内容及びその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
1: 撮像素子、
10: 画素アレイ、
100: 画素、
101: 光電変換部、
102: 第1電極、
103: 第1半導体層、
104: 拡散領域、
105: 光電変換膜、
106: 第2半導体層、
107: 第2電極、
108: パッシベーション膜、
109: 層間絶縁膜、
110: バンプ電極、
111: コンタクト電極、
200: 画素外領域、
201: 行走査部、
202: 制御部、
203: 水平選択部、
204: 列走査部、
30: 回路基板、
300: 画素回路、
Amp: 増幅器、
Cfb、Cfd: キャパシタ、
Mamp、Mrst、Msel: トランジスタ、
SWrst、SWout、SW1、SW2、SW3、SW4: スイッチ

Claims (14)

  1. 　画素に亘り共有する、ウェル領域と、
    　前記ウェル領域からそれぞれの前記画素における電荷を読み出す、2次元のアレイ状に配置された、電極と、
    　前記電極に接続され、前記画素ごとに制御されたバイアス電圧を印加する、画素回路と、
    　を備える、撮像素子。
  2. 　前記画素回路は、
    　　反転入力端子が前記電極と接続される、増幅器と、
    　　前記増幅器の出力端子と、前記反転入力端子と、の間に接続される、第1キャパシタと、
    　　前記第1キャパシタと並列に接続される、リセットスイッチと、
    　を備え、
    　前記画素ごとに、前記増幅器の非反転入力端子に制御された参照電圧が印加される、
    　請求項1に記載の撮像素子。
  3. 　前記参照電圧に基づいて、前記バイアス電圧が決定される、
    　請求項2に記載の撮像素子。
  4. 　前記増幅器の前記非反転入力端子に入力される前記参照電圧を切り替える、第1スイッチ、
    　をさらに備える、請求項2に記載の撮像素子。
  5. 　前記画素回路は、
    　　前記電極と接続される、フローティングディフュージョンと、
    　　ゲートが前記フローティングディフュージョンに接続され、電源電圧に基づいてドレイン電流を出力する、第1トランジスタと、
    　　ゲートに選択信号が入力され、一端が前記第1トランジスタと直列に接続され、他端から前記画素の画素値に関する信号を出力する、第2トランジスタと、
    　　前記フローティングディフュージョンと接地点との間に接続される、第2キャパシタと、
    　　ゲートにリセット信号が入力され、一端が前記フローティングディフュージョンと接続され、他端に前記バイアス電圧が印加される、第3トランジスタと、
    　を備える、請求項1に記載の撮像素子。
  6. 　前記第3トランジスタの前記ゲートと、前記他端と、に印加される電圧は連動して制御される、
    　請求項5に記載の撮像素子。
  7. 　前記フローティングディフュージョンに蓄電するタイミングにおいて、前記第3トランジスタの前記ゲートに印加される電圧は、前記他端に印加される電圧が高い場合に、前記他端に印加される電圧が低い場合と比較して、高く設定される、
    　請求項6に記載の撮像素子。
  8. 　前記画素回路はさらに、
    　　一端が前記フローティングディフュージョンに接続される、第2スイッチと、
    　　前記第2スイッチの他端と、接地点との間に接続される、第3キャパシタと、
    　を備え、
    　前記第2スイッチは、画素間において前記バイアス電圧に差がある場合であって、かつ、前記バイアス電圧が高い電圧である場合にオンされ、前記バイアス電圧が低い電圧である場合にオフされる、
    　請求項5に記載の撮像素子。
  9. 　前記画素回路は、
    　　画素信号を受信する、フローティングディフュージョンと、
    　　ゲートが前記フローティングディフュージョンに接続され、電源電圧に基づいてドレイン電流を出力する、第1トランジスタと、
    　　ゲートに選択信号が入力され、一端が前記第1トランジスタと直列に接続され、他端から前記画素の画素値に関する信号を出力する、第2トランジスタと、
    　　前記フローティングディフュージョンと接地点との間に接続される第2キャパシタと、
    　　ゲートにリセット電圧が入力され、一端が前記フローティングディフュージョンと接続され、他端に前記バイアス電圧が印加される、第3トランジスタと、
    　　前記電極と接続される、メモリ領域と、
    　　前記フローティングディフュージョンと、前記メモリ領域と、の間に接続され、ゲートに前記メモリ領域から前記フローティングディフュージョンへのキャリアの転送タイミングを制御する電圧が印加される、第4トランジスタと、
    　を備える、請求項1に記載の撮像素子。
  10. 　前記画素回路はさらに、
    　　ゲートにオフセット制御電圧が入力され、一端が前記メモリ領域と接続され、他端にオフセットバイアス電圧が印加され、前記オフセット制御電圧により、前記メモリ領域のオフセット電圧を制御する、第5トランジスタ、
    　を備える、請求項9に記載の撮像素子。
  11. 　前記バイアス電圧は、
    　　第1電圧と、
    　　前記ウェル領域において、前記第1電圧より狭い範囲からキャリアを電極へと集約させる第2電圧と、
    　に制御される、
    　請求項1に記載の撮像素子。
  12. 　前記第1電圧と、前記第2電圧は、アレイ状の前記画素において、交互に配置されるように制御される、
    　請求項11に記載の撮像素子。
  13. 　アレイ状の前記画素において、市松模様状に読み出しを行わない前記画素を配置し、　前記読み出しを行わない画素の間に、交互に前記第1電圧が印加される前記画素と、前記第2電圧が印加される前記画素と、が配置される、
    　請求項11に記載の撮像素子。
  14. 　前記第1電圧が印加される前記画素と、前記第2電圧が印加される前記画素と、は、画素値を取得するフレームごとに、印加される電圧が制御される、
    　請求項11に記載の撮像素子。
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JP2016086407A (ja) * 2014-10-23 2016-05-19 パナソニックＩｐマネジメント株式会社 撮像装置および画像取得装置
WO2017150167A1 (ja) * 2016-02-29 2017-09-08 ソニー株式会社 固体撮像素子
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