KR20210072003A - 광 검출 소자 및 광 검출 장치 - Google Patents

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KR20210072003A
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light
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미츠히토 마세
게이키 다구치
하지메 이시하라
히로오 야마모토
아키히로 시마다
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하마마츠 포토닉스 가부시키가이샤
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Abstract

광 검출 소자는 반도체 기판과, 반도체 기판 상에 형성된 제1 도전형의 광흡수층과, 광흡수층 상에 형성된 제1 도전형의 캡층과, 캡층 내에 형성되고, 캡층과 pn 접합을 이루는 제2 도전형의 반도체 영역을 구비한다. 반도체 영역의 주위에 형성되는 공핍층은, pn 접합에 역방향 바이어스가 인가되고 있지 않은 경우에, 광흡수층에 도달하지 않고, pn 접합에 20V의 역방향 바이어스가 인가된 경우에, 캡층측으로부터 광흡수층의 두께의 50%의 위치를 넘는다.

Description

광 검출 소자 및 광 검출 장치
본 개시는 광 검출 소자 및 광 검출 장치에 관한 것이다.
간접 TOF(Time of Flight) 방식을 이용하여 대상물의 거리 화상을 취득하는 센서로서, 광 감응 영역이 마련된 반도체 기판과, 반도체 기판 상에 형성된 절연층과, 절연층 상에 화소마다 형성된 포토 게이트 전극 및 전송 전극을 구비하는 거리 화상 센서가 알려져 있다(예를 들면, 특허 문헌 1 참조). 특허 문헌 1에 기재된 거리 화상 센서의 일례에서는, 반도체 기판이 실리콘에 의해서 형성되어 있고, 포토 게이트 전극 및 전송 전극이 폴리 실리콘에 의해서 형성되어 있다.
특허 문헌 1: 일본 특허공개공보 2011－133464호
근래, 예를 들면 안개 속 또는 연기 속에서 대상물의 거리 화상을 취득하기 위해서, 1.5μm 정도의 파장을 가지는 광을 검출할 수 있는 거리 화상 센서가 요구되고 있다. 그러나, 거리 화상 센서를 구성하는 반도체 기판이 실리콘에 의해서 형성되어 있으면, 1.5μm 정도의 파장을 가지는 광에 대해서 충분한 감도를 얻을 수 없다. 이에, 1.5μm 정도의 파장을 가지는 광에 대해서 충분한 감도를 얻기 위해서, 거리 화상 센서를 구성하는 반도체 기판에 화합물 반도체 기판을 이용하는 것을 생각할 수 있다. 그러나, 그 경우에는, 화합물 반도체 기판 상에 포토 게이트 전극 및 전송 전극을 형성하는 것이 곤란하다.
또, 거리 화상 센서의 후단에 마련된 CMOS에 있어서 검출 신호의 출력 제어(전송 제어)를 실시하는 것도 생각할 수 있다. 그러나, CMOS에서는 μ초 오더에서의 검출 신호의 출력 제어가 한계이기 때문에, CMOS에 의한 검출 신호의 출력 제어는, 수십 n초 오더와 같은 고속으로의 검출 신호의 출력 제어를 필요로 하는 간접 TOF 방식에는 불충분하다.
본 개시는 고속으로의 검출 신호의 출력 제어를 간이한 구성으로 실현할 수 있는 광 검출 소자 및 광 검출 장치를 제공하는 것을 목적으로 한다.
본 개시의 일 측면의 광 검출 소자는, 반도체 기판과, 반도체 기판 상에 형성된 제1 도전형의 광흡수층과, 광흡수층 상에 형성된 제1 도전형의 캡층과, 캡층 내에 형성되고, 캡층과 pn 접합을 이루는 제2 도전형의 반도체 영역을 구비하고, 반도체 영역의 주위에 형성되는 공핍층은, pn 접합에 역방향 바이어스가 인가되고 있지 않은 경우에, 광흡수층에 도달하지 않고, pn 접합에 20V의 역방향 바이어스가 인가된 경우에, 캡층측으로부터 광흡수층의 두께의 50%의 위치를 넘는다.
이 광 검출 소자에서는, pn 접합에 역방향 바이어스가 인가되고 있지 않으면, 공핍층이 광흡수층에 도달하지 않기 때문에, 검출 대상의 광의 입사에 의해서, 광흡수층에 있어서 캐리어(전자 및 정공)가 발생했다고 해도, pn 접합에 전류가 흐르지 않는다. 즉, pn 접합에 예를 들면 역방향 바이어스를 인가하지 않음으로써, 광 검출 소자로부터 외부에 검출 신호를 출력시키지 않을 수 있다. 그 한편으로, pn 접합에 20V의 역방향 바이어스가 인가되면, 공핍층이 캡층측으로부터 광흡수층의 두께의 50%의 위치를 넘기 때문에, 검출 대상의 광의 입사에 의해서, 광흡수층 중 공핍층이 넓어진 영역에서 발생한 캐리어가 발생하면, pn 접합에 전류가 흐른다. 즉, pn 접합에 예를 들면 20V의 역방향 바이어스를 인가함으로써, 광 검출 소자로부터 외부에 검출 신호를 출력시킬 수 있다. 여기서, 20V와 같은 전위차는, 예를 들면, CMOS 등의 후단의 회로의 설계에 영향을 주기 어려운 전위차이고, 또한 수십 n초 오더와 같은 고속으로의 변조가 가능한 전위차이다. 따라서, 이 광 검출 소자에 의하면, 고속으로의 검출 신호의 출력 제어를 간이한 구성으로 실현할 수 있다.
본 개시의 일 측면의 광 검출 소자에서는, 공핍층은 pn 접합에 20V의 역방향 바이어스가 인가된 경우에, 캡층측으로부터 광흡수층의 두께의 80%의 위치를 넘어도 된다. 이것에 의하면, 감도 및 응답성의 향상을 도모할 수 있다. 특히 반도체 기판측으로부터 광을 입사시키는 구성에 유효하다.
본 개시의 일 측면의 광 검출 소자는, 광흡수층과 캡층의 사이에 형성된 제1 도전형의 완화층을 더 구비해도 된다. 이것에 의하면, 광흡수층 중 공핍층이 넓어진 영역에서 발생한 캐리어를 스무스하게 이동시킬 수 있다.
본 개시의 일 측면의 광 검출 소자에서는, 광흡수층과 캡층은, 서로 접촉해 있어도 된다. 이것에 의하면, 공핍층이 캡층측으로부터 광흡수층의 두께의 적어도 50%의 위치를 넘기 위한 역방향 바이어스를 보다 작게 할 수 있다.
본 개시의 일 측면의 광 검출 소자에서는, 반도체 영역은 캡층 내에 복수 형성되어 있고, 반도체 기판의 두께 방향에서 보았을 경우에 1차원 또는 2차원으로 배열되어 있어도 된다. 이것에 의하면, 광 검출 소자를 거리 화상의 취득에 이용할 수 있다.
본 개시의 일 측면의 광 검출 소자에서는, 반도체 영역은 캡층 내에 복수 형성되어 있고, 반도체 기판의 두께 방향에서 보았을 경우에 1차원으로 배열되어 있으며, 반도체 기판의 두께 방향 및 반도체 영역의 배열 방향의 양방향과 수직인 폭방향에 있어서, 캡층의 폭은 반도체 기판의 폭보다도 작아도 된다. 이것에 의하면, pn 접합 영역의 주위의 영역에서 발생한 캐리어가 노이즈가 되는 것을 억제할 수 있다.
본 개시의 일 측면의 광 검출 소자에서는, 폭방향에 있어서, 광흡수층의 폭은 반도체 기판의 폭보다도 작아도 된다. 이것에 의하면, pn 접합 영역의 주위의 영역에서 발생한 캐리어가 노이즈가 되는 것을 보다 확실히 억제할 수 있다.
본 개시의 일 측면의 광 검출 소자에서는, 제1 도전형은 n형이며, 제2 도전형은 p형이어도 된다. 이것에 의하면, 광 검출 소자의 제조의 용이성을 확보할 수 있다.
본 개시의 일 측면의 광 검출 장치는, 상술한 광 검출 소자와, pn 접합에 펄스 전압 신호를 인가하고, 광 검출 소자로부터 출력된 검출 신호를 취득하는 신호 처리부를 구비하고, 펄스 전압 신호는 광흡수층에 공핍층이 도달하지 않는 제1 전압, 및 광흡수층에 공핍층이 도달하는 제2 전압이 교대로 반복되는 전압 신호이다.
이 광 검출 장치에 의하면, 광 검출 소자에 펄스 전압 신호가 인가되고 있는 상태에 있어서, 예를 들면, 광 검출 소자가 감도를 가지는 펄스광을 대상물에 조사하고, 대상물에서 반사된 펄스광을 광 검출 소자에 입사시킴으로써, 대상물까지의 거리에 관한 정보를 취득할 수 있다.
본 개시의 일 측면의 광 검출 장치에서는, 제2 전압은 캡층측으로부터 광흡수층의 두께의 100%의 위치에 공핍층이 도달하는 전압이어도 된다. 이것에 의하면, 감도 및 응답성의 향상을 도모할 수 있다. 특히 반도체 기판측으로부터 광을 입사시키는 구성에 유효하다.
본 개시의 일 측면의 광 검출 장치에서는, 제2 전압은 20V 이하의 전압이어도 된다. 이것에 의하면, 감도 및 응답성의 향상을 보다 확실히 도모할 수 있다.
본 개시의 일 측면의 광 검출 장치에서는, 제2 전압은 10V 이하의 전압이어도 된다. 이것에 의하면, 감도 및 응답성의 향상을 보다 확실히 도모할 수 있다.
본 개시의 일 측면의 광 검출 장치에서는, 제2 전압은 5V 이하의 전압이어도 된다. 이것에 의하면, 감도 및 응답성의 향상을 보다 확실히 도모할 수 있다.
본 개시의 일 측면의 광 검출 장치는, 광 검출 소자가 감도를 가지는 펄스광을 출력하는 광원을 더 구비해도 된다. 이것에 의하면, 상술한 것처럼 대상물까지의 거리에 관한 정보를 취득할 수 있다.
본 개시의 일 측면의 광 검출 장치에서는, 광원은 10KHz 이상의 주파수로 펄스광을 출력해도 된다. 이것에 의하면, 대상물까지의 거리에 관한 정보를 적절히 취득할 수 있다.
본 개시에 의하면, 고속으로의 검출 신호의 출력 제어를 간이한 구성으로 실현할 수 있는 광 검출 소자 및 광 검출 장치를 제공하는 것이 가능해진다.
도 1은 일 실시 형태의 광 검출 장치의 구성도이다.
도 2는 도 1에 나타내지는 광 검출 유닛의 구성도이다.
도 3은 도 2에 나타내지는 광 검출 소자의 일부분의 단면도이다.
도 4는 도 2에 나타내지는 광 검출 소자의 일부분의 단면도이다.
도 5는 대상물까지의 거리에 관한 정보를 취득하기 위한 타이밍 차트이다.
도 6은 변형예의 광 검출 소자의 일부분의 단면도이다.
도 7은 변형예의 광 검출 소자의 다른 단면도이다.
도 8은 변형예의 광 검출 소자의 일부분의 단면도이다.
도 9는 변형예의 광 검출 소자의 다른 단면도이다.
이하, 본 개시의 실시 형태에 대해서, 도면을 참조하여 상세하게 설명한다. 덧붙여, 각 도면에 있어서 동일 또는 상당 부분에는 동일 부호를 부여하고, 종복하는 설명을 생략한다.
도 1에 도시되는 것처럼, 광 검출 장치(1)는 광 검출 유닛(2)과, 광원(3)과, 제어부(4)와, 표시부(5)를 구비하고 있다. 광 검출 장치(1)는 간접 TOF 방식을 이용하여 대상물(OJ)의 거리 화상(대상물(OJ)까지의 거리 d에 관한 정보를 포함하는 화상)을 취득하는 장치이다.
도 2에 도시되는 것처럼, 광 검출 유닛(2)은 신호 처리 회로(신호 처리부)(6)와, 광 검출 소자(10A)를 가지고 있다. 신호 처리 회로(6)는 전압 신호 생성 회로(61)와, CMOS 판독 회로(62)와, 수직 주사 회로(63)와, 열 회로(64)와, 수평 주사 회로(65)와, 앰프(66)와, 타이밍 발생 회로(67)를 포함하고 있다. 본 실시 형태에서는, 광 검출 소자(10A)는 이면 입사형의 InGaAs 에어리어 센서이며, CMOS 판독 회로(62) 상에 범프 접속되어 있다.
전압 신호 생성 회로(61)는 펄스 전압 신호를 생성하여 광 검출 소자(10A)에 인가한다. CMOS 판독 회로(62)는 복수의 차지 앰프 등에 의해서 구성되어 있고, 광 검출 소자(10A)의 각 화소로부터 검출 신호가 출력되면, 각 차지 앰프에 있어서 신호 전류를 적분한다.
수직 주사 회로(63)는 CMOS 판독 회로(62)의 복수의 차지 앰프를 행마다 차례로 선택한다. 열 회로(64)는 선택된 행의 각 차지 업에 있어서 적분된 신호 전압을 리셋 전압과 함께 샘플 홀드한다. 수평 주사 회로(65), 열 회로(64)에 있어서 샘플 홀드된 신호 전압 및 리셋 전압의 전압차를 앰프(66)에 차례로 전송한다.
앰프(66)는 열 회로(64)로부터 차례로 전송된 신호 전압 및 리셋 전압의 전압차를 증폭하고, 증폭한 전압차를 출력전압 신호로서 제어부(4)(도 1 참조)에 출력한다. 타이밍 발생 회로(67)는 전압 신호 생성 회로(61), 수직 주사 회로(63) 및 수평 주사 회로(65)의 동작 타이밍을 제어한다. 덧붙여, 아날로그 출력의 경우에는, 앰프(66)가 마련되지만, 디지털 출력의 경우에는, 앰프(66) 대신에 AD 변환기가 마련된다.
도 3에 도시되는 것처럼, 광 검출 소자(10A)는 n형(제1 도전형)의 반도체 기판(11)과, n형의 광흡수층(12)과, n형의 완화층(13)과, n형의 캡층(14)과, 복수의 p형(제2 도전형)의 반도체 영역(15)을 구비하고 있다. 광흡수층(12)은, 예를 들면 애피택셜 성장에 의해서, 반도체 기판(11) 상에 형성되어 있다. 완화층(13)은, 예를 들면 애피택셜 성장에 의해서, 광흡수층(12) 상에 형성되어 있다. 캡층(14)은 예를 들면 애피택셜 성장에 의해서, 완화층(13) 상에 형성되어 있다.
완화층(13)은 복수의 층(13a, 13b, 13c)에 의해서 구성되어 있고, 광흡수층(12)과 캡층(14)의 사이에 형성되어 있다. 각층(13a, 13b, 13c)의 밴드 갭은, 광흡수층(12)의 밴드 갭과 캡층(14)의 밴드 갭의 차를 완화시키도록 설정되어 있다. 광흡수층(12)의 밴드 갭과 캡층(14)의 밴드 갭의 차를 완화시킬 수 있으면, 완화층(13)은 1개층에 의해서 구성되어 있어도 된다. 이와 같이 완화층(13)을 마련함으로써, 캡층(14)을 광흡수층(12) 상에 직접 형성하는 경우에 비해, 캡층(14)을 형성하기 쉬워진다.
복수의 반도체 영역(15)은, 예를 들면, 열 확산, 이온 주입 등에 의해서, 캡층(14) 내에 형성되어 있다. 복수의 반도체 영역(15)은 반도체 기판(11)의 두께 방향에서 보았을 경우에 2차원으로(예를 들면, 매트릭스 모양으로) 배열되어 있다. 각 반도체 영역(15)은 캡층(14)에 있어서의 반도체 기판(11)과는 반대측의 표면을 따라서 형성되어 있고, 캡층(14)에 있어서의 반도체 기판(11)측의 표면으로부터 이격되어 있다. 각 반도체 영역(15)은 캡층(14)과 pn 접합을 이루고 있고, 각 화소(P)를 구성하고 있다. 각 반도체 영역(15)의 주위에는, 공핍층(D1)이 형성되어 있다. 덧붙여, 반도체 영역(15)은, 예를 들면, 1×1017cm－3 이상의 불순물 농도를 가지는 불순물 영역이다.
본 실시 형태에서는, 반도체 기판(11)은 0.5~5×1018cm－3(예를 들면 1×1018cm－3 정도)의 캐리어 농도를 가지는 n＋－InP 기판이며, 그 두께는 150~300μm(예를 들면 200μm 정도)이다. 광흡수층(12)은 3~10×1014cm－3(예를 들면 5×1014cm－3 정도)의 캐리어 농도를 가지는 n－－InGaAs층이며, 그 두께는, 1~5μm(예를 들면 2μm 정도)이다. 완화층(13)은 0.3~5×1015cm－3(예를 들면 1×1015cm－ 3 정도)의 캐리어 농도를 가지는 n－－InGaAsP층이고, 그 두께는 0.1~0.6μm(예를 들면 0.2μm 정도)이다. 캡층(14)은 0.3~5×1015cm－3(예를 들면 1×1015cm－ 3 정도)의 캐리어 농도를 가지는 n－－InP층이고, 그 두께는, 1~2μm(예를 들면 1.5μm 정도)이다. 각 반도체 영역(15)은 0.1~10×1018cm－3(예를 들면 1×1018cm－ 3 정도)의 캐리어 농도를 가지는 p＋영역이고, 그 두께는, 0.1~1μm(예를 들면 0.5μm 정도)이다.
광 검출 소자(10A)는, 또한, 복수의 제1 전극(16)과, 복수의 제2 전극(17)을 구비하고 있다. 제1 전극(16) 및 제2 전극(17)은, 캡층(14)에 있어서의 반도체 기판(11)과는 반대측의 표면에 형성된 절연막(18) 상에 형성되어 있다. 제1 전극(16) 및 제2 전극(17)은, 예를 들면, Ti, Pt, Cr, Ni, Au, 이들의 합금 등에 의해서 형성되어 있다. 절연막(18)은, 예를 들면, 실리콘 질화막, 실리콘 산화막 등이다.
각 제1 전극(16)은 광흡수층(12), 완화층(13), 캡층(14) 및 절연막(18)에 형성된 홈(또는 관통공) 안으로 연장되어 있고, 광흡수층(12), 완화층(13) 및 캡층(14)에 전기적으로 컨택트되어 있다. 해당 홈(또는 관통공)은 공핍층(D1)에 영향을 주지 않도록 형성되어 있다. 각 제2 전극(17)은 절연막(18)에 형성된 개구(또는 관통공) 안으로 연장되어 있고, 각 반도체 영역(15)에 전기적으로 컨택트되어 있다. 제1 전극(16)은 공통 전극으로서 기능하기 때문에, 복수의 화소(P)에 대해서 적어도 1개 마련되면 된다. 제2 전극(17)은 개별 전극으로서 기능하기 때문에, 1개의 화소(P)에 대해서 1개 마련될 필요가 있다. 덧붙여, 각 제1 전극(16)이 연장되어 있는 홈(또는 관통공)은, 공핍층(D1)에 영향을 주지 않도록 형성되어 있으면, 반도체 기판(11), 광흡수층(12), 완화층(13) 및 캡층(14)의 어느 것에 도달해 있어도 된다.
광흡수층(12), 완화층(13) 및 캡층(14)에는, 화소 분리부(20)가 마련되어 있다. 화소 분리부(20)는 서로 이웃하는 화소(P) 사이를 통과하도록(즉, 서로 이웃하는 반도체 영역(15) 사이를 통과하도록) 연장되어 있다. 복수의 반도체 영역(10a)이 매트릭스 모양으로 배열되어 있는 경우에는, 화소 분리부(20)는 격자 모양으로 연장되게 된다.
화소 분리부(20)는 광흡수층(12), 완화층(13) 및 캡층(14)에 형성된 홈(21)의 내면을 따라서 p형의 반도체 영역(22)이 형성됨으로써, 구성되어 있다. 반도체 영역(22)의 주위에는, 공핍층(D2)이 형성되어 있다. 화소 분리부(20)(즉, 홈(21) 및 반도체 영역(22))는 광 검출 소자(10A)의 측면에 도달해 있고, 반도체 영역(22)은 해당 측면에서 단락되어 있다. 덧붙여, 홈(21)의 내면은, 절연막(18)에 의해서 덮여 있다.
각 화소(P)에 있어서, 반도체 영역(15)의 주위에 형성되는 공핍층(D1)은, 제1 전극(16)과 제2 전극(17)의 사이에 역방향 바이어스가 인가되고 있지 않은 경우에는(무바이어스 상태에서는), 광흡수층(12)에 도달해 있지 않다. 그 한편으로, 공핍층(D1)은 제1 전극(16)과 제2 전극(17)의 사이에 20V의 역방향 바이어스가 인가된 경우에는, 도 4에 도시되는 것처럼, 캡층(14)측으로부터 광흡수층(12)의 두께의 80%의 위치(광흡수층(12)에 있어서의 캡층(14)측의 표면을 기준으로 하여, 해당 표면으로부터 광흡수층(12)의 두께의 80%의 위치)를 넘는다. 덧붙여, 「제1 전극(16)과 제2 전극(17)의 사이에 역방향 바이어스가 인가된다·인가되지 않는다」란, 「반도체 영역(15)이 캡층(14)과 이루는 pn 접합에 역방향 바이어스가 인가된다·인가되지 않는다」와 같은 의미이다(이하, 같음).
본 실시 형태에서는, 제1 전극(16)이 n형측의 전극이며, 제2 전극(17)이 p형측의 전극이기 때문에, 제1 전극(16)의 전위를 기준으로 하여 제2 전극(17)의 전위가 -20V가 되도록, 제1 전극(16)과 제2 전극(17)의 사이에 역방향 바이어스가 인가된다. 또, 본 실시 형태에서는, 도 3에 도시되는 것처럼, 무바이어스 상태에 있어서 공핍층(D1)이 완화층(13)의 층(13c)에 도달해 있지만, 무바이어스 상태에 있어서 공핍층(D1)은 광흡수층(12)에 도달해 있지 않으면 완화층(13)의 다른 층(13a, 13b)에 도달해 있어도 되고, 혹은 완화층(13)에 도달해 있지 않아도 된다(즉, 캡층(14) 내로 들어가 있어도 된다).
여기서, 광 검출 소자(10A)의 각종 파라미터의 설정에 대해 설명한다. 무바이어스 상태에 있어서 공핍층(D1)이 완화층(13)의 층(13c)에 도달해 있는 경우에, 광흡수층(12)에 공핍층(D1)이 도달하는데 필요한 역방향 바이어스 V는, 반도체 영역(15)이 편측 계단 접합(one-sided abrupt junction)의 상태에 있다고 가정하면, 수학식 (1)로 나타내진다.
[수 1]
Figure pct00001
수학식 (1)에 있어서, W1은 공핍층(D1)과 층(13c)에 있어서의 광흡수층(12)측의 표면 사이의 거리, W2는 층(13b)의 두께, W3은 층(13a)의 두께이다. εr1은 층(13c)의 비유전률, εr2는 층(13b)의 비유전률, εr3은 층(13a)의 비유전률이다. N1은 층(13c)의 캐리어 농도, N2는 층(13b)의 캐리어 농도, N3은 층(13a)의 캐리어 농도이다. q는 전하, ε0은 전기 상수이다.
따라서, 제1 전극(16)과 제2 전극(17)의 사이에 역방향 바이어스가 인가되고 있지 않은 경우에, 광흡수층(12)에 공핍층(D1)이 도달하지 않는 조건은, 수학식 (2)로 나타내진다.
[수 2]
Figure pct00002
또, 무바이어스 상태에 있어서 공핍층(D1)이 완화층(13)의 층(13c)에 도달해 있는 경우에, 캡층(14)측으로부터 광흡수층(12)의 두께의 X%의 위치(광흡수층(12)에 있어서의 캡층(14)측의 표면을 기준으로 하여, 해당 표면으로부터 광흡수층(12)의 두께의 X%의 위치)에 공핍층(D1)이 도달하는데 필요한 역방향 바이어스 V는, 반도체 영역(15)이 편측 계단 접합의 상태에 있다고 가정하면, 수학식 (3)으로 나타내진다. 수학식 (3)에 있어서, Wab는 광흡수층(12)의 두께, εrab는 광흡수층(12)의 비유전률, Nab는 광흡수층(12)의 캐리어 농도이다.
[수 3]
Figure pct00003
따라서, 제1 전극(16)과 제2 전극(17)의 사이에 20V의 역방향 바이어스가 인가된 경우에, 캡층(14)측으로부터 광흡수층(12)의 두께의 80%의 위치를 공핍층(D1)이 넘는 조건은, 수학식 (4)로 나타내진다.
[수 4]
Figure pct00004
본 실시 형태에서는, 수학식 (2) 및 수학식 (4)를 충족하도록, 광 검출 소자(10A)의 각종 파라미터가 설정되어 있다. 특히, 본 실시 형태에서는, 제1 전극(16)과 제2 전극(17)의 사이에 5V의 역방향 바이어스가 인가된 경우에, 캡층(14)측으로부터 광흡수층(12)의 두께의 100%의 위치에 공핍층(D1)이 도달한다. 즉, 본 실시 형태에서는, 수학식 (5)를 충족하도록, 광 검출 소자(10A)의 각종 파라미터가 설정되어 있다.
[수 5]
Figure pct00005
덧붙여, 무바이어스 상태에 있어서 공핍층(D1)이 완화층(13)에 도달해 있지 않는(즉, 캡층(14) 내로 들어가 있는) 경우에는, 수학식 (1)~수학식 (5)의 우변에 캡층(14)의 항을 더하면 된다. 그 경우에 있어서, 완화층(13)이 존재하지 않을 때에는, 수학식 (1)~수학식 (5)의 우변으로부터 완화층(13)에 관한 항을 빼면 된다. 이와 같이, 광 검출 소자(10A)의 층 구조 등에 따라서, 수학식 (1)~수학식 (5)의 우변에 있어서, 각층에 대응하는 항을 가감하면 된다.
도 1에 도시되는 것처럼, 광원(3)은 광 검출 소자(10A)가 감도를 가지는(즉, 광 검출 소자(10A)에 있어서 광전 변환이 발생할 수 있는) 펄스광(L)을 10KHz 이상의 주파수로 출력한다. 본 실시 형태에서는, 광원(3)은, 예를 들면 적외 LED 등이며, 1.5μm 정도의 파장을 가지는 펄스광(L)을 출력한다. 광원(3)으로부터 출력된 펄스광(L)은 대상물(OJ)에 조사되고, 대상물(OJ)에서 반사된 펄스광(L)은 광 검출 소자(10A)에 입사된다. 제어부(4)는 광 검출 유닛(2) 및 광원(3)을 제어하여, 광 검출 유닛(2)으로부터 출력된 출력전압 신호에 기초하여 대상물(OJ)의 거리 화상을 생성하여, 표시부(5)에 표시시킨다.
이상 설명한 것처럼, 광 검출 소자(10A)에서는, 제1 전극(16)과 제2 전극(17)의 사이에 역방향 바이어스가 인가되고 있지 않으면, 공핍층(D1)이 광흡수층(12)에 도달해 있지 않기 때문에, 펄스광(L)의 입사에 의해서, 광흡수층(12)에 있어서 캐리어(전자 및 정공)가 발생했다고 해도, 제1 전극(16)과 제2 전극(17)의 사이에 전류가 흐르지 않는다. 즉, 제1 전극(16)과 제2 전극(17)의 사이에 예를 들면 역방향 바이어스를 인가하지 않음으로써, 광 검출 소자(10A)로부터 신호 처리 회로(6)에 검출 신호를 출력시키지 않을 수 있다. 그 한편으로, 제1 전극(16)과 제2 전극(17)의 사이에 20V의 역방향 바이어스가 인가되면, 공핍층(D1)이 캡층(14)측으로부터 광흡수층(12)의 두께의 80%의 위치를 넘기 때문에, 펄스광(L)의 입사에 의해서, 광흡수층(12) 중 공핍층(D1)이 넓어진 영역에 있어서 캐리어가 발생하면, 제1 전극(16)과 제2 전극(17)의 사이에 전류가 흐른다. 즉, 제1 전극(16)과 제2 전극(17)의 사이에 예를 들면 20V의 역방향 바이어스를 인가함으로써, 광 검출 소자(10A)로부터 신호 처리 회로(6)에 검출 신호를 출력시킬 수 있다. 여기서, 20V와 같은 전위차는, 후단의 신호 처리 회로(6)의 설계에 영향을 주기 어려운 전위차이고, 또한 수십 n초 오더와 같은 고속으로의 변조가 가능한 전위차이다. 따라서, 광 검출 소자(10A)에 의하면, 고속으로의 검출 신호의 출력 제어를 간이한 구성으로 실현할 수 있다.
특히, 광 검출 소자(10A)에서는, 제1 전극(16)과 제2 전극(17)의 사이에 5V의 역방향 바이어스가 인가되면, 공핍층(D1)이 캡층(14)측으로부터 광흡수층(12)의 두께의 100%의 위치에 도달한다. 광 검출 소자(10A)는 반도체 기판(11)측으로부터 광을 입사시키는 이면 입사형의 에어리어 센서이기 때문에, 5V의 역방향 바이어스의 인가에 의해서 공핍층(D1)이 광흡수층(12)에 있어서의 광 입사측의 표면에 도달하는 것은, 감도 및 응답성의 향상을 도모하는데 있어서 유효하다.
덧붙여, 애벌란시 포토 다이오드도 역방향 바이어스의 인가에 의해서 광을 검출하는 소자이지만, 역방향 바이어스로서 예를 들면 50V의 전위차를 필요로 하는 점에서, 광 검출 소자(10A)와는 근본적으로 상위하다. 애벌란시 포토 다이오드에서는, 증배층이 형성된 캡층에 걸리는 전기장 강도를 올리고, 광흡수층에 걸리는 전기장 강도를 낮추기 위해서, 광흡수층과 캡층의 사이에 전계 억제층이 형성되어 있다. 그에 대해, 광 검출 소자(10A)에서는, 캡층(14)에 걸리는 전기장 강도를 낮추고, 광흡수층(12)에 걸리는 전기장 강도를 올리기 위해서, 광흡수층(12)과 캡층(14)의 사이에 전계 억제층이 형성되어 있지 않다. 덧붙여, 50V와 같은 전위차는, CMOS 등의 후단의 회로의 설계에 영향을 주기 쉬운 전위차이고, 또한 수십 n초 오더와 같은 고속으로의 변조가 불가능한 전위차이다.
또, 광 검출 소자(10A)에서는, 광흡수층(12)과 캡층(14)의 사이에 n형의 완화층(13)이 형성되어 있다. 이것에 의해, 광흡수층(12) 중 공핍층(D1)이 넓어진 영역에서 발생한 캐리어를 스무스하게 이동시킬 수 있다.
또, 광 검출 소자(10A)에서는, 반도체 기판(11)의 두께 방향에서 보았을 경우에, 복수의 반도체 영역(15)이 캡층(14) 내에 있어서 2차원으로 배열되어 있다. 이것에 의해, 대상물(OJ)의 거리 화상을 취득할 수 있다.
또, 광 검출 소자(10A)에서는, 광흡수층(12), 완화층(13) 및 캡층(14)에, 화소 분리부(20)가 마련되어 있다. 이것에 의해, 서로 이웃하는 화소(P) 간에 있어서의 크로스톡의 발생을 억제할 수 있다. 또, 무바이어스 상태에 있어서 광흡수층(12)에서 캐리어가 발생했다고 해도, 해당 캐리어는, 반도체 영역(22)의 주위에 형성된 공핍층(D2)에 의해서 포착된다. 따라서, 무바이어스 상태로부터 역방향 바이어스 인가 상태로 전환되었을 때, 무바이어스 상태에 있어서 광흡수층(12)에서 발생한 캐리어가 노이즈가 되는 것을 억제할 수 있다.
또, 광 검출 소자(10A)에서는, 광흡수층(12), 완화층(13) 및 캡층(14)의 각각의 캐리어 농도가 1×1016cm－3 이하로 되어 있다. 이것에 의해, 20V 이하의 전위차의 역방향 바이어스의 인가에 의해서 공핍층(D1)을 광흡수층(12)에 스무스하게 넓힐 수 있다.
또, 광 검출 장치(1)는 광 검출 소자(10A)와, 제1 전극(16)과 제2 전극(17)의 사이에 펄스 전압 신호를 인가하고, 광 검출 소자(10A)로부터 출력된 검출 신호를 취득하는 신호 처리 회로(6)와, 광 검출 소자(10A)가 감도를 가지는 펄스광(L)을 10KHz 이상의 주파수로 출력하는 광원(3)을 구비하고 있다. 이것에 의해, 다음에 기술하는 연산예와 같이, 대상물(OJ)까지의 거리 d에 관한 정보를 적절히 취득할 수 있다.
대상물(OJ)까지의 거리 d의 연산예에 대해서, 도 5를 참조하여 설명한다. 도 5에는 광원(3)으로부터 출력되는 펄스광(L)의 강도 신호 IOUT, 대상물(OJ)에서 반사되어 광 검출 소자(10A)에 입사되는 펄스광(L)의 강도 신호 IIN, 제1 단계에서 광 검출 소자(10A)(구체적으로는, 제1 전극(16)과 제2 전극(17)의 사이)에 인가되는 펄스 전압 신호 V1IN, 제2 단계에서 광 검출 소자(10A)에 인가되는 펄스 전압 신호 V2IN, 및 제3 단계에서 광 검출 소자(10A)에 인가되는 펄스 전압 신호 V3IN이 나타내져 있다. 덧붙여, 이 연산예에서는, 임의의 하나의 화소(P)에 주목하고 있다.
제1 단계에서는, 강도 신호 IOUT로 광원(3)으로부터 펄스광(L)이 출력되고 또한 광 검출 소자(10A)에 펄스 전압 신호 V1IN이 인가된 상태에서, 출력전압 신호 V1OUT이 취득된다. 강도 신호 IOUT의 펄스폭 T는, 예를 들면, 30n초(측정 가능 거리：~4.5m), 40n초(측정 가능 거리：~6.0m), 60n초(측정 가능 거리：~9.0m)와 같이, 측정해야 할 거리에 따라 설정된다. 펄스 전압 신호 V1IN은, 광흡수층(12)에 공핍층(D1)이 도달하지 않는 제1 전압 VL, 및 광흡수층(12)에 공핍층(D1)이 도달하는 제2 전압 VH가 교대로 반복되는 전압 신호로서, 강도 신호 IOUT와 주기, 펄스 폭 및 위상이 동일한 전압 신호이다. 제1 전압 VL는, 본 실시 형태에서는 0V이다. 제2 전압 VH는, 캡층(14)측으로부터 광흡수층(12)의 두께의 100%의 위치에 공핍층(D1)이 도달하는 전압으로서, 본 실시 형태에서는 5V이다. 이 때, 광 검출 소자(10A)는 제2 전압 VH가 인가된 기간에만 검출 신호를 출력하므로, 출력전압 신호 V1OUT은, 강도 신호 IIN의 펄스와 펄스 전압 신호 V1IN의 펄스가 서로 겹친 부분의 전하량 Q1의 적분값에 대응한다.
제2 단계에서는, 강도 신호 IOUT로 광원(3)으로부터 펄스광(L)이 출력되고 또한 광 검출 소자(10A)에 펄스 전압 신호 V2IN가 인가된 상태에서, 출력전압 신호 V2OUT가 취득된다. 펄스 전압 신호 V2IN는 위상이 180°어긋나 있는 점을 제외하고, 펄스 전압 신호 V1IN과 동일한 전압 신호이다. 이 때, 광 검출 소자(10A)는 제2 전압 VH가 인가된 기간에만 검출 신호를 출력하므로, 출력전압 신호 V2OUT는 강도 신호 IIN의 펄스와 펄스 전압 신호 V2IN의 펄스가 서로 겹친 부분의 전하량 Q2의 적분값에 대응한다.
제3 단계에서는, 광원(3)으로부터 펄스광(L)이 출력되지 않고 또한 광 검출 소자(10A)에 펄스 전압 신호 V3IN이 인가된 상태에서, 출력전압 신호 V3OUT이 취득된다. 이 때, 광 검출 소자(10A)는 제2 전압 VH가 인가된 기간에만 검출 신호를 출력하므로, 출력전압 신호 V3OUT은 외란광이 있으면 그 외란광의 강도 신호와 펄스 전압 신호 V3IN의 펄스가 서로 겹친 부분의 전하량의 적분값에 대응한다.
이상의 제1 단계, 제2 단계 및 제3 단계가 화소(P) 마다 실시되면, 제어부(4)는 화소(P) 마다, 출력전압 신호 V1OUT, V2OUT, V3OUT에 기초하여, 대상물(OJ)까지의 거리 d를 연산한다. 거리 d는, 수학식 (6)으로 나타내진다. 수학식 (6)에 있어서, c는 광속이다.
[수 6]
Figure pct00006
이상과 같이, 광 검출 장치(1)에서는, 광 검출 소자(10A)를 수십 n초 오더로 스위칭 동작(변조 동작)시킬 수 있다. 또, 광 검출 장치(1)에서는, 각 출력전압 신호 V1OUT, V2OUT의 제2 전압 VH가, 캡층(14)측으로부터 광흡수층(12)의 두께의 100%의 위치에 공핍층(D1)이 도달하는 전압이다. 이것에 의해, 광흡수층(12) 중 공핍층(D1)이 넓어져 있지 않은 영역에서 발생한 캐리어가 지연 성분으로서 검출되는 것을 억제할 수 있고, 나아가서는, 거리 d의 연산 정밀도가 열화되는 것을 억제할 수 있다. 또, 광 검출 장치(1)에서는, 광원(3)이 1.5μm 정도의 파장을 가지는 펄스광(L)을 출사하는 광원이고, 광 검출 소자(10)가 1.5μm 정도의 파장을 가지는 펄스광(L)에 대해서 충분한 감도를 가지는 InGaAs 에어리어 센서이다. 이것에 의해, 예를 들면 안개 속 또는 연기 속이더라도 대상물(OJ)의 거리 화상을 취득하기 쉬워진다. 덧붙여, 상술한 연산예는, 어디까지나 일례이며, 대상물(OJ)까지의 거리 d에 관한 정보는, 공지의 다양한 연산에 의해서 취득 가능하다. 또, 제2 전압 VH는 20V 이하의 전압(바람직하게는 10V 이하의 전압, 보다 바람직하게는 5V 이하의 전압)이어도 된다. 그 경우, 광 검출 장치(1)에 있어서, 감도 및 응답성의 향상을 보다 확실히 도모할 수 있다.
본 개시는 상술한 실시 형태로 한정되지 않는다. 예를 들면, 광 검출 소자(10A)는 복수의 반도체 영역(15)이 캡층(14) 내에 있어서 1차원으로 배열된 리니어 센서로서 구성되어도 된다. 도 6 및 도 7에는, 이면 입사형의 InGaAs 리니어 센서로서 구성된 광 검출 소자(10B)가 나타내져 있다. 덧붙여, 도 6은 복수의 반도체 영역(15)의 배열 방향(이하, 간단하게 「배열 방향」이라고 함)에 평행한 면에 따른 광 검출 소자(10B)의 일부분의 단면도이고, 도 7은 배열 방향과 수직인 면에 따른 광 검출 소자(10B)의 단면도이다.
광 검출 소자(10B)는 광흡수층(12)과 캡층(14)의 사이에 n형의 완화층(13)이 형성되어 있지 않은 점, 및 p형의 반도체 영역(23)이 형성되어 있는 점에서, 상술한 광 검출 소자(10A)와 주로 상위하다. 광 검출 소자(10B)에서는, 도 7에 도시되는 것처럼, 반도체 기판(11)의 두께 방향, 및 배열 방향의 양방향과 수직인 폭방향(이하, 간단하게 「폭방향」이라고 함)에 있어서, 캡층(14)의 폭은 반도체 기판(11)의 폭보다도 작고, 광흡수층(12)의 폭은 반도체 기판(11)의 폭과 같다. 반도체 영역(23)은 폭방향에 있어서 서로 대향하는 캡층(14)의 측면, 및 광흡수층(12)에 있어서의 반도체 기판(11)과는 반대측의 표면 중 캡층(14)이 형성되어 있지 않은 표면을 따라서, 형성되어 있다. 반도체 영역(23)은 절연막(18)에 의해서 덮여 있다.
광 검출 소자(10B)에서는, 도 8 및 도 9에 도시되는 것처럼, 제1 전극(16)과 제2 전극(17)의 사이에 20V의 역방향 바이어스가 인가된 경우에만, 공핍층(D1)이 캡층(14)측으로부터 광흡수층(12)의 두께의 80%의 위치를 넘는다. 따라서, 광 검출 소자(10B)에 의하면, 상술한 광 검출 소자(10A)와 마찬가지로, 고속으로의 검출 신호의 출력 제어를 간이한 구성으로 실현할 수 있다.
또, 광 검출 소자(10B)에서는, 화소 분리부(20)의 반도체 영역(22)의 주위에 형성된 공핍층(D2)뿐만이 아니라, 반도체 영역(23)의 주위에 형성된 공핍층(D3)에 의해서도, 무바이어스 상태에 있어서 광흡수층(12)에서 발생한 캐리어가 포착된다. 따라서, 무바이어스 상태로부터 역방향 바이어스 인가 상태로 전환되었을 때, 무바이어스 상태에 있어서 광흡수층(12)에서 발생한 캐리어가 노이즈가 되는 것을 억제할 수 있다.
또, 광 검출 소자(10B)에서는, 폭방향에 있어서, 캡층(14)의 폭이 반도체 기판(11)의 폭보다도 작다. 이것에 의해, pn 접합 영역(화소(P)의 영역)의 주위의 영역에서 발생한 캐리어가 노이즈가 되는 것을 억제할 수 있다. 덧붙여, 폭방향에 있어서, 광흡수층(12)의 폭 및 캡층(14)의 폭의 각각이, 반도체 기판(11)의 폭보다도 작아도 된다. 그 경우, pn 접합 영역의 주위의 영역에서 발생한 캐리어가 노이즈가 되는 것을 보다 확실히 억제할 수 있다.
또, 도 3에 나타내지는 광 검출 소자(10A)에서는, 광흡수층(12)과 캡층(14)의 사이에 n형의 완화층(13)이 형성되어 있지 않아도 된다. 반대로, 도 6 및 도 7에 나타내지는 광 검출 소자(10B)에서는, 광흡수층(12)과 캡층(14)의 사이에 n형의 완화층(13)이 형성되어 있어도 된다. 완화층(13)이 형성되지 않고, 광흡수층(12)과 캡층(14)이 서로 접촉해 있으면, 공핍층(D1)이 캡층(14)측으로부터 광흡수층(12)의 두께의 적어도 50%의 위치를 넘기 위한 역방향 바이어스를 보다 작게 할 수 있다. 덧붙여, 도 6 및 도 7에 나타내지는 광 검출 소자(10B)에 있어서, 광흡수층(12)과 캡층(14)의 사이에 완화층(13)이 형성되는 경우에는, 폭방향에 있어서, 완화층(13)의 폭 및 캡층(14)의 폭의 각각이, 반도체 기판(11)의 폭보다도 작아도 되고, 혹은, 폭방향에 있어서, 광흡수층(12)의 폭, 완화층(13)의 폭 및 캡층(14)의 폭의 각각이, 반도체 기판(11)의 폭보다도 작아도 된다. 그러한 경우, pn 접합 영역의 주위의 영역에서 발생한 캐리어가 노이즈가 되는 것을 보다 확실히 억제할 수 있다.
또, 도 3에 나타내지는 광 검출 소자(10A)에서는, 화소 분리부(20)가 마련되어 있지 않아도 된다. 마찬가지로, 도 6 및 도 7에 나타내지는 광 검출 소자(10B)에서는 화소 분리부(20)가 마련되어 있지 않아도 된다. 또, 도 6 및 도 7에 나타내지는 광 검출 소자(10B)에서는, 반도체 영역(23)이 형성되어 있지 않아도 된다.
또, 상술한 광 검출 소자(10A, 10B) 중 어느 것에 있어서도, 공핍층(D1)은 제1 전극(16)과 제2 전극(17)의 사이에 20V의 역방향 바이어스가 인가된 경우에, 캡층(14)측으로부터 광흡수층(12)의 두께의 50%의 위치(광흡수층(12)에 있어서의 캡층(14)측의 표면을 기준으로 하여, 해당 표면으로부터 광흡수층(12)의 두께의 50%의 위치)를 넘으면 된다. 20V의 역방향 바이어스의 인가에 의해서, 캡층(14)측으로부터 광흡수층(12)의 두께의 50%~100%의 범위에서 어느 위치까지 공핍층(D1)을 넓히게 할지는, 검출 대상의 광의 파장, 검출 대상의 광의 입사 방향 등에 따라 결정된다.
또, 상술한 광 검출 소자(10A, 10B)의 모두, 표면 입사형으로서 구성되어도 된다. 그 경우, 제1 전극(16)은, 예를 들면, 반도체 기판(11)에 있어서의 광흡수층(12)과는 반대측의 표면에 형성된다. 또, 제2 전극(17)에는, 예를 들면, 검출 대상의 광을 광흡수층(12)에 입사시키기 위한 개구가 형성된다. 각 광 검출 소자(10A, 10B)가 표면 입사형으로서 구성된 경우에는, 광흡수층(12)보다도 광 입사측에 마련된 층의 밴드 갭은, 해당 층에서의 광 흡수를 억제하는 관점으로부터, 광흡수층(12)의 밴드 갭 보다도가 큰 것이 바람직하다. 덧붙여, 각 광 검출 소자(10A, 10B)가 이면 입사형으로서 구성된 경우에도, 광흡수층(12)보다도 광 입사측에 마련된 층의 밴드 갭은, 암전류를 억제하는 관점으로부터, 광흡수층(12)의 밴드 갭보다도 큰 것이 바람직하다.
또, 상술한 광 검출 소자(10A, 10B) 중 어느 것에 있어서도, p형 및 n형의 각 도전형은, 상술한 것에 대해서 역이어도 된다. 그 경우, 제1 전극(16)이 p형측의 전극이 되고, 제2 전극(17)이 n형측의 전극이 되기 때문에, 제1 전극(16)의 전위를 기준으로 하여 제2 전극(17)의 전위가 양의 전위가 되도록, 제1 전극(16)과 제2 전극(17)의 사이에 역방향 바이어스가 인가된다. 덧붙여, 상술한 것처럼, 반도체 기판(11), 광흡수층(12), 완화층(13) 및 캡층(14)이 n형이고, 반도체 영역(15)이 p형이면, 광 검출 소자(10A, 10B)의 제조의 용이성을 확보할 수 있다.
또, 상술한 광 검출 소자(10A, 10B) 중 어느 것에 있어서도, 제조시에 반도체 영역(15)이 캡층(14) 내에 확실히 들어가도록, 광흡수층(12)과 캡층(14)의 사이 또는 캡층(14) 내에, 조성이 상이한 층이 형성되어도 된다. 또, 상술한 광 검출 소자(10A, 10B) 중 어느 것에 있어서도, 무바이어스 상태인 것에도 불구하고 제조시의 불균일 등에 기인하여 광흡수층(12)에 공핍층(D1)이 도달하는 일이 없도록, 광흡수층(12)과 캡층(14)의 사이에, 캐리어 농도가 큰 극박(極薄)의 층이 형성되어도 된다. 또, 상술한 광 검출 소자(10A, 10B) 중 어느 것에 있어서도, 전극과의 컨택트 저항을 낮추기 위한 컨택트층이 캡층(14) 상에 형성되어도 된다.
또, 상술한 광 검출 소자(10A, 10B)의 모두, 1개의 반도체 영역(15)이 캡층(14) 내에 형성된 단일 소자로서 구성되어도 된다. 그 경우에도, 고속으로의 검출 신호의 출력 제어를 간이한 구성으로 실현할 수 있다. 또, 그 경우에도, 광 검출 장치(1)로서 구성함으로써, 대상물(OJ)까지의 거리 d에 관한 정보를 취득할 수 있다.
또, 상술한 광 검출 소자(10A, 10B)의 각 구성에는, 상술한 재료 및 형상으로 한정되지 않고, 다양한 재료 및 형상을 적용할 수 있다. 예를 들면, 상술한 광 검출 소자(10A, 10B)의 재료는, 화합물 반도체로 한정되지 않고, 유기 반도체, 아모퍼스 재료 등이어도 된다. 또, 상술한 일 실시 형태 또는 변형예에 있어서의 각 구성은, 다른 실시 형태 또는 변형예에 있어서의 각 구성에 임의로 적용할 수 있다.
또, 광 검출 장치(1)는 광원(3)을 구비하고 있지 않아도 된다. 그 경우의 광 검출 장치(1)로서는, 고속의 물체·신호를 검출하기 위해서 필요한 글로벌 셔터 동작(고속 셔터 동작)을 가지는 적외 이미지 센서 등이 예시된다.
1…광 검출 장치 3…광원
6…신호 처리 회로(신호 처리부) 10A, 10B…광 검출 소자
11…반도체 기판 12…광흡수층
13…완화층 14…캡층
15…반도체 영역 16…제1 전극
17…제2 전극 D1…공핍층

Claims (15)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성된 제1 도전형의 광흡수층과,
    상기 광흡수층 상에 형성된 제1 도전형의 캡층과,
    상기 캡층 내에 형성되고, 상기 캡층과 pn 접합을 이루는 제2 도전형의 반도체 영역을 구비하고,
    상기 반도체 영역의 주위에 형성되는 공핍층은, 상기 pn 접합에 역방향 바이어스가 인가되고 있지 않은 경우에, 상기 광흡수층에 도달하지 않고, 상기 pn 접합에 20V의 역방향 바이어스가 인가된 경우에, 상기 캡층측으로부터 상기 광흡수층의 두께의 50%의 위치를 넘는, 광 검출 소자.
  2. 청구항 1에 있어서,
    상기 공핍층은 상기 pn 접합에 20V의 역방향 바이어스가 인가된 경우에, 상기 캡층측으로부터 상기 광흡수층의 두께의 80%의 위치를 넘는, 광 검출 소자.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 광흡수층과 상기 캡층의 사이에 형성된 제1 도전형의 완화층을 더 구비하는, 광 검출 소자.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 광흡수층과 상기 캡층은, 서로 접촉해 있는, 광 검출 소자.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 반도체 영역은, 상기 캡층 내에 복수 형성되어 있고, 상기 반도체 기판의 두께 방향에서 보았을 경우에 1차원 또는 2차원으로 배열되어 있는, 광 검출 소자.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 반도체 영역은, 상기 캡층 내에 복수 형성되어 있고, 상기 반도체 기판의 두께 방향에서 보았을 경우에 1차원으로 배열되어 있고,
    상기 반도체 기판의 두께 방향 및 상기 반도체 영역의 배열 방향의 양방향과 수직인 폭방향에 있어서, 상기 캡층의 폭은 상기 반도체 기판의 폭보다도 작은, 광 검출 소자.
  7. 청구항 6에 있어서,
    상기 폭방향에 있어서, 상기 광흡수층의 폭은 상기 반도체 기판의 폭보다도 작은, 광 검출 소자.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인, 광 검출 소자.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 기재된 광 검출 소자와,
    상기 pn 접합에 펄스 전압 신호를 인가하고, 상기 광 검출 소자로부터 출력된 검출 신호를 취득하는 신호 처리부를 구비하고,
    상기 펄스 전압 신호는 상기 광흡수층에 상기 공핍층이 도달하지 않는 제1 전압, 및 상기 광흡수층에 상기 공핍층이 도달하는 제2 전압이 교대로 반복되는 전압 신호인, 광 검출 장치.
  10. 청구항 9에 있어서,
    상기 제2 전압은 상기 캡층측으로부터 상기 광흡수층의 두께의 100%의 위치에 상기 공핍층이 도달하는 전압인, 광 검출 장치.
  11. 청구항 9 또는 청구항 10에 있어서,
    상기 제2 전압은 20V 이하의 전압인, 광 검출 장치.
  12. 청구항 9 내지 청구항 11 중 어느 한 항에 있어서,
    상기 제2 전압은 10V 이하의 전압인, 광 검출 장치.
  13. 청구항 9 내지 청구항 12 중 어느 한 항에 있어서,
    상기 제2 전압은 5V 이하의 전압인, 광 검출 장치.
  14. 청구항 9 내지 청구항 13 중 어느 한 항에 있어서,
    상기 광 검출 소자가 감도를 가지는 펄스광을 출력하는 광원을 더 구비하는, 광 검출 장치.
  15. 청구항 14에 있어서,
    상기 광원은 10KHz 이상의 주파수로 상기 펄스광을 출력하는, 광 검출 장치.
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