CN103402059A - 成像器件 - Google Patents

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Abstract

公开了成像器件，包括：具有像素的阵列的像素阵列部分，每个像素具有光电转换器件并且根据输入光子输出电信号；具有多个感测电路的感测电路部分，每个感测电路在从像素接收到电信号时，做出关于在预定时段中是否存在输入到像素的光子的二元判决；以及判决结果IC部分，包括计数电路，其执行计数处理以累积来自所述感测电路的判决结果，存储器，用于存储来自所述计数电路的、关于每个像素的计数结果，其中，两个或多个像素共享每一个计数电路。

Description

成像器件
交叉参考
本申请是2010年8月23日提交到中国专利局的、发明名称为“成像器件和相机系统”、申请号为201010261280.3的发明申请的分案申请。
技术领域
本发明涉及比如CMOS图像传感器之类的成像器件。
背景技术
近来，CMOS图像传感器已经广泛用于数码相机、可携式摄像机、监视器相机等，并且CMOS图像传感器的市场已经扩张。
CMOS图像传感器中的每个像素使用作为光电转换器件的光电二极管将输入光转换为电子，在给定时段存储电子，并且然后将反映所存储的电荷量的信号输出到并入芯片中的模拟-数字（AD）转换器。AD转换器数字化要输出到外部的信号。
CMOS图像传感器具有这种以矩阵形式布置的成像像素。
图1是示出作为固态成像器件的CMOS图像传感器10的典型芯片配置的图。
CMOS图像传感器10具有像素阵列部分11、行驱动电路12、AD转换器13、开关14、输出电路15、行控制线16、垂直信号线17和传送线18。
像素阵列部分11具有在行方向和列方向上以矩阵形式布置的多个像素PX。垂直信号线17由在行方向上对齐的多个像素PX共享，并且连接到与每列相关联地排列的AD转换器13。
行驱动电路12仅选择多行之一，并且使得控制线16逐行地从像素PX读取所存储的电荷。
行控制线16由单条控制线或多条控制线形成，用于逐行地从这样的像素读取所存储的电荷，或者复位各像素。
复位在这里意味着从像素放电所存储的电荷以便将像素设置回曝光之前的状态的操作，并且紧接在读取每行像素之后或在初始化曝光时执行为快门操作。
在读取所存储的电荷时，经由垂直信号线17传送到AD转换器13的模拟信号被转换为数字信号，经由开关14又将该数字信号顺序地传送到输出电路15，以便输出到位于芯片内部或外部的图像处理设备（未示出）。
当在CMOS图像传感器10中完成读取一行像素时，选择下一行，并且重复类似的电荷读取、AD转换和信号输出。完成对所有行的处理完成了图像数据的一帧的输出。
可以在输出级之前的某处提供保持电路或锁存器，用于为电荷读取、AD转换和信号输出提供流水线（pipeline），但是CMOS图像传感器仍不能执行多于一行的图像数据。
完成处理每行数据所需的时间限制了动态图像的帧速率的上限。
JP-A-2002-44527（专利文献1）和JP-A-2006-49361（专利文献2）已经提出了具有层叠的像素和AD转换器的图像传感器。
图2是具有层叠的像素和AD转换器的CMOS图像传感器10A的概念图。
为了帮助理解该概念，将相同的附图标记给予如图1所示的相同组件。
图2中的CMOS图像传感器10A具有分别排列在阵列中的不同半导体基底上的像素PX和AD转换器13。两个半导体基底相互层叠，其中每个像素通过模拟信号线17连接到各个AD转换器。
使用这样的架构可以确保每次从多行像素读取电荷，并且逐行的AD转换的并行执行。
将转换之后的数据临时传送到存储器19，以便传送到位于芯片内部或外部的图像处理设备（未示出）。
采用这样的层叠结构可以显著地改进至少在成像芯片中的成像速度，从而确保超快的帧成像。
此外，高精度晶片粘附技术的开发最近已经吸引了相当多的注意。例如，JP-A-2007-234725（专利文献3）和JP-A-2006-191081（专利文献4）描述了彼此相对地粘附后发光型图像传感器和安装电路的基底，并且经由金属焊盘在之间传送信号的技术。
该技术使得可以在晶片级制造中制备如图2所示的层叠结构，并且将像素连接到AD转换器而不为每个芯片实现凸块连接（bump connection）。
因为该技术允许在晶片级制造之后剪裁各个芯片，所以适于微处理并且相当便宜。
JP-A-7-67043（专利文献5）已经提出一种以时分方式计数光子的新方案。
根据该计数方案，多次重复执行在给定时段中输入到光电二极管的光子的存在/不存在的二元判决，并且累积判决结果以获取二维成像数据。
也就是说，感测给定时段中来自光电二极管的信号，并且连接到每个像素的计数器加1计数，而无论当在该时段中输入的光子的数目等于或大于1时输入光子的数目如何。
如果光子输入的频率沿着时间轴是随机的，则输入光子的实际数目和计数数目符合泊松分布，使得当入射频率低时该数目具有基本上线性的关系，并且当入射频率高时可以在任何情况下校正。
因为使用这种时分光子计数的图像传感器将从像素输出的数据总是处理为数字数据，所以不出现源自模拟信号的传输和放大的随机噪声或固定噪声。
此时，仅剩下在像素中生成的照片拍摄噪声和暗电流，并且特别在低亮度的情况下的成像中可以获取非常高的S/N比。
发明内容
图2中结构的使用可以允许将信号从像素阵列部分快速并行地读出，并且信号在作为数据被存储在存储器之前经历AD转换。
然而，在数字化数据并且最好地利用存储器19中存储的成像数据时仍有显著的困难。
首先，当将以数十倍快的帧速率获取的大量数据按照原样地传送到外部时，传送接口和用于随后的图像处理的芯片变得非常昂贵。如果帧速率仅增大远超眼睛的感测能力，则图像传感器的应用有限。
因此，希望采用一些新的措施以添加有用的效果，包括如果可能则在成像芯片和通过应用这种超快成像没有与普通情况下非常不同的带宽的输出数据中的图像质量的改进。
然而，专利文献2几乎不陈述存储器存储之后的数据处理。
在专利文献1的实施例的描述中引用的文字中，应用快速读取性能到基于AD转换的“Σ-Δ”实现。
然而，该方案使得难以补偿各个AD转换器的特性的变化，并且这种AD转换的实现应该不必定改进图像质量。
通常，普通图像传感器输出根据像素光电转换的模拟信号，并且使得模拟信号经历AD转换，以使得在传输模拟数据的处理和将模拟信号转换为数字数据的处理中混合各种类型的噪声。
用于具有层叠结构的普通图像传感器的配置需要各基底之间的模拟信号连接。
然而，与相同基底内的连接相比，基底之间的连接伴随阻抗、寄生电容等的更大的变化，其可能生成额外噪声。
专利文献5和6已经提出使用光子计数的成像器件。
这种成像器件直接以数字形式接收来自像素的输出，使得可以完全消除源自在普通成像传感器中不可避免的模拟信号处理的随机噪声或固定噪声。这导致潜在地非常高的S/N比。
因为光子计数需要非常快的读取，然而，在这两个专利文献中公开的成像器件具有在各个像素中提供，并且在布置光接收器件的同一基底上提供的数字判决功能。
例如，对于专利文献5中的每个像素需要计数器。
在已经实现像素的小型化的专利文献6中，像素个别地需要与光接收器件平面地布置的1位存储器。
此外，称为“1位存储器”的电路也需要具有信号判决功能，并且需要比简单锁存器更复杂的控制和更多电路元件。
这使得像素的孔径数目非常小，使得不能获得足够的敏感度。此外，为每个像素提供计数器，即使该计数器位于像素阵列外部。
根据在专利文献5中提出的技术，可以实际感测的光子数由在一帧时段中读出判决的总数限定，以形成使用时分光子计数的成像中的单个图像。
例如，当在对光子输入的4095次判决中获取12位输出时，可感测的光子的实际数目等于或少于前一数目，并且该数目的平方根变为对于每帧随机出现的照片拍摄噪声。
在用低亮度成像的情况下，在一帧时段输入到像素的光子的总数例如是200，其大多数被实际计数而没有任何问题。因此，照片拍摄噪声的S/N比变为与现有技术中的模拟传感器的照片拍摄噪声的S/N比大约相同，这使得时分光子计数优于现有技术，这是由于其没有显著地大于照片拍摄噪声的模拟传输噪声。
另一方面，在用高亮度成像的情况下，例如其光电二极管存储10,000个电子的模拟传感器可以计数该最大的光子量。
此时，照片拍摄噪声是100e-rm，并且S/N比变为100倍（40dB）大。如果考虑精度使用线性区域，则时分光子计数不能计数大约1,600个电子。
此时，照片拍摄噪声是40e-rm，并且所获得的S/N比是40倍（32dB）大。
因此，在使用时分光子计数的全数字成像器的情况下，需要增加计数的总数，以便改进以高亮度成像的S/N比。
然而，计数的总数由进行光子输入的判决时从像素读取数据的时间限制。
尽管读取像素数据是微小的单个光子信号的检测，但是感测电路的随机噪声随着读取变得更快而增加。因此，读出错误率的增加限制了数据读出时间。
假设数据读出需要400纳秒。通常，成像器的读出操作是破坏性读取，使得读取中的像素不能存储电荷（电荷存储等价于曝光）。
因此，为了确保例如是帧时段的90%的曝光时间，作为曝光时间和读出时段的和的判决的周期时间需要是4微秒。
假设一帧时段是1/60秒，那么判决中的计数的最大数目达到4,166那么高。该数目不足以确保在高亮度时的高S/N比。
因此希望提供一种成像器件和相机系统，其消除了对于处理模拟信号的需要，以便消除源自AD转换器和处理模拟信号的电路噪声，而不减少像素的孔径数，从而以低成本改进成像性能。
还希望提供一种成像器件和相机系统，其优化使用时分光子计数时的曝光设置。
根据本发明的一个实施例，提供了成像器件，包括：具有像素的阵列的像素阵列部分，每个像素具有光电转换器件并且根据输入光子输出电信号；具有多个感测电路的感测电路部分，每个感测电路在从像素接收到电信号时，做出关于在预定时段中是否存在输入到像素的光子的二元判决；以及判决结果IC部分，包括计数电路，其执行计数处理以累积来自所述感测电路的判决结果，存储器，用于存储来自所述计数电路的、关于每个像素的计数结果，其中，两个或多个像素共享每一个计数电路。
本发明的实施例可以消除模拟信号的处理以便消除源自AD转换器和处理模拟信号的电路噪声，而不减少像素的孔径数，从而以低成本改进成像性能。
当使用时分光子计数时，还可以优化曝光的设置。
附图说明
图1是示出作为固态成像器件的CMOS图像传感器的典型芯片配置的图；
图2是具有层叠的像素和AD转换器的CMOS图像传感器的概念图；
图3是示出根据本发明第一实施例的CMOS图像传感器（成像器件）的配置示例的图；
图4是示出根据第一实施例的像素的电路配置的一个示例的图；
图5是图示根据第一实施例的存取过程的第一示例的图；
图6是图示根据第一实施例的存取过程的第二示例的图；
图7A到图7C是图示图6中的存取过程的更具体示例的图；
图8是示出根据本发明第二实施例的CMOS图像传感器（成像器件）的配置示例的图；
图9是用于说明根据第二实施例对于像素块的周期存取的图；
图10是示出根据图8中示出的第二实施例的芯片的一般图像的图；
图11是示出具有自参照（self-referring）功能的感测电路的一个示例的电路图；
图12A到图12F通过示例的方式表示用于说明使用具有图11中的自参照功能的感测电路参照图4中的像素的读取操作的示例的时序图；
图13是示出对应于使用内部放大二极管的第二实施例的像素块的配置示例的图；
图14是示出采用经由电容器的基于耦合电容的连接结构的CMOS图像传感器的横截面的一个示例的图；
图15是示出具有采用经由电容器的基于耦合电容的连接结构的CMOS图像传感器中的自参照功能的感测电路的一个示例的图；
图16是示出根据本发明第三实施例的CMOS图像传感器（成像器件）的配置示例的图；
图17是图示在图16中的电路中处于高亮度的成像数据处理的流程的图；
图18是图示在图16中的电路中处于低亮度的成像数据处理的流程的图；
图19A到图19D是示出第三实施例中的周期切换的概念的图；
图20是示出通过使用长周期时段和短周期时段的组合周期性地执行计数而改进成像的动态范围的示例的图；
图21是示出根据本发明的第四实施例的固态成像器件适于的相机系统的配置的一个示例的图。
具体实施方式
下面将参照附图描述本发明的优选实施例。
将以以下顺序给出描述。
1.根据本发明实施例的成像器件的特征的概述
2.第一实施例（成像器件的第一配置示例）
3.第二实施例（成像器件的第二配置示例）
4.第三实施例（成像器件的第三配置示例）
5.第四实施例（相机系统）
<1.根据本发明实施例的成像器件的特征的概述>
从快速并行读取的观点看，本发明的实施例实现作为使用光子计数的全数字图像传感器的成像器件（CMOS图像传感器）的最佳配置。
首先，每个像素输出代表在指定时段内光子输入的存在/不存在的电信号。感测电路在一帧时段中多次接收光子输入的存在/不存在的结果，并且对每个结果进行二元判决。成像器件通过判决结果的累积对每个像素生成灰度数据。
基于该基本配置，根据该模式的成像器件具有以下特性结构。
第一特性结构是使用不同半导体基底的像素和感测电路的层叠配置。分别以阵列形成像素和感测电路，将其层叠以实现快速并行读取而不牺牲孔径数。
第二特性结构是用于累积判决结果的多个感测电路和计数电路的分级排列，使得感测电路共享计数电路。多个感测电路共享计数电路可以确保电路规模和处理速度的灵活优化。
第三特性结构是通过改变复位定时来调整曝光时间的功能。通过改变复位定时而不是读取定时来调整曝光时间，从而实现用于随后的传送处理的灵活流水线。
第四特性结构是像素、感测电路和计数电路的分级排列。多个像素共享感测电路、以及周期存取使得可以处理更小的像素，同时确保曝光时间。此外，多个感测电路共享计数电路可以确保电路规模和处理速度的灵活优化。
第五特性结构是使用自参照功能的感测，以便实现像素的每个光子的检测。从像素读取复位电平和信号电平，并且将其中之一添加有偏置的两个电平相互比较以执行二元判决。这消除了复位电平的逐像素的变化。
采用上述结构的模式可以提供具有光子计数能力，而不牺牲像素的孔径数的成像器件，并且可以完全消除源自模拟信号处理并且在图像传感器中通常将不可避免的随机噪声和固定噪声。此时，仅每个像素的照片拍摄噪声和暗电流保留，因此实现了非常高的S/N比，这确保清楚的灰度图像的生成。
因为可以在像素下排列感测电路等，并且不需要复杂的模拟电路，所以芯片大部分由像素阵列单独占据，使得可以有助于芯片成本的降低。
此外，通过增加用于形成一帧的采样数或在组合的不同曝光时间执行采样操作，可以显著地扩展动态范围而不改变像素。
即使使用不同基底层叠像素和感测电路，从像素到感测电路的输出不需要具有模拟输出的精度，使得信号布线的阻抗和寄生电容中的变化不作为噪声产生影响。
此外，使用自参照功能的数字读取显著地改进了判决精度。
以下详述作为根据具有前述特征的模式的成像器件的CMOS图像传感器。
<2.第一实施例>
图3是示出根据本发明的第一实施例的CMOS图像传感器（成像器件）100的配置示例的图。
[一般配置的概述]
CMOS图像传感器100具有像素阵列部分110、感测电路部分120、输出信号线组130、传送线组140、以及判决结果IC部分150。
像素阵列部分110具有在行方向和列方向以矩阵形式布置的多个数字像素DPX。
每个数字像素DPX具有光电转换器件，并且具有根据输入光子输出电信号的功能。
像素阵列部分110例如形成在第一半导体基底SUB1上。
感测电路部分120形成在不同于第一半导体基底SUB1的第二半导体基底SUB2上。
感测电路部分120具有例如与像素阵列部分110中的像素DPX的矩阵一一对应地在行方向和列方向以矩阵形式布置的多个感测电路121。
每个感测电路121具有在从各个数字像素DPX接收信号时，进行对于预定时段是否存在到各个数字像素DPX的光子输入的二元判决的功能。
第一半导体基底SUB1和第二半导体基底SUB2层叠。
例如，以这样的方式执行层叠，使得在第一半导体基底SUB1上形成的多个数字像素DPX一对一地面对在第二半导体基底SUB2上形成的多个感测电路121。相对的像素DPX和感测电路121通过输出信号线组130中的每条输出信号线131连接。
在图3的示例中，位于第0行和第0列的像素DPX-00的输出端通过输出信号线131-00连接到位于第0行和第0列的感测电路121-00的输入端。位于第0行和第1列的像素DPX-01的输出端通过输出信号线131-01连接到位于第0行和第1列的感测电路121-01的输入端。
位于第1行和第0列的像素DPX-10的输出端通过输出信号线131-10连接到位于第1行和第0列的感测电路121-10的输入端。位于第1行和第1列的像素DPX-11的输出端通过输出信号线131-11连接到位于第1行和第1列的感测电路121-11的输入端。
位于其它行和列的像素和感测电路类似地连接，尽管没有图示。
位于相同行的感测电路部分120中的感测电路121的输出端连接到公共传送线141。
在图3的示例中，位于第0行的感测电路121-00、121-01、……的输出端连接到传送线141-0。
位于第1行的感测电路121-10、121-11、……的输出端连接到传送线141-1。对于第二和随后行进行类似的连接，尽管没有图示。
判决结果IC部分150具有逐像素地多次累积来自感测电路121的判决结果以生成具有灰度的二维成像数据的功能。
判决结果IC部分150具有与感测电路部分120中的感测电路121的行排列相关联的判决结果IC151-0、151-1……。
换句话说，判决结果IC151-0连接到位于第0行的感测电路121-00、121-01、……连接到的传送线141-0。
判决结果IC151-1连接到位于第1行的感测电路121-10、121-11、……连接到的传送线141-1。
判决结果IC151-0具有保持沿着传送线141-0传送的判决值的寄存器152-0、计数寄存器152-0中保持的值的计数电路153-0、以及存储来自计数电路153-0的计数结果的存储器154-0。
判决结果IC151-1具有保持沿着传送线141-1传送的判决值的寄存器152-1、计数寄存器152-1中保持的值的计数电路153-1、以及存储来自计数电路153-1的计数结果的存储器154-1。
根据本实施例，判决结果IC151-0的计数电路153-0由多个感测电路121-00、121-01、……共享。
同样地，判决结果IC151-1的计数电路153-1由多个感测电路121-10、121-11、……共享。
[数字像素的功能]
如上所述，数字像素（下文中将简称为“像素”）DPX具有光电转换器件、并且输出根据输入光子的电信号。
作为成像器件的CMOS图像传感器100具有复位像素DPX的功能和从像素DPX读取信号的功能，并且可以在任意定时执行复位功能和读取功能。
复位功能将像素DPX复位到没有输入光子的状态。每个像素DPX希望在其光接收表面具有透镜和滤色镜。
这样的像素的基本功能类似于普通像素的基本功能，除了像素DPX的输出不需要模拟值的精度和线性。
将描述数字像素的配置的一个示例。
图4是示出根据实施例的像素的电路配置的一个示例的图。
图4示出包括三个晶体管的像素电路的一个示例。
单个像素DPX具有光电二极管111、传送晶体管112、复位晶体管113、放大器晶体管114、存储节点115和浮置扩散（FD）节点116。
传送晶体管112的栅极电极连接到传送线117，并且复位晶体管113的栅极电极连接到复位线118。
放大器晶体管114具有连接到FD节点116的栅极电极，以及连接到输出信号线131的源极电极。
在单元像素DPX中，对于各像素输入到硅基底的光生成一对电子和空穴，电子通过光电二极管111存储在存储节点115。
当传送晶体管112在给定定时导通时，那些电子被传送到FD节点116以驱动放大器晶体管114的栅极。
结果，信号电荷变为到输出信号线131的信号以被读出。
输出信号线131可经由恒定电流源或电阻器元件接地以执行源极跟随器操作，或者可在读取之前暂时接地，然后回归（render）在浮置状态以输出由放大器晶体管114设置的电荷电平。
复位晶体管113与传送晶体管112并行地同时导通，以拉出光电二极管111中存储的电子到电源，使得将像素复位到电子存储之前的暗状态，即，复位到没有输入光子的状态。
像素的这种电路和操作机制类似于模拟像素的电路和操作机制，并且，像模拟像素的电路和操作机制一样，可以具有各种变化。
尽管模拟像素模拟地输出输入光子的总量，然而，数字像素数字地输出单个光子的输入的存在/不存在。
因此，模拟像素和数字像素的设计概念相互不同。
首先，数字像素需要为单个光子的输入生成足够大的电信号。
在具有如图4所示的放大器晶体管的像素电路中，例如，希望使得在构成源极跟随器的放大器晶体管114的输入节点116处的寄生电容尽可能小。
希望保持针对单个光子的输入的输出信号的幅度充分地大于放大器晶体管114的随机噪声。
因为数字像素的输出信号不需要模拟像素的精度、线性和操作范围，所以类似于数字电路所需的低电压可以用于源极跟随器的输入/输出电源。此外，光电二极管可需要最小的电荷存储容量。
根据本实施例的CMOS图像传感器100被配置为具有前述第一、第二和第三特性结构如下。
CMOS图像传感器100具有使用不同半导体基底层叠的像素阵列部分110和感测电路部分120。CMOS图像传感器100被以这样的方式配置，使得分别以阵列形成像素和感测电路，其层叠来实现快速并行读取而不牺牲孔径数。
CMOS图像传感器100被以这样的方式配置，使得多个感测电路共享计数电路以确保电路规模和处理速度的灵活优化。
CMOS图像传感器100被以这样的方式配置，以便具有通过改变复位定时调整曝光时间的功能。通过改变复位定时而不是读取定时来调整曝光时间，从而实现到随后传送处理的灵活流水线。
接下来，将描述根据第一实施例的CMOS图像传感器100的一般操作的概述。
例如，将所有像素DPX同时复位，并且每次在给定曝光时间之后的时间从其读取信号。
在曝光时段内输入到每个像素DPX的光子输入的存在/不存在被作为电信号输出到输出信号线131，并且在相应的感测电路121中经历二元判决。
感测电路121设置“1”作为当将光子输入到所选的像素时的判决值，并且设置“0”作为当光子没有被输入到所选的像素时的判决值，并且锁存判决值。
也就是说，因为来自像素DPX的输出信号经历二元判决作为根据本实施例的数字信号，如与图2所示的普通配置不同，这里不涉及AD转换器。此外，判决速度显著地快于AD转换器的速度。
将由感测电路121设置和锁定的判决值通过传送线141顺序传送到对于每行排列的寄存器152，并且经历使用计数电路153的计数处理。
可通过由如图1所示的开关将各个感测电路顺序连接到公共总线来实现传送，或者可通过使用移位寄存器实现传送。
在通过计数电路153执行的计数处理中，首先，将之前读出的像素数据从存储器154加载到计数电路153中。
当将“1”存储在寄存器152中时，将“1”加到计数值，而当将“0”存储在寄存器152中时，计数值不更新。
此后，将计数电路153的值写回存储器154中，这完成了对于一个像素的计数处理。
对于一行像素顺序执行该处理。在执行这样的计数处理的同时，对像素DPX执行下一复位和曝光。
例如，在一帧时段中将这样的数字读取执行1023次，并且到每个像素DPX的输入光子的计数的总数变为0或更大，及1023或更小。
因此，逐像素地生成10位灰度数据。
也就是说，CMOS图像传感器100操作为具有独特配置的阵列的光子计数器。
如上所述，将各个像素DPX布置在包括相关联的感测电路121的支撑电路上的不同半导体基底上。
在各个半导体基底上以阵列布置像素DPX和感测电路。例如，像素DPX和感测电路121被分别形成在分离的半导体晶片上，其又粘附在一起以实现半导体基底的层叠配置。
此外，希望用于要复位或经历数据读出的像素DPX的驱动电路的至少一些形成在与形成像素DPX相同的第一半导体基底SUB1上。
该配置可以并行地确保快速像素存取和快速计数，使得可以在一帧时段中执行前述数据的多获取。
例如，各个像素同时执行复位和读取，并且在各个行中同时执行数据传送和计数。
[存取过程]
接下来，将描述根据本实施例的存取过程。
图5是图示根据第一实施例的存取过程的第一示例的图。
在图5中，RST代表复位，RXP代表曝光，并且RD代表读取。此外，TRF代表传送处理，并且CNT代表计数处理。
在图5中的示例中，例如，当在其期间执行1023次读取的一帧时段是1/30秒时，读取RD的一个周期是大约32微秒。
在该时段中，对像素DPX执行复位RST和读取RD，并且从复位RST到读取RD的持续时间是曝光EXP的时段。
在以流水线方式执行曝光EXP和传送处理TRF和计数处理CNT时，在读取RD中已经锁存在感测电路121中的判决值被传送到要计数的寄存器152。
也就是说，在周期CYL1中已经锁存在感测电路121中的判决值被在行方向传送并且顺序计数时，像素在周期CYL2中经历复位RST，并且初始化曝光EXP。
CMOS图像传感器100具有通过在保持周期时段恒定的同时，改变复位RST控制有效曝光时间以调整灵敏度的调整功能。
例如，尽管成像亮的被摄体时可在曝光时段中输入两个或多个光子，但是它们全部被计数为单个光子，导致少计（undercounting）。
在此情况下，复位定时应该被设置得更接近读取定时，以便缩短曝光时间，从而降低灵敏度。这可以在成像期间容易地调整灵敏度而不影响其他电路操作。
例如，成像系统将所有有效像素的计数值平均，并且当平均计数值超过给定值时改变成像器件的复位定时以缩短曝光时间。另一方面，当平均计数值低于给定值时，成像系统延长曝光时间。
容易安装这样的功能，使得可以通过使用二元搜索的算法等自动设置最佳曝光时间。
当存在大量像素时，需要以高速执行水平传送和计数处理，然而可以通过使用多个计数器在多个信道中执行每行的传送来进行抑制。
尽管希望在与形成感测电路部分120的感测电路121相同的基底上形成计数电路153和存储器154，但是它们可被层叠地布置在感测电路部分120之下的第三半导体基底上。
例如，考虑功耗和噪声，像素阵列部分110可被分为多个像素块，使得逐块地对每行执行像素读取操作和传送操作。
尽管在前述实施例中执行1023次采样以生成10位灰度，但是可以通过增加采样动作的数目来扩大动态范围而不改变像素。
例如，当采样数目被设为16383时（大约前述数目的16倍），一个周期是2微秒。
如果该周期时段完全用于曝光，则可以以如普通进行的相同方式计数低亮度模式中的光子数，并且高亮度模式中的光子数也可以被精确计数直到普通模式中光子数的16倍。那些数目被表示为14位灰度数据。
可替代地，可通过在提供的不同类型的曝光时段的情况下获取数据来有效地改进动态范围。
图6是图示根据第一实施例的存取过程的第二示例的图。
图6示出图5中的存取过程演化的示例。
在该示例中，改变复位定时以提供两个曝光时段，第一曝光EXP1和第二曝光EXP2，其交替重复以获取数据。
这种技术的演化使用确保以较少的采样动作在宽动态范围中成像，使得可以减少系统上的负荷。
图7A到图7C是图示图6中的存取过程的更具体示例的图。
在图7A到图7C的每个具体示例中，假设第一曝光EXP1具有第二曝光EXP2的曝光时间的8倍的曝光时间。
在图7A的示例中，在第一曝光EXP1和第二曝光EXP2的每个中执行511次数据获取，并且数据在两个存储器（第一存储器MEM1和第二存储器MEM2）中单独计数和存储。511个计数提供9位灰度。
其第一曝光EXP1中的计数超过给定值的像素被视为具有到其的强光输入，使得使用第二曝光EXP2中的计数值。
在此情况下，例如，输出被设为具有12位灰度，并且对其使用第二曝光EXP2中的计数值的像素移位3位，以便为输出的8倍大。
可替代地，输出可以被构造为具有9位灰度和指示曝光的选择的1位标记，以便减少输出位的数目。
在图7B中的示例中，为了增加暗的被摄体的成像灵敏度，在长曝光中数据获取的数目被设为比在短曝光中数据获取的数目更大。
例如，对于第一曝光EXP1中的每4个数据获取重复插入第二曝光EXP2中的单个数据获取。因此，在第一曝光EXP1中获取数据1023次，并且在第二曝光EXP2中获取数据255次。
例如，当第二曝光EXP2中的计数用作输出时，考虑曝光的数目，将输出移位5位，以便为输出的32倍大。
此时，输出最大可以具有13位灰度。可替代地，输出可以被构造为具有10位灰度和指示曝光的选择的1位标记。
在图7C的示例中，为了节约存储器，首先在第一曝光EXP1中获取测试数据127次，然后在第一曝光EXP1和第二曝光EXP2每个中交替获取数据512次。
其第一曝光EXP1中的计数在前127次数据获取中超过给定值的像素被视为具有到其的强光输入，使得设置标记。当完成测试数据的获取时，除了该标记，存储器中的计数值被清除一次。对于具有设置的标记的像素，之后仅计数第二曝光EXP2中的数据并且存储在存储器中。
对于没有设置的标记的像素，仅计数第一曝光EXP1中的数据并且存储在存储器中。需要用于每像素的计数操作的存储器是除了9位灰度外还具有标记的一个10位存储器。
要注意的是，当选择第一曝光EXP1时，测试之后可以增加存储器的灰度，而不是清除存储器。
通过改变复位定时提供多组曝光时段，并且在每个曝光时段中读取数据多次以便以以上方式生成成像数据，使得可以在宽动态范围上执行成像，该宽动态范围处理具有包括亮部分和暗部分两者的高对比度的被摄体。
尽管在前述示例中使用两个类型的曝光时段，但是三个或更多类型的曝光时段可用于提供对合成算法的多种修改。
希望在短曝光时段中的输入光子的数目基本用于具有高亮度的像素的情况下，合成成像数据，同时在长曝光时段中的输入光子的数目一般用于具有低亮度的像素。可替代地，可输出多个类型的曝光中的计数值，并且在使用位于随后级的DSP芯片等的图像处理时执行数据合成。
尽管通过现有图像传感器部分地执行具有变化的曝光时间的成像数据的合成，但是在一帧时间的间隔执行以两种曝光时间的数据获取，这导致如动态被摄体被以不自然的颜色着色之类的问题。
在一帧时段中多次交替执行两个数据的获取的本方案没有这样的问题。
更一般地，希望具有周期曝光时间的数据获取应该被执行多次，并且应该合成获取结果以生成图像数据。
<3.第二实施例>
图8是示出根据本发明第二实施例的CMOS图像传感器（成像器件）的配置示例的图。
在根据第一实施例的CMOS图像传感器100中，各个像素DPX一一对应于感测电路121。
然而，像素DPX和感测电路121所需的空间应该不必相同。
此外，在两个基底层叠的情况下，可将尺寸上大的计数电路和存储器布置在像素阵列区域外部，在该像素阵列区域中来自每个感测电路121的数据的快速和长距离传送是必要的，并且很可能受布局的限制。
根据第二实施例的CMOS图像传感器100A通过允许多个像素共享单个感测电路为上面的问题提供灵活的解决方案。
在CMOS图像传感器100A中，像素阵列部分110A具有在行方向和列方向上以矩阵形式布置的多个像素DPX。
同一列中的多个像素DPX和选择电路形成像素块160-0、160-1、160-2、160-3、……。
CMOS图像传感器100A包括行驱动电路170和行控制线180，以驱动像素阵列部分110A中的像素DPX输出像素DPX的电信号到输出信号线131。
CMOS图像传感器100A包括电路块200，其对通过输出信号线131传送的电信号执行二元判决，并且逐像素地多次累积判决结果以生成具有灰度的二维成像数据。
电路块200具有在其中提供的感测电路部分120A和判决结果IC部分150A。
感测电路部分120A具有对应于像素块160-0、160-1、160-2、160-3、……布置的感测电路121-0、121-1、121-2、121-3、……。
感测电路121-0使其输入端连接到输出信号线131-0，形成像素块160-0的所有像素DPX-00、DPX-10、……、DPX-150的输出端共同连接到输出信号线131-0。
也就是说，像素DPX-00、DPX-10、……、DPX-150共享单个感测电路121-0。
感测电路121-1使其输入端连接到输出信号线131-1，形成像素块160-1的所有像素DPX-01、DPX-11、……、DPX-151的输出端共同连接到输出信号线131-1。
也就是说，像素DPX-01、DPX-11、……、DPX-151共享单个感测电路121-1。
感测电路121-2使其输入端连接到输出信号线131-2，形成像素块160-2的所有像素DPX-02、DPX-12、……、DPX-152的输出端共同连接到输出信号线131-2。
也就是说，像素DPX-02、DPX-12、……、DPX-152共享单个感测电路121-2。
感测电路121-3使其输入端连接到输出信号线131-3，形成像素块160-3的所有像素DPX-03、DPX-13、……、DPX-153的输出端共同连接到输出信号线131-3。
也就是说，像素DPX-03、DPX-13、……、DPX-153共享单个感测电路121-3。
对于其他像素块（未示出），以这样的方式在感测电路部分120A中布置感测电路，使得每个感测电路由多个像素共享。
判决结果IC部分150A具有将来自感测电路121-0到121-3的判决结果逐像素地多次累积以生成具有灰度的二维成像数据的能力。
判决结果IC部分150A具有寄存器152A-0到152A-3、选择电路155、计数电路153A和存储器154A。
寄存器152A-0到152A-3保持已经通过传送线141A-0到141A-3传送的各个感测电路121-0到121-3中的判决值。
选择电路155顺序选择寄存器152A-0到152A-3的输出，以便将寄存器152A-0到152A-3中保持的判决值提供到计数电路153A。
计数电路153A对来自多个像素（该实施例中的4个像素）的判决值顺序执行计数处理，并且将每个像素的计数结果存储在存储器154A中，其中已经选择了该多个像素以读出并且已经经由选择电路155提供了该多个像素。
将关于之前读出的像素的数据从存储器154A加载到计数电路153A中。
根据第二实施例的判决结果IC部分150A具有由多个寄存器152A-0到152A-3共享的单个计数电路153A。
换句话说，根据第二实施例的CMOS图像传感器100A允许多个感测电路121A-0到121A-3共享计数电路153A。
根据本实施例的CMOS图像传感器100A被配置为包括前述第四特性结构。
也就是说，以这样的方式配置CMOS图像传感器100A，使得多个像素共享感测电路，并且周期性地存取以确保曝光时间和处理更小的像素。
此外，以这样的方式配置CMOS图像传感器100A，使得多个感测电路共享计数电路，以实现电路规模和处理速度的灵活优化。
接下来，将描述根据第二实施例的CMOS图像传感器100A的一般操作的概述。
如上所述，像素块160（160-0、160-1、160-2、160-3、……）被配置为包括16个数字像素DPX和选择电路。选择电路选择像素之一，并且复位或从所选的像素读取数据。
在该实施例中，根据由行驱动电路170驱动的行控制线181选择像素块160中的一个像素。
在读取时，将到所选的像素的光子输入的存在/不存在作为电信号输出到输出信号线131（131-0、131-1、131-2、131-3、……），其依次经历感测电路121A（121A-0、121A-1、121A-2、121A-3、……）中的二元判决。
例如，感测电路121A（121A-0、121A-1、121A-2、121A-3）设置“1”作为当将光子输入到所选的像素时的判决值，并且设置“0”作为当光子没有被输入到所选的像素时的判决值，并且锁存判决值。
将感测电路121A（121A-0、121A-1、121A-2、121A-3、……）中的判决值首先传送到寄存器152A（152A-0、152A-1、152A-2、152A-3）。
计数电路153A由4个像素块160-0到160-3共享，并且对来自经由选择电路155选择和读取的行中的4个像素的数据顺序执行计数处理。
然后，将每个像素的计数结果存储在存储器154A中。
也就是说，将之前读取的像素的数据从存储器154A加载入计数电路153A中。
当将“1”存储在寄存器152A（152A-0、152A-1、152A-2、152A-3）中时，计数值递增“1”，当“0”存储在其中时，不更新计数值。
此后，将计数电路153A的值写回到存储器154A中，这完成对于一个像素的计数处理。对4个像素顺序执行该处理。
在执行这样的计数处理的同时，像素块160（160-0、160-1、160-2、160-3）和感测电路121A（121A-0、121A-1、121A-2、121A-3）可以并行地对下一行进行数据读取和判决。
例如，在一帧时段中执行这样的数字读取1023次，以便为每个像素生成10位灰度数据。
此时，计数电路153A具有10位的大小，并且因为16×4像素中的每个具有10位数据，因此存储器154A具有640位的容量。
也就是说，CMOS图像传感器100A操作为具有独特配置的阵列的光子计数器。
在该配置的情况下，当像素阵列的行数是一个块中的行数，并且仅在列方向布置各块时，可以在同一半导体基底上形成所有的电路。
然而，当成像器件具有多个像素时，希望像素块160-0、160-1、160-2、160-3应该层叠地形成在包括各个感测电路121A-0、121A-1、121A-2、121A-3的支撑电路上的不同半导体基底上。
然后，希望包括像素块160-0、160-1、160-2、160-3的像素阵列部分110A和感测电路121A-0、121A-1、121A-2、121A-3应该被以阵列分别布置在不同半导体基底上。
换句话说，希望包括像素块160-0、160-1、160-2、160-3的像素阵列部分110A和包括感测电路121A-0、121A-1、121A-2、121A-3的感测电路部分120A应该被以阵列分别布置在不同半导体基底上。
还希望感测电路部分120A应该被作为每个包括计数电路153A和存储器154A的电路块200而形成在基底上，并且以阵列布置。可替代地，存储器154A可以被层叠地布置在感测电路之下的第三半导体基底上。
接下来，下面将描述根据第二实施例的对像素块的周期存取。
图9是用于说明根据第二实施例的对像素块的周期存取的图。
这里假设当所有的以阵列排列的像素块近似并行操作时，对各个像素的存取由对单个像素块的存取代表，而无论在成像器件中提供多少像素。
顺序和周期性地存取每个像素块160（160-0、160-1、160-2、160-3、……）中包括的16个像素。
给定在对于每个像素执行1023次读取期间帧速率是1/30秒，则块处理的一个周期是大约32微秒，在此期间需要完成16个像素的读取。
图9中沿着水平轴的时间部分代表分配给对块中的每个像素的存取的时间t，并且其具有2微秒的最大宽度。
因为从每个像素的数据读取和对数据的判决是类似于从半导体存储器的读取的简单操作，所以时间宽度具有足够的余量。
在上面的周期存取中，周期性地执行各个像素DPX的复位RST和读取RD。
在此情况下，尽管存取定时逐像素不同，但是从复位RST到读取RD的曝光EXP的实际时间对于所有像素是统一的。
可以通过改变周期范围内的复位RST的定时来改变曝光时间，使得可以调整灵敏度而不影响其他电路操作。
例如，如果对于每个像素DPX的复位RST被设为紧接在之前读取RD之后（在读取所属的同一时间部分中），则曝光时间变为最大以处理具有低亮度的被摄体的成像。
另一方面，如果复位RST被设为紧接在读取RD之前（在读取之前一个的时间部分中），则曝光时间变为最小以处理具有高亮度的被摄体的成像。可替代地，如果复位定时被设为在同一时间部分中在若干等级上可变，则可以更自由地选择曝光时间。
计数处理CNT跟随读取RD，并且并行地初始化下一个像素的读取。
例如，在时间t4，读取4号像素，并且复位1号像素。与该操作并行地，对3号像素执行计数处理。
尽管在该实施例中以时分方式串行执行4号像素的读取和1号像素的复位，但是如图4所示在其中提供有独立复位机制的像素的读取和复位两者可以在驱动两条行控制线的情况下同时并行执行。
根据第二实施例，在通过改变设置定时设置不同的曝光时间的情况下，可以多次执行数据获取，并且使用数据获取生成成像的数据。
具体地，需要根据已经在第一实施例的前述描述中描述的图7A到图7C中示出的方案执行数据获取，使得可以在与具有高对比度的被摄体的成像兼容的宽动态范围中成像。
如上所述，第二实施例具有分级结构，其中多个像素DPX共享感测电路121A（121A-0、121A-1、121A-2、121A-3）和寄存器152A（152A-0、152A-1、152A-2、152A-3），并且多个感测电路121A（121A-0、121A-1、121A-2、121A-3）共享计数电路153A。
通过各个电路的上述存取时间和占用空间之间的关系来优化以什么比率共享那些电路。
例如，因为在该实施例中一个像素的存取时间具有足够的容限，所以更大数目的像素可共享感测电路，或者更大数目的感测电路可共享计数电路。
图10是示出根据图8中示出的第二实施例的芯片的一般图像的图。
在图10中的示例中，在半导体基底SUB2A上以阵列布置多个电路块200。
以阵列布置多个电路块200。
在半导体基底SUB2A上形成控制多个电路块200的控制电路210、用于解多路复用电路块200的输出的解多路复用器（DEMUX）220、寄存器230、传送线240、以及输出电路250。
在图10中，来自包括多个像素DPX和选择电路的像素块160的输出数据在感测电路121A-0中经历判决，然后被传送到寄存器152A。
多个寄存器152A-0到152A-3经由选择电路155共享计数电路153A，并且将计数结果存储在例如作为动态RAM（DRAM）的存储器154A中。
在半导体基底SUB2A上以阵列布置电路块200，并且每次并行操作以对来自每个电路块200中选择的像素的数据进行判决，并且计数输入光子的数目。
通过为每行布置的控制电路210，对在行方向布置的电路块200一起执行到电路块200的基于定时的数据提供和存储器154A的行驱动。
在半导体基底SUB2A上层叠的不同半导体基底SUB2B上以阵列布置电路块200。
希望电路块200以及对应于其的一组像素块160应该被以相同的间距布置，使得各个像素块160和各自的感测电路适当地连接。
当完成对于一帧的计数时，存储在存储器154A中的计数结果被每次以像素阵列的一行为单位经由解复用器220锁存在寄存器组230中的寄存器231中。
当输出形成帧的所有行的数据时，完成对于一帧的处理。
该输出模式与逐行地顺序输出帧数据的普通成像器件的输出模式兼容。
当驱动所有像素以平滑地成像被摄体为动态图像时，希望具有两个存储器154A用于计数和输出操作，并且具有用于整体上的所有像素中的两帧像素的存储器。
在此情况下，使用两个存储器，逐帧地从一个交替切换到另一个，使得在一个存储器用于计数操作的同时，另一个用于输出操作。
可替代地，用于一帧的存储器可被分为两组，奇数行和偶数行，并且可执行行间操作以便从偶数行输出数据，同时曝光和计数奇数行中的像素，并且从奇数行输出数据，同时曝光和计数偶数行中的像素。
可存在这样的情况，希望根据成像器件的应用减少要输出的数据量。例如，来自所有有效像素的成像数据用于静态图像，同时常常希望减少像素的数目以减少用于动态图像的数据量。
为了处理这种情况，一些成像器件具有将多个像素的数据相加，并且将该数据输出为用于一个像素的数据的能力。通常用单独提供的加法器执行这种相加，这从而增加了电路占用空间。
根据本实施例，通过对比的方式，存储器中的存储位置由共享计数电路的多个像素共享，使得可以非常容易地和灵活地执行像素数据的相加。
例如，根据图3中示出的第一实施例，允许至少在行方向共享计数电路153的多个像素共享存储器154中的存储位置，以可以添加来自像素的数据。
替代地，根据如图8所示的第二实施例，允许共享计数电路153A的多个像素共享存储器154A中的存储位置，以可以实现在行方向和在列方向上两者的像素数据的灵活相加。
在执行这种相加时，例如，在4个像素的数据相加的情况下，节约使用的存储器的量变为1/4。
因此，当所有像素用于静态图像并且对于动态图像将像素数据相加时，图10中的整个存储器154A需要是整个像素中一帧的像素。
一帧完全用于静态图像，然而，对于动态图像，在相加中减少存储器并且分为两个存储器，其用于逐帧地从一个交替切换到另一个，以用于计数操作和输出操作。
可以仅通过改变在存取存储器时要选择的地址实现那些操作中的任何操作，并且可以容易地控制。
根据本实施例，直接输出在存储器154、154A中存储的计数的数据。可以逐像素地随机存取那些存储器中的数据作为帧存储器的数据，使得可将如DSP之类的图像处理电路进一步安装在半导体基底SUB2、STB2A上以执行图像处理，如缺陷的校正、解马赛克（de-mosaic）操作和压缩。
此外，多个像素的数据的相加具有这样的优点，在其数据要相加的一组像素被视为单个光接收单元的情况下，可以改进其输出的动态范围。例如，当对于每个像素执行10位计数时，4个像素的相加数据的输出将具有12位。
可以根据应用灵活地执行该相加；可以为共享计数器的每个像素组相加以二维阵列排列的像素数据，并且还可以在输出级提供加法器，以便在输出数据时将像素组的数据相加。
执行这样的逐步相加便利了所有像素的相加，使得像素可以用作单个光子计数器。在此情形下，光子计数器将具有根据像素的数目的巨大动态范围。
如上所述，该实施例中要使用的每个数字像素具有光电转换器件，以及根据光子输入输出电信号的功能，并且例如配置为如图4所示。
在从数字像素读取数据时，希望在感测模式中提供以下自参照功能，以便消除从一个像素到另一个的输出的变化。
也就是说，从像素读取复位状态下的输出和曝光之后的信号输出，并且感测电路在将给定偏置添加到两个输出之一的的情况下相互比较两个输出，以便进行二元判决。
图11是示出具有自参照功能的感测电路的一个示例的电路图。
图11中的感测电路121B具有开关SW121、SW122、SW123、电容器C121、C122、反相器IV121、IV122、以及用于偏置信号OFFSET的提供线L121。
开关SW121具有连接到电容器C121的第一端子以及电容器C122的第一端子的端子a，以及连接到端子SIG的端子b，端子SIG连接到输出信号线。
电容器C121的第二端子连接到反相器IV121的输入端子、开关SW122的端子a、以及开关SW123的端子a。
反相器IV121的输出端子连接到反相器IV122的输入端子和开关SW122的端子b。
反相器IV122的输出端子连接到开关SW123的端子b和输出端子SAOUT。
通过示例方式，将参照图4中的像素描述使用具有如图11所示的自参照功能的感测电路的读取操作的示例。
通过示例方式，图12A到图12F表示用于参照图4中的像素说明使用具有如图11所示的自参照功能的感测电路的读取操作的示例的时序图。
图12A示出要施加到图4中的复位线118的复位脉冲RESET，并且图12B示出要施加到图4中的传送线117的读取脉冲READ。
图12C示出开关SW121的ON/OFF（导通/断开）状态，图12D示出开关SW122的ON/OFF状态，图12E示出开关SW123的ON/OFF状态，并且图12F示出偏置信号OFFSET。
首先，开关SW121和开关SW122被设为导通（ON），以便施加复位脉冲RESET到复位线118，并且读取复位状态下的像素输出到输入端子SIG上。
接下来，开关SW122被设为断开（OFF），以保持复位输出。
然后，将脉冲READ施加到传送线117，用于像素DPX输入代表曝光结果的信号输出到端子SIG，从而设置开关SW121断开。
在该时段期间，偏置信号OFFSET输入保持0V。
接下来，偏置信号OFFSET的电平稍稍增加以经由电容器C122添加偏置电势到读取信号。
结果，将复位状态下的像素输出和具有添加到读取信号的微小偏置的输出相互比较。
当将光子输入到图4中的像素时，后面的信号在电势上低于前面的信号，使得将“0”输出到输出端子SAOUT。
当光子没有被输入到像素时，获得相反的比较结果，使得将“1”输出到输出端子SAOUT。
最终，开关SW123被设为导通以便锁存判决结果。
该自参照功能可以为每个像素消除源自放大器晶体管114的阈值变化等的固定噪声，并且即使对微小信号也确保精确的二元判决。此外，在以上序列中还消除源于复位的kTC噪声。
即使在模拟信号的AD转换的相关双重采样（CDS）中也可以预期类似的效果。
要注意的是，因为两个读取和判决所需的时段在二元判决感测中总是恒定，所以可以减小由像素的放大器晶体管和感测电路本身生成的热噪声或闪烁噪声的影响如下。
因为大部分低频带噪声也出现（叠加）在两个读取中，所以可以消除该影响，对于高频带噪声的灵敏度可以由感测电路的电容负载限制。
因此，可以通过将电容负载尽可能大地设置在可精确感测的范围中，来最小化有影响的噪声的频带。
在AD转换中的相关双重采样中，转换所需的时段通常根据信号的电平和位数而不同，并且不可避免地受宽噪声频带的影响。
感测电路不限于该示例，并且可以被修改为比较添加有偏置的复位信号与读取信号，以便进行判决。
替代地，预先获取读取信号，其后复位像素，然后获取复位信号，并且在将偏置添加到读取信号和复位信号之一的情况下将读取信号和复位信号相互比较。在此情形下，尽管不能消除kTC噪声，但是可以消除源自基于像素变化的固定噪声等，使得此修改具有通常可适于任何像素配置的优点。
即使在安装自参照功能的情况下，感测电路也比普通AD转换器具有相对更少的组件，并且不需要大的占用空间。
在实现数字像素的情况下，有效选项是使用内部放大型光电二极管。
作为内部放大型光电二极管，例如，加速电场中一对光电转换的电子和空穴以导致雪崩放大的雪崩光电二极管（APD）是已知的。
在此情况下，可以使用如图4所示的像素电路，但是当自放大光电二极管用于获取足够大信号时，像素不需要放大器晶体管。
图13是示出对应于使用内部放大二极管的第二实施例的像素块的配置示例的图。
通过仅仅内部放大光电晶体管111C和与其相关联的传送（选择）晶体管112C的组形成像素块160C。
也就是说，仅通过内部放大光电晶体管111C和与其相关联的传送（选择）晶体管112C形成该示例中的像素DPXC。同一行中的各个像素DPXC的传送晶体管112C的栅极电极连接到公共传送线117C。每个像素块160C的多个像素的传送晶体管的源极或漏极连接到公共输出信号线131。
复位晶体管113C连接在每个输出信号线131和复位电势线LVRST之间。各个复位晶体管113C的栅极电极连接到公共复位线118C。
在该示例中，经由复位晶体管113C、输出信号线131和传送晶体管112C复位每个DPXC。
当像素块160C层叠在感测电路121C上时，复位晶体管113C可属于像素块160C的基底，或者可属于感测电路121C的基底。
在使用粘附的晶片作为半导体基底的层叠配置的情况下，根据之前描述的现有技术的制造方法，像素和像素块之间以及感测电路之间的信号连接被假设为经由导电焊盘电极的直接连接。
然而，不容易同时暴露抛光速度上不同的金属焊盘和绝缘膜，并且不容易同时抛光它们以提供粘附所需的高精度平面和保持粘附强度。
此外，在抛光期间或在粘附之前可改变焊盘表面，因此导致不适当的绝缘。当粘附不同芯片时，经由电极焊盘的高精度直接连接遇到类似困难。
同时，数字数据的传输不需要高精度，使得直接连接不必要，并且依靠经由电容器的耦合电容的方式就足以进行连接。
电容器的电容受源自电容器的尺寸、介电膜的厚度等的生产变化的影响，因此产生取决于每个电容器的信号电平的固有噪声。因此，模拟信号的传输导致许多困难。
然而，数字信号不导致这样的问题，并且如果组合有前述自参照功能，则甚至可以读出小数字信号。
图14是示出采用经由电容器的基于耦合电容的连接结构的CMOS图像传感器100D的横截面的一个示例的图。
在图14中的示例中，在半导体基底SUB1E上形成数字像素DPXE，使得由光电二极管111E生成的电子被经由传送晶体管112E传送到输出电极部分119。
在半导体基底SUB2E上形成感测电路121E，并且感测电路121E在输入电极部分122接收来自像素DPXE的输出信号。
在两个基底SUB1E和SUB2E的粘接表面BDS形成具有夹在其电极之间的高介电膜300的电容器CCP。像素DPXE的输出电极部分119和感测电路121E的输入电极部分122经由电容器CCP连接在一起。
在基底的粘附之后，在像素DPXE的光接收面形成滤色镜310和微透镜320。
这样的配置的使用可以允许图11中的自参照感测电路的部分由耦合电容器CCP替代，以便进一步简化电路。
图15是示出具有采用经由电容器的基于耦合电容的连接结构的CMOS图像传感器中的自参照功能的感测电路的一个示例的图。
与图11中的组件相同的图15中的感测电路的那些组件由相同的附图标记表示。
图15中的感测电路121E被配置为不具有图11中的感测电路121B的开关SW121和电容器C121。
如上面结合图11和图12所述，数字像素DPXE首先输出复位电平到输出电极部分119。
感测电路121E设置导通开关SW122，然后设置其断开以将经由耦合电容器（CCP）传送的复位电平信号保持在作为设置在浮置状态的节点的输入电荷部分122中。
也就是说，当将复位电平输入到输出电极部分119时，导致输入电极部分122达到反相器的阈值的电荷被存储在用作存储节点的输入电极部分122中。
此后，数字像素DPXE输出信号电平到输出电极部分119。
此外，将偏置信号OFFSET的电平略微移动到正电势侧，以便添加微小偏置到读取信号。结果，驱动反相器IV121、IV122以输出判决结果到输出端子SAOUT。
最终，设置开关SW123导通以锁存判决结果。
在此情况下，耦合电容器CCP可以被解释为感测电路的一部分。
还可以根据其中多个像素相对于单个感测电路的第二实施例，执行如参照图14和图15所述的通过电容器的耦合的信号传输。
在第二实施例中，从像素扩展的输出电荷部分119由像素块中的多个像素共享。
<4.第三实施例>
图16是示出根据本发明第三实施例的CMOS图像传感器（成像器件）的配置示例的图。
根据第三实施例的CMOS图像传感器100B具有在单位帧时段中多次重复执行在预定曝光时间中到像素的光子输入的存在/不存在的二元判决，并且累积判决结果以导出输入到光接收部分的光子量的功能。
CMOS图像传感器100B还具有根据单位周期时段的N倍（其中N是整数），在多个周期时段中可变地设置用于判决的周期时段的功能。
CMOS图像传感器100B还具有在长周期时段中以较少的判决得到在相同单位帧中输入的光子量的模式，以及在短周期时段中以许多的判决得到输入的光子量的模式。
CMOS图像传感器100B还具有在单位帧时段中多次周期性地重复包括短周期时段中的判决和长周期时段中的判决的多个判决，组合并累积判决结果以得到输入到光接收部分的光子量的功能。
换句话说，CMOS图像传感器100B具有使用时分光子计数设置成像器的曝光的最佳配置。
也就是说，尽管希望实际曝光时间更长以在低亮度的情况下获得曝光的足够灵敏度，但是不需要多判决计数。
为了在高亮度情况下获得高S/N比，计数的总数具有超过实际曝光时间的优先级。例如，即使当400纳秒用于如上所述的读取操作中时，如果用于判决的周期时间被设为1微秒，也可以确保总共16,666计数的最大值。
此时，可以确保至多帧时段的60%的曝光时间，这在高亮度情况下的成像中几乎没关系。
另一方面，在以低亮度成像时，用于判决的周期时间仅必需被设为例如4倍或4微秒，以便确保曝光时间是帧时段的90%。
改变用户判决的周期时段为N倍（N是整数）的功能的安装基本不需要改变电路的操作定时，除了设置读取和判决操作的执行频率为1/N。因此，控制是容易的，并且电路规模几乎不增加。
此外，可以在单位帧时段内重复一组在不同周期时间的多个判决，以便使得可以处理包括高亮度部分和低亮度部分的具有高对比度的被摄体的成像，并且确保用于低亮度部分的足够曝光时间。
根据第三实施例，如从上显而易见的，可以以时分光子计数来在以高亮度成像时增加判决计数的数目，以便确保用于照片拍摄噪声的高S/N比，并且此外确保用于低亮度部分的足够曝光时间。
此外，可以处理包括高亮度部分和低亮度部分的具有高对比度的被摄体的成像，动态被摄体的色偏移不出现，并且可以为低亮度部分确保足够的曝光时间。此外，在以低亮度成像时，可以显著地降低功耗。
以下将描述特定配置和功能。
图16是示出基于时分光子计数的成像器件的配置示例的图。
CMOS成像传感器100B包括像素阵列部分110B、感测电路部分120B、寄存器（锁存器）152B-0到152B-3、计数电路153B、存储器154B和选择器155B。
寄存器152B-0到152B-3、计数电路153B、存储器154B和选择器155B构成判决结果IC部分150B。
在CMOS成像传感器100B中，像素以这样的方式层叠在电路基底上，使得两个像素DPX1、DPX2共享单个感测电路121B和寄存器（锁存器）152B-0到152B-3。
此外，4个感测电路121B经由选择器155B共享计数电路153B和存储器154B。
对应于各个像素的计数数据被分别以不同地址存储在存储器154B中。
图17是图示在图16中的电路中处于高亮度的成像数据处理的流程的图。
在1微秒的单位周期中执行处理如下。
首先，在时间T0开始到像素DPX1中的电荷存储，并且在600纳秒之后，感测电路121B开始像素的读取以执行二元判决。
在单位周期的末尾，将判决数据存储到锁存器152B-0到152B-3。
在时间T1开始的下一周期中，再次开始到像素DPX1中的电荷存储，并且开始锁存器152B-0到152B-3中存储的数据的计数。
因为计数电路153B由4列共享，所以将各个列的像素中的锁存数据经由选择器155B顺序发送到计数电路153B，以便逐列地计数。
在用于像素DPX1的计数处理中，首先，在计数电路153B中设置来自存储器154B的相应计数数据，并且如果在锁存器152B-0到152B-3中锁存的值是“1”，则将计数值相加，但是如果锁存器152B-0到152B-3中锁存的值是“0”，则不更新。
此后，在存储器154B中的原始地址写回计数电路153B中的数据，这完成了对于像素DPX1的计数处理。
替代地，可仅当锁存器152B-0到152B-3中锁存的数据是“1”时执行上面的操作，并且在锁存数据是“0”时可不执行操作。
同时，在时间T1的相同定时，感测电路121B开始读取像素DPX2中存储的数据。
当以此方式重复处理流程时，感测电路121B、锁存器152B-0到152B-3、计数电路153B和存储器154B以流水线方式处理来自共享各组件的多个像素的数据。
给定此时一帧时段是1/60秒，可以进行等价于14位的超过16,300次计数，并且可以以高S/N比获取数据。
图18是图示在图16中的电路中处于低亮度的成像数据处理的流程的图。
从图17中示出的处理每一周期跳过读取处理和计数处理，并且在该时段期间保持数据存储。也就是说，用于每个像素的处理周期的长度加倍为2微秒。
此时，用于每个周期的曝光时间是最大1600纳秒，并且可以确保作为帧时段的80%的曝光时间。
给定一个帧时段是1/60秒，则计数的数目变为图2中处理的计数的大约一半。也就是说，保持的计数的数目变为超过等价于13位的8,190，这是足够作为用于低亮度的计数的数目。
图19A到图19D是示出第三实施例中的周期切换的概念的图。
在图19A到图19D中，阴影部分指示存储时段，并且变换部分指示读取时段。
通过从基本周期跳过读取处理和伴随读取处理的计数处理，可以容易地设置基本周期N倍的周期时段（其中N是整数）。
此时最大的计数数目是大约1/N。随着以此方式在以低亮度成像时根据需要延长周期时段，可以显著地降低功耗以及确保长时间的有效曝光时段。
可组合上面的周期性切换和通过复位像素的电子快门。
也就是说，尽管图17和图18中的存储时段示出了最大存储时段，但是可以通过在存储时段期间的任意定时复位像素精细地调整实质的存储时间。
周期性切换和复位像素的定时的调整的组合可以灵活地调整存储时间，因此确保在最佳曝光条件下的成像。
在实际成像系统中，系统首先判决被摄体的亮度，如在自动曝光中通常进行的。
然后，为以高亮度的成像采用短周期时段中的高频采样，并且为以低亮度的成像采用长周期时段中的低频采样。
在简单示例中，首先在短周期时段中开始成像，并且当单位帧时段中到屏幕中的像素的光子的平均数目等于或小于计数的总数的给定百分比时，模式转换到低亮度成像模式。
也就是说，随着计数的总数的减少，增加周期时段。可替代地，可在长周期时段中开始成像，并且模式可转换到高亮度成像模式。
图20是示出通过以长周期时段和短周期时段的组合周期性地执行计数，来改进成像的动态范围的示例的图。
在该示例中，在短周期CYC1执行采样4次，并且在周期CYC2中执行采样一次，周期CYC2是周期CYC1的4倍长。
例如，周期性地重复该采样处理以便在一个帧时段内在周期CYC1中执行采样4095次，并且在周期CYC2中执行采样1023次。用于每个周期中各个像素的计数值独立地存储在存储器中的不同地址。
在短周期CYC1中的采样中，可以在高亮度和低亮度时精确计数在采样中的总体存储时段期间输入到每个像素的光子数。
另一方面，在长周期CYC2中的采样中，在低亮度时基本精确地计数输入光子数，但是在高亮度时包括多个计数丢失。
例如，逐像素地合成输出如下。
当周期CYC2中的计数值等于或大于256时，该像素被判断为高亮度像素，并且例如通过将周期CYC1中的计数值乘以（CYC1和CYC2的总周期时间/CYC1的总存储时间）获得的值用作像素的输出值。
也就是说，仅从周期CYC1中的计数值生成输出。
另一方面，当周期CYC2中的计数值小于256时，该像素被判断为低亮度像素。
例如，作为像素的输出值，通过将周期CYC2中的计数值乘以（CYC2的总周期时间/CYC2的总存储时间）获得的值用作像素的输出值，与通过将周期CYC2中的计数值乘以（CYC2的总周期时间/CYC2的总存储时间）获得的值相加。然后输出相加的值。
也就是说，周期CYC1中的计数值和周期CYC2中的计数值都使用。
在此情况下，功耗是超过仅计数周期CYC1中光子数的情况下的功耗的60%，并且可以在短周期CYC1中计数输入到高亮度像素的光子数。
对于低亮度像素，可以获得更长的实际存储时间，并且因此可以使得灵敏度更高。
因此，即使当高亮度部分和低亮度部分在同一屏幕中存在时，也可以为每个像素选择最佳合成方案，因此确保具有较少噪声和宽动态范围的成像。
此外，因为在一帧时段内多次周期性地执行在两种周期中的采样，所以在每个周期中将结果平均，并且即使在成像运动被摄体时也不出现源自像素间采样时段的差的色偏移等。
例如，在优选高灵敏度和低亮度的情况下，可以增加在周期CYC2中的采样数，并且因此减少在周期CYC1中的采样数。在该情况下，实际存储时间变得更长。
如果实际存储时间足够长，则可以仅从周期CYC2中的计数值生成来自低亮度像素的输出。此时，仅从周期CYC1中的计数值生成来自高亮度像素的输出。
此外，可以使用组合的三种或多种周期执行成像。在合成来自不同周期时段中计数值的输出的方案中存在各种变化。
根据前述第一、第二和第三实施例的固态成像器件可以应用为用于数码相机和摄像机的成像器件。
<5.第四实施例>
图21是示出根据本发明的第四实施例的固态成像器件适用于的相机系统的配置的一个示例的图。
如图21所示，相机系统400具有成像器件410，根据本实施例的CMOS图像传感器（固态成像器件）100、100A可适用于该成像器件410。
相机系统400包括用于将输入光引导到成像器件410的像素区域的光学系统（形成被摄体的图像），例如，用于在成像面上形成输入光（成像光）的图像的透镜420。
相机系统400还包括驱动成像器件410的驱动电路（DRV）430，以及处理成像器件410的输出信号的信号处理电路（PRC）440。
驱动电路430具有定时发生器（未示出），以生成包括开始脉冲和时钟脉冲的各种定时信号以驱动成像器件410的内部电路，并且响应于预定定时信号驱动成像器件410。
信号处理电路440对成像器件410的输出信号执行预定信号处理。
将由信号处理电路440处理的图像信号记录在记录介质（如存储器）上。记录在记录介质上的图像信息由打印机等硬拷贝。由信号处理电路440处理的图像信号在由液晶显示器等形成的监视器上显示为动态图像。
如上所述，在用于数码相机等的成像器件中安装前述固态成像器件100、100A作为成像器件410，可以实现具有低功耗和高精度的相机。
本申请包含涉及分别于2009年8月28日和2010年4月13日向日本专利局提交的日本优先权专利申请JP2009-197986和JP-2010-092076中公开的主题，在此通过引用并入其全部内容。
本领域的技术人员应该理解，取决于设计要求和其它因素，可以出现各种修改、组合、部分组合和替换，只要它们在所附权利要求或其等价物的范围内。

Claims (11)

1.一种成像器件，包括：
具有像素的阵列的像素阵列部分，每个像素具有光电转换器件并且根据输入光子输出电信号；
具有多个感测电路的感测电路部分，每个感测电路在从像素接收到电信号时，做出关于在预定时段中是否存在输入到像素的光子的二元判决；以及
判决结果IC部分，包括
计数电路，其执行计数处理以累积来自所述感测电路的判决结果，
存储器，用于存储来自所述计数电路的、关于每个像素的计数结果，
其中，两个或多个像素共享每一个计数电路。
2.如权利要求1所述的成像器件，其中，所述像素阵列部分具有在其中形成的多个像素块，每个像素块包括多个像素和其选择装置，并且
所述感测电路部分具有与所述像素块相关联地排列在其中的独立感测电路。
3.如权利要求2所述的成像器件，其中，所述感测电路部分中的选择装置周期性地选择所述像素块中的每个像素，并且输出所选像素的信号到所述感测电路，并且
所述感测电路做出关于在从前一选择到当前选择的给定时段中光子是否被输入每个像素的判决。
4.如权利要求3所述的成像器件，具有
将每个像素复位到没有输入光子的状态的复位功能，以及
通过插入复位处理以在所述像素块中每个像素的选择性输出和下一选择性输出之间对于各个像素设置曝光时段恒定，来调整曝光时段的调整功能。
5.如权利要求1所述的成像器件，具有
将每个像素复位到没有输入光子的状态的复位功能，
其中，每个感测电路通过读取复位状态下的信号和曝光之后的读取信号，并且相互比较其中之一添加有偏置信号的信号，来执行二元判决。
6.如权利要求1所述的成像器件，其中，所述判决结果IC部分具有经由由像素共享的计数电路将多个像素的计数值相加的功能。
7.如权利要求1所述的成像器件，其中，所述第一半导体基底和所述第二半导体基底通过其抛光结合面的粘附而连接在一起，并且
来自像素或像素块的输出信号被经由在结合面形成的电容器传送到各个感测电路。
8.如权利要求1所述的成像器件，其中，所述感测电路部分具有在单位帧时段中多次重复执行二元判决并且累积判决结果以导出输入到光接收部分的光子量的功能，以及
根据单位周期时段的N倍在多个周期时段的范围内可变地设置判决的周期时段的功能，其中N是整数。
9.如权利要求8所述的成像器件，包括在长周期时段上以小数目的判决执行相同单位帧时段中输入的光子量的导出的模式，以及在短周期时段上以大数目的判决执行输入的光子量的导出的模式。
10.如权利要求8所述的成像器件，其中，在以低亮度成像时在长周期时段上做出小数目的判决，并且在以高亮度成像时在短周期时段上做出大数目的判决。
11.如权利要求9所述的成像器件，其中，在单位帧时段中进一步周期性地做出包括在短周期时段中的判决和在长周期时段中的判决的多个判决，组合并累积判决的结果以导出输入到光接收部分的光子量。
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