JP6705436B2 - 撮像素子および撮像装置 - Google Patents

Description

本発明は、撮像素子および撮像装置に関する。

複数の画素を有する撮像素子において、ＡＤコンバータを画素毎に配置する構成が知られている（例えば、特許文献１図２参照）。
特許文献１ 特許第４９２８６７４号公報

上述した撮像素子は、異なる露光時間のフレーム毎に画像を取得する。そして、各フレームの画像を組み合わせることで、ＡＤコンバータのダイナミックレンジを広くしている。このため、ＡＤコンバータの分解能を高くするには、フレーム数を多くしなければならない。しかし、フレーム毎に画像データを記憶しなければならないので、高分解能化は困難である。

本発明の第１の態様においては、入射光に応じて電荷を発生させる複数の光電変換部と、光電変換部毎に設けられた個別処理部とを備え、それぞれの個別処理部は、対応する光電変換部が発生した電荷の蓄積量が、予め定められた規定閾値を超えたことを検出する検出部と、蓄積量が規定閾値を超えた場合に、蓄積量をリセットするリセット部と、予め定められた規定期間内に、蓄積量が規定閾値を超えた回数を計数する計数部とを有する撮像素子を提供する。

本発明の第２の態様においては、第１の態様の撮像素子を備える撮像装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の実施形態に係る撮像素子１００の概要を示す図である。 個別処理部２１２の構成例を示すブロック図である。 図２に示した個別処理部２１２の動作例を示す図である。 個別処理部２１２の他の構成例を示すブロック図である。 撮像素子１００の断面の一例を示す図である。 個別処理部２１２の回路構成例を示す図である。 個別処理部２１２の他の回路構成例を示す図である。 個別処理部２１２の他の回路構成例を示す図である。 図８に示した個別処理部２１２の動作例を示す図である。 個別処理部２１２の他の回路構成例を示す図である。 個別処理部２１２の他の回路構成例を示す図である。 個別処理部２１２の他の回路構成例を示す図である。 本発明の実施形態に係る撮像装置５００の構成例を示すブロック図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る撮像素子１００の概要を示す図である。撮像素子１００は、被写体からの入射光に応じた画像データを生成する。撮像素子１００は、受光部２００および信号処理部２１０を備える。

受光部２００は、複数の光電変換部２０２を有する。本例の複数の光電変換部２０２は、行列方向に沿って配列される。それぞれの光電変換部２０２は、被写体からの入射光に応じて電荷を発生させる。光電変換部２０２は、フォトダイオード等の光電変換素子を有する。

信号処理部２１０は、それぞれの光電変換部２０２が発生した電荷量に応じた画素信号を生成する。信号処理部２１０は、複数の個別処理部２１２を有する。個別処理部２１２は、光電変換部２０２毎に設けられる。

それぞれの個別処理部２１２は、対応する光電変換部２０２が発生した電荷量に応じたデジタルの画素信号を生成する。複数の個別処理部２１２は、複数の光電変換部２０２が発生したアナログの電荷量を並行して読み出してよい。これにより、グローバルシャッタを実現できる。なお、入射光を電荷に変換する変換領域の面積を広げるべく、個別処理部２１２の少なくとも一部の構成要素は、光電変換部２０２とは異なる層に配置されることが好ましい。

図２は、個別処理部２１２の構成例を示すブロック図である。本例の個別処理部２１２は、検出部２１４、リセット部２１６、計数部２１８およびメモリ２２０を有する。光電変換部２０２が入射光を受光すると、入射光に応じて電荷が発生する。光電変換部２０２が発生した電荷は、光電変換部２０２等に蓄積される。

検出部２１４は、対応する光電変換部２０２における電荷の蓄積量が、予め定められた規定閾値を超えたことを検出する。本例の検出部２１４には、対応する光電変換部２０２における電荷の蓄積量を示す蓄積電圧Ｖｉｎと、当該規定閾値に応じた閾値電圧Ｖｔｈが入力される。本例の検出部２１４は、蓄積電圧Ｖｉｎが閾値電圧Ｖｔｈより小さくなった場合に、電荷の蓄積量が規定閾値を超えたと判定して検出信号を出力する。

リセット部２１６は、対応する光電変換部２０２における電荷の蓄積量が、当該規定閾値を超えた場合に、対応する光電変換部２０２における電荷の蓄積量をリセットする。本例のリセット部２１６は、検出部２１４から検出信号が入力された場合に、対応する光電変換部２０２における電荷の蓄積量をリセットする。例えばリセット部２１６は、対応する光電変換部２０２が発生した電荷を蓄積している領域を、基準電位に接続することで電荷の蓄積量をリセットする。リセット後においても、光電変換部２０２が発生する電荷により、電荷の蓄積量は再度増大する。つまり、電荷の蓄積量は、増大およびリセットが繰り返される。

計数部２１８は、予め定められた規定期間内に、対応する光電変換部２０２における電荷の蓄積量が規定閾値を超えた回数を計数する。本例の計数部２１８は、検出部２１４から検出信号が入力された回数を計数する。計数部２１８は、規定期間が終了した時点における計数値に関する情報を、対応する光電変換部２０２の画素信号としてメモリ２２０に記憶させる。メモリ２２０は、複数の個別処理部２１２に対して一つ設けられてもよい。

図３は、図２に示した個別処理部２１２の動作例を示す図である。図３において横軸は時間を示し、縦軸は蓄積電圧Ｖｉｎの強度を示す。本例において蓄積電圧Ｖｉｎは、蓄積された電荷量が増加するに従い減少する。

対応する光電変換部２０２に光が入射すると、電荷の蓄積が開始する（ｔ＝０）。光電変換部２０２が入射光を受光している間、蓄積電圧Ｖｉｎは、入射光の強度に応じた傾きで減少する。蓄積電圧Ｖｉｎが閾値電圧Ｖｔｈ以下になると（ｔ＝Ｔ１）、検出部２１４が検出信号を出力する。

リセット部２１６は、当該検出信号に応じて、対応する光電変換部２０２における電荷の蓄積量をリセットする。これにより、蓄積電圧Ｖｉｎは、所定の初期電圧にもどる。また、計数部２１８は、当該検出信号に応じて計数値をインクリメントする。

リセット部２１６によるリセット後、所定の時間が経過すると、蓄積電圧Ｖｉｎは所定のリセット電圧Ｖｒｓｔになる。そして、光電変換部２０２における入射光の強度に応じて、蓄積電圧Ｖｉｎが再度減少する。そして、蓄積電圧Ｖｉｎが閾値電圧Ｖｔｈ以下になると検出部２１４が検出信号を出力する。このような動作を、電荷の蓄積開始から、予め定められた規定期間が経過するまで（ｔ＝０〜Ｔｍ）繰り返す。予め定められた規定期間が経過した時点（ｔ＝Ｔｍ）で、計数部２１８は計数値をメモリ２２０に格納する。また、計数部２１８は計数値をリセットして、次の画素信号の生成に備える。

このような動作により、個別処理部２１２は、対応する光電変換部２０２が規定期間内に発生した電荷量に応じた画素信号（本例では計数値）を生成することができる。また、個別処理部２１２を、検出部２１４、リセット部２１６および計数部２１８の簡単な構成で実現できるので、個別処理部２１２を光電変換部２０２毎に設けることが容易となる。

また、閾値電圧Ｖｔｈを変化させることで、撮像素子１００の感度を制御することができる。例えば、閾値電圧Ｖｔｈとリセット電圧Ｖｒｓｔとの差を小さくすると、強度の小さい入射光に対して精度よく画素信号を生成できる。また、閾値電圧Ｖｔｈとリセット電圧Ｖｒｓｔとの差を大きくすると、計数部２１８におけるオーバーフローを防ぎ、強度の大きい入射光に対して精度よく画素信号を生成できる。

また、規定期間を変化させることによっても、撮像素子１００の感度を制御することができる。規定期間を長くすれば低強度の入射光に対する精度が向上し、規定期間を短くすれば強強度の入射光に対する精度が向上する。このように、本例の撮像素子１００は感度の制御が容易であり、入射光の強度を高分解能に再現する画素信号を容易に生成できる。

また、輝度変化の激しいフリッカー等のある被写体であっても、輝度変化を平均化した画像データを取得することができる。また、光電変換部２０２等で生じたノイズも平均化することができる。

また、計数部２１８は、規定期間内において計数値が所定の値となった時点で、当該計数値をメモリ２２０に格納し、且つ、計数値をリセットして初期値から計数を再開してよい。メモリ２２０は、規定期間内において計数部２１８から受け取った計数値の総和を記憶してよい。これにより、計数部２１８の計数値がオーバーフローすることを避けることができる。このため、計数部２１８の規模を小さくすることができる。

また、規定期間内における入射光量は、閾値電圧Ｖｔｈとリセット電圧Ｖｒｓｔとの差分に、計数値を乗算した値に対応する。メモリ２２０は、当該乗算値を記憶してよく、計数値および当該電圧の差分を対応付けて記憶してもよい。また、規定期間内における入射光量を規定期間の長さで除算することで、単位時間当たりの入射光量に変換できる。メモリ２２０は、規定期間の長さを更に記憶してよく、単位時間当たりの入射光量を記憶してもよい。また、リセット電圧Ｖｒｓｔが既知であれば、当該電圧の差分に代えて、閾値電圧Ｖｔｈを記憶してもよい。

図４は、個別処理部２１２の他の構成例を示すブロック図である。本例の個別処理部２１２は、図２に示した個別処理部２１２の構成に加え、閾値制御部２２２および期間制御部２２４を更に備える。

閾値制御部２２２は、入射光の特性に応じて、対応する検出部２１４における規定閾値（本例では閾値電圧Ｖｔｈ）を制御する。入射光の特性とは、例えば入射光の強度である。入射光の強度は、対応する光電変換部２０２に対する入射光の強度であってよく、複数の光電変換部２０２に対する入射光の強度の平均であってもよい。閾値制御部２２２は、対応する蓄積電圧Ｖｉｎの変化の傾きに基づいて、対応する光電変換部２０２に対する入射光の強度を算出してよい。

閾値制御部２２２は、入射光の強度が小さいほど、閾値電圧Ｖｔｈとリセット電圧Ｖｒｓｔとの差分を小さくしてよい。つまり、閾値制御部２２２は、入射光の強度が大きいほど、閾値電圧Ｖｔｈとリセット電圧Ｖｒｓｔとの差分を大きくしてよい。このような制御により、入射光の特性に応じて、撮像素子１００の感度を制御することができる。また、光電変換部２０２および個別処理部２１２を含む画素毎に感度を制御することができる。このため、受光面において入射光の強度の差が大きい場合であっても、それぞれの画素の感度を適切に制御することができる。

また、閾値制御部２２２は、複数の光電変換部２０２を複数のブロックに分割して、ブロック毎に独立して閾値電圧Ｖｔｈを制御してよい。この場合、閾値制御部２２２は、ブロック内の光電変換部２０２に対する入射光の強度の平均値を用いて、当該ブロック内の閾値電圧Ｖｔｈを制御する。

この場合、閾値制御部２２２は、各ブロックに一つ設けられてよい。また、各ブロックの範囲は可変であってもよい。例えば、閾値制御部２２２は、被写体画像のエッジに沿って、複数の光電変換部２０２を複数のブロックに分割する。画像のエッジとは、隣接する画素における画素信号の強度の差（コントラスト）が予め定められた値以上の領域を指す。

期間制御部２２４は、入射光の特性に応じて、それぞれの計数部２１８における規定期間を制御する。ただし、規定期間は、全ての個別処理部２１２において同一であることが好ましい。つまり、期間制御部２２４は、全ての光電変換部２０２における入射光の強度の平均値に基づいて、信号処理部２１０全体における規定期間を制御することが好ましい。

期間制御部２２４は、入射光の強度が小さいほど、規定期間を長くしてよい。つまり、期間制御部２２４は、入射光の強度が大きいほど、規定期間を短くしてよい。このような制御により、入射光の特性に応じて、撮像素子１００の感度を制御することができる。

図５は、撮像素子１００の断面の一例を示す図である。本例では、裏面照射型の撮像素子１００を示すが、撮像素子１００は裏面照射型に限定されない。本例の撮像素子１００は、入射光に対応した信号を出力する撮像チップ１１３と、撮像チップ１１３からの信号を処理する信号処理チップ１１１と、信号処理チップ１１１が処理した画像データを記憶するメモリチップ１１２とを備える。これら撮像チップ１１３、信号処理チップ１１１およびメモリチップ１１２は積層されており、Ｃｕ等の導電性を有するバンプ１０９により互いに電気的に接続される。

なお、撮像チップ１１３には、複数の光電変換部２０２が設けられる。信号処理チップ１１１には、信号処理部２１０の少なくとも一部の構成が設けられる。例えば信号処理チップ１１１には、それぞれの個別処理部２１２における計数部２１８が設けられる。メモリ２２０は、メモリチップ１１２に設けられてよく、信号処理チップ１１１に設けられてもよい。

なお、図示するように、入射光は主に白抜き矢印で示す方向へ入射する。本実施形態においては、撮像チップ１１３において、入射光が入射する側の面を裏面と称する。撮像チップ１１３の一例は、裏面照射型のＭＯＳイメージセンサである。撮像チップ１１３は、受光部２００に対応する。ＰＤ（フォトダイオード）層１０６は、配線層１０８の裏面側に配されている。ＰＤ層１０６は、二次元的に配され、入射光に応じた電荷を蓄積する複数のＰＤ部１０４、および、ＰＤ部１０４に対応して設けられたトランジスタ１０５を有する。ＰＤ部１０４は、光電変換部２０２の一例である。

ＰＤ層１０６における入射光の入射側にはパッシベーション膜１０３を介してカラーフィルタ１０２が設けられる。カラーフィルタ１０２は、互いに異なる波長領域を透過する複数の種類を有しており、ＰＤ部１０４のそれぞれに対応して特定の配列を有している。カラーフィルタ１０２の配列については後述する。カラーフィルタ１０２、ＰＤ部１０４および複数のトランジスタ１０５の組が一つの画素に含まれる。複数のトランジスタ１０５のオンオフを制御することで、各画素の受光開始タイミング（リセットタイミング）等を制御する。

カラーフィルタ１０２における入射光の入射側には、それぞれの画素に対応して、マイクロレンズ１０１が設けられる。マイクロレンズ１０１は、対応するＰＤ部１０４へ向けて入射光を集光する。

配線層１０８は、ＰＤ層１０６からの信号を信号処理チップ１１１に伝送する配線１０７を有する。配線１０７は多層であってもよく、また、受動素子および能動素子が設けられてもよい。

配線層１０８の表面には複数のバンプ１０９が配される。当該複数のバンプ１０９が信号処理チップ１１１の対向する面に設けられた複数のバンプ１０９と位置合わせされて、撮像チップ１１３と信号処理チップ１１１とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。

同様に、信号処理チップ１１１およびメモリチップ１１２の互いに対向する面には、複数のバンプ１０９が配される。これらのバンプ１０９が互いに位置合わせされて、信号処理チップ１１１とメモリチップ１１２とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。

なお、バンプ１０９間の接合には、固相拡散によるＣｕバンプ接合に限らず、はんだ溶融によるマイクロバンプ結合を採用してもよい。また、バンプ１０９は、一つの単位ブロックに対して一つ程度設ければよい。したがって、バンプ１０９の大きさは、ＰＤ部１０４のピッチよりも大きくてもよい。また、画素が配列された撮像領域以外の周辺領域において、撮像領域に対応するバンプ１０９よりも大きなバンプを併せて設けてもよい。

信号処理チップ１１１は、表裏面にそれぞれ設けられた回路を互いに接続するＴＳＶ（シリコン貫通電極）１１０を有する。ＴＳＶ１１０は、周辺領域に設けられることが好ましい。また、ＴＳＶ１１０は、撮像チップ１１３の周辺領域、メモリチップ１１２にも設けられてよい。

図６は、個別処理部２１２の回路構成例を示す図である。なお、光電変換部２０２をあわせて示している。本例の個別処理部２１２は、検出部２１４、リセット部２１６、計数部２１８およびメモリ２２０を有する。

本例の検出部２１４は、ＣＭＯＳインバータを有する。ＣＭＯＳインバータは、ＰＭＯＳトランジスタ２３２およびＮＭＯＳトランジスタ２３４を有する。ＣＭＯＳインバータの入力端子は、光電変換部２０２の出力端子に接続される。光電変換部２０２が発生した電荷は、光電変換部２０２と検出部２１４との間における寄生容量等に蓄積される。ＣＭＯＳインバータには、当該蓄積された電荷に応じた蓄積電圧Ｖｉｎが入力される。

ＣＭＯＳインバータの出力は、蓄積電圧ＶｉｎがＣＭＯＳインバータの閾値電圧より小さくなった場合（すなわち、電荷の蓄積量が規定閾値を超えた場合）に、第１論理値（本例ではＬ論理）から第２論理値（本例ではＨ論理）に遷移する。検出部２１４の出力がＬ論理からＨ論理に遷移したエッジが、上述した検出信号として機能する。また、ＣＭＯＳインバータの閾値電圧が、上述した閾値電圧Ｖｔｈに相当する。

リセット部２１６は、リセットトランジスタ２３０を有する。リセットトランジスタ２３０は、ソースおよびドレインが、光電変換部２０２の出力端子と、所定の高圧側基準電位との間に設けられる。また、リセットトランジスタ２３０のゲートは、ＣＭＯＳインバータの出力端子に接続される。リセットトランジスタ２３０は、ＣＭＯＳインバータの出力がＬ論理からＨ論理に遷移した場合に、光電変換部２０２と検出部２１４との間の配線を高圧側基準電位に接続する。これにより、蓄積されていた電荷がリセットされ、検出部２１４の出力はＬ論理に遷移する。

計数部２１８は、規定期間内に、検出部２１４の出力がＬ論理からＨ論理に遷移した回数をカウントする。計数部２１８は、規定期間が終了した時点の計数値をメモリ２２０に格納する。このような構成により、小さい回路規模で、個別処理部２１２を実現できる。

なお、本例のように、光電変換部２０２の出力が、検出部２１４のＣＭＯＳインバータの入力端子に直接接続される場合、検出部２１４は撮像チップ１１３に設けられることが好ましい。直接接続されるとは、例えば、光電変換部２０２の出力と、ＣＭＯＳインバータの入力端子との間にトランジスタまたはバッファ等の電荷の移動を遮断する素子がない状態を指す。これにより、光電変換部２０２と検出部２１４との間の寄生容量が大きくなりすぎるのを防ぐことができる。このため、撮像素子１００の感度が低下することを防ぐことができる。

図７は、個別処理部２１２の他の回路構成例を示す図である。本例の個別処理部２１２は、図６に示した個別処理部２１２の構成に加え、閾値制御部２２２を更に備える。閾値制御部２２２は、ＣＭＯＳインバータの各ＭＯＳトランジスタに対して設けられる閾値制御トランジスタ２３６および閾値制御トランジスタ２３８を有する。

閾値制御トランジスタ２３６、２３８は、それぞれ対応するＰＭＯＳトランジスタ２３２、ＮＭＯＳトランジスタ２３４のソースに接続され、ＣＭＯＳインバータの閾値を制御する。閾値制御トランジスタ２３６は、ソースおよびドレインが、高圧側基準電位とＰＭＯＳトランジスタ２３２のソースとの間に接続されるＰＭＯＳトランジスタである。また、閾値制御トランジスタ２３８は、ソースおよびドレインが、低圧側基準電位とＮＭＯＳトランジスタ２３４のソースとの間に接続されるＮＭＯＳトランジスタである。

閾値制御トランジスタ２３６および閾値制御トランジスタ２３８のゲートには、閾値制御信号Ｖｔｈ ｃｏｎｔが入力される。このような構成により、検出部２１４におけるＣＭＯＳトランジスタの閾値電圧を、閾値制御信号Ｖｔｈ ｃｏｎｔにより制御することができる。上述したように、閾値制御部２２２は、入射光の特性値に応じて閾値制御信号Ｖｔｈ ｃｏｎｔを生成してよい。

なお、本例の検出部２１４は、撮像チップ１１３に設けられることが好ましい。閾値制御トランジスタ２３６および閾値制御トランジスタ２３８は、撮像チップ１１３に設けられてよく、信号処理チップ１１１に設けられてもよい。

図８は、個別処理部２１２の他の回路構成例を示す図である。本例の個別処理部２１２は、図６または図７に示したいずれかの個別処理部２１２の構成に加え、同期回路２４０を更に有する。図８では、図７に示した個別処理部２１２の構成に、同期回路２４０を追加した構成を示す。

同期回路２４０は、検出部２１４の出力端子と、リセットトランジスタ２３０のゲートとの間に設けられる。同期回路２４０は、検出部２１４が出力する検出信号と、同期信号とを受け取る。同期信号は、同期回路２４０に対して予め定められた周期で入力される。

同期回路２４０は、同期信号を受け取っている間に、ＣＭＯＳインバータがＨ論理を出力したことを条件として、リセット部２１６に電荷の蓄積量をリセットさせる。これにより、規定期間内に蓄積量がリセットされる回数の上限は、規定期間内における同期信号の回数に制限される。このため、計数部２１８における計数値のオーバーフローを防ぐことができる。規定期間内において、同期回路２４０に同期信号が入力される回数は、計数部２１８における計数値の上限値と同一であってよい。なお、同期回路２４０は、信号処理チップ１１１に設けられてよい。

図９は、図８に示した個別処理部２１２の動作例を示す図である。本例における個別処理部２１２の動作は、検出部２１４がＨ論理を出力し、且つ、Ｈ論理の同期信号が同期回路２４０に入力されている場合に限り、リセット部２１６が電荷蓄積量をリセットする点を除き、図３に示した動作と同一である。

ｔ＝Ｔ１において、図３と同様に、検出部２１４の出力がＬ論理からＨ論理に遷移する。このとき、図９の例では、Ｈ論理の同期信号が同期回路２４０に入力されているので、蓄積電圧Ｖｉｎはリセットされる。また、ｔ＝Ｔ２においても、検出部２１４の出力がＬ論理からＨ論理に遷移するが、図９の例では、Ｈ論理の同期信号が同期回路２４０に入力されていないので、ｔ＝Ｔ２のタイミングでは蓄積電圧Ｖｉｎはリセットされない。このため、検出部２１４の出力はＨ論理に維持される。

ｔ＝Ｔ３のタイミングで、Ｈ論理の同期信号が入力される。このとき、検出部２１４の出力はＨ論理なので、リセット部２１６は、蓄積電圧Ｖｉｎをリセットする。このような動作により、計数部２１８における計数タイミングを、同期信号の周期で制御することができる。

撮像素子１００は、同期信号の周期を、入射光の強度等の特性値に応じて制御してよい。例えば、入射光の強度がより小さい場合には、同期信号の周期をより小さく（つまり、規定期間内における同期信号の個数を多く）する。入射光の強度がより大きい場合には、同期信号の周期をより大きくする。このような制御によっても、撮像素子１００の感度を制御することができる。同期信号の周期は、個別処理部２１２毎に独立に制御されてよい。また、同期信号の周期は、画素のブロック毎に制御されてもよい。

図１０は、個別処理部２１２の他の回路構成例を示す図である。本例の個別処理部２１２は、図６から図９において説明したいずれかの個別処理部２１２の構成に加え、ソースフォロワ回路２４２およびトランジスタ２４４を更に有する。図１０においては、図７に示した個別処理部２１２の構成に、ソースフォロワ回路２４２およびトランジスタ２４４を追加した例を示す。

ソースフォロワ回路２４２は、光電変換部２０２の出力端子と、検出部２１４のＣＭＯＳインバータの入力端子との間に配置される。本例のソースフォロワ回路２４２は、光電変換部２０２の出力端子がゲートに接続されるＮＭＯＳトランジスタを有する。光電変換部２０２が発生した電荷は、光電変換部２０２およびソースフォロワ回路２４２の間の寄生容量に蓄積される。ソースフォロワ回路２４２は、蓄積された電荷量に応じた蓄積電圧を、ＣＭＯＳインバータに入力する。

また、トランジスタ２４４は、低圧側基準電位と、検出部２１４のＣＭＯＳインバータの入力端子との間に配置される。トランジスタ２４４は、制御信号ｃｏｎｔに応じて、ＣＭＯＳインバータの入力端子を低圧側基準電位に接続するか否かを切り替える。

本例では、検出部２１４のＣＭＯＳインバータは、信号処理チップ１１１に設けられる。ソースフォロワ回路２４２は、撮像チップ１１３に設けられる。トランジスタ２４４は、信号処理チップ１１１に設けられてよい。これにより、撮像チップ１１３に設けるトランジスタの数を低減でき、光電変換部２０２の面積を大きくすることができる。

図１１は、個別処理部２１２の他の回路構成例を示す図である。本例の個別処理部２１２は、図６から図１０において説明したいずれかの個別処理部２１２の構成に加え、遅延部２５０およびクランプ部２５２を更に有する。図１１においては、図１０に示した個別処理部２１２の構成に、遅延部２５０およびクランプ部２５２を追加した例を示す。

遅延部２５０は、検出部２１４のＣＭＯＳインバータからリセット部２１６に入力される検出信号を分岐して受け取り、当該検出信号を遅延させたクランプ信号を生成する。遅延部２５０における遅延量は、リセット部２１６が蓄積電圧Ｖｉｎをリセットしてから、蓄積電圧Ｖｉｎが所定のリセット電圧Ｖｒｓｔより小さくなるまでの期間に対応する。当該遅延量は、リセット部２１６が蓄積電圧Ｖｉｎをリセットしてから、蓄積電圧Ｖｉｎがフィードスルー電圧となるまでの期間に対応してよい。

クランプ部２５２は、ソースフォロワ回路２４２が出力する信号の電圧（蓄積電圧Ｖｉｎ）を、クランプ信号のタイミングでクランプする。つまり、クランプ部２５２は、リセット部２１６が蓄積電圧Ｖｉｎをリセットした後に、所定のリセット電圧Ｖｒｓｔより小さくなった蓄積電圧Ｖｉｎをクランプしたクランプ電圧を保持する。

クランプ部２５２は、クランプ信号のタイミングより後における蓄積電圧Ｖｉｎとクランプ電圧との差分を、検出部２１４におけるＣＭＯＳインバータに入力する。このような動作により、ＣＭＯＳインバータには、クランプ電圧を基準とした蓄積電圧Ｖｉｎが入力されるので、ソースフォロワ回路２４２におけるオフセットおよびノイズ等の影響を低減することができる。

本例のクランプ部２５２は、クランプコンデンサ２４６およびクランプトランジスタ２４８を有する。クランプコンデンサ２４６は、ソースフォロワ回路２４２の出力端子およびＣＭＯＳインバータの入力端子の間に設けられる。クランプトランジスタ２４８は、クランプ信号がゲートに入力された場合に、ＣＭＯＳインバータの入力端子側のクランプコンデンサ２４６の電極を、所定電位ＰＯＲＴＢＯＴＨ−Ｒに接続する。これにより、クランプコンデンサ２４６は、クランプ信号のタイミングにおける蓄積電圧Ｖｉｎの電圧をクランプする。

このような構成により、規定期間内で繰り返される蓄積電圧Ｖｉｎの波形のそれぞれにおいて、ノイズ等の影響を低減することができる。なお、本例における遅延部２５０およびクランプ部２５２は、信号処理チップ１１１に設けられてよい。ただし、クランプコンデンサ２４６は、撮像チップ１１３に設けられてもよい。

図１２は、個別処理部２１２の他の回路構成例を示す図である。本例の個別処理部２１２は、図６から図１１において説明したいずれかの個別処理部２１２の構成に加え、容量切替部２５４を更に有する。図１２においては、図６に示した個別処理部２１２の構成に、容量切替部２５４を追加した例を示す。

容量切替部２５４は、個別処理部２１２に対応する光電変換部２０２−１の出力端子に接続される電荷検出容量の大きさを切り替える。本例において電荷検出容量は、光電変換部２０２−１の出力端子に接続される寄生容量である。

本例の容量切替部２５４は、ゲイン制御信号Ｇａｉｎ Ｃｏｎｔに応じて、光電変換部２０２−１の出力端子と、他の光電変換部２０２−２の出力端子とを接続するか否かを切り替えるスイッチである。なお、光電変換部２０２−１および光電変換部２０２−２のそれぞれに対して個別処理部２１２が設けられるが、図１２においては、光電変換部２０２−２に対応する個別処理部２１２を省略している。ただし、容量切替部２５４は、光電変換部２０２−１および光電変換部２０２−２に対して共通に設けられる。

容量切替部２５４がオン状態になると、光電変換部２０２−１の出力端子には、光電変換部２０２−２に対する寄生容量も接続される。このため、容量切替部２５４がオン状態になると、容量切替部２５４がオフ状態のときに比べて、光電変換部２０２−１の出力端子に接続される寄生容量の大きさは２倍となる。

このように、容量切替部２５４により、光電変換部２０２−１に対する寄生容量の大きさを切り替えることができ、当該画素における入射光量に対する画素信号のゲイン（すなわち感度）を切り替えることができる。なお、容量切替部２５４は、光電変換部２０２−１に接続する他の光電変換部２０２の個数を可変に制御してもよい。これにより、より多様なゲインを実現することができる。

図１３は、本発明の実施形態に係る撮像装置５００の構成例を示すブロック図である。撮像装置５００は、撮影光学系としての撮影レンズ５２０を備え、撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子１００へ導く。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであっても構わない。撮像装置５００は、撮像素子１００、システム制御部５０１、駆動部５０２、測光部５０３、ワークメモリ５０４、記録部５０５、表示部５０６および駆動部５１４を主に備える。

撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。なお、図１３では瞳近傍に配置された仮想的な１枚のレンズで当該撮影レンズ５２０を代表して表している。

駆動部５１４は撮影レンズ５２０を駆動する。より具体的には駆動部５１４は撮影レンズ５２０の光学レンズ群を移動させて合焦位置を変更する。また、撮影レンズ５２０内の虹彩絞りを駆動して撮像素子１００へ入射する被写体光束の光量を制御する。

駆動部５０２は、システム制御部５０１からの指示に従って撮像素子１００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路である。駆動部５０２は、撮像素子１００の受光部２００および信号処理部２１０を、図１から図１２に関連して説明したように動作させる。また、操作部５０８はレリーズボタン等により撮像者からの指示を受け付ける。

撮像素子１００は、図１から図１２に関連して説明した撮像素子１００と同一である。撮像素子１００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施した画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ベイヤー配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。

測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。

演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。測光部５０３は撮像素子１００で兼用してもよい。なお、演算部５１２は、撮像装置５００を動作させるための各種演算も実行する。駆動部５０２は、一部または全部が撮像素子１００に搭載されてよい。システム制御部５０１の一部が撮像素子１００に搭載されてもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１００ 撮像素子、１０１ マイクロレンズ、１０２ カラーフィルタ、１０３ パッシベーション膜、１０４ ＰＤ部、１０５ トランジスタ、１０６ ＰＤ層、１０７ 配線、１０８ 配線層、１０９ バンプ、１１０ ＴＳＶ、１１１ 信号処理チップ、１１２ メモリチップ、１１３ 撮像チップ、２００ 受光部、２０２ 光電変換部、２１０ 信号処理部、２１２ 個別処理部、２１４ 検出部、２１６ リセット部、２１８ 計数部、２２０ メモリ、２２２ 閾値制御部、２２４ 期間制御部、２３０ リセットトランジスタ、２３２ ＰＭＯＳトランジスタ、２３４ ＮＭＯＳトランジスタ、２３６ 閾値制御トランジスタ、２３８ 閾値制御トランジスタ、２４０ 同期回路、２４２ ソースフォロワ回路、２４４ トランジスタ、２４６ クランプコンデンサ、２４８ クランプトランジスタ、２５０ 遅延部、２５２ クランプ部、２５４ 容量切替部、５００ 撮像装置、５０１ システム制御部、５０２ 駆動部、５０３ 測光部、５０４ ワークメモリ、５０５ 記録部、５０６ 表示部、５０８ 操作部、５１１ 画像処理部、５１２ 演算部、５１４ 駆動部、５２０ 撮影レンズ

Claims (15)

1. 光を光電変換して電荷を生成する光電変換部と、
   前記光電変換部で生成された電荷量が閾値以上となると第１信号を出力する検出部と、
   前記光電変換部で生成された電荷量が前記閾値以上となった回数を計数する計数部と、
   前記光電変換部に入射する光の強度が小さくなると周期が短くなり、光の強度が大きくなると周期が長くなる第２信号が、入力される入力部と、
   前記第１信号と前記第２信号とに基づいて、前記光電変換部で生成された電荷の蓄積をリセットするリセット部と、
   を備える撮像素子。
2. 請求項１に記載の撮像素子において、
   前記リセット部は、前記入力部に前記第２信号が入力されている間に、前記検出部から前記第１信号が出力されると、前記光電変換部で生成された電荷の蓄積をリセットする撮像素子。
3. 請求項１または２に記載の撮像素子において、
   前記入力部は、前記第１信号と前記第２信号とが入力され、
   前記入力部は、前記第２信号が入力されている間に、前記第１信号が入力されると、前記光電変換部で生成された電荷の蓄積をリセットするよう前記リセット部に信号を出力する撮像素子。
4. 請求項１から３のいずれか一項に記載の撮像素子において、
   複数の前記光電変換部毎に前記閾値を制御する制御部と、
   を備える撮像素子。
5. 請求項４に記載の撮像素子において、
   前記制御部は、前記光電変換部に入射する光の強度に基づいて前記閾値を制御する撮像素子。
6. 請求項４または５に記載の撮像素子において、
   前記制御部は、複数の前記光電変換部に入射する光の強度に基づいて、複数の前記光電変換部毎に前記閾値を制御する撮像素子。
7. 請求項４から６のいずれか一項に記載の撮像素子において、
   複数の前記制御部を備え、
   複数の前記制御部はそれぞれ複数の前記光電変換部毎に１つ設けられ、複数の前記光電変換部毎に前記閾値を制御する撮像素子。
8. 請求項１から７のいずれか一項に記載の撮像素子において、
   前記検出部は、前記光電変換部で生成された電荷に基づく信号に基づいて、前記光電変換部で生成された電荷量が閾値以上となることを検出する撮像素子。
9. 請求項１から８のいずれか一項に記載の撮像素子において、
   前記計数部は、所定の期間内に、前記光電変換部で生成された電荷量が閾値以上になった回数を計数する撮像素子。
10. 請求項１から９のいずれか一項に記載の撮像素子において、
    前記計数部は、前記第１信号に基づいて、前記光電変換部で生成された電荷量が閾値以上になった回数を計数する撮像素子。
11. 請求項１から１０のいずれか一項に記載の撮像素子において、
    前記計数部は、前記リセット部によりリセットされた回数を計数する撮像素子。
12. 請求項１から１１のいずれか一項に記載の撮像素子において、
    前記光電変換部で生成された電荷に基づく信号が出力される出力部と、
    前記第１信号を遅延させた信号を出力する遅延部を備え、
    前記検出部は、前記遅延部から信号が出力されたタイミングにおいて前記出力部から出力される信号と、前記光電変換部で生成された電荷に基づく信号との差分が入力される撮像素子。
13. 請求項１から１２のいずれか一項に記載の撮像素子において、
    複数の前記光電変換部が設けられる撮像チップと、
    前記撮像チップに積層され、前記計数部が設けられる信号処理チップと、
    を備える撮像素子。
14. 請求項１３に記載の撮像素子において、
    前記検出部は、前記撮像チップに設けられる撮像素子。
15. 請求項１から１４のいずれか一項に記載の撮像素子を備える撮像装置。

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