JP2023010785A - 撮像素子および撮像装置 - Google Patents
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Abstract
Description
発明の第2の態様による撮像装置は、第1の態様による撮像素子を備える。
(第一の実施形態)
<積層型撮像素子の説明>
始めに、本発明の第一の実施形態による電子機器(例えば撮像装置1)に搭載する積層型撮像素子100について説明する。なお、この積層型撮像素子100は、本願出願人が先に出願した特願2012-139026号に記載されているものである。図1は、積層型撮像素子100の断面図である。撮像素子100は、入射光に対応した画素信号を出力する裏面照射型撮像チップ113と、画素信号を処理する信号処理チップ111と、画素信号を記憶するメモリチップ112とを備える。これら撮像チップ113、信号処理チップ111およびメモリチップ112は積層されており、Cu等の導電性を有するバンプ109により互いに電気的に接続される。
図6は、上述した撮像素子100を有する撮像装置1の構成を例示するブロック図である。図6において、撮像装置1は、撮像光学系10、撮像部20、画像処理部30、ワークメモリ40、表示部50、記録部60、および制御部70を有する。
本実施形態では、画面内に注目領域と周辺領域という概念を導入し、上記複数のブロックに対応させる。図7は、撮像素子100(撮像チップ113)における注目領域80および周辺領域90を例示する図である。制御部70は、撮像素子100(撮像チップ113)における注目領域80と周辺領域90の位置を、ライブビュー画像に基づくシーン認識を経て決定する。
画素信号の読み出しタイミングと、撮像チップ113における蓄積信号と、演算回路415を介して撮像素子100から読み出される画素信号とを説明する図8を参照して、蓄積時間が異なる画素信号の読み出しを説明する。
図9は、第一の実施形態において撮像装置1の制御部70が実行する撮影動作の流れを説明するフローチャートである。制御部70は、不図示のON-OFFスイッチが電源オン操作され、撮像装置1の各部に対して通電が行われている場合に、図9による処理を繰り返し起動させる。図9のステップS101において、制御部70は、注目領域80および周辺領域90用のフレームレート、ゲインなどの制御パラメータをそれぞれ決定してステップS102へ進む。例えば、後述するステップS102、S110において適用する値を、プログラムデータから読み出して用意しておく。
(1)撮像素子100は、光電変換を行う複数の画素からのデータを入力するデマルチプレクサ413と、上記入力データを画素別に格納する画素メモリ414と、画素メモリ414に格納されているデータおよび上記入力データを画素別に加算する加算器416と、上記入力データまたは加算器416により加算されたデータを出力する演算回路415と、を備えるようにした。これにより、光電変換データを適切に処理できるから、撮像素子100の使い勝手をよくすることができる。
第一の実施形態では、画面を注目領域80と周辺領域90とに分け、本撮像の指示前において、注目領域80と周辺領域90とで異なる蓄積時間の画像を得る例を説明したが、第二の実施形態では、画面を明部領域85と暗部領域95とに分け、本撮像の指示後において、明部領域85と暗部領域95とで異なる蓄積時間の画像を得る。ここで、明部領域85は、例えばライブビュー画像を解析して所定の画素信号値より高い値(所定の輝度値より高い)の画素信号で構成される領域とする。暗部領域95は、明部領域85以外の領域とする。
画素信号の読み出しタイミングと、撮像チップ113における蓄積信号と、演算回路415を介して撮像素子100から読み出される画素信号とを、図8を参照して説明する。
図10は、第二の実施形態において撮像装置1の制御部70が実行する撮影動作の流れを説明するフローチャートである。制御部70は、不図示のON-OFFスイッチが電源オン操作され、撮像装置1の各部に対して通電が行われている場合に、図10による処理を繰り返し起動させる。図10のステップS201において、制御部70は、明部領域85および暗部領域95用のフレームレート、ゲインなどの制御パラメータをそれぞれ決定してステップS202へ進む。例えば、後述するステップS202、S205、S208において適用する値を、プログラムデータから読み出して用意しておく。
(1)撮像素子100は、演算回路415から出力されるデータがデマルチプレクサ413に入力されたデータである場合に画像の明部領域85を形成し、演算回路415から出力されるデータが加算器416により加算されたデータである場合に画像の暗部領域95を形成するようにしたので、光電変換データと、これを用いる処理とを適切に組み合わせて広いダイナミックレンジの画像を得ることができる。
上述した第一の実施形態および第二の実施形態に係る撮像装置1を、高機能携帯電話機、またはタブレット端末によって構成してもよい。この場合、高機能携帯電話機(またはタブレット端末)に搭載されるカメラユニットを、上記積層型撮像素子100を用いて構成する。
上述した第二の実施形態では、画像処理部30が、ワークメモリ40に一時格納されている第1データおよび第2データを用いて画像合成する例を説明した。この代わりに、図4および図5に例示した画素メモリ414および加算器416を用いて画像合成を行うように構成してもよい。例えば、時刻t1における画素信号の読み出しの際、撮像素子100から明部領域85に対応する画素信号Aのみを選択的に読み出すように制御する。また、時刻t2における画素信号の読み出しの際、撮像素子100から暗部領域95に対応する画素信号Bのみを選択的に読み出すように制御する。
上述した第一の実施形態、および第二の実施形態では、撮像素子100(撮像チップ113)の所定の領域から、第1蓄積時間経過後の画素信号と、第2蓄積時間経過後の画素信号とを2回に分けて読み出す例を説明した。複数回の読み出し回数は、上述した2回だけでなく、3回でも4回でもそれ以上であってもよい。
10…撮像光学系
20…撮像部
30…画像処理部
40…ワークメモリ
50…表示部
51…液晶表示パネル
52…タッチパネル
60…記録部
70…制御部
71…AF演算部
72…AE、AWB演算部
100…撮像素子
109…バンプ
111…信号処理チップ
112…メモリチップ
113…撮像チップ
131…単位領域
413…デマルチプレクサ
414…画素メモリ
415…演算回路
416…加算器
417…駆動制御部
Claims (44)
- 積層された複数の半導体基板を備える撮像素子であって、
前記複数の半導体基板は、
光を電荷に変換する複数の光電変換部と、
前記複数の光電変換部のうち第1光電変換部で変換された電荷に基づく第1信号をデジタル信号に変換する第1変換部と、
前記複数の光電変換部のうち第2光電変換部で変換された電荷に基づく第2信号をデジタル信号に変換する第2変換部と、
前記複数の光電変換部のうち第3光電変換部で変換された電荷に基づく第3信号をデジタル信号に変換する第3変換部と、
前記第1変換部でデジタル信号に変換された前記第1信号を用いた第1加算処理を行う第1加算器と、
前記第2変換部でデジタル信号に変換された前記第2信号を用いた第2加算処理を行う第2加算器と、
前記第3変換部でデジタル信号に変換された前記第3信号を用いた第3加算処理を行う第3加算器と、
を有し、
前記第1光電変換部と前記第2光電変換部とは、行方向に並んで配置され、
前記第1光電変換部と前記第3光電変換部とは、列方向に並んで配置される撮像素子。 - 請求項1に記載の撮像素子において、
前記第1信号を前記第1変換部に出力するための第1出力線と、
前記第2信号を前記第2変換部に出力するための第2出力線と、
前記第3信号を前記第3変換部に出力するための第3出力線と、
を備える撮像素子。 - 請求項2に記載の撮像素子において、
前記複数の半導体基板は、
前記第1出力線に電流を供給する第1負荷電流源と、
前記第2出力線に電流を供給する第2負荷電流源と、
前記第3出力線に電流を供給する第3負荷電流源と、
を有し、
前記第1負荷電流源、前記第2負荷電流源および前記第3負荷電流源は、前記複数の半導体基板のうち、前記複数の光電変換部が配置される半導体基板にそれぞれ配置される撮像素子。 - 請求項2に記載の撮像素子において、
前記複数の半導体基板は、
前記第1出力線に電流を供給する第1負荷電流源と、
前記第2出力線に電流を供給する第2負荷電流源と、
前記第3出力線に電流を供給する第3負荷電流源と、
を有し、
前記第1負荷電流源、前記第2負荷電流源および前記第3負荷電流源は、前記複数の半導体基板のうち、前記複数の光電変換部が配置される半導体基板とは異なる半導体基板にそれぞれ配置される撮像素子。 - 請求項1から請求項4のいずれか一項に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部で変換された電荷を転送する第1転送部と、
前記第2光電変換部で変換された電荷を転送する第2転送部と、
前記第3光電変換部で変換された電荷を転送する第3転送部と、
を有し、
前記第1転送部は、前記第1転送部を制御するための第1転送制御信号が出力される第1転送制御線に接続され、
前記第2転送部は、前記第2転送部を制御するための第2転送制御信号が出力される第2転送制御線に接続され、
前記第3転送部は、前記第3転送部を制御するための第3転送制御信号が出力される第3転送制御線に接続される撮像素子。 - 請求項5に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部で変換された電荷が転送される第1フローティングディフュージョンと、
前記第2光電変換部で変換された電荷が転送される第2フローティングディフュージョンと、
前記第3光電変換部で変換された電荷が転送される第3フローティングディフュージョンと、
前記第1フローティングディフュージョンの電位をリセットする第1リセット部と、
前記第2フローティングディフュージョンの電位をリセットする第2リセット部と、
前記第3フローティングディフュージョンの電位をリセットする第3リセット部と、
を有し、
前記第1リセット部は、前記第1リセット部を制御するための第1リセット制御信号が出力される第1リセット制御線に接続され、
前記第2リセット部は、前記第2リセット部を制御するための第2リセット制御信号が出力される第2リセット制御線に接続され、
前記第3リセット部は、前記第3リセット部を制御するための第3リセット制御信号が出力される第3リセット制御線に接続される撮像素子。 - 請求項5に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部の電位をリセットする第1リセット部と、
前記第2光電変換部の電位をリセットする第2リセット部と、
前記第3光電変換部の電位をリセットする第3リセット部と、
を有し、
前記第1リセット部は、前記第1リセット部を制御するための第1リセット制御信号が出力される第1リセット制御線に接続され、
前記第2リセット部は、前記第2リセット部を制御するための第2リセット制御信号が出力される第2リセット制御線に接続され、
前記第3リセット部は、前記第3リセット部を制御するための第3リセット制御信号が出力される第3リセット制御線に接続される撮像素子。 - 請求項1から請求項4のいずれか一項に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部で変換された電荷が転送される第1フローティングディフュージョンと、
前記第2光電変換部で変換された電荷が転送される第2フローティングディフュージョンと、
前記第3光電変換部で変換された電荷が転送される第3フローティングディフュージョンと、
前記第1フローティングディフュージョンの電位をリセットする第1リセット部と、
前記第2フローティングディフュージョンの電位をリセットする第2リセット部と、
前記第3フローティングディフュージョンの電位をリセットする第3リセット部と、
を有し、
前記第1リセット部は、前記第1リセット部を制御するための第1リセット制御信号が出力される第1リセット制御線に接続され、
前記第2リセット部は、前記第2リセット部を制御するための第2リセット制御信号が出力される第2リセット制御線に接続され、
前記第3リセット部は、前記第3リセット部を制御するための第3リセット制御信号が出力される第3リセット制御線に接続される撮像素子。 - 請求項1から請求項4のいずれか一項に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部の電位をリセットする第1リセット部と、
前記第2光電変換部の電位をリセットする第2リセット部と、
前記第3光電変換部の電位をリセットする第3リセット部と、
前記第1リセット部は、前記第1リセット部を制御するための第1リセット制御信号が出力される第1リセット制御線に接続され、
前記第2リセット部は、前記第2リセット部を制御するための第2リセット制御信号が出力される第2リセット制御線に接続され、
前記第3リセット部は、前記第3リセット部を制御するための第3リセット制御信号が出力される第3リセット制御線に接続される撮像素子。 - 請求項1に記載の撮像素子において、
前記第1変換部は、前記複数の光電変換部のうち第4光電変換部で変換された電荷に基づく第4信号をデジタル信号に変換し、
前記第2変換部は、前記複数の光電変換部のうち第5光電変換部で変換された電荷に基づく第5信号をデジタル信号に変換し、
前記第3変換部は、前記複数の光電変換部のうち第6光電変換部で変換された電荷に基づく第6信号をデジタル信号に変換し、
前記第1光電変換部と前記第4光電変換部とは、前記行方向に並んで配置され、
前記第2光電変換部と前記第5光電変換部とは、前記行方向に並んで配置され、
前記第3光電変換部と前記第6光電変換部とは、前記行方向に並んで配置される撮像素子。 - 請求項10に記載の撮像素子において、
前記第1光電変換部と前記第4光電変換部とは、隣に並んで配置され、
前記第2光電変換部と前記第5光電変換部とは、隣に並んで配置され、
前記第3光電変換部と前記第6光電変換部とは、隣に並んで配置される撮像素子。 - 請求項10または請求項11に記載の撮像素子において、
前記複数の半導体基板は、
前記第1変換部でデジタル信号に変換された前記第4信号を用いた第4加算処理を行う第4加算器と、
前記第2変換部でデジタル信号に変換された前記第5信号を用いた第5加算処理を行う第5加算器と、
前記第3変換部でデジタル信号に変換された前記第6信号を用いた第6加算処理を行う第6加算器と、
を有する撮像素子。 - 請求項10から請求項12のいずれか一項に記載の撮像素子において、
前記第1信号と前記第4信号とを前記第1変換部に出力するための第1出力線と、
前記第2信号と前記第5信号とを前記第2変換部に出力するための第2出力線と、
前記第3信号と前記第6信号とを前記第3変換部に出力するための第3出力線と、
を備える撮像素子。 - 請求項13に記載の撮像素子において、
前記複数の半導体基板は、
前記第1出力線に電流を供給する第1負荷電流源と、
前記第2出力線に電流を供給する第2負荷電流源と、
前記第3出力線に電流を供給する第3負荷電流源と、
を有し、
前記第1負荷電流源、前記第2負荷電流源および前記第3負荷電流源は、前記複数の半導体基板のうち、前記複数の光電変換部が配置される半導体基板にそれぞれ配置される撮像素子。 - 請求項13に記載の撮像素子において、
前記複数の半導体基板は、
前記第1出力線に電流を供給する第1負荷電流源と、
前記第2出力線に電流を供給する第2負荷電流源と、
前記第3出力線に電流を供給する第3負荷電流源と、
を有し、
前記第1負荷電流源、前記第2負荷電流源および前記第3負荷電流源は、前記複数の半導体基板のうち、前記複数の光電変換部が配置される半導体基板とは異なる半導体基板にそれぞれ配置される撮像素子。 - 請求項10から請求項15のいずれか一項に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部で変換された電荷を転送する第1転送部と、
前記第2光電変換部で変換された電荷を転送する第2転送部と、
前記第3光電変換部で変換された電荷を転送する第3転送部と、
前記第4光電変換部で変換された電荷を転送する第4転送部と、
前記第5光電変換部で変換された電荷を転送する第5転送部と、
前記第6光電変換部で変換された電荷を転送する第6転送部と、
を有し、
前記第1転送部と前記第4転送部とは、前記第1転送部と前記第4転送部とを制御するための第1転送制御信号が出力される第1転送制御線に接続され、
前記第2転送部と前記第5転送部とは、前記第2転送部と前記第5転送部とを制御するための第2転送制御信号が出力される第2転送制御線に接続され、
前記第3転送部と前記第6転送部とは、前記第3転送部と前記第6転送部とを制御するための第3転送制御信号が出力される第3転送制御線に接続される撮像素子。 - 請求項16に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部で変換された電荷が転送される第1フローティングディフュージョンと、
前記第2光電変換部で変換された電荷が転送される第2フローティングディフュージョンと、
前記第3光電変換部で変換された電荷が転送される第3フローティングディフュージョンと、
前記第4光電変換部で変換された電荷が転送される第4フローティングディフュージョンと、
前記第5光電変換部で変換された電荷が転送される第5フローティングディフュージョンと、
前記第6光電変換部で変換された電荷が転送される第6フローティングディフュージョンと、
前記第1フローティングディフュージョンの電位をリセットする第1リセット部と、
前記第2フローティングディフュージョンの電位をリセットする第2リセット部と、
前記第3フローティングディフュージョンの電位をリセットする第3リセット部と、
前記第4フローティングディフュージョンの電位をリセットする第4リセット部と、
前記第5フローティングディフュージョンの電位をリセットする第5リセット部と、
前記第6フローティングディフュージョンの電位をリセットする第6リセット部と、
を有し、
前記第1リセット部と前記第4リセット部とは、前記第1リセット部と前記第4リセット部とを制御するための第1リセット制御信号が出力される第1リセット制御線に接続され、
前記第2リセット部と前記第5リセット部とは、前記第2リセット部と前記第5リセット部とを制御するための第2リセット制御信号が出力される第2リセット制御線に接続され、
前記第3リセット部と前記第6リセット部とは、前記第3リセット部と前記第6リセット部とを制御するための第3リセット制御信号が出力される第3リセット制御線に接続される撮像素子。 - 請求項16に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部の電位をリセットする第1リセット部と、
前記第2光電変換部の電位をリセットする第2リセット部と、
前記第3光電変換部の電位をリセットする第3リセット部と、
前記第4光電変換部の電位をリセットする第4リセット部と、
前記第5光電変換部の電位をリセットする第5リセット部と、
前記第6光電変換部の電位をリセットする第6リセット部と、
を有し、
前記第1リセット部と前記第4リセット部とは、前記第1リセット部と前記第4リセット部とを制御するための第1リセット制御信号が出力される第1リセット制御線に接続され、
前記第2リセット部と前記第5リセット部とは、前記第2リセット部と前記第5リセット部とを制御するための第2リセット制御信号が出力される第2リセット制御線に接続され、
前記第3リセット部と前記第6リセット部とは、前記第3リセット部と前記第6リセット部とを制御するための第3リセット制御信号が出力される第3リセット制御線に接続される撮像素子。 - 請求項10から請求項15のいずれか一項に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部で変換された電荷が転送される第1フローティングディフュージョンと、
前記第2光電変換部で変換された電荷が転送される第2フローティングディフュージョンと、
前記第3光電変換部で変換された電荷が転送される第3フローティングディフュージョンと、
前記第4光電変換部で変換された電荷が転送される第4フローティングディフュージョンと、
前記第5光電変換部で変換された電荷が転送される第5フローティングディフュージョンと、
前記第6光電変換部で変換された電荷が転送される第6フローティングディフュージョンと、
前記第1フローティングディフュージョンの電位をリセットする第1リセット部と、
前記第2フローティングディフュージョンの電位をリセットする第2リセット部と、
前記第3フローティングディフュージョンの電位をリセットする第3リセット部と、
前記第4フローティングディフュージョンの電位をリセットする第4リセット部と、
前記第5フローティングディフュージョンの電位をリセットする第5リセット部と、
前記第6フローティングディフュージョンの電位をリセットする第6リセット部と、
を有し、
前記第1リセット部と前記第4リセット部とは、前記第1リセット部前記第4リセット部とを制御するための第1リセット制御信号が出力される第1リセット制御線に接続され、
前記第2リセット部と前記第5リセット部とは、前記第2リセット部と前記第5リセット部とを制御するための第2リセット制御信号が出力される第2リセット制御線に接続され、
前記第3リセット部と前記第6リセット部とは、前記第3リセット部と前記第6リセット部とを制御するための第3リセット制御信号が出力される第3リセット制御線に接続される撮像素子。 - 請求項10から請求項15のいずれか一項に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部の電位をリセットする第1リセット部と、
前記第2光電変換部の電位をリセットする第2リセット部と、
前記第3光電変換部の電位をリセットする第3リセット部と、
前記第4光電変換部の電位をリセットする第4リセット部と、
前記第5光電変換部の電位をリセットする第5リセット部と、
前記第6光電変換部の電位をリセットする第6リセット部と、
を有し、
前記第1リセット部と前記第4リセット部とは、前記第1リセット部と前記第4リセット部とを制御するための第1リセット制御信号が出力される第1リセット制御線に接続され、
前記第2リセット部と前記第5リセット部とは、前記第2リセット部と前記第5リセット部とを制御するための第2リセット制御信号が出力される第2リセット制御線に接続され、
前記第3リセット部と前記第6リセット部とは、前記第3リセット部と前記第6リセット部とを制御するための第3リセット制御信号が出力される第3リセット制御線に接続される撮像素子。 - 請求項10に記載の撮像素子において、
前記第1変換部は、前記複数の光電変換部のうち第7光電変換部で変換された電荷に基づく第7信号をデジタル信号に変換し、
前記第2変換部は、前記複数の光電変換部のうち第8光電変換部で変換された電荷に基づく第8信号をデジタル信号に変換し、
前記第3変換部は、前記複数の光電変換部のうち第9光電変換部で変換された電荷に基づく第9信号をデジタル信号に変換し、
前記第1光電変換部と前記第7光電変換部とは、前記列方向に並んで配置され、
前記第2光電変換部と前記第8光電変換部とは、前記列方向に並んで配置され、
前記第3光電変換部と前記第9光電変換部とは、前記列方向に並んで配置される撮像素子。 - 請求項21に記載の撮像素子において、
前記第1光電変換部と前記第7光電変換部とは、隣に並んで配置され、
前記第2光電変換部と前記第8光電変換部とは、隣に並んで配置され、
前記第3光電変換部と前記第9光電変換部とは、隣に並んで配置される撮像素子。 - 請求項21または請求項22に記載の撮像素子において、
前記複数の半導体基板は、
前記第1変換部でデジタル信号に変換された前記第7信号を用いた第7加算処理を行う第7加算器と、
前記第2変換部でデジタル信号に変換された前記第8信号を用いた第8加算処理を行う第8加算器と、
前記第3変換部でデジタル信号に変換された前記第9信号を用いた第9加算処理を行う第9加算器と、
を有する撮像素子。 - 請求項21から請求項23のいずれか一項に記載の撮像素子において、
前記第1信号、前記第4信号および前記第7信号を前記第1変換部に出力するための第1出力線と、
前記第2信号、前記第5信号および前記第8信号を前記第2変換部に出力するための第2出力線と、
前記第3信号、前記第6信号および前記第9信号を前記第3変換部に出力するための第3出力線と、
を備える撮像素子。 - 請求項24に記載の撮像素子において、
前記複数の半導体基板は、
前記第1出力線に電流を供給する第1負荷電流源と、
前記第2出力線に電流を供給する第2負荷電流源と、
前記第3出力線に電流を供給する第3負荷電流源と、
を有し、
前記第1負荷電流源、前記第2負荷電流源および前記第3負荷電流源は、前記複数の半導体基板のうち、前記複数の光電変換部が配置される半導体基板にそれぞれ配置される撮像素子。 - 請求項24に記載の撮像素子において、
前記複数の半導体基板は、
前記第1出力線に電流を供給する第1負荷電流源と、
前記第2出力線に電流を供給する第2負荷電流源と、
前記第3出力線に電流を供給する第3負荷電流源と、
を有し、
前記第1負荷電流源、前記第2負荷電流源および前記第3負荷電流源は、前記複数の半導体基板のうち、前記複数の光電変換部が配置される半導体基板とは異なる半導体基板にそれぞれ配置される撮像素子。 - 請求項21から請求項26のいずれか一項に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部で変換された電荷を転送する第1転送部と、
前記第2光電変換部で変換された電荷を転送する第2転送部と、
前記第3光電変換部で変換された電荷を転送する第3転送部と
前記第4光電変換部で変換された電荷を転送する第4転送部と、
前記第5光電変換部で変換された電荷を転送する第5転送部と、
前記第6光電変換部で変換された電荷を転送する第6転送部と、
前記第7光電変換部で変換された電荷を転送する第7転送部と、
前記第8光電変換部で変換された電荷を転送する第8転送部と、
前記第9光電変換部で変換された電荷を転送する第9転送部と、
を有し、
前記第1転送部、前記第4転送部および前記第7転送部は、前記第1転送部、前記第4転送部および前記第7転送部を制御するための第1転送制御信号が出力される第1転送制御線に接続され、
前記第2転送部、前記第5転送部および前記第8転送部は、前記第2転送部、前記第5転送部および前記第8転送部を制御するための第2転送制御信号が出力される第2転送制御線に接続され、
前記第3転送部、前記第6転送部および前記第9転送部は、前記第3転送部、前記第6転送部および前記第9転送部を制御するための第3転送制御信号が出力される第3転送制御線に接続される撮像素子。 - 請求項27に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部で変換された電荷が転送される第1フローティングディフュージョンと、
前記第2光電変換部で変換された電荷が転送される第2フローティングディフュージョンと、
前記第3光電変換部で変換された電荷が転送される第3フローティングディフュージョンと、
前記第4光電変換部で変換された電荷が転送される第4フローティングディフュージョンと、
前記第5光電変換部で変換された電荷が転送される第5フローティングディフュージョンと、
前記第6光電変換部で変換された電荷が転送される第6フローティングディフュージョンと、
前記第7光電変換部で変換された電荷が転送される第7フローティングディフュージョンと、
前記第8光電変換部で変換された電荷が転送される第8フローティングディフュージョンと、
前記第9光電変換部で変換された電荷が転送される第9フローティングディフュージョンと、
前記第1フローティングディフュージョンの電位をリセットする第1リセット部と、
前記第2フローティングディフュージョンの電位をリセットする第2リセット部と、
前記第3フローティングディフュージョンの電位をリセットする第3リセット部と、
前記第4フローティングディフュージョンの電位をリセットする第4リセット部と、
前記第5フローティングディフュージョンの電位をリセットする第5リセット部と、
前記第6フローティングディフュージョンの電位をリセットする第6リセット部と、
前記第7フローティングディフュージョンの電位をリセットする第7リセット部と、
前記第8フローティングディフュージョンの電位をリセットする第8リセット部と、
前記第9フローティングディフュージョンの電位をリセットする第9リセット部と、
を有し、
前記第1リセット部、前記第4リセット部および前記第7リセット部は、前記第1リセット部、前記第4リセット部および前記第7リセット部を制御するための第1リセット制御信号が出力される第1リセット制御線に接続され、
前記第2リセット部、前記第5リセット部および前記第8リセット部は、前記第2リセット部、前記第5リセット部および前記第8リセット部を制御するための第2リセット制御信号が出力される第2リセット制御線に接続され、
前記第3リセット部、前記第6リセット部および前記第9リセット部は、前記第3リセット部、前記第6リセット部および前記第9リセット部を制御するための第3リセット制御信号が出力される第3リセット制御線に接続される撮像素子。 - 請求項27に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部の電位をリセットする第1リセット部と、
前記第2光電変換部の電位をリセットする第2リセット部と、
前記第3光電変換部の電位をリセットする第3リセット部と
前記第4光電変換部の電位をリセットする第4リセット部と、
前記第5光電変換部の電位をリセットする第5リセット部と、
前記第6光電変換部の電位をリセットする第6リセット部と、
前記第7光電変換部の電位をリセットする第7リセット部と、
前記第8光電変換部の電位をリセットする第8リセット部と、
前記第9光電変換部の電位をリセットする第9リセット部と、
を有し、
前記第1リセット部、前記第4リセット部および前記第7リセット部は、前記第1リセット部、前記第4リセット部および前記第7リセット部を制御するための第1リセット制御信号が出力される第1リセット制御線に接続され、
前記第2リセット部、前記第5リセット部および前記第8リセット部は、前記第2リセット部、前記第5リセット部および前記第8リセット部を制御するための第2リセット制御信号が出力される第2リセット制御線に接続され、
前記第3リセット部、前記第6リセット部および前記第9リセット部は、前記第3リセット部、前記第6リセット部および前記第9リセット部を制御するための第3リセット制御信号が出力される第3リセット制御線に接続される撮像素子。 - 請求項21から請求項26のいずれか一項に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部で変換された電荷が転送される第1フローティングディフュージョンと、
前記第2光電変換部で変換された電荷が転送される第2フローティングディフュージョンと、
前記第3光電変換部で変換された電荷が転送される第3フローティングディフュージョンと、
前記第4光電変換部で変換された電荷が転送される第4フローティングディフュージョンと、
前記第5光電変換部で変換された電荷が転送される第5フローティングディフュージョンと、
前記第6光電変換部で変換された電荷が転送される第6フローティングディフュージョンと、
前記第7光電変換部で変換された電荷が転送される第7フローティングディフュージョンと、
前記第8光電変換部で変換された電荷が転送される第8フローティングディフュージョンと、
前記第9光電変換部で変換された電荷が転送される第9フローティングディフュージョンと、
前記第1フローティングディフュージョンの電位をリセットする第1リセット部と、
前記第2フローティングディフュージョンの電位をリセットする第2リセット部と、
前記第3フローティングディフュージョンの電位をリセットする第3リセット部と、
前記第4フローティングディフュージョンの電位をリセットする第4リセット部と、
前記第5フローティングディフュージョンの電位をリセットする第5リセット部と、
前記第6フローティングディフュージョンの電位をリセットする第6リセット部と、
前記第7フローティングディフュージョンの電位をリセットする第7リセット部と、
前記第8フローティングディフュージョンの電位をリセットする第8リセット部と、
前記第9フローティングディフュージョンの電位をリセットする第9リセット部と、
を有し、
前記第1リセット部、前記第4リセット部および前記第7リセット部は、前記第1リセット部、前記第4リセット部および前記第7リセット部を制御するための第1リセット制御信号が出力される第1リセット制御線に接続され、
前記第2リセット部、前記第5リセット部および前記第8リセット部は、前記第2リセット部、前記第5リセット部および前記第8リセット部を制御するための第2リセット制御信号が出力される第2リセット制御線に接続され、
前記第3リセット部、前記第6リセット部および前記第9リセット部は、前記第3リセット部、前記第6リセット部および前記第9リセット部を制御するための第3リセット制御信号が出力される第3リセット制御線に接続される撮像素子。 - 請求項21から請求項26のいずれか一項に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部の電位をリセットする第1リセット部と、
前記第2光電変換部の電位をリセットする第2リセット部と、
前記第3光電変換部の電位をリセットする第3リセット部と
前記第4光電変換部の電位をリセットする第4リセット部と、
前記第5光電変換部の電位をリセットする第5リセット部と、
前記第6光電変換部の電位をリセットする第6リセット部と、
前記第7光電変換部の電位をリセットする第7リセット部と、
前記第8光電変換部の電位をリセットする第8リセット部と、
前記第9光電変換部の電位をリセットする第9リセット部と、
を有し、
前記第1リセット部、前記第4リセット部および前記第7リセット部は、前記第1リセット部、前記第4リセット部および前記第7リセット部を制御するための第1リセット制御信号が出力される第1リセット制御線に接続され、
前記第2リセット部、前記第5リセット部および前記第8リセット部は、前記第2リセット部、前記第5リセット部および前記第8リセット部を制御するための第2リセット制御信号が出力される第2リセット制御線に接続され、
前記第3リセット部、前記第6リセット部および前記第9リセット部は、前記第3リセット部、前記第6リセット部および前記第9リセット部を制御するための第3リセット制御信号が出力される第3リセット制御線に接続される撮像素子。 - 請求項1に記載の撮像素子において、
前記第1変換部は、前記複数の光電変換部のうち第4光電変換部で変換された電荷に基づく第4信号をデジタル信号に変換し、
前記第2変換部は、前記複数の光電変換部のうち第5光電変換部で変換された電荷に基づく第5信号をデジタル信号に変換し、
前記第3変換部は、前記複数の光電変換部のうち第6光電変換部で変換された電荷に基づく第6信号をデジタル信号に変換し、
前記第1光電変換部と前記第4光電変換部とは、前記列方向に並んで配置され、
前記第2光電変換部と前記第5光電変換部とは、前記列方向に並んで配置され、
前記第3光電変換部と前記第6光電変換部とは、前記列方向に並んで配置される撮像素子。 - 請求項32に記載の撮像素子において、
前記第1光電変換部と前記第4光電変換部とは、隣に並んで配置され、
前記第2光電変換部と前記第5光電変換部とは、隣に並んで配置され、
前記第3光電変換部と前記第6光電変換部とは、隣に並んで配置される撮像素子。 - 請求項32または請求項33に記載の撮像素子において、
前記複数の半導体基板は、
前記第1変換部でデジタル信号に変換された前記第4信号を用いた第4加算処理を行う第4加算器と、
前記第2変換部でデジタル信号に変換された前記第5信号を用いた第5加算処理を行う第5加算器と、
前記第3変換部でデジタル信号に変換された前記第6信号を用いた第6加算処理を行う第6加算器と、
を有する撮像素子。 - 請求項32から請求項34のいずれか一項に記載の撮像素子において、
前記第1信号と前記第4信号とを前記第1変換部に出力するための第1出力線と、
前記第2信号と前記第5信号とを前記第2変換部に出力するための第2出力線と、
前記第3信号と前記第6信号とを前記第3変換部に出力するための第3出力線と、
を備える撮像素子。 - 請求項35に記載の撮像素子において、
前記複数の半導体基板は、
前記第1出力線に電流を供給する第1負荷電流源と、
前記第2出力線に電流を供給する第2負荷電流源と、
前記第3出力線に電流を供給する第3負荷電流源と、
を有し、
前記第1負荷電流源、前記第2負荷電流源および前記第3負荷電流源は、前記複数の半導体基板のうち、前記複数の光電変換部が配置される半導体基板にそれぞれ配置される撮像素子。 - 請求項35に記載の撮像素子において、
前記複数の半導体基板は、
前記第1出力線に電流を供給する第1負荷電流源と、
前記第2出力線に電流を供給する第2負荷電流源と、
前記第3出力線に電流を供給する第3負荷電流源と、
を有し、
前記第1負荷電流源、前記第2負荷電流源および前記第3負荷電流源は、前記複数の半導体基板のうち、前記複数の光電変換部が配置される半導体基板とは異なる半導体基板にそれぞれ配置される撮像素子。 - 請求項32から請求項37のいずれか一項に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部で変換された電荷を転送する第1転送部と、
前記第2光電変換部で変換された電荷を転送する第2転送部と、
前記第3光電変換部で変換された電荷を転送する第3転送部と、
前記第4光電変換部で変換された電荷を転送する第4転送部と、
前記第5光電変換部で変換された電荷を転送する第5転送部と、
前記第6光電変換部で変換された電荷を転送する第6転送部と、
を有し、
前記第1転送部と前記第4転送部とは、前記第1転送部と前記第4転送部とを制御するための第1転送制御信号が出力される第1転送制御線に接続され、
前記第2転送部と前記第5転送部とは、前記第2転送部と前記第5転送部とを制御するための第2転送制御信号が出力される第2転送制御線に接続され、
前記第3転送部と前記第6転送部とは、前記第3転送部と前記第6転送部とを制御するための第3転送制御信号が出力される第3転送制御線に接続される撮像素子。 - 請求項38に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部で変換された電荷が転送される第1フローティングディフュージョンと、
前記第2光電変換部で変換された電荷が転送される第2フローティングディフュージョンと、
前記第3光電変換部で変換された電荷が転送される第3フローティングディフュージョンと、
前記第4光電変換部で変換された電荷が転送される第4フローティングディフュージョンと、
前記第5光電変換部で変換された電荷が転送される第5フローティングディフュージョンと、
前記第6光電変換部で変換された電荷が転送される第6フローティングディフュージョンと、
前記第1フローティングディフュージョンの電位をリセットする第1リセット部と、
前記第2フローティングディフュージョンの電位をリセットする第2リセット部と、
前記第3フローティングディフュージョンの電位をリセットする第3リセット部と、
前記第4フローティングディフュージョンの電位をリセットする第4リセット部と、
前記第5フローティングディフュージョンの電位をリセットする第5リセット部と、
前記第6フローティングディフュージョンの電位をリセットする第6リセット部と、
を有し、
前記第1リセット部と前記第4リセット部とは、前記第1リセット部と前記第4リセット部とを制御するための第1リセット制御信号が出力される第1リセット制御線に接続され、
前記第2リセット部と前記第5リセット部とは、前記第2リセット部と前記第5リセット部とを制御するための第2リセット制御信号が出力される第2リセット制御線に接続され、
前記第3リセット部と前記第6リセット部とは、前記第3リセット部と前記第6リセット部とを制御するための第3リセット制御信号が出力される第3リセット制御線に接続される撮像素子。 - 請求項38に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部の電位をリセットする第1リセット部と、
前記第2光電変換部の電位をリセットする第2リセット部と、
前記第3光電変換部の電位をリセットする第3リセット部と、
前記第4光電変換部の電位をリセットする第4リセット部と、
前記第5光電変換部の電位をリセットする第5リセット部と、
前記第6光電変換部の電位をリセットする第6リセット部と、
を有し、
前記第1リセット部と前記第4リセット部とは、前記第1リセット部と前記第4リセット部とを制御するための第1リセット制御信号が出力される第1リセット制御線に接続され、
前記第2リセット部と前記第5リセット部とは、前記第2リセット部と前記第5リセット部とを制御するための第2リセット制御信号が出力される第2リセット制御線に接続され、
前記第3リセット部と前記第6リセット部とは、前記第3リセット部と前記第6リセット部とを制御するための第3リセット制御信号が出力される第3リセット制御線に接続される撮像素子。 - 請求項32から請求項37のいずれか一項に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部で変換された電荷が転送される第1フローティングディフュージョンと、
前記第2光電変換部で変換された電荷が転送される第2フローティングディフュージョンと、
前記第3光電変換部で変換された電荷が転送される第3フローティングディフュージョンと、
前記第4光電変換部で変換された電荷が転送される第4フローティングディフュージョンと、
前記第5光電変換部で変換された電荷が転送される第5フローティングディフュージョンと、
前記第6光電変換部で変換された電荷が転送される第6フローティングディフュージョンと、
前記第1フローティングディフュージョンの電位をリセットする第1リセット部と、
前記第2フローティングディフュージョンの電位をリセットする第2リセット部と、
前記第3フローティングディフュージョンの電位をリセットする第3リセット部と、
前記第4フローティングディフュージョンの電位をリセットする第4リセット部と、
前記第5フローティングディフュージョンの電位をリセットする第5リセット部と、
前記第6フローティングディフュージョンの電位をリセットする第6リセット部と、
を有し、
前記第1リセット部と前記第4リセット部とは、前記第1リセット部前記第4リセット部とを制御するための第1リセット制御信号が出力される第1リセット制御線に接続され、
前記第2リセット部と前記第5リセット部とは、前記第2リセット部と前記第5リセット部とを制御するための第2リセット制御信号が出力される第2リセット制御線に接続され、
前記第3リセット部と前記第6リセット部とは、前記第3リセット部と前記第6リセット部とを制御するための第3リセット制御信号が出力される第3リセット制御線に接続される撮像素子。 - 請求項32から請求項37のいずれか一項に記載の撮像素子において、
前記複数の半導体基板は、
前記第1光電変換部の電位をリセットする第1リセット部と、
前記第2光電変換部の電位をリセットする第2リセット部と、
前記第3光電変換部の電位をリセットする第3リセット部と、
前記第4光電変換部の電位をリセットする第4リセット部と、
前記第5光電変換部の電位をリセットする第5リセット部と、
前記第6光電変換部の電位をリセットする第6リセット部と、
を有し、
前記第1リセット部と前記第4リセット部とは、前記第1リセット部と前記第4リセット部とを制御するための第1リセット制御信号が出力される第1リセット制御線に接続され、
前記第2リセット部と前記第5リセット部とは、前記第2リセット部と前記第5リセット部とを制御するための第2リセット制御信号が出力される第2リセット制御線に接続され、
前記第3リセット部と前記第6リセット部とは、前記第3リセット部と前記第6リセット部とを制御するための第3リセット制御信号が出力される第3リセット制御線に接続される撮像素子。 - 請求項1から請求項42のいずれか一項に記載の撮像素子において、
前記複数の半導体基板は、3以上の半導体基板により構成される撮像素子。 - 請求項1から請求項43のいずれか一項に記載の撮像素子を備える撮像装置。
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