JP7176583B2 - 撮像素子および撮像装置 - Google Patents
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Description
前記複数の画素のうち、少なくとも第1画素から第1出力配線に出力された第1信号をデジタル信号に変換する第1変換部と、前記複数の画素のうち、少なくとも第2画素から第2出力配線に出力された第2信号をデジタル信号に変換する第2変換部と、前記第1変換部でデジタル信号に変換された前記第1信号に加算処理を行う第1加算器と、前記第2変換部でデジタル信号に変換された前記第2信号に加算処理を行う第2加算器と、を備え、前記第1画素と前記第2画素とは、前記列方向において並んで配置される。
発明の第2の態様による撮像装置は、第1の態様による撮像素子を備える。
発明の第3の態様による撮像素子は、行方向と列方向とにおいて並んで配置され、光を電荷に変換する複数の光電変換部と、前記複数の光電変換部のうち、少なくとも第1光電変換部で変換された電荷に基づく第1信号が出力される第1出力配線と、前記複数の光電変換部のうち、少なくとも第2光電変換部で変換された電荷に基づく第2信号が出力される第2出力配線と、前記第1出力配線に出力された前記第1信号をデジタル信号に変換する第1変換部と、前記第2出力配線に出力された前記第2信号をデジタル信号に変換する第2変換部と、前記第1変換部でデジタル信号に変換された前記第1信号に加算処理を行う第1加算器と、前記第2変換部でデジタル信号に変換された前記第2信号に加算処理を行う第2加算器と、を備え、前記第1光電変換部と前記第2光電変換部とは、前記列方向において並んで配置される。
発明の第4の態様による撮像装置は、第3の態様による撮像素子を備える。
(第一の実施形態)
<積層型撮像素子の説明>
始めに、本発明の第一の実施形態による電子機器(例えば撮像装置1)に搭載する積層型撮像素子100について説明する。なお、この積層型撮像素子100は、本願出願人が先に出願した特願2012-139026号に記載されているものである。図1は、積層型撮像素子100の断面図である。撮像素子100は、入射光に対応した画素信号を出力する裏面照射型撮像チップ113と、画素信号を処理する信号処理チップ111と、画素信号を記憶するメモリチップ112とを備える。これら撮像チップ113、信号処理チップ111およびメモリチップ112は積層されており、Cu等の導電性を有するバンプ109により互いに電気的に接続される。
図6は、上述した撮像素子100を有する撮像装置1の構成を例示するブロック図である。図6において、撮像装置1は、撮像光学系10、撮像部20、画像処理部30、ワークメモリ40、表示部50、記録部60、および制御部70を有する。
本実施形態では、画面内に注目領域と周辺領域という概念を導入し、上記複数のブロックに対応させる。図7は、撮像素子100(撮像チップ113)における注目領域80および周辺領域90を例示する図である。制御部70は、撮像素子100(撮像チップ113)における注目領域80と周辺領域90の位置を、ライブビュー画像に基づくシーン認識を経て決定する。
画素信号の読み出しタイミングと、撮像チップ113における蓄積信号と、演算回路415を介して撮像素子100から読み出される画素信号とを説明する図8を参照して、蓄積時間が異なる画素信号の読み出しを説明する。
図9は、第一の実施形態において撮像装置1の制御部70が実行する撮影動作の流れを説明するフローチャートである。制御部70は、不図示のON-OFFスイッチが電源オン操作され、撮像装置1の各部に対して通電が行われている場合に、図9による処理を繰り返し起動させる。図9のステップS101において、制御部70は、注目領域80および周辺領域90用のフレームレート、ゲインなどの制御パラメータをそれぞれ決定してステップS102へ進む。例えば、後述するステップS102、S110において適用する値を、プログラムデータから読み出して用意しておく。
(1)撮像素子100は、光電変換を行う複数の画素からのデータを入力するデマルチプレクサ413と、上記入力データを画素別に格納する画素メモリ414と、画素メモリ414に格納されているデータおよび上記入力データを画素別に加算する加算器416と、上記入力データまたは加算器416により加算されたデータを出力する演算回路415と、を備えるようにした。これにより、光電変換データを適切に処理できるから、撮像素子100の使い勝手をよくすることができる。
第一の実施形態では、画面を注目領域80と周辺領域90とに分け、本撮像の指示前において、注目領域80と周辺領域90とで異なる蓄積時間の画像を得る例を説明したが、第二の実施形態では、画面を明部領域85と暗部領域95とに分け、本撮像の指示後において、明部領域85と暗部領域95とで異なる蓄積時間の画像を得る。ここで、明部領域85は、例えばライブビュー画像を解析して所定の画素信号値より高い値(所定の輝度値より高い)の画素信号で構成される領域とする。暗部領域95は、明部領域85以外の領域とする。
画素信号の読み出しタイミングと、撮像チップ113における蓄積信号と、演算回路415を介して撮像素子100から読み出される画素信号とを、図8を参照して説明する。
図10は、第二の実施形態において撮像装置1の制御部70が実行する撮影動作の流れを説明するフローチャートである。制御部70は、不図示のON-OFFスイッチが電源オン操作され、撮像装置1の各部に対して通電が行われている場合に、図10による処理を繰り返し起動させる。図10のステップS201において、制御部70は、明部領域85および暗部領域95用のフレームレート、ゲインなどの制御パラメータをそれぞれ決定してステップS202へ進む。例えば、後述するステップS202、S205、S208において適用する値を、プログラムデータから読み出して用意しておく。
(1)撮像素子100は、演算回路415から出力されるデータがデマルチプレクサ413に入力されたデータである場合に画像の明部領域85を形成し、演算回路415から出力されるデータが加算器416により加算されたデータである場合に画像の暗部領域95を形成するようにしたので、光電変換データと、これを用いる処理とを適切に組み合わせて広いダイナミックレンジの画像を得ることができる。
上述した第一の実施形態および第二の実施形態に係る撮像装置1を、高機能携帯電話機、またはタブレット端末によって構成してもよい。この場合、高機能携帯電話機(またはタブレット端末)に搭載されるカメラユニットを、上記積層型撮像素子100を用いて構成する。
上述した第二の実施形態では、画像処理部30が、ワークメモリ40に一時格納されている第1データおよび第2データを用いて画像合成する例を説明した。この代わりに、図4および図5に例示した画素メモリ414および加算器416を用いて画像合成を行うように構成してもよい。例えば、時刻t1における画素信号の読み出しの際、撮像素子100から明部領域85に対応する画素信号Aのみを選択的に読み出すように制御する。また、時刻t2における画素信号の読み出しの際、撮像素子100から暗部領域95に対応する画素信号Bのみを選択的に読み出すように制御する。
上述した第一の実施形態、および第二の実施形態では、撮像素子100(撮像チップ113)の所定の領域から、第1蓄積時間経過後の画素信号と、第2蓄積時間経過後の画素信号とを2回に分けて読み出す例を説明した。複数回の読み出し回数は、上述した2回だけでなく、3回でも4回でもそれ以上であってもよい。
10…撮像光学系
20…撮像部
30…画像処理部
40…ワークメモリ
50…表示部
51…液晶表示パネル
52…タッチパネル
60…記録部
70…制御部
71…AF演算部
72…AE、AWB演算部
100…撮像素子
109…バンプ
111…信号処理チップ
112…メモリチップ
113…撮像チップ
131…単位領域
413…デマルチプレクサ
414…画素メモリ
415…演算回路
416…加算器
417…駆動制御部
Claims (26)
- 行方向と列方向とにおいて並んで配置される複数の画素と、
前記複数の画素のうち、少なくとも第1画素から第1出力配線に出力された第1信号をデジタル信号に変換する第1変換部と、
前記複数の画素のうち、少なくとも第2画素から第2出力配線に出力された第2信号をデジタル信号に変換する第2変換部と、
前記第1変換部でデジタル信号に変換された前記第1信号に加算処理を行う第1加算器と、
前記第2変換部でデジタル信号に変換された前記第2信号に加算処理を行う第2加算器と、を備え、
前記第1画素と前記第2画素とは、前記列方向において並んで配置される撮像素子。 - 請求項1に記載の撮像素子において、
前記第1加算器で加算処理が行われた前記第1信号を記憶する第1記憶部と、
前記第2加算器で加算処理が行われた前記第2信号を記憶する第2記憶部と、
を備える撮像素子。 - 請求項1または請求項2に記載の撮像素子において、
前記第1加算器は、前記第1画素において前記第1信号を前記第1出力配線に出力する前に生成された信号を用いて前記第1信号に加算処理を行い、
前記第2加算器は、前記第2画素において前記第2信号を前記第2出力配線に出力する前に生成された信号を用いて前記第2信号に加算処理を行う撮像素子。 - 請求項1から請求項3のいずれか一項に記載の撮像素子において、
前記第1加算器は、前記複数の画素のうち、前記第1画素から前記行方向側の位置に配置される第3画素から出力された第3信号に加算処理を行い、
前記第2加算器は、前記複数の画素のうち、前記第2画素から前記行方向側の位置に配置される第4画素から出力された第4信号に加算処理を行う撮像素子。 - 請求項4に記載の撮像素子において、
前記第1出力配線は、前記第3信号が出力され、
前記第2出力配線は、前記第4信号が出力される撮像素子。 - 請求項4または請求項5に記載の撮像素子において、
前記第1加算器で加算処理が行われた前記第3信号を記憶する第3記憶部と、
前記第2加算器で加算処理が行われた前記第4信号を記憶する第4記憶部と、
を備える撮像素子。 - 請求項4から請求項6のいずれか一項に記載の撮像素子において、
前記第1加算器は、前記第3画素において前記第3信号を前記第1出力配線に出力する前に生成された信号を用いて前記第3信号に加算処理を行い、
前記第2加算器は、前記第4画素において前記第4信号を前記第2出力配線に出力する前に生成された信号を用いて前記第4信号に加算処理を行う撮像素子。 - 請求項1から請求項7のいずれか一項に記載の撮像素子において、
前記複数の画素は、光が入射される撮像チップに配置され、
前記第1変換部および前記第2変換部は、前記撮像チップに接続される信号処理チップに配置される撮像素子。 - 請求項8に記載の撮像素子において、
前記第1加算器および前記第2加算器は、前記信号処理チップに接続されるメモリチップに配置される撮像素子。 - 請求項1から請求項9のいずれか一項に記載の撮像素子を備える撮像装置。
- 請求項10に記載の撮像装置において、
前記撮像素子から出力された前記第1信号および前記第2信号のうち、少なくとも一方の信号に基づく画像を表示部に表示させる制御部を備える撮像装置。 - 請求項11に記載の撮像装置において、
前記撮像素子は、フォーカスレンズを含む光学系からの光が入射され、
前記制御部は、前記撮像素子から出力された前記第1信号および前記第2信号のうち、少なくとも一方の信号を用いて前記フォーカスレンズを駆動させる撮像装置。 - 請求項11または請求項12に記載の撮像装置において、
前記制御部は、前記撮像素子から出力された前記第1信号および前記第2信号のうち、少なくとも一方の信号に基づいて生成された画像データを記録部に記録させる撮像装置。 - 行方向と列方向とにおいて並んで配置され、光を電荷に変換する複数の光電変換部と、
前記複数の光電変換部のうち、少なくとも第1光電変換部で変換された電荷に基づく第1信号が出力される第1出力配線と、
前記複数の光電変換部のうち、少なくとも第2光電変換部で変換された電荷に基づく第2信号が出力される第2出力配線と、
前記第1出力配線に出力された前記第1信号をデジタル信号に変換する第1変換部と、
前記第2出力配線に出力された前記第2信号をデジタル信号に変換する第2変換部と、
前記第1変換部でデジタル信号に変換された前記第1信号に加算処理を行う第1加算器と、
前記第2変換部でデジタル信号に変換された前記第2信号に加算処理を行う第2加算器と、を備え、
前記第1光電変換部と前記第2光電変換部とは、前記列方向において並んで配置される撮像素子。 - 請求項14に記載の撮像素子において、
前記第1加算器で加算処理が行われた前記第1信号を記憶する第1記憶部と、
前記第2加算器で加算処理が行われた前記第2信号を記憶する第2記憶部と、
を備える撮像素子。 - 請求項14または請求項15に記載の撮像素子において、
前記第1加算器は、前記第1信号よりも前に前記第1出力配線に出力された、前記第1光電変換部で変換された電荷に基づく信号を用いて加算処理を行い、
前記第2加算器は、前記第2信号よりも前に前記第2出力配線に出力された、前記第2光電変換部で変換された電荷に基づく信号を用いて加算処理を行う撮像素子。 - 請求項14から請求項16のいずれか一項に記載の撮像素子において、
前記第1加算器は、前記複数の光電変換部のうち第3光電変換部で変換された電荷に基づく第3信号に加算処理を行い、
前記第2加算器は、前記複数の光電変換部のうち第4光電変換部で変換された電荷に基づく第4信号に加算処理を行い、
前記第1光電変換部と前記第3光電変換部とは、前記行方向に並んで配置され、
前記第2光電変換部と前記第4光電変換部とは、前記行方向に並んで配置される撮像素子。 - 請求項17に記載の撮像素子において、
前記第1出力配線は、前記第3信号が出力され、
前記第2出力配線は、前記第4信号が出力される撮像素子。 - 請求項17または請求項18に記載の撮像素子において、
前記第1加算器で加算処理が行われた前記第3信号を記憶する第3記憶部と、
前記第2加算器で加算処理が行われた前記第4信号を記憶する第4記憶部と、
を備える撮像素子。 - 請求項17から請求項19のいずれか一項に記載の撮像素子において、
前記第1加算器は、前記第3信号よりも前に前記第1出力配線に出力された、前記第3光電変換部で変換された電荷に基づく信号を用いて加算処理を行い、
前記第2加算器は、前記第4信号よりも前に前記第2出力配線に出力された、前記第4光電変換部で変換された電荷に基づく信号を用いて加算処理を行う撮像素子。 - 請求項14から請求項20のいずれか一項に記載の撮像素子において、
前記複数の光電変換部は、光が入射される撮像チップに配置され、
前記第1変換部および前記第2変換部は、前記撮像チップに接続される信号処理チップに配置される撮像素子。 - 請求項21に記載の撮像素子において、
前記第1加算器および前記第2加算器は、前記信号処理チップに接続されるメモリチップに配置される撮像素子。 - 請求項14から請求項22のいずれか一項に記載の撮像素子を備える撮像装置。
- 請求項23に記載の撮像装置において、
前記撮像素子から出力された前記第1信号および前記第2信号のうち、少なくとも一方の信号に基づく画像を表示部に表示させる制御部を備える撮像装置。 - 請求項24に記載の撮像装置において、
前記撮像素子は、フォーカスレンズを含む光学系からの光が入射され、
前記制御部は、前記撮像素子から出力された前記第1信号および前記第2信号のうち、少なくとも一方の信号を用いて前記フォーカスレンズを駆動させる撮像装置。 - 請求項24または請求項25に記載の撮像装置において、
前記制御部は、前記撮像素子から出力された前記第1信号および前記第2信号のうち、少なくとも一方の信号に基づいて生成された画像データを記録部に記録させる撮像装置。
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