TWI432937B - Reference voltage circuit - Google Patents

Reference voltage circuit Download PDF

Info

Publication number
TWI432937B
TWI432937B TW097130992A TW97130992A TWI432937B TW I432937 B TWI432937 B TW I432937B TW 097130992 A TW097130992 A TW 097130992A TW 97130992 A TW97130992 A TW 97130992A TW I432937 B TWI432937 B TW I432937B
Authority
TW
Taiwan
Prior art keywords
nmos transistor
reference voltage
circuit
voltage
power supply
Prior art date
Application number
TW097130992A
Other languages
English (en)
Other versions
TW200923608A (en
Inventor
Takashi Imura
Original Assignee
Seiko Instr Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instr Inc filed Critical Seiko Instr Inc
Publication of TW200923608A publication Critical patent/TW200923608A/zh
Application granted granted Critical
Publication of TWI432937B publication Critical patent/TWI432937B/zh

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Amplifiers (AREA)
  • Control Of Electrical Variables (AREA)

Description

基準電壓電路
本發明是有關產生一定的基準電壓之基準電壓電路。
圖12是表示以往的ED型基準電壓電路的電路圖。
ED型基準電壓電路是具有耗盡型NMOS電晶體84及NMOS電晶體85。耗盡型NMOS電晶體84的閘極及源極是連接至基準電壓輸出端子83，汲極是連接至電源端子81。NMOS電晶體85的閘極及汲極是連接至基準電壓輸出端子83，源極是連接至接地端子82(例如參照專利文獻1)。
就此ED型基準電壓電路而言，即使電源端子81的電源電壓變動，只要各MOS電晶體為飽和動作，便難以變動所被輸出的基準電壓。
在此，若將NMOS電晶體85的相互電導設為gm85，將耗盡型NMOS電晶體84的輸出電阻設為ro84，則低頻的基準電壓輸出端子83的電源電壓變動除去比(電源電壓的變動與對電源電壓的變動之基準電壓的變動的比)PSRRLF 是根據下式(2)來算出。
PSRRLF＝gm85×ro84………(2)
但，藉由耗盡型NMOS電晶體84的通道長調變效應 ，一旦電源端子81的電源電壓變動，則基準電壓也會變動。因此，電源電壓變動除去比PSRRLF 不會變大。
此對策，有將疊接電路(cascode circuit)附加於電源端子81者。圖13是表示以往的基準電壓電路的電路圖。
圖13的基準電壓電路是具備偏壓電源89、NMOS電晶體88、ED型基準電壓電路86。NMOS電晶體88的閘極是連接至偏壓電源89，源極是連接至ED型基準電壓電路86，汲極是連接至電源端子87。
就圖13的基準電壓電路而言，是以即使電源端子87的電源電壓變動，電源端子81的電源電壓還是會形成一定的方式來使NMOS電晶體88動作，因此ED型基準電壓電路86的基準電壓難變動。
在此，若將NMOS電晶體88的相互電導設為gm88，將NMOS電晶體88的基板偏壓相互電導設為gmb88，將NMOS電晶體88的輸出電阻設為ro88，則低頻的基準電壓輸出端子83的電源電壓變動除去比PSRRLF 是根據下式(3)來算出。
PSRRLF ＝{(gm88＋gmb88)×ro88}×(gm85×ro84)………(3)
亦即，電源電壓變動除去比PSRRLF 是成為(gm88＋gmb88)×ro88倍。
說明有關上述基準電壓電路的活用例。圖14是表示以往的基準電壓電路的活用例的電路圖。
圖14的基準電壓電路是具備耗盡型NMOS電晶體91~93、NMOS電晶體94、基準電壓輸出端子83及ED型基準電壓電路86。耗盡型NMOS電晶體91的閘極是連接至耗盡型NMOS電晶體92的源極，源極是連接至ED型基準電壓電路86，汲極是連接至電源端子87。耗盡型NMOS電晶體92的閘極是連接至耗盡型NMOS電晶體91的源極，源極是連接至耗盡型NMOS電晶體93的汲極，汲極是連接至電源端子87。耗盡型NMOS電晶體93的閘極是連接至源極。NMOS電晶體94的閘極是連接至汲極及耗盡型NMOS電晶體93的源極，源極是連接至接地端子82(例如參照專利文獻2)。
就此基準電壓電路而言，是以即使電源端子87的電源電壓變動，電源端子81的電源電壓還是會形成一定的方式來使耗盡型NMOS電晶體91動作，因此ED型基準電壓電路86的基準電壓難變動。
在此，只要以耗盡型NMOS電晶體91的閘極電壓與源極電壓形成相等的方式來使耗盡型NMOS電晶體92動作，耗盡型NMOS電晶體91的相互電導便無助於電源電壓變動除去比，因此若將耗盡型NMOS電晶體91的基板偏壓相互電導設為gmb91，將耗盡型NMOS電晶體91的輸出電阻設為ro91，則低頻的基準電壓輸出端子83的電源電壓變動除去比PSRRLF 是根據下式(4)來算出。
PSRRLF ＝(gmb91×ro91)×(gm85×ro84)………(4)
亦即，電源電壓變動除去比PSRRLF 是成為gmb91×ro91倍。
[專利文獻1]特公平04－065546號公報(圖2)[專利文獻2]特開2003－295957號公報(圖1)
但，若電源端子87的電源電壓低下去，耗盡型NMOS電晶體91形成非飽和動作，則耗盡型NMOS電晶體91的輸出電阻ro91會低下去，電源電壓變動除去比PSRRLF會變小。
本發明是有鑑於上述課題，而提供一種即使電源電壓低，電源電壓變動除去比亦大的基準電壓電路。
為了解決上述課題，本發明係提供一種基準電壓電路，其特徵為具備：ED型基準電壓電路，其係具有耗盡型電晶體及增強型電晶體，將基準電壓輸出至基準電壓輸出端子；控制電晶體，其係根據電源端子的電源電壓，供給內部電源電壓至上述ED型基準電壓電路；及差動放大電路，其係輸入上述基準電壓及上述內部電源電壓，輸出控制信號至上述控制電晶體，又，上述差動放大電路係具有對上述基準電壓而言上 述耗盡型電晶體為飽和動作那樣的輸入補償電壓，以上述ED型基準電壓電路的電源電壓能夠形成一定的方式控制上述控制電晶體。
又，為了解決上述課題，本發明係提供一種基準電壓電路，其特徵係具備：定電壓電路，其係具有接合型電晶體及電阻，將基準電壓輸出至基準電壓輸出端子；控制電晶體，其係根據電源端子的電源電壓，供給內部電源電壓至上述定電壓電路；及差動放大電路，其係輸入上述基準電壓及上述內部電源電壓，輸出控制信號至上述控制電晶體，又，上述差動放大電路係具有對上述基準電壓而言上述接合型電晶體為飽和動作那樣的輸入補償電壓，以上述定電壓電路的電源電壓能夠形成一定的方式控制上述控制電晶體。
本發明是即使電源端子的電源電壓變低，控制電晶體為非飽和動作，只要差動放大電路的放大度大，電源電壓變動除去比也會變大。
以下，參照圖面來說明本發明的基準電壓電路的概念及實施形態。
[概念]
圖1是表示本發明的基準電壓電路的概念方塊圖。
本發明的基準電壓電路是具備定電壓電路50、差動放大電路60及控制電晶體70。
定電壓電路50的輸入端子是連接至內部電源端子40，輸出端子是連接至基準電壓輸出端子30。差動放大電路60的非反轉輸入端子是連接至基準電壓輸出端子30，反轉輸入端子是連接至內部電源端子40，輸出端子是連接至控制電晶體70的輸入端子。控制電晶體70的輸出端子是連接至內部電源端子40。
在此，差動放大電路60是具有所定的放大度，具有輸入補償電壓。差動放大電路60及控制電晶體70是在內部電源端子40形成負反餽電路。
其次，說明有關基準電壓電路的概念動作。
定電壓電路50是根據內部電源端子40的電源電壓來將基準電壓輸出至基準電壓輸出端子30。差動放大電路60會根據內部電源端子40的電源電壓及定電壓電路50的基準電壓來將控制信號輸出至控制電晶體70。控制電晶體70是根據控制信號來動作，將內部電源端子40的電源電壓形成一定。
[第一實施形態]
其次，說明有關第一實施形態的基準電壓電路的構成。圖2是表示第一實施形態的基準電壓電路。在第一實施 形態中，雖未圖示，但使用P型基板，NMOS電晶體是形成於P型基板，PMOS電晶體是形成於設在P型基板的NWELL。
第一實施形態的基準電壓電路是具有：具備耗盡型NMOS電晶體51及NMOS電晶體52的ED型基準電壓電路的定電壓電路50、及控制電晶體的NMOS電晶體71。
耗盡型NMOS電晶體51的閘極及源極是連接至基準電壓輸出端子30，汲極是連接至內部電源端子40，背閘是連接至接地端子20。NMOS電晶體52的閘極及汲極是連接至基準電壓輸出端子30，源極是連接至接地端子20，背閘是連接至接地端子20。NMOS電晶體71的閘極是連接至差動放大電路60的輸出端子，源極是連接至內部電源端子40，汲極是連接至電源端子10，背閘是連接至接地端子20。
在此，差動放大電路60的非反轉輸入端子及反轉輸入端子是假想短路。差動放大電路60是具有所定的放大度，具有像耗盡型NMOS電晶體51飽和動作那樣的輸入補償電壓。藉由此輸入補償電壓，耗盡型NMOS電晶體51的源極－汲極間電壓是形成耗盡型NMOS電晶體51可飽和動作的飽和電壓以上，因此耗盡型NMOS電晶體51是飽和動作。亦即，輸入補償電壓是飽和電壓以上電路設計。差動放大電路60及NMOS電晶體71是在內部電源端子40形成負反餽電路，藉由該負反餽電路，NMOS電晶體71的輸出電阻是明顯乘著差動放大電路60的放大度的 值而增加。
於是，若將NMOS電晶體71的相互電導設為gm71，將NMOS電晶體71的基板偏壓相互電導設為gmb71，將差動放大電路60的放大度設為Ao，將NMOS電晶體71的輸出電阻設為ro71，將NMOS電晶體52的相互電導設為gm52，將NMOS電晶體51的輸出電阻設為ro51，則低頻的基準電壓輸出端子30的電源電壓變動除去比PSRRLF是藉由下式(1)來算出，形成比以往更大。
PSRRLF＝[(gm71＋gmb71)×Ao×ro71]×(gm52×ro51)………(1)
其次，說明有關第一實施形態的基準電壓電路的動作。
在電源端子10施加基準電壓電路的電源電壓，在內部電源端子40產生定電壓電路50的電源電壓，在基準電壓輸出端子30產生基準電壓。該等的定電壓電路50的電源電壓及定電壓電路50的基準電壓是輸入至差動放大電路60，藉由差動放大電路60來作比較。差動放大電路60是以定電壓電路50的電源電壓能夠與定電壓電路50的基準電壓加上輸入補償電壓後的電壓相等的方式動作，以定電壓電路50的電源電壓能夠形成一定的方式控制NMOS電晶體71的閘極電壓。根據此閘極電壓及電源端子10的電源電壓，NMOS電晶體71輸出一定的定電壓電路50的電源電壓至內部電源端子40。具體而言，若定電壓電路 50的電源電壓比定電壓電路50的基準電壓加上輸入補償電壓後的電壓更高，則差動放大電路60的輸出端子(NMOS電晶體71的閘極)的電壓會變低，NMOS電晶體71關閉，定電壓電路50的電源電壓會變低。又，若定電壓電路50的電源電壓比定電壓電路50的基準電壓加上輸入補償電壓後的電壓更低，則定電壓電路50的電源電壓會變高。亦即，定電壓電路50的電源電壓是被控制成一定。根據此定電壓電路50的電源電壓，耗盡型NMOS電晶體51是將一定的電流流動至NMOS電晶體52，NMOS電晶體52是使一定的電壓之基準電壓產生於基準電壓輸出端子30。
其次，說明有關差動放大電路60。圖7是表示差動放大電路。
以PMOS電晶體61及PMOS電晶體62所構成的電流鏡電路的輸入端子是連接至耗盡型NMOS電晶體63的汲極，輸出端子是連接至NMOS電晶體65的汲極。耗盡型NMOS電晶體63的閘極是連接至差動放大電路60的非反轉輸入端子及NMOS電晶體66的閘極，源極是連接至NMOS電晶體64的汲極，背閘是連接至接地端子20。NMOS電晶體64的閘極是連接至汲極，源極是連接至NMOS電晶體66的汲極，背閘是連接至接地端子20。NMOS電晶體65的閘極是連接至差動放大電路60的反轉輸入端子，源極是連接至NMOS電晶體66的汲極，背閘是連接至接地端子20。NMOS電晶體66的源極及背閘是 連接至接地端子20。耗盡型NMOS電晶體63的閘極是形成差動放大電路60的非反轉輸入端子，NMOS電晶體65的閘極是形成差動放大電路60的反轉輸入端子，電流鏡電路的輸出端子是形成差動放大電路60的輸出端子。
NMOS電晶體66是作為將流動於耗盡型NMOS電晶體63及NMOS電晶體65的電流的和保持於一定的定電流電路來動作。從非反轉輸入端子往NMOS電晶體66的汲極之臨界值電壓是形成耗盡型NMOS電晶體63的臨界值電壓與NMOS電晶體64的臨界值電壓的和的電壓，從反轉輸入端子往NMOS電晶體66的汲極之臨界值電壓是形成NMOS電晶體65的臨界值電壓。如此一來，當NMOS電晶體64與NMOS電晶體65的驅動能力為相同時，因為耗盡型NMOS電晶體63的臨界值電壓為負，所以差動放大電路60是在非反轉輸入端子持有根據耗盡型NMOS電晶體63的臨界值電壓的絕對值之正的輸入補償電壓。在此，若NMOS電晶體64與NMOS電晶體65的驅動能力相異，則該部份，正的輸入補償電壓會被調整。又，由於基準電壓輸出端子30是被連接至NMOS電晶體66的閘極，因此根據流至定電壓電路50的電流之電流會流至NMOS電晶體66。
如此一來，如式(1)所示，NMOS電晶體71的相互電導gm71、NMOS電晶體71的基板偏壓相互電導gmb71、差動放大電路60的放大度Ao及NMOS電晶體71的輸出電阻ro71有助於電源電壓變動除去比PSRRLF ，因此該部 份，電源電壓變動除去比PSRRLF 會變大。
又，即使電源端子10的電源電壓變低，NMOS電晶體71為非飽和動作，NMOS電晶體71的輸出電阻ro71變低，只要差動放大電路60的放大度Ao大，電源電壓變動除去比PSRRLF 也會變大。因此，即使基準電壓電路的最低動作電壓低，電源電壓變動除去比PSRRLF 還是可以變大。亦即，差動放大電路60的放大度Ao有助於電源電壓變動除去比PSRRLF ，因此只要差動放大電路60的放大度Ao大，電源電壓變動除去比PSRRLF 也會變大。
又，只根據由外部施加的電壓及MOS電晶體的臨界值電壓不能決定定電壓電路50的基準電壓，利用負反餽電路，根據定電壓電路50的電源電壓及基準電壓來決定定電壓電路50的電源電壓，根據該電源電壓來決定定電壓電路50的基準電壓。因此，定電壓電路50的基準電壓是被調整後決定，所以難以受到定電壓電路50的耗盡型NMOS電晶體51及NMOS電晶體52的臨界值電壓的不均一所造成的影響。
另外，雖未圖示，但實際使用NMOS電晶體71，但亦可使用源極接地電路的PMOS電晶體。此時，可交換差動放大電路60的非反轉輸入端子的連接端與反轉輸入端子的連接端，對內部電源端子40施加負反餽。
又，雖未圖示，但定電壓電路50的電路構成例，可為日本特公平04－065546所開示的電路構成。此時，定電壓電路50的電源電壓及基準電壓是輸出至差動放大電路 60。差動放大電路60是以定電壓電路50的電源電壓能夠與定電壓電路50的基準電壓加上輸入補償電壓後的電壓相等之方式動作。
又，圖中，若MOS電晶體的閘極部份有點線，則該MOS電晶體為耗盡MOS電晶體，若MOS電晶體的閘極部份無點線，則該MOS電晶體為增強MOS電晶體。
又，雖未圖示，但亦可將NMOS電晶體66的閘極連接至接地端子20，將NMOS電晶體66變更成耗盡型NMOS電晶體。
又，亦可變更差動放大電路60內部的電路構成。圖8是表示差動放大電路的圖。
圖8的差動放大電路60相較於圖7的差動放大電路60，是NMOS電晶體64被削除。
NMOS電晶體66是作為將流動於耗盡型NMOS電晶體63及NMOS電晶體65的電流的和保持於一定的定電流電路來動作。從非反轉輸入端子往NMOS電晶體66的汲極之臨界值電壓是形成耗盡型NMOS電晶體63的臨界值電壓，從反轉輸入端子往NMOS電晶體66的汲極之臨界值電壓是形成NMOS電晶體65的臨界值電壓。如此一來，因為耗盡型NMOS電晶體63的臨界值電壓為負，所以差動放大電路60是在非反轉輸入端子持有根據耗盡型NMOS電晶體63的臨界值電壓與NMOS電晶體65的臨界值電壓的差分電壓的絕對值之正的輸入補償電壓。
又，亦可變更差動放大電路60內部的電路構成。圖9 是表示差動放大電路。
圖9的差動放大電路60相較於圖8的差動放大電路60，是追加了NMOS電晶體64c。
NMOS電晶體66是作為將流動於耗盡型NMOS電晶體63及NMOS電晶體65的電流的和保持於一定的定電流電路來動作。從非反轉輸入端子往NMOS電晶體66的汲極之臨界值電壓是形成耗盡型NMOS電晶體63的臨界值電壓，從反轉輸入端子往NMOS電晶體66的汲極之臨界值電壓是形成NMOS電晶體65的臨界值電壓與NMOS電晶體64c的臨界值電壓的和的電壓。如此一來，因為耗盡型NMOS電晶體63的臨界值電壓為負，所以差動放大電路60是在非反轉輸入端子持有根據耗盡型NMOS電晶體63的臨界值電壓與上述的和的電壓的差分電壓的絕對值之正的輸入補償電壓。
又，亦可變更差動放大電路60內部的電路構成。圖10是表示差動放大電路。
圖10的差動放大電路60相較於圖9的差動放大電路60，是耗盡型NMOS電晶體63變更成NMOS電晶體63d。
NMOS電晶體66是作為將流動於NMOS電晶體63d及NMOS電晶體65的電流的和保持於一定的定電流電路來動作。從非反轉輸入端子往NMOS電晶體66的汲極之臨界值電壓是形成NMOS電晶體63d的臨界值電壓，從反轉輸入端子往NMOS電晶體66的汲極之臨界值電壓是形 成NMOS電晶體65的臨界值電壓及NMOS電晶體64c的臨界值電壓的和的電壓。如此一來，差動放大電路60是在非反轉輸入端子持有根據NMOS電晶體63d的臨界值電壓與上述的和的電壓的差分電壓的絕對值之正的輸入補償電壓。
又，亦可變更差動放大電路60內部的電路構成。圖11是表示差動放大電路。
圖11的差動放大電路60相較於圖10的差動放大電路60，是NMOS電晶體63d變更成NMOS電晶體63e，NMOS電晶體65變更成NMOS電晶體65e，消除NMOS電晶體64c。在此，NMOS電晶體65e的臨界值電壓是實際或明顯的形成比NMOS電晶體63e的臨界值電壓更高。例如，雖未圖示，但實際將NMOS電晶體63e的背閘連接至源極，將NMOS電晶體65e的背閘連接至接地端子20，使NMOS電晶體65e的背閘電壓形成比NMOS電晶體63e的背閘電壓更低，藉此可將NMOS電晶體65e的臨界值電壓形成比NMOS電晶體63e的臨界值電壓更高。又，雖未圖示，但藉由改變NMOS電晶體63e及NMOS電晶體65e的通道摻雜量，可將NMOS電晶體65e的臨界值電壓形成比NMOS電晶體63e的臨界值電壓更高。又，雖未圖示，但藉由使NMOS電晶體63e的相互電導係數形成比NMOS電晶體65e的相互電導係數更大，及/或使PMOS電晶體61的相互電導係數形成比PMOS電晶體62的相互電導係數更大，使NMOS電晶體63e的駆動電流比NMOS電晶 體65e更多，可將NMOS電晶體65e的臨界值電壓明顯的形成比NMOS電晶體63e的臨界值電壓更高。
NMOS電晶體66是作為將流動於NMOS電晶體63e及NMOS電晶體65e的電流的和保持於一定的定電流電路來動作。從非反轉輸入端子往NMOS電晶體66的汲極之臨界值電壓是形成NMOS電晶體63e的臨界值電壓，從反轉輸入端子往NMOS電晶體66的汲極之臨界值電壓是形成NMOS電晶體65e的臨界值電壓。如此一來，差動放大電路60是在非反轉輸入端子持有根據NMOS電晶體63e的臨界值電壓與NMOS電晶體65e的臨界值電壓的差分電壓的絕對值之正的輸入補償電壓。
[第二實施形態]
其次，說明有關第二實施形態的基準電壓電路的構成。圖3是表示第二實施形態的基準電壓電路。在第二實施形態中，雖未圖示，但實際使用P型基板，NMOS電晶體是形成於P型基板，PMOS電晶體是形成於設在P型基板的NWELL。
第二實施形態的基準電壓電路是具有：具備耗盡型NMOS電晶體51及NMOS電晶體52的ED型基準電壓電路的定電壓電路50、及控制電晶體的耗盡型NMOS電晶體71b。
耗盡型NMOS電晶體71b的閘極是連接至差動放大電路60的輸出端子，源極是連接至內部電源端子40，汲極 是連接至電源端子10，背閘是連接至接地端子20。
[第三實施形態]
其次，說明有關第三實施形態的基準電壓電路的構成。圖4是表示第三實施形態的基準電壓電路。在第三實施形態中，雖未圖示，但實際使用N型基板，PMOS電晶體是形成於N型基板，NMOS電晶體是形成於設在N型基板的PWELL。
第三實施形態的基準電壓電路是具有：具備耗盡型NMOS電晶體51c及NMOS電晶體52的ED型基準電壓電路的定電壓電路50、及控制電晶體的NMOS電晶體71c。
耗盡型NMOS電晶體51c的閘極、源極及背閘是連接至基準電壓輸出端子30，汲極是連接至內部電源端子40。NMOS電晶體71c的閘極是連接至差動放大電路60的輸出端子，源極及背閘是連接至內部電源端子40，汲極是連接至電源端子10。
[第四實施形態]
其次，說明有關第四實施形態的基準電壓電路的構成。圖5是表示第四實施形態的基準電壓電路。在第四實施形態中，雖未圖示，但實際使用N型基板，PMOS電晶體是形成於N型基板，NMOS電晶體是形成於設在N型基板的PWELL。
第四實施形態的基準電壓電路是具有：具備耗盡型 NMOS電晶體51c及NMOS電晶體52的ED型基準電壓電路的定電壓電路50、及控制電晶體的耗盡型NMOS電晶體71d。
耗盡型NMOS電晶體71d的閘極是連接至差動放大電路60的輸出端子，源極及背閘是連接至內部電源端子40，汲極是連接至電源端子10。
[第五實施形態]
其次，說明有關第五實施形態的基準電壓電路的構成。圖6是表示第五實施形態的基準電壓電路。
第五實施形態的基準電壓電路是具有：具備接合型NMOS電晶體51e及電阻52e的定電壓電路50、及作為控制電晶體的NPN電晶體71e。
接合型NMOS電晶體51e的閘極及源極是連接至基準電壓輸出端子30，汲極是連接至內部電源端子40。電阻52e的一端是連接至基準電壓輸出端子30，另一端是連接至接地端子20。NPN電晶體71e的基極是連接至差動放大電路60的輸出端子，射極是連接至內部電源端子40，集極是連接至電源端子10。
另外，雖使用NPN電晶體71e作為控制電晶體，但亦可使用PNP電晶體。此時，可交換差動放大電路60的非反轉輸入端子的連接端與反轉輸入端子的連接端，對內部電源端子40施加負反餽。
10‧‧‧電源端子
20‧‧‧接地端子
30‧‧‧基準電壓輸出端子
40‧‧‧內部電源端子
50‧‧‧定電壓電路
60‧‧‧差動放大電路
70‧‧‧控制電晶體
圖1是表示本發明的基準電壓電路的概念圖。
圖2是表示第一實施形態的基準電壓電路。
圖3是表示第二實施形態的基準電壓電路。
圖4是表示第三實施形態的基準電壓電路。
圖5是表示第四實施形態的基準電壓電路。
圖6是表示第五實施形態的基準電壓電路。
圖7是表示本發明的基準電壓電路的差動放大電路的具體例。
圖8是表示本發明的基準電壓電路的差動放大電路的其他具體例。
圖9是表示本發明的基準電壓電路的差動放大電路的其他具體例。
圖10是表示本發明的基準電壓電路的差動放大電路的其他具體例。
圖11是表示本發明的基準電壓電路的差動放大電路的其他具體例。
圖12是表示以往的基準電壓電路。
圖13是表示以往的基準電壓電路。
圖14是表示以往的基準電壓電路。
10‧‧‧電源端子
20‧‧‧接地端子
30‧‧‧基準電壓輸出端子
40‧‧‧內部電源端子
50‧‧‧定電壓電路
51‧‧‧耗盡型NMOS電晶體
52‧‧‧NMOS電晶體
60‧‧‧差動放大電路
70‧‧‧控制電晶體
71‧‧‧NMOS電晶體

Claims (3)

  1. 一種基準電壓電路，係具備控制電晶體、內部基準電壓電路及差動放大電路，產生一定的基準電壓之基準電壓電路，其特徵為：上述控制電晶體係閘極被連接至上述差動放大電路的輸出端子，而設在電源端子與上述內部基準電壓電路之間，上述內部基準電壓電路係設在上述控制電晶體與接地端子之間，從輸出端子輸出上述基準電壓，上述差動放大電路係上述控制電晶體與上述內部基準電壓電路的連接節點被連接至第一輸入端子，且上述內部基準電壓電路的上述輸出端子被連接至具有輸入補償電壓的第二輸入端子，而以被施加於上述內部基準電壓電路的電壓能夠形成加算上述基準電壓與上述輸入補償電壓後的電壓之方式控制上述控制電晶體。
  2. 如申請專利範圍第1項之基準電壓電路，其中，上述內部基準電壓電路係具有被串聯的耗盡型電晶體及增強型電晶體，上述耗盡型電晶體與上述增強型電晶體的連接節點係與彼此的閘極連接，輸出上述基準電壓的輸出端子。
  3. 如申請專利範圍第1項之基準電壓電路，其中，上述內部基準電壓電路係具有被串聯的接合型電晶體及電阻，上述接合型電晶體與上述電阻的連接節點係與上述接合型電晶體的閘極連接，輸出上述基準電壓的輸出端子。
TW097130992A 2007-08-16 2008-08-14 Reference voltage circuit TWI432937B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007212070A JP5078502B2 (ja) 2007-08-16 2007-08-16 基準電圧回路

Publications (2)

Publication Number Publication Date
TW200923608A TW200923608A (en) 2009-06-01
TWI432937B true TWI432937B (zh) 2014-04-01

Family

ID=40362491

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097130992A TWI432937B (zh) 2007-08-16 2008-08-14 Reference voltage circuit

Country Status (5)

Country Link
US (1) US7719346B2 (zh)
JP (1) JP5078502B2 (zh)
KR (1) KR101175578B1 (zh)
CN (1) CN101369162B (zh)
TW (1) TWI432937B (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5407510B2 (ja) * 2008-08-29 2014-02-05 株式会社リコー 定電圧回路装置
JP5306094B2 (ja) * 2009-07-24 2013-10-02 セイコーインスツル株式会社 基準電圧回路及び電子機器
JP5506594B2 (ja) * 2009-09-25 2014-05-28 セイコーインスツル株式会社 基準電圧回路
JP2011211444A (ja) * 2010-03-29 2011-10-20 Seiko Instruments Inc 内部電源電圧生成回路
JP5884234B2 (ja) * 2011-03-25 2016-03-15 エスアイアイ・セミコンダクタ株式会社 基準電圧回路
CN102193574B (zh) * 2011-05-11 2013-06-12 电子科技大学 一种高阶曲率补偿的带隙基准电压源
JP6095927B2 (ja) * 2012-09-27 2017-03-15 エスアイアイ・セミコンダクタ株式会社 半導体集積回路装置
JP6289083B2 (ja) * 2013-02-22 2018-03-07 エイブリック株式会社 基準電圧発生回路
JP6104784B2 (ja) 2013-12-05 2017-03-29 株式会社東芝 基準電圧生成回路
JP6320047B2 (ja) * 2014-01-10 2018-05-09 セイコーＮｐｃ株式会社 定電圧源回路
JP6320048B2 (ja) * 2014-01-10 2018-05-09 セイコーＮｐｃ株式会社 発振回路
JP6316632B2 (ja) * 2014-03-25 2018-04-25 エイブリック株式会社 ボルテージレギュレータ
CN104793689A (zh) * 2015-04-10 2015-07-22 无锡中星微电子有限公司 基准电压源电路
JP7106931B2 (ja) * 2018-03-28 2022-07-27 セイコーエプソン株式会社 定電流回路、半導体装置、電子機器および半導体装置の製造方法
JP7292117B2 (ja) * 2019-06-11 2023-06-16 エイブリック株式会社 基準電圧発生回路
JP7240075B2 (ja) * 2019-07-08 2023-03-15 エイブリック株式会社 定電圧回路
CN111443753B (zh) * 2020-04-03 2021-10-22 南京芯力微电子有限公司 一种带软启动的耗尽管基准电路
EP4033664B1 (en) * 2020-11-25 2024-01-10 Changxin Memory Technologies, Inc. Potential generation circuit, inverter, delay circuit, and logic gate circuit
EP4033661B1 (en) 2020-11-25 2024-01-24 Changxin Memory Technologies, Inc. Control circuit and delay circuit
US11681313B2 (en) 2020-11-25 2023-06-20 Changxin Memory Technologies, Inc. Voltage generating circuit, inverter, delay circuit, and logic gate circuit
EP4033312A4 (en) 2020-11-25 2022-10-12 Changxin Memory Technologies, Inc. CONTROL CIRCUIT AND DELAY CIRCUIT
CN114815954B (zh) * 2022-04-20 2023-02-24 西安电子科技大学 一种预稳压的零电流损耗单管栅控电路

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4525663A (en) * 1982-08-03 1985-06-25 Burr-Brown Corporation Precision band-gap voltage reference circuit
EP0481531B1 (en) * 1987-05-21 1994-11-30 Kabushiki Kaisha Toshiba Charge transfer device
JPH02114308A (ja) * 1988-10-24 1990-04-26 Nec Corp 定電圧発生回路
JPH05127766A (ja) * 1991-11-01 1993-05-25 Mitsubishi Denki Eng Kk バンドギヤツプ定電圧回路
JPH0667744A (ja) * 1992-08-18 1994-03-11 Fujitsu Ltd 定電圧回路
JPH0728540A (ja) * 1993-07-14 1995-01-31 Nec Corp 基準電圧発生回路
JPH0778471A (ja) * 1993-09-10 1995-03-20 Toshiba Corp 半導体集積回路
JPH08263156A (ja) * 1995-03-20 1996-10-11 Nippon Avionics Co Ltd 定電流回路
JPH08335122A (ja) * 1995-04-05 1996-12-17 Seiko Instr Inc 基準電圧用半導体装置
JP3531129B2 (ja) * 1995-07-20 2004-05-24 株式会社ルネサステクノロジ 電源回路
JPH09307369A (ja) * 1996-05-15 1997-11-28 Denso Corp カレントミラー回路及び定電流駆動回路
JP4084872B2 (ja) * 1997-08-28 2008-04-30 株式会社リコー ボルテージレギュレータ
JPH11122057A (ja) * 1997-10-14 1999-04-30 Fujitsu Ten Ltd Ｍｏｓ用定電流源回路
JP2001159923A (ja) * 1999-12-03 2001-06-12 Fuji Electric Co Ltd 基準電圧回路
JP2002140124A (ja) * 2000-10-30 2002-05-17 Seiko Epson Corp 基準電圧回路
JP2002344259A (ja) * 2001-05-11 2002-11-29 New Japan Radio Co Ltd バイアス回路
JP2003015754A (ja) * 2001-07-03 2003-01-17 Denso Corp 基準電圧発生回路
DE10163633A1 (de) * 2001-12-21 2003-07-10 Philips Intellectual Property Stromquellenschaltung
JP4117780B2 (ja) 2002-01-29 2008-07-16 セイコーインスツル株式会社 基準電圧回路および電子機器
JP2005322105A (ja) * 2004-05-11 2005-11-17 Seiko Instruments Inc 定電圧出力回路
JP4694942B2 (ja) * 2005-10-14 2011-06-08 新日本無線株式会社 定電流回路
KR101212736B1 (ko) * 2007-09-07 2012-12-14 에스케이하이닉스 주식회사 코어전압 발생회로

Also Published As

Publication number Publication date
CN101369162A (zh) 2009-02-18
US20090045870A1 (en) 2009-02-19
TW200923608A (en) 2009-06-01
KR20090017981A (ko) 2009-02-19
KR101175578B1 (ko) 2012-08-21
JP2009048319A (ja) 2009-03-05
US7719346B2 (en) 2010-05-18
JP5078502B2 (ja) 2012-11-21
CN101369162B (zh) 2012-07-18

Similar Documents

Publication Publication Date Title
TWI432937B (zh) Reference voltage circuit
JP5097664B2 (ja) 定電圧電源回路
JP4262790B2 (ja) 低電圧演算増幅器の入力段および方法
KR101451468B1 (ko) 정전류 회로 및 기준 전압 회로
JP3709059B2 (ja) 基準電圧発生回路
JPS6342288B2 (zh)
JP2002124835A (ja) 演算増幅回路、定電圧回路および基準電圧回路
JP4772980B2 (ja) ボルテージレギュレータ
JP2000114891A (ja) 電流源回路
JP4263056B2 (ja) 基準電圧発生回路
JP4868868B2 (ja) 基準電圧発生回路
JP2550871B2 (ja) Ｃｍｏｓ定電流源回路
TWI525986B (zh) Output circuit
JP3644156B2 (ja) 電流制限回路
JP2012244558A (ja) 差動増幅回路
JP4029958B2 (ja) 半導体回路
US20050237106A1 (en) Constant-current generating circuit
JP3945412B2 (ja) レベルシフト回路
JP6650800B2 (ja) バイアス回路、ａｂ級アンプ及びバイアス電圧生成方法
KR100671210B1 (ko) 와이드 스윙을 갖는 캐스코드 전류미러형 스타트-업 회로
JPH11274860A (ja) プッシュプル増幅回路
JPH11308055A (ja) プッシュプル増幅回路
JP4408557B2 (ja) 電圧調整回路
JP4265951B2 (ja) 電圧監視回路
JP2000235422A (ja) ボルテージレギュレータ

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees