JPH08263156A - 定電流回路 - Google Patents
定電流回路Info
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- JPH08263156A JPH08263156A JP8598295A JP8598295A JPH08263156A JP H08263156 A JPH08263156 A JP H08263156A JP 8598295 A JP8598295 A JP 8598295A JP 8598295 A JP8598295 A JP 8598295A JP H08263156 A JPH08263156 A JP H08263156A
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Abstract
(57)【要約】
【目的】 定電流ＦＥＴなどの半導体定電流素子を用い
た場合に、高電圧に対して使用できるようにする。 【構成】 零温度ドリフト領域で用いられる半導体定電
流素子と、非飽和領域で用いられる半導体抵抗素子とを
直列接続し、前記半導体抵抗素子を前記半導体定電流素
子の両端電圧により制御し、定電流素子の両端間電圧を
一定以下に保つようにした。
た場合に、高電圧に対して使用できるようにする。 【構成】 零温度ドリフト領域で用いられる半導体定電
流素子と、非飽和領域で用いられる半導体抵抗素子とを
直列接続し、前記半導体抵抗素子を前記半導体定電流素
子の両端電圧により制御し、定電流素子の両端間電圧を
一定以下に保つようにした。
Description
【０００１】
【産業上の利用分野】本発明は、ＦＥＴなどの半導体定
電流素子を用いた定電流回路に関するものである。
電流素子を用いた定電流回路に関するものである。
【０００２】
【従来の技術】ＦＥＴ（電解効果トランジスタ）を用い
た定電流回路が公知である。図７はその一例である２端
子の定電流回路を示す回路図である。
た定電流回路が公知である。図７はその一例である２端
子の定電流回路を示す回路図である。
【０００３】この図において符号１０は接合型ＦＥＴ、
１２はソース抵抗（ＲS ）、１４は負荷抵抗（ＲL ）、
１６は直流電源（ＶDDボルト）である。負荷抵抗１４と
電源１６とソース抵抗１２とは、ＦＥＴ１０のドレイン
（Ｄ）とソース（Ｄ）に直列接続されている。またＦＥ
Ｔ１０のゲート（Ｇ）はソース抵抗１２を介してソース
（Ｓ）に接続されている。
１２はソース抵抗（ＲS ）、１４は負荷抵抗（ＲL ）、
１６は直流電源（ＶDDボルト）である。負荷抵抗１４と
電源１６とソース抵抗１２とは、ＦＥＴ１０のドレイン
（Ｄ）とソース（Ｄ）に直列接続されている。またＦＥ
Ｔ１０のゲート（Ｇ）はソース抵抗１２を介してソース
（Ｓ）に接続されている。
【０００４】ここにＦＥＴ１０は零温度ドリフト領域
（例えば飽和領域）で使用され、ゲート・ソース間電圧
ＶGSはＶGS＝ＩD ・ＲS となる。ドレイン電流ＩD はソ
ース電流とほぼ同一である。接合型ＦＥＴ１０の場合に
はドレイン電流ＩD はゲート・ソース間電圧ＶGSの変化
に対して、２乗特性を持つから、：ＩD ＝ＩDSS （１−
ＶGS／ＶP ）2 ：となる。
（例えば飽和領域）で使用され、ゲート・ソース間電圧
ＶGSはＶGS＝ＩD ・ＲS となる。ドレイン電流ＩD はソ
ース電流とほぼ同一である。接合型ＦＥＴ１０の場合に
はドレイン電流ＩD はゲート・ソース間電圧ＶGSの変化
に対して、２乗特性を持つから、：ＩD ＝ＩDSS （１−
ＶGS／ＶP ）2 ：となる。
【０００５】ここにＩDSS は飽和ドレイン・ソース電
流、ＶP はピンチオフ電圧であって零温度ドリフト領域
（例えば飽和領域）にあるドレイン・ソース電圧ＶDSで
ある。なおＩDSS とＶP は定数だから、ドレイン電流Ｉ
D はＲS により決まる。ＲS ＝０ならＩD ＝ＩDSS とな
り、この時最大電流が流れることになる。
流、ＶP はピンチオフ電圧であって零温度ドリフト領域
（例えば飽和領域）にあるドレイン・ソース電圧ＶDSで
ある。なおＩDSS とＶP は定数だから、ドレイン電流Ｉ
D はＲS により決まる。ＲS ＝０ならＩD ＝ＩDSS とな
り、この時最大電流が流れることになる。
【０００６】
【従来の技術の問題点】このような従来のＦＥＴを用い
た半導体定電流素子は、使用電圧範囲が通常１００ボル
ト以下に制限されていた。このため高電圧の電源に対し
て使用できないという問題があった。
た半導体定電流素子は、使用電圧範囲が通常１００ボル
ト以下に制限されていた。このため高電圧の電源に対し
て使用できないという問題があった。
【０００７】
【発明の目的】本発明はこのような事情に鑑みなされた
ものであり、半導体定電流素子を用いて高電圧に対して
使用可能とした定電流回路を提供することを目的とす
る。
ものであり、半導体定電流素子を用いて高電圧に対して
使用可能とした定電流回路を提供することを目的とす
る。
【０００８】
【発明の構成】本発明によればこの目的は、零温度ドリ
フト領域（例えば飽和領域）で用いられる半導体定電流
素子と、非飽和領域で用いられる半導体抵抗素子とを直
列接続し、前記半導体抵抗素子を前記半導体定電流素子
の両端電圧により制御し、定電流素子の両端間電圧を一
定以下に保つようにしたことを特徴とする定電流回路、
により達成される。
フト領域（例えば飽和領域）で用いられる半導体定電流
素子と、非飽和領域で用いられる半導体抵抗素子とを直
列接続し、前記半導体抵抗素子を前記半導体定電流素子
の両端電圧により制御し、定電流素子の両端間電圧を一
定以下に保つようにしたことを特徴とする定電流回路、
により達成される。
【０００９】すなわち定電流素子として定電流ＦＥＴを
用いる場合には、その零温度ドリフト領域ではその大き
い内部抵抗ＲDSは略一定であり、その両端間電圧ＶDSは
ドレイン電流ＩD により変化する。この両端間電圧ＶDS
を用いて抵抗素子の抵抗値を変化させ、定電流素子の両
端間電圧ＶDSと、ドレイン電流ＩD との変動を抑制する
ものである。
用いる場合には、その零温度ドリフト領域ではその大き
い内部抵抗ＲDSは略一定であり、その両端間電圧ＶDSは
ドレイン電流ＩD により変化する。この両端間電圧ＶDS
を用いて抵抗素子の抵抗値を変化させ、定電流素子の両
端間電圧ＶDSと、ドレイン電流ＩD との変動を抑制する
ものである。
【００１０】半導体抵抗素子はＦＥＴやトランジスタで
構成することができるが、トランジスタを用いる場合に
は、定電流素子の両端電圧がゲート・ソース間に印加さ
れるＦＥＴによってトランジスタのベース電流を制御す
るのが望ましい。
構成することができるが、トランジスタを用いる場合に
は、定電流素子の両端電圧がゲート・ソース間に印加さ
れるＦＥＴによってトランジスタのベース電流を制御す
るのが望ましい。
【００１１】
【実施例】図１は本発明の原理説明用のブロック図であ
る。この図１において符号２０は半導体定電流素子であ
り、零温度ドリフト領域例えば飽和領域で作動する接合
型ＦＥＴ（あるいはＭＯＳ・ＦＥＴ）が用いられる。２
２は半導体抵抗素子であり、非飽和領域で作動する電圧
制御型の接合型ＦＥＴ（あるいはＭＯＳ・ＦＥＴ）が用
いられる。
る。この図１において符号２０は半導体定電流素子であ
り、零温度ドリフト領域例えば飽和領域で作動する接合
型ＦＥＴ（あるいはＭＯＳ・ＦＥＴ）が用いられる。２
２は半導体抵抗素子であり、非飽和領域で作動する電圧
制御型の接合型ＦＥＴ（あるいはＭＯＳ・ＦＥＴ）が用
いられる。
【００１２】これらの両素子２０、２２は負荷となる抵
抗（ＲC ）１４および電源（ＶDD）１６と共に閉回路を
形成する。２４は制御回路であり、定電流素子２０の両
端電圧によって抵抗素子２２の抵抗値を制御し、定電流
素子２０に加わる電圧を一定以下に保ちつつその変動を
抑制する。
抗（ＲC ）１４および電源（ＶDD）１６と共に閉回路を
形成する。２４は制御回路であり、定電流素子２０の両
端電圧によって抵抗素子２２の抵抗値を制御し、定電流
素子２０に加わる電圧を一定以下に保ちつつその変動を
抑制する。
【００１３】図２はこの原理基づく一実施例の回路図で
ある。この実施例では定電流素子２０Ａおよび抵抗素子
２２Ａに接合型ＦＥＴを用いる。そしして図１における
制御回路２４は、ＦＥＴ２０の両端電圧ＶDSをＦＥＴ２
２のゲート・ソース間に印加する配線２４Ａのみで形成
されている。なおここに用いた定電流素子２０は、前記
図７に示したＦＥＴ１０のソース抵抗（ＲS ）１２を０
にしたものである。
ある。この実施例では定電流素子２０Ａおよび抵抗素子
２２Ａに接合型ＦＥＴを用いる。そしして図１における
制御回路２４は、ＦＥＴ２０の両端電圧ＶDSをＦＥＴ２
２のゲート・ソース間に印加する配線２４Ａのみで形成
されている。なおここに用いた定電流素子２０は、前記
図７に示したＦＥＴ１０のソース抵抗（ＲS ）１２を０
にしたものである。
【００１４】この実施例において、負荷１４を通る負荷
電流Ｉは、ＦＥＴ２０Ａおよび２２Ａのドレイン電流Ｉ
D に等しい。定電流素子２０Ａの電圧ＶDSは抵抗素子２
２の抵抗をｒdsとして、ＶDS＝ＶDD−（ＲL ＋ｒds）Ｉ
D で求められる。
電流Ｉは、ＦＥＴ２０Ａおよび２２Ａのドレイン電流Ｉ
D に等しい。定電流素子２０Ａの電圧ＶDSは抵抗素子２
２の抵抗をｒdsとして、ＶDS＝ＶDD−（ＲL ＋ｒds）Ｉ
D で求められる。
【００１５】ここに負荷抵抗１４の抵抗値ＲL が減少す
るとＶDSが増大するが、抵抗素子２２Ａの抵抗値ｒdsは
このＶDSの増加に対して増加するように動作する。この
ため定電流素子２０Ａの電圧ＶDSが過大にならず、電源
１６の広い電圧範囲に対して使用可能になる。ここにＦ
ＥＴ２２Ａは非飽和領域で使用され、その抵抗値は数Ω
から数ＭΩまで非常に広い範囲で調整可能である。
るとＶDSが増大するが、抵抗素子２２Ａの抵抗値ｒdsは
このＶDSの増加に対して増加するように動作する。この
ため定電流素子２０Ａの電圧ＶDSが過大にならず、電源
１６の広い電圧範囲に対して使用可能になる。ここにＦ
ＥＴ２２Ａは非飽和領域で使用され、その抵抗値は数Ω
から数ＭΩまで非常に広い範囲で調整可能である。
【００１６】図３は他の実施例の回路図である。この実
施例では定電流素子２０Ｂとして図２のものと同様に定
電流ＦＥＴを用い、抵抗素子２２ＢとしてＰＮＰトラン
ジスタを用い、さらに制御回路２４Ｂとして接合型ＦＥ
Ｔを用いている。なお素子２２Ｂは１５００ボルトの耐
圧を持つものが可能であり、ＦＥＴ２４Ｂは数１００ボ
ルトに耐えるものが可能である。
施例では定電流素子２０Ｂとして図２のものと同様に定
電流ＦＥＴを用い、抵抗素子２２ＢとしてＰＮＰトラン
ジスタを用い、さらに制御回路２４Ｂとして接合型ＦＥ
Ｔを用いている。なお素子２２Ｂは１５００ボルトの耐
圧を持つものが可能であり、ＦＥＴ２４Ｂは数１００ボ
ルトに耐えるものが可能である。
【００１７】ここではトランジスタ２０Ｂのコレクタ電
流ｉC は、そのベース電流をｉB 、順方向電流増幅率を
ｈFEとして、、ｉC ＝ｈFE・ｉB となる。従って負荷電
流ＩL ＝ｉC ＋ｉB ＝（ｈFE＋１）ｉB となる。ここに
ベース電流ｉB は、ＦＥＴ２４Ｂのドレイン電流ＩD に
等しい。
流ｉC は、そのベース電流をｉB 、順方向電流増幅率を
ｈFEとして、、ｉC ＝ｈFE・ｉB となる。従って負荷電
流ＩL ＝ｉC ＋ｉB ＝（ｈFE＋１）ｉB となる。ここに
ベース電流ｉB は、ＦＥＴ２４Ｂのドレイン電流ＩD に
等しい。
【００１８】一般にＦＥＴ２４Ｂの特性は図４に示すよ
うな２乗特性になる。ここにＶGSはＦＥＴ２４Ｂのゲー
ト・ソース間電圧、ＩD はドレイン電流である。またＶ
P はピンチオフ電圧である。定電流素子２０Ｂの両端電
圧ＶDSがＦＥＴ２４Ｂのゲート・ソース間に印加された
時に、その時のドレイン電流ＩD が前記のｉB ＝ＩL／
（ｈFE＋１）となるようなＦＥＴ２４Ｂが用いられる。
うな２乗特性になる。ここにＶGSはＦＥＴ２４Ｂのゲー
ト・ソース間電圧、ＩD はドレイン電流である。またＶ
P はピンチオフ電圧である。定電流素子２０Ｂの両端電
圧ＶDSがＦＥＴ２４Ｂのゲート・ソース間に印加された
時に、その時のドレイン電流ＩD が前記のｉB ＝ＩL／
（ｈFE＋１）となるようなＦＥＴ２４Ｂが用いられる。
【００１９】図５は他の実施例を示す回路図である。こ
の実施例では制御回路２４Ｃを２つのＦＥＴ２４Ｃ１と
２４Ｃ２とで構成した。ＦＥＴ２４Ｃ１とＦＥＴ２４Ｃ
２とは直列接続され、その一方の２４Ｃ１のドレイン電
流を定電流素子２０Ｃの両端間電圧で制御するものであ
る。
の実施例では制御回路２４Ｃを２つのＦＥＴ２４Ｃ１と
２４Ｃ２とで構成した。ＦＥＴ２４Ｃ１とＦＥＴ２４Ｃ
２とは直列接続され、その一方の２４Ｃ１のドレイン電
流を定電流素子２０Ｃの両端間電圧で制御するものであ
る。
【００２０】この実施例によれば、制御回路２４Ｃを２
つのＦＥＴ２４Ｃ１、２４Ｃ２に分けたので各ＦＥＴ２
４Ｃ１と２４Ｃ２には耐圧がさらに小さいものを使用で
きる。ＰＮＰトランジスタ２２Ｃは十分に高耐圧のもの
が容易に入手できるから、この実施例によれば一層広い
電圧範囲で使用可能になる。
つのＦＥＴ２４Ｃ１、２４Ｃ２に分けたので各ＦＥＴ２
４Ｃ１と２４Ｃ２には耐圧がさらに小さいものを使用で
きる。ＰＮＰトランジスタ２２Ｃは十分に高耐圧のもの
が容易に入手できるから、この実施例によれば一層広い
電圧範囲で使用可能になる。
【００２１】図６は他の実施例の回路図である。この実
施例は図５におけるＦＥＴ２４Ｃ２に代えてＮＰＮトラ
ンジスタ２４Ｄ２を用いるものである。ＮＰＮトランジ
スタ２４Ｄ２はＦＥＴ２４Ｃ２よりも容易に高耐圧もの
が得られる。従ってこの実施例によれば一層広い高電圧
範囲で使用できる回路が一層容易に得られる。
施例は図５におけるＦＥＴ２４Ｃ２に代えてＮＰＮトラ
ンジスタ２４Ｄ２を用いるものである。ＮＰＮトランジ
スタ２４Ｄ２はＦＥＴ２４Ｃ２よりも容易に高耐圧もの
が得られる。従ってこの実施例によれば一層広い高電圧
範囲で使用できる回路が一層容易に得られる。
【００２２】以上の各実施例ではＦＥＴとして接合型
（ジャンクション型）を用いているが、ＭＯＳ型のＦＥ
Ｔを用いることも可能である。
（ジャンクション型）を用いているが、ＭＯＳ型のＦＥ
Ｔを用いることも可能である。
【００２３】
【発明の効果】請求項１の発明は以上のように、零温度
ドリフト領域で用いる半導体定電流素子と、非飽和領域
で用いる半導体抵抗素子とを直列接続し、定電流素子の
両端電圧によって抵抗素子の抵抗値を制御し、定電流素
子の電圧を一定以下に制限するものであるから、広い高
電圧範囲で使用可能になる。この回路の安定性は、零温
度ドリフトの半導体定電流素子の特性で決まり、補償回
路等が不要にもなる。
ドリフト領域で用いる半導体定電流素子と、非飽和領域
で用いる半導体抵抗素子とを直列接続し、定電流素子の
両端電圧によって抵抗素子の抵抗値を制御し、定電流素
子の電圧を一定以下に制限するものであるから、広い高
電圧範囲で使用可能になる。この回路の安定性は、零温
度ドリフトの半導体定電流素子の特性で決まり、補償回
路等が不要にもなる。
【００２４】ここに定電流素子は定電流ＦＥＴで構成し
（請求項２）、抵抗素子もＦＥＴで構成できる（請求項
３）。また抵抗素子はトランジスタとし、定電流素子の
両端間電圧によりこのトランジスタのベース電流を制御
するＦＥＴを含む制御回路を設けるようにしてよい（請
求項４）。
（請求項２）、抵抗素子もＦＥＴで構成できる（請求項
３）。また抵抗素子はトランジスタとし、定電流素子の
両端間電圧によりこのトランジスタのベース電流を制御
するＦＥＴを含む制御回路を設けるようにしてよい（請
求項４）。
【図１】本発明の基本原理説明用のブロック図
【図２】本発明の一実施例の回路図
【図３】本発明の他の実施例の回路図
【図４】制御回路のＦＥＴの特性図
【図５】本発明の他の実施例の回路図
【図６】本発明の他の実施例の一例を示す図
【図７】従来の定電流回路の一例を示す図
１０、２０、２０Ａ〜２０Ｄ 定電流回路 ２２、２２、２２Ａ〜２２Ｄ 抵抗素子 １４ 負荷抵抗 １６ 電源
Claims (4)
- 【請求項１】 半導体定電流素子と、非飽和領域で用い
られる半導体抵抗素子とを直列接続し、前記半導体抵抗
素子を前記半導体定電流素子の両端電圧により制御し、
定電流素子の両端間電圧を一定以下に保つようにしたこ
とを特徴とする定電流回路。 - 【請求項２】 定電流素子は定電流ＦＥＴである請求項
１の定電流回路。 - 【請求項３】 半導体抵抗素子はＦＥＴであって、その
ゲート・ソース間には定電流素子の両端間電圧が印加さ
れている請求項２の定電流回路。 - 【請求項４】 半導体抵抗素子は、トランジスタで形成
され、このトランジスタのベース電流は定電流素子の両
端間電圧がゲート・ソース間に印加されるＦＥＴにより
制御される請求項１の定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8598295A JPH08263156A (ja) | 1995-03-20 | 1995-03-20 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8598295A JPH08263156A (ja) | 1995-03-20 | 1995-03-20 | 定電流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263156A true JPH08263156A (ja) | 1996-10-11 |
Family
ID=13873915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8598295A Pending JPH08263156A (ja) | 1995-03-20 | 1995-03-20 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08263156A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009048319A (ja) * | 2007-08-16 | 2009-03-05 | Seiko Instruments Inc | 基準電圧回路 |
-
1995
- 1995-03-20 JP JP8598295A patent/JPH08263156A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009048319A (ja) * | 2007-08-16 | 2009-03-05 | Seiko Instruments Inc | 基準電圧回路 |
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