JPH02114308A - 定電圧発生回路 - Google Patents
定電圧発生回路Info
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- JPH02114308A JPH02114308A JP63268596A JP26859688A JPH02114308A JP H02114308 A JPH02114308 A JP H02114308A JP 63268596 A JP63268596 A JP 63268596A JP 26859688 A JP26859688 A JP 26859688A JP H02114308 A JPH02114308 A JP H02114308A
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- 239000000758 substrate Substances 0.000 claims abstract description 19
- 230000005669 field effect Effects 0.000 claims description 6
- 230000003321 amplification Effects 0.000 claims description 5
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
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- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に半導体集積回路に搭載
される出力変動の温度依存性が極めて低い定電圧発生回
路の回路構成に関する。
される出力変動の温度依存性が極めて低い定電圧発生回
路の回路構成に関する。
従来この種の回路はΔｖＴ型定型圧電圧発生回路ばれ、
第３図に一例を示すように、互いに閾値電圧の異なる一
対のＮチャネルＭＯＳ型出電界効果トランジスター（以
下ＭＯＳＦＥＴと略称する）３０１及び３０２により構
成される差動入力部３１２と、この差動入力部３１２の
出力を増幅する少なくとも一段の増幅部３１３（第３図
では、ＭＯＳＦＥＴ３０６及び３０７で構成される１段
インバータ）と、これら差動入力部３１２及び増幅部３
１３とカレントミラー構成で接続される定電流発生部３
１４（第３図では、ＭＯＳＦＥＴ３０Ｂ及び３０９で構
成される）から成り、差動入力部３１２の正転入力であ
るＭＯＳＦＥＴ３０２のゲート電極が接地され、差動入
力部３１２のＭＯＳＦＥＴ３０１，３０２の基板電位は
自分自身のソース電位であるノード３１０の電位になっ
ている。
第３図に一例を示すように、互いに閾値電圧の異なる一
対のＮチャネルＭＯＳ型出電界効果トランジスター（以
下ＭＯＳＦＥＴと略称する）３０１及び３０２により構
成される差動入力部３１２と、この差動入力部３１２の
出力を増幅する少なくとも一段の増幅部３１３（第３図
では、ＭＯＳＦＥＴ３０６及び３０７で構成される１段
インバータ）と、これら差動入力部３１２及び増幅部３
１３とカレントミラー構成で接続される定電流発生部３
１４（第３図では、ＭＯＳＦＥＴ３０Ｂ及び３０９で構
成される）から成り、差動入力部３１２の正転入力であ
るＭＯＳＦＥＴ３０２のゲート電極が接地され、差動入
力部３１２のＭＯＳＦＥＴ３０１，３０２の基板電位は
自分自身のソース電位であるノード３１０の電位になっ
ている。
尚、第３図中ＭＯ３ＦＥＴ３０３，３０６，３０８はＰ
チャネルＭＯＳＦＥＴ、残りのＭＯＳ Ｆ Ｅ Ｔは全
てＮチャネルＭＯＳＦＥＴであり、ＰチャネルＭＯ３Ｆ
ＥＴの基板電位は全て電源電圧に接続され、Ｎチャネル
ＭＯＳＦＥＴの基板電位はＭＯＳＦＥＴ３０１，３０２
を除いて全て接地さｈている。
チャネルＭＯＳＦＥＴ、残りのＭＯＳ Ｆ Ｅ Ｔは全
てＮチャネルＭＯＳＦＥＴであり、ＰチャネルＭＯ３Ｆ
ＥＴの基板電位は全て電源電圧に接続され、Ｎチャネル
ＭＯＳＦＥＴの基板電位はＭＯＳＦＥＴ３０１，３０２
を除いて全て接地さｈている。
但し、ＭＯＳＦＥＴ３０２は本従来技術例ではゲートソ
ース間電圧が負になるため、その状態で飽和領域動作す
るデイプリージョンタイプでなければならない。又、一
般には出力ノード３１１と反転入力ノード３０１の間に
は、トリミング回路と呼ばれる出力電圧調整回路が設け
られるが、本発明とは直接関係がないので省略している
。
ース間電圧が負になるため、その状態で飽和領域動作す
るデイプリージョンタイプでなければならない。又、一
般には出力ノード３１１と反転入力ノード３０１の間に
は、トリミング回路と呼ばれる出力電圧調整回路が設け
られるが、本発明とは直接関係がないので省略している
。
回路動作の概要は、次の通りである。
反転入力のＭＯＳＦＥＴ３０１に出力ノード３１１が入
力されているので負帰還がかかり、出力ノード３１１に
はＭＯＳＦＥＴ３０１及び３０２に流れるドレイン電流
比がトランジスター３０３及び３０４のチャネル領域の
Ｗ／Ｌ比と同じになるような電圧が現われる。この際、
差動入力部３１２のＭＯＳＦＥＴ３０１，３０２の基板
電位が自分自身のソース電位であるノード３１０の電位
になっているので、温度変化等により各トランジスター
の動作条件が変化しても基板−ソース間電圧が変化しな
いので、閾値電圧の基板−ソース間電圧依存性による閾
値電圧の変化を考慮しなくて済む。
力されているので負帰還がかかり、出力ノード３１１に
はＭＯＳＦＥＴ３０１及び３０２に流れるドレイン電流
比がトランジスター３０３及び３０４のチャネル領域の
Ｗ／Ｌ比と同じになるような電圧が現われる。この際、
差動入力部３１２のＭＯＳＦＥＴ３０１，３０２の基板
電位が自分自身のソース電位であるノード３１０の電位
になっているので、温度変化等により各トランジスター
の動作条件が変化しても基板−ソース間電圧が変化しな
いので、閾値電圧の基板−ソース間電圧依存性による閾
値電圧の変化を考慮しなくて済む。
上述した従来技術では、出力電圧の電源電圧変動除去比
（以下ＰＳＲＲと略称する）が大きいという欠点がある
。
（以下ＰＳＲＲと略称する）が大きいという欠点がある
。
その理由を、以下に説明する。
この種の回路では、トランジスターは飽和領域で動作す
るよう設計されているので、トランジスターのドレイン
電流ＩＤは、 で表わされるものと考えて良い。但し、μは移動度、Ｃ
１は単位面積当りのゲート容量、Ｌ及びＷはそれぞれチ
ャネル長及びチャネル幅、ｖ０３はゲートソース間電圧
、ｖＴ閾値電圧である。
るよう設計されているので、トランジスターのドレイン
電流ＩＤは、 で表わされるものと考えて良い。但し、μは移動度、Ｃ
１は単位面積当りのゲート容量、Ｌ及びＷはそれぞれチ
ャネル長及びチャネル幅、ｖ０３はゲートソース間電圧
、ｖＴ閾値電圧である。
今、各トランジスターのμ＊ Ｌ＋ Ｗｅ Ｉｎｎ ｖ
、、。
、、。
ｖ−ｒを、それぞれのトランジスタ一番号の最下位桁と
同じ添字で示す（即ち、例えばμｍはトランジスター３
０１の移動度を示す）ものとする。
同じ添字で示す（即ち、例えばμｍはトランジスター３
０１の移動度を示す）ものとする。
ＭＯ３ＦＥＴ３０１及び３０２のドレイン電流は、（１
）式からそれぞれ と表わされるから、出力ｖ０の変化Δｖ０はと表わされ
る。これら（２）、 （３）式をＶ。Ｓについて解いて ΔＴ ΔＴ ΔＴ ΔＶＴＩ ΔｖＴ□ ΔＴ ΔＴ であるから、温度がΔＴ変化した時、ＶＯＳがΔｖ０゜
変化したとすると、 となる。
）式からそれぞれ と表わされるから、出力ｖ０の変化Δｖ０はと表わされ
る。これら（２）、 （３）式をＶ。Ｓについて解いて ΔＴ ΔＴ ΔＴ ΔＶＴＩ ΔｖＴ□ ΔＴ ΔＴ であるから、温度がΔＴ変化した時、ＶＯＳがΔｖ０゜
変化したとすると、 となる。
ＭＯＳＦＥＴ３０３及び３０４のチャンネル領域のＷ／
Ｌ比がｐ ： ｑ、ＭＯＳＦＥＴ３０９及び３０５のチ
ャンネル領域のＷ／Ｌ比が１：α、即ち であるとすると、 となる。この時 ｒｏｅ ΔＴ ／’Ｉ ΔＴ Ｉ Ｖａｓ
ｅ ＶＴ＊ ｌ ΔＴ・・・・・・ ａ９ であるから、結局（８）式の出力ｖ０の変化Δｖ０は、
入力段ＭＯＳＦＥＴ３０１，３０２及び、電流源ＭＯＳ
ＦＥＴ３０９の閾値電圧並びに移動度の温度変動によっ
て決まるといえる。
Ｌ比がｐ ： ｑ、ＭＯＳＦＥＴ３０９及び３０５のチ
ャンネル領域のＷ／Ｌ比が１：α、即ち であるとすると、 となる。この時 ｒｏｅ ΔＴ ／’Ｉ ΔＴ Ｉ Ｖａｓ
ｅ ＶＴ＊ ｌ ΔＴ・・・・・・ ａ９ であるから、結局（８）式の出力ｖ０の変化Δｖ０は、
入力段ＭＯＳＦＥＴ３０１，３０２及び、電流源ＭＯＳ
ＦＥＴ３０９の閾値電圧並びに移動度の温度変動によっ
て決まるといえる。
今、トランジスターパラメータの一例を（８）式に代入
して出力Ｖｏの変化ΔＶｏを計算するとだから ＩＤＩ ΔＴ αＰＩＤＩ ｐ＋ｑ ΔＴ ＩＤ２ ΔＴ αｑＩ＋ｎ １）十（１ ΔＴ ＩＤＩ ΔＴ となる。
して出力Ｖｏの変化ΔＶｏを計算するとだから ＩＤＩ ΔＴ αＰＩＤＩ ｐ＋ｑ ΔＴ ＩＤ２ ΔＴ αｑＩ＋ｎ １）十（１ ΔＴ ＩＤＩ ΔＴ となる。
従って、出力Ｖ。の変化Δｖｏが零になるように差動入
力段ＭＯＳＦＥＴ３０１，３０２のドレイン電流比ｐ、
ｑを最適に設計する為に、ｐ、ｑがアンバランスになり
ＰＳＲＲが劣化スる。
力段ＭＯＳＦＥＴ３０１，３０２のドレイン電流比ｐ、
ｑを最適に設計する為に、ｐ、ｑがアンバランスになり
ＰＳＲＲが劣化スる。
更に、ｐ、ｑを最適に設計して出力の温度変動を零にし
ても、実際には各パラメータの誤差が±１０％程度ある
から、結果として支配項である閾値電圧の温度変動率の
誤差から±０．ｌＸ１０−３のオーダーの出力変動が現
われる。
ても、実際には各パラメータの誤差が±１０％程度ある
から、結果として支配項である閾値電圧の温度変動率の
誤差から±０．ｌＸ１０−３のオーダーの出力変動が現
われる。
本発明の定電圧発生回路は、その基板電位が特定固定電
位に接続された互いに閾値電圧の異なる一対のＭＯＳＦ
ＥＴにより構成される差動入力部と、当該差動入力部の
出力を増幅する少なくとも一段の増幅部と、これら差動
入力部及び増幅部とカレントミラー構成で接続される定
電流発生部から成り、この差動入力部の正転入力が固定
電位点に接続され、且つ、差動入力部のＭＯＳＦＥＴの
ドレイン電流の比が１＝１であることを構成要件とする
。
位に接続された互いに閾値電圧の異なる一対のＭＯＳＦ
ＥＴにより構成される差動入力部と、当該差動入力部の
出力を増幅する少なくとも一段の増幅部と、これら差動
入力部及び増幅部とカレントミラー構成で接続される定
電流発生部から成り、この差動入力部の正転入力が固定
電位点に接続され、且つ、差動入力部のＭＯＳＦＥＴの
ドレイン電流の比が１＝１であることを構成要件とする
。
即ち、本発明では、温度変化によって基板−ソース間電
圧が変化する為、閾値電圧の基板−ソース間電圧依存性
による閾値電圧変化が起こるが、この基板−ソース間電
圧変化による閾値電圧変化が、温度変化による閾値電圧
変化を打ち消す方向に働くので、出力の温度変動を差動
入力部のドレイン電流比のアンバランスで補償する必要
がないという利点を有する。
圧が変化する為、閾値電圧の基板−ソース間電圧依存性
による閾値電圧変化が起こるが、この基板−ソース間電
圧変化による閾値電圧変化が、温度変化による閾値電圧
変化を打ち消す方向に働くので、出力の温度変動を差動
入力部のドレイン電流比のアンバランスで補償する必要
がないという利点を有する。
以下、図面に従って本発明をより詳細に説明する。
第１図（ａ）は、本発明の一実施例を示す回路図である
。
。
本実施例は、差動入力部がエンハンスメント、及びデイ
プリージョンタイプＮチャネルＭＯ３ＦＥＴ１０１．１
０２により構成され、基板電位は接地されている。尚、
第１図中ＭＯＳＦＥＴ１０３，１０４゜１０６．１０８
はＰチャネルＭＯＳＦＥＴで、残りのトランジスターは
全てＮチャネルＭＯＳＦＥＴである。又、ＰチャネルＭ
Ｏ３ＦＥＴの基板電位は全て電源電圧に接続され、Ｎチ
ャネルＭＯＳＦＥＴの基板電位は全て接地されている。
プリージョンタイプＮチャネルＭＯ３ＦＥＴ１０１．１
０２により構成され、基板電位は接地されている。尚、
第１図中ＭＯＳＦＥＴ１０３，１０４゜１０６．１０８
はＰチャネルＭＯＳＦＥＴで、残りのトランジスターは
全てＮチャネルＭＯＳＦＥＴである。又、ＰチャネルＭ
Ｏ３ＦＥＴの基板電位は全て電源電圧に接続され、Ｎチ
ャネルＭＯＳＦＥＴの基板電位は全て接地されている。
従来技術を示した第３図の大きな違いは、差動入力部の
ＭＯＳＦＥＴＩ Ｏ１，１０２の基板電位が自分自身の
ソース電位ではなく接地になっていることである。
ＭＯＳＦＥＴＩ Ｏ１，１０２の基板電位が自分自身の
ソース電位ではなく接地になっていることである。
その為、温度変化によるＭＯＳＦＥＴ１０２のゲートソ
ース間の電圧の変化は、ＭＯＳＦＥＴ１０２のゲートが
接地されているのでノード１１０の変化となり、結局Ｍ
ＯＳＦＥＴＩＯ１及び１０２の基板−ソース間電圧変化
となる。
ース間の電圧の変化は、ＭＯＳＦＥＴ１０２のゲートが
接地されているのでノード１１０の変化となり、結局Ｍ
ＯＳＦＥＴＩＯ１及び１０２の基板−ソース間電圧変化
となる。
今、ＭＯＳＦＥＴ１０１及び１０２の閾値電圧の基板−
ソース間電圧依存係数をそれぞれに１、及びに２とする
と、（６）、 （７）式から・・・・・・ ０η ・・・・・・ αね と表わされるから、出力■。の変化Δ■。はΔＴ ΔＴ ΔＴ ΔＴ １十に２ ΔＴ となる。
ソース間電圧依存係数をそれぞれに１、及びに２とする
と、（６）、 （７）式から・・・・・・ ０η ・・・・・・ αね と表わされるから、出力■。の変化Δ■。はΔＴ ΔＴ ΔＴ ΔＴ １十に２ ΔＴ となる。
従って、本発明は従来技術に比べＭＯＳＦＥＴ１０１及
び１０２の閾値電圧の温度変化率の差が、基板−ソース
間電圧依存係数の関わる項（１＋Ｋｌ）／（１＋に２）
の分だけ小さくなる。従来技術の項で一例として使った
ＭＯＳＦＥＴでは、 Ｋ、＝０．３ ・・・・・・ （２
＋）Ｋ２＝０．１５ ・・・・・・
（２１）なので （１＋に＋） ／ （１＋に２） ＝ １．１３≧１
・・・・・・ ■となり、式θωから出力電圧の温度
変化率は、Δｖ０ ＝ −１，２ｘ １０−”＋１．０２Ｘ １０−３ΔＴ と表わされる。
び１０２の閾値電圧の温度変化率の差が、基板−ソース
間電圧依存係数の関わる項（１＋Ｋｌ）／（１＋に２）
の分だけ小さくなる。従来技術の項で一例として使った
ＭＯＳＦＥＴでは、 Ｋ、＝０．３ ・・・・・・ （２
＋）Ｋ２＝０．１５ ・・・・・・
（２１）なので （１＋に＋） ／ （１＋に２） ＝ １．１３≧１
・・・・・・ ■となり、式θωから出力電圧の温度
変化率は、Δｖ０ ＝ −１，２ｘ １０−”＋１．０２Ｘ １０−３ΔＴ と表わされる。
従って、閾値電圧の温度変化率の差が従来技術より小さ
くなるのでｐ、ｑを、１：１に設計しても出力電圧の温
度変化率は従来技術と同じ程度で、しかも差動入力段を
バランスさせたことにより回路のＰＳＲＲは向上する。
くなるのでｐ、ｑを、１：１に設計しても出力電圧の温
度変化率は従来技術と同じ程度で、しかも差動入力段を
バランスさせたことにより回路のＰＳＲＲは向上する。
第１図（ｂ）に差動入力段をバランスさせた場合とそう
でない場合のＰＳＲＲを比較して示す。
でない場合のＰＳＲＲを比較して示す。
第１図（ｂ）中曲線１１２が差動入力段を３：２程度に
した場合であり、曲線１１３が１：１にした場合である
が、両者で大きな差があることがわかる。
した場合であり、曲線１１３が１：１にした場合である
が、両者で大きな差があることがわかる。
もっとも、これは−例にすぎないので使用するデバイス
によって効果の度合が変わるのは勿論である。
によって効果の度合が変わるのは勿論である。
又、差動入力段のＭＯＳＦＥＴのチャンネル領域のＷ／
Ｌ比はレイアウト上回じほうが有利であるが、回路上は
回路動作を満足するものであれば異なってもかまわない
。
Ｌ比はレイアウト上回じほうが有利であるが、回路上は
回路動作を満足するものであれば異なってもかまわない
。
第２図は、本発明の他の実施例を示す回路図である。
本実施例は、差動入力部がエンハンスメント、及びデイ
プリージョンタイプＰチャネルＭＯ３ＦＥＴ２０１，２
０２により構成さｈ、基板電位は電源電圧に接続されて
いる。
プリージョンタイプＰチャネルＭＯ３ＦＥＴ２０１，２
０２により構成さｈ、基板電位は電源電圧に接続されて
いる。
動作原理は、第１図の実施例と同様なので説明は省略す
る。
る。
尚、第２図中ＭＯＳＦＥＴ２０３，２０４，２０６゜２
０８はＮチャネルＭＯＳＦＥＴで、残りのＭＯＳＦＥＴ
は全てＰチャネルＭＯＳＦＥＴである。
０８はＮチャネルＭＯＳＦＥＴで、残りのＭＯＳＦＥＴ
は全てＰチャネルＭＯＳＦＥＴである。
又、ＰチャネルＭＯＳＦＥＴの基板電位は全て電源電圧
に接続され、ＮチャネルＭＯＳＦＥＴの基板電位は全て
接地されている。
に接続され、ＮチャネルＭＯＳＦＥＴの基板電位は全て
接地されている。
以上、第１図及び第２図の実施例では、差動入力部がエ
ンハンスメント、及ヒティフリーションタイプであり、
基板電位は接地、又は電源電圧にしているが、本発明は
、これらに限定されるものではないことはいうまでもな
い。
ンハンスメント、及ヒティフリーションタイプであり、
基板電位は接地、又は電源電圧にしているが、本発明は
、これらに限定されるものではないことはいうまでもな
い。
以上説明したように、本発明では温度変化によって基板
−ソース間電圧が変化する為、閾値電圧の基板−ソース
間電圧依存性による閾値電圧変化が起こるが、この基板
−ソース間電圧変化による閾値電圧変化が、温度変化に
よる閾値電圧変化を打ち消す方向に働くので、出力の温
度変動を差動入力部のドレイン電流比のアンバランスで
［する必要がなく、差動入力部のドレイン電流比をバラ
ンスさせてＰＳＲＲを向上できる効果を有する。
−ソース間電圧が変化する為、閾値電圧の基板−ソース
間電圧依存性による閾値電圧変化が起こるが、この基板
−ソース間電圧変化による閾値電圧変化が、温度変化に
よる閾値電圧変化を打ち消す方向に働くので、出力の温
度変動を差動入力部のドレイン電流比のアンバランスで
［する必要がなく、差動入力部のドレイン電流比をバラ
ンスさせてＰＳＲＲを向上できる効果を有する。
第１図（ａ）は本発明の一実施例を示す回路図、第１図
（ｂ）はその効果を示す利得と周波数との関係図、及び
第２図は本発明の他の実施例を示す回路図、第３図は従
来技術を示す回路図である。 １０１．１０２，１０５，１０７，１０９，２０３゜２
０４．２０６，２０８，３０１，３０２，３０５゜３０
７．３０９・・・・・・ＮチャネルＭＯＳ型電界効果ト
ランジスタ、１０３，１０４，１０６，１０８゜２０１
．２０２，２０５，２０７，２０９，３０３゜３０４．
３０６，３０８・・・・・・ＰチャネルＭＯ３型電界効
果トランジスタ、１１０・・・・・・ソースノード、３
１０・・・・・・基板電位ノード、１１１，２１１゜３
１１・・・・・・出力ノード、１１２・・・・・・差動
入力段を３：２にした時のＰＳＲＲ，１１３・・・・・
・差動入力段をｌ：１にした時のＰＳＲＲ１３１２・・
・・・・差動入力部、３１３・・・・・・増幅部、３１
４・・・・・・定電流発生部。 代理人 弁理士 内 原 晋 １０３、 ｌＯｄ、１０６．７０θ ・・・Ｐテ〒ネル
ＭＯ５型電野幼 釆は一７５ジ′ペター ・出力ノード ・ソースノード 宅 ■ （α） 第１図（ｂ） 翳 図 ３θ３ 、３０４． Ｊ６（Ｓ、 ３θＢ・Ｐ＋ｒネル
ＭＯ５でトラシ 第３ 凹
（ｂ）はその効果を示す利得と周波数との関係図、及び
第２図は本発明の他の実施例を示す回路図、第３図は従
来技術を示す回路図である。 １０１．１０２，１０５，１０７，１０９，２０３゜２
０４．２０６，２０８，３０１，３０２，３０５゜３０
７．３０９・・・・・・ＮチャネルＭＯＳ型電界効果ト
ランジスタ、１０３，１０４，１０６，１０８゜２０１
．２０２，２０５，２０７，２０９，３０３゜３０４．
３０６，３０８・・・・・・ＰチャネルＭＯ３型電界効
果トランジスタ、１１０・・・・・・ソースノード、３
１０・・・・・・基板電位ノード、１１１，２１１゜３
１１・・・・・・出力ノード、１１２・・・・・・差動
入力段を３：２にした時のＰＳＲＲ，１１３・・・・・
・差動入力段をｌ：１にした時のＰＳＲＲ１３１２・・
・・・・差動入力部、３１３・・・・・・増幅部、３１
４・・・・・・定電流発生部。 代理人 弁理士 内 原 晋 １０３、 ｌＯｄ、１０６．７０θ ・・・Ｐテ〒ネル
ＭＯ５型電野幼 釆は一７５ジ′ペター ・出力ノード ・ソースノード 宅 ■ （α） 第１図（ｂ） 翳 図 ３θ３ 、３０４． Ｊ６（Ｓ、 ３θＢ・Ｐ＋ｒネル
ＭＯ５でトラシ 第３ 凹
Claims (1)
- 互いに閾値電圧の異なる一対のＭＯＳ型電界効果トラン
ジスターにより構成される差動入力部と、当該差動入力
部の出力を増幅する少なくとも一段の増幅部と、これら
差動入力部及び増幅部とカレントミラー構成で接続され
る定電流発生部とを含み、前記差動入力部の正転入力に
固定電位が与えられた定電圧発生回路において、前記差
動入力部のＭＯＳ型電界効果トランジスターの基板電位
が前記固定電位が与えられ、且つ、前記差動入力部のＭ
ＯＳ型電界効果トランジスターのドレイン電流の比が１
：１であることを特徴とする定電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268596A JPH02114308A (ja) | 1988-10-24 | 1988-10-24 | 定電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268596A JPH02114308A (ja) | 1988-10-24 | 1988-10-24 | 定電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02114308A true JPH02114308A (ja) | 1990-04-26 |
Family
ID=17460729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63268596A Pending JPH02114308A (ja) | 1988-10-24 | 1988-10-24 | 定電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02114308A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5107954A (en) * | 1990-10-31 | 1992-04-28 | Aichi Sharyo Co. Ltd. | Control device for mobile vehicular apparatus with aerial platform |
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