KR101175578B1 - 기준 전압 회로 - Google Patents

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KR101175578B1
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다카시 이무라
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세이코 인스트루 가부시키가이샤
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Abstract

(과제)
전원 전압이 낮아도 전원 전압 변동 제거비가 큰 기준 전압 회로를 제공한다.
(해결 수단)
전원 단자 (10) 의 전원 전압이 낮아지고, NMOS 트랜지스터 (71) 가 비포화 동작하고, NMOS 트랜지스터 (71) 의 출력 저항 (ro71) 이 낮아져도, 차동 증폭 회로 (60) 의 증폭도 (Ao) 가 크면, 전원 전압 변동 제거비 (PSRRLF) 도 커진다. 따라서, 기준 전압 회로의 최저 동작 전압이 낮아도, 전원 전압 변동 제거비 (PSRRLF) 는 커질 수 있다. 즉, 차동 증폭 회로 (60) 의 증폭도 (Ao) 가 전원 전압 변동 제거비 (PSRRLF) 에 기여하므로, 차동 증폭 회로 (60) 의 증폭도 (Ao) 가 크면, 그 만큼 전원 전압 변동 제거비 (PSRRLF) 도 커진다.
전원 전압 변동 제거비, 차동 증폭 회로, 기준 전압 회로, MOS 트랜지스터

Description

기준 전압 회로{REFERENCE VOLTAGE CIRCUIT}
본 발명은, 일정한 기준 전압을 발생시키는 기준 전압 회로에 관한 것이다.
도 12 는, 종래의 ED (Enhancement Depletion) 형 기준 전압 회로를 나타내는 회로도이다.
ED 형 기준 전압 회로는, 디프레션 NMOS 트랜지스터 (84) 및 NMOS 트랜지스터 (85) 를 갖고 있다. 디프레션 NMOS 트랜지스터 (84) 의 게이트 및 소스는 기준 전압 출력 단자 (83) 에 접속되고, 드레인은 전원 단자 (81) 에 접속되어 있다. NMOS 트랜지스터 (85) 의 게이트 및 드레인은 기준 전압 출력 단자 (83) 에 접속되고, 소스는 접지 단자 (82) 에 접속되어 있다 (예를 들어, 특허 문헌 1 참조).
이 ED 형 기준 전압 회로에서는, 전원 단자 (81) 의 전원 전압이 변동되어도, 각 MOS 트랜지스터가 포화 동작되고 있으면, 출력되는 기준 전압은 변동되기 어렵다.
여기에서, NMOS 트랜지스터 (85) 의 상호 컨덕턴스를 gm85 로 하고, 디프레션 NMOS 트랜지스터 (84) 의 출력 저항을 ro84 로 하면, 저주파에 있어서의 기준 전압 출력 단자 (83) 에 있어서의 전원 전압 변동 제거비 (전원 전압의 변동과 전원 전압의 변동에 대한 기준 전압의 변동의 비) (PSRRLF) 는,
PSRRLF=gm85×ro84 …(2)
에 의해 산출된다.
그러나, 디프레션 NMOS 트랜지스터 (84) 의 채널 길이 변조 효과 등에 의해, 전원 단자 (81) 의 전원 전압이 변동되면, 기준 전압도 변동된다. 따라서, 전원 전압 변동 제거비 (PSRRLF) 가 커지지 않는다.
이 대책으로서, 캐스코드 회로를 전원 단자 (81) 에 부가하는 경우가 있다. 도 13 은, 종래의 기준 전압 회로를 나타내는 회로도이다.
도 13 의 기준 전압 회로는, 바이어스 전원 (89), NMOS 트랜지스터 (88), ED 형 기준 전압 회로 (86) 를 구비하고 있다. NMOS 트랜지스터 (88) 의 게이트는 바이어스 전원 (89) 에 접속되고, 소스는 ED 형 기준 전압 회로 (86) 에 접속되고, 드레인은 전원 단자 (87) 에 접속되어 있다.
도 13 의 기준 전압 회로에서는, 전원 단자 (87) 의 전원 전압이 변동되어도, 전원 단자 (81) 의 전원 전압이 일정해지도록 NMOS 트랜지스터 (88) 가 동작하므로, ED 형 기준 전압 회로 (86) 의 기준 전압은 변동되기 어렵다.
여기에서, NMOS 트랜지스터 (88) 의 상호 컨덕턴스를 gm88 로 하고, NMOS 트랜지스터 (88) 의 기판 바이어스 상호 컨덕턴스를 gmb88 로 하고, NMOS 트랜지스터 (88) 의 출력 저항을 ro88 로 하면, 저주파에 있어서의 기준 전압 출력 단자 (83) 에 있어서의 전원 전압 변동 제거비 (PSRRLF) 는,
PSRRLF={(gm88+gmb88)×ro88}×(gm85×ro84) …(3)
에 의해 산출된다. 즉, 전원 전압 변동 제거비 (PSRRLF) 는, (gm88+gmb88)×ro88 배가 된다.
상기 기준 전압 회로의 활용예에 대해 설명한다. 도 14 는, 종래의 기준 전압 회로의 활용예를 나타내는 회로도이다.
도 14 의 기준 전압 회로는, 디프레션 NMOS 트랜지스터 (91～93), NMOS 트랜지스터 (94), 기준 전압 출력 단자 (83) 및 ED 형 기준 전압 회로 (86) 를 구비하고 있다. 디프레션 NMOS 트랜지스터 (91) 의 게이트는 디프레션 NMOS 트랜지스터 (92) 의 소스에 접속되고, 소스는 ED 형 기준 전압 회로 (86) 에 접속되고, 드레인은 전원 단자 (87) 에 접속되어 있다. 디프레션 NMOS 트랜지스터 (92) 의 게이트는 디프레션 NMOS 트랜지스터 (91) 의 소스에 접속되고, 소스는 디프레션 NMOS 트랜지스터 (93) 의 드레인에 접속되고, 드레인은 전원 단자 (87) 에 접속되어 있다. 디프레션 NMOS 트랜지스터 (93) 의 게이트는 소스에 접속되어 있다. NMOS 트랜지스터 (94) 의 게이트는 드레인 및 디프레션 NMOS 트랜지스터 (93) 의 소스에 접속되고, 소스는 접지 단자 (82) 에 접속되어 있다 (예를 들어, 특허 문헌 2 참조).
이 기준 전압 회로에서는, 전원 단자 (87) 의 전원 전압이 변동되어도, 전원 단자 (81) 의 전원 전압이 일정해지도록 디프레션 NMOS 트랜지스터 (91) 가 동작하 므로, ED 형 기준 전압 회로 (86) 의 기준 전압은 변동되기 어렵다.
여기에서, 디프레션 NMOS 트랜지스터 (91) 의 게이트 전압과 소스 전압이 동등해지도록 디프레션 NMOS 트랜지스터 (92) 가 동작하면, 디프레션 NMOS 트랜지스터 (91) 의 상호 컨덕턴스는 전원 전압 변동 제거비에 기여하지 않기 때문에, 디프레션 NMOS 트랜지스터 (91) 의 기판 바이어스 상호 컨덕턴스를 gmb91 로 하고, 디프레션 NMOS 트랜지스터 (91) 의 출력 저항을 ro91 로 하면, 저주파에 있어서의 기준 전압 출력 단자 (83) 에 있어서의 전원 전압 변동 제거비 (PSRRLF) 는,
PSRRLF=(gmb91×ro91)×(gm85×ro84) …(4)
에 의해 산출된다. 즉, 전원 전압 변동 제거비 (PSRRLF) 는, gmb91×ro91 배가 된다.
[특허 문헌 1] 일본 특허공보 평04-065546호 (도 2)
[특허 문헌 2] 일본 공개특허공보 2003-295957호 (도 1)
그러나, 전원 단자 (87) 의 전원 전압이 낮아지고, 디프레션 NMOS 트랜지스터 (91) 가 비포화 동작하게 되면, 디프레션 NMOS 트랜지스터 (91) 의 출력 저항 (ro91) 이 낮아지고, 전원 전압 변동 제거비 (PSRRLF) 는 작아진다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 전원 전압이 낮아도 전원 전압 변동 제거비가 큰 기준 전압 회로를 제공한다.
본 발명은, 상기 과제를 해결하기 위해, 디프레션형 트랜지스터 및 인핸스먼트형 트랜지스터를 가지며, 기준 전압을 기준 전압 출력 단자에 출력하는 ED 형 기준 전압 회로와, 전원 단자의 전원 전압에 기초하여, 상기 ED 형 기준 전압 회로에 내부 전원 전압을 공급하는 제어 트랜지스터와, 상기 기준 전압과 상기 내부 전원 전압을 입력하고, 상기 제어 트랜지스터에 제어 신호를 출력하는 차동 증폭 회로를 구비하고, 상기 차동 증폭 회로는, 상기 기준 전압에 대해 상기 디프레션형 트랜지스터가 포화 동작하는 입력 오프셋 전압을 가지며, 상기 ED 형 기준 전압 회로의 전원 전압이 일정해지도록 상기 제어 트랜지스터를 제어하는 것을 특징으로 하는 기준 전압 회로를 제공한다.
또, 본 발명은, 상기 과제를 해결하기 위해, 접합형 트랜지스터 및 저항을 가지며, 기준 전압을 기준 전압 출력 단자에 출력하는 정전압 회로와, 전원 단자의 전원 전압에 기초하여, 상기 정전압 회로에 내부 전원 전압을 공급하는 제어 트랜지스터와, 상기 기준 전압과 상기 내부 전원 전압을 입력하고, 상기 제어 트랜지스터에 제어 신호를 출력하는 차동 증폭 회로를 구비하고, 상기 차동 증폭 회로는, 상기 기준 전압에 대해 상기 접합형 트랜지스터가 포화 동작하는 입력 오프셋 전압을 가지며, 상기 정전압 회로의 전원 전압이 일정해지도록 상기 제어 트랜지스터를 제어하는 것을 특징으로 하는 기준 전압 회로를 제공한다.
본 발명에서는, 전원 단자의 전원 전압이 낮아지고, 제어 트랜지스터가 비포화 동작해도, 차동 증폭 회로의 증폭도가 크면, 전원 전압 변동 제거비도 커진다.
이하, 본 발명의 기준 전압 회로의 개념 및 실시형태를, 도면을 참조하여 설명한다.
[개념]
도 1 은, 본 발명의 기준 전압 회로의 개념을 나타내는 블록도이다.
본 발명의 기준 전압 회로는, 정전압 회로 (50), 차동 증폭 회로 (60) 및 제어 트랜지스터 (70) 를 구비하고 있다.
정전압 회로 (50) 의 입력 단자는 내부 전원 단자 (40) 에 접속되고, 출력 단자는 기준 전압 출력 단자 (30) 에 접속되어 있다. 차동 증폭 회로 (60) 의 비반전 입력 단자는 기준 전압 출력 단자 (30) 에 접속되고, 반전 입력 단자는 내부 전원 단자 (40) 에 접속되고, 출력 단자는 제어 트랜지스터 (70) 의 입력 단자 에 접속되어 있다. 제어 트랜지스터 (70) 의 출력 단자는 내부 전원 단자 (40) 에 접속되어 있다.
여기에서, 차동 증폭 회로 (60) 는, 소정의 증폭도를 가지며, 입력 오프셋 전압을 갖고 있다. 차동 증폭 회로 (60) 및 제어 트랜지스터 (70) 는, 내부 전원 단자 (40) 에 있어서, 부(負)귀환 회로를 형성하고 있다.
다음으로, 기준 전압 회로의 개념의 동작에 대해 설명한다.
정전압 회로 (50) 가 내부 전원 단자 (40) 의 전원 전압에 기초하여, 기준 전압을 기준 전압 출력 단자 (30) 에 출력한다. 차동 증폭 회로 (60) 가, 내부 전원 단자 (40) 의 전원 전압 및 정전압 회로 (50) 의 기준 전압에 기초하여, 제어 신호를 제어 트랜지스터 (70) 에 출력한다. 제어 트랜지스터 (70) 는, 제어 신호에 기초하여 동작하고, 내부 전원 단자 (40) 의 전원 전압을 일정하게 한다.
[제 1 실시형태]
다음으로, 제 1 실시형태의 기준 전압 회로의 구성에 대해 설명한다. 도 2 는, 제 1 실시형태의 기준 전압 회로를 나타내는 도면이다. 제 1 실시형태에 있어서, 도시되어 있지 않지만, P 형 기판이 이용되고, NMOS 트랜지스터는 P 형 기판에 형성되고, PMOS 트랜지스터는 P 형 기판에 형성된 NWELL 에 형성되어 있다.
제 1 실시형태의 기준 전압 회로는, 디프레션 NMOS 트랜지스터 (51) 및 NMOS 트랜지스터 (52) 를 구비한 ED 형 기준 전압 회로인 정전압 회로 (50) 와, 제어 트랜지스터인 NMOS 트랜지스터 (71) 를 갖고 있다.
디프레션 NMOS 트랜지스터 (51) 의 게이트 및 소스는 기준 전압 출력 단자 (30) 에 접속되고, 드레인은 내부 전원 단자 (40) 에 접속되고, 백 게이트는 접지 단자 (20) 에 접속되어 있다. NMOS 트랜지스터 (52) 의 게이트 및 드레인은 기준 전압 출력 단자 (30) 에 접속되고, 소스는 접지 단자 (20) 에 접속되고, 백 게이트는 접지 단자 (20) 에 접속되어 있다. NMOS 트랜지스터 (71) 의 게이트는 차동 증폭 회로 (60) 의 출력 단자에 접속되고, 소스는 내부 전원 단자 (40) 에 접속되고, 드레인은 전원 단자 (10) 에 접속되고, 백 게이트는 접지 단자 (20) 에 접속되어 있다.
여기에서, 차동 증폭 회로 (60) 의 비반전 입력 단자 및 반전 입력 단자는 이매지너리 쇼트하고 있다. 차동 증폭 회로 (60) 는, 소정의 증폭도를 가지며, 디프레션 NMOS 트랜지스터 (51) 가 포화 동작하는 입력 오프셋 전압을 갖고 있다. 이 입력 오프셋 전압에 의해, 디프레션 NMOS 트랜지스터 (51) 의 소스-드레인간 전압은, 디프레션 NMOS 트랜지스터 (51) 가 포화 동작할 수 있는 포화 전압 이상이 되므로, 디프레션 NMOS 트랜지스터 (51) 는 포화 동작하고 있다. 즉, 입력 오프셋 전압은 포화 전압 이상으로 회로 설계되어 있다. 차동 증폭 회로 (60) 및 NMOS 트랜지스터 (71) 는, 내부 전원 단자 (40) 에 있어서, 부귀환 회로를 형성하고, 이 부귀환 회로에 의해 NMOS 트랜지스터 (71) 의 출력 저항은, 외관상 차동 증폭 회로 (60) 의 증폭도가 곱해진 값이 되어 증가되어 있다.
그러면, NMOS 트랜지스터 (71) 의 상호 컨덕턴스를 gm71 로 하고, NMOS 트랜지스터 (71) 의 기판 바이어스 상호 컨덕턴스를 gmb71 로 하고, 차동 증폭 회로 (60) 의 증폭도를 Ao 로 하고, NMOS 트랜지스터 (71) 의 출력 저항을 ro71 로 하 고, NMOS 트랜지스터 (52) 의 상호 컨덕턴스를 gm52 로 하고, NMOS 트랜지스터 (51) 의 출력 저항을 ro51 로 하면, 저주파에 있어서의 기준 전압 출력 단자 (30) 에 있어서의 전원 전압 변동 제거비 (PSRRLF) 는,
PSRRLF=[(gm71+gmb71)×Ao×ro71]×(gm52×ro5l) …(1)
에 의해 산출되고, 종래보다 커진다.
다음으로, 제 1 실시형태의 기준 전압 회로의 동작에 대해 설명한다.
전원 단자 (10) 에 기준 전압 회로의 전원 전압이 인가되고, 내부 전원 단자 (40) 에 정전압 회로 (50) 의 전원 전압이 발생하고, 기준 전압 출력 단자 (30) 에 기준 전압이 발생한다. 이들 정전압 회로 (50) 의 전원 전압과 정전압 회로 (50) 의 기준 전압은 차동 증폭 회로 (60) 에 입력하고, 차동 증폭 회로 (60) 에 의해 비교된다. 차동 증폭 회로 (60) 는, 정전압 회로 (50) 의 전원 전압이 정전압 회로 (50) 의 기준 전압에 입력 오프셋 전압을 가산한 전압과 동등해지도록 동작하고, 정전압 회로 (50) 의 전원 전압이 일정해지도록 NMOS 트랜지스터 (71) 의 게이트 전압을 제어한다. 이 게이트 전압 및 전원 단자 (10) 의 전원 전압에 기초하여, NMOS 트랜지스터 (71) 는 내부 전원 단자 (40) 에 일정한 정전압 회로 (50) 의 전원 전압을 출력한다. 구체적으로는, 정전압 회로 (50) 의 전원 전압이 정전압 회로 (50) 의 기준 전압에 입력 오프셋 전압을 가산한 전압보다 높으면, 차동 증폭 회로 (60) 의 출력 단자 (NMOS 트랜지스터 (71) 의 게이트) 의 전압은 낮아지고, NMOS 트랜지스터 (71) 는 오프되고, 정전압 회로 (50) 의 전원 전 압은 낮아진다. 또, 정전압 회로 (50) 의 전원 전압이 정전압 회로 (50) 의 기준 전압에 입력 오프셋 전압을 가산한 전압보다 낮으면, 정전압 회로 (50) 의 전원 전압은 높아진다. 즉, 정전압 회로 (50) 의 전원 전압은 일정하게 제어된다. 이 정전압 회로 (50) 의 전원 전압에 기초하여, 디프레션 NMOS 트랜지스터 (51) 는 일정한 전류를 NMOS 트랜지스터 (52) 에 흘리고, NMOS 트랜지스터 (52) 는 일정한 전압인 기준 전압을 기준 전압 출력 단자 (30) 에 발생시킨다.
다음으로, 차동 증폭 회로 (60) 에 대해 설명한다. 도 7 은, 차동 증폭 회로를 나타내는 도면이다.
PMOS 트랜지스터 (61) 및 PMOS 트랜지스터 (62) 로 구성되는 커런트 미러 회로의 입력 단자는 디프레션 NMOS 트랜지스터 (63) 의 드레인에 접속되고, 출력 단자는 NMOS 트랜지스터 (65) 의 드레인에 접속되어 있다. 디프레션 NMOS 트랜지스터 (63) 의 게이트는 차동 증폭 회로 (60) 의 비반전 입력 단자 및 NMOS 트랜지스터 (66) 의 게이트에 접속되고, 소스는 NMOS 트랜지스터 (64) 의 드레인에 접속되고, 백 게이트는 접지 단자 (20) 에 접속되어 있다. NMOS 트랜지스터 (64) 의 게이트는 드레인에 접속되고, 소스는 NMOS 트랜지스터 (66) 의 드레인에 접속되고, 백 게이트는 접지 단자 (20) 에 접속되어 있다. NMOS 트랜지스터 (65) 의 게이트는 차동 증폭 회로 (60) 의 반전 입력 단자에 접속되고, 소스는 NMOS 트랜지스터 (66) 의 드레인에 접속되고, 백 게이트는 접지 단자 (20) 에 접속되어 있다. NMOS 트랜지스터 (66) 의 소스 및 백 게이트는 접지 단자 (20) 에 접속되어 있다. 디프레션 NMOS 트랜지스터 (63) 의 게이트는 차동 증폭 회로 (60) 의 비반 전 입력 단자가 되고, NMOS 트랜지스터 (65) 의 게이트는 차동 증폭 회로 (60) 의 반전 입력 단자가 되고, 커런트 미러 회로의 출력 단자는 차동 증폭 회로 (60) 의 출력 단자가 되어 있다.
NMOS 트랜지스터 (66) 는, 디프레션 NMOS 트랜지스터 (63) 와 NMOS 트랜지스터 (65) 에 흐르는 전류의 합을 일정하게 유지하는 정전류 회로로서 동작한다. 비반전 입력 단자로부터 NMOS 트랜지스터 (66) 의 드레인에 대한 임계값 전압은, 디프레션 NMOS 트랜지스터 (63) 의 임계값 전압과 NMOS 트랜지스터 (64) 의 임계값 전압의 합의 전압이 되고, 반전 입력 단자로부터 NMOS 트랜지스터 (66) 의 드레인에 대한 임계값 전압은, NMOS 트랜지스터 (65) 의 임계값 전압이 된다. 이와 같이 하면, NMOS 트랜지스터 (64) 와 NMOS 트랜지스터 (65) 의 드라이브 능력이 동일한 경우, 디프레션 NMOS 트랜지스터 (63) 의 임계값 전압은 부 (負) 이므로, 차동 증폭 회로 (60) 는 비반전 입력 단자에 디프레션 NMOS 트랜지스터 (63) 의 임계값 전압의 절대값에 기초한 정 (正) 의 입력 오프셋 전압을 갖는다. 여기에서, NMOS 트랜지스터 (64) 와 NMOS 트랜지스터 (65) 의 드라이브 능력이 상이하면, 그 만큼 정의 입력 오프셋 전압이 조정된다. 또, 기준 전압 출력 단자 (30) 가 NMOS 트랜지스터 (66) 의 게이트에 접속되어 있기 때문에, 정전압 회로 (50) 에 흐르는 전류에 기초한 전류가 NMOS 트랜지스터 (66) 에 흐른다.
이와 같이 하면, 식 (1) 과 같이, NMOS 트랜지스터 (71) 의 상호 컨덕턴스 (gm71), NMOS 트랜지스터 (71) 의 기판 바이어스 상호 컨덕턴스 (gmb71), 차동 증폭 회로 (60) 의 증폭도 (Ao) 및 NMOS 트랜지스터 (71) 의 출력 저항 (ro71) 이 전 원 전압 변동 제거비 (PSRRLF) 에 기여하므로, 그 만큼 전원 전압 변동 제거비 (PSRRLF) 가 커진다.
또, 전원 단자 (10) 의 전원 전압이 낮아지고, NMOS 트랜지스터 (71) 가 비포화 동작하고, NMOS 트랜지스터 (71) 의 출력 저항 (ro71) 이 낮아져도, 차동 증폭 회로 (60) 의 증폭도 (Ao) 가 크면, 전원 전압 변동 제거비 (PSRRLF) 도 커진다. 따라서, 기준 전압 회로의 최저 동작 전압이 낮아도, 전원 전압 변동 제거비 (PSRRLF) 는 커질 수 있다. 즉, 차동 증폭 회로 (60) 의 증폭도 (Ao) 가 전원 전압 변동 제거비 (PSRRLF) 에 기여하므로, 차동 증폭 회로 (60) 의 증폭도 (Ao) 가 크면, 그 만큼 전원 전압 변동 제거비 (PSRRLF) 도 커진다.
또, 외부로부터 인가된 전압 및 MOS 트랜지스터의 임계값 전압에 의해서만 정전압 회로 (50) 의 기준 전압이 결정되지 않고, 부귀환 회로가 이용되고, 정전압 회로 (50) 의 전원 전압 및 기준 전압에 의해 정전압 회로 (50) 의 전원 전압이 결정되고, 그 전원 전압에 의해 정전압 회로 (50) 의 기준 전압이 결정된다. 따라서, 정전압 회로 (50) 의 기준 전압은 조정되어 결정되므로, 정전압 회로 (50) 의 디프레션 NMOS 트랜지스터 (51) 및 NMOS 트랜지스터 (52) 의 임계값 전압의 편차에 의한 영향을 받기 어렵다.
또한, 도시되어 있지 않지만, NMOS 트랜지스터 (71) 를 사용하고 있는데, 소스 접지 회로의 PMOS 트랜지스터를 사용해도 된다. 이 때, 차동 증폭 회로 (60) 에 있어서의 비반전 입력 단자의 접속처와 반전 입력 단자의 접속처를 교환하여, 내부 전원 단자 (40) 에 대해 부귀환이 걸리도록 한다.
또, 도시되어 있지 않지만, 정전압 회로 (50) 의 회로 구성은 일례이며, 일본 특허공보 평04-065546 에서 개시된 회로 구성이어도 된다. 이 때, 정전압 회로 (50) 의 전원 전압 및 기준 전압은, 차동 증폭 회로 (60) 에 입력된다. 차동 증폭 회로 (60) 는, 정전압 회로 (50) 의 전원 전압이 정전압 회로 (50) 의 기준 전압에 입력 오프셋 전압을 가산한 전압과 동등해지도록 동작한다.
또, 도면 중, MOS 트랜지스터의 게이트 부분에 점선이 있으면, 그 MOS 트랜지스터는 디프레션 MOS 트랜지스터이고, MOS 트랜지스터의 게이트 부분에 점선이 없으면, 그 MOS 트랜지스터는 인핸스먼트 MOS 트랜지스터이다.
또한, 도시되어 있지 않지만, NMOS 트랜지스터 (66) 의 게이트를 접지 단자 (20) 에 접속하고, NMOS 트랜지스터 (66) 를 디프레션 NMOS 트랜지스터로 변경해도 된다.
또, 차동 증폭 회로 (60) 내부의 회로 구성이 변경되어도 된다. 도 8 은, 차동 증폭 회로를 나타내는 도면이다.
도 8 의 차동 증폭 회로 (60) 는, 도 7 의 차동 증폭 회로 (60) 와 비교하여, NMOS 트랜지스터 (64) 가 삭제되어 있다.
NMOS 트랜지스터 (66) 는, 디프레션 NMOS 트랜지스터 (63) 와 NMOS 트랜지스터 (65) 에 흐르는 전류의 합을 일정하게 유지하는 정전류 회로로서 동작한다. 비반전 입력 단자로부터 NMOS 트랜지스터 (66) 의 드레인에 대한 임계값 전압은, 디프레션 NMOS 트랜지스터 (63) 의 임계값 전압이 되고, 반전 입력 단자로부터 NMOS 트랜지스터 (66) 의 드레인에 대한 임계값 전압은, NMOS 트랜지스터 (65) 의 임계값 전압이 된다. 이와 같이 하면, 디프레션 NMOS 트랜지스터 (63) 의 임계값 전압은 부이므로, 차동 증폭 회로 (60) 는 비반전 입력 단자에 디프레션 NMOS 트랜지스터 (63) 의 임계값 전압과 NMOS 트랜지스터 (65) 의 임계값 전압의 차분 전압의 절대값에 기초한 정의 입력 오프셋 전압을 갖는다.
또, 차동 증폭 회로 (60) 내부의 회로 구성이 변경되어도 된다. 도 9 는, 차동 증폭 회로를 나타내는 도면이다.
도 9 의 차동 증폭 회로 (60) 는, 도 8 의 차동 증폭 회로 (60) 와 비교하여, NMOS 트랜지스터 (64c) 가 추가되어 있다.
NMOS 트랜지스터 (66) 는, 디프레션 NMOS 트랜지스터 (63) 와 NMOS 트랜지스터 (65) 에 흐르는 전류의 합을 일정하게 유지하는 정전류 회로로서 동작한다. 비반전 입력 단자로부터 NMOS 트랜지스터 (66) 의 드레인에 대한 임계값 전압은, 디프레션 NMOS 트랜지스터 (63) 의 임계값 전압이 되고, 반전 입력 단자로부터 NMOS 트랜지스터 (66) 의 드레인에 대한 임계값 전압은, NMOS 트랜지스터 (65) 의 임계값 전압과 NMOS 트랜지스터 (64c) 의 임계값 전압의 합의 전압이 된다. 이와 같이 하면, 디프레션 NMOS 트랜지스터 (63) 의 임계값 전압은 부이므로, 차동 증폭 회로 (60) 는 비반전 입력 단자에 디프레션 NMOS 트랜지스터 (63) 의 임계값 전압과 상기 합의 전압의 차분 전압의 절대값에 기초한 정의 입력 오프셋 전압을 갖는다.
또, 차동 증폭 회로 (60) 내부의 회로 구성이 변경되어도 된다. 도 10 은, 차동 증폭 회로를 나타내는 도면이다.
도 10 의 차동 증폭 회로 (60) 는, 도 9 의 차동 증폭 회로 (60) 와 비교하여, 디프레션 NMOS 트랜지스터 (63) 가 NMOS 트랜지스터 (63d) 로 변경되어 있다.
NMOS 트랜지스터 (66) 는, NMOS 트랜지스터 (63d) 와 NMOS 트랜지스터 (65) 에 흐르는 전류의 합을 일정하게 유지하는 정전류 회로로서 동작한다. 비반전 입력 단자로부터 NMOS 트랜지스터 (66) 의 드레인에 대한 임계값 전압은, NMOS 트랜지스터 (63d) 의 임계값 전압이 되고, 반전 입력 단자로부터 NMOS 트랜지스터 (66) 의 드레인에 대한 임계값 전압은, NMOS 트랜지스터 (65) 의 임계값 전압과 NMOS 트랜지스터 (64c) 의 임계값 전압의 합의 전압이 된다. 이와 같이 하면, 차동 증폭 회로 (60) 는 비반전 입력 단자에 NMOS 트랜지스터 (63d) 의 임계값 전압과 상기 합의 전압의 차분 전압의 절대값에 기초한 정의 입력 오프셋 전압을 갖는다.
또, 차동 증폭 회로 (60) 내부의 회로 구성이 변경되어도 된다. 도 11 은, 차동 증폭 회로를 나타내는 도면이다.
도 11 의 차동 증폭 회로 (60) 는, 도 10 의 차동 증폭 회로 (60) 와 비교하여, NMOS 트랜지스터 (63d) 가 NMOS 트랜지스터 (63e) 로 변경되고, NMOS 트랜지스터 (65) 가 NMOS 트랜지스터 (65e) 로 변경되고, NMOS 트랜지스터 (64c) 가 삭제되어 있다. 여기에서, NMOS 트랜지스터 (65e) 의 임계값 전압은, 실제로 또는 외관상, NMOS 트랜지스터 (63e) 의 임계값 전압보다 높게 되어 있다. 예를 들어, 도시되어 있지 않지만, NMOS 트랜지스터 (63e) 의 백 게이트를 소스에 접속하고, NMOS 트랜지스터 (65e) 의 백 게이트를 접지 단자 (20) 에 접속하고, NMOS 트랜지스터 (65e) 의 백 게이트 전압을 NMOS 트랜지스터 (63e) 의 백 게이트 전압보다 낮게 함으로써, NMOS 트랜지스터 (65e) 의 임계값 전압을 NMOS 트랜지스터 (63e) 의 임계값 전압보다 높게 할 수 있다. 또, 도시되어 있지 않지만, NMOS 트랜지스터 (63e) 와 NMOS 트랜지스터 (65e) 의 채널 도프량을 바꿈으로써, NMOS 트랜지스터 (65e) 의 임계값 전압을 NMOS 트랜지스터 (63e) 의 임계값 전압보다 높게 할 수 있다. 또, 도시되어 있지 않지만, NMOS 트랜지스터 (63e) 의 상호 컨덕턴스 계수를 NMOS 트랜지스터 (65e) 의 상호 컨덕턴스 계수보다 크게 하고, 및/또는 PMOS 트랜지스터 (61) 의 상호 컨덕턴스 계수를 PMOS 트랜지스터 (62) 의 상호 컨덕턴스 계수보다 크게 하고, NMOS 트랜지스터 (65e) 보다 NMOS 트랜지스터 (63e) 의 구동 전류를 많게 함으로써, NMOS 트랜지스터 (65e) 의 임계값 전압을 NMOS 트랜지스터 (63e) 의 임계값 전압보다 외관상 높게 할 수 있다.
NMOS 트랜지스터 (66) 는, NMOS 트랜지스터 (63e) 와 NMOS 트랜지스터 (65e) 에 흐르는 전류의 합을 일정하게 유지하는 정전류 회로로서 동작한다. 비반전 입력 단자로부터 NMOS 트랜지스터 (66) 의 드레인에 대한 임계값 전압은, NMOS 트랜지스터 (63e) 의 임계값 전압이 되고, 반전 입력 단자로부터 NMOS 트랜지스터 (66) 의 드레인에 대한 임계값 전압은, NMOS 트랜지스터 (65e) 의 임계값 전압이 된다. 이와 같이 하면, 차동 증폭 회로 (60) 는 비반전 입력 단자에 NMOS 트랜지스터 (63e) 의 임계값 전압과 NMOS 트랜지스터 (65e) 의 임계값 전압의 차분 전 압의 절대값에 기초한 정의 입력 오프셋 전압을 갖는다.
[제 2 실시형태]
다음으로, 제 2 실시형태의 기준 전압 회로의 구성에 대해 설명한다. 도 3 은, 제 2 실시형태의 기준 전압 회로를 나타내는 도면이다. 제 2 실시형태에 있어서, 도시되어 있지 않지만, P 형 기판이 이용되고, NMOS 트랜지스터는 P 형 기판에 형성되고, PMOS 트랜지스터는 P 형 기판에 형성된 NWELL 에 형성되어 있다.
제 2 실시형태의 기준 전압 회로는, 디프레션 NMOS 트랜지스터 (51) 및 NMOS 트랜지스터 (52) 를 구비한 ED 형 기준 전압 회로인 정전압 회로 (50) 와, 제어 트랜지스터인 디프레션 NMOS 트랜지스터 (71b) 를 갖고 있다.
디프레션 NMOS 트랜지스터 (71b) 의 게이트는 차동 증폭 회로 (60) 의 출력 단자에 접속되고, 소스는 내부 전원 단자 (40) 에 접속되고, 드레인은 전원 단자 (10) 에 접속되고, 백 게이트는 접지 단자 (20) 에 접속되어 있다.
[제 3 실시형태]
다음으로, 제 3 실시형태의 기준 전압 회로의 구성에 대해 설명한다. 도 4 는, 제 3 실시형태의 기준 전압 회로를 나타내는 도면이다. 제 3 실시형태에 있어서, 도시되어 있지 않지만, N 형 기판이 이용되고, PMOS 트랜지스터는 N 형 기판에 형성되고, NMOS 트랜지스터는 N 형 기판에 형성된 PWELL 에 형성되어 있다.
제 3 실시형태의 기준 전압 회로는, 디프레션 NMOS 트랜지스터 (51c) 및 NMOS 트랜지스터 (52) 를 구비한 ED 형 기준 전압 회로인 정전압 회로 (50) 와, 제어 트랜지스터인 NMOS 트랜지스터 (71c) 를 갖고 있다.
디프레션 NMOS 트랜지스터 (51c) 의 게이트, 소스 및 백 게이트는 기준 전압 출력 단자 (30) 에 접속되고, 드레인은 내부 전원 단자 (40) 에 접속되어 있다. NMOS 트랜지스터 (71c) 의 게이트는 차동 증폭 회로 (60) 의 출력 단자에 접속되고, 소스 및 백 게이트는 내부 전원 단자 (40) 에 접속되고, 드레인은 전원 단자 (10) 에 접속되어 있다.
[제 4 실시형태]
다음으로, 제 4 실시형태의 기준 전압 회로의 구성에 대해 설명한다. 도 5 는, 제 4 실시형태의 기준 전압 회로를 나타내는 도면이다. 제 4 실시형태에 있어서, 도시되어 있지 않지만, N 형 기판이 이용되고, PMOS 트랜지스터는 N 형 기판에 형성되고, NMOS 트랜지스터는 N 형 기판에 형성된 PWELL 에 형성되어 있다.
제 4 실시형태의 기준 전압 회로는, 디프레션 NMOS 트랜지스터 (51c) 및 NMOS 트랜지스터 (52) 를 구비한 ED 형 기준 전압 회로인 정전압 회로 (50) 와, 제어 트랜지스터인 디프레션 NMOS 트랜지스터 (71d) 를 갖고 있다.
디프레션 NMOS 트랜지스터 (71d) 의 게이트는 차동 증폭 회로 (60) 의 출력 단자에 접속되고, 소스 및 백 게이트는 내부 전원 단자 (40) 에 접속되고, 드레인은 전원 단자 (10) 에 접속되어 있다.
[제 5 실시형태]
다음으로, 제 5 실시형태의 기준 전압 회로의 구성에 대해 설명한다. 도 6 은, 제 5 실시형태의 기준 전압 회로를 나타내는 도면이다.
제 5 실시형태의 기준 전압 회로는, 접합형 NMOS 트랜지스터 (51e) 및 저항 (52e) 을 구비한 정전압 회로 (50) 와, 제어 트랜지스터로서 NPN 트랜지스터 (71e) 를 갖고 있다.
접합형 NMOS 트랜지스터 (51e) 의 게이트 및 소스는 기준 전압 출력 단자 (30) 에 접속되고, 드레인은 내부 전원 단자 (40) 에 접속되어 있다. 저항 (52e) 의 일단은 기준 전압 출력 단자 (30) 에 접속되고, 타단은 접지 단자 (20) 에 접속되어 있다. NPN 트랜지스터 (71e) 의 베이스는 차동 증폭 회로 (60) 의 출력 단자에 접속되고, 이미터는 내부 전원 단자 (40) 에 접속되고, 콜렉터는 전원 단자 (10) 에 접속되어 있다.
또한, 제어 트랜지스터로서 NPN 트랜지스터 (71e) 를 사용하고 있는데, PNP 트랜지스터를 사용해도 된다. 이 때, 차동 증폭 회로 (60) 에 있어서의 비반전 입력 단자의 접속처와 반전 입력 단자의 접속처를 교환하여, 내부 전원 단자 (40) 에 대해 부귀환이 걸리도록 한다.
도 1 은 본 발명의 기준 전압 회로의 개념을 나타내는 도면.
도 2 는 제 1 실시형태의 기준 전압 회로를 나타내는 도면.
도 3 은 제 2 실시형태의 기준 전압 회로를 나타내는 도면.
도 4 는 제 3 실시형태의 기준 전압 회로를 나타내는 도면.
도 5 는 제 4 실시형태의 기준 전압 회로를 나타내는 도면.
도 6 은 제 5 실시형태의 기준 전압 회로를 나타내는 도면.
도 7 은 본 발명의 기준 전압 회로의 차동 증폭 회로의 구체예를 나타내는 도면.
도 8 은 본 발명의 기준 전압 회로의 차동 증폭 회로의 다른 구체예를 나타내는 도면.
도 9 는 본 발명의 기준 전압 회로의 차동 증폭 회로의 다른 구체예를 나타내는 도면.
도 10 은 본 발명의 기준 전압 회로의 차동 증폭 회로의 다른 구체예를 나타내는 도면.
도 11 은 본 발명의 기준 전압 회로의 차동 증폭 회로의 다른 구체예를 나타내는 도면.
도 12 는 종래의 기준 전압 회로를 나타내는 도면.
도 13 은 종래의 기준 전압 회로를 나타내는 도면.
도 14 는 종래의 기준 전압 회로를 나타내는 도면.
※도면의 주요 부분에 대한 부호의 설명
10 : 전원 단자
20 : 접지 단자
30 : 기준 전압 출력 단자
40 : 내부 전원 단자
50 : 정전압 회로
60 : 차동 증폭 회로
70 : 제어 트랜지스터

Claims (4)

  1. 디프레션형 트랜지스터 및 인핸스먼트형 트랜지스터를 가지며, 기준 전압을 기준 전압 출력 단자에 출력하는 ED (Enhancement Depletion) 형 기준 전압 회로와,
    전원 단자의 전원 전압에 기초하여, 상기 ED 형 기준 전압 회로에 내부 전원 전압을 공급하는 제어 트랜지스터와,
    상기 기준 전압과 상기 내부 전원 전압을 입력하고, 상기 제어 트랜지스터에 제어 신호를 출력하는 차동 증폭 회로를 구비하고,
    상기 차동 증폭 회로는, 상기 기준 전압에 대해 상기 디프레션형 트랜지스터가 포화 동작하는 입력 오프셋 전압을 가지며, 상기 ED 형 기준 전압 회로의 전원 전압이 일정해지도록 상기 제어 트랜지스터를 제어하는 것을 특징으로 하는 기준 전압 회로.
  2. 제 1 항에 있어서,
    상기 차동 증폭 회로 및 상기 제어 트랜지스터는, 상기 ED 형 기준 전압 회로의 내부 전원 전압에 대해 부귀환 회로를 형성하고 있는 것을 특징으로 하는 기준 전압 회로.
  3. 접합형 트랜지스터 및 저항을 가지며, 기준 전압을 기준 전압 출력 단자에 출력하는 정전압 회로와,
    전원 단자의 전원 전압에 기초하여, 상기 정전압 회로에 내부 전원 전압을 공급하는 제어 트랜지스터와,
    상기 기준 전압과 상기 내부 전원 전압을 입력하고, 상기 제어 트랜지스터에 제어 신호를 출력하는 차동 증폭 회로를 구비하고,
    상기 차동 증폭 회로는, 상기 기준 전압에 대해 상기 접합형 트랜지스터가 포화 동작하는 입력 오프셋 전압을 가지며, 상기 정전압 회로의 전원 전압이 일정해지도록 상기 제어 트랜지스터를 제어하는 것을 특징으로 하는 기준 전압 회로.
  4. 제 3 항에 있어서,
    상기 차동 증폭 회로 및 상기 제어 트랜지스터는, 상기 정전압 회로의 내부 전원 전압에 대해 부귀환 회로를 형성하고 있는 것을 특징으로 하는 기준 전압 회로.
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