KR101409797B1 - 트랜지스터 디바이스들에서 역 단채널 효과를 활용하기 위한 장치 및 방법 - Google Patents

트랜지스터 디바이스들에서 역 단채널 효과를 활용하기 위한 장치 및 방법 Download PDF

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Abstract

트랜지스터 회로를 구현하는 방법은, 제1 및 제2 트랜지스터들을 병렬로 연결하는 단계를 포함하며, 제1 트랜지스터는, 역 단채널 효과에 의해 발생되는, 트랜지스터의 전압 임계 커브 내의 피크에 대응하는 채널 길이를 가지며, 제2 트랜지스터는 더 긴 채널 길이를 가져서 더 낮은 임계 전압을 갖게 된다. 이러한 방식으로 역 단채널 효과를 이용함으로써, 향상된 선형성을 나타내는 "복합" 트랜지스터 회로들의 구현이 가능하게 된다.
트랜지스터 회로, 역 단채널 효과, 전압 임계 커브, 복합 트랜지스터 회로, 선형성

Description

트랜지스터 디바이스들에서 역 단채널 효과를 활용하기 위한 장치 및 방법{APPARATUS AND METHOD FOR EXPLOITING REVERSE SHORT CHANNEL EFFECTS IN TRANSISTOR DEVICES}
본 발명은 일반적으로 트랜지스터 디바이스들에 관한 것으로, 특히 이러한 디바이스들에서 역 단채널 효과(reverse short channel effects)를 활용하는 것에 관한 것이다.
선형적 신호 증폭은, 대부분의 통신 회로에서 핵심적 인에이블링(enabling) 기능이다. 예를 들면, 무선 통신 트랜시버들은, 그들의 송신 및 수신 신호 처리 경로들 내의 각종 스테이지들에서 선형 신호 증폭을 이용한다. 보다 구체적으로는, 무선 주파수(RF) 기반 통신 시스템들은, 주파수 혼합 회로들, 저잡음 증폭 회로들, 전력 증폭 회로들 등에서 선형 증폭에 의존하여서, 신호 무결성(signal fidelity)을 유지하고 불필요한 고조파의 발생을 제한한다. 그러나, 바이폴라 또는 MOS 트랜지스터들 등의 반도체 트랜지스터들의 비선형적인 전류-전압(IV) 동작은, 이러한 트랜지스터의 이용에 크게 의존하는 통신 회로들에서 신호 비선형성의 기본적인 원인으로 된다.
대부분의 아날로그 RF 구축 블럭들에 대한 중요한 트랜지스터 관련 파라미터들에는, 상호 컨덕턴스(transconductance), 잡음, 및 출력 컨덕턴스가 포함된다. 특히, 게이트-소스/베이스-에미터 전압에 대한 드레인/콜렉터 전류의 도함수(derivative)인 트랜지스터 상호 컨덕턴스는, 트랜지스터 선형성에 대한 기본적 측정치이다. 상호 컨덕턴스는 트랜지스터 임계 전압, 즉 "턴-온" 전압에 직접적으로 의존하기 때문에, 트랜지스터 임계 전압에서의 비선형성은 신호 증폭의 비선형성을 가져온다.
각종 회로 기술들에서는, 트랜지스터 디바이스 비선형성에 대한 보상을 제공하고 있다. 예를 들면, 네거티브 피드백 루프는, 대역폭 감소 및 회로 복잡성 증가의 대가로 보상을 제공한다. "사전 왜곡(pre-distortion)" 기술은 다른 보상 메카니즘을 제공하는데, 이 보상 메카니즘에서는, 원하는 신호에 적용되는 왜곡의 오프셋팅(offsetting)이, 트랜지스터 디바이스의 비선형성으로 인해 발생되는 예상되는 비선형성 왜곡을 제거하는 데에 이바지한다. 물론, 사전 왜곡은 회로 복잡성을 증가시키며, 비선형 왜곡의 정확한 특성화(characterization)에 의존한다.
더욱 기본적인 비선형 보상 메카니즘이 전술한 보상 기술과는 별도로 존재하거나 혹은 이와 결부되어 존재한다. 예를 들면, 서로 다른 임계 전압들을 갖는 두 개 이상의 트랜지스터들을 병렬로 배치함으로써, 더욱 선형인 복합 트랜지스터 디바이스가 형성될 수 있다. 물론, 복합 트랜지스터 디바이스가 더욱 나은 선형성을 나타내게 하는 것은, 절대적 의미 및 상대적 의미 양쪽 모두에서, 그 병렬 디바이스들에 대한 적절한 전압 임계 값들을 선택하는 것에 의존한다.
병렬 트랜지스터 소자들의 각 트랜지스터 소자가 서로 다른 임계치들을 갖게 하는 각종 기술들이 존재한다. 예를 들면, 병렬 트랜지스터들의 각 트랜지스터들 에 대한 서로 다른 바이어싱 레벨들로 인해 서로 다른 임계 전압들이 발생하게 된다. 보다 기본적으로는, 병렬 트랜지스터들의 각 트랜지스터들에 대한 서로 다른 트랜지스터 사이즈들 및/또는 서로 다른 도펀트 농도 및 분포 프로파일들이 서로 다른 임계 전압들을 발생시킨다. 어떤 점에 있어서는, 서로 다른 임계 전압들을 얻기 위해 서로 다른 트랜지스터 사이즈들을 이용하는 것은, 특히 집적 회로 응용장치에서는 바람직한 방안이다.
일례로서, 지정된 프로세스 기술에서의 동일한 기본 트랜지스터 레이아웃은 두 개의 서로 다른 기하학적 배열로 스케일링되어, 이들의 서로 다른 치수로 인해 서로 다른 임계 전압들을 갖는 서로 다른 사이즈의 병렬 트랜지스터들이 발생될 수 있다. 보다 구체적으로는, 지정된 프로세스 기술에 대해, 트랜지스터 임계 전압은 트랜지스터 채널 길이의 함수로서 변동한다. 이에 따라, 서로 다른(확산) 채널 길이들을 갖는 트랜지스터들을 병렬로 연결하는 것은, 복합 트랜지스터 디바이스가 개선된 선형성을 갖게 하기 위한 하나의 방안이다.
복잡성은, 채널 길이를 축소시키는 정황에서 발생한다. 예를 들면, 트랜지스터 임계 전압은 트랜지스터 채널 길이의 감소에 따라 점차적으로 감소하는 경향이 있지만, 소정의 최소 채널 길이 아래에서 급격히 감소하기 시작한다. 이 급격한 임계 전압 감소는, 종종 "단채널 효과"로 칭해지는, 몇몇 트랜지스터 동작 변화중 하나이다. 최소 채널 길이에서 혹은 이 최소 채널 길이 미만에서의 임계 전압 함수의 상대적으로 가파른 기울기에 의해, 이 최소 채널 길이 미만의 채널 길이를 갖는 트랜지스터의 임계 전압은, 제조 공정에서의 고유한 채널 길이 변동에 대해 상당한 민감도를 나타낸다.
소위 "역 단채널 효과(reverse short channel effect; RSCE)"는 단채널 트랜지스터들의 사용을 더욱 복잡하게 만든다. 트랜지스터 임계 전압과 관련하여, RSCE는, 채널 길이의 감소에 따른 임계 전압의 감소의 반전으로서 나타난다. 보다 구체적으로는, 0.1 마이크로미터 채널 길이 이하에서 구현되는 딥 서브미크론(deep submicron) MOS 트랜지스터 등의 소정의 트랜지스터 공정 기술들에서, 임계 전압은, 채널 길이가 최소 채널 길이를 향해 감소함에 따라 증가하지만, 그 후 최소 채널 길이에서 혹은 그 부근에서 감소하기 시작한다. 이에 따라 이 RSCE 작용은, 피크의 왼쪽 방향으로의 제로로의 통상적인 가파른 롤-오프(roll-off)와, 피크의 오른쪽 방향으로의 일반적인 점근성 추세 라인(asymptotic trend line)으로의 하강 트랜지션을 가지면서, 최소 채널 길이에서 혹은 그 부근에서 피크(최대) 임계치가 발생되게 한다.
전술한 복잡성을 고려하여, 선형화된 병렬 트랜지스터 소자들을 포함하는 단채널 트랜지스터 회로들을 구현하기 위한 통상적인 방안들에서는, 채널 길이가 최소값보다 크게 되도록 유지하여서, 두드러진 단채널 및 역 단채널 효과들을 회피하고 있다. 다른 공지된 대안적인 단채널 트랜지스터 설계 방안은, 단채널 및 역 단채널 효과들을 최소화하거나 혹은 적어도 감소시키는 제조 기술에 의존한다. 예를 들면, 단채널 현상은 부분적으로는 딥 서브미크론 채널에서의 도펀트 분포 결함의 두드러진 영향으로부터 기인하므로, 소정의 도펀트 분포 기술들이 단채널 효과들을 보상하는 데에 이용될 수 있다.
<요약>
일 실시예에서, 트랜지스터 회로는, 트랜지스터 채널 길이의 함수로서 실질적으로 동일한 임계 전압 커브를 갖는 병렬의 제1 및 제2 트랜지스터들을 포함한다. 제1 트랜지스터는, 역 단채널 효과로 인한, 임계 전압 커브 내의 임계 전압 피크와 매칭되는 제1 트랜지스터 채널 길이를 갖도록 구성되며, 제2 트랜지스터는, 제1 채널 길이보다 긴 제2 트랜지스터 채널 길이를 갖도록 구성된다. 이 구성으로 인해, 제2 트랜지스터가 제1 트랜지스터의 임계 전압보다 낮은 임계 전압을 가지게 되어서, 지정된 동작 컨디션 범위에 걸쳐 트랜지스터 회로의 선형성을 향상시키게 된다.
트랜지스터 회로를 구현하는 대응 방법은, 트랜지스터 채널 길이의 함수로서 실질적으로 동일한 임계 전압 커브를 갖는 제1 및 제2 트랜지스터들을 병렬로 결합시키는 단계를 포함한다. 이 방법은, 역 단채널 효과로 인한, 임계 전압 커브 내의 임계 전압 피크와 매칭되는 제1 트랜지스터 채널 길이를 갖도록 제1 트랜지스터를 구성하는 단계와, 제1 채널 길이보다 긴 제2 트랜지스터 채널 길이를 갖도록 제2 트랜지스터를 구성하는 단계를 포함한다. 이러한 구성에 따르면, 제2 트랜지스터의 임계 전압은 제1 트랜지스터의 임계 전압보다 낮아서, 지정된 동작 컨디션 범위에 걸쳐 트랜지스터 회로의 선형성을 향상시키게 된다.
제한을 의미하지 않는 예로서, 본원에서 개시된 바와 같이 구현되는 트랜지스터 회로는, 코스트를 추가시키고 회로 사이즈를 증가시키며 잡음 특성을 악화시킬 수 있는, 저항기 등의 선형화 회로 소자를 추가할 필요없이 선형성이 향상된다는 이점을 제공한다. 또한, 본원에서 개시된 바와 같은 향상된 선형성은, 병렬로 연결된 트랜지스터 소자들에서 역 단채널 효과를 이용한 것에 기인하기 때문에, 이러한 구현은 바이어싱 회로의 복잡성을 증가시키지도 않으며 제조 공정을 복잡하게 만들지도 않는다. 또한, 이러한 구현은, 특히 트랜지스터 제조 공정에서, 최소 채널 길이에서 혹은 최소 채널 길이 부근에서 비교적 넓은 임계 전압 피크를 나타내는 트랜지스터들을 생산하는 경우 공정 변동에 대한 비교적 낮은 민감도를 제공한다.
물론, 본 발명은 전술한 특성들 및 이점들에 제한되지 않는다. 실제로, 본 기술 분야에 통상의 지식을 가진 자라면, 이하의 상세한 설명을 읽고 첨부된 도면들을 관찰하면 추가적인 특성들 및 이점들에 대해 인식하게 될 것이다.
도 1은 트랜지스터 회로의 일 실시예의 블럭도.
도 2는 저잡음 증폭기 회로의 일 실시예의 블럭도.
도 3은 믹서 회로의 일 실시예의 블럭도.
도 4는 예시적인 트랜지스터 임계 전압 커브들을 나타낸 그래프.
도 5는 N-채널 및 P-채널 트랜지스터들의 일 실시예에 대해 역 단채널 효과로부터 발생되는 비교적 편평한 임계 전압 피크들을 나타낸 그래프.
도 6은 예시적인 개별적 트랜지스터 및 복합 트랜지스터 상호 컨덕턴스 커브들을 나타낸 그래프.
도 7은 개별적 및 복합적 트랜지스터 상호 컨덕턴스 도함수 커브들을 나타낸 그래프.
도 8은 트랜지스터 바이어싱 회로의 일 실시예의 블럭도.
도 1은 제1 트랜지스터(12)와 제2 트랜지스터(14)를 병렬로 결합시켜서, 두 개의 트랜지스터들(12, 14)이 게이트 커넥션(16), 드레인 커넥션(18), 및 소스 커넥션(20)을 공유하게 되는 "복합" 트랜지스터 회로(10)를 도시한다. (트랜지스터 회로(10)의 바이폴라 구현의 경우, 이들 커넥션들은 각각 베이스, 콜렉터, 및 에미터 커넥션들에 대응한다.) 하나 이상의 실시예에서 트랜지스터 회로(10)는 집적 회로 공정에서 구현되며, 여기서 제1 트랜지스터(12)는 제1 트랜지스터 채널 길이를 갖도록 구성된 두 개 이상의 집적 회로 트랜지스터 소자들을 포함하며, 제2 트랜지스터(14)는 제2 트랜지스터 채널 길이를 갖도록 구성된 두 개 이상의 집적 회로 트랜지스터 소자들을 포함함에 주목한다.
하나 이상의 실시예에서, 제1 및 제2 트랜지스터들(12, 14)은, 트랜지스터 채널 길이의 함수로서 실질적으로 동일한 임계 전압 커브를 가지지만, 두 개의 트랜지스터들(12, 14)이 서로 다른 임계 전압을 나타내도록 서로 다른 채널 길이를 갖도록 구성된다. 보다 구체적으로는, 제1 트랜지스터(12)는, 역 단채널 효과로부터 발생되는, 임계 전압 커브 내의 임계 전압 피크와 매칭되는 제1 트랜지스터 채널 길이를 갖도록 구성되며, 제2 트랜지스터(14)는 제1 채널 길이보다 긴 제2 트랜지스터 채널 길이를 갖도록 구성된다.
전술한 구성에 따르면, 제2 트랜지스터(14)의 임계 전압은 제1 트랜지스터(12)의 임계 전압보다 낮다. 본원에서 나중에 설명되는 바와 같이, 병렬 연결된 제1 및 제2 트랜지스터들(12, 14)에 대한 서로 다른 임계 전압들을 얻기 위해 역 단채널 효과를 이용하면, 트랜지스터 회로(10)가 개별적으로 취해진 트랜지스터들(12, 14)의 선형성에 비해 향상된 선형성을 갖게 된다. 또한, 본원에 개시된 바와 같이 역 단채널 효과를 이용하면 제조 허용 오차와 연관된 채널 길이 변동에 대한 양호한 임계 전압 둔감성을 갖게 된다.
트랜지스터(10)의 향상된 선형성 및 양호한 제조성은, 넓은 범위의 무선 주파수 통신 회로를 비롯하여 넓은 범위의 회로 응용 장치에서 이상적인 구축 블럭이 되게 된다. 제한을 의미하지 않는 예로서, 도 2는 트랜지스터 회로(10)의 일 실시예를 포함하는 무선 주파수 저잡음 증폭기 회로(30)를 도시한다. 동작시, 무선 주파수(RF) 입력 신호(RF IN)는 게이트 커넥션(16)을 구동시키며, 드레인 커넥션(18)은 드레인 부하 저항기 R1을 통하여 전압 공급 레일(VDD)에 결합되며, 이에 의해 무선 주파수 출력 신호 RF OUT을 제공하게 된다. 최종적으로, 소스 커넥션(20)은, RF IN 구동 회로에 대한 임피던스 매칭을 제공하는 에미터 퇴화(degeneration) 인덕터 L1을 통해, 레퍼런스 전압, 예를 들면 VSS에 결합된다.
제한을 의미하지 않는 다른 예로서, 도 3은 트랜지스터 회로(10)의 일 실시예를 포함하는 RF 믹서 회로(40)를 도시한다. 도시된 믹서 회로(40)는 쿼드러처 믹서(quadrature mixer)로서 구성되며, 여기서 믹서 코어 트랜지스터 쌍들(10-1/10-2 및 10-3/10-4)은 병렬 RC 회로(R2 및 C1 소자들로 구성됨)를 통해 VDD 공급 레일에 결합된다. 믹서 회로(40)는, 국부 발진기 입력 신호들 L0l 및 LOQ와, 각 믹서 코어 트랜지스터 쌍의 소스 커넥션들(20)을 접지 또는 VSS에 결합시키는 소스 저항기들 R4에 인가되는 RF 입력 신호(RF IN)에 응답하여 중간 주파수 쿼드러처 출력 IFl 및 IFQ를 제공한다.
물론, 트랜지스터 회로(10)는 넓은 범위의 회로들 및 디바이스들에 적용될 수 있다. 예를 들면, 트랜지스터 회로(10)는 무선 주파수 전력 증폭기 내에 포함될 수 있다. 그러나, 이들 및 본원에서 주어지는 다른 예들에 제한되지는 않는다.
트랜지스터 회로(10)의 상세 사항으로 돌아가면, 도 4의 점선 커브는, 약 0.1㎛의 "최소" 채널 길이를 갖는, 예시적인 반도체 공정에 대한 "공칭" 임계 전압 커브를 나타내며, 여기서, "최소" 채널 길이란 용어는, 그 아래에서는 단채널 효과가 현저하게 되는 채널 길이로서 정의된다. 약 0.1㎛에서, 공칭 임계 전압 커브는 급속하게 하강하기 시작하며, 채널 길이가 약 0.1㎛보다 높아지도록 증가하면 이는 점근적으로(asymptotically) 최대 값에 접근한다. 약 0.1㎛ 아래에서 공칭 임계 전압 커브가 가파르게 되는 경우, 서브-미니멈(sub-minimum) 채널 길이를 갖도록 예시된 공정에서 구현된 임의의 트랜지스터가 채널 길이의 제조 변동에 대한 높은 임계 전압 민감도를 나타낼 것임을 당연히 예측할 수 있을 것이다.
이러한 점을 염두에 두면, 도 4의 실선 커브들은, 지정된 반도체 공정에서 구현되는 바와 같은, 제1 및 제2 트랜지스터들(12, 14)의 N-채널 및 P-채널 실시예들에 대한 실제의 임계 전압 커브들을 나타낸다. 보다 구체적으로는, 이들 커브들 은 역 단채널 효과의 예를 나타내는데, 여기서 0.6㎛에서 혹은 그 부근에서, 임계 전압은, 트랜지스터 채널 길이가 감소함에 따라 상승하기 시작하여서, 마침내 0.1㎛ 혹은 그 부근에서 피크를 가진 후 0.1㎛ 미만에서 급격히 하강한다. 본원에서 개시된 바와 같은 트랜지스터 회로(10)는 이러한 유형의 역 단채널 효과를 이용하여서, 제1 및 제2 트랜지스터들(12, 14)에 대한 서로 다르지만 안정된 임계 전압들을 얻게 된다.
예를 들면, 도 4의 N-채널 또는 P-채널 커브들과 관련하여 설정된 구현 방법의 일 실시예는, 예를 들어 0.1㎛, 혹은 그 부근에서 역 단채널 효과로부터 발생되는, 임계 전압 커브 내의 임계 전압 피크에 매칭되는 제1 트랜지스터 채널 길이를 갖도록 제1 트랜지스터 회로(12)를 구성하는 단계를 포함한다. 제1 트랜지스터(12)에 대한 이러한 선택과 함께, 이 구현 방법은 또한, 제1 트랜지스터 채널 길이보다 긴, 예를 들어 0.1㎛보다 긴 제2 트랜지스터 채널 길이를 갖도록 제2 트랜지스터(14)를 구성하는 단계를 포함한다.
적어도 하나의 실시예에서, 제2 트랜지스터 채널 길이는, 제1 트랜지스터 채널 길이의 적어도 약 두 배로 되도록 구성되며, 바람직하게는 제1 트랜지스터 채널 길이의 적어도 세 배가 되도록 구성된다. 다른 실시예에서는, 제1 트랜지스터 채널 길이가 약 0.1㎛가 되도록 하고, 제2 트랜지스터 채널 길이가 0.1㎛보다 길도록 구성되며, 바람직하게는 0.3㎛ 내지 0.6㎛의 범위 내에 있도록 구성된다. 물론, 이들 값들 모두는, 특정 예시된 커브들과 관련하여 설정된 예들이며, 본 기술 분야에 통상의 지식을 가진 자라면, 이러한 모든 예들은 제한을 의미하는 것이 아니며, 변동되는 반도체 공정 특성에 따라 변경될 것임을 알 것이다.
어떠한 경우에도, 제1 트랜지스터(12)의 채널 길이를 임계 전압 피크에 고정시키고 제2 트랜지스터의 채널 길이를 그보다 높은 값에 고정시킴으로써, 두 개의 트랜지스터들(12, 14)의 임계 전압들 사이의 상당한 차이를 얻을 수 있는 편리하고 반복가능한 메카니즘을 제공한다. 또한, 비교적 넓은 임계 전압 피크를 나타내기 위해 반도체 공정을 용도에 맞춤으로써 이러한 구성의 안전성, 즉 이러한 구성의 제조 공정 둔감성이 향상될 수 있다. 넓은 피크를 가지게 되면, 공정 제조 허용오차로 인한 트랜지스터 채널 길이의 약간의 변동이, 채널 길이가 공칭 임계 전압 피크에 대응하는 길이 혹은 그 부근을 목표로 하는 제1 트랜지스터(12)의 임계 전압의 현저한 변동을 유발하지는 않을 것이다. 도 5는, 도 4에 주어진 N- 및 P-채널 디바이스 커브들에 대한 임계 전압 피크들의 확대도이며 원하는 넓은 피크 양상을 나타낸다.
도 6 및 도 7은 또다른 양상의 예를 제공한다. 특히, 이들 두 개의 도면은 역 단채널 효과의 활용을 통해 트랜지스터(10)에 의해 얻어지는 선형성 개선 예를 나타낸다. 보다 구체적으로는, 도 6은, 트랜지스터 회로(10)의 대응하는 실시예에서 구현될 수 있는 바와 같은, 개별적인 트랜지스터들(12, 14)(각각 0.1 마이크로미터 및 0.5 마이크로미터 채널 길이를 가짐)의 예시적인 실시예들, 및 트랜지스터들(12, 14)의 병렬 결합된 결합물에 대한 상호 컨덕턴스 커브들(gm)을 나타낸다.
상호 컨덕턴스, 잡음, 및 출력 컨덕턴스는, 트랜지스터 회로(10)의 이용을 RF 회로에서의 구축 블럭으로서 간주하는 것으로 고려하기 위한 중요한 파라미터들 중 적어도 일부를 나타낸다. 드레인-소스 전류는 다음과 같이 표현될 수 있다.
Figure 112008083624623-pct00001
여기서, Cox는 게이트와 채널을 분리시키는 산화물 층의 (단위 면적당의) 캐패시턴스이며, W는 채널 폭이며, L은 채널 길이이며, Vgs는 게이트-소스 전압이며, Vt는 임계 전압이다. 전술한 바와 같이, 상호 컨덕턴스는 게이트-소스 전압에 대한 드레인-소스 전류의 도함수를 나타낸다. 따라서, IDS의 경우 수학식 1을 이용하면, 상호 컨덕턴스는 다음과 같이 표현될 수 있다.
Figure 112008083624623-pct00002
또한, CMOS 트랜지스터들에 대한 1차 근사(first order approximation)에 따르면, 플리커 잡음은 이하와 같이 주어진다.
Figure 112008083624623-pct00003
여기서, K는 관련된 반도체 공정 기술에 의해 결정되는 상수이다.
전술한 바에 따라, 상호 컨덕턴스는 트랜지스터 선형성의 측정치이며 적어도 1차 근사에서는 상호 컨덕턴스를 인가된 게이트 바이어스를 이용하여 덜 변동시킴으로써 더 높은 선형성이 달성됨을 알 수 있다. 그 점에서, 복합 트랜지스터 회로(10)의 상호 컨덕턴스 커브는 어떠한 개별적인 상호 컨덕턴스 커브들보다 명백히 더욱 선형적임을 알 수 있다. 마찬가지로, 도 7은 도 6에 도시된 상호 컨덕턴스의 도함수를 나타내는 개별적 커브 및 결합된 커브를 나타낸다. 또한, 결합된 커브의 선형성이 향상되었음을 명확히 알 수 있다.
예를 들어 도 6 및 도 7에서 도시된 바와 같이, 트랜지스터 회로(10)의 향상된 선형성은, 동일한 다항 함수에 따르지만 두 개의 트랜지스터들(12, 14)간의 임의의 기하학적 차이들을 고려하기 위해 잠재적으로 서로 다른 계수들을 갖도록 트랜지스터들(12, 14)을 모델링하는 것에 기초하여 더욱 잘 이해될 수 있다. MOS 트랜지스터들의 경우, 다항 계수들은 채널 폭 W에 비례하며, 일반적으로 비선형 방식으로 채널 길이 L에 의존한다. 따라서, 병렬 연결된 트랜지스터들(12, 14)이 서로 다른 채널 길이 및 폭, 및 서로 다른 임계 전압 Vt를 갖는 일반적인 경우, 제1 및 제2 트랜지스터들(12, 14)의 드레인 대 소스 트랜지스터 전류들은 각각 다음과 같이 표현된다.
Figure 112008083624623-pct00004
Figure 112008083624623-pct00005
전술한 개별적인 트랜지스터 전류들을 이용하면, 병렬 연결된 트랜지스터 쌍(12, 14)의 결합 전류는 다음과 같이 주어진다.
Figure 112008083624623-pct00006
왜곡 분석의 면에서, 게이트 전압의 파워에서의 전류를 다음과 같이 표현할 수 있다.
Figure 112008083624623-pct00007
수학식 7에서의 2차 항이 특히 흥미로운데, 그 이유는 이것이 2차 인터셉트 포인트(second order intercept point; IP2)를 결정하기 때문이다. 이러한 이해를 이용하여, 트랜지스터 회로(10)의 적어도 하나의 실시예에서, 트랜지스터들(12, 14)의 임계 전압들은, 수학식 7에서 2차 항을 삭제한, c1+c2-3d1Vt1-3d2Vt2=0으로 되도록 구성된다. 실제로 2차 항은 공정 허용오차 변동때문에 완전히 삭제될 수 없지만, 이 차수의 항 및 다른 더 높은 차수의 항들에서의 임의의 실질적인 감소가 바람직함에 주목한다.
예를 들면, 도 6과 관련하여 본원에서 전술한 바와 같이, 서로 다른 임계 전압들을 갖도록 트랜지스터들(12, 14)을 구성하는 것은, 게이트 바이어스 전압 범위에 걸쳐 상호 컨덕턴스 변동을 최소화하는 데에 이용될 수 있다. 이러한 최소화에 대한 하나의 접근법에서는, gm2로 표시된 상호 컨덕턴스의 도함수(도 7 참조)를 고려한다. 수학식 7에 대해, 3차보다 높은 항들은 무시하여서, gm2 항이 그 수학식 내의 2차 항에 대한 계수를 매칭시킬 수 있다.
전술한 구성의 상세 사항을 염두에 두면, 트랜지스터 회로(10)는 일반적으로, 제1 트랜지스터(12) 및 제2 트랜지스터(14) 간의 임계 전압의 차가 트랜지스터 회로의 상호 컨덕턴스의 비선형성을 감소시키도록 하는 제1 및 제2 트랜지스터 채널 길이를 갖도록 구성된다. 이러한 정황에서, 제1 및 제2 트랜지스터들(12, 14)의 임계 전압들의 차는, 제1 및 제2 트랜지스터들의 온-상태 전류 기여의 균형을 맞추도록 동작한다.
또한, 본원의 개시물에 따르면, 트랜지스터 회로(10)의 바이어싱은, 제1 및 제2 트랜지스터들(12, 14)에 대해 본질적으로 동일한 상호 컨덕턴스 및 플리커 잡음 값들을 설정하는 데에 이용된다. 트랜지스터들(12, 14)이 동일한 사용상의 상호 컨덕턴스 및 플리커 잡음 행위를 갖게 되는, 트랜지스터 회로(10)의 게이트 입력(16)에 인가될 게이트 바이어스 값은, 제1 및 제2 트랜지스터 채널 길이(L1, L2) 및 제1 및 제2 트랜지스터들(12, 14)의 임계 전압(Vt1, Vt2)의 함수로서 산출될 수 있다. 도 8은, 트랜지스터 회로(10)에 대해 정확하게 산출된 바이어스를 제공하는 데에 이용될 수 있는 바이어싱 회로(50)의 일 실시예를 도시한다.
트랜지스터 회로(10)에 대한 바람직한 바이어스 값을 산출하는 것은, 트랜지스터 회로(10)의 향상된 선형성 성능을 기초로 하는 기하학적 트랜지스터 스케일링 관계를 이해하는 것에 의존한다. 일반적인 VLSI(Very-Large-Scale-Integrated) 회로 설계에서, 트랜지스터 길이 및 폭은 팩터 s＜1에 의해 감소되어서, 이하와 같이 된다.
Figure 112008083624623-pct00008
그러나, 트랜지스터 회로(10)를 RF 구축 블럭으로서 이용하는 경우, 상호 컨덕턴스, 플리커 잡음, 및 가능한 경우 출력 컨덕턴스를 유지하는 스케일링 방법을 이용하여 더 긴 트랜지스터(14)의 기하학적 구조보다 축소된 더 짧은 트랜지스터(12)의 기하학적 구조가 이하와 같이 주어지는 것이 바람직하다.
Figure 112008083624623-pct00009
Figure 112008083624623-pct00010
이에 따라 이하와 같이 된다.
Figure 112008083624623-pct00011
따라서, 제1 트랜지스터(12)의 폭은, 증가하도록 스케일링될 수 있으며, 반면에 그 채널 길이는 감소하도록 스케일링된다. 즉, 본원에서 개시된 트랜지스터 회로 구현 방법의 일 실시예에 따르면, 채널 길이 및 폭이, 병렬 연결된 트랜지스 터들(12, 14) 사이에서 변경되어서 gm 및 면적을 일정하게 유지한다.
지정된 구현의 경우, 트랜지스터들(12, 14)에 대한 동일한 상호 컨덕턴스 및 플리커 잡음을 생성하는 게이트 바이어스가 이하와 같이 산출될 수 있다.
Figure 112008083624623-pct00012
Figure 112008083624623-pct00013
Figure 112008083624623-pct00014
Figure 112008083624623-pct00015
gm1=gm2인 것으로 가정하면 이하와 같이 된다.
Figure 112008083624623-pct00016
Figure 112008083624623-pct00017
이를 이용하여, 그리고 동일한 면적 A=W1L1=W2L2를 이용하면 다음과 같이 된 다.
Figure 112008083624623-pct00018
Figure 112008083624623-pct00019
따라서, 수학식 20은, 트랜지스터들(12, 14)에 대해 동일한 상호 컨덕턴스 및 플리커 잡음을 작전상 생성하는 게이트 바이어스 해결책을 나타낸다.
RF 구축 블럭으로서 이용하기 위해 트랜지스터 회로(10)를 더욱 용도에 맞게 하기 위해, 무선 회로 설계자들은 종종, 증폭의 측정치로서 간주될 수 있는 파라미터 gm/gds에 관심을 두고 있음에 주목한다(여기서, gds는 드레인-소스 컨덕턴스를 나타냄). 이 파라미터는, 기계적 스트레스로 인해 소스/드레인 영역들 내에서 생성되는 틈으로 인해 발생되는, 트랜지스터 채널들 내의 도펀트 농도 재분배의 영향을 받는다. 널리 공지된 CMOS 설계 이론에 따르면, gds는 핀치 오프된 동작 영역에서의 채널 길이 변조에 의존한다. 따라서, 트랜지스터들(12, 14)의 채널들 내의 높은 도핑으로 인해, 더 낮은 드레인-소스 컨덕턴스가 발생되며, 이는 RF 응용물에서 이로울 수 있다.
물론, 본 발명은, 전술한 내용에 의해 제한되지도 않으며 첨부된 도면에 의해서 제한되지도 않는다. 실제로, 본 발명은 이하의 특허청구범위 및 그 법적인 등가물에 의해서만 제한된다.

Claims (22)

  1. 트랜지스터 회로로서,
    트랜지스터 채널 길이의 함수로서 동일한 임계 전압 커브를 갖는 병렬의 제1 트랜지스터 및 제2 트랜지스터
    를 포함하고,
    상기 제1 트랜지스터는, 역 단채널 효과(reverse short channel effects)로부터 발생하는, 상기 임계 전압 커브에서의 임계 전압 피크에 매칭되는 제1 트랜지스터 채널 길이를 갖도록 구성되며,
    상기 제2 트랜지스터는, 상기 제2 트랜지스터의 임계 전압이 상기 제1 트랜지스터의 임계 전압보다 낮게 되어, 주어진 동작 컨디션 범위에 걸쳐 상기 트랜지스터 회로의 선형성을 향상시키게, 상기 제1 트랜지스터 채널 길이보다 긴 제2 트랜지스터 채널 길이를 갖도록 구성되는 트랜지스터 회로.
  2. 제1항에 있어서,
    상기 제2 트랜지스터 채널 길이는, 상기 제1 트랜지스터 채널 길이의 적어도 2배가 되도록 구성되는 트랜지스터 회로.
  3. 제1항에 있어서,
    상기 트랜지스터 회로는 금속 산화물 반도체(Metal Oxide Semiconductor; MOS) 공정으로 구현되고, 상기 제1 트랜지스터 채널 길이는 0.1㎛이고, 상기 제2 트랜지스터 채널 길이는 0.1㎛보다 큰 트랜지스터 회로.
  4. 제1항에 있어서,
    상기 제1 트랜지스터 채널 길이 및 상기 제2 트랜지스터 채널 길이는, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 임계 전압들에서의 차이가 상기 트랜지스터 회로의 상호 컨덕턴스(transconductance)의 비선형성을 감소시키도록 구성되는 트랜지스터 회로.
  5. 제1항에 있어서,
    상기 제2 트랜지스터 채널 길이는, 상기 제1 트랜지스터와 상기 제2 트랜지스터의 온-상태 전류 기여의 균형을 맞추는, 상기 제1 트랜지스터와 상기 제2 트랜지스터의 임계 전압들에서의 차이를 가져오는 길이로 설정되는 트랜지스터 회로.
  6. 제1항에 있어서,
    상기 제1 트랜지스터의 채널의 폭은, 상기 제1 트랜지스터의 채널의 에어리어(area)가 상기 제2 트랜지스터의 채널의 에어리어와 매칭되도록 구성되는 트랜지스터 회로.
  7. 제1항에 있어서,
    상기 제1 트랜지스터는, 상기 제1 트랜지스터 채널 길이를 갖도록 구성된 2개 이상의 집적 회로 트랜지스터 소자들을 포함하며, 상기 제2 트랜지스터는, 상기 제2 트랜지스터 채널 길이를 갖도록 구성된 2개 이상의 집적 회로 트랜지스터 소자들을 포함하는 트랜지스터 회로.
  8. 제1항에 있어서,
    상기 트랜지스터 회로는 무선 주파수 믹서 회로의 일부를 포함하는 트랜지스터 회로.
  9. 제1항에 있어서,
    상기 트랜지스터 회로는 무선 주파수 저잡음 증폭기 회로의 일부를 포함하는 트랜지스터 회로.
  10. 제1항에 있어서,
    상기 트랜지스터 회로는 무선 주파수 전력 증폭기 회로의 일부를 포함하는 트랜지스터 회로.
  11. 트랜지스터 회로를 구현하는 방법으로서,
    트랜지스터 채널 길이의 함수로서 동일한 임계 전압 커브를 갖는 제1 트랜지스터와 제2 트랜지스터를 병렬로 연결하는 단계;
    역 단채널 효과로부터 발생하는, 상기 임계 전압 커브에서의 임계 전압 피크에 매칭되는 제1 트랜지스터 채널 길이를 갖도록 상기 제1 트랜지스터를 구성하는 단계; 및
    상기 제2 트랜지스터의 임계 전압이 상기 제1 트랜지스터의 임계 전압보다 낮게 되어, 주어진 동작 컨디션 범위에 걸쳐 상기 트랜지스터 회로의 선형성을 향상시키게, 상기 제1 트랜지스터 채널 길이보다 긴 제2 트랜지스터 채널 길이를 갖도록 상기 제2 트랜지스터를 구성하는 단계
    를 포함하는 트랜지스터 회로 구현 방법.
  12. 제11항에 있어서,
    상기 제1 트랜지스터 채널 길이보다 긴 제2 트랜지스터 채널 길이를 갖도록 상기 제2 트랜지스터를 구성하는 단계는, 상기 제2 트랜지스터 채널 길이가 상기 제1 트랜지스터 채널 길이의 적어도 2배가 되도록 구성하는 단계를 포함하는 트랜지스터 회로 구현 방법.
  13. 제11항에 있어서,
    상기 트랜지스터 회로는, 금속 산화물 반도체(MOS) 공정으로 구현되고, 상기 제1 트랜지스터를 구성하는 단계는, 상기 제1 트랜지스터 채널 길이가 0.1㎛가 되도록 구성하는 단계를 포함하며, 상기 제2 트랜지스터를 구성하는 단계는, 상기 제2 트랜지스터 채널 길이가 0.1㎛보다 길게 되도록 구성하는 단계를 포함하는 트랜지스터 회로 구현 방법.
  14. 제11항에 있어서,
    상기 제2 트랜지스터를 구성하는 단계는,
    상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 임계 전압들에서의 차이가 상기 트랜지스터 회로의 상호 컨덕턴스의 비선형성을 감소시키도록, 상기 제1 트랜지스터 채널 길이 및 상기 제2 트랜지스터 채널 길이를 구성하는 단계를 포함하는 트랜지스터 회로 구현 방법.
  15. 제11항에 있어서,
    상기 제2 트랜지스터를 구성하는 단계는,
    상기 제1 트랜지스터와 상기 제2 트랜지스터의 임계 전압들에서의 차이가 상기 제1 트랜지스터와 상기 제2 트랜지스터의 온-상태 전류 기여의 균형을 맞추도록 동작가능하도록, 상기 제1 트랜지스터 채널 길이 및 상기 제2 트랜지스터 채널 길이를 구성하는 단계를 포함하는 트랜지스터 회로 구현 방법.
  16. 제11항에 있어서,
    상기 제1 트랜지스터는, 상기 제1 트랜지스터 채널 길이를 갖도록 구성된 2개 이상의 집적 회로 트랜지스터 소자들을 포함하며, 상기 제2 트랜지스터는, 상기 제2 트랜지스터 채널 길이를 갖도록 구성된 2개 이상의 집적 회로 트랜지스터 소자들을 포함하는 트랜지스터 회로 구현 방법.
  17. 제11항에 있어서,
    상기 트랜지스터 회로는 무선 주파수 믹서 회로의 일부를 포함하는 트랜지스터 회로 구현 방법.
  18. 제11항에 있어서,
    상기 트랜지스터 회로는 무선 주파수 저잡음 증폭기 회로의 일부를 포함하는 트랜지스터 회로 구현 방법.
  19. 제11항에 있어서,
    상기 트랜지스터 회로는,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터에 대해 상호 컨덕턴스 및 플리커 잡음 값들이 동일하게 되는 게이트 바이어스 값으로 바이어싱되는 트랜지스터 회로 구현 방법.
  20. 제19항에 있어서,
    상기 게이트 바이어스 값은,
    상기 제1 트랜지스터 채널 길이, 상기 제2 트랜지스터 채널 길이, 및 상기 제1 트랜지스터와 상기 제2 트랜지스터의 임계 전압들의 함수로서 산출되는 트랜지스터 회로 구현 방법.
  21. 제11항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는,
    넓은 전압 임계 피크를 나타내는 반도체 공정에서 구현되어, 상기 제1 트랜지스터 채널 길이의 제조 변동들에 대한 상기 제1 트랜지스터의 전압 임계 민감도(voltage threshold sensitivity)를 감소시키는 트랜지스터 회로 구현 방법.
  22. 제11항에 있어서,
    상기 제2 트랜지스터를 구성하는 단계는,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 채널들이 동일한 채널 에어리어들을 갖도록 구성하는 단계를 포함하는 트랜지스터 회로 구현 방법.
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