JPH11122057A - Ｍｏｓ用定電流源回路 - Google Patents
Ｍｏｓ用定電流源回路Info
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- JPH11122057A JPH11122057A JP9280306A JP28030697A JPH11122057A JP H11122057 A JPH11122057 A JP H11122057A JP 9280306 A JP9280306 A JP 9280306A JP 28030697 A JP28030697 A JP 28030697A JP H11122057 A JPH11122057 A JP H11122057A
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Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴの製造プロセスにおいてチップ
サイズを大幅にアップしないで、バイポーラトランジス
タと同等の定電流源回路を実現する。 【解決手段】 ＭＯＳ電界効果トランジスタで構成され
るＭＯＳ用定電流源回路において、電圧電源と接地との
間に第１の抵抗と共に直列に順に接続されるダイオード
接合型の第１及び第２のＭＯＳ電界効果トランジスタQ1
1,Q12 と、電圧電源と接地との間に第２の抵抗と共に接
続され且つ第２のＭＯＳ電界効果トランジスタと相互の
ゲートで共通に接続される第３のＭＯＳ電界効果トラン
ジスタQ13とを備え、第１及び第２のＭＯＳ電界効果ト
ランジスタの合成ゲートソース間電圧と第３のＭＯＳ電
界効果トランジスタのゲートソース間電圧との差の電圧
が第２の抵抗に印加して第２の抵抗に流れる電流から第
１及び第２のＭＯＳ電界効果トランジスタに流れる電流
を差し引いて合成して得た電流を吸い込み電流とする。
サイズを大幅にアップしないで、バイポーラトランジス
タと同等の定電流源回路を実現する。 【解決手段】 ＭＯＳ電界効果トランジスタで構成され
るＭＯＳ用定電流源回路において、電圧電源と接地との
間に第１の抵抗と共に直列に順に接続されるダイオード
接合型の第１及び第２のＭＯＳ電界効果トランジスタQ1
1,Q12 と、電圧電源と接地との間に第２の抵抗と共に接
続され且つ第２のＭＯＳ電界効果トランジスタと相互の
ゲートで共通に接続される第３のＭＯＳ電界効果トラン
ジスタQ13とを備え、第１及び第２のＭＯＳ電界効果ト
ランジスタの合成ゲートソース間電圧と第３のＭＯＳ電
界効果トランジスタのゲートソース間電圧との差の電圧
が第２の抵抗に印加して第２の抵抗に流れる電流から第
１及び第２のＭＯＳ電界効果トランジスタに流れる電流
を差し引いて合成して得た電流を吸い込み電流とする。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ(Metal Oxide
Simiconductor) 用定電流源回路に関し、特にＭＯＳ電
界効果トランジスタ（ＦＥＴ）の製造プロセスにおいて
チップサイズを大幅にアップしないで、バイポーラトラ
ンジスタと同等の定電流源回路を実現できる回路に関す
る。
Simiconductor) 用定電流源回路に関し、特にＭＯＳ電
界効果トランジスタ（ＦＥＴ）の製造プロセスにおいて
チップサイズを大幅にアップしないで、バイポーラトラ
ンジスタと同等の定電流源回路を実現できる回路に関す
る。
【０００２】
【従来の技術】図１０は従来のバイポーラトランジスタ
で構成される定電流源回路を示す図である。本図に示す
如く、電圧電源ＶＣＣと接地ＧＮＤとの間の初段にトラ
ンジスタＱ１、Ｑ２、抵抗Ｒ１が直列に接続される。ト
ランジスタＱ１、Ｑ２は各々ＰＮＰ型であり、ダイオー
ド接合されている。さらに、電圧電源ＶＣＣと接地ＧＮ
Ｄとの間の次段に抵抗Ｒ２、トランジスタＱ３、Ｑ４が
直列に接続されている。トランジスタＱ３はＰＮＰ型で
あり、トランジスタＱ４はＮＰＮ型でありダイオード接
合されている。そしてトランジスタＱ２とトランジスタ
Ｑ３とのベースが接続されている。さらに、トランジス
タＱ４のベースにベースが接続されエミッタが接地され
るＮＰＮ型のトランジスタＱ５が設けられる。
で構成される定電流源回路を示す図である。本図に示す
如く、電圧電源ＶＣＣと接地ＧＮＤとの間の初段にトラ
ンジスタＱ１、Ｑ２、抵抗Ｒ１が直列に接続される。ト
ランジスタＱ１、Ｑ２は各々ＰＮＰ型であり、ダイオー
ド接合されている。さらに、電圧電源ＶＣＣと接地ＧＮ
Ｄとの間の次段に抵抗Ｒ２、トランジスタＱ３、Ｑ４が
直列に接続されている。トランジスタＱ３はＰＮＰ型で
あり、トランジスタＱ４はＮＰＮ型でありダイオード接
合されている。そしてトランジスタＱ２とトランジスタ
Ｑ３とのベースが接続されている。さらに、トランジス
タＱ４のベースにベースが接続されエミッタが接地され
るＮＰＮ型のトランジスタＱ５が設けられる。
【０００３】ここに、トランジスタＱ１、Ｑ２、Ｑ３の
特性が等しく、トランジスタＱ４、Ｑ５の特性が等しく
なっている。トランジスタＱ４とトランジスタＱ５とは
カレントミラーを構成する。このため、トランジスタＱ
４を流れる電流Ｉ2 とトランジスタＱ５を流れる電流Ｉ
C とは等しい。
特性が等しく、トランジスタＱ４、Ｑ５の特性が等しく
なっている。トランジスタＱ４とトランジスタＱ５とは
カレントミラーを構成する。このため、トランジスタＱ
４を流れる電流Ｉ2 とトランジスタＱ５を流れる電流Ｉ
C とは等しい。
【０００４】トランジスタＱ１、Ｑ２のベースエミッタ
電圧をＶBE、電圧電源ＶＣＣの電圧をＶCC、抵抗Ｒ１の
抵抗値をＲ1 とすると、初段を流れる電流Ｉ1 は、 Ｉ1 ＝（ＶCC−２・ＶBE）／Ｒ1 となる。また、トランジスタＱ１、Ｑ２、Ｑ３、抵抗Ｒ
２の閉回路について、 Ｉ2 ＝ＶBE／Ｒ２ ＝ＩC が成立する。ここに、ＶBEはトランジスタＱ１、Ｑ２、
Ｑ３のベースエミッタ間電圧であり、一般的には、下記
式の如く、与えられる。
電圧をＶBE、電圧電源ＶＣＣの電圧をＶCC、抵抗Ｒ１の
抵抗値をＲ1 とすると、初段を流れる電流Ｉ1 は、 Ｉ1 ＝（ＶCC−２・ＶBE）／Ｒ1 となる。また、トランジスタＱ１、Ｑ２、Ｑ３、抵抗Ｒ
２の閉回路について、 Ｉ2 ＝ＶBE／Ｒ２ ＝ＩC が成立する。ここに、ＶBEはトランジスタＱ１、Ｑ２、
Ｑ３のベースエミッタ間電圧であり、一般的には、下記
式の如く、与えられる。
【０００５】 ＶBE＝ＶT ・ｌｎ（Ｉ1 ／ＩS ） …（１） ここに、サーマルボルテージＶT ＝ＫＴ／ｑ（Ｋ：ボル
ツマン定数、Ｔ：絶対温度、ｑ：電子の電荷）、Ｉs は
ダイオードの逆方向の飽和電流である。図１１はバイポ
ーラトランジスタのベースエミッタ間電圧ＶBEの特性を
示す図である。本図に示す如く、トランジスタバイポー
ラトランジスタのベースエミッタ間電圧ＶBEは、式
（１）の電流Ｉ1 が大きいと、平坦になり、変化が無く
なる。この回路の場合、初段Ｉ1 の電流は電圧電源ＶＣ
Ｃの電圧に比例するが、電圧電源ＶＣＣの電圧が変動し
てトランジスタＱ１、Ｑ２に流れる電流が変化しても、
トランジスタＱ３のベースエミッタ電圧の変動は小さ
く、吸い込み電流ＩC の変化も小さく、一定である。つ
まり、この回路のままで、電圧電源ＶＣＣの依存性の小
さい定電流源が簡単に実現できる。
ツマン定数、Ｔ：絶対温度、ｑ：電子の電荷）、Ｉs は
ダイオードの逆方向の飽和電流である。図１１はバイポ
ーラトランジスタのベースエミッタ間電圧ＶBEの特性を
示す図である。本図に示す如く、トランジスタバイポー
ラトランジスタのベースエミッタ間電圧ＶBEは、式
（１）の電流Ｉ1 が大きいと、平坦になり、変化が無く
なる。この回路の場合、初段Ｉ1 の電流は電圧電源ＶＣ
Ｃの電圧に比例するが、電圧電源ＶＣＣの電圧が変動し
てトランジスタＱ１、Ｑ２に流れる電流が変化しても、
トランジスタＱ３のベースエミッタ電圧の変動は小さ
く、吸い込み電流ＩC の変化も小さく、一定である。つ
まり、この回路のままで、電圧電源ＶＣＣの依存性の小
さい定電流源が簡単に実現できる。
【０００６】図１０の回路をそのまま、ＭＯＳ電界トラ
ンジスタに置換した場合について説明する。バイポーラ
トランジスタのベースエミッタ間電圧ＶBEにあたるゲー
トソース間電圧ＶGSは、以下の如く、与えられる。 ＶGS＝ＶTH＋（２ＩD ／β）1/2 …（２） ここに、ＶTHはしきい電圧であり、ＩD はドレイン電流
であり、β＝ｈＷ／Ｌ（Ｗ：ゲート幅、Ｌ：ゲート長
さ、ｈ：定数）である。
ンジスタに置換した場合について説明する。バイポーラ
トランジスタのベースエミッタ間電圧ＶBEにあたるゲー
トソース間電圧ＶGSは、以下の如く、与えられる。 ＶGS＝ＶTH＋（２ＩD ／β）1/2 …（２） ここに、ＶTHはしきい電圧であり、ＩD はドレイン電流
であり、β＝ｈＷ／Ｌ（Ｗ：ゲート幅、Ｌ：ゲート長
さ、ｈ：定数）である。
【０００７】図１２はＭＯＳ電界効果トランジスタのゲ
ートソース間電圧ＶGSの特性を示す図である。本図に示
す如く、ＭＯＳ電界効果トランジスタのゲートソース間
電圧ＶGSはドレイン電流ＩD の増加と共に大きくなり、
電流依存性があり、つまり電圧電源ＶＣＣの依存性が大
きいという問題がある。このため、電圧電源ＶＣＣの電
圧変動に対して吸い込み電流が変動する。
ートソース間電圧ＶGSの特性を示す図である。本図に示
す如く、ＭＯＳ電界効果トランジスタのゲートソース間
電圧ＶGSはドレイン電流ＩD の増加と共に大きくなり、
電流依存性があり、つまり電圧電源ＶＣＣの依存性が大
きいという問題がある。このため、電圧電源ＶＣＣの電
圧変動に対して吸い込み電流が変動する。
【０００８】なお、βを大きくすれば、電流依存性を小
さくできるが、そのためには素子面積を大きくする必要
がある。これは微細化がメリットであるはずのＭＯＳで
は好ましくはない。
さくできるが、そのためには素子面積を大きくする必要
がある。これは微細化がメリットであるはずのＭＯＳで
は好ましくはない。
【０００９】
【発明が解決しようとする課題】したがって、本発明
は、上記問題点に鑑み、ＭＯＳ電界効果トランジスタの
製造プロセスにおいてチップサイズを大幅に大きくしな
いで、バイポーラトランジスタと同等の定電流源を実現
できるＭＯＳ用定電流源回路を提供することを目的とす
る。
は、上記問題点に鑑み、ＭＯＳ電界効果トランジスタの
製造プロセスにおいてチップサイズを大幅に大きくしな
いで、バイポーラトランジスタと同等の定電流源を実現
できるＭＯＳ用定電流源回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明は、前記問題点を
解決するために、ＭＯＳ電界効果トランジスタで構成さ
れるＭＯＳ用定電流源回路において、電圧電源と接地と
の間に第１の抵抗と共に直列に順に接続されるダイオー
ド接合型の第１及び第２のＭＯＳ電界効果トランジスタ
と、前記電圧電源と前記接地との間に第２の抵抗と共に
接続され且つ前記第２のＭＯＳ電界効果トランジスタと
相互のゲートで接続される第３のＭＯＳ電界効果トラン
ジスタとを備え、前記第１及び第２のＭＯＳ電界効果ト
ランジスタの合成ゲートソース間電圧と前記第３のＭＯ
Ｓ電界効果トランジスタのゲートソース間電圧との差の
電圧が第２の抵抗に印加して第２の抵抗に流れる定電流
から前記第１及び第２のＭＯＳ電界効果トランジスタに
流れる電流を差し引いて合成して得た電流を吸い込み電
流とすることを特徴とする。この手段により、ＭＯＳ電
界効果トランジスタのゲートソース間電圧がドレイン電
流ＩD の増加と共に変化するため、電圧電源による電流
依存性に起因する吸い込み電流の変動を抑制することが
可能になった。すなわち、チップサイズを大幅に大きく
しないで、バイポーラトランジスタと同等の定電流源が
実現できる。
解決するために、ＭＯＳ電界効果トランジスタで構成さ
れるＭＯＳ用定電流源回路において、電圧電源と接地と
の間に第１の抵抗と共に直列に順に接続されるダイオー
ド接合型の第１及び第２のＭＯＳ電界効果トランジスタ
と、前記電圧電源と前記接地との間に第２の抵抗と共に
接続され且つ前記第２のＭＯＳ電界効果トランジスタと
相互のゲートで接続される第３のＭＯＳ電界効果トラン
ジスタとを備え、前記第１及び第２のＭＯＳ電界効果ト
ランジスタの合成ゲートソース間電圧と前記第３のＭＯ
Ｓ電界効果トランジスタのゲートソース間電圧との差の
電圧が第２の抵抗に印加して第２の抵抗に流れる定電流
から前記第１及び第２のＭＯＳ電界効果トランジスタに
流れる電流を差し引いて合成して得た電流を吸い込み電
流とすることを特徴とする。この手段により、ＭＯＳ電
界効果トランジスタのゲートソース間電圧がドレイン電
流ＩD の増加と共に変化するため、電圧電源による電流
依存性に起因する吸い込み電流の変動を抑制することが
可能になった。すなわち、チップサイズを大幅に大きく
しないで、バイポーラトランジスタと同等の定電流源が
実現できる。
【００１１】
【発明の実施の形態】以下本発明の実施の形態について
図面を参照して説明する。図１は本発明に係るＭＯＳ用
定電流源回路の例を示す図である。本図に示す如く、電
圧電源ＶＣＣと接地ＧＮＤとの間の初段にＰ（チャンネ
ル）−ＭＯＳ電界トランジスタＱ１１、Ｑ１２、抵抗Ｒ
１１とが直列に接続される。さらに、電圧電源ＶＣＣと
接地ＧＮＤとの間の第２段に抵抗Ｒ１２、Ｐ−ＭＯＳ電
界トランジスタＱ１３、Ｎ（チャンネル）−ＭＯＳ電界
トランジスタＱ１４とが直列に接続される。さらに電圧
電源ＶＣＣと接地ＧＮＤとの間の第３段にＰ−ＭＯＳ電
界トランジスタＱ１５、Ｎ−ＭＯＳ電界トランジスタＱ
１６とが直列に接続される。
図面を参照して説明する。図１は本発明に係るＭＯＳ用
定電流源回路の例を示す図である。本図に示す如く、電
圧電源ＶＣＣと接地ＧＮＤとの間の初段にＰ（チャンネ
ル）−ＭＯＳ電界トランジスタＱ１１、Ｑ１２、抵抗Ｒ
１１とが直列に接続される。さらに、電圧電源ＶＣＣと
接地ＧＮＤとの間の第２段に抵抗Ｒ１２、Ｐ−ＭＯＳ電
界トランジスタＱ１３、Ｎ（チャンネル）−ＭＯＳ電界
トランジスタＱ１４とが直列に接続される。さらに電圧
電源ＶＣＣと接地ＧＮＤとの間の第３段にＰ−ＭＯＳ電
界トランジスタＱ１５、Ｎ−ＭＯＳ電界トランジスタＱ
１６とが直列に接続される。
【００１２】さらに、Ｐ−ＭＯＳ電界トランジスタＱ１
１、Ｑ１２、Ｎ−ＭＯＳ電界トランジスタＱ１４の各々
のゲートとドレインとが接続される。さらに、Ｐ−ＭＯ
Ｓ電界トランジスタＱ１１、Ｑ１５の各々のゲートが接
続され、Ｐ−ＭＯＳ電界トランジスタＱ１２、Ｑ１３の
各々のゲートが接続され、Ｎ−ＭＯＳ電界トランジスタ
Ｑ１４、Ｑ１５の各々のゲートが接続される。Ｐ−ＭＯ
Ｓ電界トランジスタＱ１１、Ｑ１５はカレントミラーを
構成し、Ｎ−ＭＯＳ電界トランジスタＱ１４、Ｑ１６も
カレントミラーを構成する。
１、Ｑ１２、Ｎ−ＭＯＳ電界トランジスタＱ１４の各々
のゲートとドレインとが接続される。さらに、Ｐ−ＭＯ
Ｓ電界トランジスタＱ１１、Ｑ１５の各々のゲートが接
続され、Ｐ−ＭＯＳ電界トランジスタＱ１２、Ｑ１３の
各々のゲートが接続され、Ｎ−ＭＯＳ電界トランジスタ
Ｑ１４、Ｑ１５の各々のゲートが接続される。Ｐ−ＭＯ
Ｓ電界トランジスタＱ１１、Ｑ１５はカレントミラーを
構成し、Ｎ−ＭＯＳ電界トランジスタＱ１４、Ｑ１６も
カレントミラーを構成する。
【００１３】次に動作を説明する。初段の電流Ｉ11は、
以下の如く、与えられる。 Ｉ11＝（ＶCC−Ｑ11ＶGS−Ｑ12ＶGS）／Ｒ11 ≒（ＶCC−２）／Ｒ11 （μＡ） ここに、ＶCCは電圧電源ＶCCの電圧値であり、Ｑ11ＶGS
はＰ−ＭＯＳ電界トランジスタＱ１１のゲートソース間
の電圧値、Ｑ12ＶGSはＰ−ＭＯＳ電界トランジスタＱ１
２のゲートソース間の電圧値であり、Ｒ11は抵抗Ｒ１１
の抵抗値である。なお、ゲートソース間の電圧ＶGSの変
動は電圧電源ＶCCの電圧値に比べて小さいので、変動を
無視し、Ｑ11ＶGS＝Ｑ12ＶGS＝１Ｖとした。ただし、し
きい電圧ＶTHと比べると、ゲートソース間の電圧ＶGSの
変動は無視できない。このように、Ｉ11は電圧電源ＶCC
の電圧値に比例することになる。
以下の如く、与えられる。 Ｉ11＝（ＶCC−Ｑ11ＶGS−Ｑ12ＶGS）／Ｒ11 ≒（ＶCC−２）／Ｒ11 （μＡ） ここに、ＶCCは電圧電源ＶCCの電圧値であり、Ｑ11ＶGS
はＰ−ＭＯＳ電界トランジスタＱ１１のゲートソース間
の電圧値、Ｑ12ＶGSはＰ−ＭＯＳ電界トランジスタＱ１
２のゲートソース間の電圧値であり、Ｒ11は抵抗Ｒ１１
の抵抗値である。なお、ゲートソース間の電圧ＶGSの変
動は電圧電源ＶCCの電圧値に比べて小さいので、変動を
無視し、Ｑ11ＶGS＝Ｑ12ＶGS＝１Ｖとした。ただし、し
きい電圧ＶTHと比べると、ゲートソース間の電圧ＶGSの
変動は無視できない。このように、Ｉ11は電圧電源ＶCC
の電圧値に比例することになる。
【００１４】次に、Ｐ−ＭＯＳ電界トランジスタＱ１
１、Ｑ１２、Ｑ１３、抵抗Ｒ１１の閉回路から、第２段
の電流Ｉ12は、式（２）を用いて、以下の如く、与えら
れる。 Ｉ12＝（Ｑ11ＶGS＋Ｑ12ＶGS−Ｑ13ＶGS）／Ｒ12 ＝Ｑ11ＶGS／Ｒ12 ＝（ＶTH＋（２Ｉ11／β）1/2 ）／Ｒ12 ここに、Ｑ13ＶGSはＰ−ＭＯＳ電界トランジスタＱ１３
のゲートソース間の電圧値であり、Ｑ12ＶGS＝Ｑ13ＶGS
である。
１、Ｑ１２、Ｑ１３、抵抗Ｒ１１の閉回路から、第２段
の電流Ｉ12は、式（２）を用いて、以下の如く、与えら
れる。 Ｉ12＝（Ｑ11ＶGS＋Ｑ12ＶGS−Ｑ13ＶGS）／Ｒ12 ＝Ｑ11ＶGS／Ｒ12 ＝（ＶTH＋（２Ｉ11／β）1/2 ）／Ｒ12 ここに、Ｑ13ＶGSはＰ−ＭＯＳ電界トランジスタＱ１３
のゲートソース間の電圧値であり、Ｑ12ＶGS＝Ｑ13ＶGS
である。
【００１５】第３段のＰ−ＭＯＳ電界トランジスタＱ１
５を流れる電流Ｉ13は、Ｐ−ＭＯＳ電界トランジスタＱ
１１、Ｑ１５のカレントミラーにより、Ｉ13＝Ｉ11であ
る。第３段のＮ−ＭＯＳ電界トランジスタＱ１６を流れ
る電流Ｉ14はＮ−ＭＯＳ電界トランジスタＱ１４、Ｑ１
６のカレントミラーにより、Ｉ14＝Ｉ12である。Ｎ−Ｍ
ＯＳ電界トランジスタＱ１６のドレインから分岐した吸
い込み電流Ｉ1Cとすると、次の如く、与えられる。
５を流れる電流Ｉ13は、Ｐ−ＭＯＳ電界トランジスタＱ
１１、Ｑ１５のカレントミラーにより、Ｉ13＝Ｉ11であ
る。第３段のＮ−ＭＯＳ電界トランジスタＱ１６を流れ
る電流Ｉ14はＮ−ＭＯＳ電界トランジスタＱ１４、Ｑ１
６のカレントミラーにより、Ｉ14＝Ｉ12である。Ｎ−Ｍ
ＯＳ電界トランジスタＱ１６のドレインから分岐した吸
い込み電流Ｉ1Cとすると、次の如く、与えられる。
【００１６】 Ｉ1C＝Ｉ14−Ｉ13 ＝Ｉ12−Ｉ11 ＝（ＶTH＋（２Ｉ11／β）1/2 ）／Ｒ12−Ｉ11 ＝（ＶTH＋（２（ＶCC−２）／Ｒ11・β）1/2 ）／Ｒ12 −（ＶCC−２）／Ｒ11 （μＡ） 図２は図１の回路の格段の電流の関係を説明する図であ
る。本図に示す如く、Ｉ12はＶCC1/2 に比例し、Ｉ13は
ＶCCに比例するので、Ｉ1Cの電圧電源ＶＣＣの電圧に対
する傾きはＩ12に対する傾きよりも小さくでき、結果と
して、Ｉ1Cの電圧電源ＶＣＣの電圧の依存を小さくでき
る。
る。本図に示す如く、Ｉ12はＶCC1/2 に比例し、Ｉ13は
ＶCCに比例するので、Ｉ1Cの電圧電源ＶＣＣの電圧に対
する傾きはＩ12に対する傾きよりも小さくでき、結果と
して、Ｉ1Cの電圧電源ＶＣＣの電圧の依存を小さくでき
る。
【００１７】また、Ｐ−ＭＯＳ電界トランジスタＱ１
１、Ｑ１５のカレントミラー比を変えて電流Ｉ13の比例
係数をαとすると、Ｉ13＝α・Ｉ11となり、比例係数α
を調整することにより、Ｉ1Cの電圧電源ＶＣＣの電圧の
依存を調整して最適にすることが可能になる。図１の回
路では初段にＰ−ＭＯＳ電界トランジスタＱ１１、Ｑ１
２のダイオード接合が２段入っているため電圧電源ＶＣ
Ｃの電圧が下がったとき、例えば３Ｖで動作不能とな
る。この動作不能を改良する回路を以下に説明する。
１、Ｑ１５のカレントミラー比を変えて電流Ｉ13の比例
係数をαとすると、Ｉ13＝α・Ｉ11となり、比例係数α
を調整することにより、Ｉ1Cの電圧電源ＶＣＣの電圧の
依存を調整して最適にすることが可能になる。図１の回
路では初段にＰ−ＭＯＳ電界トランジスタＱ１１、Ｑ１
２のダイオード接合が２段入っているため電圧電源ＶＣ
Ｃの電圧が下がったとき、例えば３Ｖで動作不能とな
る。この動作不能を改良する回路を以下に説明する。
【００１８】図３は本発明に係るＭＯＳ用定電流源回路
の別の例を示す図である。本図に示す如く、電圧電源Ｖ
ＣＣと接地ＧＮＤとの間の初段にＰ−ＭＯＳ電界トラン
ジスタＱ２１、抵抗Ｒ２１とが直列に接続される。電圧
電源ＶＣＣと接地ＧＮＤとの間の第２段にＰ−ＭＯＳ電
界トランジスタＱ２２、Ｎ−ＭＯＳ電界トランジスタＱ
２３が直列に接続されＮ−ＭＯＳ電界トランジスタＱ２
３に並列に抵抗Ｒ２２が接続される。電圧電源ＶＣＣと
接地ＧＮＤとの間の第３段にＰ−ＭＯＳ電界トランジス
タＱ２４、Ｎ−ＭＯＳ電界トランジスタＱ２５が直列に
接続されＮ−ＭＯＳ電界トランジスタＱ２５にＮ−ＭＯ
Ｓ電界トランジスタＱ２６が並列に接続される。電圧電
源ＶＣＣと接地ＧＮＤとの間の第４段にＰ−ＭＯＳ電界
トランジスタＱ２７、Ｎ−ＭＯＳ電界トランジスタＱ２
８が直列に接続される。
の別の例を示す図である。本図に示す如く、電圧電源Ｖ
ＣＣと接地ＧＮＤとの間の初段にＰ−ＭＯＳ電界トラン
ジスタＱ２１、抵抗Ｒ２１とが直列に接続される。電圧
電源ＶＣＣと接地ＧＮＤとの間の第２段にＰ−ＭＯＳ電
界トランジスタＱ２２、Ｎ−ＭＯＳ電界トランジスタＱ
２３が直列に接続されＮ−ＭＯＳ電界トランジスタＱ２
３に並列に抵抗Ｒ２２が接続される。電圧電源ＶＣＣと
接地ＧＮＤとの間の第３段にＰ−ＭＯＳ電界トランジス
タＱ２４、Ｎ−ＭＯＳ電界トランジスタＱ２５が直列に
接続されＮ−ＭＯＳ電界トランジスタＱ２５にＮ−ＭＯ
Ｓ電界トランジスタＱ２６が並列に接続される。電圧電
源ＶＣＣと接地ＧＮＤとの間の第４段にＰ−ＭＯＳ電界
トランジスタＱ２７、Ｎ−ＭＯＳ電界トランジスタＱ２
８が直列に接続される。
【００１９】Ｐ−ＭＯＳ電界トランジスタＱ２１のゲー
トとドレインが接続され、Ｐ−ＭＯＳ電界トランジスタ
Ｑ２１、Ｑ２２、Ｑ２４、Ｑ２７の各々のゲートが共通
に接続される。Ｐ−ＭＯＳ電界トランジスタＱ２１、Ｑ
２２、Ｑ２４、Ｑ２７はカレントミラーになっている。
Ｎ−ＭＯＳ電界トランジスタＱ２３のゲートとドレイン
が接続されＮ−ＭＯＳ電界トランジスタＱ２３、Ｑ２５
の各々のゲートが共通に接続される。Ｎ−ＭＯＳ電界ト
ランジスタＱ２３、Ｑ２５はカレントミラーになってい
る。
トとドレインが接続され、Ｐ−ＭＯＳ電界トランジスタ
Ｑ２１、Ｑ２２、Ｑ２４、Ｑ２７の各々のゲートが共通
に接続される。Ｐ−ＭＯＳ電界トランジスタＱ２１、Ｑ
２２、Ｑ２４、Ｑ２７はカレントミラーになっている。
Ｎ−ＭＯＳ電界トランジスタＱ２３のゲートとドレイン
が接続されＮ−ＭＯＳ電界トランジスタＱ２３、Ｑ２５
の各々のゲートが共通に接続される。Ｎ−ＭＯＳ電界ト
ランジスタＱ２３、Ｑ２５はカレントミラーになってい
る。
【００２０】Ｎ−ＭＯＳ電界トランジスタＱ２６のゲー
トとドレインが接続されＮ−ＭＯＳ電界トランジスタＱ
２６、Ｑ２８の各々のゲートが共通に接続される。Ｎ−
ＭＯＳ電界トランジスタＱ２６、Ｑ２８はカレントミラ
ーになっている。初段の電流Ｉ21、第２段の電流Ｉ22、
第３段の電流Ｉ23、第４段の電流Ｉ24とすると、 Ｉ21＝（ＶCC−Ｑ21ＶGS）／Ｒ21 ≒（ＶCC−１）／Ｒ21 （μＡ） ＝Ｉ22＝Ｉ23＝Ｉ24 である。
トとドレインが接続されＮ−ＭＯＳ電界トランジスタＱ
２６、Ｑ２８の各々のゲートが共通に接続される。Ｎ−
ＭＯＳ電界トランジスタＱ２６、Ｑ２８はカレントミラ
ーになっている。初段の電流Ｉ21、第２段の電流Ｉ22、
第３段の電流Ｉ23、第４段の電流Ｉ24とすると、 Ｉ21＝（ＶCC−Ｑ21ＶGS）／Ｒ21 ≒（ＶCC−１）／Ｒ21 （μＡ） ＝Ｉ22＝Ｉ23＝Ｉ24 である。
【００２１】抵抗Ｒ２２に流れる電流Ｉ22-1、Ｎ−ＭＯ
Ｓ電界トランジスタＱ２３を流れる電流をＩ22-2はＮ−
ＭＯＳ電界トランジスタＱ２３のゲートソース間の電圧
をＱ23ＶGS、Ｒ２２の抵抗値をＲ22とすると、 Ｉ22-1＝Ｑ23ＶGS／Ｒ22 ＝（ＶTH＋（２Ｉ21／β）1/2 ）／Ｒ22 Ｉ22-2＝Ｉ22−Ｑ23ＶGS／Ｒ22 である。
Ｓ電界トランジスタＱ２３を流れる電流をＩ22-2はＮ−
ＭＯＳ電界トランジスタＱ２３のゲートソース間の電圧
をＱ23ＶGS、Ｒ２２の抵抗値をＲ22とすると、 Ｉ22-1＝Ｑ23ＶGS／Ｒ22 ＝（ＶTH＋（２Ｉ21／β）1/2 ）／Ｒ22 Ｉ22-2＝Ｉ22−Ｑ23ＶGS／Ｒ22 である。
【００２２】Ｎ−ＭＯＳ電界トランジスタＱ２３、Ｑ２
５に流れる電流をＩ23-1、Ｉ23-2とすると、 Ｉ23-1＝Ｉ22-2 Ｉ23-2＝Ｉ23−Ｉ22-2 ＝Ｑ23ＶGS／Ｒ22 Ｎ−ＭＯＳ電界トランジスタＱ２８に流れる電流をＩ24
-1、Ｎ−ＭＯＳ電界トランジスタＱ２８より分岐した吸
い込み電流をＩ2Cとすると、 Ｉ24-1＝Ｉ23-2 ＝Ｉ24＋Ｉ2C Ｉ2C＝Ｉ24-1−Ｉ24 ＝（ＶTH＋（２（ＶCC−１）／Ｒ21・β）1/2 ）／Ｒ22 −（ＶCC−１）／Ｒ21 （μＡ） このように、図３の回路は図１と比較して初段の構成を
変更し、第２段の抵抗を並列配置にし、前述の３Ｖより
低電圧、例えば、１．５Ｖ程度まで動作することが可能
になった。なお、ここに、３Ｖ、１．５Ｖという数値
は、素子サイズ、プロセスによって当然変化し、一応の
目安として用いているものである。
５に流れる電流をＩ23-1、Ｉ23-2とすると、 Ｉ23-1＝Ｉ22-2 Ｉ23-2＝Ｉ23−Ｉ22-2 ＝Ｑ23ＶGS／Ｒ22 Ｎ−ＭＯＳ電界トランジスタＱ２８に流れる電流をＩ24
-1、Ｎ−ＭＯＳ電界トランジスタＱ２８より分岐した吸
い込み電流をＩ2Cとすると、 Ｉ24-1＝Ｉ23-2 ＝Ｉ24＋Ｉ2C Ｉ2C＝Ｉ24-1−Ｉ24 ＝（ＶTH＋（２（ＶCC−１）／Ｒ21・β）1/2 ）／Ｒ22 −（ＶCC−１）／Ｒ21 （μＡ） このように、図３の回路は図１と比較して初段の構成を
変更し、第２段の抵抗を並列配置にし、前述の３Ｖより
低電圧、例えば、１．５Ｖ程度まで動作することが可能
になった。なお、ここに、３Ｖ、１．５Ｖという数値
は、素子サイズ、プロセスによって当然変化し、一応の
目安として用いているものである。
【００２３】また、図１の回路では、Ｉ12とＩ13との電
圧電源ＶＣＣに対する傾きが同じでなければ、電圧電源
ＶＣＣの依存性を打ち消すことができず、このため図１
の回路は完全な定電流源回路にはならない。この点を改
良した回路を以下に説明する。図４は本発明に係るＭＯ
Ｓ用定電流源回路の別の例を示す図である。本図に示す
如く、電圧電源ＶＣＣと接地ＧＮＤとの間の初段にＰ−
ＭＯＳ電界トランジスタＱ３１、Ｑ３２、抵抗Ｒ３１と
が直列に接続される。さらに、電圧電源ＶＣＣと接地Ｇ
ＮＤとの間の第２段に抵抗Ｒ３２、Ｐ−ＭＯＳ電界トラ
ンジスタＱ３３、Ｎ−ＭＯＳ電界トランジスタＱ３４と
が直列に接続される。抵抗３２に並列にＰ−ＭＯＳ電界
トランジスタＱ３５が接続される。Ｎ−ＭＯＳ電界トラ
ンジスタＱ３４に並列にＮ−ＭＯＳ電界トランジスタＱ
３６が接続される。ソースが接地されるＮ−ＭＯＳ電界
トランジスタＱ３７はそのゲートがＮ−ＭＯＳ電界トラ
ンジスタＱ３６のゲートに接続される。さらに電圧電源
ＶＣＣと接地ＧＮＤとの間の第３段にＰ−ＭＯＳ電界ト
ランジスタＱ３８、Ｎ−ＭＯＳ電界トランジスタＱ３９
とが直列に接続される。
圧電源ＶＣＣに対する傾きが同じでなければ、電圧電源
ＶＣＣの依存性を打ち消すことができず、このため図１
の回路は完全な定電流源回路にはならない。この点を改
良した回路を以下に説明する。図４は本発明に係るＭＯ
Ｓ用定電流源回路の別の例を示す図である。本図に示す
如く、電圧電源ＶＣＣと接地ＧＮＤとの間の初段にＰ−
ＭＯＳ電界トランジスタＱ３１、Ｑ３２、抵抗Ｒ３１と
が直列に接続される。さらに、電圧電源ＶＣＣと接地Ｇ
ＮＤとの間の第２段に抵抗Ｒ３２、Ｐ−ＭＯＳ電界トラ
ンジスタＱ３３、Ｎ−ＭＯＳ電界トランジスタＱ３４と
が直列に接続される。抵抗３２に並列にＰ−ＭＯＳ電界
トランジスタＱ３５が接続される。Ｎ−ＭＯＳ電界トラ
ンジスタＱ３４に並列にＮ−ＭＯＳ電界トランジスタＱ
３６が接続される。ソースが接地されるＮ−ＭＯＳ電界
トランジスタＱ３７はそのゲートがＮ−ＭＯＳ電界トラ
ンジスタＱ３６のゲートに接続される。さらに電圧電源
ＶＣＣと接地ＧＮＤとの間の第３段にＰ−ＭＯＳ電界ト
ランジスタＱ３８、Ｎ−ＭＯＳ電界トランジスタＱ３９
とが直列に接続される。
【００２４】さらに、Ｐ−ＭＯＳ電界トランジスタＱ３
１、Ｑ３２、Ｎ−ＭＯＳ電界トランジスタＱ３６、Ｑ３
９の各々のゲートとドレインとが接続される。さらに、
Ｐ−ＭＯＳ電界トランジスタＱ３１、Ｑ３５、Ｑ３８の
各々のゲートが接続され、Ｐ−ＭＯＳ電界トランジスタ
Ｑ３２、Ｑ３３の各々のゲートが接続され、Ｎ−ＭＯＳ
電界トランジスタＱ３４、Ｑ３９の各々のゲートが接続
され、Ｎ−ＭＯＳ電界トランジスタＱ３６、Ｑ３７の各
々のゲートが接続される。
１、Ｑ３２、Ｎ−ＭＯＳ電界トランジスタＱ３６、Ｑ３
９の各々のゲートとドレインとが接続される。さらに、
Ｐ−ＭＯＳ電界トランジスタＱ３１、Ｑ３５、Ｑ３８の
各々のゲートが接続され、Ｐ−ＭＯＳ電界トランジスタ
Ｑ３２、Ｑ３３の各々のゲートが接続され、Ｎ−ＭＯＳ
電界トランジスタＱ３４、Ｑ３９の各々のゲートが接続
され、Ｎ−ＭＯＳ電界トランジスタＱ３６、Ｑ３７の各
々のゲートが接続される。
【００２５】Ｐ−ＭＯＳ電界トランジスタＱ３１、Ｑ３
５、Ｑ３８はカレントミラーを構成し、Ｎ−ＭＯＳ電界
トランジスタＱ３４、Ｑ３９、Ｎ−ＭＯＳ電界トランジ
スタＱ３６、Ｑ３７もカレントミラーを構成する。次に
動作を説明する。初段の電流Ｉ31は、前述の如く、 Ｉ31＝（ＶCC−Ｑ31ＶGS−Ｑ32ＶGS）／Ｒ31 ≒（ＶCC−２）／Ｒ31 （μＡ） (＝Ｉ34＝Ｉ35) として得られる。Ｑ31ＶGS＝Ｑ32ＶGS＝１Ｖとする。
５、Ｑ３８はカレントミラーを構成し、Ｎ−ＭＯＳ電界
トランジスタＱ３４、Ｑ３９、Ｎ−ＭＯＳ電界トランジ
スタＱ３６、Ｑ３７もカレントミラーを構成する。次に
動作を説明する。初段の電流Ｉ31は、前述の如く、 Ｉ31＝（ＶCC−Ｑ31ＶGS−Ｑ32ＶGS）／Ｒ31 ≒（ＶCC−２）／Ｒ31 （μＡ） (＝Ｉ34＝Ｉ35) として得られる。Ｑ31ＶGS＝Ｑ32ＶGS＝１Ｖとする。
【００２６】ここで、抵抗Ｒ３２の両端にかかる電圧を
考える。抵抗Ｒ３２に流れる電流Ｉ32から電圧電源ＶＣ
Ｃ依存性を取り除くためにはその両端の電圧を電圧電源
ＶＣＣに依存しないように工夫をする必要がある。その
ためには、電流Ｉ31が変化したときのＱ31ＶGS＋Ｑ32Ｖ
GSの変化量とＱ33ＶGSの変化量を、下記の如く、等しく
する必要がある。
考える。抵抗Ｒ３２に流れる電流Ｉ32から電圧電源ＶＣ
Ｃ依存性を取り除くためにはその両端の電圧を電圧電源
ＶＣＣに依存しないように工夫をする必要がある。その
ためには、電流Ｉ31が変化したときのＱ31ＶGS＋Ｑ32Ｖ
GSの変化量とＱ33ＶGSの変化量を、下記の如く、等しく
する必要がある。
【００２７】 Ｑ31ＶGS＋Ｑ32ＶGS＝Ｑ33ＶGS＋Ｉ32・Ｒ32 これを式（２）を用いて展開すると、 ２・ＶTH＋２・（２Ｉ31／β）1/2 ＝ＶTH＋（２Ｉ33／
β）1/2 ＋Ｉ32・Ｒ32 上式より、４Ｉ31＝Ｉ33とすれば、両辺から電圧電源Ｖ
ＣＣに依存した項が近似的に消え、Ｉ32＝ＶTH／Ｒ32と
なり、電流Ｉ32は電圧電源ＶＣＣに依存せず定電流源と
なる。
β）1/2 ＋Ｉ32・Ｒ32 上式より、４Ｉ31＝Ｉ33とすれば、両辺から電圧電源Ｖ
ＣＣに依存した項が近似的に消え、Ｉ32＝ＶTH／Ｒ32と
なり、電流Ｉ32は電圧電源ＶＣＣに依存せず定電流源と
なる。
【００２８】この関係を回路的に実現するために、電流
Ｉ32に対して、電流Ｉ34が非常に大きい場合に、Ｐ−Ｍ
ＯＳ電界トランジスタＱ３１、Ｑ３５のカレントミラー
比を１：４にすると、電圧電源ＶＣＣの依存性が消え
る。Ｐ−ＭＯＳ電界トランジスタＱ３１、Ｑ３８のカレ
ントミラー比も同様に１：４とし、Ｐ−ＭＯＳ電界トラ
ンジスタＱ３８に流れる電流Ｉ35は、Ｎ−ＭＯＳ電界ト
ランジスタＱ３４、Ｑ３９のカレントミラーによりＮ−
ＭＯＳ電界トランジスタＱ３４に流れる電流と等しくな
る。このため Ｎ−ＭＯＳ電界トランジスタＱ３６に流
れる電流はＩ32であり、Ｎ−ＭＯＳ電界トランジスタＱ
３６、Ｑ３７のカレントミラーによりＮ−ＭＯＳ電界ト
ランジスタＱ３７に流れる電流Ｉ3CはＩ32となる。
Ｉ32に対して、電流Ｉ34が非常に大きい場合に、Ｐ−Ｍ
ＯＳ電界トランジスタＱ３１、Ｑ３５のカレントミラー
比を１：４にすると、電圧電源ＶＣＣの依存性が消え
る。Ｐ−ＭＯＳ電界トランジスタＱ３１、Ｑ３８のカレ
ントミラー比も同様に１：４とし、Ｐ−ＭＯＳ電界トラ
ンジスタＱ３８に流れる電流Ｉ35は、Ｎ−ＭＯＳ電界ト
ランジスタＱ３４、Ｑ３９のカレントミラーによりＮ−
ＭＯＳ電界トランジスタＱ３４に流れる電流と等しくな
る。このため Ｎ−ＭＯＳ電界トランジスタＱ３６に流
れる電流はＩ32であり、Ｎ−ＭＯＳ電界トランジスタＱ
３６、Ｑ３７のカレントミラーによりＮ−ＭＯＳ電界ト
ランジスタＱ３７に流れる電流Ｉ3CはＩ32となる。
【００２９】この回路は４Ｉ31＝Ｉ33という関係が正確
に実現できるほど抵抗Ｒ４２の両端の電圧差が小さくな
り、安定した定電流電源となるが、Ｉ33＝Ｉ32＋Ｉ34で
あるので、電流Ｉ31をカレントミラーで変えても必ずＩ
32だけ差が残る。Ｉ31がＩ32に対して大きい場合、Ｉ32
の影響は無視できるが、Ｉ31とＩ32とが同程度、または
小さい場合、問題が生じる。以下にこの問題の解決を説
明する。
に実現できるほど抵抗Ｒ４２の両端の電圧差が小さくな
り、安定した定電流電源となるが、Ｉ33＝Ｉ32＋Ｉ34で
あるので、電流Ｉ31をカレントミラーで変えても必ずＩ
32だけ差が残る。Ｉ31がＩ32に対して大きい場合、Ｉ32
の影響は無視できるが、Ｉ31とＩ32とが同程度、または
小さい場合、問題が生じる。以下にこの問題の解決を説
明する。
【００３０】図５は本発明に係るＭＯＳ用定電流源回路
の別の例を示す図である。本図に示す如く、電圧電源Ｖ
ＣＣと接地ＧＮＤとの間の初段にＰ−ＭＯＳ電界トラン
ジスタＱ４１、Ｑ４２、抵抗Ｒ４１とが直列に接続され
る。さらに、電圧電源ＶＣＣと接地ＧＮＤとの間の第２
段に抵抗Ｒ４２、Ｐ−ＭＯＳ電界トランジスタＱ４３、
Ｎ−ＭＯＳ電界トランジスタＱ４４とが直列に接続され
る。抵抗４２に並列にＰ−ＭＯＳ電界トランジスタＱ４
５が接続される。Ｎ−ＭＯＳ電界トランジスタＱ４４に
並列にＮ−ＭＯＳ電界トランジスタＱ４６が接続され
る。ソースが接地されるＮ−ＭＯＳ電界トランジスタＱ
４７はそのゲートがＮ−ＭＯＳ電界トランジスタＱ４６
のゲートに接続される。さらに電圧電源ＶＣＣと接地Ｇ
ＮＤとの間の第３段にＰ−ＭＯＳ電界トランジスタＱ４
８、Ｎ−ＭＯＳ電界トランジスタＱ４９とが直列に接続
される。
の別の例を示す図である。本図に示す如く、電圧電源Ｖ
ＣＣと接地ＧＮＤとの間の初段にＰ−ＭＯＳ電界トラン
ジスタＱ４１、Ｑ４２、抵抗Ｒ４１とが直列に接続され
る。さらに、電圧電源ＶＣＣと接地ＧＮＤとの間の第２
段に抵抗Ｒ４２、Ｐ−ＭＯＳ電界トランジスタＱ４３、
Ｎ−ＭＯＳ電界トランジスタＱ４４とが直列に接続され
る。抵抗４２に並列にＰ−ＭＯＳ電界トランジスタＱ４
５が接続される。Ｎ−ＭＯＳ電界トランジスタＱ４４に
並列にＮ−ＭＯＳ電界トランジスタＱ４６が接続され
る。ソースが接地されるＮ−ＭＯＳ電界トランジスタＱ
４７はそのゲートがＮ−ＭＯＳ電界トランジスタＱ４６
のゲートに接続される。さらに電圧電源ＶＣＣと接地Ｇ
ＮＤとの間の第３段にＰ−ＭＯＳ電界トランジスタＱ４
８、Ｎ−ＭＯＳ電界トランジスタＱ４９とが直列に接続
される。
【００３１】Ｐ−ＭＯＳ電界トランジスタＱ４３のソー
スとゲートの間に抵抗Ｒ４３が接続される。Ｐ−ＭＯＳ
電界トランジスタＱ４３のソースにＰ−ＭＯＳ電界トラ
ンジスタＱ５０のソースが接続され、Ｐ−ＭＯＳ電界ト
ランジスタＱ５０のドレインがＰ−ＭＯＳ電界トランジ
スタＱ４３のドレインに接続され、Ｐ−ＭＯＳ電界トラ
ンジスタＱ５０のゲートがＰ−ＭＯＳ電界トランジスタ
Ｑ４２のドレインに接続される。
スとゲートの間に抵抗Ｒ４３が接続される。Ｐ−ＭＯＳ
電界トランジスタＱ４３のソースにＰ−ＭＯＳ電界トラ
ンジスタＱ５０のソースが接続され、Ｐ−ＭＯＳ電界ト
ランジスタＱ５０のドレインがＰ−ＭＯＳ電界トランジ
スタＱ４３のドレインに接続され、Ｐ−ＭＯＳ電界トラ
ンジスタＱ５０のゲートがＰ−ＭＯＳ電界トランジスタ
Ｑ４２のドレインに接続される。
【００３２】さらに、Ｐ−ＭＯＳ電界トランジスタＱ４
１、Ｑ４２、Ｎ−ＭＯＳ電界トランジスタＱ４６、Ｑ４
９の各々のゲートとドレインとが接続される。さらに、
Ｐ−ＭＯＳ電界トランジスタＱ４１、Ｑ４５、Ｑ４８の
各々のゲートが接続され、Ｐ−ＭＯＳ電界トランジスタ
Ｑ４２、Ｑ４３の各々のゲートが接続され、Ｎ−ＭＯＳ
電界トランジスタＱ４４、Ｑ４９の各々のゲートが接続
され、Ｎ−ＭＯＳ電界トランジスタＱ４６、Ｑ４７の各
々のゲートが接続される。
１、Ｑ４２、Ｎ−ＭＯＳ電界トランジスタＱ４６、Ｑ４
９の各々のゲートとドレインとが接続される。さらに、
Ｐ−ＭＯＳ電界トランジスタＱ４１、Ｑ４５、Ｑ４８の
各々のゲートが接続され、Ｐ−ＭＯＳ電界トランジスタ
Ｑ４２、Ｑ４３の各々のゲートが接続され、Ｎ−ＭＯＳ
電界トランジスタＱ４４、Ｑ４９の各々のゲートが接続
され、Ｎ−ＭＯＳ電界トランジスタＱ４６、Ｑ４７の各
々のゲートが接続される。
【００３３】Ｐ−ＭＯＳ電界トランジスタＱ４１、Ｑ４
５、Ｑ４８はカレントミラーを構成し、Ｎ−ＭＯＳ電界
トランジスタＱ４４、Ｑ４９、Ｎ−ＭＯＳ電界トランジ
スタＱ４６、Ｑ４７もカレントミラーを構成する。Ｐ−
ＭＯＳ電界トランジスタＱ４１、Ｑ４５のカレントミラ
ー比を１：４にし、Ｐ−ＭＯＳ電界トランジスタＱ４
１、Ｑ４８のカレントミラー比も同様に１：４とする。
５、Ｑ４８はカレントミラーを構成し、Ｎ−ＭＯＳ電界
トランジスタＱ４４、Ｑ４９、Ｎ−ＭＯＳ電界トランジ
スタＱ４６、Ｑ４７もカレントミラーを構成する。Ｐ−
ＭＯＳ電界トランジスタＱ４１、Ｑ４５のカレントミラ
ー比を１：４にし、Ｐ−ＭＯＳ電界トランジスタＱ４
１、Ｑ４８のカレントミラー比も同様に１：４とする。
【００３４】Ｐ−ＭＯＳ電界トランジスタＱ４３のゲー
トソース電圧をＱ43ＶGS、抵抗Ｒ４３の抵抗値をＲ43と
すると、抵抗Ｒ４３、Ｐ−ＭＯＳ電界トランジスタＱ５
０を流れる電流は、前述と同様にして、Ｉ46＝Ｑ43ＶGS
／Ｒ43となる。抵抗値Ｒ43が抵抗値Ｒ42に等しくなるよ
うに調整して、Ｉ46＝Ｉ42となるようにする。これによ
り、Ｉ43＝Ｉ44となり、Ｉ42の影響がなく、前述の如
く、４・Ｉ41＝Ｉ43の関係が得られるようになる。
トソース電圧をＱ43ＶGS、抵抗Ｒ４３の抵抗値をＲ43と
すると、抵抗Ｒ４３、Ｐ−ＭＯＳ電界トランジスタＱ５
０を流れる電流は、前述と同様にして、Ｉ46＝Ｑ43ＶGS
／Ｒ43となる。抵抗値Ｒ43が抵抗値Ｒ42に等しくなるよ
うに調整して、Ｉ46＝Ｉ42となるようにする。これによ
り、Ｉ43＝Ｉ44となり、Ｉ42の影響がなく、前述の如
く、４・Ｉ41＝Ｉ43の関係が得られるようになる。
【００３５】なお、上記Ｐ−ＭＯＳ電界トランジスタＱ
４１とＱ４５、Ｑ４１とＱ４８のカレントミラーを１：
４にするため、Ｐ−ＭＯＳ電界トランジスタＱ４５、Ｑ
４８の素子面積を増やさなければならない。代わりに、
Ｐ−ＭＯＳ電界トランジスタＱ４３の素子サイズ（ゲー
ト幅）を１／４にすることにより、同等の機能を小さな
面積で実現することができる。なお、Ｐ−ＭＯＳ電界ト
ランジスタＱ４１とＱ４５、Ｑ４１とＱ４８のカレント
ミラーを１：２にしＰ−ＭＯＳ電界トランジスタＱ４３
の素子サイズ（ゲート幅）を１／２にしてもよい。この
組み合わせは上記のものに限定されない。
４１とＱ４５、Ｑ４１とＱ４８のカレントミラーを１：
４にするため、Ｐ−ＭＯＳ電界トランジスタＱ４５、Ｑ
４８の素子面積を増やさなければならない。代わりに、
Ｐ−ＭＯＳ電界トランジスタＱ４３の素子サイズ（ゲー
ト幅）を１／４にすることにより、同等の機能を小さな
面積で実現することができる。なお、Ｐ−ＭＯＳ電界ト
ランジスタＱ４１とＱ４５、Ｑ４１とＱ４８のカレント
ミラーを１：２にしＰ−ＭＯＳ電界トランジスタＱ４３
の素子サイズ（ゲート幅）を１／２にしてもよい。この
組み合わせは上記のものに限定されない。
【００３６】図６は本発明に係るＭＯＳ用定電流源回路
の別の例を示す図である。本図に示す如く、電圧電源Ｖ
ＣＣと接地ＧＮＤとの間の初段にＰ−ＭＯＳ電界トラン
ジスタＱ６１、Ｑ６２、電流源６０とが直列に接続され
る。さらに、電圧電源ＶＣＣと接地ＧＮＤとの間の第２
段に抵抗Ｒ６２、Ｐ−ＭＯＳ電界トランジスタＱ６３、
Ｎ−ＭＯＳ電界トランジスタＱ６４とが直列に接続され
る。抵抗６２に並列にＰ−ＭＯＳ電界トランジスタＱ６
５が接続される。Ｎ−ＭＯＳ電界トランジスタＱ６４に
並列にＮ−ＭＯＳ電界トランジスタＱ６６が接続され
る。ソースが接地されるＮ−ＭＯＳ電界トランジスタＱ
６７はそのゲートがＮ−ＭＯＳ電界トランジスタＱ６６
のゲートに接続される。さらに電圧電源ＶＣＣと接地Ｇ
ＮＤとの間の第３段にＰ−ＭＯＳ電界トランジスタＱ６
８、Ｎ−ＭＯＳ電界トランジスタＱ６９とが直列に接続
される。
の別の例を示す図である。本図に示す如く、電圧電源Ｖ
ＣＣと接地ＧＮＤとの間の初段にＰ−ＭＯＳ電界トラン
ジスタＱ６１、Ｑ６２、電流源６０とが直列に接続され
る。さらに、電圧電源ＶＣＣと接地ＧＮＤとの間の第２
段に抵抗Ｒ６２、Ｐ−ＭＯＳ電界トランジスタＱ６３、
Ｎ−ＭＯＳ電界トランジスタＱ６４とが直列に接続され
る。抵抗６２に並列にＰ−ＭＯＳ電界トランジスタＱ６
５が接続される。Ｎ−ＭＯＳ電界トランジスタＱ６４に
並列にＮ−ＭＯＳ電界トランジスタＱ６６が接続され
る。ソースが接地されるＮ−ＭＯＳ電界トランジスタＱ
６７はそのゲートがＮ−ＭＯＳ電界トランジスタＱ６６
のゲートに接続される。さらに電圧電源ＶＣＣと接地Ｇ
ＮＤとの間の第３段にＰ−ＭＯＳ電界トランジスタＱ６
８、Ｎ−ＭＯＳ電界トランジスタＱ６９とが直列に接続
される。
【００３７】さらに、Ｐ−ＭＯＳ電界トランジスタＱ６
１、Ｑ６２、Ｎ−ＭＯＳ電界トランジスタＱ６６、Ｑ６
９の各々のゲートとドレインとが接続される。さらに、
Ｐ−ＭＯＳ電界トランジスタＱ６１、Ｑ６５、Ｑ６８の
各々のゲートが接続され、Ｐ−ＭＯＳ電界トランジスタ
Ｑ６２、Ｑ６３の各々のゲートが接続され、Ｎ−ＭＯＳ
電界トランジスタＱ６４、Ｑ６９の各々のゲートが接続
され、Ｎ−ＭＯＳ電界トランジスタＱ６６、Ｑ６７の各
々のゲートが接続される。
１、Ｑ６２、Ｎ−ＭＯＳ電界トランジスタＱ６６、Ｑ６
９の各々のゲートとドレインとが接続される。さらに、
Ｐ−ＭＯＳ電界トランジスタＱ６１、Ｑ６５、Ｑ６８の
各々のゲートが接続され、Ｐ−ＭＯＳ電界トランジスタ
Ｑ６２、Ｑ６３の各々のゲートが接続され、Ｎ−ＭＯＳ
電界トランジスタＱ６４、Ｑ６９の各々のゲートが接続
され、Ｎ−ＭＯＳ電界トランジスタＱ６６、Ｑ６７の各
々のゲートが接続される。
【００３８】Ｐ−ＭＯＳ電界トランジスタＱ６１、Ｑ６
５、Ｑ６８はカレントミラーを構成し、Ｎ−ＭＯＳ電界
トランジスタＱ６４、Ｑ６９、Ｎ−ＭＯＳ電界トランジ
スタＱ６６、Ｑ６７もカレントミラーを構成する。Ｐ−
ＭＯＳ電界トランジスタＱ６１、Ｑ６５のカレントミラ
ー比を１：４にし、Ｐ−ＭＯＳ電界トランジスタＱ６
１、Ｑ６８のカレントミラー比も同様に１：４とする。
５、Ｑ６８はカレントミラーを構成し、Ｎ−ＭＯＳ電界
トランジスタＱ６４、Ｑ６９、Ｎ−ＭＯＳ電界トランジ
スタＱ６６、Ｑ６７もカレントミラーを構成する。Ｐ−
ＭＯＳ電界トランジスタＱ６１、Ｑ６５のカレントミラ
ー比を１：４にし、Ｐ−ＭＯＳ電界トランジスタＱ６
１、Ｑ６８のカレントミラー比も同様に１：４とする。
【００３９】電流源６０は特性が悪いものでもよく、電
流Ｉ61を形成し、電圧電源ＶＣＣの電圧が下がっても、
電流Ｉ61は電流Ｉ62よりも小さくなったり同程度になら
ないようにする。これにより、４・Ｉ61＝Ｉ63の関係が
電流Ｉ62の影響を常に受けないようになる。図７は本発
明に係るＭＯＳ用定電流源回路の別の例を示す図であ
る。本図に示す如く、電圧電源ＶＣＣと接地ＧＮＤとの
間に定電流源７０が設けられる。電圧電源ＶＣＣと接地
ＧＮＤとの間の初段にＰ−ＭＯＳ電界トランジスタＱ７
１、Ｑ７２、Ｑ８０とが直列に接続される。さらに、電
圧電源ＶＣＣと接地ＧＮＤとの間の第２段に抵抗Ｒ７
２、Ｐ−ＭＯＳ電界トランジスタＱ７３、Ｎ−ＭＯＳ電
界トランジスタＱ７４とが直列に接続される。抵抗７２
に並列にＰ−ＭＯＳ電界トランジスタＱ７５が接続され
る。Ｎ−ＭＯＳ電界トランジスタＱ７４に並列にＮ−Ｍ
ＯＳ電界トランジスタＱ７６が接続される。ソースが接
地されるＮ−ＭＯＳ電界トランジスタＱ７７はそのゲー
トがＮ−ＭＯＳ電界トランジスタＱ７６のゲートに接続
される。
流Ｉ61を形成し、電圧電源ＶＣＣの電圧が下がっても、
電流Ｉ61は電流Ｉ62よりも小さくなったり同程度になら
ないようにする。これにより、４・Ｉ61＝Ｉ63の関係が
電流Ｉ62の影響を常に受けないようになる。図７は本発
明に係るＭＯＳ用定電流源回路の別の例を示す図であ
る。本図に示す如く、電圧電源ＶＣＣと接地ＧＮＤとの
間に定電流源７０が設けられる。電圧電源ＶＣＣと接地
ＧＮＤとの間の初段にＰ−ＭＯＳ電界トランジスタＱ７
１、Ｑ７２、Ｑ８０とが直列に接続される。さらに、電
圧電源ＶＣＣと接地ＧＮＤとの間の第２段に抵抗Ｒ７
２、Ｐ−ＭＯＳ電界トランジスタＱ７３、Ｎ−ＭＯＳ電
界トランジスタＱ７４とが直列に接続される。抵抗７２
に並列にＰ−ＭＯＳ電界トランジスタＱ７５が接続され
る。Ｎ−ＭＯＳ電界トランジスタＱ７４に並列にＮ−Ｍ
ＯＳ電界トランジスタＱ７６が接続される。ソースが接
地されるＮ−ＭＯＳ電界トランジスタＱ７７はそのゲー
トがＮ−ＭＯＳ電界トランジスタＱ７６のゲートに接続
される。
【００４０】さらに、Ｐ−ＭＯＳ電界トランジスタＱ７
１、Ｑ７２、Ｎ−ＭＯＳ電界トランジスタＱ７６の各々
のゲートとドレインとが接続される。さらに、Ｐ−ＭＯ
Ｓ電界トランジスタＱ７１、Ｑ７５の各々のゲートが接
続され、Ｐ−ＭＯＳ電界トランジスタＱ７２、Ｑ７３の
各々のゲートが接続され、Ｎ−ＭＯＳ電界トランジスタ
Ｑ７６、Ｑ７７の各々のゲートが接続される。
１、Ｑ７２、Ｎ−ＭＯＳ電界トランジスタＱ７６の各々
のゲートとドレインとが接続される。さらに、Ｐ−ＭＯ
Ｓ電界トランジスタＱ７１、Ｑ７５の各々のゲートが接
続され、Ｐ−ＭＯＳ電界トランジスタＱ７２、Ｑ７３の
各々のゲートが接続され、Ｎ−ＭＯＳ電界トランジスタ
Ｑ７６、Ｑ７７の各々のゲートが接続される。
【００４１】Ｐ−ＭＯＳ電界トランジスタＱ７１、Ｑ７
５はカレントミラーを構成し、Ｎ−ＭＯＳ電界トランジ
スタＱ７６、Ｑ７７、定電流源７０のＮ−ＭＯＳ電界ト
ランジスタＱ８２、Ｎ−ＭＯＳ電界トランジスタＱ８
０、Ｑ７４もカレントミラーを構成する。Ｐ−ＭＯＳ電
界トランジスタＱ７１、Ｑ７５のカレントミラー比を
１：４にし、Ｎ−ＭＯＳ電界トランジスタＱ８３、Ｑ８
０のカレントミラー比を１：１にし、Ｎ−ＭＯＳ電界ト
ランジスタＱ８３、Ｑ７４のカレントミラー比を１：４
にする。
５はカレントミラーを構成し、Ｎ−ＭＯＳ電界トランジ
スタＱ７６、Ｑ７７、定電流源７０のＮ−ＭＯＳ電界ト
ランジスタＱ８２、Ｎ−ＭＯＳ電界トランジスタＱ８
０、Ｑ７４もカレントミラーを構成する。Ｐ−ＭＯＳ電
界トランジスタＱ７１、Ｑ７５のカレントミラー比を
１：４にし、Ｎ−ＭＯＳ電界トランジスタＱ８３、Ｑ８
０のカレントミラー比を１：１にし、Ｎ−ＭＯＳ電界ト
ランジスタＱ８３、Ｑ７４のカレントミラー比を１：４
にする。
【００４２】図６の構成と比較して電流源の回路と、定
電流を取り出す回路を統一して簡略化して素子数削減、
チップ面積の縮小が可能になる。なお、以上の説明で、
Ｐ−ＭＯＳ電界トランジスタをＮ−ＭＯＳ電界トランジ
スタにし、Ｎ−ＭＯＳ電界トランジスタをＰ−ＭＯＳ電
界トランジスタにしてもよい。ＧＮＤに電流をひっぱる
回路を逆に電圧電源側にひっぱる回路に同じ素子数で変
更できる。
電流を取り出す回路を統一して簡略化して素子数削減、
チップ面積の縮小が可能になる。なお、以上の説明で、
Ｐ−ＭＯＳ電界トランジスタをＮ−ＭＯＳ電界トランジ
スタにし、Ｎ−ＭＯＳ電界トランジスタをＰ−ＭＯＳ電
界トランジスタにしてもよい。ＧＮＤに電流をひっぱる
回路を逆に電圧電源側にひっぱる回路に同じ素子数で変
更できる。
【００４３】図８は本発明に係るＭＯＳ用定電流源回路
のシミュレーションの構成例を示す図であり、図９はシ
ミュレーションの結果を示す図である。図８に示す如
く、本発明の対策を行った回路と対策前の回路において
電圧電源ＶＣＣの電圧が５Ｖのとき５０μＡの定電流回
路になるように設計され、電圧電源ＶＣＣを変動させ、
出力の定電流をモニタした。シミュレーションの結果
は、５Ｖ±２Ｖの範囲におけるすい込み電流の変動をΔ
ＩC とすると、対策前ではΔＩC ＝２５μＡ、対策後で
はΔＩC ＝６μＡであり、変動が約１／４まで小さくな
っていることが確認できた。また、対策前の回路で、Δ
ＩC ＝６μＡ以内を実現するためには、どれくらいのチ
ップ面積が必要になるかも検討した。結局、Ｐ101,102,
103 の面積を２０倍にしたところで、対策後の回路と同
等の性能が得られた。このときのチップサイズを比較す
ると、対策前のチップ面積を１としたとき、対策後には
チップ面積は１／６となる。チップサイズの比較は、簡
単にするため、ＭＯＳのゲート面積の値のみカウントし
た。すなわち、本発明を使用すれば、ＭＯＳでも小さな
面積で変動の小さい定電流源を実現することが可能にな
る。
のシミュレーションの構成例を示す図であり、図９はシ
ミュレーションの結果を示す図である。図８に示す如
く、本発明の対策を行った回路と対策前の回路において
電圧電源ＶＣＣの電圧が５Ｖのとき５０μＡの定電流回
路になるように設計され、電圧電源ＶＣＣを変動させ、
出力の定電流をモニタした。シミュレーションの結果
は、５Ｖ±２Ｖの範囲におけるすい込み電流の変動をΔ
ＩC とすると、対策前ではΔＩC ＝２５μＡ、対策後で
はΔＩC ＝６μＡであり、変動が約１／４まで小さくな
っていることが確認できた。また、対策前の回路で、Δ
ＩC ＝６μＡ以内を実現するためには、どれくらいのチ
ップ面積が必要になるかも検討した。結局、Ｐ101,102,
103 の面積を２０倍にしたところで、対策後の回路と同
等の性能が得られた。このときのチップサイズを比較す
ると、対策前のチップ面積を１としたとき、対策後には
チップ面積は１／６となる。チップサイズの比較は、簡
単にするため、ＭＯＳのゲート面積の値のみカウントし
た。すなわち、本発明を使用すれば、ＭＯＳでも小さな
面積で変動の小さい定電流源を実現することが可能にな
る。
【００４４】
【発明の効果】以上の説明により、本発明によれば、Ｍ
ＯＳ電界効果トランジスタのゲートソース間電圧がドレ
イン電流ＩD の増加と共に変化するために電圧電源によ
る電流依存性に起因する吸い込み電流の変動の抑制が可
能になった。
ＯＳ電界効果トランジスタのゲートソース間電圧がドレ
イン電流ＩD の増加と共に変化するために電圧電源によ
る電流依存性に起因する吸い込み電流の変動の抑制が可
能になった。
【図１】本発明に係るＭＯＳ用定電流源回路の例を示す
図である。
図である。
【図２】図１の回路の格段の電流の関係を説明する図で
ある。
ある。
【図３】本発明に係るＭＯＳ用定電流源回路の別の例を
示す図である。
示す図である。
【図４】本発明に係るＭＯＳ用定電流源回路の別の例を
示す図である。
示す図である。
【図５】本発明に係るＭＯＳ用定電流源回路の別の例を
示す図である。
示す図である。
【図６】本発明に係るＭＯＳ用定電流源回路の別の例を
示す図である。
示す図である。
【図７】本発明に係るＭＯＳ用定電流源回路の別の例を
示す図である。
示す図である。
【図８】本発明に係るＭＯＳ用定電流源回路のシミュレ
ーションの構成例を示す図である。
ーションの構成例を示す図である。
【図９】シミュレーションの結果を示す図である。
【図１０】従来のバイポーラトランジスタで構成される
定電流源回路を示す図である。
定電流源回路を示す図である。
【図１１】バイポーラトランジスタのベースエミッタ間
電圧ＶBEの特性を示す図である。
電圧ＶBEの特性を示す図である。
【図１２】ＭＯＳ電界効果トランジスタのゲートソース
間電圧ＶGSの特性を示す図である。
間電圧ＶGSの特性を示す図である。
Ｑ１１、Ｑ１２、Ｑ１４…ダイオード接合ＭＯＳ電界効
果トランジスタ Ｑ１３、Ｑ１５、Ｑ１６…ＭＯＳ電界効果トランジスタ Ｒ１１、Ｒ１２…抵抗 Ｑ２１、Ｑ２３、Ｑ２６…ダイオード接合ＭＯＳ電界効
果トランジスタ Ｑ２２、Ｑ２４、Ｑ２５、Ｑ２７、Ｑ２８…ＭＯＳ電界
効果トランジスタ Ｒ２１、Ｒ２２…抵抗 Ｑ３１、Ｑ３２、Ｑ３６、Ｑ３９…ダイオード接合ＭＯ
Ｓ電界効果トランジスタ Ｑ３３、Ｑ３４、Ｑ３５、Ｑ３８…ＭＯＳ電界効果トラ
ンジスタ Ｒ３１、Ｒ３２…抵抗 Ｑ４１、Ｑ４２、Ｑ４６、Ｑ４９…ダイオード接合ＭＯ
Ｓ電界効果トランジスタ Ｑ４３、Ｑ４４、Ｑ４５、Ｑ４８…ＭＯＳ電界効果トラ
ンジスタ Ｒ４１、Ｒ４２…抵抗 Ｑ６１、Ｑ６２、Ｑ６６、Ｑ６９…ダイオード接合ＭＯ
Ｓ電界効果トランジスタ Ｑ６３、Ｑ６４、Ｑ６５、Ｑ６８…ＭＯＳ電界効果トラ
ンジスタ Ｒ６２…抵抗 ６０…定電流源 Ｑ７１、Ｑ７２、Ｑ７６、Ｑ８３…ダイオード接合ＭＯ
Ｓ電界効果トランジスタ Ｑ７３、Ｑ７４、Ｑ７５、Ｑ８０、Ｑ８１、Ｑ８２…Ｍ
ＯＳ電界効果トランジスタ Ｒ８１…抵抗 ７０…定電流源
果トランジスタ Ｑ１３、Ｑ１５、Ｑ１６…ＭＯＳ電界効果トランジスタ Ｒ１１、Ｒ１２…抵抗 Ｑ２１、Ｑ２３、Ｑ２６…ダイオード接合ＭＯＳ電界効
果トランジスタ Ｑ２２、Ｑ２４、Ｑ２５、Ｑ２７、Ｑ２８…ＭＯＳ電界
効果トランジスタ Ｒ２１、Ｒ２２…抵抗 Ｑ３１、Ｑ３２、Ｑ３６、Ｑ３９…ダイオード接合ＭＯ
Ｓ電界効果トランジスタ Ｑ３３、Ｑ３４、Ｑ３５、Ｑ３８…ＭＯＳ電界効果トラ
ンジスタ Ｒ３１、Ｒ３２…抵抗 Ｑ４１、Ｑ４２、Ｑ４６、Ｑ４９…ダイオード接合ＭＯ
Ｓ電界効果トランジスタ Ｑ４３、Ｑ４４、Ｑ４５、Ｑ４８…ＭＯＳ電界効果トラ
ンジスタ Ｒ４１、Ｒ４２…抵抗 Ｑ６１、Ｑ６２、Ｑ６６、Ｑ６９…ダイオード接合ＭＯ
Ｓ電界効果トランジスタ Ｑ６３、Ｑ６４、Ｑ６５、Ｑ６８…ＭＯＳ電界効果トラ
ンジスタ Ｒ６２…抵抗 ６０…定電流源 Ｑ７１、Ｑ７２、Ｑ７６、Ｑ８３…ダイオード接合ＭＯ
Ｓ電界効果トランジスタ Ｑ７３、Ｑ７４、Ｑ７５、Ｑ８０、Ｑ８１、Ｑ８２…Ｍ
ＯＳ電界効果トランジスタ Ｒ８１…抵抗 ７０…定電流源
Claims (8)
- 【請求項１】 ＭＯＳ電界効果トランジスタで構成され
るＭＯＳ用定電流源回路において、 電圧電源と接地との間に第１の抵抗と共に直列に順に接
続されるダイオード接合型の第１及び第２のＭＯＳ電界
効果トランジスタと、 前記電圧電源と前記接地との間に第２の抵抗と共に接続
され且つ前記第２のＭＯＳ電界効果トランジスタと相互
のゲートで接続される第３のＭＯＳ電界効果トランジス
タとを備え、 前記第１及び第２のＭＯＳ電界効果トランジスタの合成
ゲートソース間電圧と前記第３のＭＯＳ電界効果トラン
ジスタのゲートソース間電圧との差の電圧が第２の抵抗
に印加して第２の抵抗に流れる電流から前記第１及び第
２のＭＯＳ電界効果トランジスタに流れる電流を差し引
いて合成して得た電流を吸い込み電流とすることを特徴
とするＭＯＳ用定電流源回路。 - 【請求項２】 ＭＯＳ電界効果トランジスタで構成され
るＭＯＳ用定電流源回路において、 電圧電源と接地との間に第１の抵抗と直列に接続される
ダイオード接合型の第１のＭＯＳ電界効果トランジスタ
と、 前記電圧電源と前記接地との間に第２の抵抗と並列に接
続され且つ前記第２の抵抗に自身のゲートソース電圧を
印加して前記第２の抵抗に電流を流すダイオード接合型
の第１のＭＯＳ電界効果トランジスタとを備え、 第２の抵抗に流れる電流から前記第１のＭＯＳ電界効果
トランジスタに流れる電流を差し引くように合成して得
た電流を吸い込み電流とすることを特徴とするＭＯＳ用
定電流源回路。 - 【請求項３】 ＭＯＳ電界効果トランジスタで構成され
るＭＯＳ用定電流源回路において、 電圧電源と接地との間に第１の抵抗と共に直列に順に接
続されるダイオード接合型の第１及び第２のＭＯＳ電界
効果トランジスタと、 前記電圧電源と前記接地との間に第２の抵抗と共に接続
され且つ前記第２のＭＯＳ電界効果トランジスタと相互
のゲートで接続される第３のＭＯＳ電界効果トランジス
タと、 カレントミラーにより前記第１のＭＯＳ電界効果トラン
ジスタに流れる電流を前記第３のＭＯＳ電界効果トラン
ジスタに与える第４のＭＯＳ電界効果トランジスタとを
備え、 前記第４のＭＯＳ電界効果トランジスタと前記第１のＭ
ＯＳ電界効果トランジスタとのカレントミラー比を１：
４にして、前記第３のＭＯＳ電界効果トランジスタに流
れる電流から前記第２の抵抗に流れる電流を取り出して
吸い込み電流とすることを特徴とするＭＯＳ用定電流源
回路。 - 【請求項４】 前記第３のＭＯＳ電界効果トランジスタ
のゲートソース間に第２の抵抗値と同一の抵抗値を有す
る第３の抵抗を接続し、前記第３のＭＯＳ電界効果トラ
ンジスタに流れる電流から第２の抵抗に流れる電流を分
離して吸い込み電流とすることを特徴とする、請求項３
に記載のＭＯＳ用定電流源回路。 - 【請求項５】 ＭＯＳ電界効果トランジスタで構成され
るＭＯＳ用定電流源回路において、 電圧電源と接地との間に第１の抵抗を介して直列に順に
接続されるダイオード接合型の第１及び第２のＭＯＳ電
界効果トランジスタと、 前記電圧電源と前記接地と間に第２の抵抗を介して接続
され且つ前記第２のＭＯＳ電界効果トランジスタとゲー
トで共通に接続される第３のＭＯＳ電界効果トランジス
タと、 前記第３のＭＯＳ電界効果トランジスタのゲート幅を前
記第第１及び第２のＭＯＳ電界効果トランジスタの各々
のゲート幅の１／４にして前記第３のＭＯＳ電界効果ト
ランジスタに流れる電流から前記第２の抵抗に流れる電
流を取り出して吸い込み電流とすることを特徴とするＭ
ＯＳ用定電流源回路。 - 【請求項６】 ＭＯＳ電界効果トランジスタで構成され
るＭＯＳ用定電流源回路において、 電圧電源と接地との間に定電流源を介して直列に順に接
続されるダイオード接合型の第１及び第２のＭＯＳ電界
効果トランジスタと、 前記電圧電源と前記接地との間に第１の抵抗と共に接続
され且つ前記第２のＭＯＳ電界効果トランジスタと相互
のゲートで接続される第３のＭＯＳ電界効果トランジス
タと、 カレントミラーにより前記第１のＭＯＳ電界効果トラン
ジスタに流れる電流を前記第３のＭＯＳ電界効果トラン
ジスタに与える第４のＭＯＳ電界効果トランジスタとを
備え、 前記第４のＭＯＳ電界効果トランジスタと前記第１のＭ
ＯＳ電界効果トランジスタとのカレントミラー比を１：
４にして、前記第３のＭＯＳ電界効果トランジスタに流
れる電流から前記第１の抵抗に流れる電流を取り出して
吸い込み電流とすることを特徴とするＭＯＳ用定電流源
回路。 - 【請求項７】 ＭＯＳ電界効果トランジスタで構成され
るＭＯＳ用定電流源回路において、 定電流源と、 電圧電源と接地との間に直列に順に接続され、前記定電
流源のカレントミラーにより一定電流が流れるダイオー
ド接合型の第１及び第２のＭＯＳ電界効果トランジスタ
と、前記電圧電源と前記接地との間に抵抗と共に接続さ
れ且つ前記第２のＭＯＳ 電界効果トランジスタと相互
のゲートで共通に接続される第３のＭＯＳ電界効果トラ
ンジスタと、 カレントミラーにより前記第１のＭＯＳ電界効果トラン
ジスタに流れる電流を前記第３のＭＯＳ電界効果トラン
ジスタに与える第４のＭＯＳ電界効果トランジスタとを
備え、 前記第４のＭＯＳ電界効果トランジスタと前記第１のＭ
ＯＳ電界効果トランジスタとのカレントミラー比を１：
４にして、前記第３のＭＯＳ電界効果トランジスタに流
れる電流から前記定電流源とカレントミラーにより前記
一定電流を除去して前記抵抗に流れる電流を取り出して
吸い込み電流とすることを特徴とするＭＯＳ用定電流源
回路。 - 【請求項８】 前記ＭＯＳ用定電流源回路を構成するＭ
ＯＳ電界効果トランジスタの極性を、Ｐチャンネルのも
のはＮチャンネルへ、ＮチャンネルものはＰチャンネル
にしたことを特徴とする、請求項１乃至７のいずれか一
つに記載のＭＯＳ用定電流源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9280306A JPH11122057A (ja) | 1997-10-14 | 1997-10-14 | Ｍｏｓ用定電流源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9280306A JPH11122057A (ja) | 1997-10-14 | 1997-10-14 | Ｍｏｓ用定電流源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11122057A true JPH11122057A (ja) | 1999-04-30 |
Family
ID=17623161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9280306A Withdrawn JPH11122057A (ja) | 1997-10-14 | 1997-10-14 | Ｍｏｓ用定電流源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11122057A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009048319A (ja) * | 2007-08-16 | 2009-03-05 | Seiko Instruments Inc | 基準電圧回路 |
| JP2014044713A (ja) * | 2012-08-24 | 2014-03-13 | Freescale Semiconductor Inc | 浮動電圧基準を用いる低ドロップアウト電圧レギュレータ |
-
1997
- 1997-10-14 JP JP9280306A patent/JPH11122057A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009048319A (ja) * | 2007-08-16 | 2009-03-05 | Seiko Instruments Inc | 基準電圧回路 |
| JP2014044713A (ja) * | 2012-08-24 | 2014-03-13 | Freescale Semiconductor Inc | 浮動電圧基準を用いる低ドロップアウト電圧レギュレータ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050104 |