TWI320853B - A high reliability memory module with a fault tolerant address and command bus and the method thereof - Google Patents

Description

1320853 玖、發明說明： 【發明所屬之技術領域】 本發明通常有關於使用一容錯位址與命令匯流排而能當 作一主記憶體使用以達成自主計算系統所需容錯與自我修 復程度之高可靠性記憶模組。 【先前技術】 記憶模組於先前技術是已知的，且目前使用在例如使用 固態記憶體的電腦與其他設備之實際應用。 -

寬廣地說，現目前可用的主記憶體可提供每秒16至2 6QB 範圍的頻寬，而且雖然一些記憶體可於有限資料路徑錯誤 修正提供，但是多數不提供任何錯誤修正裝置。此外，伺 服器產品的記憶模組通常包括位址與命令輸入的重新驅動 邏輯、與時脈重新同步與重新驅動電路，以在記憶體組件 上確保每個裝置的正確時序。雖然這些解決方法可提供系 統達成指定的頻寬目的，但是在資料路徑本身外部的在記 隐體子系統中的全部量與失敗類型會由於與每個記憶體裝 置有關：增加電路而實質增加。同時，當飼服器更廣泛使 用商業^ ’許多飼服器應用只不能接受由失敗記憶模組所 引起㈣期性意外系統中斷。如此，改良，體系統可靠性 ' 南要正戲劇性增加，並需要包括容錯與整體可靠 性的一全面系統解決。 提供包括在伺服器市場渴望需要高程度錯誤容許 • P %度的廣泛的系統解決與整個差異系統可靠性的一 9I60l.doc 1320853 例如記憶體鏡射、符號分埒 付琨刀奴與錯誤拒絕與冗餘廣泛形式 的其他可能解決能提供增強記憶體子系統可靠性，但是由 於例如增加成本、電力與降低效率的負面影響，所以:言 些子系統品質增強非常昂貴實施，只考慮用於價格不：： 度重要的適當應用。因此土南於 问 此適於低或中間範圍伺服器市場的 解決方法不是可使用。 結果，工業已長久尋找能提供不同產品品質的—簡單相 當便宜的可靠度解決方法’以提供經由使用降低功能記憶 體組件而不致使系統可靠 ^ # ι·生底險的適當位準，且仍然呈 價格競爭性。 【發明内容】 本發明是針對具有與辈枵 > 月，、丄系铩準解決相尚容互度的一高可 罪性5己憶體控制器’介面模組，而能符合想要的效率與可靠 性需求’並能與目前可用記憶模組介面、以及既有或增強 支援裝置形成介面。太益^ 本發明可達成所有這些極限，造成低 成本的一增強可靠性記憶體解決。 本發明的一目的00/ 的疋一28位π 1:2暫存器，以用於具有動態 隨機存^己憶體晶片的雙排列記憶模組（dimMs)。本發明 的暫存益已增加錯誤修正碼(ecc)邏輯，以修正在命令或位 址匯流排上的軍_办_ Αι1 位疋錯誤’並允許不受這些錯誤影響的 連續記憶體操作。 本發明的另一目+ 曰的包括在此DIMMs錯誤閂閘與一錯誤報

告模式中，借糸-r U Μ，.’先可均問裝置判斷錯誤情況，以允許正確 的錯誤判斷與預Ρ方維1 4 項防 '准4 ’稭此降低意外系統停電。 9l601.doc 本發明的進—步目的是要在認m欧或永久接觸失 敗s W成思外系統停電的單—失敗點的所有連接器 互接上包括冗餘接觸。 本發明的仍然另一目的是要提供具主要操作特徵的 DIMM例如主要輸人的晶片選擇閘控與未閘控輸入的可程 式規劃延遲人’藉此減少模細電力並提供增加的操作彈性。 本發月的進一步目的可提供能以最適於市場需求方式使 用在目前可用控制器的一 DIMM。 本發月的另―進—步目的具有使用類似目前所使用連接 器的-DIMM’所以先前技術接觸、模子、處理器與相關製 造工具可持續使用，使得模組能以額外密度更便宜生產， 而提供加值的可靠性、與其他加值屬性，例如具最小額外 製造成本的一較高記憶體包裝密度。 本發明的DIMΜ包含一印刷電路板，此印刷電路板具有一 前端與-背端、與固定在前表面與後表面的複數個動態隨 機存取記憶體（DRAM)或同時動態隨機存取記憶體 (SDRAMs)。在料刷電路板前面表面的—第—邊緣上提供 用以將電路從外部至卡片連接到SDRAMs的138個接觸、與 在dIMM上的相關裝置，並在卡片後端的相同第m 供連接接觸的額外138個外部電路，所以印刷電路板具有總 數276個外部電路連接接觸。在印刷電路卡的前端與後端提 供的接觸裝置能以直接或間接方式提供將外部電路電連接 到 SDRAMs。 本發明的㈣進-步目的是提供—伺服器記憶體結構能 91601 .doc -9- 1320853 具有雙排列記憶模組或具有選擇冗餘接觸的dimm'一相鎖 迴路、2或32K位元連續電抹除可程式規劃唯讀記憶體阳 PR〇M)、與具有錯誤修正碼（ECC)的一 Μ位元丨：2暫存器、 T對位元檢查 多位元組錯誤報告暫存器 '經由獨立匯 流排讀取、與用於可修正錯誤與不可修正錯誤情況的即時 錯誤線。更明確而言’本發明的㈣器包含—新的Μ·， 且其具有耦合到記憶體介面晶片18的一新唯一 Ecc/核對位 凡暫存器，其絲合到記憶體控制器或處判19，使得記 憶體控制器能經由位址/命令線將位址與命令資訊傳送給 暫存器，並同時將錯誤修正目的檢查位元傳送給㈣核對 位元暫存器。 本發月仍然it纟目的是要提供伯測在伺服器中安裝的 模組是否可監控位址與控制匯流排完整性'修正在位址盘 控制匯流排上的錯誤、報告錯誤及記錄與計數錯誤。 本發明的仍然另-目的是要提供核對位元錯誤報告，其 中核對位元信號是在應用的位址與命令之後可一週期的傳 遞’且錯·線可在位址盘人人Λν * r\ τ 止與αρ令位7C從DIMM上的暫存器驅動 給DRAMs之後於兩個時脈低位準驅動。在於只有兩個時脈 保持錯誤線低位準之後，驅動器便會失效，並允許輸出回 到未驅動狀,％ (兩阻抗），如此允許此錯誤線能由多重模组 共用。 、

本發明仍然進一步提供维要B 奴供裝置及方法以調整在ECC電路不 包括記憶模組上信號的值诚〇 .所 ,. 扪得遞延遲，使侍信號可選擇性在一 個或兩個時脈週期内重新驅動 9l60I.doc -10- 1320853 本發明仍然進一步允許在核對位元模式中操作記憶模 組’使得未使用的ECC檢查位元輸入可保持在一低位準， 如此可破保這些輸入能在一已知與靜狀態。 本發明仍然可進一步透過在來自最初功能接觸的dimm · 相對端上直接提供具冗餘接觸的選擇信號而減少發生失敗 · 單一點的可能性’藉此減少造成一意外系統停電的接觸失 敗可能性。

更甚的是本發明可透過將/ECC模式控制接腳設定成一高 位準而從延遲路徑移除輔助暫存器（後ECC)而提供能符合 傳統非ECC保護模組的一本發明模組。 本發明的這些目的、特徵與優點可使熟諳此技者從下面 連同附圖的詳細描述而到變更顯然，其中： 【實施方式】 本發明的特徵與優點的整個了解能透過參考圖式而 得，其中：圖1是一典型伺服器記憶體配置方塊圖；圖2 本發明的增強伺服器記憶體配置方塊圖；圖3八與38是分 本發明的276接觸雙排列記憶模組（DIMM)的前與後平 f ’圖4A與4B是在圖3八與紐顯#的暫存器、核對位元與 ，修正電路圖；圖5是圖犯的單一錯誤修正/倍錯誤偵測 誤L正瑪（SEC/DED ECC)電路方塊圖；圖6是以H矩陣形 田述、擇用於圖3A模組的較佳ECC石馬；圖7A、7B與7C顯: 有關圖3A與3B的DIMM的指定接腳連接；及圖8 明一起使用的時序圖。 ’、丰 在圖1中，其是以電路圖形式描述一典型伺服器記她 9l601.doc -11- 1320853 置方塊圖可在使用複數個雙排列記憶模組（DIMMs)的任何 目前可用伺服器中找到。可了解到許多此〇1肘]^8可使用實 際實施，但是為了容易說明，圖1只顯示一先前技術DIMM 。 DIMM 10是-印刷電路纟，其提供複數個同步動態隨機存 取記憶體或動態隨機存取記憶體電路丨丨，以下整個稱為 DRAM。在DIMM 10的每個DRAM u具有複數個輸出接 腳’其中這些輸出接腳是經由在DIMM的印刷電路而輕合到 在DIMM的接觸，而且這些接觸是經由—資料線15而輕合到 一記憶體介面晶片18與一記憶體控制器或處理器Η。在 IMMM上的每個DRAM是進—步經由此以刪接觸而輕合到 在IMMM上的-暫存器12與一相鎖迴路電路14。相鎖迴路 14(PLL)疋經由時脈線17而連接到記憶體介面晶片a。暫存 裔12匕由一位址與命令（cmd)匯流排16而亦搞合到記憶體 面曰曰片1 8。δ己憶體介面晶片J 8是由資料線^ 5、位址與八 令_時脈線17而輕合到記憶體控制器19。應該了解;； 雖然此圖只顯示—此贿M，但是實際上，伺服器可包含許 多此DIMMs。此其他mMMs能以一類似方式經由資料、位 址與命令線耗合到記憶體介面晶片18與記憶體控制心。 既然此词服器及其操作對於熟諳此技者是已知，所以省略 此祠服器及其操作的進一步。 …略 請即參考圖2、ία ^ Λ 口 2从、沾'从、犯、5與8，本 飼服器記憶體配置將描述。 的曰強 在圖2中，其是以電路圖形式描述使用本發明 記憶體配置方堍阁 —L 1』服益 方塊圖。在此圖2中，伺服器包含一新的 91601 .doc -12- 1320853

DIMM20，該DIMM20具有耦合到記憶體介面晶片18，然後 耦合到記憶體控制器或處理器1 9的一新ECC/核對位元暫存 器晶片2 1。可了解到晶片2 1不需要包括ECC功能與核對位 元功能。例如，晶片2 1能只有ECC功能或只有核對位元功 能，並仍然可根據本發明操作。更明確而言，如圖2所示， 記憶體介面晶片1 8能經由資料線1 5而傳送及接收來自 DIMMs的資料，並經由命令線1 6而傳送位址與命令。記憶 體介面晶片1 8然後經由資料線1 5傳送及接收給DRAM的資 料，並經由位址/命令線1 6而將位址與命令資訊傳送給暫存 器晶片2 1，並經由線路25而將用於錯誤修正目的檢查位元 傳送給ECC/核對位元暫存器晶片2 1。

圖3A與3B分別顯示本發明的新DIMM20的前與後視圖。 一般而言，DIMMs是設計來運送複數個DRAMS22的印刷電 路卡，且DRAM輸出接腳（未在圖顯示）是沿著印刷電路卡的 前端與後端邊緣而經由印刷電路連接到選擇連接器23，且 在連接器邊緣時常具有單一邊定位鍵或槽口 9。此DIMM的 使用與製造是已知，且不需要進一步在此描述。然而，本 發明的DIMM是新的，且設計來說明在先前技術DIMMs中 遇到的未經計劃與時常大變動系統的數個最重要的貢獻 者。本發明的DIMM改善能透過將DIMM20的長度擴大到在 149公釐與153公釐之間而特別實施。額定上，DIMM20是 15 1.35公釐（5.97吋）長且其寬度是43.1公釐（1.2吋）。DIMM的 寬度不是決定性的，且DIMM只需要足夠寬以適應在其上安 裝的DRAMs。然而，DIMM的長度必須使得DIMM20適應多 9160i.doc •13- 1320853

達138個額外信號接觸、以及具有主體大小多達14公釐x21 公釐的36個DRAMs26,並具有從DIMM—端82.675公釐與從 DIMM另一端68.675公釐之間距離的一定位鍵或槽口 9。再 者，可了解到這些尺寸是額定值，且在各種不同實施中會 有+或-3公釐變化。DIMM在每端亦具有額外槽口 9a與9b， 即是DIMM20的較短邊緣。這些尺寸允許本發明的DIMM適 應在前表面上放置多達18個DRAMs、與在後表面上放置多 達18個此DRAMs。此外，如圖3A所示，在每個DIMM20的 前端上，除了 DRAMs之外，放置本發明的一相鎖迴路晶片 24與新ECC/核對位元暫存器晶片21。此新ECC/核對位元暫 存器晶片21將在下面參考圖4A與4B進一步描述。可了解到 如果相鎖迴路的電路是在暫存器晶片2 1上提供，便可將相 鎖迴路免除。 在圖3A與3B顯示的此新改良較大尺寸DIMM20亦可於較 大模組尺寸達成互接失敗率的進一步明顯改善，以允許連 接器系統可適應276個接觸或接腳23。如圖7a、7b、與7c所 _ 示，這些編號的接腳耦合到相對輸入。接觸或接腳編號1 在圖3A視為接觸23A，且在DIMM20前端的左手邊，而且放 置在距離DIMM20左邊緣的大約5.175公釐，與距離槽口 9中 心77.5公釐。接觸或接腳編號138在圖3A視為接觸23B，而 且是在DIMM20前端的右手邊，且放置在距離DIMM20右邊 ’ 緣大約5.1 75公釐，與距離槽口 9中心大約63.5公釐。接觸或 ·_ 接腳編號139在圖3B視為接觸23 C，而且是與直接相反的接 觸編號123八，且亦放置在距離〇11^]^20左邊緣大約5.175公 9i601.doc -14- 1320853

釐，且亦放置在距離槽口 9中心77.5公釐。接觸或接腳編號 276在圖3B視為接觸23D，而且直接相反接觸編號13823B， 且亦放置在距離DIMM20右邊緣大約5.175公釐與距離槽口 9中心63.5公釐。此DIMM20的較大尺寸亦能適應包含本發 明所需的新與較大ECC/核對位元暫存器2 1。因為在此較大 DIMM上的276個接觸或接腳23是更足以符合在DIMM上所 有電路的需要，所以此表示DIMM可提供額外或冗餘接觸。 這些額外或冗餘接觸或接腳23目前可用來提供某選擇信號 或電壓線不可能有錯誤修正的額外保護。本發明能透過提 供此冗餘接觸而有效免除例如時脈輸入CS、CKE、與ODT 輸入、Vref輸入、與未受到ECC保護的其他信號接觸上的失 敗考慮。其他益處包括由於在資料區域沒有電壓（VDD)接 觸，所以可免除或減少有關電源供應雜訊及/或電壓；以及 在DIMM20的位址/控制區域提供額外的接地腳。本發明的 較大接觸計數亦允許DIMM20連接，使得他們能與先前技術 DIMMs—致。額外接觸23亦允許包含有關位址與命令輸入 的ECC檢查位元，以允許即時系統監控與這些輸入有關的 錯誤，以及錯誤計數與屬性的系統詢問。這些錯誤透過使 用較小的先前技術DIMMs將會在傳統先前技術系統中造成 嚴重系統停電。 應該了解到雖然只有一 DIMM2 1是在圖1與2顯示，但是實 際上，伺服器可包含許多此DIMMs。如前述，本發明的 DIMM21具有複數個SDRAMs22、一相鎖迴路電路24與ECC/ 核對位元暫存器21。DIMM20的ECC/核對位元暫存器21包 9160l.doc -15- 1320853 括唯錯决修正石馬（ECC)電路，該唯一錯誤修正碼（ECC)電 路是經由線路25㈣合龍憶體介面晶片18，以提供此飼 服器甚至比較大明顯可靠性增強。此新改良錯誤修正碼 (ECC)電路的包含將造成明顯降低互接失敗。 圖4A與4B包含在DIMM2G上的新Ecc/核對位元暫存器2 ^ 的電路圖，其中，矣η» @ .+， 為了間化描述，只顯示包含兩個明確區 段21a與21b。圖4Α顯示本發明的增強功能28位元1:2暫存器 區段21a，且圖4B顯示錯誤修正碼電路區段2ib。在圖化顯 示的錯誤修正碼電路ECC區段21b可修正單一位元錯誤，如 此允許不受這些錯誤影響的連續記憶體操作。此ECC區段 亦包括一核對位元操作模式電路與錯誤報告電路。dimm2〇 的新ECC/核對位元暫存器21如此可提供不同於及不能從先 前技術獲得的前緣效率與可靠性與關鍵性操作特性，而通 常保持與JEDEC 14位元1:2 DDR II暫存器一致的時序需求。 更明確而言，暫存器區段2 1 a包含複數個所謂差別位元接 收器 40a、40e、41、42a至 42η、43、44、45a、45b、46a與 46b、與單一放大器47e這些微分接收器4〇至4(^、41、42a 至42η、43、44、45a、45b、46a與46b的每一者具有兩個輸 入與單一輸出。每個微分接收器4〇&至4〇6、41、423至4211、 43、44、45a、45b ’ 46a與46b的輸入之一耦合到一參考電 壓源28。微分接收器40a至40e、41、42a至42η、43、44、 45a、45b，46a與46b每一者的第二輸入耦合到相對輸入3〇a 至30e ' 31 、 32a至32n 、 33a ' 33b 、 34 、 35a 、 35b 、 36a與 36b。 9I601.doc 16- 接收器组4〇a至40e包含五個接收器，其只顯示第—與最 後接收器4〇a與40e。接收器4〇a至4〇e具有他們的第二輸 入，且分別耦合到相對的檢查位元線3〇a至3〇e，且其輸出 疋經由相對的主要多工器6〇a至6〇e而連接到相對主要閂閘 7〇a至70e的輪入。典型上，檢查位元線包含在一匯流排， 且該匯流排包含一組五個此檢查位元線、然而，為了簡化 繪圖與谷易描$ ’圖仏只顯示該組的第—與最後檢查位元 線30a與3〇e與接收器4〇a至4〇e的第一與最後一者。可了解 到在組4〇a至40e中的每個接收器具有耦合到一組檢查位元 輸入線30a至30e相對一者的相對輸入之一；及一組三輸入 多工器之相對一者的輸出，因而連接至一組三個主要閂閘 之相對一者。 微分接收器41的第二輸人耗合到—檢查位元Q/校對位元 輸入信號線3 0 » 接收器組42a至42η包含22個接收器，該等接收器耦合到 資料線匯"IL排，且該資料線匯流排典型包含兩條資料線 32a至32n。然而，為了簡化繪圖與容易描述，圖钻只顯示 I且的第-與最後貧料線32a與32。，與接收器至仏的 第=與最後一者在圖顯示。顯示的第一接收器42a具有耦合 到貧料位疋線32a的第-輸入、與耗合到多工器仏第―輸 入的輪出，其輸出耦合到主要閂閘72a的一第一輸入，且顯 不的最後接收42η具有耦合到資料位元線32n的第一輸 入、與輕合到多工器62n第—輸入的輸出，其輸出麵合到主 要閃閘72η的一第一輸入，在組42a至42n中每個相對接收器 9160丨.doc -17- 1320853 具有一輸入’其耦合到在組仏至3211的資料線之相對— 者；及-些輸出，其經由相對主要多工器42a至仏而連接 到相對主要⑽623至6211的輸入。纟組仏至“η的所有主 要多工器與閂閘是與連接到接收器42a與42η的多工器與閂 問相同。如此，在組中的每個接收器具有耦合到一組資料 位元輸入線之相對一者的一相對輸入、及一組兩個輸入多 工器之相對一者的輸出’因而耦合到一組主要閂閘的之相 對—者。這些信號是從圖2的記憶體介面晶片18輸入，而且 只有當一個或多個輸入33a、33b、或34是低位準時，便會 重新驅動。 如前述，微分接收器41的第二輸入耦合到一檢查位元〇/ 校對位元輸入。微分接收器41的輸出耦合到多工器61的輸 入，其輸出耦合到一主要閂閘71。該檢查位元〇/校對位元 輪入信號可解釋成來自記憶體控制器的一 ECC檢查位元或 當作一核對位元，此是因ECC模式輸入136(圖4B)的設定而 定。時脈輸入131是供應給所有主要閂閘7〇3至7〇e、7卜72a 至72η ' 73、74、75a、75b、76a與7 6b。當暫存器在核對位 元模式操作且保持低位準時’在輸入3 〇 a至3 0 e的檢查位元 1 -5是在一任意值狀態。當這些輸入是在核對位元模式操作 時，將能在該檢查位元〇/校對 >立元輸入信號線30提供一核 對位元輸入信號，並在時脈1 3 1升緣後在輸入1 3 1的時脈信 號（CK)升緣上維持在資料輸入3 2a至3 2n上的奇數核對位 元’其中該時脈1 3 1升緣是與相關資料輸入32a至32η同時發 生。 91601.doc -18- 微分接收器43與44的第：輪人是分㈣合g片選擇線 /CSO與/⑶，且微分接收器43與44的輪出是分㈣合到主 要閃閉73與74的第-輪入、以及三輸人選擇「反及」㈣ 的第一與第二輸入。「反及」閘63的輸出耦合到多工器6〇a 至60e、61#62a至62n的選擇輸人。這些線可啟動鳩職 址/命令解碼’且當—有效位址/命令信號提供時，此至少一 將會疋低位準’且當至少—晶片選取輸人/⑶）仏' 33b是低位準時，暫存器可被程式規劃以重新驅動所有資料 ]此反及」開63的第三輸入耦合到cs Gate 電路^ ’其可設^成低位準以使多工器咖至60e傳遞來自 接收W2a至32_信號，而且與輸人…與別的位準無關。 「/刀接收器43與44的輸出亦分別經由線路丨72與丨74與 反及」間175(圖4B)搞合，其輸出耗合到亦在圖扑顯示的 錯誤邏輯電路1〇〇。 接收器45a具有輕合到時脈致能信號源35叩灯〇)的一輸 入、與耦合到主要閂閘75a的一輪出。 接收态45b具有耦合到時脈致能信號源35b(CKEl)的一輸 入、與耦合到主要閂閘75b的一輸出。 接收器46a具有耦合到晶粒終止線信號輸入線36a(ODTO) 的一輸入、與耦合到主要閂閘76a的一輸出。 接收器46b具有輕合到晶粒模終止線信號線3 6b(ODT1)的 一輸入、與轉合到主要閂閘76b的一輸出。 接收器47具有耦合到重置（/RST)信號線”的一輸入。輸 入 35a與 35b(CKE〇、CKEl)36a與 3 6ba(ODTO、ODT1)是從記 9l601.doc -19- 1320853 憶體介面晶片18提供，且與晶片選擇（CS)輸入33a與33b無 關，且來自源37(/RST)以驅動放大器47的信號是一非同步 重置輸入，且當低位準時，將重置所有主要閂閘70a至70e、 71、72a至 72η、73、74、75a、75b、76a、76b與所有辅助 閂閘 92a至 92η、93、94、95a、95b、96a與 96b，藉此迫使 輸出低位準。此從源37(/PST)的信號亦重置錯誤匯流排暫存 器與來自錯誤邏輯電路100的錯誤線。

耦合到前述圖4A暫存器是圖4B的唯一錯誤修正碼電路 配置。

在圖4B，模組位置確認識別是提供給將在下面圖6詳細描 述的錯誤邏輯電路100。此模組位置識別是經由接收器 79a，79b與79c而提供給錯誤邏輯電路100，且該等接收器 的輸入耦合到DIMM位址輸入範圍源（SAO、SA1、SA2)78a、 78b與7 8c，且其輸出耦合到一錯誤邏輯電路100。來自信號 源（SA0，SA1，SA2)78a、78b與78c的信號是定義DIMM位 址，且當由系統請求時，其然後會在錯誤匯流排上報告。 當DRAM晶片選擇信號源（/CS0)3 3 a與（/CS 1)3 3b的任一者是 主動時，此錯誤邏輯電路100便會受到來自「反及」閘1 75 的信號控制。錯誤邏輯電路100進一步具有耦合的一重置信 號源180。 亦在圖4b錯誤修正碼電路中包含的是在下面圖5詳細描 述的一SEC/DED ECC電路90。耦合到此SEC/DED ECC電路 是主要閂閘70a至70e、71與72a至72η的輸出。此SEC/DED ECC電路90是將三個輸出109、110、與111提供給錯誤邏輯 91601 .doc -20· 1320853 電路100。这些輸出是：一可修正錯誤線⑺9、—不可 修正錯誤（UE)線110與—核對位元錯誤位元線m，這些是 供應給錯誤邏輯電路100,以在輸出線12〇與121上提供有關 可修正與不可修正錯誤的輸出。當或錯誤線（c幻或不可 修正錯誤線（UE)110是低位準時，此表示一錯誤可視為與位 址及/或命令輸入（可修正或不可修正）有關。當在Ecc模式 操作時，錯誤線120、121於與重新驅動位址/命令資料同時 的兩個時脈週期會是主動（即是低位準）；或當在核對位元模 式操作時，會延遲兩個時脈週期。邏輯錯誤電路1〇〇亦提供 有關錯誤資訊外部收集的一錯誤匿流排（内部積體電路或 IIC)122，例如錯誤類型、DIMM位址 '錯誤計數、及在第 一失敗時的28個輸入與内部產生癥狀位元的狀態。資訊會 保持問控直到一重置命令寫到匯流排122，或/RS 丁輸入P 轉變成低位準為止。選取的IIC協定允許九個暫存器的唯一 位元組定址，符合連續連續程式解碼電子可抹除程式規劃 唯讀記憶體（SPDEEPROM)的目前工業標準協定，且在技術 中是已知的。 此SEC/DEDECC電路90亦具有資料位元輸出，該等資料 位元輸出是經由輔助閂閉92a至92η耦合到所有輸出或辅助 多工窃102a至1〇2η的一第一輸入。標示BYPASS的暫存器閂 閘72a至72η的輸出是直接連接到輸出或辅助多工器至 102η的第二輸入，藉此允許規避SEC/DED Ecc電路卯，此 是因ECC模式輸入123而定。 主要或暫存器問閘73、74、75a、75b、76a與76b的輸出 9l601.doc ，21 · 1320853 疋皆耗合到辅助或輸出閂閘93、94、95 a、95b、96a與96b 的第輸入’並經由這些輔助閂閘93、94、95a、95b、96a 與96b而耦合到輸出或輔助多工器103、104、105a、l〇5b、 l〇6a與l〇6b的第一輸入。主要閂閘73、74、75&、75b、76a 與76b的輸出疋直接連接到輸出或輔助多工器IQ〕、ι〇4、 l〇5b 106&與l〇6b的第二輸入，藉此根據/延遲cKE 輸入I24與/ECC模式輸入123而允許規避輔助閂閘93、％、 95a、95b ' 96a與 96b 〇 :控制電路包含—微分暫#器130,該微分暫存器具有： 第輸入，其耦合到一CK信號輸入丨31 ; 一第二輸入， /、耦口到/CK^號輸入i 32;及其輸出，其耦合到第二輸 入，即是所有主要問閘術至7〇e、7 i、仏至72n、73、Μ、 5b 763與76b ’並經由線路88而至所有輸出或辅助 問閘92a至92n、93、94 '仏、吩、仏與_的第二輪入， 及至錯誤邏輯電路10(WECC模式信號源135搞合到辅助多 工器H)2d1()2n、1()3與1()4的_選擇第三輸人，及至錯誤 邏輯電路刚。輸出或輔助多工器m㈣ '職與祕 具有輕合到/延遲CKE_0DT信號源m的他們選擇輸入。 選擇用於此模組的ECC碼是單一錯誤修正/倍錯誤谓測 (體卿）褐，而且是以圖6描述的_陣顯示。此㈣卿 碼的使用可確保有關位址與控制位元的所有單一錯誤可俱 測及修正，且所有倍位元錯誤可制測。應該注意到當單 一點失敗時，互接失敗幾乎會開始，且其他失敗可能會隨 時發生，此與初始失敗的原始肩因有關或無關。 9l60l.doc -22- 概括而言，本發明摇述唯一DiMM， 增強28位元！.2暫在 DIMM具有— 暂存裔與合併的增加 以修正單一位元供^ 决L正碼邏輯（ECC) 情體摔作 以料錯料㈣連續記 Γ:二：核對位元操作模式亦連同錯誤報告電路提 允沣系統詢問裝置判斷錯誤情況。 本發明的前述描述28位元1:2 , B ^ m $仔态了扣供關鍵性操作 ," 5於用於§己憶模組應用的既有暫存器設計，且 己··主要輪入的錯㈣測與收集；未閉控輸入的可程式 規』延遲’核對位元模式；重置電路錯誤報告與麵Μ位址 的識別與報告。 例如/CS〇與/⑶的主要輸入CS閉控的提供是當作用以減 少内部問閉的裝置電力之裝i，且只有當一個或兩個晶片 選擇Cs)輸人㈣料脈升緣是絲低位準U晶片選擇閉 致能高位準）時，内部閃閘便會更新。有關此功能的二十二 個晶片選擇閘控信號包括在每個時脈升緣上連續重新驅動 的位址，此是因晶片選擇的狀態而定。然而，晶片選擇閘 控功能能透過限制晶片選擇閘致能輸入低位準而失效，藉 使所有内部閂閘可在時脈的每個升緣上更新。 在與CKE與〇DT(DRAM信號）有關的未閘控輸入（/延遲 CKE-ODT)的可設計規劃延遲，輸入可在時脈信號（CLK)的 每個升緣上被閂控及重新驅動，且與晶片選擇（cs)信號的 狀態無關。然而，既然一些控制器會受到有關這些信號與 晶片選擇（CS)比較的延遲、位址（A(jdr)、列位址重覆 (RAS)、欄位址重覆（CAS)與寫致能（WE)有關的彈性限制， 91601 .doc -23 - 1320853 所以一延遲區塊可選擇，以當錯誤修正碼電路（ECC)致能 時，可將以1時脈偏移的時序關係重新排列。

ECC模式（/ECC模式低位準）：對於受到CS閘控的所有輸 入而言，當/ECC模式輸入是低位準時，晶片上的SEC/DED ECC邏輯能被致能，且在CHKO/Parityln上接收的信號被接 收為檢查位元0。此ECC邏輯將會在28個輸入（22個1CS閘控’ 輸入與6個檢查位元）上操作，且修正所有單一位元錯誤， 並偵測在二十二個晶片選擇閘控資料輸入上出現的所有倍 位元錯誤。如果偵測到一可修正錯誤，/Error(CE)會於兩個 時脈以低位準驅動，而且既然發生一重置，如果此是第一 錯誤，錯誤會於28個輸入在錯誤匯流排暫存器中計數及閂 控。任何倍位元錯誤亦能被偵測（以及不能修正的許多其他 錯誤），而且既然發生一重置，如果此錯誤是第一者，便會 在/Error(UE)錯誤線（於兩個時脈以低位準驅動）與在誤匯流 排暫存器中報告。雖然CS0-1不包括在ECC邏輯，但是CS 輸出信號的傳遞延遲會追蹤包括在ECC邏輯的信號（延遲的 1額外時脈）。 除了前述ECC模式之外，相同的22個晶片選擇閘資料信 號可在1對位元'模式（/ECC模式高位準）中操作，藉使在線 中的CHKO/Parity In上接收的信號接收當作慢於晶片選擇 閘控資料輸入一時脈脈衝的核對位元暫存器。接收的核對 位元然後透過暫存器核對位元邏輯而與在這些相同輸入上 計算的核對位元相比較，以確定資訊是否未被破壞。二十 二個晶片選擇閘控資料信號會在第一時脈上受閂控及重新 91601.doc -24- 驅動’且任何錯誤將經由不可修正/Err〇r(UE)線（於兩個時 脈脈衝以低位準驅動）與在錯誤匯流排暫存器中於稍後的 兩個時脈脈衝報告。不能錯誤修正將會在此模式完成。在 此應用中’核對位元的使用慣例是奇數核對位元（資料與核 對位元輸入的1奇數數目等於有效的核對位元）。 /RST輸入是用來清除所有内部閂閘（包括錯誤暫存器）， 且除了將以高位準驅動的錯誤線之外，所有輸出將很快以 低位準驅動。 錯誤報告電路的包括允許DIMM操作的外部監控。兩個開 汲極輸出允許多重模組共用一共同的信號線，以報告在一 有效的命令（/cs=低位準）週期（與重新驅動號一致）期間發 生的一錯誤。這兩個輸出於兩個時脈是以低位準驅動，以 允許記憶體控制器時間感測錯誤/Error(CE)表示一可修正 錯誤是否發生’並由ECC邏輯修正；/Error(UE)表示—不可 修正錯誤發生，且因選擇模式而定是一不可修正Ecc錯誤 或一核對位元錯誤。注意，/Err〇r(UE)的不同在於核對位元 模式與ECC模式的比較。 此外，一錯誤匯流排（9個暫存器可經由一 IIC匯流排讀取 及重置）允許裝置經由SA0_2位址接腳詢問有關額外的錯誤 資訊，例如錯誤類型（可修正、不可修正或核對位元錯誤卜 錯誤計數與記憶體卡位置，其中SA0-2位址接腳是照慣例 連接到分開連續程式解碼（SPD)電子可抹除可程式規劃讀 唯記憶體（EEPROM)。當一晶片選擇（cs)是主動低位準時， 其他資訊亦可用於例如由暫存器（位址/命令、控制信、檢杳 9I60l.doc -25- 1320853 位元、核對位元）接收信號診斷，可被解碼的相關癥狀位元 可判斷28個輸入信號（22個’CS閘控'+ 6個檢查位元）之中的 那些輸入信號或内部ECC邏輯是否失敗。這些暫存器將包 含有關第一失敗的資訊，且錯誤計數器將會持續增量直到 它被重置或到達整個計數（64K)為止。所有暫存器能透過在 IIC匯流排上或經由/RST接腳寫入重置錯誤匯流排命令而 重置。

除了使用前述定義的ECC結構（包括在DIMM上的記憶體 介面晶片與暫存器）之外，冗餘接觸會在模組引腳上發生， 以有效免除在互接系統中其他可能單點失敗（SPOF)發生。 於各種不同理由不能受到前述ECC結構保護的接觸包括下 列：電壓參考（Vref)、時脈、晶片選擇（CS)、CKE's、ODT's、 VSS/VDD接觸或接腳、錯誤線、IIC匯流排（SDA)的資料輸 入、IIC匯流排（SCL)的資料時脈與相關信號。在本發明中， 這些接觸的每一者在DIMM的第一端上具有一快速接觸、及 在DIMM的相反端上的第一接觸相對的冗餘接觸。例如，如 果電壓參考源28是經由在DIMM前端上的接觸或接腳1供 應，它便亦能經由在DIMM背部上的接觸或接腳139供應， 且接觸1會是直接相對接觸139。同樣地，SDA信號能經由 DIMM前端的接觸或接腳135供應，且亦能經由DIMM背端 上的接觸或接腳273供應，且SCL信號能經由DIMM前端上 的接觸或接腳136供應，並亦能經由DIMM背端的接觸或接 腳274供應。本發明的接觸或接腳分配矩陣的完整描述是在 圖7A、7B與7C顯示。特殊接觸配置的選擇可使容錯最大 9l60l.doc -26- 1320853

化。透過提供此相對冗餘接觸，例如透過DIMM略微屈從所 造成的問題將在DIMM的一端的接觸上造成低接觸壓力，但 是在相對的接觸上會造成高壓力。在此情況，當使用前述 此冗餘與相對接觸時，將可始終保證良好信號流。這些相 對與冗餘接觸能透過使此解決的配線稠密減少而亦有助於 電路板配線，且亦允許排列配線。下列是這些接觸之中一 些的DIMM位置清單。 信號 接觸或接腳# DIMM 端 從定位鍵中心 的額定距離 從定位鍵中心 的方向 CS0 86 前 11.495公釐 右 CS0 224 後 11.495公釐 左 CS1 91 前 16.495公釐 右 CS1 229 後 16.495公釐 左 CKE0 65 前 13.505公釐 左 CKE0 203 後 13.505公釐 右 CKE1 62 前 16.505公釐 左 CKE1 200 後 16.505公釐 右 RAS 222 後 9.495公釐 左 CAS .87 前 12.495公釐 右 WE 84 前 9.495公釐 右 CK0 77 前 2.495公釐 右 CK0 215 後 2.495公釐 左 CK0B 78 前 3.495公釐 右 CK0B 216 後 3.495公釐 左

9l60I.doc -27- ECC功能可將單—時脈脈衝延遲（在規劃的操作頻率）辦 加到與-些最佳化效率應用有關的叫顧暫存器效率: 地，兩個額外模式包括在模組上，以允許系統使用者能效 率與可罪性優略取捨。在，核對位元,模式中，記憶體介面晶 片或控制器將可產生單一核對位元，並將整個位址與命令 欄位提供給挺組。模組可在下一週期將位址與命令位元重 新驅動給DRAM，而不是增加在Ecc模式中所需的額外週 功在位址與命令匯流排的任何錯誤將會在稍後時間報告 給系統，且從失敗復原的潜在性將會很小，因此此選項: 於許多應用是不想要的。根據目前用於這些模組的先前技 術f貝例，最後模式能在沒有核對位元與沒有ecc位元的模 式中使記憶體操作單純化，且不會由於ECC而增加延遲或 不需要任何裝置以偵測在位址/命令匯流排上的錯誤。 圖5是圖4B的SEC/DED ECC電路方塊圖。經由22個閂閉 72a至72η與線路82&至8211的22個資料輸入32a至是供應 給一檢查位tc產生器電路230與一核對位元產生器/檢查器 電路231的第一輸入。核對位元產生器/檢查器電路231進-7 ’、有、’’二由主要閂閘71與輸出線8 1而輕合到信號源3丨核對 位7G的一第二輸入，且此是因輸入31的核對位元輸入信號 的狀匕、而疋，其可將在輸出線1丨丨上的一核對位元錯誤信號 (PERR)傳送給錯誤邏輯電路1〇〇。 同％，心查位元產生器電路230能將22個輸入資料信號傳 送給一癥狀位元產生器232的一第一輸入，且其第二輸入可 經由來自主要閂閘7〇a至7〇e的線路80a至80e而耦合到檢查 9160l.doc •28- 1320853 位元輸入30a至3〇e。 症狀位元產生器232然後將22個資料信號傳送給—症狀 位解碼益的一第^—給入，廿技α/ν 士 乐輪入，並將/、個檢查位元傳送給錯誤 產生器235，以判斷在接收的資料中是否有可修正錯誤或不 可修正錯誤，並將適當可修正錯誤或不可修正錯誤信號經 由線路109或110提供給錯誤邏輯電路1〇〇。症狀位元解碼器 目前可將22個資料位元解碼’並將他們傳送給資料修正電 路234。在修正電路中，症狀位元.可選擇性與圖6顯示在轉 換的貝料欄位中具任何單一位元錯誤與只矩陣一致性資料 輸入做「反或」運算，以修正錯誤。 錯誤邏輯方塊100是由3個主要元件（未在圖顯示）所組 成，其中該等主要元件可以是一錯誤計數器、包含複數個 狀態暫存器的-狀態暫存器方&、與所有、經由共同邏輯電 路互接的一 IIC邏輯方塊。所有這些方塊與互接的邏輯電路 通常疋熟諸此技者已知的可用電路。 明確而言，錯誤計數器是一 16位元計數器，其可在從 SEC/DED ECC 90接收錯誤輸入（CE、UE或核對位元）時將本 身增量。即使當狀態暫存器在IIC匯流排上讀出時，此錯誤 計數器便會持續計數錯誤（直到它到達整個計數為止）。 在目前情況中，狀態暫存器方塊包括9個八位元暫存器組 (0-8) ’該等暫存器組包含資料輸入（D〇_2l)信號資訊、從記 憶體控制器19接收的檢查位元信號（C0_5與核對位元在）、以 及來自a己憶模組2〇(FCC/Parity In模式、SA0-2)的信號、錯 誤計數、與經由SEC/DED ECC 9〇計算的症狀位元（s〇 5)。 9160 丨.doc -29· 1320853 IIC邏輯方塊是由必要的邏輯組成，以支援"2000年1月標 準lie匯流排規格2 · 1版"。在此情況，暫存器是一丨1C僕式， 其中暫存器是經由DIMM位址輪入範圍源（SA〇、SA1、

V SA2)78a、78b與78c予以定址，並回應從9個狀態暫存器與 · 測試模式所重置及讀取的數個IIC位址匯流排命令。 . 互接則述錯誤計數器、狀態暫存器方塊與nc邏輯方塊的 各種邏輯電路包括設計將錯誤計數器重置的邏輯電路、與 來自外β卩重置彳§號（/RST)源37或一内部電源啟動重置的9 個狀態暫存器，以載入9個狀態暫存器與邏輯（包括一組影 像暫存器）的内容，其中當一IIC匯流排讀取發生時，nc邏 輯將會送出給nc匯流排’而且如果此一錯誤發生，一些控 制邏輯可驅動可修正錯誤（CE)與外不可修正錯誤（UE)線。 包含9個暫存器而可經由IIC匯流排讀取及重置的錯誤匯 - 流排允許裝置詢問有關額外錯誤資訊，例如錯誤類型（可修 正不可修正或核對位元錯誤）、錯誤計數與記憶體卡位置 (經由SA0-2位址接腳、亦經由分開的spD £1>11〇]^共用卜其 # 他資訊亦適用於例如由與一 CS是主動低位準有關的暫存器 (位址/叩令、控制化、檢查位元 '核對位元）所接收信號的 診斷、與症狀位元，所以他們可被解碼以在失敗情況判斷 28個輸入信號（22個信號，Cs閘控，+6個檢查位元）之其中那 些是失敗。這些暫存器包含有關第一失敗的資訊，且錯誤 · 計數器將持續增量直到它重置或到達整個計數（64κ)為 · 止。所有暫存器可透過在IIC匯流排上寫入重置錯誤匯流排 命令而重置。 91601.doc •30- 1320853 位元組0 :狀態暫存器可被讀取以判斷錯誤類型、DIMM 的模式與位址（與DIMM SPD位址相同）的一般狀態位元暫 存器" 位元組0 :狀態暫存器

位元7 位元6 位元5 位元4 位元3 位元2 位元1 位元0 RFU DIMM DIMM DIMM 模式 核對位元ECC錯誤ECC錯誤 位址 位址 位址 1=ECC 錯誤 1=UE 1=CE 0 SA2 SA1 SAO 0=Pty 1=PERR

位元組1與2 :錯誤計數器

1 6位元錯誤計數器可根據任何錯誤（CE、UE或核對位元 錯誤）而計數多達64K錯誤（FFFF hex)。位元組1是最低有效 位元（LSB)，且位元組2是錯誤計數器的最高有效位元組 (MSB)。只要16位元計數器計數到達所有皆為1，它便會停 留在所有1 's直到錯誤匯流排被重置為止。錯誤計數器暫存 器在一 IIC讀操作期間不會被增量，但是如果他們發生便會 持續計數錯誤。 位元組l(LSB) 位元7 位元6 位元5 位元4 位元3 位元2 位元1 位元0 E7 E6 E5 E4 E3 E2 E1 E0 位元組2(MSB) 位元7 位元6 位元5 位元4 位元3 位元2 位元1 位元0 E15 E14 E13 E12 E11 E10 E9 E8 位元組3-7 :資料暫存器 位元組3-7顯示位址與命令的所有28個信號+檢查位元、 91601.doc -31 - 與在第一失敗時接收核對位元的極性β 位元組 3 :資 料暫存器A(D0 -7) 位元7 位元6 位元5 位元4 位元3 位元2 位元1 位元0 D7 D6 D5 D4 D3 D2 D1 D0 位元組4 ··資 料暫存器B(D8-15) 位元7 位元6 位元5 位元4 位元3 位元2 位元1 位元0 D15 D14 D13 D12 D11 D10 D9 D8 位元組 5 :資料暫存器C(D16-21， CS0-1) 位元7 位元6 位元5 位元4 位元3 位元2 位元1 位元0 CS1 CSO D21 D20 D19 D18 D17 D16 位元組6 :資 料暫存器D(CKE0-1， ODTO-1) 位元7 位元6 位元5 位元4 位元3 位元2 位元1 位元0 RFU RFU RFU RFU ODT1 ODTO CKE1 CKE0 0 0 〇 0 位元組7 :檢 查位元（0-5)與核對位 元暫存器 位元7 位元6 位元5 位元4 位元3 位元2 位元1 位元0 RFU RFU 檢查位元檢查位元檢查位元檢查位元檢查位元 檢查位元 0 0 5 4 3 2 1 〇/Pty In 位元組 8 :症 狀暫存器 位元 組8顯 示有關第一錯誤的症 狀位元。 這些可被解石馬 1320853 判斷22個'CS閘控'或6個檢查位元的那些造成失敗。位元組 3-7顯示在失敗時的所有輸入信號極性。 91601.doc -32- 1320853 圖8顯示本發明使用的時序圖。 位元組8 :症狀位元（0-5)暫存器 位元7 位元6 位元5 位元4 位元3 位元2 位元1 位元0 RFU RFU 薇狀 癥狀 薇狀 癥狀 癥狀 疲狀 0 0 位元5 位元4 位元3 位元2 位元1 位元0

設計此錯誤邏輯方塊100的熟諳此技者需要的所有資訊 包括在Ϊ1 6顯示的Η矩陣，其中D0至D21可視為資料位元； C0至C5可視為檢查位元；且S0至S5可視為症狀位元。 為了要偵測在伺服器中安裝的模組是否可正確監控位址 與控制匯流排完整性、在位址與控制匯流排上的正確錯 誤、報告錯誤與記錄與計數錯誤，DIMM錯誤匯流排可用並 可透過使用工業IIC協定與SA0-1正確存取是需要的，使得 DIMM可提供包括前述位元組0的資料位元組。此可透過在 位元組0的4、5、6位元上回送SA0-1，且在Π1Π或高位準上 具有位元3(ECC旗號位元）而達成。此可證明唯一簽字。如 果符合未發生，模組便不能監控位址與控制匯流排完整 0 性、修正在位址與控制匯流排上的錯誤、報告錯誤或記錄 與計數發現的錯誤。 如果谓測到一錯誤，本發明的核對位元錯誤報告可透過 在應用位址與命令之後於一週期傳遞核對位元信號，並在 位址與命令位元從記憶體介面晶片驅動給DRAMs之後於兩 個時脈週期將錯誤線驅動成低位準（即是”0")而實施。只在 ： 兩個時脈週期將錯誤線保持低位準，驅動器會失效，且允 ^ 許輸出回到一未驅動狀態（高阻抗），以允許此線由多重模組 91601.doc -33- 共用。 本發明亦提供用以在ECC 整k號傳遞延遲的一裝置及 個時脈週期内選擇性重新驅 明顯增加。 電路中不包括的記憶模組上調 方法’使得信號可在一個或兩 動°此會造成模組操作速度的 而且’透過在核對位元模式中操作記憶模組，未使用的 ECC檢查位元可保持在低位準（即是τ);如此，可確保這 些輸入是在一已知靜態。 取後，透過將/ECC模式控制接腳言史定成一高位準（即是 ’=’·）而有效從延遲路徑移除輔助暫存器（後ECC)，本發明的 杈組操作好像它是一傳統非Ecc保護模組。 概括而s，本發明是使用在主記憶模組上的一增強功能 28位兀1.2暫存斋。本發明的暫存器可增加ecc邏輯，以修 正單一位元錯誤，並允許連續記憶體操作而與這些錯誤的 存在無關。一核對位元操作模式亦連同錯誤報告電路提 供’以允許系統詢問裝置判斷錯誤狀況。 本發明亦提供主要輸入（/CS0、CS1、cs Gate Enabl_ cs閘控。如^咸少裝置電力的裝置，只有當一個或兩個cs 輸入於時脈升緣是主動低位準（且cs Gate Enable高位準）， 暫存器的内部閂閘才會更新。有關此功能的22個，cs閘控， 信號包括位址（addr 0:15、BA 0:2)RAS、CAS、WE，當他們 與cs無關時，其餘信號（cs、CKE、〇DT)在每個時脈升緣 持續重新驅動^ CS閘控功能可透過在時脈的每個升緣上使 CS Gate Enable低位準以啟動要更新的所有内部閂閘而失 91601.doc -34- 1320853 效0

經由未受閘控輸入（/延遲CKE-ODT)的可程式規劃延遲 亦可提供。對於與CKE與ODT(DRAM信號）有關的接腳而 言，輸入將會受閂控，並在CLK的每個升緣上重新驅動， 此是與晶片選擇（CS)的狀態無關。然而，既然一些控制器 可使用有關這些信號與CS、Addr、RAS、CAS與WE比較延 遲的有限彈性設計，所以當錯誤修正碼致能時，一延遲方 塊可選擇將以一時脈週期偏移的時序關係重新排列。

而且，對於透過CS閘控的所有輸入而言，晶片上的 SEC/DED ECC邏輯能被致能，且在CHKO/Parity In上接收的 信號能經由一程式化接腳（/ECC模式低位準）而接收為檢查 位元0。此ECC邏輯將在28個輸入（22個CS閘控輸入與6個檢 查位元）上操作，必將修正在22個CS閘控輸入上出現的所有 單一位元錯誤。/Error(CE)將於兩個時脈驅動成低位準，且 錯誤將於28個輸入被計數及閂控在錯誤匯流排暫存器。任 何倍位元錯誤亦可被偵測（以及不可修正的任何錯誤），並在 /Error(UE)錯誤線（於兩個時脈以低位準驅動）與在錯誤匯流 排暫存器中報告。雖然CS0-1不包括在EGG邏輯，但是CS 輸出信號的傳遞延遲將追蹤在EGG邏輯中包括的信號（1額 外延遲時脈）。 除了前述EGG模式之外，相同22個OS閘控W言號可在'核 對位元’模式中操作（/ECC模式高位準），藉使在CHKO/Parity In上接收的信號能以時脈稍晚於1GS閘控1輸入的暫存器1核 對位元接收。接收的核對位元然後透過暫存器核對位元邏 91601.doc -35- 丄 輯而與在這些相同輪入上計算的核對位元相比較，以確認 貧訊是否破壞。22個，Gs間控，信號會在第—時脈上被問控及 重新驅動，且任何錯誤將經由細卿）線（於兩個時脈驅 動成低位準）與在錯誤匯流排暫存器中補後報告兩個時 =沒有錯誤修正會在此模式完成。核對位元的使用慣例 疋可數核對位π (在資料與核對位元輸入上的奇數i數量等 於有效的核對位元）^ /RST接腳能用來清除所有内部閂閘(包括錯誤暫存器）， 而且除了錯誤線驅動成高位準之外，所有輸出將會很快驅 動成低位準。 本發明的錯誤報止雪玫k y °電路已括以允許外部監控裝置操作。 兩個開放式㈣輸出可允許多重模組共用—共同信號接 腳。以報告在-有效命令（/GS =低位準）週期（與重新驅動的 致）中發生的錯誤。這兩個輸出於兩個時脈會驅動成 低位準，以允許記憶體控制器時間可感測錯誤。π咖(π) 表示一可修正錯誤的發生’並可透過EGG邏輯修正。 /ΕΓΓθΓ(υΕ)表示—不可修正錯誤的發生，而且因選取的模式 而定是—不可修正HGG錯誤或一核對位元錯誤。注意，UE 的時序在核對位元模式與咖模式是不同。 此外，錯誤匯流排（經由一此匯流排讀取及重置的前述 九個暫存器）允許裝置詢問古 I有關額外的錯誤資訊，例如錯誤 2 (可修正、不可修正或核對位元錯誤^錯誤計數與記憶 -位置由SA0-2位址接腳，並亦透過分開spD㈣⑽ 共用）。當一吸主動低位準時，其他資訊亦能用於例如由 91601.doc • 36 - 暫存Is (位址/命令、控制信號 '檢查位元、核對位元）所接 收k號、與症狀位元的診斷，所以症狀位元可被解碼以決 定28個輸入信號（22個iCS閘控，+ 6個檢查位元）的那些是失 敗。這些暫存器包含有關第一失敗的資訊，且錯誤計數器 將持續增量直到它重置或到達整個計數（6 4 κ)為止。所有暫 存盗可透過在IIC匯流排上寫入重置錯誤匯流排命令而重 置。 此7C成本發明較佳具體實施例的描述。既然變化的達成 不致脫離在此描述本發明的範圍，所以在前述中包含或在 附圖中顯示的所有内容只是說明而不是限制。如此，其他 選擇與修改對於熟諳此技者是顯然的，而不致脫離在文後 申請專利範圍中所述本發明的精神與範圍。 【圖式簡單說明】 圖1是一典型伺服器記憶體配置方塊圖。 圖2是本發明的增強伺服器記憶體配置方塊圖； 圖3Α與3Β分別是本發明的276根接腳雙排列記憶模組 (DIMM)的前與後平面圖； 圖4A與4B是在圖3A顯示的ECC/核對位元暫存器的電路 圖， 圖5是圖4B的單一錯誤修正/倍錯誤偵測錯誤修正碼 (SEC/DEDECC)電路方塊圖； 圖6是以Η矩陣形式描述選擇用於圖3模組的較佳Ecc^ ; 圖7A、7B與7C顯示有關圖3A與3B的DIMM的指定接觸或 接腳連接；及 91601 .doc -37- 1320853 圖8顯示與本發明一起使用的時序圖。 【圖式代表符號說明】 9 定位鍵或槽口 12 暫存器 15 資料線 16 位址與命令匯流排 17 時脈線 18 記憶體介面晶片 19 記憶體控制器 -21 ECC/核對位元暫存器晶 22 動態隨機存取記憶體 23 連接器 24 相鎖迴路晶片 28 參考源 10, 20 雙排列記憶模組 37 信號線 60 多工器 63 「反及」閘 81 輸出線 90 SEC/DED ECC 電路 100 錯誤邏輯電路 122 錯誤匯流排 123 ECC模式輸入 124 /延遲CKE輸入 91601.doc -38- 1320853 131 CK信號輸入 132 /CK信號輸入 135 /ECC模式信號源 73, 74 閂閘 230 檢查位元產生器電路 30, 31，32, 33, 34, 35， 檢查位元輸入 36 231 核對位元產生器/檢查器電路 232 癥狀位元產生器 234 資料修正電路 120, 121 輸出線 25, 172， 174 輸出線路 40, 41，42, 43, 44, 45， 微分接收器 46, 130 102， 103， 104， 105， 多工器 106 70, 92, 93, 94, 95, 96 閂閘 80，82, 88, 109, 1 10, 輸出線 111 91601.doc 39-

Claims (1)

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第093108943號專利申請案 中文申請專利範圍替換本(98年9月） 拾、申請專利範圍： 1. 一種雙排列記憶模組（DIMM)，其包含： 一矩形印刷電路板，其具有一第一邊與一第二邊，一 長度介於149與153公釐之間，且第一與第二端具有小於 該長度的寬度； 在沿著擴充該電路板長度的該電路板的一第一邊緣擴 充的該第一邊上的第一複數個連接器位置； 在該電路板的該第一邊緣擴充的該第二邊的第二複數 個連接器位置； 疋位鍵，其具有在該第一邊緣上放置的中心，並位 在遠離該板的該第一端的82公釐與86公釐之間，及位在 遠離該板的該第二端的66與70公釐之間，其中在該第一 邊進一步提供多重動態隨機存取記憶體（DrAM);以及 一 2 8位元1:2暫存器電路，其具有資料輸入錯誤修正碼 (ECC)、與一即時錯誤線，以報告在該電路板的該第一邊 上放置的可修正錯誤與不可修正錯誤狀況。 2 ·如申請專利範圍第1項之雙排列記憶模組，其在該第一邊 進一步提供一相鎖迴路電路。 3. 如申請專利範圍第1項之雙排列記憶模組，其中該多重 (DRAM)放置在該該印刷電路板的該第一邊。 4. 如申請專利範圍第1項之雙排列記憶模組，其中該多重 (DRAM)放置在該印刷電路板的該第二邊。 5. 如申請專利範圍第1項之雙排列記憶模組，其中該多重 .DRAMs的輸出接腳連接到在該電路板上選擇之該等連接 91601-980915.doc 器位置。 6.如申請專利範圍第1項之雙排列記憶模組，其中該電路板 第一端的第一邊緣具有138個連接器位置、且在該電路板 該第二邊的該第一邊緣上具有相同複數個連接器位置， 使得在該電路板上整個有276個接觸。 入如申請專利範圍第1項之雙排列記憶模組，其中在該第一 邊表面上的該等選擇接觸耦合到該第二邊的選擇接觸， 以提供選擇信號的冗餘接觸，其令該選擇信號是在該 dram、-EEPR0M及/或該相鎖迴路之間傳送及接收。 &如申請專利範圍第〗項之雙排列記憶模組，其中； 在該第-邊的該等選定數量接觸普遍連接到在該第二 邊的選定數量接觸，以提供該卡片具選定數量冗餘接觸； 在該等第-與第二邊的複數個動態隨機存取記憶體晶 片， 一 2或32K位元連續eepr〇m、與一 28位元12暫存哭電 路晶片具有錯誤修正碼（ECC)、一多位元組錯誤報告暫存 器、可經由一獨立的匯流排讀取，且即時錯誤線能用於 該第一邊的可修正錯誤與不可修正錯誤情況.及 -相鎖迴路電路’結合到在該等第_與第二邊的該 ^複數個動態隨機存取記憶體晶片，㈣合到在該第-邊的該暫存器晶片。 '9·如申請專利範圍第1項之雙排列記憶模組，1中 在該第—邊㈣㈣絲量料普遍料财該第二 邊的選定數量接觸，以提供該卡片具選定數量冗餘接觸T 9l60U9809i5.doc 1320853 在該等第一與第二邊的複數個動態隨機存取記憶體晶 片； 一2或32K位元連續EEPROM、與一28位元1:2暫存器電 路晶片具有核對位元檢查、一多位元組錯誤報告暫存 器、可經由一獨立匯流排讀取，且即時錯誤線能用於該 第一邊的可修正錯誤與不可修正錯誤情況；及 一相鎖迴路電路，其耦合到在該等第一與第二邊的該 等複數個動態隨機存取記憶體晶片，及耦合到在該第一 邊的該暫存器晶片。 1；).如申請專利範圍第7項之雙排列記憶模組，其中該等選擇 接觸包括 CS1、CKEO、CKE1、RAS、CAS、WE、CK0與 CK0B，其放置在遠離該DIMM的該第一邊緣定位鍵的一 選定額定距離，如下所示： 信號 接觸或接腳# DIMM 端 從定位鍵中心 的額定距離 從定位鍵 中心的方向 CS0 86 前 11.495公釐 右 CS0 224 後 11.495公釐 左 CS1 91 前 16.495公釐 右 CS1 229 後 16.495公釐 左 CKEO 65 前 13.505公釐 左 CKEO 203 後 13.505公釐 右 CKE1 62 前 16.505公釐 左 CKE1 200 後 16.505公釐 右 RAS 222 後 9.495公釐 左 91601-980915.doc 11.

CAS 87 前 12.495公釐 右 WE 84 前 9.495公釐 右 CK0 77 前 2.495公釐 右 CK0 215 後 2.495公釐 左 CK0B 78 前 3.495公釐 右 CK0B 216 後 3.495公釐 左 12. y種具容錯位址與命令匯流排而能當作-主記憶體使用 以達成自動計算系統所需容錯與自我修復程度之高可靠 性記憶體配置，其包含； 円 一記憶體介面晶片； 一 e憶體控制器；及 :雙排列記憶模組’其具有經由位址/命令線而輕合到 該屺憶體介面晶片與該記憶體控制器的一暫存哭 於：：：正，檢查位元，使得該記憶體控制器；將位址 與叩7貝訊心由該等位址/命令線而傳送給該暫存器， =連同將4等用於錯誤修正目的檢查位元傳送給該暫存 态0 如申請專利範圍第11項之記憶體配置， 一 ECC暫存器。 其中該暫存器是 13. 如申請專利範圍第11項之記憶體配置 一核對位元暫存器。 ’其中該暫存器是 14. 一種伺服器，其包含： 一記憶體介面晶片； 一記憶體控制器；及 91601 -980915.doc 複數個雙排列記憶模組（DIMMS)，其每個具有一相鎖迴 ，路電路晶片、一錯誤修正碼/核對位元暫存器晶片與在其 上的複數個動態隨機存取記憶體（DRAM)晶片；及 該記憶體控制器與該記憶體介面晶片能透過資料線、 時脈線、一位址匯流排與一命令匯流排而耦合到該等複 數個雙排列記憶模組。 15.如申請專利範圍第14項之伺服器，其中該暫存器晶片是 2 8位元1:2暫存器，其包含錯誤修正碼電路（ECC)，以修 正在命令匯流排或位址匯流排上的單一位元錯誤，並允 許不受這些錯誤影響的連續記憶體操作。 1 6.如申請專利範圍第14項之伺服器，其中該暫存器晶片是 一核對位元暫存器。 17·如申請專利範圍第I4項之伺服器，其中該暫存器進一步 包括核對位元檢查裝置，用以核對位元檢查22條資料位 元線、錯誤閂閘與錯誤報告模式，藉使系統可詢問裝置 以判斷錯誤情況，藉此允許正確的錯誤判斷與預防性維 護，藉此減少意外系統中斷。 18.如申請專利範圍第14之伺服器，其中提供； 在该等DIMMs的每一者上的一錯誤修正碼核對位元暫 存斋晶片；及 傳送裝置’用以在該等DIMMs上的Drams之間傳送資 料’該具記憶體介面晶片的記憶體介面可經由一位址命 令線而將位址與命令資訊及連同經由用以讀取該多位元 組錯誤報告暫存器匯流排的獨立匯流排裝置而將該錯誤 91601-980915.doc 1320853 修正目的控制器的檢查位元傳送給該暫存器；及 即時錯誤線，用以報告可修正錯誤與不可修正錯誤情 況。 19. 一種伺服器記憶體構成，其包含： 一雙排列記憶模組，其具有選擇性冗餘接觸； 一相鎖迴路； 該雙排列記憶模組具有一 2至32K位元連續EEPROM ;及 一多位元組錯誤報告暫存器，其是經由一獨立匯流排 而耦合到一記憶體介面晶片與一記憶體控制器； 讀取裝置，用以讀取該多重位元組錯誤報告暫存器匯 流排；及 即時錯誤線，用以報告可修正錯誤與不可修正錯誤情 況。 20. —種錯誤修正碼暫存器，其包含： 一 28位元1:2暫存器區段；及 一錯誤修正碼電路與一錯誤邏輯電路，用以報告錯誤 及用以修正單一位元錯誤，以允許不受單一位元錯誤存 在影響的連續記憶體操作； 該暫存器片段包含耦合到一檢查位元匯流排的一第一 組微分接收器、耦合到一資料線匯流排的一第二組微分 接收器、與複數個輸入差別位元接收器與閂閘選擇輸入 微分接收器； 該等微分接收器的每一者具有兩個輸入與單一輸出； 複數個輸入多工器、複數個主要閂閘、複數個輔助多 9I601-9809I5.doc -6- 工器與複數個辅助閂閘； 在該第一組微分接收器、該第二組微分接收器的每個 微分接收器的該第一輸入；且該等複數個輸入微分位元 接收器耦合到一參考電源，且每個微分接收器的第二輸 入耦合到來自該記憶體介面晶片的一相對輸入； 在該第一組的每個接收器具有··一輸入，其分別耦合 到在該組檢查位元線的一相對檢查位元線；及一相對輸 出，其經由一相對檢查位元輸入多工器、與一相對輸入 閂閘而連接到單一位元錯誤修正/倍位元錯誤偵測電路； 在該第二組的每個接收器具有：一輸入，其分別耦合 到在該組資料線的一相對資料線；及一輸出，其經由一 相對資料主要多工器與一相對主要閃閘連接、單—位元 錯誤修正/倍位元錯誤制電路、—相對辅助多1㈣ 助閂閘而連接至一輸出線； 平刖八，其 耗合到一檢 第一輸入微分接收器具有 查位兀0信號線；及一輸出，其經由_ η X 7 盗與主要 閃閘而耗合到單-位元錯誤修正/倍位元錯誤偵測電路； 第二與第三輸入微分接收器具有：他們的第二輸入， 其分別耦合到晶片選取線/CSO與/CS1;及其輪出、 別耦合到一對主要閃閉的第一輸入、—輸：選擇「’其分 閘的第一與第二輸入； 」 「反及」閘的輸出耦合到該等主要多工器的選擇輸入 一第四微分接收器具有：—輸入，其輕合到一第〗一時 脈致能信號源（CKEO);及一輪出，复 ' '、祸&到一相對主要 91601-980915.doc 1320853 閂閘； 一第五微分接收器具有：一輸入，其耦合到—第二時 、脈致能信號源（CKE1);及一輸出，其耦合到一相對主要 - 閂閘； - 一第六接收器具有：一輸入，其耦合到第一晶粒上終 止線#號線（ODTO);及一輸出，其耦合到—相對主要閂 閘； 一第七接收器具有：一輸入，其耦合到一第二晶粒上 終止線信號線（ODT1);及一輸出，其耦合到一相對主要 閃間，及 一接收器具有：一輸入，其耦合到該重置（/rst)信號 線，及一輸出，其耦合到所有主要與辅助閂閘的重置輸入。 2丨·如申請專利範圍第2〇之錯誤修正碼暫存器其中該「反 及」閘的第三輸入耦合到一晶片選擇（cs)閘致能電路，其 設定成低位準能使該等主要多工器輕合到該第一組，以 • 在不受該對微分接收器輸入位準的影響而傳遞來自該第 一組微分接收器的信號。 22·如申吻專利範圍第2〇之錯誤修正碼暫存器，其進一步提 供：一錯誤邏輯電路，其包含一 16位元計數器，當該位 元計數器從錯誤修正碼電路接收錯誤輸入時，該位元計 數器便會增量；一狀態暫存器方塊，其包含複數個狀態 暫存器，及一IIC邏輯方塊，其經由邏輯電路而彼此互接， 藉此即使虽該等狀態暫存器在IIC匯流排上讀出，該錯誤 計數器可持續計數錯誤。 91601-980915.doc 1320853 23. —種用於操作一伺服器以偵測在其上插入的一 DIMM狀 態之方法，該方法係用以確保DIMM可監控位址與控制匯 流排完整性，並可修正在位址與控制匯流排的錯誤及報 告錯誤、記錄與計數錯誤之方法，其包含下列步驟； 透過使用一工業標準IIC協定與位址輪入範圍源 (SA0、SA1、SA2)存取該 DIMM ; 激勵該DIMM以產生包括位元組0内容的一資料位元 組，即是： 位元7 位元6 位元5 位元4 位元3 位元2 位元1 位元0 RFU DIMM DIMM DIMM 模式 核對位元ECC錯誤ECC錯誤 位址 位址 位址 1=ECC 錯誤 1=UE 1=CE 0 SA2 SA1 SA0 0=Pty 1=PERR 激勵該DIMM，以在該位元組0的4、5與6位元上回送該 等輸入範圍源（SAO、SA1、SA2);及 在位元3上應用一高信號位準（"1”），以在4、5與6位元 上提供唯一簽章，以判斷該簽章是否符合傳送給DIMM的 ^石馬。 91601-980915.doc -9- 1320853 第093108943號斧^^請案〜：-'4^, 中文圖式替換頁(9秦8肩)私額 時序圖 0 4 /CLK CLK ECC模式>1 資福入丨 500=30000000000000000000000000000000^^)^)^)^ VALID 寂七先 XXUZZXXDOOOOOOOooooOOQOooooOOOOOOO^XXXXXXXX： VALID 資料輸出 CE.UE 有效的 0 有效的 I 2 | 3 | 4 | 5 :核對位元模·式 資料輸入 IXXIZIDOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOC 有效的 掠對也元輸入'、^ooooooooc 有效的 inwsi UE 有效的. 3 I 4 I 5