KR20070087176A - 고장 방지형 주소 및 명령 버스를 갖는 고신뢰성 메모리모듈 - Google Patents

고장 방지형 주소 및 명령 버스를 갖는 고신뢰성 메모리모듈 Download PDF

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Abstract

서버에서 사용하기 위한 고장 방지형 주소 및 명령 버스를 갖는 고신뢰성 듀얼 인라인 메모리 모듈이 제공된다. 이 메모리 모듈은 복수의 콘택트(이중 일부는 여분의 것임), 복수의 DRAM, 위상 고정 루프, 2 또는 32K 비트 직렬 EEPROM, 및 에러 정정 코드(ECC), 패리티 검사를 갖는 28비트 1대2 레지스터, 독립적인 버스를 통해 판독하는 다중-바이트 고장 보고 회로, 및 메모리 콘트롤러가 ECC/패리티 레지스터로 에러 정정을 위한 검사 비트를 전송하는 것과 함께 주소/명령 라인을 통해 주소 및 명령 정보를 레지스터에 전송하도록 정정 가능 에러 및 정정 불가능 에러 조건 둘다를 판정 및 보고하는, 서버의 메모리 인터페이스 칩 및 메모리 콘트롤러 또는 프로세서에 연결된 실시간 에러 라인을 구비한 대략 151.35mm, 즉 5.97인치 길이를 갖는 카드이다. 이 모듈에 고장 방지형 주소 및 명령 버스를 제공함으로써, 업계 표준과 호환되는 자율 컴퓨팅 시스템에 필요한 고장 방지(fault-tolerance) 및 자체 치유(self-healing) 측면이 실현된다. 이 메모리 모듈은 명령 또는 주소 버스 상의 단일 비트 에러를 정정하고 이들 에러의 존재에 관계없이 연속적인 메모리 동작을 가능하게 해주며 임의의 더블 비트 에러 조건(double bit error condition)을 판정할 수 있다. 모듈 상의 여분의 콘택트는 그렇지 않았으면 단일 고장점(single point of failure)이 될 것을 방지한다.
메모리 모듈, 고장 방지형 버스, DIMM, 메모리 콘트롤러

Description

고장 방지형 주소 및 명령 버스를 갖는 고신뢰성 메모리 모듈{A HIGH RELIABILITY MEMORY MODULE WITH A FAULT TOLERANT ADDRESS AND COMMAND BUS}
본 발명은 일반적으로 자율 컴퓨팅 시스템에 필요한 정도의 고장 방지(fault-tolerance) 및 자체 치유(self-healing)를 달성하는 것을 목적으로 하는, 메인 메모리로서 사용하기 위한 고장 방지형 주소 및 명령 버스를 갖춘 고신뢰성 메모리 모듈에 관한 것이다.
메모리 모듈은 종래 기술로 이미 공지되어 있으며, 고체 상태 메모리를 사용하는 컴퓨터 및 기타 장비 등의 실제 응용에 사용되어 왔고 현재 사용되는 중이다.
광의적으로 말하자면, 현재 이용가능한 메인 메모리는 1.6 내지 2.6GB/s 범위의 대역폭을 제공하며, 일부 메모리는 제한된 데이터 경로 에러 정정을 제공하기도 하지만 대개의 경우는 어떠한 에러 정정 수단도 제공하지 않는다. 또한, 서버 제품용 메모리 모듈은 통상 메모리 어셈블리 상의 각 장치에서의 정확한 클럭 타이밍을 보장하기 위한 클럭 재동기화 및 재구동 회로와, 주소 및 명령 입력에 대한 재구동 로직(redrive logic)을 포함한다. 이러한 솔루션에 의해 시스템이 지정된 대역폭 목표를 달성할 수 있게 되지만, 데이터 경로 자체를 제외한 메모리 서브시 스템에서 발생하는 고장의 전체 양 및 유형들은 각 메모리 장치와 연관된 부가 회로로 인해 실제로 증가하였다. 동시에, 서버가 비지니스에서 더 광범위하게 이용됨에 따라, 많은 서버 애플리케이션은 고장난 메모리 모듈에 의해 야기되는 주기적인 계획되지 않은 시스템 정지를 순순히 받아들일 수만은 없다. 따라서, 전반적 시스템 신뢰성의 개선에 대한 강조 및 요구가 크게 늘어나고 있으며 고도의 고장 방지 및 전반적 신뢰성 양자 모두를 포함하는 포괄적인 시스템 솔루션을 필요로 하고 있다.
본 발명은 서버 시장에서 오랫동안 요망되었던 고도의 고장 방지 및 전반적인 차별화된 시스템 신뢰성을 포함하는 포괄적인 시스템 솔루션을 제공한다.
메모리 미러링(memory mirroring), 심볼 슬라이싱(symbol slicing) 및 광범위한 형태의 고장 거부(fault rejection) 및 중복성(redundancy) 등의 다른 가능한 솔루션은 향상된 메모리 서브시스템 신뢰성을 제공하지만, 비용 및 전력의 증가와 성능의 저하 등의 부정적인 영향으로 인해, 가격이 그다지 중요하지 않은 틈새 시장 응용분야에 대해서만 고려되어 왔는데 그 이유는 이들 서브시스템 품질 향상을 구현하는 데 고비용이 들기 때문이다. 따라서, 저급 또는 중급 서버 시장에 적당한 솔루션으로 이용가능한 것이 없다.
그 결과, 업계에서는 차별화된 제품 품질을 제공하고 또 기능이 축소된 메모리 어셈블리의 사용을 통해 시스템의 신뢰성을 해치지 않는 적절한 수준의 자산 보호를 제공하면서 가격 경쟁력도 있는, 간단하고 비교적 저렴하며 신뢰성있는 솔루션이 오랫동안 모색되어 왔다.
본 발명은 바람직한 성능 및 신뢰도 요청을 만족시킬 수 있고 또 현재 이용가능한 메모리 모듈은 물론 기존의 또는 개선된 지원 장치와의 인터페이싱이 가능하며, 업계 표준의 솔루션과의 높은 수준의 호환성을 갖춘 고신뢰성 메모리 콘트롤러/인터페이스 모듈에 관한 것이다.
본 발명의 바람직한 실시예는 DRAM 칩을 갖춘 듀얼 인라인 메모리 모듈(DIMM)에서 사용하기 위한 28비트 1:2 레지스터이다. 이 레지스터는 또한 명령 또는 주소 버스 상의 단일 비트 에러를 정정하고 이들 에러의 존재에 상관없이 연속적인 메모리 동작을 가능하게 해주는 에러 정정 코드(ECC) 로직을 갖추고 있다.
본 발명의 다른 실시예에서는, 이러한 DIMM에 에러 래치가 포함되고 에러 보고 모드가 포함되며, 그에 따라 시스템은 장치를 심문하여 에러 조건을 판정할 수 있고 이로써 정확한 고장 판정 및 예방적 유지보수(preventive maintenance)가 가능해지고 그에 따라 계획되지 않은 시스템 정지(system outrage)를 감소시킬 수 있게 된다.
또 다른 실시예에서는, 여분의 콘택트가 포함되지 않을 경우 단일 고장점으로 간주되어 단속적이거나 영구적인 콘택트 고장이 계획되지 않은 시스템 정지를 야기하게 되는 모든 커넥터/DIMM 인터커넥트(interconnect) 상에 여분의 콘택트가 포함된다.
바람직하게, DIMM은 키 입력의 칩 셀렉트 게이팅 및 게이팅되지 않는 입력에 대한 프로그램가능 지연 등의 중요한 동작 특징을 갖추고 있으며, 그에 따라 모듈 전력을 감소시키고 향상된 동작 유연성을 제공한다.
본 발명의 다른 목적은 시장의 요구에 가장 적용가능한 방식으로 현재 이용가능한 콘트롤러에서 즉각 이용될 수 있는 DIMM을 제공하는 데 있다.
바람직하게, DIMM은 현재 사용 중에 있는 것과 유사한 커넥터를 사용하며, 따라서 종래의 콘택트, 몰드, 핸들러 및 관련 생산 도구가 계속하여 사용될 수 있고 그에 따라 최소한의 추가 생산 비용으로 가치 부가적 신뢰도와 기타 가치 부가적 속성들, 예컨대 더 높은 메모리 패키징 밀도 등을 제공하면서 더 높은 밀도를 갖춘 모듈을 보다 저렴하게 생산할 수 있다.
본 발명의 DIMM은 바람직하게 전면(front side) 및 이면(back side)과 그 전면 및 이면 양쪽에 부착된 복수의 DRAM(dynamic random access memory) 또는 SDRAM(synchronous dynamic random access memory)을 갖는 인쇄 회로 기판으로 이루어져 있다. 상기 기판의 전면의 제1 모서리 상에는, 카드의 외부에 있는 회로를 DIMM 상의 SDRAM 및 관련 장치에 연결시키는 138개의 콘택트가 제공되어 있고, 카드 후면의 동일한 제1 모서리 상에는 부가적인 138개의 외부 회로 연결 콘택트가 제공되어 있으며, 따라서 기판은 총 276개의 외부 회로 연결 콘택트를 그 위에 가지고 있다. 인쇄 회로 카드의 전면 및 이면 상에 제공되어 있는 콘택트 수단은 직접적으로 또는 간접적으로 외부 회로를 SDRAM에 전기적으로 연결시킨다.
본 발명의 또 다른 특징에 따르면, 선택적인 여분의 콘택트, 위상 고정 루 프(phase locked loop), 2 또는 32K 비트 직렬 EEPROM(electronically erasable programable read only memory), 그리고 에러 정정 코드(ECC), 패리티 검사, 독립적인 버스를 통해 판독되는 다수-바이트 고장 보고 레지스터 및 정정가능 에러와 정정불가능 에러 조건 둘 다에 대한 실시간 에러 라인을 갖는 28비트 1대2 레지스터를 구비한 듀얼 인라인 메모리 모듈, 즉 DIMM을 갖는 서버 메모리 구조가 제공된다. 보다 상세하게, 본 발명의 서버는 메모리 인터페이스 칩(18)에 연결된 새롭고 독자적인 ECC/패리티 레지스터를 구비한 신규의 DIMM을 포함하는데, 그 메모리 인터페이스 칩(18)은, 메모리 콘트롤러가 ECC/패리티 레지스터에 대한 에러 정정을 위한 검사 비트와 함께 주소 및 명령 정보를 주소/명령 라인을 통해 해당 레지스터로 전송하도록 메모리 콘트롤러 또는 프로세서(19)에 차례로 연결된다.
바람직하게, 서버에 설치된 모듈이 주소 및 제어 버스 무결성을 모니터링하고, 주소 및 제어 버스 상의 에러를 정정하며, 에러를 보고하고 또 에러를 로그 및 카운트할 수 있는지를 검출하는 기술이 제공된다.
바람직하게, 패리티 신호는 이 신호가 적용되는 주소 및 명령보다 한 사이클 후에 전달되고 DIMM 상의 레지스터로부터 DRAM으로 주소 및 명령 비트가 구동되고 나서 2 클럭 후에 에러 라인이 로우로 구동되는 패리티 에러 보고가 제공된다. 에러 라인을 단지 2 클럭 사이클 동안 로우로 유지한 후에, 드라이버는 디스에이블되고 출력은 비구동 상태(하이 임피던스)로 되돌아가도록 허용될 수 있으며, 따라서 이 라인이 다수의 모듈에 의해 공유될 수 있게 된다.
본 발명의 또 다른 특징은 ECC 회로에 포함되지 않는 메모리 모듈 상에서의 신호에 대해 그 신호가 1 또는 2 클럭 사이클 내에 선택적으로 재구동될 수 있도록 전파 지연을 조정하는 수단 및 방법을 제공한다.
본 발명의 또 다른 특징은 패리티 모드에서 메모리 모듈의 동작을 가능하게 해주며, 따라서 미사용 ECC 검사 비트 입력이 로우 레벨로 유지되어 이들 입력이 기지의 휴지 상태(quiescent state)에 있도록 보장해준다.
본 발명의 또 다른 특징은 선택된 신호에 대해 원래의 기능 콘택트로부터 DIMM의 반대쪽 측면 상에 바로 여분의 콘택트를 제공함으로써 계획되지 않은 시스템 정지를 야기하는 콘택트 고장이 발생할 확률을 감소시켜 단일 고장점(Single Point of Failure)이 발생할 확률을 감소시켜 준다.
또한, 본 발명은 바람직하게 /ECC 모드 제어 핀을 하이 레벨로 설정하여 지연 경로로부터 2차 레지스터(포스트-ECC)를 제거함으로써 종래의 비-ECC 보호형 모듈과 일관성있게 본 발명의 모듈을 동작시킨다.
이와 같은 본 발명의 목적, 특징 및 이점은 첨부 도면과 관련하여 기술된 이하의 상세한 설명으로부터 당업자에게는 더욱 명백하게 될 것이다.
본 발명은 상기 해결하고자 하는 과제 전부를 달성하며, 그 결과 저비용으로 향상된 신뢰도의 메모리 솔루션을 가져온다.
본 발명의 특징 및 이점에 대한 완전한 이해는 도면, 보다 상세하게는 일반적인 서버 메모리 구성의 블록도인 도 1, 본 발명의 개선된 서버 메모리 구성의 블 록도인 도 2, 각각 본 발명의 276개의 콘택트 듀얼 인라인 메모리 모듈(DIMM)의 전면 및 이면의 평면도인 도 3a 및 도 3b, 도 3a 및 도 3b에 도시된 레지스터, 패리티 및 에러 정정 회로의 개략도인 도 4a 및 도 4b, 도 4b의 단일 에러 정정/더블 에러 검출 에러 정정 코드(single error correction/double error detection error correction code)(SEC/DED ECC) 회로의 블록도인 도 5, 도 3a의 모듈에 대해 선택된 바람직한 ECC 코드를 H-매트릭스 형태로 도시한 도 6, 도 3a 및 도 3b의 DIMM에 대한 지정된 핀 연결을 도시한 도 7a, 도 7b 및 도 7c, 그리고 본 발명에서 사용되는 타이밍도를 도시한 도 8을 참조하면 가장 잘 이루어질 수 있다.
도 1에는, 복수의 듀얼 인라인 메모리 모듈(DIMM)을 이용할 수 있는 임의의 현재 이용가능한 서버에서 발견될 수 있는 일반적인 서버 메모리 구성의 블록도가 개략적 형태로 도시되어 있다. 실제로는 많은 수의 이와 같은 DIMM이 사용되고 있지만 설명의 편의상 단지 하나의 종래 DIMM(10)이 도 1에 도시되어 있음을 알아야 한다. DIMM(10)은 복수의 SDRAM 또는 DRAM 회로(11)(이후부터는 총칭하여 DRAM이라고 함)를 구비한 인쇄 회로 카드이다. DIMM(10) 상의 각 DRAM(11)은 그 DIMM 상에 인쇄된 회로를 통해 DIMM 상의 콘택트에 연결되어 있는 복수의 출력 핀을 가지며, 이들 콘택트는 또한 데이터 라인(15)을 통해 메모리 인터페이스 칩(18)으로, 그리고 메모리 콘트롤러 또는 프로세서(19)로 연결된다. DIMM 상의 각 DRAM은 또한 이러한 DIMM 콘택트를 통해 DIMM 상의 레지스터(12) 및 위상 고정 루프 회로(14)에 연결된다. 위상 고정 루프(14)(PLL)는 클럭 라인(17)을 통해 메모리 인터페이스 칩(18)에 연결된다. 레지스터(12)도 역시 주소 및 명령(cmd) 버스(16)를 통해 메모리 인터페이스 칩(18)에 연결된다. 메모리 인터페이스 칩(18)은 데이터 라인(15), 주소 및 명령 라인(16) 및 클럭 라인(17)을 통해 메모리 콘트롤러(19)에 연결된다. 상기 도면에는 이러한 DIMM이 단지 하나만 도시되어 있지만 실제로 서버는 이러한 DIMM을 다수 개 포함한다는 것을 알아야 한다. 이와 같은 기타 DIMM은 유사한 방식으로 데이터, 주소 및 명령 라인을 통해 메모리 인터페이스 칩(18) 및 메모리 콘트롤러(19)에 연결된다. 이러한 서버 및 그의 동작이 당업자에게는 잘 알려져 있기 때문에, 이러한 서버 및 그의 동작에 대한 추가의 설명은 필요하지 않은 것으로 생각된다.
이제 도 2, 도 3a, 도 3b, 도 4a, 도 4b, 도 5 및 도 8을 참조하여, 본 발명의 개선된 서버 메모리 구성에 대해 기술한다.
도 2에는, 본 발명을 이용하는 서버 메모리 구성의 블록도가 개략적인 형태로 도시되어 있다. 도 2에서, 서버는 메모리 콘트롤러 또는 프로세서(19)에 차례로 연결되는 메모리 인터페이스 칩(18)에 연결된 신규의 ECC/패리티 레지스터 칩(21)을 구비한 신규의 DIMM(20)을 포함한다. 칩(21)이 ECC 기능 및 패리티 기능 둘 다를 포함할 필요는 없음을 알아야 한다. 예를 들어, 칩(21)은 ECC 기능만을 가지거나 패리티 기능만을 가지면서도 여전히 본 발명에 따라 동작할 수 있다. 보다 구체적으로, 도 2에 도시된 바와 같이, 메모리 인터페이스 칩(18)은 데이터 라인(15)을 통해 DIMM으로 데이터를 전송하고 그로부터 데이터를 수신하며, 라인(16)을 통해 주소 및 명령을 전송한다. 이어서, 메모리 인터페이스 칩(18)은 라인(15)을 통해 DRAM으로 데이터를 전송하고 그로부터 데이터를 수신하며, 주소/명령 라 인(16)을 통해 레지스터 칩(21)으로 주소 및 명령 정보를 전송하고 라인(25)을 통해 ECC/패리티 레지스터 칩(21)으로 에러 정정을 위한 검사 비트를 전송한다.
도 3a 및 도 3b는 각각 본 발명에 따른 신규의 DIMM(20)의 전면도 및 이면도를 도시한 도면이다. 일반적으로 말하면, DIMM은 복수의 DRAM(22)를 보유하도록 설계된 인쇄 회로 카드이며, DRAM 출력 핀(도시 생략)은 이와 같은 인쇄된 회로를 통하여 그와 같은 카드의 이면 및 전면 양쪽의 모서리를 따라 있는 선택된 커넥터(23)에 연결되고 종종 커넥터 모서리 상에 단일의 인덱싱 키(indexing key), 즉 노치(9)를 구비하고 있다. 이러한 DIMM의 사용 및 제조는 공지되어 있으며 여기에서 더 설명할 필요가 없다. 그렇지만, 본 발명의 DIMM은 신규의 것으로서 종래의 DIMM이 부딪히게 되는 계획되지 않은, 그리고 종종은 파국적인 시스템 정지에 대한 가장 중요한 요인 중 몇가지를 해소하도록 설계되어 있다. 본 발명의 DIMM에서의 개선점은 특히 DIMM(20)의 길이를 149mm 내지 153mm로 확장함으로써 달성된다. 명목상, DIMM(20)은 길이는 151.35mm(5.97인치)이고 그의 폭이 43.1mm(1.2인치)이다. DIMM의 폭은 중요하지 않으며 DIMM은 그 위에 설치되는 DRAM을 수용할 정도의 폭이기만 하면 된다. 그렇지만, DIMM의 길이는 DIMM(20)이 최대 138개의 부가적 신호 콘택트는 물론 최대 14mm ×21mm의 몸체 크기를 갖는 최대 36개의 DRAM(26)을 수용하고 또 DIMM의 한쪽 단부로부터 82.675mm 내지 DIMM의 다른쪽 단부로부터 68.675mm의 거리에 위치 확인 키(locating key), 즉 노치(9)를 가질 수 있도록 되어 있어야만 한다. 다시 말하면, 이들 치수가 공칭값이며 다양한 구현에 있어서 ±3mm까지 변할 수 있음을 알아야 한다. DIMM은 또한 각 측면, 즉 DIMM(20)의 더 짧은 모서리에 부가의 노치(9a, 9b)를 구비할 수 있다. 이들 치수 길이는 본 발명의 DIMM이 최대 18개의 DRAM을 전면 상에 배치하고 최대 18개의 부가의 이러한 DRAM을 이면 상에 배치할 수 있게 해준다. 게다가, 도 3a에 도시한 바와 같이, 각각의 DIMM(20)의 전면 상에는, DRAM 이외에 위상 고정 루프 칩(24) 및 본 발명의 신규의 ECC/패리티 레지스터 칩(21)이 배치되어 있다. 이 신규의 ECC/패리티 레지스터 칩(21)에 대해서는 이하에서 도 4a 및 도 4b를 참조하여 추가로 상세히 설명될 것이다. 위상 고정 루프 칩은 그 회로가 레지스터 칩(21) 상에 제공되어 있는 경우 제거될 수 있음을 알아야 한다.
도 3a 및 도 3b에 도시되어 있는 이 새롭고 개선된 더 큰 사이즈의 DIMM(20)은, 커넥터 시스템이 276개의 콘택트 또는 핀(23)을 수용할 수 있게 해주는 보다 큰 사이즈의 모듈에 대한 인터커넥트 고장율에 있어서 상당한 개선을 달성하고 있다. 이들 핀은 도 7a, 도 7b 및 도 7c에 도시된 바와 같이 번호가 매겨져 있으며 각 입력에 연결되어 있다. 콘택트 또는 핀 번호 1은 도 3a에서 콘택트(23A)로서 식별되고 도시되어 있으며, DIMM(20)의 전면의 좌측 상에 있고 DIMM(20)의 좌측 모서리로부터 대략 5.175mm, 그리고 노치(9)의 중앙으로부터 77.5mm에 위치하고 있다. 콘택트 또는 핀 번호 138은 도 3a에서 콘택트(23B)로서 식별되고 도시되어 있으며, DIMM(20)의 전면의 우측 상에 있고 DIMM(20)의 우측 모서리로부터 대략 5.175mm, 그리고 노치(9)의 중앙으로부터 대략 63.5mm에 위치하고 있다. 콘택트 또는 핀 번호 139는 도 3b에서 콘택트(23C)로서 식별되고 도시되어 있으며 콘택트 번호 1(23A)의 바로 반대쪽에 있고 역시 DIMM(20)의 좌측 모서리로부터 대략 5.175mm, 그리고 노치(9)의 중앙으로부터 77.5mm에 위치하고 있다. 콘택트 또는 핀 번호 276은 도 3b에서 콘택트(23D)로서 식별되고 도시되어 있으며 콘택트 번호 138(23B)의 바로 반대쪽에 있고 역시 DIMM(20)의 우측 모서리로부터 대략 5.175mm, 그리고 노치(9)의 중앙으로부터 대략 63.5mm에 위치하고 있다. 이 DIMM(20)의 크기가 더 크면 본 발명에 의해 요구되는 새롭고 더 큰 ECC/패리티 레지스터(21)도 포함할 수 있다. 그러한 더 큰 DIMM 상의 276개의 콘택트 또는 핀(23)은 DIMM 상의 모든 회로의 요구를 충족시키기에 충분한 것 이상이기 때문에, 이는 DIMM이 여분의 즉 가외의 콘택트를 제공한다는 것을 의미한다. 이러한 여분의, 즉 가외의 콘택트 또는 핀(23)은 이제 에러 정정이 가능하지 않은 어떤 선택된 신호 또는 전압 라인에 대해 추가적 보호를 제공하는데 사용될 수 있다. 본 발명은 이러한 여분의 콘택트를 제공함으로써 클럭 입력, CS, CKE 및 OUT 입력, Vref 입력, 그리고 기타 ECC에 의해 보호되지 않는 신호 상에서 콘택트 고장 등의 걱정을 효과적으로 없애준다. 또 다른 이점으로는 전원 공급장치 노이즈 및/또는 데이터 영역에서의 전압(VDD) 콘택트의 부족과 DIMM(20) 상의 주소/제어 영역에 부가의 접지 핀을 제공함에 기인한 전압 강하에 관한 걱정을 없애거나 감소시키는 것이 포함된다. 본 발명에 있어서 보다 많은 수의 콘택트는 또한 DIMM(20)이 종래 기술의 DIMM과 일관성있게 와이어링될 수 있게 해준다. 부가의 콘택트(23)는 또한 주소 및 명령 입력과 연관된 ECC 검사 비트를 포함할 수 있게 해주며, 이들 입력과 연관된 고장의 실시간 시스템 모니터링은 물론 고장 카운트 및 속성에 대한 시스템 심문을 가능하게 해준다. 이들 고장은 보다 작은 종래의 DIMM을 사용하는 종래의 시스템에서는 파 국적인 시스템 정지를 일으키게 될 것이다.
단지 하나의 DIMM(20)이 도 1 및 도 2에 도시되어 있지만 실제로는 서버가 이러한 DIMM을 많이 포함한다는 것을 알아야 한다. 전술한 바와 같이, 본 발명의 DIMM(20)은 복수의 SDRAM(22), 위상 고정 루프 회로(24) 및 ECC/패리티 레지스터(21)를 구비하고 있다. DIMM(20) 상의 ECC/패리티 레지스터(21)는 이러한 서버에 훨씬 더 큰 신뢰성 향상을 제공하기 위해 라인(25)을 통해 메모리 인터페이스 칩(18)에 연결된 독자적인 에러 정정 코드(ECC) 회로를 포함한다. 이러한 새롭고 개선된 에러 정정 코드(ECC) 회로를 포함함으로써 인터커넥트 고장은 상당히 감소하게 된다.
도 4a 및 도 4b는 함께 DIMM(20) 상의 신규의 ECC/패리티 레지스터(21)의 개략도를 포함하며, 설명을 명료하게 하기 위해 이는 2개의 별개의 섹션(21a, 21b)으로 이루어진 것으로 도시되어 있다. 도 4a는 본 발명에 따른 기능이 향상된 28비트 1:2 레지스터 세그먼트(21a)를 도시한 것이고, 도 4b는 에러 정정 코드 회로 세그먼트(21b)를 도시한 것이다. 도 4b에 도시되어 있는 에러 정정 코드 회로(ECC) 세그먼트(21b)는 단일 비트 에러에 대한 정정을 행하고 따라서 이들 에러의 존재에 상관없이 연속적인 메모리 동작을 가능하게 해준다. 이 ECC 세그먼트는 또한 패리티 동작 모드 회로 및 에러 보고 회로를 포함한다. DIMM(20) 상의 신규의 ECC/패리티 레지스터(21)는 따라서 종래에는 달성할 수 없었고 종래 기술에 의해서는 이용불가능한 중요 동작 특성과, 최고의 성능 및 신뢰성을 제공하는 동시에 일반적으로 JEDEC 14 비트 1:2 DDR II 레지스터와 부합하는 타이밍 요구를 유지한다.
보다 상세하게, 레지스터 세그먼트(21a)는 복수의 소위 차동 비트 수신기(differential bit receiver)(40a 내지 40e, 41, 42a 내지 42n, 43, 44, 45a, 45b, 46a 및 46b) 및 하나의 증폭기(47)를 포함한다. 이들 차동 비트 수신기(40a 내지 40e, 41, 42a 내지 42n, 43, 44, 45a, 45b, 46a 및 46b) 각각은 2개의 입력과 하나의 출력을 갖는다. 차동 수신기(40a 내지 40e, 41, 42a 내지 42n, 43, 44, 45a, 45b, 46a 및 46b) 각각의 입력 중 하나는 기준 전압원(28)에 연결되어 있다. 차동 수신기(40a 내지 40e, 41, 42a 내지 42n, 43, 44, 45a, 45b, 46a 및 46b) 각각의 제2 입력은 개별적인 입력(30a 내지 30e, 31, 32a 내지 32n, 33a, 33b, 34, 35a, 35b, 36a 및 36b)에 연결되어 있다.
수신기 세트(40a 내지 40e)는 5개의 수신기로 이루어져 있으며, 그 중 첫번째와 마지막 수신기(40a, 40e)만이 도시되어 있다. 수신기(40a 내지 40e)는 각 검사 비트 라인(30a 내지 30e)에 각각 연결되어 있는 제2 입력과, 각 1차 멀티플렉서(60a 내지 60e)를 통해 각 1차 래치(70a 내지 70e)의 입력에 연결된 그의 출력을 갖는다. 일반적으로, 검사 비트 라인들은 5개의 이러한 검사 비트 라인 세트를 포함하는 버스 내에 포함되어 있다. 그렇지만, 도면의 간단함 및 설명의 편의를 위해, 도 4a는 그 세트의 첫번째와 마지막 검사 비트 라인(30a, 30e) 및 수신기(40a 내지 40e) 중 첫번째와 마지막 수신기만을 도시하고 있다. 수신기 세트(40a 내지 40e)에 속한 각 수신기는 그 각 입력 중 하나로서 일련의 검사 비트 입력 라인(30a 내지 30e) 중의 개별적 라인에 연결되어 있는 입력을 갖고 일련의 3 입력 멀티플렉서 중 개별적 하나의 멀티플렉서로의 출력, 즉 일련의 3 입력 1차 래치 중 각 하나 의 래치로의 출력을 갖는다는 점을 알아야 한다.
차동 수신기(41)의 제2 입력은 검사 비트 0/패리티_입력(check bit 0/Parity_in) 신호 라인(30)에 연결되어 있다.
수신기 세트(42a 내지 42n)는 일반적으로 22개의 데이터 라인(32a 내지 32n)을 포함하는 데이터 라인 버스에 연결된 22개의 수신기로 이루어져 있다. 그렇지만, 도면의 간단함 및 설명의 편의를 위해, 도 4a는 데이터 라인 세트 중 첫번째와 마지막 데이터 라인(32a, 32n)만을 도시하고 있으며, 수신기(42a 내지 42n) 중 첫번째와 마지막 수신기를 도시하고 있다. 첫번째 수신기(42a)는 그의 제1 입력이 데이터 비트 라인(32a)에 연결되어 있고 그의 출력이 1차 래치(72a)의 제1 입력에 연결된 출력을 갖는 멀티플렉서(62a)의 제1 입력에 연결되어 있는 것으로 도시되어 있으며, 마지막 수신기(42n)는 그의 제1 입력이 데이터 비트 라인(32n)에 연결되어 있고 그의 출력이 1차 래치(72a)의 제1 입력에 연결된 출력을 갖는 멀티플렉서(62n)의 제1 입력에 연결되어 있는 것으로 도시되어 있다. 수신기 세트(42a 내지 42n) 중의 각 개별적인 수신기는 데이터 라인 세트(32a 내지 32n) 내의 각 하나의 데이터 라인에 연결된 입력을 갖고 개별적 1차 멀티플렉서(62a 내지 62n)를 통해 개별적 1차 래치(72a 내지 72n)의 입력에 연결된 출력을 갖는다. 수신기 세트(42a 내지 42n) 내의 모든 1차 멀티플렉서 및 래치는 수신기(42a 내지 42n)에 연결된 것으로 도시된 것과 동일하다. 따라서, 그 세트 내의 각 수신기는 그의 개별적인 입력 중 하나가 일련의 데이터 비트 입력 라인 중 각 하나의 라인에 연결되어 있고 그의 출력이 일련의 2 입력 멀티플렉서 중 각 하나의 멀티플렉서에, 즉 일련 의 1차 래치의 개별적인 래치에 연결되어 있다. 이들 신호는 도 2의 메모리 인터페이스 칩(18)으로부터 입력되고 입력(33a, 33b, 34) 중 하나 이상이 로우일 때만 재구동된다.
전술한 바와 같이, 차동 수신기(41)의 제2 입력은 검사 비트 0/패리티_입력 신호 라인(30)에 연결되어 있다. 차동 수신기(41)의 출력은 1차 래치(71)에 연결된 출력을 갖는 멀티플렉서(61)의 입력에 연결되어 있다. 검사 비트/패리티_입력 신호는 ECC 모드 입력(135)(도 4b)의 설정에 따라 메모리 콘트롤러로부터의 ECC 검사 비트로서나 패리티 비트로서 해석된다. 클럭 입력(131)은 모든 1차 래치(70a 내지 70e, 71, 72a 내지 72n, 73, 74, 75a, 75b, 76a 및 76b)에 피드된다. 입력(30a 내지 30e)에서의 검사 비트 1 내지 검사 비트 5는 레지스터가 패리티 모드에서 동작되고 있을 때 무관(don't care) 상태이며 로우로 유지될 것이다. 이들 입력이 패리티 모드에서 동작될 때, 패리티 입력 신호(parity in signal)는 검사 비트/패리티_입력 신호 라인(30) 상으로 제공되고 관련 데이터 입력(32a 내지 32n)과 동시에 발생한 클럭(131)의 상승 에지 바로 다음에 오는 입력(131)에서의 클럭 신호(CK)의 상승 에지에서 데이터 입력(32a 내지 32n)에 걸쳐 홀수 패리티를 유지한다.
차동 수신기(43, 44)의 제2 입력은 각각 칩 셀렉트 라인(/CS0 및 /CS1)에 연결되고, 차동 수신기(43, 44)의 출력은 각각 1차 래치(73, 74)의 제1 입력은 물론 3 입력 셀렉트 NAND 게이트(63)의 제1 및 제2 입력에도 연결되어 있다. NAND 게이트(63)의 출력은 멀티플렉서(60a 내지 60e, 61, 62a 내지 62n)의 셀렉션 입 력(selection input)에 연결되어 있다. 이들 라인은 DRAM 주소/명령 디코드를 개시하고, 유효 주소/명령 신호가 존재할 때 그 중 적어도 하나는 로우가 될 것이며 레지스터는 적어도 하나의 칩 셀렉트 입력(/CS0, /CS1)(33a, 33b)이 로우일 때 모든 데이터 입력을 재구동하도록 프로그램될 수 있다. 이 NAND 게이트(63)의 제3 입력은 멀티플렉서(60a 내지 60e)로 하여금 입력(33a, 33b) 상의 레벨에 상관없이 수신기(32a 내지 32n)로부터의 신호를 전달하도록 하기 위해 로우로 설정될 수 있는 CS 게이트 인에이블 회로(34)에 연결되어 있다.
차동 수신기(43, 44)의 출력도 역시 각각 라인(172, 174)과, 도 4b에 역시 도시된 에러 로직 회로(100)에 연결된 출력을 갖는 AND 게이트(175)(도 4b)를 통해 연결되어 있다.
수신기(45a)는 클럭 인에이블 신호 소스(35a)(CKE0)에 연결된 입력 및 1차 래치(75a)에 연결된 출력을 갖는다.
수신기(45b)는 클럭 인에이블 신호 소스(35b)(CKE1)에 연결된 입력 및 1차 래치(75b)에 연결된 출력을 갖는다.
수신기(46a)는 온 다이 종단 라인 신호 입력 라인(36a)(ODT0)에 연결된 입력 및 1차 래치(76a)에 연결된 출력을 갖는다.
수신기(46b)는 온 다이 종단 라인 신호 라인(36b)(ODT1)에 연결된 입력 및 1차 래치(76b)에 연결된 출력을 갖는다.
수신기(47)는 리셋(/RST) 신호 라인(37)에 연결된 입력을 갖는다. 입력[(35a, 35b)(CKE0, CKE1), (36a, 36b)(ODT0, ODT1)]은 메모리 인터페이스 칩(18) 으로부터 제공되고, 칩 셀렉트(CS) 입력(33a, 33b)과 연관되어 있지 않으며, 증폭기(47)를 구동하는 소스(37)(/RST)로부터의 신호는 비동기 리셋 신호이고, 로우일 때 모든 1차 래치(70a 내지 70e, 71, 72a 내지 72n, 73, 74, 75a, 75b, 76a, 76b) 및 모든 2차 래치(92a 내지 92e, 93, 94, 95a, 95b, 96a 및 96b)를 리셋시킴으로써 강제로 출력을 로우로 만든다. 이러한 소스(37)(/RST)로부터의 신호는 또한 에러 버스 레지스터 및 에러 로직 회로(100)로부터의 에러 라인을 리셋시킨다.
상기 기술한 도 4a의 레지스터에는 도 4b의 독자적인 에러 정정 코드 회로 구성이 연결되어 있다.
도 4b에서는, 이하에서 도 6을 참조하여 보다 상세히 기술되는 에러 로직 회로(100)에 모듈 위치 식별이 제공된다. 이 모듈 위치 식별은 DIMM 주소 입력 범위 소스(SA0, SA1, SA2)에 연결된 입력 및 에러 로직 회로(100)에 연결된 출력을 갖는 수신기(79a, 79b, 79c)를 통해 에러 로직 회로(100)에 제공된다. 소스(SA0, SA1, SA2)(79a, 79b, 79c)로부터의 신호는 DIMM 주소를 정의하고 이 주소는 이어서 시스템에 의해 요청될 때 에러 버스를 통해 보고된다. 이 에러 로직 회로(100)는 DRAM 칩 셀렉트 신호 소스[(/CS0)(33a), (/CS1)(33b)] 중 어느 하나가 활성일 때 NAND 게이트(175)로부터의 신호에 의해 제어된다. 에러 로직 회로(100)는 또한 그에 연결된 리셋 신호 소스(180)를 갖는다.
또한 도 4b의 에러 정정 코드 회로에는 이하에서 도 5를 참조하여 보다 상세히 기술되는 SEC/DED ECC 회로(90)가 포함되어 있다. 이 SEC/DED ECC 회로에는 1차 래치(70a 내지 70e, 71, 72a 내지 72n)의 출력이 연결되어 있다. 이 SEC/DED ECC 회로(90)는 3개의 출력(109, 110, 111)을 에러 로직 회로(100)에 제공한다. 이들 출력은 출력 라인(120, 121) 상에 정정가능 에러 및 정정불가능 에러에 관한 출력을 제공하는 에러 로직 회로(100)로 피드되는 정정가능 에러(CE) 라인(109), 정정불가능 에러(UE) 라인(110) 및 패리티 에러 비트 라인(111)이다. 에러 라인(CE)(109) 또는 정정불가능 에러 라인(UE)(110) 중 어느 하나가 로우일 때, 이것은 에러가 주소 및/또는 명령 입력과 연관있는 것(정정 가능 또는 정정 불가능)으로 식별되었음을 나타낸다. 에러 라인(120, 121)은 ECC 모드에서 동작하고 있을 때 재구동된 주소/명령 데이터와 동시에 2 클럭 사이클 동안 활성, 즉 로우가 되거나 패리티 모드에서 동작하고 있을 때 2 클럭 사이클만큼 지연된다. 에러 로직 회로(100)는 또한 첫번째 고장 시의 에러 타입, DIMM 주소, 에러 카운트 및 28 입력의 내부적으로 발생된 신드롬 비트(syndrome bit)의 상태 등의 에러 정보의 외부 수집을 위한 에러 버스[IIC(Inter Integrated circuit)](122)를 제공한다. 이 정보는 리셋 명령이 버스(122)에 기록되거나 또는 /RST 입력(37)이 로우로 전환될 때까지 래치된 채로 있다. SPD EEPROM(serial program decode electronic erasable programable read only memory)에 대한 현재의 업계 표준 프로토콜과 부합하는 선택된 IIC 프로토콜은 9개 레지스터의 독자적인 바이트 어드레싱을 가능하게 해주며 본 기술 분야에 공지되어 있다.
이 SEC/DED ECC 회로(90)는 또한 2차 래치(92a 내지 92n)를 통해 모든 출력 또는 2차 멀티플렉서(102a 내지 102n)의 제1 입력에 연결되어 있는 데이터 비트 출력을 갖는다. BYPASS로 표시되어 있는 레지스터 래치(72a 내지 72n)의 출력은 출 력 또는 2차 멀티플렉서(102a 내지 102n)의 제2 입력에 직접 연결됨으로써 ECC 모드 입력(123)에 따라 SEC/DED ECC 회로(90)가 우회(bypass)될 수 있게 해준다.
1차 또는 레지스터 래치(73, 74, 75a, 75b, 76a, 76b)의 출력은 모두 2차 또는 출력 래치(93, 94, 95a, 95b, 96a, 96b)에 연결되고 이들 2차 래치(93, 94, 95a, 95b, 96a, 96b)를 통해 출력 또는 2차 멀티플렉서(103, 104, 105a, 105b, 106a, 106b)의 제1 입력에 연결된다. 1차 래치(73, 74, 75a, 75b, 76a, 76b)의 출력은 출력 또는 2차 멀티플렉서(103, 104, 105a, 105b, 106a, 106b)의 제2 입력에 직접 연결됨으로써 /Delay CKE 입력(124) 및 /ECC 모드 입력(123)에 기초하여 2차 래치(93, 94, 95a, 95b, 96a, 96b)가 우회될 수 있게 해준다.
제어 회로는 CK 신호 입력(131)에 연결된 제1 입력, /CK 신호 입력(132)에 연결된 제2 입력, 및 모든 1차 래치(70a 내지 70n, 71, 72a 내지 72n, 73, 74, 75a, 75b, 76a, 76b)의 제2 입력과 모든 출력 또는 2차 래치(92a 내지 92n, 93, 94, 95a, 95b, 96a, 96b)의 제2 입력과 에러 로직 회로(100)에 연결된 그의 출력을 갖는 차동 레지스터(130)로 이루어져 있다. /ECC 모드 신호 소스(135)는 2차 멀티플렉서(102a 내지 102n, 103, 104)의 셀렉션 제3 입력 및 에러 로직 회로(100)에 연결되어 있다. 출력 또는 2차 멀티플렉서(105a, 105b, 106a, 106b)는 /Delay, CKE_ODT 신호의 소스(124)에 연결된 그의 셀렉션 입력을 갖는다.
이 모듈에 대해 선택된 ECC 코드는 단일 에러 정정/더블 에러 검출(SEC/DED) 코드이고, 도 6에 H-매트릭스로 도시되어 있다. 이 SEC/DED 코드의 사용은 주소 및 제어 비트와 연관된 모든 단일 에러가 검출 및 정정되고 모든 더블 비트 에러가 검출되도록 보장해준다. 인터커텍트 고장은 거의 전적으로 단일점 고장(single point fail)으로서 시작하고, 다른 고장은 아마도 초기 고장의 근본 원인에 의존하여 또는 그에 상관없이 시간의 경과에 따라 일어난다는 점에 유의해야 한다.
요약하면, 본 발명은 단일 비트 에러의 존재에 상관없이 연속적인 메모리 동작을 가능하게 해주면서 이들 에러를 정정하기 위해 부가된 에러 정정 코드 로직(ECC)을 포함하고 있는 개선된 28비트 1:2 레지스터를 갖는 독자적인 DIMM을 기술한 것이다. 패리티 동작 모드는 또한 시스템이 디바이스에 질문을 하여 에러 조건을 판정할 수 있게 해주는 에러 보고 회로와 함께 제공된다.
본 발명의 상기한 28비트 1:2 레지스터는 메모리 모듈 응용을 위한 것인 기존의 레지스터 설계와 다른 중요한 동작 특징을 제공하며, 그 특징으로는 주요 입력의 에러 검출 및 수집, 게이팅되지 않는 입력에 대한 프로그램가능한 지연, 리셋 회로, 에러 보고 및 식별과 DIMM 주소의 보고가 있다.
중요 입력의 CS 게이팅, 예를 들어 /CS0 및 /CS1은 시스템 클럭의 상승 에지에서 칩 셀렉트(CS) 입력 중 하나 또는 둘 다가 활성 로우(active low)일 때 (그릭 칩 셀렉트 게이트 인에이블이 하이에 연결되어 있을 때)만 갱신되는 내부 래치에 대한 디바이스 전력을 감소시키는 수단으로서 제공된다. 이 기능과 연관된 22개의 칩 셀렉트-게이팅되는 신호는 칩 셀렉트의 상태에 따라 모든 클럭의 상승 에지에서 연속하여 재구동되는 주소를 포함한다. 그렇지만, 칩 셀렉트 게이팅 기능은 칩 셀렉트 게이트 인에이블 입력을 로우에 연결함으로써 디스에이블될 수 있으며, 그에 따라 모든 내부 래치가 클럭의 모든 상승 에지에서 갱신될 수 있게 해준다.
게이팅되지 않는 입력(/Delay CKE-ODT)에 대한 프로그램가능한 지연이 CKE 및 ODT(DRAM 신호)와 연관되어 있기 때문에, 입력은 칩 셀렉트(CS) 신호의 상태에 상관없이 클럭 신호(CLK)의 각각의 상승 에지에서 래치되고 재구동된다. 그렇지만, 일부 콘트롤러는 이들 신호 대 칩 셀렉트(CS), 주소(Addr), 행 주소 스트로브(RAS), 열 주소 스트로브(CAS) 및 기록 인에이블(WE)에 대한 지연 시간에 관하여 제한적 유연성을 갖도록 설계될 수 있기 때문에, 지연 블록은 에러 정정 코드 회로(ECC)가 인에이블될 때 1 클럭만큼 오프셋되는 타이밍 관계를 재정렬하도록 선택될 수 있다.
ECC 모드(/ECC 모드 로우): CS에 의해 게이팅되는 모든 입력에 대해, /ECC 모드 입력이 로우일 때 온-칩 SEC/DED ECC 로직은 인에이블되고 CHK0/패리티_입력 상으로 수신되는 신호는 검사 비트 O으로서 수신된다. 이 ECC 로직은 28개 입력에 걸쳐 동작하고 22개의 칩 셀렉트 게이팅된 데이터 입력 상에 존재하는 모든 단일 비트 에러를 정정하고 모든 더블 비트 에러를 검출한다. 정정가능 에러가 검출되는 경우, /Error(CE)가 2 클럭 동안 로우로 구동되고, 리셋이 발행된 이래로 에러가 첫번째 에러인 경우 에러가 카운트되고 28개 입력에 대한 에러 버스 레지스터에 있게 된다. 임의의 더블 비트 에러(는 물론 정정가능하지 않는 많은 다른 에러)도 역시 검출되고, 이 에러가 리셋이 발행된 이후 첫번째 에러인 경우 /Error(UE) 에러 라인(2 클럭 동안 로우로 구동됨) 상으로 보고되고 에러 버스 레지스터에 있게 된다. CS0-1이 ECC 로직 내에 포함되어 있지 않지만, CS 출력 신호의 전파 지연은 ECC 로직 내에 포함된 신호들을 추적하게 된다(1 부가 클럭의 지연 시간).
상기 ECC 모드 이외에, 동일한 22개의 칩 셀렉트 게이팅된 데이터 신호는 패리티 모드(/ECC 모드 하이)에서 동작될 수 있으며, 그에 따라 CHK0/패리티 입력 라인 상으로 수신된 신호가 칩 셀렉트 게이팅된 데이터 입력보다 한 클럭 펄스 나중에 패리티로서 레지스터로 수신된다. 이어서, 수신된 패리티 비트는 정보가 오염되지 않았음을 검증하기 위해 레지스터 패리티 로직에 의해 이들 동일한 입력에 걸쳐 계산된 패리티와 비교된다. 22개의 칩 셀렉트 게이팅된 데이터 신호는 첫번째 클럭 펄스에서 래치되고 재구동되며, 어떤 에러라도 정정불가능 /Error(UE) 라인(2 클럭 펄스 동안 로우로 구동됨)을 통해 2 클럭 펄스 나중에 보고되고 에러 버스 레지스터에 있게 된다. 이 모드에서는 어떤 에러 정정도 완료되지 않는다. 패리티의 규약은 이 응용에서 홀수 패리티(데이터 및 패리티 입력에 걸쳐 1의 개수가 홀수이면 유효 패리티임)이다.
/RST 신호 입력은 모든 내부 래치(에러 레지스터를 포함함)를 클리어하는 데 사용되고, 모든 출력은 하이로 구동될 에러 라인을 제외하고는 신속하게 로우로 구동된다.
DIMM 동작의 외부 모니터링을 가능하게 해주기 위해 에러 보고 회로가 포함되어 있다. 다수의 모듈이 유효 명령(/CS = 로우) 사이클 동안에 발생한 에러를 보고하는 데 공통 신호 라인을 공유할 수 있게 해주기 위해 2개의 개방-드레인 출력이 이용가능하다(재구동된 신호와 부합함). 이들 2개의 출력은 메모리 콘트롤러 시간(memory controller time)이 에러를 감지할 수 있게 해주기 위해 2 클럭 동안 로우로 구동된다. /Error(CE)는 정정가능 에러가 발생했고 ECC 로직에 의해 정정 되었음을 나타낸다. /Error(UE)는 정정불가능 에러가 발생했고 선택된 모드에 따라 정정불가능 ECC 에러 또는 패리티 에러임을 나타낸다. 유의할 점은 /Error(UE)의 타이밍이 패리티 모드 대 ECC 모드에서 서로 다르다는 것이다.
게다가, [종래에 별도의 SPD EEPROM으로만 배선되어 있는 SAO-2 주소 핀을 통해] 에러 타입(정정 가능, 정정 불가능 또는 패리티 에러), 에러 카운트 및 메모리 카드 위치 등의 부가의 에러 정보가 있는지 디바이스에 질문을 할 수 있게 해주기 위해 에러 버스(IIC 버스를 통해 판독 및 리셋될 수 있는 9개의 레지스터)가 이용가능하다. 칩 셀렉트(CS)가 활성 로우일 때 레지스터에 의해 수신된 신호(주소/명령, 제어 신호, 검사 비트, 패리티 비트) 및 관련 신드롬 비트 등의 진단을 위해 다른 정보도 역시 이용가능하며, 따라서 28개 입력 신호(CS-게이팅된 22개 + 6개의 검사 비트) 또는 내부 ECC 로직 중 어느 것이 고장났는지를 판정하기 위해 이들이 디코딩될 수 있다. 이들 레지스터는 첫번째 고장에 관한 정보를 포함하며, 에러 카운터는 카운터가 리셋되거나 풀 카운트(full count)(64k)에 도달할 때까지 계속하여 증분된다. 모든 레지스터는 IIC 버스 상에 에러 버스 리셋(Reset Error Bus) 명령을 기록함으로써 또는 /RST 핀을 통해 리셋될 수 있다.
상기 정의된 ECC 구조(DIMM 상의 메모리 인터페이스 칩 및 레지스터 둘다에 포함됨)의 사용 이외에, 인터커넥트 시스템에서의 다른 가능한 SPOF(single-point-of-failure) 요인을 효과적으로 제거하기 위해 여분의 콘택트가 모듈 핀아웃 상에 포함되어 있다. 상기한 ECC 구조에 의해 보호될 수 없는 콘택트는 여러가지 이유로 이하의 것, 즉 기준 전압(Vref), 클럭, 칩 셀렉트(CS), CKE, ODT, VSS /VDD 콘 택트 또는 핀, 에러 라인, IIC 버스 상의 데이터 입력(SDA), IIC 버스 상의 데이터 클럭(SCL) 및 관련 신호를 포함하고 있다. 본 발명에서, 이들 콘택트 각각은 DIMM의 제1 측면 상의 제1 콘택트 및 DIMM의 반대쪽 측면 상의 제1 콘택트 바로 반대쪽의 여분의 콘택트를 구비하고 있다. 예를 들어, 기준 전압원(28)이 DIMM의 전면 상의 콘택트 또는 핀 1을 통해 인가되는 경우, 그 전압원은 또한 DIMM의 이면 상의 콘택트 또는 핀 139를 통해 인가되며, 콘택트 1은 콘택트 139 바로 반대쪽에 있다. 이와 유사하게, SDA 신호는 DIMM의 전면 상의 콘택트 또는 핀 135을 통해 또한 DIMM의 이면 상의 콘택트 또는 핀 273을 통해 인가되고, SCL 신호는 DIMM의 전면 상의 콘택트 또는 핀 136을 통해 또한 DIMM의 이면 상의 콘택트 또는 핀 274를 통해 인가된다. 본 발명의 콘택트 또는 핀 할당 매트릭스에 대한 상세한 설명은 도 7a, 도 7b 및 도 7c에 도시되어 있다. 구체적인 콘택트 배치는 고장 방지를 최대화하도록 선택된다. 이러한 서로 마주하는 여분의 콘택트를 제공함으로써, 예를 들어 DIMM이 약간 휨으로 야기되는 문제들이 DIMM의 한쪽 측면 상의 콘택트에 대한 낮은 콘택트 압력과 반대쪽 콘택트에 대한 높은 압력을 야기한다. 이러한 경우, 전술한 바와 같이 이러한 서로 마주하는 여분의 콘택트가 사용될 때, 양호한 신호 흐름이 항상 보장된다. 이들 서로 마주하는 여분의 콘택트는 또한 이 솔루션에 대한 배선 혼잡을 최소화함으로써 기판 배선을 용이하게 해주며 또한 인-라인 배선(in-line wiring)을 가능하게 해준다. 이하의 차트는 이들 콘택트 중 몇개의 DIMM 위치를 열거한 것이다.
신호 콘택트 또는 DIMM 의 측면 키로부터의 키로부터의
핀 번호 공칭 거리 방향
CS0 86 전면 11.495mm 우측
CS0 224 후방 11.495mm 좌측
CS1 91 전방 16.495mm 우측
CS1 229 이면 16.495mm 좌측
CKE0 65 전면 13.505mm 좌측
CKE0 203 이면 13.505mm 우측
CKE1 62 전면 16.505mm 좌측
CKE1 200 이면 16.505mm 우측
RAS 222 이면 9.495mm 좌측
CAS 87 전면 12.495mm 우측
WE 84 전면 9.495mm 우측
CK0 77 전면 2.495mm 우측
CK0 215 이면 2.495mm 좌측
CK0B 78 전면 3.495mm 우측
CK0B 216 이면 3.495mm 좌측
ECC 기능은 DIMM 레지스터 성능에 (계획된 동작 주파수에서) 단일의 클럭 펄스 지연을 부가하며, 이는 어떤 성능 최적화된 응용에 중요할 수 있다. 그 자체로서, 시스템 사용자로 하여금 성능 및 신뢰성을 트레이드오프할 수 있게 해주는 2가지 부가의 모드가 모듈 상에 포함되어 있다. 패리티 모드에서, 메모리 인터페이스 칩 또는 콘트롤러는 모듈에 전체 주소 및 명령 필드를 제공하는 것과 관련하여 단일의 패리티 비트를 생성한다. 모듈은 그 다음 사이클에서 - ECC 모드에서 요구되는 부가의 사이클을 부가하기 보다는 - DRAM으로 주소 및 명령 비트를 재구동한다. 주소 및 명령 버스 상에서의 어떤 에러도 나중에 시스템에 보고되고, 고장으로부터의 복원 가능성이 적으며 따라서 이 옵션은 많은 응용에서 바람직하지 않다. 마지막 모드는 이들 모듈에 대해 현재 사용되는 종래 기술의 방식에 따라 패리티 비트 및 ECC 비트도 없고 또 ECC로 인한 부가의 지연 및 주소/명령 버스 상의 고장을 검출할 수단도 없는 모드에서 단순히 메모리를 동작시키는 것이다.
도 5는 도 4b의 SEC/DED ECC 회로의 블록도이다. 22개의 데이터 입력(32a 내지 32n)은 22개의 래치(72a 내지 72n) 및 라인(82a 내지 82n)을 통해 검사 비트 생성기 회로(230) 및 패리티 생성기/검사기 회로(231)의 제1 입력에 피드된다. 패리티 생성기/검사기 회로(231)는 1차 래치(71) 및 출력 라인(81)를 통해 패리티 입력 신호 소스(31)에 연결되어 있는 제2 입력을 가지며, 입력(31) 상의 패리티 입력 신호의 상태에 따라 패리티 에러 신호(PERR)를 출력 라인(111)을 통해 에러 로직 회로(100)로 전송한다.
반면에, 검사 비트 생성기 회로(230)는 22개의 입력된 데이터 신호를, 라인(80a 내지 80e)을 통해 1차 래치(70a 내지 70e)로부터 오는 검사 비트 입력(30a 내지 30e)에 연결된 제2 입력을 갖는 신드롬 비트 생성기(232)의 제1 입력으로 전송한다.
이어서, 신드롬 비트 생성기(232)는 22개의 데이터 신호를 신드롬 비트 디코 더의 제1 입력으로 전송하고 6개의 검사 비트를, 수신된 데이터 내에 정정가능 또는 정정불가능 에러가 있는지를 판정하고 적절한 정정가능 에러 또는 정정불가능 에러 신호를 라인(109) 또는 라인(110)을 통해 에러 로직 회로(100)에 제공하는 에러 생성기(235)로 전송한다. 신드롬 비트 디코더는 이제 22개의 데이터 비트를 디코딩하고 이들을 데이터 정정 회로(234)로 전송한다. 정정 회로에서, 신드롬 비트는 도 6에 도시한 H-매트릭스와 부합하는 데이터 입력과 선택적으로 XOR되어, 데이터 필드 내의 어떤 단일 비트 에러도 에러를 정정하기 위해 반전된다.
에러 로직 블록(100)은 3개의 주요 구성요소(도시 생략), 즉 에러 카운터, 복수의 상태 레지스터를 포함하는 상태 레지스터 블록, 및 IIC 로직 블록으로 이루어져 있으며, 이들 모두는 공통 로직 회로를 통해 상호연결되어 있다. 이들 블록 모두는 물론 상호연결 로직 회로는 통상적인 것이며 당업자라면 알고 있는 즉시 입수가능한 회로이다.
보다 구체적으로 말하면, 에러 카운터는 SEC/DED ECC(90)으로부터 에러 입력(CE, UE 또는 패리티)을 수신할 때 증분되는 16-비트 카운터이다. 이 에러 카운터는 상태 레지스터가 IIC 버스 상으로 판독되고 있는 동안 조차도 (그의 풀 카운트에 도달할 때까지) 계속하여 에러를 카운트한다.
상태 레지스터 블록은 현재의 경우에 데이터 입력(D0-21) 신호, 메모리 콘트롤러(19)로부터 수신되는 검사 비트 신호(C0-5 및 패리티 입력)는 물론 메모리 모듈(20)로부터의 신호(FCC/패리티 모드, SA0-2), 에러 카운트, 및 SEC/DED ECC(90)에 의해 계산되는 신드롬 비트(S0-5)에 관한 정보를 포함하는 9개의 8비트 레지스 터 세트(0-8)를 포함한다.
IIC 로직 블록은 "IIC Bus Specification Version 2.1 January 2000 Standard(IIC 버스 규격 버전 2.1 2000년 1월 표준)"를 지원하는 데 필요한 로직으로 이루어져 있다. 이 경우에, 레지스터는 IIC 슬레이브이고, 이 때 레지스터는 DIMM 어드레스 입력 범위 소스(SA0, SA1, SA2)(78a, 78b, 78c)에 의해 어드레싱되고 몇개의 IIC 버스 명령 - 리셋, 9개의 상태 레지스터로부터의 판독, 및 테스트 모드 - 에 응답한다.
상기 기술한 에러 카운터, 상태 레지스터 블록 및 IIC 로직 블록을 상호연결하는 기타의 로직 회로는 외부 리셋 신호(/RST) 소스(37) 또는 내부 전원-온 리셋으로부터 에러 카운터 및 9개의 상태 레지스터를 리셋시키고 또 IIC 버스 판독이 발생할 때 IIC 로직이 IIC 버스 상으로 송출하는 9개의 상태 레지스터 및 로직(일련의 쉐도우 레지스터를 포함함)의 내용을 로드하도록 설계된 로직 회로를, 이러한 에러가 발생하는 경우 정정가능 에러(CE) 및 정정불가능 에러(UE) 라인을 구동하는 어떤 제어 로직과 함께 포함하고 있다.
에러 버스는 판독될 수 있는(또 IIC 버스를 통해 리셋될 수 있는) 9개의 레지스터를 포함하며 또 에러 타입(정정가능, 정정불가능 또는 패리티 에러), 에러 카운트 및 메모리 카드 위치 등의 부가의 에러 정보가 있는지 (별도의 SPD EEPROM에 의해서도 공유되는 SA0-2 주소 핀을 통해) 디바이스에 질문을 할 수 있게 해준다. CS(활성 로우) 및 신드롬 비트와 연관되어 있는 레지스터에 의해 수신되는 신호(주소/명령, 제어 신호, 검사 비트, 패리티 비트) 등의 다른 정보도 또한 진단에 이용가능하며, 따라서 고장의 경우에 28개의 입력 신호(CS 게이팅되는 것 22개 + 6개의 검사 비트) 중 어느 것이 고장났는지를 판정하기 위해 이들이 디코딩될 수 있다. 이들 레지스터는 첫번째 고장에 관한 정보를 포함하며, 에러 카운터는 리셋되거나 풀 카운트(64K)에 도달할 때까지 계속하여 증분하게 된다. 모든 레지스터는 IIC 버스 상에 에러 버스 리셋(Reset Error Bus) 명령을 기록함으로써 리셋될 수 있다.
바이트 0: 상태 레지스터는 에러의 타입, 모드 및 DIMM의 주소(DIMM SPD 주소와 동일함)를 판정하기 위해 판독될 수 있는 일반적인 상태 비트 레지스터이다.
바이트 0: 상태 레지스터
비트 7 비트 6 비트 5 비트 4 비트 3 비트 2 비트 1 비트 0
RFU DIMM DIMM DIMM 모드 패리티 ECC ECC
주소 주소 주소 1=ECC 에러 에러 에러
0 SA2 SA1 SA0 0=Pty 1=PERR 1=UE 1=CE
바이트 1 및 2: 에러 카운터
16 비트 에러 카운터는 임의의 에러(CE, UE 또는 패리티 에러)에 기초하여 최대 64K(FFFF hex)개의 에러를 카운트한다. 바이트 1은 에러 카운터의 LSB이고 바이트 2는 에러 카운터의 USB이다. 16-비트 카운터가 모두 1(all ones)일 때까지 카운트하였으면, 에러 버스가 리셋될 때까지 모두 1인 상태로 있게 된다. 에러 카운터 레지스터는 IIC 판독 동작 동안 증분되지 않으며 에러가 발생하는 경우 계속하여 에러를 카운트한다.
바이트 1: (LSB)
비트 7 비트 6 비트 5 비트 4 비트 3 비트 2 비트 1 비트 0
E7 E6 E5 E4 E3 E2 E1 E0
바이트 2: (MSB)
비트 7 비트 6 비트 5 비트 4 비트 3 비트 2 비트 1 비트 0
E15 E14 E13 E12 E11 E10 E9 E8
바이트 3-7: 데이터 레지스터
바이트 3-7은 첫번째 고장 시에 수신된 주소 및 명령 + 검사 비트 및 패리티 비트의 28개 신호 전부의 극성을 나타낸다.
바이트 3: 데이터 레지스터 A(D0-7)
비트 7 비트 6 비트 5 비트 4 비트 3 비트 2 비트 1 비트 0
D7 D6 D5 D4 D3 D2 D1 D0
바이트 4: 데이터 레지스터 B(D8-15)
비트 7 비트 6 비트 5 비트 4 비트 3 비트 2 비트 1 비트 0
D15 D14 D13 D12 D11 D10 D9 D8
바이트 5: 데이터 레지스터 C(D16-21, CS0-1)
비트 7 비트 6 비트 5 비트 4 비트 3 비트 2 비트 1 비트 0
CS1 CS0 D21 D20 D19 D18 D17 D16
바이트 6: 데이터 레지스터 D(CKE0-1, ODT0-1)
비트 7 비트 6 비트 5 비트 4 비트 3 비트 2 비트 1 비트 0
RFU RFU RFU RFU ODT1 ODT0 CKE1 CKE0
0 0 0 0
바이트 7: 검사 비트(C0-5) 및 패리티 레지스터
비트 7 비트 6 비트 5 비트 4 비트 3 비트 2 비트 1 비트 0
RFU RFU 검사 검사 검사 검사 검사 검사
비트 비트 비트 비트 비트 비트
0 0 5 4 3 2 1 0/패리티 입력
바이트 8: 신드롬 레지스터
바이트 8은 첫번째 에러와 연관된 신드롬 비트를 나타낸다. 이들은 22개의 CS-게이팅된 신호 또는 6개의 검사 비트 중 어느 것이 고장을 야기했는지를 판정하기 위해 디코딩될 수 있다. 바이트 3-7은 고장 시의 모든 입력 신호의 극성을 나타낸다.
도 8은 본 발명에서 사용되는 타이밍도를 나타낸 것이다.
바이트 8: 신드롬 비트(0-5) 레지스터
비트 7 비트 6 비트 5 비트 4 비트 3 비트 2 비트 1 비트 0
RFU RFU 신드롬 신드롬 신드롬 신드롬 신드롬 신드롬
0 0 비트 5 비트 4 비트 3 비트 2 비트 1 비트 0
당업자가 이 에러 로직 블록(100)을 설계하는 데 필요로 하는 모든 정보가 도 6에 도시된 H-매트릭스에 포함되어 있으며, 이 때 D0 내지 D21은 데이터 비트를 말하고, C0 내지 C5는 검사 비트를 말하며, S0 내지 S5는 신드롬 비트를 말한다.
서버에 설치된 모듈이 적절히 주소 및 제어 버스 무결성을 모니터링, 주소 및 제어 버스 상의 에러를 정정, 에러를 보고 및 에러를 로그 및 카운트할 수 있는지를 검출하기 위해, DIMM이 전술한 바이트 0를 포함하는 한 바이트의 데이터를 제공할 수 있도록 DIMM 에러 버스가 업계 IIC 프로토콜 및 SA 0-1비트를 사용하여 기능하고 정확히 액세스될 필요가 있다. 이것은 바이트 0의 비트 4, 5 및 6 상으로 SA 0-1 비트를 에코백하고 또 비트 3(ECC 플래그 비트)을 "1", 즉 하이 레벨에 있도록 함으로써 달성된다. 이것은 독자적인 서명인 것으로 판명되었다. 일치하지 않는 경우, 모듈은 주소 및 제어 버스 무결성을 모니터링, 주소 및 제어 버스 상의 에러를 정정, 에러를 보고 또는 검출된 에러를 로그 및 카운트하는 것을 할 수 없다.
본 발명에서의 패리티 에러 보고는 패리티 신호를 이 신호가 적용되는 주소 및 명령보다 한 사이클 후에 전달하고 또 에러가 검출되는 경우 메모리 인터페이스 칩으로부터 DRAM으로 주소 및 명령 비트가 구동되고 나서 2 클럭 후에 에러 라인을 로우, 즉 "0"으로 구동되는 함으로써 달성된다. 에러 라인을 단지 2 클럭 사이클 동안만 로우에 유지한 후에, 드라이버는 디스에이블되고 출력은 비구동 상태(하이 임피던스)로 되돌아가도록 허용될 수 있으며, 따라서 이 라인이 다수의 모듈에 의해 공유될 수 있게 된다.
본 발명은 또한 ECC 회로에 포함되지 않는 메모리 모듈 상에서의 신호에 대해 그 신호가 1 또는 2 클럭 사이클 내에 선택적으로 재구동될 수 있도록 전파 지연을 조정하는 수단 및 방법을 제공한다. 이 결과 모듈 동작 속도의 상당한 증가 가 얻어진다.
게다가, 메모리 모듈을 패리티 모드에서 동작시킴으로써, 미사용 ECC 검사 비트 입력이 로우 레벨, 즉 "0"에 유지될 수 있으며, 따라서 이들 입력이 기지의 휴지 상태(quiescent state)에 있도록 보장해준다.
마지막으로, 본 발명의 모듈은 /ECC 모드 제어 핀을 하이 레벨, 즉 "1"로 설정하여 지연 경로로부터 2차 레지스터(포스트-ECC)를 효과적으로 제거함으로써 종래의 비-ECC 보호된 모듈인 것처럼 동작될 수 있다.
요약하면, 본 발명은 메인 메모리 모듈 상에서 사용하기 위한 것인 개선된 기능의 28비트 1:2 레지스터이다. 본 발명의 레지스터는 단일 비트 에러를 정정하고 이들 에러의 존재에 상관없이 연속적인 메모리 동작을 가능하게 해주기 위한 ECC 로직을 부가하고 있다. 시스템이 디바이스에 질문을 하여 에러 조건을 판정할 수 있게 해주는 에러 보고 회로와 함께 패리티 동작 모드도 제공된다.
본 발명은 또한 주요 입력(/CS0, /CS1, CS 게이트 인에이블)의 CS 게이팅을 제공한다. 디바이스 전력을 감소시키기 위한 수단으로서, 레지스터의 내부 래치는 클럭의 상승 에지에서 CS 입력 중 하나 또는 둘다가 활성 로우(active low)일 때(및 CS 게이트 인에이블이 하이에 연결되어 있을 때)만 갱신된다. 이 기능과 연관된 22개의 CS-게이팅되는 신호는 주소(addr 0:15, BA 0:2)를 포함한다. RAS, CAS, WE - 나머지 신호(CS, CKE, ODT)와 함께 -는 이들 신호가 CS에 상관없기 때문에 모든 클럭의 상승 에지에서 연속하여 재구동된다. CS 게이팅 기능은 CS 게이트 인에이블 입력을 로우에 연결함으로써 디스에이블될 수 있으며, 그에 따라 모든 내부 래치가 클럭의 모든 상승 에지에서 갱신될 수 있게 해준다.
게이팅되지 않는 입력(/Delay CKE-ODT)에 대한 프로그램가능한 지연도 또한 제공된다. CKE 및 ODT(DRAM 신호)와 연관되어 있는 핀의 경우, 입력은 칩 셀렉트(CS) 신호의 상태에 상관없이 CLK의 각각의 상승 에지에서 래치되고 재구동된다. 그렇지만, 어떤 콘트롤러는 이들 신호 대 CS, Addr, RAS, CAS 및 WE에 대한 지연 시간에 관하여 제한된 유연성을 갖게 설계될 수 있기 때문에, 지연 블록은 에러 정정 코드가 인에이블될 때 1 클럭만큼 오프셋되는 타이밍 관계를 재정렬하도록 선택될 수 있다.
또한, CS에 의해 게이팅되는 모든 입력에 대해, 온-칩 SEC/DED ECC 로직은 인에이블되고 CHK0/패리티_입력 상으로 수신되는 신호는 프로그래밍 핀(/ECC 모드 로우)을 통해 검사 비트 O으로서 수신된다. 이 ECC 로직은 28개 입력(22개의 CS 게이팅된 입력 및 6개의 검사 비트)에 걸쳐 동작하고 22개의 CS 게이팅된 입력 상에 존재하는 모든 단일 비트 에러를 정정한다. /Error(CE)가 2 클럭 동안 로우로 구동되며, 에러가 카운트되고 28개 입력에 대한 에러 버스 레지스터에 래치된다. 임의의 더블 비트 에러(는 물론 정정가능하지 않는 많은 다른 에러)도 역시 검출되고, /Error(UE) 에러 라인(2 클럭 동안 로우로 구동됨) 상으로 보고되고 에러 버스 레지스터에 있게 된다. CS0-1이 ECC 로직 내에 포함되어 있지 않지만, CS 출력 신호의 전파 지연은 ECC 로직 내에 포함된 신호들을 추적하게 된다(1 부가 클럭의 지연 시간).
상기 ECC 모드 이외에, 동일한 22개의 CS 게이팅된 신호는 패리티 모드(/ECC 모드 하이)에서 동작될 수 있으며, 그에 따라 CHK0/패리티 입력 상으로 수신된 신호가 CS 게이팅된 데이터 입력보다 한 클럭 나중에 패리티로서 레지스터로 수신된다. 이어서, 수신된 패리티 비트는 정보가 오염되지 않았음을 검증하기 위해 레지스터 패리티 로직에 의해 이들 동일한 입력에 걸쳐 계산된 패리티와 비교된다. 22개의 CS 게이팅된 신호는 첫번째 클럭에서 래치되고 재구동되며, 어떤 에러라도 /Error(UE) 라인(2 클럭 동안 로우로 구동됨)을 통해 2 클럭 펄스 나중에 보고되고 에러 버스 레지스터에 있게 된다. 이 모드에서는 어떤 에러 정정도 완료되지 않는다. 패리티의 규약은 홀수 패리티(데이터 및 패리티 입력에 걸쳐 1의 개수가 홀수이면 유효 패리티임)이다.
/RST 핀은 모든 내부 래치(에러 레지스터를 포함함)를 클리어하는 데 사용되고, 모든 출력은 하이로 구동될 에러 라인을 제외하고는 신속하게 로우로 구동된다.
디바이스 동작의 외부 모니터링을 가능하게 해주기 위해 본 발명의 에러 보고 회로가 포함되어 있다. 다수의 모듈이 유효 명령(/CS = 로우) 사이클 동안에 발생한 에러를 보고하는 데 공통 신호 핀을 공유할 수 있게 해주기 위해 2개의 개방-드레인 출력이 이용가능하다(재구동된 신호와 부합함). 이들 2개의 출력은 메모리 콘트롤러 시간(memory controller time)이 에러를 감지할 수 있게 해주기 위해 2 클럭 동안 로우로 구동된다. /Error(CE)는 정정가능 에러가 발생했고 ECC 로직에 의해 정정되었음을 나타낸다. /Error(UE)는 정정불가능 에러가 발생했고 선택된 모드에 따라 정정불가능 ECC 에러 또는 패리티 에러임을 나타낸다. 유의할 점은 UE의 타이밍이 패리티 모드 대 ECC 모드에서 서로 다르다는 것이다.
게다가, [별도의 SPD EEPROM에 의해서도 공유되는 SAO-2 주소 핀을 통해] 에러 타입(정정 가능, 정정 불가능 또는 패리티 에러), 에러 카운트 및 메모리 카드 위치 등의 부가의 에러 정보가 있는지 디바이스에 질문을 할 수 있게 해주기 위해 에러 버스(IIC 버스를 통해 판독 및 리셋될 수 있는 상기한 9개의 레지스터)가 이용가능하다. CS가 활성 로우일 때 레지스터에 의해 수신된 신호(주소/명령, 제어 신호, 검사 비트, 패리티 비트) 및 신드롬 비트 등의 진단을 위해 다른 정보도 역시 이용가능하며, 따라서 28개 입력 신호(CS-게이팅된 22개 + 6개의 검사 비트) 중 어느 것이 고장났는지를 판정하기 위해 이들이 디코딩될 수 있다. 이들 레지스터는 첫번째 고장에 관한 정보를 포함하며, 에러 카운터는 카운터가 리셋되거나 풀 카운트(full count)(64K)에 도달할 때까지 계속하여 증분된다. 모든 레지스터는 IIC 버스 상에 에러 버스 리셋(Reset Error Bus) 명령을 기록함으로써 리셋될 수 있다.
이상으로 본 발명의 양호한 실시예에 대한 설명을 마무리한다. 본 명세서에 기술된 본 발명의 범위를 벗어나지 않고 상기의 구성에 여러 변경이 행해질 수 있기 때문에, 상기 설명에 포함되고 첨부 도면에 도시된 모든 주제가 제한적 의미가 아닌 예시적인 것으로 해석되어야 한다. 따라서, 당업자라면 다른 대안 및 수정도 이하의 청구항들에 개시된 본 발명의 정신 및 범위를 벗어나지 않는 범위에 있음을 분명히 알 것이다.
도 1은 일반적인 서버 메모리 구성의 블록도,
도 2는 본 발명의 개선된 서버 메모리 구성의 블록도,
도 3a 및 도 3b는 각각 본 발명의 276개의 핀 듀얼 인라인 메모리 모듈(DIMM)의 전면 및 이면에 대한 평면도,
도 4a 및 도 4b는 도 3a의 ECC/패리티 레지스터의 개략도,
도 5는 도 4b의 단일 에러 정정/더블 에러 검출 에러 정정 코드(single error correction/double error detection error correction code)(SEC/DED ECC) 회로의 블록도,
도 6은 도 3의 모듈을 위해 선택된 바람직한 ECC 코드를 H-매트릭스 형태로 도시한 도면,
도 7a, 도 7b 및 도 7c는 도 3a 및 도 3b의 DIMM에 대해 지정된 콘택트 또는 핀 연결을 도시한 도면,
도 8은 본 발명에서 사용되는 타이밍도를 도시한 도면.

Claims (10)

  1. 메모리 모듈용 레지스터에 있어서,
    하나 또는 그 이상의 주소, 명령 및 제어 데이터를 수신하기 위한 입력들;
    상기의 하나 또는 그 이상의 주소 및 명령 데이터를 하나 또는 그 이상의 메모리 장치로 재구동(re-driving)하기 위한 출력들-상기 출력들은 각각의 입력에 대하여 둘 또는 그 이상의 출력을 갖는 재구동(re-driving)된 데이타의 적어도 일부를 갖는다;
    상기 레지스터에 의하여 재구동(re-driving)된 상기의 하나 또는 그 이상의 주소 및 명령 데이터의 적어도 하나의 서브셋에 작동하는 프로그램 가능한 지연(delay); 및
    하나 또는 그 이상의 입력를 통하여 수신된 데이터의 적어도 일부분을 래칭(latching)시키기 위한 하나 또는 그 이상의 내부 래치를 포함하는 레지스터.
  2. 제1항에 있어서,
    상기 주소, 명령 및 제어 데이터 입력과 교신하는 28비트 1:2 레지스터 세그먼트와,
    에러들을 보고하고, 단일 비트 에러들을 정정하여 상기 단일 비트 에러들의 존재와 상관없이 연속적인 메모리 동작을 가능하게 하기 위한 에러 정정 코드 회로 및 에러 로직 회로와,
    복수의 입력 멀티플렉서, 복수의 1차 래치, 복수의 2차 멀티플렉서 및 복수의 2차 래치를 더 포함하되,
    상기 레지스터 세크먼트는 상기 하나 또는 그 이상의 제어 데이터 입력을 통하여 검사 비트 버스에 연결되어 있는 제1 차동 수신기 세트, 상기 주소 및 제어 데이터 입력을 통하여 데이터 라인 버스에 연결되어 있는 제2 차동 수신기 제트 및 복수의 입력 차동 비트 수신기, 그리고 래치 선택 입력 차동 수신기 - 상기 차동 수신기 각각은 2개의 입력 및 하나의 출력을 가짐 - 을 갖고,
    상기 제1 차동 수신기 세트, 상기 제2 차동 수신기 세트 및 상기 복수의 입력 차동 비트 수신기 중 각 차동 수신기의 제1 입력은 기준 전압원에 연결되어 있고, 상기 각 차동 수신기의 제2 입력은 상기 검사 비트 버스 및 상기 데이터 라인 버스로부터의 대응되는 입력에 연결되며,
    상기 제1 세트에 속한 각 수신기는 상기 검사 비트 라인 세트의 대응되는 검사 비트 라인에 각각 연결된 입력과, 해당 검사 비트 입력 멀티플렉서 및 해당 입력 래치를 통해 단일 비트 에러 정정/더블 비트 에러 검출 회로에 연결된 각각의 출력을 갖고,
    상기 제2 세트에 속한 각 수신기는 상기 데이터 라인 세트의 대응되는 데이터 라인에 각각 연결된 입력과, 해당 데이터 1차 멀티플렉서 및 해당 1차 래치, 단일 비트 에러 정정/더블 비트 에러 검출 회로, 해당 2차 멀티플렉서 및 2차 래치를 통해 출력 라인에 연결된 출력 - 상기 하나 또는 그 이상의 주소 및 명령 데이터 출력을 경유함 - 을 가지며,
    제1 입력 차동 수신기는 검사 비트 0 신호 라인에 연결된 입력과, 1차 멀티플렉서 및 1차 래치를 통해 단일 비트 에러 정정/더블 비트 에러 검출 회로에 연결된 출력을 갖고,
    제1 및 제3 입력 차동 수신기는 칩 셀렉트 라인 /CS0 및 /CS1에 각각 연결된 제2 입력을 가지며, 한 쌍의 1차 래치의 제1 입력, 입력 셀렉트 NAND 게이트의 제1 및 제2 입력에 각각 연결된 출력을 또한 가지며,
    상기 NAND 게이트의 출력은 상기 1차 멀티플렉서의 셀렉션 입력(selection input)에 연결되고,
    제4 차동 수신기는 제1 클럭 인에이블 신호 소스(CKE0)에 연결된 입력과 해당 1차 래치에 연결된 출력을 가지며,
    제5 차동 수신기는 제2 클럭 인에이블 신호 소스(CKE1)에 연결된 입력 및 해당 1차 래치에 연결된 출력을 갖고,
    제6 수신기는 제1 온 다이 종단(On Die Termination) 라인 신호 라인(ODT0)에 연결된 입력 및 해당 1차 래치에 연결된 출력을 가지며,
    제7 수신기는 제2 온 다이 종단(On Die Termination) 라인 신호 라인(ODT1)에 연결된 입력 및 해당 1차 래치에 연결된 출력을 갖고,
    리셋(/RST) 신호 라인에 연결된 입력 및 1차 및 2차 래치 모두의 리셋 입력으로의 출력을 갖는 수신기
    를 더 포함하는 레지스터.
  3. 제1항에 있어서, 상기 레지스터는,
    제1 측면 및 제2 측면을 갖고, 149mm 내지 153 mm의 길이를 가지며, 상기 길이보다 작은 폭을 갖는 제1 및 제2 단부(end)를 갖는 직사각형 인쇄 회로 기판과,
    상기 기판의 길이를 연장시키는 상기 기판의 제1 모서리(edge)를 따라 뻗어 있는 상기 제1 측면 상의 제1 복수의 커넥터 위치(connector location)와,
    상기 기판의 상기 제1 모서리 상에 뻗어 있는 상기 제2 측면 상의 제2 복수의 커넥터 위치와,
    상기 제1 모서리 상에 중심이 위치하고 상기 기판의 상기 제1 단부로부터 82mm 내지 86mm에 위치하며 상기 기판의 상기 제2 단부로부터 66mm 내지 77mm에 위치하는 위치 확인 키(locating key)를 포함하는 듀얼 인라인 메모리 모듈(DIMM)상에 위치하는 레지스터.
  4. 제1항에 있어서,
    에러 검출 회로를 더 포함하는 레지스터.
  5. 제1항에 있어서,
    상기 레지스터에 의해 수신되는 상기 하나 또는 그 이상의 주소 및 명령 데이터에서 단일 비트 에러를 수정하는 위한 에러 정정 회로를 더 포함하는 레지스터.
  6. 제1항에 있어서,
    하나 또는 그 이상의 에러 버스 및 에러 출력 라인을 이용하여, 에러를 보고하는 회로를 더 포함하는 레지스터.
  7. 제1항에 있어서,
    판독 및 리셋 될 수 있는 하나 또는 그 이상의 상태 레지스터를 더 포함하는 레지스터.
  8. 제1항에 있어서,
    패리티 검사 회로를 더 포함하는 레지스터.
  9. 제1항에 있어서,
    적어도 하나의 칩 셀렉트가 활성화되었을 때, 상기 입력의 적어도 일부의 재구동을 활성화함으로써, 소모 전력(Power)을 감소시키는 CS 게이트 회로를 더 포함하는 레지스터.
  10. 제1항에 있어서,
    상기 레지스터는 고장 방지형 시스템에서 작동하며, 상기 레지스터에 의해 수신되는 하나 또는 그 이상의 주소 및 명령 데이터의 고장을 인식하는 하나 또는 그 이상의 작동 모드를 포함하는 레지스터.
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