TWI309471B - A method of manufacturing a semiconductor device and a semiconductor device - Google Patents

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Description

1309471 案號 93113285 曰 修正 五、發明說明（1) 【發明所屬之技術領域】 本發明係有關於一種製造半導體裝置的方法，且特別 是有關於一種製造具有電晶體的半導體裝置，該電晶體具 有不同厚度之閘極絕緣薄膜。 【先前技術】 習知半導體裝置具有各種電晶體，且該電晶體具有不 同厚度的閘極絕緣薄膜，且形成於一共同基底上，以做為 半導體記憶體以及周邊電路。 習知製造半導體裝置的方法通常使用一氮氧化製程以 得到一較薄的電晶體之閘極絕緣薄膜。氮是主要引導入該 較薄閘極絕緣薄膜之元素。缺少或是少量的氮引導入其他 電晶體之較厚薄膜電晶體。 一般說來，習知當閘極氧化薄膜的厚度約等於或大於 7mn，並不需要氮氧化程序。這是因為當閘極氧化薄膜之 厚度等於或大於7nm時，並不會出現漏電流或硼穿透的問 題。並且，當閘極氧化薄膜的厚度約等於或大於5nm，氮 氧化製程會造成閘極氧化薄膜之可靠度惡化，所以不需要 氮氧化製程。 然而，根據小型化的需求、實施薄化的設計以及半導 體裝置近來節省電源消耗，該電晶體的閘極氧化薄膜有薄 化之趨勢。因此，氮氧化製程趨於重要，以抑制漏電流並 且改善電晶體的操作特性。所以，製造一包含多個半導體 裝置
2130-6334-PFl(N2).ptc 第6頁 1309471 五、發明說明（2) 【發明内容】 綜合上述，本發明之 電晶體的半導體裝置，該 薄膜。 本發明揭不一種半導 化私序’氧化程序係用以 數乳化薄膜。本發明之半 首先’實施一氧化薄膜形 以形成基底之各氧化薄膜 氧化程序係用以形成一氮 為使本發明之上述目 下文特舉較佳實施例，並 下： 修正 目的之一在於提供一種製造具有 電晶體具有不同厚度之閘極絕緣 體裂置的製造方法’包括複數氧 於一基底形成具有不同厚度之複 導體裝置的製造方法方法^括： 成程序，氧化薄膜形成程序係用 。接著，實施一氮氧化程序，氮 化層於各該氧化薄膜表面。 的、特徵和優點能更明顯易懂， 配合所附圖式，作詳細說明如 【實施方式】 請參照第1A圖至第1F圖，描述製造一相關半導體裝 的方法，該半導體裝置具有電晶體，而電晶體含有不同~尸 度之閘極絕緣薄膜。此製程被揭露在公開之審查中日本= 利第 20 0 0-2 1 625 7 號。 +
首先’如第1Α圖所示，提供—矽基底1〇ι，並且局部 氧化石夕（Local Oxidation of Silic〇n ; LOCOS)氧化薄腺 102形成於矽基底101。該LOCOS氧化薄膜i〇2定義裝置形成 區域’包括高電位與低電位系統電晶體形成區域A —丨丨與A、 12以及隔離該些區域。 '
案號 93113285 1309471
五、發明說明（3) 1Π1 :著’如第1B圖所示，於含氧氣氛103中對該矽基底 麻〗 ·，，、匙衣私該第一熱處理製程使該矽基 底之暴感表面氧化，因此，—石々氧 矽基底101。 矽虱化薄膜104形成於該 车絲！著，如第lc圖所示’在一光阻105形成於該高電位 所構成的A_u區域之後，該低電位系統電晶體 2成的A -1 2區域之石夕氧化薄膜！ 〇 4被藉由—濕
，以暴露該石夕基底i。卜接著，抗1〇5完全被= N電位系統電晶體所構成的A _ 1 1區域移除。 D 2下來，如第1D圖所示’ #由離子佈植機（未圖示)佈 108:子二6=llm_12區域中。結果，-石夕氮化薄膜 108—形成於該低電位系統電晶體所構成的^2，而一氮化 •^虱化薄膜1 07形成於該高電位系統電晶體所構成的八一 11 ° 接著，如第1E圖所示，在含氧氣氛1〇9下實施一 ,處理製程於該矽基底101，因此，一厚閘極氧化薄膜ιι〇 與一薄閘極氧化薄膜Π1分別形成於A_u與心12區域中。 然後，如第1F圖所示，沉積一多晶石夕薄膜112於該矽 基底ι〇1之具有該厚閘極氧化薄膜11〇與該薄閘極 111的上表面。 —接著，圖案化該多晶矽薄膜u 2成一預定圖案。接 著，形成閘極電極與汲極/源極區域於該半導體基底〗〇 i表 面，以形成一半導體裝置。因此，便完成該半導體裝置包 括兩種具有不同厚度之電晶體。
2130-6334-PFl(N2).ptc ^ 8頁 案號931132沾 1309471 修正
五、發明說明（4) 另一種製造一相關半導體裝置之方法請 第2F圖。此-方法被揭露在公開之審查 “第2A圖至 200 1 -5 3242 ° ^ ^ 首先’ #第2八圖所示，提供一石夕基底2(n，並且以 槽隔離法形成裝置隔離層2〇2於該基底2〇1中。兮 層2〇2定義出、A_22與A_23區域。該裝置區域^21'離 A-2 2與A-23分別用來作為核心區域、SRAM區域以及一周邊 I /0區域。並且，實施其他所需之製程，例如針對具有元 件隔離層202之矽基底201實施一離子佈植。 接著，如第2B圖所示，藉由熱氧化方法且使用氧氣提 供至該矽基底201以形成複數氧化薄膜2〇3於該裝置之八一 21、A-22與A-23區域。每一氧化薄膜203之厚度例如為 4.5nm 〇 如第2C圖所示’只在週邊〇/1區域A-23和其鄰近區域 覆盍上一光阻204之後’該A-21核心區域與該A-22區域之 SRAM的氧化薄膜20 3被藉由蝕刻方式移除。接著，該阻抗 204完全自週邊I/0A-23區域與鄰近區域被移除。 接著，實施第一氮氧化程序以於裝置之A-21與A-22區 域形成氧化氮薄膜205。因此，形成一雙層薄膜2〇6於該裝 置之A-23區域，該雙層薄膜206包括一氧化薄膜與一氧化 氮薄膜。每一該氧化氮薄膜205大約具有1.6nm，而該雙層 薄膜2G6的厚度大約為4. 8nm。 接著，如第2E圖所示，在裝置A-21與A-23區域覆蓋住 光阻207之後，該裝置之A-22區域的氧化氮薄膜205藉由蝕
2130-6334-PFl(N2).ptc
1309471 案號 93113285 干 五、發明說明（5) 刻方式移除。接著，該光阻207完全自該裝置之A-21與A-2 3區域被移除。 接著，對具有氧化氮薄膜20 5之該矽基底2 01實施一第 二氧化氮程序於該裝置之A-21區域以及該裝置之A-23區域 之該雙層薄膜206。該第二氮氧化程序使用之原料氣體， 其氮氣密度低於該第二氮氧化程序使用之原料氣體。據 此’如第2F圖所示，一氧氮薄膜2〇8、具有氮密度低於該 氧氮薄膜208之一氧氮薄膜2 〇9以及分別形成於該核心區域 A-21、該SRAM區域A-22以及該週邊I/O區域A_23之一雙層 薄膜210。舉例來說，該薄膜2〇8、2〇9與21()之厚度可分別 大約為2. Onm或是2· 5nm或是5. 〇nm。該薄膜2〇8、2〇9與21〇 係用以作為電晶體之閘及絕緣薄膜。 佈植的相關方法’該氧化氮程序（例如氮離子 卿成之後。再者， 第三閘極絕緣薄膜2。8與2〇9 ::用二形成該第二與該 序係用以導入氮於该薄薄Μ t何比例下，該氮氧化程 可不夠充分地引導氧谁入兮s^ 據此，該相關方法 任-相關方法= =部分區4。並且， 的鄰近區域形成一氮層。藉由：：：：緣薄膜之間界面 裝置所欲形成的特性係難以藉由此方法達J出之該半導體 請參照第3A圖至第冗圖，將說 ：： 一實施例的半導體裝置製造方去 描述根據本發明之第 在第3A圖至第3F圖中，左侧顯 溽溥臈部分區域A-
1^·!, 2130-6334-PFl(N2).ptc 第10頁
1309471 ---案號 93113285 毛--^-戸正 "--— ---------------- 五、發明說明（6) 31 (或是一低電壓電晶體的形成區域），而右側顯示—厚薄 膜部分區域A-32(或是一高電壓電晶體形成區域）。雖然， 該薄薄膜部分區域A-31必須藉由一裝置隔離區域以與該厚 薄膜部分區域A- 32相隔離，然而該裝置隔離區域與本發明 無關且並沒有在本發明之圖示或說明書加以說明和解釋。 其他區域，例如：閘極、源極/汲極，與本發明也無關，同 樣地在本發明說明書與圖示中刪除。 接下來，將主要描述閘極氧化薄膜的形成以及氮氧化 該閘極氧化絕緣薄膜。其他已知的製程方法也可以依需长 適用於該半導體裝置的製造方法。 ’ 如同第3A圖所示，首先，提供一半導體基底（例如石夕 基底）301，並且藉由一第一氧化薄模形成程序形成—第— 閘極氧化薄膜30 2於該半導體基底301之表面乂各種可能: 製程皆可適用於該第一閘極氧化薄膜形成程序。舉例^ 明，使用垂直擴散設備以進行濕式、乾式或是鹵素氧^， 並且使用一片狀傳輸設備進行快速高溫氧化（『叩土 d thermal oxidation，RT0)、臨場蒸氣產生（in_situ steam generation，ISSG)或是水蒸氣產生（^七” v ^=atl〇n，WVG)，以及使用—電漿處理設備進行一電漿 底301 接進V針第對具Λ第一閉極氧化薄膜302之該半導體基 ί-第^ °結果，如㈣圖所示，形 氧化程序，藉由垂直擴散設乳化薄膜302。執行該氮 擴月文α又備或是一薄片供給設備以進行
2130-6334-PFl(N2).ptc 杜:— $ 1】頁 1309471 ---案號 93113285_车月 日 修正 五、發明說明（7) 一氧化氮（M0)、一氧化二氮（仏〇)或氨（NH3)處理。或是藉 由電漿處理設備進行一電漿氮化處理。' 該氧化氮或一氧化二氮處理傾向在該第一閘極氧化薄 膜302與該半導體基底3〇1介面附近區域以形成第一氮化層 303 °並且，該氨（NHj處理傾向於該第一閘極氧化薄膜3〇2 之上表面附近以及該第一閘極氧化薄膜3〇2與該半導體基 底301介面附近區域形成第一氮化層3〇3。更者’該電漿氮 化處理傾向於該第一閘極氧化薄膜3 〇2之上表面鄰近區域 形成該第一氮化層3 0 3。 接著，沉積一光阻於該第一閘極絕緣薄膜3 〇 2之上表 面以做為一蝕刻罩幕。接著，部分該光阻選擇性地藉由蝕 刻方式從該薄薄膜部分區域A_31移除，以留下部分於該厚 薄膜部分區域A- 32，如第3C圖所示。如此，形成於厚薄膜 部分區域A-32之該蝕刻罩幕304的光阻會保留下來。 、
接著’藉由稀釋或緩衝過之氫氟酸或是一乾蝕刻方法 以移除該薄薄膜部分區域A-31之該第一閘極氧化薄膜〆
302。結果，該第一氮化層3〇3被區分成該薄薄膜部分區越 A-31之一第二氮化層3 0 3 A以及該厚薄膜部分區域八_32之一 第三^化層3 0 3B。接著，完全移除該蝕刻罩幕3〇4以暴露 該厚薄膜部分區域A-32之該第一氧化薄膜3〇2，如第3]) 所示。 ° _ 接下來’實施-第二氧化薄膜形成程序於第⑽圖 導體基底301，該第二氧化薄膜形成程序可盥該第一氧化 薄膜形成程序相同或不同。結果，如第3E圖^示，形成_
2130-6334-PFl(N2).ptc 第12頁 1309471 -一案號一~纽13285 车 月 日_ 格市. 五、發明說明（8) ~ ~ '~~ --- ，二閑極氧化薄膜3 0 5A於該薄薄膜部分區域A-31之該第二 氣化層3 03A表面。同時，形成一第三閘極氧化薄膜3〇5B (包括該第一氧化薄膜3〇2)於該厚薄膜部分區域A_32。
^ 於此’當上述氧化薄膜形成方法使用除了〗SSG與電漿 氧，以外而進行該第二氧化薄膜形成程序，隨著該第三閘 極氧化薄膜3 0 5B厚度的增加，該第三氮化層3〇 3B(分佈在 該基底301與該第三閘極氧化薄膜3〇5B之界面附近）遷移至 該第二間極氧化薄膜3 0 5 B的内部。相反地，當使用ISS G或 電漿氧化以進行該第二氧化薄膜形成程序，該第三氮化層 303B殘留在該基底3〇1與該第三閘極氧化薄膜3〇5B(以及/
或302)之間界面的鄰近區域。這是因為該ISSG與該電漿氧 化係激烈的氧化方法並且甚至在該氮化薄膜發生氧化反 應。藉由該ISSG與該電漿氧化之一，該氧化反應進一步在 該氮化層表面’較先於在該氧化層與該基底之界面。因 此’該IS S G與該電漿氧化可執行額外氧化反應，但不會在 一氧化層與一基底之間的界面處失去氮化輪廓的形狀。換 句話說’藉由先前製程該ISSG與該電漿氧化大體上可以保 持氮化輪廓。因此，對於製造一在該氧化薄膜與該基底之 間界面處具有重要電性特性之半導體裝置程序而言，該 IS S G與該電漿氧化係非常有用的。 接著，一第二氧化程序，該第二氧化程序相似或不同 於該第一氮氧化程序，對具有該第二與該第三閘極氧化薄 膜305A，305B之該半導體基底3〇1實施該第二氧化程序。 因此，如苐3F圖所示，分別形成第四與第五氮化層3〇6A，
2130-6334-PFl(N2).pt 第13頁 1309471 _案號 93113285 Λ.月 修正 曰 五、發明說明（9) 3 0 6Β於該薄薄膜部分區域Α_31與厚薄膜部分區域Α—32。在 氮層3J)6 A，3 0 6Β之氮元素的數量與分佈曲線與部分蝕刻該 閘極氧化薄膜3 0 5 A，3 0 5 B之蝕刻速率以及該第二氮氧化程 序之處理條件…等等有關。 舉例來說，第5圖顯示氮氧處理中改變氧化與氮化輪 廓，該氮氧處理如同該第二氮氧處理程序。由第5圖可以 了解二在氮層中的氮含量可被增加且很難改變氮層的位 置。造表示當藉由該第一氧氮化程序摻雜之氮元素氮元素 ，該第二氧化薄膜形成程序時錯失了 ，可能藉由該第二氧 氮化程序補充新的氮元素。 根據此貫施例’在該氮化薄膜（3 〇 6 A與3 0 6 B )具有足夠 氮元素可分別被形成於該薄薄膜部分區域卜31或該厚薄膜 部分區域A-32時，具有不同厚度之該氧化薄膜（3〇5A與 30 5B)可分別形成於該薄薄膜部分區域A_31或該厚薄膜部 分區域A_32。 例如，如果在形成如同該第二閘極氧化薄膜之厚度約 為3. Onm的氧化薄膜之後，以片狀輸入設備使用1〇〇% 2公 升（L)氧化氮（NO)以實施該第一氧化氮（N〇)處理在1〇5〇°c 下約30秒，約3-5%之氮密度被引入該氧化薄膜與該半導體 基底（該薄薄膜部分區域A-31或該厚薄膜部分區域a_32)之 間的界面處。 一般說來’如果該氧化薄膜之厚度大約為或是小於 5nm，藉由引入氮以減少該氧化薄臈的可靠度則不被考 慮。更者’因為上述該氧化薄膜之形成方法可以形成具有
Η 第14頁
I1M 2130-6334-PFl(N2).ptc 1309471 ------案號 93113285 年月日__條正___ 五、發明說明（1〇) 呵可靠度的氧化薄膜，所以欲藉由引入氮以減少該氧化薄 膜的可靠度之方法是很困難的。 根據此實施例，可以分別獨立控制引入該薄薄膜部分 區域A-31或該厚薄膜部分區域a-32之氮元素數量。例如， 引導氮含量進入該厚薄膜部分區域A-32，藉由該第二氧氮 化程序引入之氮含量可以被減少。相反地，引導氮含量進 入該厚薄膜部分區域A-3 2，藉由該第一氧氮化程序引入之 氮含量可以被減少。並且，藉由改變該氧氮化程序、氣體 壓力之處理時間以及（或）處理溫度，引入之氮含量可以被 控制。 如同上述’在此實施例中，因為形成於該薄薄膜部分 區域與該厚薄膜部分區域之該氮層中氮元素的含量可以被 調整’可以在薄膜膜部分區域A _ 3 1阻礙棚流失以及減少漏 電流’以及可以改善該氧化薄膜與位於該厚薄膜部分區域 A-32之該基底之間界面的特性。 請參考第6 A圖至第6 E圖，說明本發明之第二實施例。 在每一該些圖中，第一、第二以及第三區域A-61、A-62以 及A - 6 3係由左側至右側排列。 _ 首先，如同第一實施例，針對該半導體基底6 0 1實施 該第一氧化薄膜形成程序與該第一氧氮化程序。結果，如 ，6A圖所不，當一第一氮化層6〇 3形成在該第一閘極氧化 薄膜60 2中，一第一閘極氧化薄膜6〇2形 該半導體基底 601 〇 接著’藉由習知方法形成一第一光阻6 〇 4於該第三裝
1309471 ---案號 93113285 牟月曰__ 五、發明說明（11) 置區域A-63。藉由使用該第一光陴6 04，蝕刻該第一與該 弟二裝置_'區域A- 61、A.- 6 2之該第一閘極、氧化薄膜6 0 2，如 第6B圖所示。同時，該第一氮化層603被區分成在該第一
裴置區域A-61與該第二裝置區域a-62之一第二氮化層603A 以及在該第三裝置區域A-63之一第三氮化層A-63。 自該第三裝置區域A-63移除該第一光阻604之後，實 施該第二氧化薄膜形成程序與該第二氧氮化程序以於該第 —與第二裝置區域A-61、A-62以及該三裝置區域A-63之一 第三閘極氧化薄膜605B、一第五氮化層6 0 6B形成一第二閘
極氧化薄膜605A與一第四氮化層6〇6A，如同地6C圖所示。 接著，形成一第二光阻607於該第一與該第三裝置區 域A-63。藉由使用該光阻以蝕刻該第二裝置區域之該 ，二氧化薄膜60 5A。接著，該第二裝置區域A_62之該第四 氮化層606A轉變成一第六氮化薄膜6〇6c，如同第61)圖所 示 。 經過將該光阻707自該第一與該第三裝置區域A_6l、 一 62移除之|實施該第二氧化薄膜形成程序與該第三氧 虱化程序。接下來’如同第6E圖所示，分別形成第一、第
—與第三閘極氧化薄膜6〇8A、6〇8B以及6〇8c 二與第三裝置區域A —61、A-62、A 、 __ ^ , Λ ^ DZ A-63。並且，分別形成第 一以第二氮化層6〇9A、609β、609C於該第一、第 二與第三裝置區域A-61、a-62、A-63。 如同上述，根據此實施例，這三個閘極氧化薄膜之厚 又分別不相同。更者，各最終氮化層於該基裝底與該閘極
1309471 五、發明說明（12) 氧化薄膜之間 說，根據此實 裝置區域中製 氮含量之閘極 並且，應 化薄膜形成程 程序。 本發明適 同厚‘度閑極氧 雖然每個 薄膜，本發明 度的閑極氧化 請參照第 一半導體裝置 第3A圖至第3f 側顯示一薄薄 區 A - 7 2 。 案號 93113285 年 Μ
首先 如 實施一第一氧 702 〇 界面之 施例， 造三個 氧化薄 用於該 序，該 用於再 化薄膜 原始的 可用以 薄膜之 7Α圖至 之方法 圖不相 膜部分 第7 Α圖 化薄膜 摻雜氮元素的量 於該共同基底之 具有不同厚度輿 膜之原始裝置， 實施例之該方法 第二實施例之讀 共同基底上製造 之裝置。 裝置於基底上都 於基底上製造四 原始裝置 第7F圖，將描逃 。第7A圖至第 同。在第7 A圖至 區域A - 7 2，而左 也各不相同。換句話 該第―、第二與第三 在氮化層中含有不同 ，如電晶體。 y以被用來實施該氧 氣氮化程序與該蝕刻 四個或更多個具有不 有不相同厚度之氧化 個或更多具有不同厚 根據第三實施例製造 圖之裝置區域安排與 第7F圖之各圖中，右 側顯示一後薄膜部分 所示’提供一半導體基底701 ,並且 形成程序以形成—第一閘極氧化薄膜 基底70 Γ實施一/笛、一有°亥第一閘極氧化薄膜7〇2之該半導體 於該半導體氮化程序，以形成一第一氮化層703 域，如第7Β圖μ與'"第一閘極氧化薄臈702之間界面鄰近區 不。形成該第一氮化層7 〇 3，以致於相較
修正 案號 93113285 五、發明說明（13) 於第三實施例摻雜入大量氮含量。 ^ 形成一光阻704於該薄膜膜部分區域A-71之後，如同 ，7C圖所示，選擇性移除該後薄膜部分區域A_72之該第一 ，化薄膜702，如第7D圖所示。在此，將該第一氮化層7〇3 區分成一第二氮化層703A與一第三氮化層7〇3B。接著，自 該薄薄膜份區域A-71完全移除該光阻7〇4。 ^ 接著’針對—第二閘極氧化薄膜70 5A實施一第二氧化 芩膜形成程序，如同第7E圖所示。在此，該薄薄膜部分區 域A-71之該第一氧化薄膜7〇2轉變成一第三氧化薄膜 70M。該第三氧化薄膜了㈣稍厚於該第一氧化薄膜7〇2並 且薄於該第二閘極氧化薄膜7〇5A。因為大量氮元素的導 入，使得該半導體基底7()1之氧化速率減缓。 户接下來，實施一第二氮氧化程序以分別形成第四盥 五虱化層706A、70 76B於該厚薄膜部分區域A_72盘薄、 膜部分區域A-71，如第7?圖所示。 傅 如上所述，根據本實施例，具有不同厚 體基底之該薄與該厚薄膜部= 5八有充足氮元素之氮化層一此實施例形成。计一 ::該第二閘極氧化薄膜形成程序以及後裎士 ’ 形成之一單-層薄膜被分配為該厚薄膜部分區序所 膜部分區域需要高可靠度於該氧化薄膜'然μ厚薄 薄膜形成程序形成之一雙層薄膜彳被分配為該氧化 區域’該薄薄膜部分區域需要防止硼拽漏並且減ί犋部分 流，在氧化薄膜中具有較高可靠度。且减>> 属電 1309471
2130-6334-PFl(N2).ptc 第19頁 1309471 案號 93113285 年 月 曰 修正 圖式簡單說明 第1 A-1 F圖係簡示剖面圖，用以描述一關於製造半導 體裝置之方法，該半導體裝置包含具有不同厚度的閘極絕 緣薄膜之電晶體； 第2A-2F圖係簡示剖面圖，用以描述另一關於製造半 導體裝置之方法，該半導體裝置包含具有不同厚度的閘極 絕緣薄膜之電晶體； 第3A-3F圖係簡示剖面圖，用以描述根據本發明之一 較佳實施例之一關於製造半導體裝置之方法； 第4圖係顯示在使用ISSG或電漿氧化形成第二次氧化 薄膜程序之前與之後的氧化和氮化輪廓； 第5圖係顯示於形成第二次氮氧化程序之前與之後的 氧化和氮化輪廓； 第6 A圖至第6E圖係簡示剖面圖，用以描述根據本發明 之一第二較佳實施例之一關於製造半導體裝置之方法；以 及 第7A圖至第7F圖係簡示剖面圖，用以描述根據本發明 之一第三較佳實施例之一關於製造半導體裝置之方法。 符號說明】 1 0卜矽基底； 1 0 2〜氧化薄膜； A _ 11 ~局電位糸統電晶體；A _ 1 2〜低電位系統電晶體 1〇3~含氧氣氛； 1 0 5〜光阻； 1 0 8〜矽氮化薄膜 1 04〜矽氧化薄膜 1 0 6 ~氮離子； 1 09〜含氧氣氛；
2130-6334-PFl(N2).ptc 第20頁 1309471 _案號93113285_年月曰 修正_ 圖式簡單說明 11 0 ~厚閘極氧化薄膜； 1 11…薄閘極氧化薄膜； 11 2〜多晶矽薄膜； 2 0 1〜矽基底； 2 0 2 ~隔離層； A - 2 1 ~核心區域； A-22〜SRAM區域； A-23〜周邊I/O區域； 2 0 3〜氧化薄膜； 2 0 4〜光阻； 2 0 5〜氧化氮薄膜； 2 0 6〜雙層薄膜； 207~光阻； 208〜氧氮薄膜； 20 9〜氧氮薄膜； 210~雙層薄膜； A-31〜薄薄膜部分區域；A-32〜厚薄膜部分區域； 3 0 1 ~半導體基底； 3 0 2 ~第一閘極氧化薄膜； 3 0 3 ~第一氮化層； 3 0 4〜蝕刻罩幕； 3 0 3A〜第二氮化層； 3 0 3B〜第三氮化層； 3 0 5A〜第二閘極氧化薄膜；3 0 5B〜第三閘極氧化薄膜； 30 6A〜第四氮化層； 3 0 6B~第五氮化層； A-61〜第一區域； A-62〜第二區域； A-63〜第三區域； 601~半導體基底； 6 0 2〜第一閘極氧化薄膜；6 0 4〜第一光阻； 6 0 5B〜第三閘極氧化薄膜；6 0 6B~ —第五氮化層； 607〜第二光阻； 6060第六氮化薄膜； 7 0 7 ~光阻； 6 0 8 A ~第一閘極氧化薄膜； 6 0 8B〜第二閘極氧化薄膜；6 0 8C~第三閘極氧化薄膜； A-71〜薄薄膜部分區域； A-72〜厚薄膜部分區； 70 1~半導體基底； 7 0 2〜第一閘極氧化薄膜； 703~第一氮化層； 704〜光阻；
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Claims (1)

1309471 修正# _案號 93113285 六、申請專利範圍 1. 一種半導體裝置的製造方法，其包括不同厚度之閘 極絕緣薄膜之複數氧化薄膜，該方法包括： 在一半導體基底上形成一第一氧化薄膜，其係藉由一 第一氧化程序為之； 形成一第一氮氧化薄膜，其係藉由一第一氮氧化程序 為之，以形成一第一氮化層於該第一氧化薄膜中； 移除該第一氮氧化薄膜之一部分； 形成一第二氧化薄膜，其係藉由一第二氧化程序為 之；以及 形成一第二氮氧化薄膜，其係藉由一第二氮氧化程序 為之； 其中，當具有不同厚度之該氧化薄膜之每一者形成 時，執行一對應之氮氧化程序。 2. 如申請專利範圍第1項所述之半導體裝置的製造方 法，其中該氧化薄膜形成程序包括使用一垂直擴散裝置之 濕、乾或鹵素氧化，或是使用一電漿處理裝置或一片狀輸 入處理裝置之快速熱氧化（RT0)、臨場蒸氣產生（ISSG)或 水蒸氣產生（WVG)。 3. 如申請專利範圍第1項所述之半導體裝置的製造方 法，其中該氮氧化程序包括使用一垂直擴散裝置之氧化氮 (N0)、一氧化二氮（N20)或氨（NH3)處理或是使用一電漿處 理裝置之電漿氮化或一片狀輸入處理裝置之氧化氮（N0 )、 一氧化二氮（N20)或氨（NH3)處理。 4. 如申請專利範圍第1項所述之半導體裝置的製造方
2130-6334-PF3(N2).ptc 第23頁 1309471 _案號 93113285_年月日_ί±±_ 六、申請專利範圍 法，其中該氮氧化程序係依據氮元素含量而決定，該氮元 素含量係依據處理時間、氣體壓力以及處理溫度而被導入 於各該氧化薄膜。 5 .如申請專利範圍第1項所述之半導體裝置的製造方 法，其中於該第二氧化薄膜形成程序當時或之後，使用一 片狀輸入處理裝置進行I SSG或使用一電漿處理裝置進行一 電漿氧化，以維持先前氮氧化程序所形成之含氮輪廓。 6. —種半導體裝置的製造方法，其包括不同厚度之複 數氮氧化薄膜，該方法包括： 形成一第一氧化薄膜，其係藉由一第一氧化程序為 之； 形成一第一氮氧化薄膜，其係藉由一第一氮氧化程序 為之， 移除該第一氮氧化薄膜之一部分； 形成一第二氧化薄膜，其係藉由一第二氧化程序為 之；以及 形成一第二氮氧化薄膜，其係藉由一第二氮氧化程序 為之， 其中，當具有不同厚度之該氮氧化薄膜之每一者形成 時，執行一對應之氮氧化程序， 其中，執行該第一及該第二氧化程序中至少一者時， 藉由一片狀輸入處理裝置（sheet-fed equipment)在氧 化環境（oxidizing atmosphere)中執行一熱處理程序。 7. —種半導體裝置，其係形成於一基底上，其提供由
2130-6334-PF3(N2).ptc 第24頁 1309471 _案號 93113285_年月日_ί±ί-_ 六、申請專利範圍 一絕緣體分隔之複數區域，該裝置包括： 複數閘極絕緣薄膜，其分別形成於該等區域上，由具 有不同之厚度的氮氧化薄膜形成， 其中該氮氧化薄膜之每一者具有兩層結構，其係由一 氧化層及一氮化層構成；以及 其中該氮化層係和該基底接觸。 8. 如申請專利範圍第7項所述之半導體裝置，其中該 等氮氣化薄膜之氮元素含量各不相同。 9. 一種半導體裝置，其係形成於一基底上，其提供由 一絕緣體分隔之複數區域，該裝置包括； 複數閘極絕緣薄膜，其分別形成於該等區域上，由具 有不同之厚度的氮氧化薄膜形成， 其中該氮氧化薄膜之每一者具有三層結構，其係由一 第一氧化層、一氮化層、及一第二氧化層構成。 1 0.如申請專利範圍第9項所述之半導體裝置，其中該 等氮氧化薄膜之氮元素含量各不相同。
2130-6334-PF3(N2).ptc 第25頁 1309471 _案號 93113285_± 六、指定代表圖 月 曰 修正 (一） 、本案代表圖為··第圖 (二） 、本案代表圖之元件代表符號簡單說明： I 0 9〜含氧氣氛； 1 1 0〜厚閘極氧化薄膜； II 1〜薄閘極氧化薄膜。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11957252B2 (en) 2021-09-28 2024-04-16 Hung Ya Wang Foam pad structure having protective film

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100552839B1 (ko) * 2003-11-05 2006-02-22 동부아남반도체 주식회사 반도체 소자 및 이의 제조 방법
KR100529655B1 (ko) * 2003-12-31 2005-11-17 동부아남반도체 주식회사 반도체 장치의 게이트 산화막 형성 방법
KR100653543B1 (ko) * 2004-09-17 2006-12-04 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
JP4471815B2 (ja) * 2004-11-05 2010-06-02 日本テキサス・インスツルメンツ株式会社 半導体装置およびその製造方法
KR100611784B1 (ko) * 2004-12-29 2006-08-10 주식회사 하이닉스반도체 다중 게이트절연막을 갖는 반도체장치 및 그의 제조 방법
US20060148139A1 (en) * 2005-01-06 2006-07-06 Ng Hock K Selective second gate oxide growth
US7402472B2 (en) * 2005-02-25 2008-07-22 Freescale Semiconductor, Inc. Method of making a nitrided gate dielectric
US20070066021A1 (en) * 2005-09-16 2007-03-22 Texas Instruments Inc. Formation of gate dielectrics with uniform nitrogen distribution
KR20080035761A (ko) * 2006-10-20 2008-04-24 동부일렉트로닉스 주식회사 모스 트랜지스터의 게이트 절연막 형성 방법
KR101283574B1 (ko) * 2007-08-09 2013-07-08 삼성전자주식회사 질소를 함유하는 절연막 형성 방법 및 그것을 포함하는플래시 메모리 소자의 제조 방법
US20090189227A1 (en) * 2008-01-25 2009-07-30 Toshiba America Electronic Components, Inc. Structures of sram bit cells
US8071440B2 (en) * 2008-12-01 2011-12-06 United Microelectronics Corporation Method of fabricating a dynamic random access memory
DE102009046877B4 (de) * 2009-06-30 2012-06-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Erhöhung der Selektivität während der Herstellung einer Kanalhalbleiterlegierung durch einen nassen Oxidationsprozess
US8541832B2 (en) * 2009-07-23 2013-09-24 Samsung Electronics Co., Ltd. Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
KR101624975B1 (ko) * 2009-11-17 2016-05-30 삼성전자주식회사 3차원 반도체 기억 소자
KR101623547B1 (ko) * 2009-12-15 2016-05-23 삼성전자주식회사 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
KR20120003351A (ko) 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR101763420B1 (ko) 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR101825539B1 (ko) 2010-10-05 2018-03-22 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101743661B1 (ko) * 2011-06-01 2017-06-07 삼성전자 주식회사 서로 다른 두께의 게이트 절연막을 갖는 모스펫 소자 형성 방법
US8394688B2 (en) 2011-06-27 2013-03-12 United Microelectronics Corp. Process for forming repair layer and MOS transistor having repair layer
US8642374B2 (en) 2011-09-07 2014-02-04 Omnivision Technologies, Inc. Image sensor with reduced noise by blocking nitridation using photoresist
US8741784B2 (en) 2011-09-20 2014-06-03 United Microelectronics Corp. Process for fabricating semiconductor device and method of fabricating metal oxide semiconductor device
JP6083930B2 (ja) 2012-01-18 2017-02-22 キヤノン株式会社 光電変換装置および撮像システム、光電変換装置の製造方法
US9634083B2 (en) 2012-12-10 2017-04-25 United Microelectronics Corp. Semiconductor structure and process thereof
CN103346077A (zh) * 2013-07-09 2013-10-09 上海华力微电子有限公司 一种栅氧化层的制备方法
CN104576343B (zh) * 2013-10-29 2018-03-06 中芯国际集成电路制造(上海)有限公司 栅极氧化层的制造方法
US9412596B1 (en) 2015-01-30 2016-08-09 International Business Machines Corporation Nitridation on HDP oxide before high-k deposition to prevent oxygen ingress
CN108109900B (zh) * 2016-11-24 2021-04-09 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN108630605B (zh) * 2017-03-22 2020-12-18 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN109585274B (zh) * 2018-11-30 2020-09-15 上海华力微电子有限公司 半导体结构的制备方法
CN114520227A (zh) * 2020-11-18 2022-05-20 联华电子股份有限公司 半导体元件及其制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6469343B1 (en) * 1998-04-02 2002-10-22 Nippon Steel Corporation Multi-level type nonvolatile semiconductor memory device
US6087236A (en) * 1998-11-24 2000-07-11 Intel Corporation Integrated circuit with multiple gate dielectric structures
JP2000216257A (ja) 1999-01-20 2000-08-04 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP3472727B2 (ja) 1999-08-13 2003-12-02 Ｎｅｃエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US6258673B1 (en) * 1999-12-22 2001-07-10 International Business Machines Corporation Multiple thickness of gate oxide
US6297103B1 (en) * 2000-02-28 2001-10-02 Micron Technology, Inc. Structure and method for dual gate oxide thicknesses
US6323143B1 (en) * 2000-03-24 2001-11-27 Taiwan Semiconductor Manufacturing Company Method for making silicon nitride-oxide ultra-thin gate insulating layers for submicrometer field effect transistors
JP2002009169A (ja) * 2000-06-20 2002-01-11 Nec Corp 半導体装置とその製造方法
US6444592B1 (en) * 2000-06-20 2002-09-03 International Business Machines Corporation Interfacial oxidation process for high-k gate dielectric process integration
JP2002368122A (ja) 2001-06-12 2002-12-20 Nec Corp 半導体装置及びその製造方法
US6773999B2 (en) * 2001-07-18 2004-08-10 Matsushita Electric Industrial Co., Ltd. Method for treating thick and thin gate insulating film with nitrogen plasma
JP4673513B2 (ja) * 2001-08-01 2011-04-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6759302B1 (en) * 2002-07-30 2004-07-06 Taiwan Semiconductor Manufacturing Company Method of generating multiple oxides by plasma nitridation on oxide
KR100442885B1 (ko) * 2002-11-01 2004-08-02 삼성전자주식회사 반도체 소자의 다중 두께 게이트 유전층 제조 방법
KR100486278B1 (ko) * 2002-11-11 2005-04-29 삼성전자주식회사 신뢰성이 향상된 게이트 산화막 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11957252B2 (en) 2021-09-28 2024-04-16 Hung Ya Wang Foam pad structure having protective film

Also Published As

Publication number Publication date
US20060125029A1 (en) 2006-06-15
US7078354B2 (en) 2006-07-18
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