TWI279865B - Circuit board and method for manufacturing the same - Google Patents
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- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
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Description
1279865 九、發明說明: 【發明所屬之技術領域】 本發明’係有關用於晶片在薄膜上(Cop)之載帶(tape cairier)基板般之配線基板,特別係有關形成於配線基板之 導體配線上的突起電極的構造、及其製造方法。 【先前技術】 就使用薄膜基板之封裝模組的一種而言,已知有 COF(ChiP 0n Fihn)。圖14係表示c〇f之—例的—部份截 面圖。COF係在柔軟的絕緣性載帶基板2〇上搭載半導體元 件2卜且藉密封樹脂22來保護,主要係作為平面顯示器之 驅動用驅動器。載帶基板2〇之主要構件係包含絕緣性薄膜 基材23與形成於其面上之導體配線24。依需要可於導體配 線24上形成金屬鍍被膜25及絕緣樹脂之防焊劑%之層。 一般而言’使用聚醯亞胺作為薄膜基# 23,使用鋼作:導
又,透過突起電極28來連接載帶基板2〇上之導體配線 24與半導體元件21上之電極墊27。該突起電極28之設置 方法,可利用預先對載帶基板2〇上之導體配線Μ形成的 :法、或是預先對半導體元件21上之電極塾27形成的方 法0 28,可為:用對載τ基板2〇上之導體配線24形成突起電極 方去\ i例如日本專利特開_1 ·1 68129號公報所記載的 方:二该裊造方法的步驟參照圖咖,、圖⑽〜以來 °以°兄明。圖15A1〜F1係表示習知例之製造步驟中薄膜基 6 1279865 板的-部份之俯視圖。圖15A2〜F2係分別對應於圖i5ai〜fi 之放大截面圖。各截面圖係表示對應於圖ΐ5Αι之的位 置。該製造步驟係利用金屬鑛形成突起電極的情形之例。 貫先’如圖15A1所示,對形成有導體配線24的薄膜 基材23,如圖15B1所干#人 、 听不般全面形成光阻29。其次,如圖 15C1所π使用4電極形成用之曝光光罩π,通過光透 過區域3〇a而將光阻29曝光。其次,如圖"di所示,使 光阻29顯影而形成開口圖案29M吏,如圖15E1所示,通 =圖案29a施以金屬鑛。然後若將光阻”剝離,則如 =戶:示,可獲得在導體配線24上形成有突起電極Μ 載π基板20。突起電極28,如圖i5n所示,一般雖冰 長方形之載帶基板20之4邊配置,惟在 /〇 攻I丨隹在各邊不僅配置一 列,亦有配置複數列的情形。 :。以上所述’當於載帶基板2〇之導體配 =…情形,以膜基材23的特性上,會有= 之對位困難的問題。由於若曝光光罩30之對位偏差 則無法形成良好的突起電極2 主 件21卜夕+ 1又係在半導體元 件21上之笔極墊27形成突起電極28。另 基板2〇上之導體配線24形成突起 ’载帶 在半導體元…之電極塾27形成突起電:方;=於 具有減少製程而降低製造成本的優點。 的方法, 然而,藉由上述之習知例形成之突起電極Μ,其 土。圖16Α、Β係表示上述製造步驟 : 截面圖。目Μ係導體配線24之長邊方向基板的 咬7 ^的截面圖,其係 7 1279865 與圖15F2同樣的圖。圖16B#表示圖16A之d_d截面圖, 即導體配線24之橫切方向之截面。 如圖16A、b所示’突起電極28係形成與導體配線μ 上面接合的狀態。因此,突起電極28僅利用與導體配線Μ 上面的微小面積接合來加以保持。因此,若施加橫方向之 力,則突起電極28容易從導體配線24上面剝離。例如, =起電極28與半導體㈣21上之電極墊27(參照圖⑷ ::的狀態下,若在半導體元件21與載帶基板2〇間施加 :向之力1有突起電極28從導體配線24上面剝離之 *而有半導體兀件組裝後之連接狀態穩定性的問題。 二’突起電極28,由於係通過如圖i5m所示之微小面 :的:口圖案29a’而僅在導體配線24上面藉鍍敷來形成, 故於穴起電極2 8上面會呈平扫壯 十坦狀。右突起電極28上面呈 =狀’則會如下述般,在與半導體元件2ι上之電極塾π 連接之際會產生障礙。 第一,若突起電極28盥Φ k 。 /、電極墊27的對位產生偏差,則 千=犬起電極28與待連接電極塾27之相鄰電極塾_ 況。 且、,、°果,會有與不適當的電極墊27連接的情 第二,在與電極墊27诖姑 的自然氧化膜的破碎困難。=際,形成於電極塾27表面 抵接來使電極墊27的氧化膜:广:纟,藉由與突起電極Μ 形成電氣連接,惟若突 Γ 電 η,以與未氧化的金屬部分 的破碎困難。 “ί28上面呈平坦狀,則氧化膜 8 1279865 第三,如圖17所示,在半導體元件^與载帶基板2〇 間隔者樹脂層22的狀態下,突起電極28血 邦电極墊27的谨 接處理困難。即,在半導體元件2丨之έ 心、、且凌時,利用突起 極28的頂面來排除樹脂層22,以使突 ^ 文大起電極28與電極勢 7接觸’惟若突起電極2 8上面呈平扭狀, 丁-狀,則無法充分發 樹脂層22之排除作用。 谭 進而’在藉由圖15所示之習知例的方法來形成突起電 極28的情形,若突起電極形成用之曝光光罩%與導體配 線24的對位精度不佳,則形成於光阻29 〜同口圖累29a 與導體配線24的疊合面積會變小。其結果,如圖i8所示, 就形成於導體配線24上的突起電極28而言,無法確保所 設計之尺寸。此種突起電極28的尺寸不良,會因今後= 的多輸出化所伴隨之電極墊27的窄間距化,而變成更嚴重 的問題。 又以上所5兒明的問題在載帶基板的情形非常顯著,且 係各種配線基板的共同問題。 【發明内容】 本^明之目的在於提供一種配線基板,以使形成於導體 配線上的突起電極,對橫方向施加之力能保持充分的強 度’且於半導體元件組裝後可獲得充分的連接穩定性。 本發明之目的在於提供一種配線基板,在與半導體元件 的甩極墊連接上能形成具有較佳形狀之突起電極。 進而’本發明之目的在於提供一種配線基板之製造方 法’其可易於形成上述良好狀態之突起電極,且就算形成 9 1279865 -於光阻的開口圖案與導體配線之對位精度低,也能以充分 .的面積確實將突起電極形成於導體配線上。 本發明之配線基板,係具備^絕緣性基材、排列於該絕 緣性基材上之複數條導體配線、及形成於各該導體配線之 突起電極,其特徵在於·· 該突起電極,係穿越該導體配線之長邊方向而到達該導 體配線兩側之該絕緣性基材上的區域,該導體配線之寬度 方向的截面形狀係中央部較兩側為高。 t 本叙明之另一構成之配線基板,係具備:絕緣性基材、 排列於該絕緣性基材上之複數條導體配線、及形成於各該 導體配線之突起電極,其特徵在於·· 該突起電極,係穿越該導體配線之長邊方向而到達該導 體配線兩側之該絕緣性基材上的區域,該突起電極的上面 係呈平坦狀。 本發明之配線基板之製造方法,其特徵在於具備以下步 驟: I 將複數條導體配線排列於絕緣性基材上之步驟; 在該絕緣性基材之導體配線設置面形成光阻之步驟; 在該光阻形成穿越該導體配線而往該導體配線兩側的 區域擴展之開口部,在該開口部中使該導體配線的一部份 露出;及 對該露出之導體配線的一部份施以金屬鍍而形成突起 電極之步驟。 【實施方式】 10 1279865 本舍明之配線基板雖於導體配線上形成突起電極,惟在 牙越導體配線而到達導體配線兩側的區域,且沿導體配線 的寬度方向,具有形成於導體配線的上面及兩側面的截面 形狀。依此構成,突起電極不僅與導體配線的上面且與兩 側面接合’因此對從突起電極橫方向施加之力,可獲得充 分的穩定性。 突起電極,較佳係在導體配線之兩側部與絕緣性基材面 接觸。又,突起電極之導體配線之長邊方向的縱截面形狀, 較佳係呈實質上長方形。導體配線及突起電極,較佳係以 與形成該等之金屬不同的金屬實施鍍敷。突起電極之穿越 該導體配線的方向,較佳係與導體配線的長邊方向正交。 $體配線,較隹係在其前端部具有較其他區域寬度為窄的 區域’且在該寬度較窄區域形成突起電極。 本發明之配線基板之製造方法,係在排列有複數條導體 配線於絕緣性基材全面上形成光阻,然後在光阻形成開口 部,該開口部具有包含穿越排列之導體配線以及導體配線 兩側的區域。從該開口部中露出之導體配線的一部份施以 金屬鍍而形成突起電極。 依此方法,能容易形成如上述般之良好狀態之突起電 極,且就算形成於光阻的開口圖案與導體配線之對位精度 低,也能以充分的面積確實將突起電極形成於導體配線上。 在上述製造方法,可使開口部形成橫跨該複數條導體配 線之孔。又,在該光阻形成該開口部之步驟中,可使用具 有光透過區域橫跨複數條導體配線的部分之曝光光罩、或 11 1279865 具有光遮斷區域橫跨複數條導體配線的部分之曝光光罩, 以進行光阻之曝光。曝光光罩之光透過區域或光遮斷區域 之長邊方向’較佳係與該導體配線之長邊方向正交。金屬 鍍較佳係以電鍍來實施。 在上述製造方法,較佳係使沿半導體搭載部之短邊方向 排列之該導體配線,形成較沿長邊方向排列之導體配線的 寬度為寬;且使形成於光阻之開口部,於該絕緣性基材之 長邊所對應的部分設成連續形狀,而在其短邊所對應的部 分則配置個別的開口部。藉此,就算曝光光罩的對位精度 低,亦能使形成於導體配線(沿絕緣性基材的短邊方向排列) 的突起電極與沿長邊方向排列之導體配線所形成的突起電 極,形成一定的位置關係。 又,較佳係在絕緣性基材之導體配線的前端部設置較其 他區域寬度為窄的區域,且在寬度較窄的區域形成突起電 極° 亦可以下述來構成半導體裝置,亦即具備:上述任一之 配線基板、及搭載於配線基板上之半導體元件,透過該突 起電極連接該半導體元件之電極塾與該導體配線。又,半 導體元件之電極墊’可位於該半導體元件表面所形成之絕 緣膜開口之底部。 亦可使用上述任一之配線基板,將半導體元件載置 =配線基板上,並連接半㈣元件之電㈣與突起電極, 藉以透過突起電極來連接該半導體元件之電極墊與導體配 線,藉此來製造半導體裝置。在此情形,較佳係藉由突起 12 I279865 2極來使半導體元件之電極塾表面的氧化膜破碎,以連接 大起電極與半導體元件之電極内部未^匕的部分。又,# 佳係在以覆蓋導體配線上之突起電極形成區域的方式形成乂 进封樹職,將半導體元件裁置於配線基板上,且連接半 導體元件之電極塾與突起電極…較佳係在連接半導體 :件,電極墊與突起電極之際,使兩者彼此抵接且邊1 緊 邊對該抵接部施加超音波。 以下,參照圖式具體說明本發明之實施形態。又,在以 下之實施形態,雖以載帶基板的情形為例作說明,惟在其 他配線基板的情形同樣地亦可適用各實施形態的思想。” (實施形態1) 麥照圖1及圖2A〜C’以說明實施形態i之載帶基板的 一 圖1係表示載帶基板的一部份之立體圖。圖2A係表 不载帶基板的—部份之俯視圖;圓2B係以截面表示之前視 圖,圖2C係圖2B中A-A截面圖。 如圖1所示,在薄膜基材丨上排列複數條導體配線2, ^體配線2上形成突起電極3。突起電極3的俯視形 狀’如圖2A所示,係穿越導體配線2而到達導體配線2兩 ["區域。在導體配線2寬度方向之突起電極3的截面形 狀立:圖2C所示,係接合導體配線2的上面及兩側面且中 央:主較兩側為高的凸狀。又,突起電極3,係形成在導體 、2的兩側部與薄膜基材1的面接觸。在導體配線2長 又/之大起电極3的截面,如圖2B所示,係實質上為長 方形。 13 !279865 、:由將突起電極3設成如上述般的形狀,則突起電極3 月匕=貫用上充分的強度保持於導體配線2 ±。即,由於突 ^ :極3不僅與導體配線2上面、且與兩側面接合,故對 攸杈方向所施加之力具有充分的穩定性。 雕又,大起電極3上面並非呈平坦狀而係凸狀,對與半導 體凡件的電極墊之接觸而言極為適#。第__、就算突起電 極3办與電極塾的對位有所偏差,相較於上面呈平坦狀的情 大起電極3不易與鄰接之不㉟當的電極塾接角蜀。第二、 在與電極墊連接之際’可藉由突起電# 3上面之凸狀而容 易將形成於電極墊表面的氧化膜破碎,而可獲得與未氧化 之内部形成翔好的電氣連接1三、在半導體元件與載帶 基板时有樹脂層的狀態下,於連接突起電極3與電極# 之除,藉由突起電極3的頂面而容易將樹脂層排除。
來將突起電極3保持於導體配線2上。又 又’為了獲得以上的效果,突起電極3並非必須形成在 導體配線2的兩側部與薄膜基材i的面接觸。准,在具有 該構成的情形,對從橫方向所施加之力而言最具有穩;性 在導體配線2 3的截面並非必須實質上為長方形, 長度方向之突起電極 惟此種構成,係具有與半導_ $ I ^ β —干等體兀件的電極墊之最佳接觸性 能,且易於製造。 如圖2C所不’突起電極3從導體配線2上面起的厚度 係較導體配線2側面起的橫方向厚度為厚。此種形狀雖非 必/員《其具有可抑制因載帶基板的起伏所造成之導體 配線2與半導體元件21的短路,並可避免與鄰接之導體配 1279865 •秦2上之突起電極3的短路> % 、+、> 路之效果。該形狀可蕻ώ你田a •述之錢敷之製造方法來形成。 精*使用後 作為薄膜基材】,可使 條件,亦可使用ΡΕΤ、= ;材料之聚醯亞胺。依其他 常厚度為3〜20心的矿園且^ 科。導體配線2’通 — 的靶圍且使用銅來形成。依需1, ㈣基材I與導體配 依而"於 突起電極3的厚…1 刚之接著劑。 電極 對突起電極3盘導體配魂2在使用銅之情形,較佳係 爲内展 & 2施以金屬鍍。例如,將鑛鎳作 '·、、曰’而將鍍金作為外層來實施。或 鍍鎳+鈀、僅鲈銘、說&入 』百知以鍍錄、 ^ 又、、鍍金的情形。在對突起電極3與導 月豆配線2施以金屬鍵的主 /、 之門的h形,在突起電極3與導體配線2 之間不必貫施鍍敷。在突 . 電極3未貫施金屬錢的情形, 例如可使用金或鎳作為突 S? ^ ^ ^ 電柽3,而在犬起電極3與導體 配、,泉2之間施以鍍鎳。 (實施形態2) 蒼照圖3A1〜F1、圖3A2〜F2 基板之製造方法。圖3A1〜F1##_兄明只施形態2之載帶 ^^^ F1係表不形成載帶基板之突起電 =的心步驟。圖3A2〜F2係、分別對應於圖3ai〜fi之放大 截面圖。各截面圖係對應於圖3A1…的位置之截面。 首先,如圖3A1所千,淮供士全 數條導體配線2之薄膜絲在表面形成有整齊排列複 — /寻膜基材卜於該薄膜基材1全面,如圖 1 4°其次如圖3C1所示’使形成於薄膜 "n 4上部與突起電極形成用的曝光光罩5對向。 15 1279865 藉由通過曝光光罩5的光透過區域 ^ , m μ < π 嵊元、_
:具圖3D1所示,形成開口於光阻4且穿越導體配線2 ㈣孔狀圖案4a。藉此,使導體配線2局部露出於長孔狀 ::4a中。其次通過光阻4之長孔狀圖案4a,而對導體配 Ά露出部份施以鍍敷,如圖3E1所示’形成突起電極3。 其次,^去除光阻,則如圖3F1所*,可獲得在導體配線2 上形成有突起電極3之載帶基板6。 如以上所述,藉由通過形成於光阻4之長孔狀圖案钧 而對導體配線2之露出部份施以鑛敷,則容易形成如圖 2A〜C所示之形狀的突起電極3。此係由於在圖3ei的步糠, 不僅於‘體配、線2上面亦使側面露出,且擴及導體配線2 之露出面全體施以錢敷之故。 光阻4之長孔狀圖案4a,可以不必如圖3Di所示般横 跨複數條導體配線2上而連續的形狀。即,若包含至少導 體配線2兩側之既定範圍區域的形狀,則亦可使用分別對 應於複數條導體配線2之長孔呈分散配置之圖案。惟,若 係k %複數條導體配線2上而連續的長孔狀圖案,則可將 曝光光罩5的光透過區域5a設成如圖3所示之連續長孔, 故容易製成。長孔狀圖案4a,只要係形成到達導體配線2 兩側的範圍,則就算其長邊方向對導體配線2多少有些角 度亦不會有問題,惟以與導體配線2的長邊方向呈正交為 16 1279865 最適當。 . 又,精由在光阻4形成長孔狀圖案4a然後施以金屬鍍, 則能容易確保對導體配線2之突起電極3的位置精度。即, 若對導體配線2之長孔狀R1 ^ ^ 匕狀圖案4a的位置偏差在容許範圍 内’則導體配線2與長孔狀圖案4a必會交叉,而使導體配 線2露出之故。由於金屬鍍係於導體配線2上面及側面成 長’因此不管長孔狀圖案4a之位置偏差,皆能形成一定的 y Μ尺寸而滿足δ免计條件。因此,由於對曝光光罩5 •的對位不需嚴密的精度,故容易進行調整。 在以銅形成突起電極3的情形,以金屬鍍之一例而言, 使用硫酸銅作為錢液’在〇.3〜5A/dm2的條件下進行電鑛。 電鍍’係用以使突起電極3以圖2C所示的截面形狀形成充 为尽度方面極為適當。 其次,說明實施本實施形態之製造方法之際所發生之造 成曝光光罩5的位置偏差問題之解決方法。首先,參照圖 4〜圖6以說明半導體元件之電極墊與載帶基板之導體配線2 彼此的配置關係。 圖4係表示半導體元件之一例的俯視圖。表示形成於半 ^體元件7之面之電極墊的配置。以8a表示沿半導體元件 7之長邊方向排列的電極墊;以8b表示沿短邊方向排列的 電極墊。電極墊8a係配置成較電極墊8b多數、高密度。 C1係表示半導體元件7之中心(以半導體元件中心表示)。〇 係電極墊8a之端緣與ci間的距離。S1係電極墊8a之端緣 與電極墊8b之側緣間的間隔。li係電極墊8a的長度,wi 17 1279865 係電極墊8a的寬度。 “圖5係表示用於载帶基板之製造之形成有導體配線之 :概基材的一部份之俯視圖。C2係表示半導體元件7之搭 載區域中心(以半導體元丰 牛搭載中心表示)。D係導體配線 之端緣與半導體元件搭载部中心C2間之距離。 圖“系表示藉由本實施形態之製造方法,在導體配線2 形成有犬起電極3之載帶基板6之半導體搭載部之俯視 …在圖6之突起電極3,係在圖之曝光光罩$對導體 配線2無位置偏差的狀態下形成的情形。L2係突起電極3 的長度,W2係突起電極3的寬度。 、,若考慮到曝光光罩5往導體配線2的長度方向之位置偏 差,則較佳係使半導體元件中心C1至電極墊^的距離D, 較半導體元件搭载部中心至導體配線2的距離d為短… 較佳係使突起電極3的長度L2較電極墊8a的長度L1為 :。:此,就算因曝光光罩5的位置偏差而造成所形成之 犬=電極3的位置往導體配線2的長度方向偏差,亦能確 、笔極塾8a與大起電極3對向的充分面積。 又’圖7係與圖6同樣,表示藉由本實施形態之製造方 酋f冷奴配線2上形成有突起電極3之載帶基板6之半 導體搭載部之俯視圖。在圖7之突起電極3,係在圖3C1 之曝光光罩5對導體配線2往薄膜基材工的短邊方向位置 偏差的狀態下形成的情形。S2係沿薄膜基材1的長邊方向 排列之導體配線2上的突起電極3之端緣與沿短邊方向排 列之導體配線2的側緣間之間隔。 18 1279865 在圖”斤示狀態的情形,突起電極3的大小雖能完全滿 斤^又计的尺寸,惟會產生因導體配線2與曝光光罩5之 位置偏差方向所造成之圖4所示之間隔si與圖7所示之間 1¾ S 2的差異。即,术暖止、μ rg 在曝先先罩5往薄膜基材1的短邊方向 位置偏差的情形’在沿薄膜基材1的長邊方向配置之導體 配線2上’突起電極3的位置會往導體配線2的長邊方向 多動相對於此,在沿薄膜基材1的短邊方向配置之導體 配線2上,突起電極3的位置並未移動之故。® 8及圖9 係表示解決該問題的方法。 ▲圖8係表示在圖3C1之步驟所使用之曝光光罩5的圖 案變更後之曝光光罩9。該曝光光罩9,具有對應於薄膜基 材1的長邊部分之光透過區域9a呈連續之長孔形狀,相對 於此,對應於短邊部分之光透過區域9b則呈開口個別配置 之分散形狀。將其合併,如圖9所示,使用形成有導體配 線l〇a、l〇b之薄膜基材丨。在此形態’相較於沿薄膜基材ι 的長邊方向排列之導體配線1〇a,沿短邊方向排列之導體配 線l〇b的寬度較寬。 使用上述之曝光光罩9,若在上述之導體配線1〇a、i〇b 上形成光阻之開口圖案後再施以金屬鍍,則可獲得所設計 尺寸之突起電極3,且能使圖4所示之間隔s 1與圖7所示 之間隔S2相同。即,在圖8之曝光光罩9往薄膜基材!的 短邊方向位置偏差的情形,在沿圖9之薄膜基材1的短邊 方向配置之導體配線1 〇b上,曝光光罩9之光透過區域9b 會往寬度方向移動,形成之突起電極3的位置會如圖9所 19 1279865 示般移動。此外,由於導體配線1Gb @寬度較寬,故若移 動量在容許範圍内,則能以既定尺寸來形成突起電極3。該 移動里,係在沿薄膜基材丨的長邊方向配置之導體配線丨 上’相等於突起電極3的位置往導體配線i 的長邊方向之 移動量。其結果,使S1與S2相同。 圖10A、10B係表示對應於圖3C1所示之步驟,使用另 一形態之曝光光罩11的情形。在此形態,於曝光光罩丨工, 在對應於圖3C1之曝光光罩5之光透過區域化的位置形成 光遮斷區域11a。此曝光光罩!丨亦可適用於光阻4為負型 的情形。關於曝光光罩u之其他條件係與圖3C1之曝光光 罩5相同。 (實施形態3 ) 苓照圖1 1以說明實施形態3之載帶基板之構造及其製 造方法。在本實施形態,形成於薄膜基材1之導體配線12, 係具有前端部12a較其他基端部12b為細之形狀。其理由如 下所述。
P,在藉由圖3E1所示之電解金屬鍍之突起電極3之 形成時,沿導體配線2的寬度方向亦成長鍍銅層。因此, 7郇接之V體配線2起沿寬度方向成長之鍍銅層彼此會有 短路之虞。為避免此情形,若將導體配、線2之彼此間隔擴 大則會使導體配線2的密度降低,因而妨礙半導體穿 的小型4匕。 ^因此,如本實施形態般,使導體配線12之前端部12a 又細,若於該較細部分形成突起電極3 ,則於沿導體配線2 20 !279865 的寬度方向成長鍍銅層之際,可降低鄰接之鍍銅層間發生 短路之虞。 (實施形態4) 、參照圖12以說明實施形態4之半導體裝置及其製造方 法。載帶基板6,係如±述實施形態所記載般,在配置於薄 膜基材i上之複數條導體配線2形成各㈣電極3,突起電 極3具有圖2A〜C所示之形狀。即’穿越導體配線2且到達 導體配線2兩側的區域,在導體配線2寬度方向的截面形 狀係接合導體配線2的上面及兩側面的形狀。又,在導 體配線2寬度方向的截面形狀’係呈中央部較兩側為高之 、、且哀於載▼基板6上之半導體元件Η,係使突起電 二連接於其電極墊27,且於载帶基板6與半導體元件Μ 間充填密封樹脂22。 以半導體裝置之際,於藉由上述實施形態之製造 ^所製成之載帶基板6上搭載半導體元件21後,以接合 ^。、」3|緊。此時,較佳係透過接合工具13來施加超音 於恭極二化成於犬起電極3的凸狀之前端’由於係抵接 二A 7的表面層之氧化膜而振動,故使氧化膜之破碎 效果更為顯著。 卞 又’亦可利用圖13 A、R π -…於载帶基板6上。即將:導體元件 6之形成有載帶基板6的_覆蓋,^㈣"*基板 立-^ ;伋盍,然後充填密封樹脂14 〇 :壓緊=Γ21與载帶基板6對向,然後將兩者相 女圖13Β所不,栋资如兩Λ 更大起電極3抵接於電極墊2 7。 21 1279865 ,此日可藉由王凸狀之突起電極3上面,有效地將兩側之密 封樹脂14排除,而容易使突起電極3與電極墊27抵接。 【圖式簡單說明】 圖1係表示實施形態丨之載帶基板的一部份之立體圖。 圖2A係表示該載帶基板的一部份之俯視圖;圖2^係 该載帶基板以截面表示之前視圖;圖2C係圖2B中A-A截 面圖。 圖3A1〜F1係表示實施形態2之載帶基板之製造方法的 •步驟中載帶基板的一部份之俯視圖;圖3 A2〜F2係分別對應 於圖3A1〜F1之放大截面圖。 圖4係表示半導體元件之一例的俯視圖。 圖5係表示用於載帶基板之製造之形成有導體配線之 薄膜基材之俯視圖。 圖6係表示藉由實施形態2之製造方法所製造之載帶基 板之一例之半導體搭載部之俯視圖。 圖7係表示藉由實施形態2之製造方法所製造之載帶基 參板之另一例之半導體搭載部之俯視圖。 圖8係表示實施形態2之曝光光罩之一例的俯視圖。 圖9係表示實施形態2之變形例之設有導體配線之載帶 基板之俯視圖。 圖1 0 A係表示實施形態2之另一例之使用曝光光罩之 曝光步驟之俯視圖;圖10B係表示其放大截面圖。 圖1 1係表示實施形態3之載帶基板之俯視圖。 圖12係表示實施形態4之半導體裝置之截面圖。 22 1279865
圖 13 A、ft後主> 係表不貫施形態4之半導體裝置之製造方法 之另一例之戴面圖。 圖14係表示習知例之COF的一部份之截面圖。 ^ 圖15A1〜F1係表示習知例之載帶基板之製造步驟中薄 =板的一部份之俯視圖;目—〜”係分別對應於圖 15A1〜F1之放大截面圖。 圖16A、B係表示藉由圖15之製造步 基板的一部份之截面圖。 乂 圖17係表示在圖16之載帶基板上組裝 子之截面圖。 、十導 圖1 8係表示用以說明圖丨5之製造步 板的一部份之截面圖。 【主要元件符號說明】 1、 2 3 ·薄膜基材 2、 12、24 ··導體配線 3、 2 8 :突起電極 4、 29 ·•光阻 4a :長孔狀圖案 5、 9、1 1、3〇 :曝光光罩 5a、9a、1 la、30a :光透過區域 6、 20 :載帶基板 7、 2 1 :半導體元件 驟所製成之載帶 體元件的樣 驟的課題之載帶基 8a、8b :電極墊 l〇a、1 〇b :導體配線 23 1279865 12a :前端部 12b :基端部 1 3 ·接合工具 14、22 :密封樹脂 25 :金屬鍍被膜 26 :防焊劑 27 :電極墊 29a :開口圖案
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Claims (1)
1279865 ^ 十、申請專利範園: • ^ 1. 一種配線基板,係具備:絕緣性基材、排列於該絕 ^ 土材上之複數條導體配線、及形成於各該導體配線之 突起電極,其特徵在於: 該突起電極,係穿越該導體配線之長邊方向而到達該導 --己線兩侧之该、纟巴緣性基材上的區域,該導體配線之寬度 方向的截面形狀係中央部較兩側為高。 2 ·種配線基板,係具備··絕緣性基材、排列於該絕 籲緣性基材上之複數條導體配線、及形成於各該導體配線之 突起電極,其特徵在於·· 該突起電極,係穿越該導體配線之長邊方向而到達該導 體配線兩側之該絕緣性基材上的區域,該突起電極的上面 係呈平坦狀。 3.如申請專利範圍第丨或2項之配線基板,其中該突 起電極,係在該導體配線之兩側部與該絕緣性基材面接觸。 4·如申請專利範圍第丨或2項之配線基板,其中該突 馨起電極之導體配線之長邊方向的縱截面形狀,係呈實=上 長方形。 ' 5·如申請專利範圍第1或2項之配線基板,其中該導 體配線及突起電極,係以與形成該等之金屬不同的金屬實 施鍍敷。 6·如申請專利範圍第1或2項之配線基板,其中,該 突起電極之穿越該導體配線的方向,係與該導體配線的+ 邊方向正交。 、 25 1279865 7.如申請專利範圍第1或2項之配線基板,其中該導 體配線,係在前端部具有較其他區域寬度為窄的區域,且 在該寬度較窄區域形成該突起電極。 8· —種配線基板之製造方法,其特徵在於具備以下步 驟: 將複數條導體配線排列於絕緣性基材上之步驟; 在該絕緣性基材之導體配線設置面形成光阻之步驟; 在忒光阻形成穿越該導體配線而往該導體配線兩側的 區域擴展之開口部,在該開口部中使該導體配線的一部份 露出;及 對該露出之導體配線的一部份施以金屬鍍而形成突起 電極之步驟。 9.如申請專利範圍第8項之配線基板之製造方法,其 中該開口部,係形成橫跨該複數條導體配線之孔。 I 〇·如申請專利範圍第9項之配線基板之製造方法,其 中,在忒光阻形成開口部之步驟中,使用具有光透過區域 橫跨該複數條導體配線的部分之曝光光罩、或具有光遮斷 區域橫跨該複數條導體配線的部分之曝光光罩,以進行該 光阻之曝光。 II ·如申請專利範圍第10項之配線基板之製造方法, 〃中°亥曝光光罩之光透過區域或光遮斷區域之長邊方向 係與該導體配線之長邊方向正交。 12·如申請專利範圍第8至11項中任一項之配線基板 之製造方法,其係藉由電鍍來施以該鍍敷。 26 1279865 13 ·如申凊專利範圍 之制、生古、七 弟8至11項中任一項之配線基板 之衣造方法,其侈作、、儿 、嘉士 ’、 /〇该絕緣性基材之半導體搭載部之短 邊方向排列之該導體g 線’形成較沿長邊方向排列之該導 月豆配線的寬度為寬 ^ 見 1將形成於該光阻之開口部,在該絕 緣性基材之長邊所對應的部分設成連續形狀,而在其短邊 所對應的部分則配置個別的開口部。
14·如申請專利範圍第8至11項中任一項之配線基板 之製造方法,其係在該絕緣性基材之導體配線的前端部設 置較其他區域寬度為窄的區域,且在該寬度較窄的區域形 成該突起電極。 十一、圖式: 如次頁
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4268434B2 (ja) * | 2003-04-09 | 2009-05-27 | 大日本印刷株式会社 | 配線基板の製造方法 |
US20060157534A1 (en) * | 2004-08-06 | 2006-07-20 | Tessera, Inc. | Components with solder masks |
TWI246383B (en) * | 2004-09-21 | 2005-12-21 | Advanced Semiconductor Eng | A manufacturing method of a multi-layer circuit board with embedded passive components |
JP4171492B2 (ja) | 2005-04-22 | 2008-10-22 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
US20060255473A1 (en) | 2005-05-16 | 2006-11-16 | Stats Chippac Ltd. | Flip chip interconnect solder mask |
US9258904B2 (en) * | 2005-05-16 | 2016-02-09 | Stats Chippac, Ltd. | Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings |
JP4071782B2 (ja) * | 2005-05-30 | 2008-04-02 | 松下電器産業株式会社 | 半導体装置 |
DE112006001506T5 (de) * | 2005-06-16 | 2008-04-30 | Imbera Electronics Oy | Platinenstruktur und Verfahren zu ihrer Herstellung |
US8643163B2 (en) * | 2005-08-08 | 2014-02-04 | Stats Chippac Ltd. | Integrated circuit package-on-package stacking system and method of manufacture thereof |
JP4786976B2 (ja) | 2005-09-13 | 2011-10-05 | パナソニック株式会社 | 配線基板及びその製造方法、並びに半導体装置 |
JP4068635B2 (ja) | 2005-09-30 | 2008-03-26 | 松下電器産業株式会社 | 配線基板 |
JP4740708B2 (ja) | 2005-09-30 | 2011-08-03 | パナソニック株式会社 | 配線基板、及び半導体装置 |
JP4305667B2 (ja) | 2005-11-07 | 2009-07-29 | セイコーエプソン株式会社 | 半導体装置 |
JP4728782B2 (ja) | 2005-11-15 | 2011-07-20 | パナソニック株式会社 | 半導体装置およびその製造方法 |
JP4717604B2 (ja) | 2005-11-17 | 2011-07-06 | パナソニック株式会社 | 配線基板およびそれを用いた半導体装置 |
JP2007150088A (ja) * | 2005-11-29 | 2007-06-14 | Matsushita Electric Ind Co Ltd | 配線基板およびその製造方法 |
JP4728828B2 (ja) | 2006-02-09 | 2011-07-20 | パナソニック株式会社 | 配線基板の製造方法 |
JP4773864B2 (ja) | 2006-04-12 | 2011-09-14 | パナソニック株式会社 | 配線基板及びこれを用いた半導体装置並びに配線基板の製造方法 |
JP4813255B2 (ja) * | 2006-05-23 | 2011-11-09 | パナソニック株式会社 | 配線基板及びその製造方法ならびに半導体装置 |
JP2009147019A (ja) * | 2007-12-12 | 2009-07-02 | Panasonic Corp | 半導体装置及びその製造方法 |
JP5154271B2 (ja) * | 2008-03-17 | 2013-02-27 | 日本特殊陶業株式会社 | はんだバンプを有する配線基板及びその製造方法 |
US9118324B2 (en) * | 2008-06-16 | 2015-08-25 | Silicon Works Co., Ltd. | Driver IC chip and pad layout method thereof |
JP5513417B2 (ja) * | 2010-01-20 | 2014-06-04 | コネクテックジャパン株式会社 | 実装基板、その製造方法、電子部品およびその製造方法 |
US8441127B2 (en) * | 2011-06-29 | 2013-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump-on-trace structures with wide and narrow portions |
KR102051122B1 (ko) * | 2013-06-18 | 2019-12-02 | 삼성전자주식회사 | 표시 장치 |
TWI514530B (zh) * | 2013-08-28 | 2015-12-21 | Via Tech Inc | 線路基板、半導體封裝結構及線路基板製程 |
JP7140481B2 (ja) * | 2017-09-25 | 2022-09-21 | 日東電工株式会社 | インダクタおよびその製造方法 |
KR20210074609A (ko) * | 2019-12-12 | 2021-06-22 | 삼성전기주식회사 | 인쇄회로기판 |
Family Cites Families (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59130434A (ja) | 1983-12-20 | 1984-07-27 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JPH0642500B2 (ja) | 1986-12-24 | 1994-06-01 | 株式会社精工舎 | Icチップのボンディング構造 |
JPS63193536A (ja) | 1987-02-06 | 1988-08-10 | Sony Corp | 部品実装時の位置決め方法 |
JPH05206204A (ja) | 1991-04-17 | 1993-08-13 | Oki Electric Ind Co Ltd | 導電粒子を用いた基板への電子部品の実装方法 |
US5660177A (en) * | 1991-11-04 | 1997-08-26 | Biofield Corp. | D.C. biopotential sensing electrode assemblies for apparatus for disease, injury and bodily condition screening or sensing |
US6133534A (en) * | 1991-11-29 | 2000-10-17 | Hitachi Chemical Company, Ltd. | Wiring board for electrical tests with bumps having polymeric coating |
US6568073B1 (en) * | 1991-11-29 | 2003-05-27 | Hitachi Chemical Company, Ltd. | Process for the fabrication of wiring board for electrical tests |
JPH05243332A (ja) | 1992-03-03 | 1993-09-21 | Ricoh Co Ltd | 電極接続構造およびその製造方法 |
JP2833326B2 (ja) * | 1992-03-03 | 1998-12-09 | 松下電器産業株式会社 | 電子部品実装接続体およびその製造方法 |
JPH065778A (ja) | 1992-06-19 | 1994-01-14 | Fujitsu Ltd | 半導体装置 |
JPH0893701A (ja) | 1994-09-28 | 1996-04-09 | Sunstar Eng Inc | 乾燥圧縮空気供給装置 |
JPH0897301A (ja) | 1994-09-29 | 1996-04-12 | Nkk Corp | 半導体装置の製造方法 |
KR0138305B1 (ko) | 1994-11-30 | 1998-06-01 | 김광호 | 반도체소자 배선형성방법 |
JP3270278B2 (ja) | 1994-12-15 | 2002-04-02 | 東芝電子エンジニアリング株式会社 | 半導体装置及びその製造方法 |
US6223429B1 (en) * | 1995-06-13 | 2001-05-01 | Hitachi Chemical Company, Ltd. | Method of production of semiconductor device |
JPH0982747A (ja) | 1995-09-12 | 1997-03-28 | Seiko Epson Corp | 半導体装置のパッド電極構造及びその製造方法 |
US5768300A (en) * | 1996-02-22 | 1998-06-16 | Fujitsu Limited | Interconnect fault detection and localization method and apparatus |
JP3409957B2 (ja) | 1996-03-06 | 2003-05-26 | 松下電器産業株式会社 | 半導体ユニット及びその形成方法 |
US6225569B1 (en) * | 1996-11-15 | 2001-05-01 | Ngk Spark Plug Co., Ltd. | Wiring substrate and method of manufacturing the same |
DE69735240T2 (de) * | 1996-12-13 | 2006-09-21 | Matsushita Electric Industrial Co., Ltd., Kadoma | Elektronisches bauteil und bestückungsverfahren und -vorrichtung |
JPH10233571A (ja) | 1997-02-18 | 1998-09-02 | Sony Corp | 配線基板の製造方法及び製造装置 |
JPH10303252A (ja) * | 1997-04-28 | 1998-11-13 | Nec Kansai Ltd | 半導体装置 |
US6043429A (en) * | 1997-05-08 | 2000-03-28 | Advanced Micro Devices, Inc. | Method of making flip chip packages |
JP3794792B2 (ja) | 1997-07-22 | 2006-07-12 | Tdk株式会社 | 回路基板 |
TW453137B (en) * | 1997-08-25 | 2001-09-01 | Showa Denko Kk | Electrode structure of silicon semiconductor device and the manufacturing method of silicon device using it |
FR2767674B1 (fr) * | 1997-08-29 | 1999-12-31 | Vecteur Orthopedic | Prothese de l'extremite superieure de l'humerus |
US6042999A (en) | 1998-05-07 | 2000-03-28 | Taiwan Semiconductor Manufacturing Company | Robust dual damascene process |
JP3351402B2 (ja) * | 1999-04-28 | 2002-11-25 | 株式会社村田製作所 | 電子素子、弾性表面波素子、それらの実装方法、電子部品または弾性表面波装置の製造方法、および、弾性表面波装置 |
JP3216130B2 (ja) | 1999-12-10 | 2001-10-09 | ソニーケミカル株式会社 | 接続構造体の製造方法 |
JP3822040B2 (ja) * | 2000-08-31 | 2006-09-13 | 株式会社ルネサステクノロジ | 電子装置及びその製造方法 |
JP3842548B2 (ja) | 2000-12-12 | 2006-11-08 | 富士通株式会社 | 半導体装置の製造方法及び半導体装置 |
TW492051B (en) | 2000-12-20 | 2002-06-21 | Lg Chemical Ltd | Magazine for semiconductor package |
JP2002222823A (ja) * | 2001-01-29 | 2002-08-09 | Sharp Corp | 半導体集積回路およびその製造方法 |
JP4811756B2 (ja) * | 2001-09-28 | 2011-11-09 | Dowaメタルテック株式会社 | 金属−セラミックス接合回路基板の製造方法 |
-
2003
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2007
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI477218B (zh) * | 2007-11-08 | 2015-03-11 | Chipbond Technology Corp | 配線基板、電路基板、其製造方法 |
Also Published As
Publication number | Publication date |
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