JPH065778A - 半導体装置 - Google Patents
半導体装置Info
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- JPH065778A JPH065778A JP16138692A JP16138692A JPH065778A JP H065778 A JPH065778 A JP H065778A JP 16138692 A JP16138692 A JP 16138692A JP 16138692 A JP16138692 A JP 16138692A JP H065778 A JPH065778 A JP H065778A
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- Wire Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 本発明は複数の半導体チップを立体的に配置
する半導体装置に関し、絶縁性、放熱性、接合強度を向
上させ、各半導体チップの位置合せを容易にすることを
目的とする。 【構成】 半導体チップ２２を構成する基板２４の素子
領域表面に電極２５が形成され、該電極２５上に金属バ
ンプ２３が設けられる。一方、裏面には任意にパターニ
ングされた配線部及び電極パッド２８ａ，２８ｂが形成
された配線層２６が形成される。そして、一の半導体チ
ップ２２裏面に形成された配線層２６の電極２８ａに、
他の半導体チップ２２表面の電極２５に形成された金属
バンプ２３を接合させて順次積み重ねて構成する。
する半導体装置に関し、絶縁性、放熱性、接合強度を向
上させ、各半導体チップの位置合せを容易にすることを
目的とする。 【構成】 半導体チップ２２を構成する基板２４の素子
領域表面に電極２５が形成され、該電極２５上に金属バ
ンプ２３が設けられる。一方、裏面には任意にパターニ
ングされた配線部及び電極パッド２８ａ，２８ｂが形成
された配線層２６が形成される。そして、一の半導体チ
ップ２２裏面に形成された配線層２６の電極２８ａに、
他の半導体チップ２２表面の電極２５に形成された金属
バンプ２３を接合させて順次積み重ねて構成する。
Description
【０００１】
【産業上の利用分野】本発明は、複数の半導体チップを
立体的に配置する半導体装置に関する。
立体的に配置する半導体装置に関する。
【０００２】近年、半導体装置の大容量化、高密度化か
ら、半導体チップを３次元に配置して高密度化を図るも
のが開発されつつある。そして、より高密度化を図るた
めに、半導体チップ上の電極配置の自由度拡大が望ま
れ、また絶縁性等の諸条件の向上が望まれている。
ら、半導体チップを３次元に配置して高密度化を図るも
のが開発されつつある。そして、より高密度化を図るた
めに、半導体チップ上の電極配置の自由度拡大が望ま
れ、また絶縁性等の諸条件の向上が望まれている。
【０００３】
【従来の技術】図４に、従来の立体構造の半導体装置を
説明するための図を示す。図４の半導体装置１１は、表
面に電極１２ａが形成された半導体チップ１２上に、絶
縁性のフィルム１３が設けられ、該フィルム１３上に所
定の配線１４ａがパターン形成されたテープリード１４
が設けられる。
説明するための図を示す。図４の半導体装置１１は、表
面に電極１２ａが形成された半導体チップ１２上に、絶
縁性のフィルム１３が設けられ、該フィルム１３上に所
定の配線１４ａがパターン形成されたテープリード１４
が設けられる。
【０００４】そして、半導体チップ１２の電極１２ａ
と、対応するテープリード１４の配線１４ａの一端と
が、バンプ等により電気的接続が行われ、第１の素子が
構成される。この場合、配線１４ａの他端が外部接続用
のリードとなる。
と、対応するテープリード１４の配線１４ａの一端と
が、バンプ等により電気的接続が行われ、第１の素子が
構成される。この場合、配線１４ａの他端が外部接続用
のリードとなる。
【０００５】この第１の素子が複数個形成され、それぞ
れが絶縁性フィルムのスペーサ１５を介して立体的に積
み重ねられる。そして、パッケージングが行われ、３次
元に実装された半導体装置１１が形成されるものであ
る。
れが絶縁性フィルムのスペーサ１５を介して立体的に積
み重ねられる。そして、パッケージングが行われ、３次
元に実装された半導体装置１１が形成されるものであ
る。
【０００６】
【発明が解決しようとする課題】図４のように構成され
る半導体装置１１は、テープリード１４の配線１４ａの
パターン形成は、半導体チップ１２の電極１２ａの配線
によって決定されることから、任意の配列が困難であ
り、電極１２ａの数が増加するほど、配線１４ａ（外部
接続用リード）のパターン形成の自由度が小さくなると
いう問題がある。
る半導体装置１１は、テープリード１４の配線１４ａの
パターン形成は、半導体チップ１２の電極１２ａの配線
によって決定されることから、任意の配列が困難であ
り、電極１２ａの数が増加するほど、配線１４ａ（外部
接続用リード）のパターン形成の自由度が小さくなると
いう問題がある。
【０００７】また、半導体チップ１２（第１の素子等）
を３次元に配置するためには、各間にスペーサ１５が必
要となることから、各半導体チップ１２ａ間の熱の流れ
が抑止され、放熱性が悪化するという問題がある。
を３次元に配置するためには、各間にスペーサ１５が必
要となることから、各半導体チップ１２ａ間の熱の流れ
が抑止され、放熱性が悪化するという問題がある。
【０００８】さらには、３次元配置のための位置合せ
は、各テープリード１４における配線１４ａの他端の外
部接続用リードで行うことから、正確に各半導体チップ
１２間の位置合せすることが困難であるという問題があ
る。
は、各テープリード１４における配線１４ａの他端の外
部接続用リードで行うことから、正確に各半導体チップ
１２間の位置合せすることが困難であるという問題があ
る。
【０００９】そこで、本発明は上記課題に鑑みなされた
もので、絶縁性、放熱性、接合強度を向上させ、各半導
体チップの位置合せの容易な半導体装置を提供すること
を目的とする。
もので、絶縁性、放熱性、接合強度を向上させ、各半導
体チップの位置合せの容易な半導体装置を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】上記課題は、表面に所定
数の電極が形成された半導体チップが、所定数３次元に
配置されてパッケージングされる半導体装置において、
前記半導体チップの裏面に絶縁層を介在させて、所定数
の内部接続用及び外部接続用の電極パッドと所定パター
ンの配線部とを備えた配線層が形成され、該外部接続用
の電極パッドに外部接続手段を設けると共に、該半導体
チップ表面の前記電極に接続手段を設け、一つの該半導
体チップの裏面の該内部接続用の電極パッドに、他の該
半導体チップにおける該接続手段を接続して所定数積み
重ねることにより解決される。
数の電極が形成された半導体チップが、所定数３次元に
配置されてパッケージングされる半導体装置において、
前記半導体チップの裏面に絶縁層を介在させて、所定数
の内部接続用及び外部接続用の電極パッドと所定パター
ンの配線部とを備えた配線層が形成され、該外部接続用
の電極パッドに外部接続手段を設けると共に、該半導体
チップ表面の前記電極に接続手段を設け、一つの該半導
体チップの裏面の該内部接続用の電極パッドに、他の該
半導体チップにおける該接続手段を接続して所定数積み
重ねることにより解決される。
【００１１】
【作用】上述のように、半導体チップを積み重ねて３次
元に配置する場合、半導体チップ表面の電極の電気的接
続は、接続手段を介して、上部に位置する半導体チップ
裏面に形成された配線層で行う。
元に配置する場合、半導体チップ表面の電極の電気的接
続は、接続手段を介して、上部に位置する半導体チップ
裏面に形成された配線層で行う。
【００１２】これにより、接続強度が向上すると共に、
半導体チップ上の電極の数が増加しても、配線層の電極
パッドや配線部を任意に形成することが可能であること
から、該電極パッドの配置の自由度を大きくすることが
可能となる。
半導体チップ上の電極の数が増加しても、配線層の電極
パッドや配線部を任意に形成することが可能であること
から、該電極パッドの配置の自由度を大きくすることが
可能となる。
【００１３】また、接続手段により各半導体チップ間は
離隔することから、スペーサ等を必要とせず、絶縁性、
放熱性及び接合強度を向上させることが可能になると共
に、半導体チップ間の位置合せを容易にすることが可能
になる。
離隔することから、スペーサ等を必要とせず、絶縁性、
放熱性及び接合強度を向上させることが可能になると共
に、半導体チップ間の位置合せを容易にすることが可能
になる。
【００１４】
【実施例】図１に、本発明の第１の実施例の構成図を示
す。図１の半導体装置２１A は、半導体チップ２２が接
続手段である所定数の金属バンプ（例えば金バンプ）２
３を介して複数積み重ねられて３次元に配置される。
す。図１の半導体装置２１A は、半導体チップ２２が接
続手段である所定数の金属バンプ（例えば金バンプ）２
３を介して複数積み重ねられて３次元に配置される。
【００１５】半導体チップ２２は、基板２４表面の素子
領域上に所定数の電極２５が形成され、この電極２５上
に金属バンプ２３が設けられる。また、裏面には、配線
層２６が形成される。配線層２６は、基板２４との間に
介在させた絶縁層２７，及び所定数の内部接続用の電極
パッド２８ａ，外部接続用の電極パッド２８ｂと任意に
設定されたパターンが形成された配線部２８（図に表わ
れず）で構成される。この場合の半導体チップ２２間の
間隔は、例えば数十μm から数百μm とされる。
領域上に所定数の電極２５が形成され、この電極２５上
に金属バンプ２３が設けられる。また、裏面には、配線
層２６が形成される。配線層２６は、基板２４との間に
介在させた絶縁層２７，及び所定数の内部接続用の電極
パッド２８ａ，外部接続用の電極パッド２８ｂと任意に
設定されたパターンが形成された配線部２８（図に表わ
れず）で構成される。この場合の半導体チップ２２間の
間隔は、例えば数十μm から数百μm とされる。
【００１６】そして、外部接続用の電極パッド２８ｂに
は、外部接続手段であるテープリード２９がバンプ３０
を介して接続される。
は、外部接続手段であるテープリード２９がバンプ３０
を介して接続される。
【００１７】ここで、図２に、図１の構造を説明するた
めの拡大図を示す。図２（Ａ）において、半導体チップ
２２は、基板２４の表面に、通常の処理方法で素子領域
２４ａが形成され、その素子領域２４ａ上に例えばアル
ミニウムの電極２５が所定数形成される。このとき、電
極２５間は絶縁層２４ｂで絶縁されており、各電極２５
上には例えばＴｉＮｉ，ＣｒＣｕ等のメタル層２５ａが
形成される。このメタル層２５ａは電極２５と金属バン
プ２３との接続を強固にするためのものである。
めの拡大図を示す。図２（Ａ）において、半導体チップ
２２は、基板２４の表面に、通常の処理方法で素子領域
２４ａが形成され、その素子領域２４ａ上に例えばアル
ミニウムの電極２５が所定数形成される。このとき、電
極２５間は絶縁層２４ｂで絶縁されており、各電極２５
上には例えばＴｉＮｉ，ＣｒＣｕ等のメタル層２５ａが
形成される。このメタル層２５ａは電極２５と金属バン
プ２３との接続を強固にするためのものである。
【００１８】一方、基板２４の裏面には、配線層２６を
構成する例えばＳｉＯ2 ，ガラス又はポリイミド等の樹
脂等により絶縁層２７が形成される。この絶縁層２７上
には任意にパターンニングされた配線部（図に表われな
いもので、例えばアルミニウム、金、銅等で形成され
る）及び内部接続用の電極２８ａと外部接続用の電極２
８ｂが形成される。そして、各電極２８ａ，２８ｂ間に
はカバーガラス２７ａが形成される。
構成する例えばＳｉＯ2 ，ガラス又はポリイミド等の樹
脂等により絶縁層２７が形成される。この絶縁層２７上
には任意にパターンニングされた配線部（図に表われな
いもので、例えばアルミニウム、金、銅等で形成され
る）及び内部接続用の電極２８ａと外部接続用の電極２
８ｂが形成される。そして、各電極２８ａ，２８ｂ間に
はカバーガラス２７ａが形成される。
【００１９】内部接続用の電極２８ａは、図２（Ｂ）に
示すように、例えばＴｉ（又はＣｒ）等の第１層２８ａ
1 ，Ｎｉ（又はＣｕ）等の第２層２８ａ2 及びＡｕ（又
は半田）等の第３層２８ａ3 で形成される。
示すように、例えばＴｉ（又はＣｒ）等の第１層２８ａ
1 ，Ｎｉ（又はＣｕ）等の第２層２８ａ2 及びＡｕ（又
は半田）等の第３層２８ａ3 で形成される。
【００２０】また、図２（Ａ）に戻り、外部接続用の電
極２８ｂは、アルミニウム等の第１層２８ｂ1 ，Ｔｉ等
の第２層２８ｂ2 及びＣｕ等の第３層２８ｂ3 で形成さ
れる。この場合、テープリード２９と例えば金のバンプ
３０で接続されるものである。
極２８ｂは、アルミニウム等の第１層２８ｂ1 ，Ｔｉ等
の第２層２８ｂ2 及びＣｕ等の第３層２８ｂ3 で形成さ
れる。この場合、テープリード２９と例えば金のバンプ
３０で接続されるものである。
【００２１】ところで、図２に示す半導体チップ２２の
裏面の電極２８ａに金属バンプ２３を接触させて電気的
接続を行う場合、図示しないが、電極２８ａと金属バン
プ２３との間に、硬化時に収縮する液状の樹脂を充填す
る。そこで、圧力を加えて接触させ、該樹脂を硬化させ
ると、収縮により該電極２８ａと金属バンプ２３が接触
状態で固定され、電気的接続が行われるものである。
裏面の電極２８ａに金属バンプ２３を接触させて電気的
接続を行う場合、図示しないが、電極２８ａと金属バン
プ２３との間に、硬化時に収縮する液状の樹脂を充填す
る。そこで、圧力を加えて接触させ、該樹脂を硬化させ
ると、収縮により該電極２８ａと金属バンプ２３が接触
状態で固定され、電気的接続が行われるものである。
【００２２】なお、このように半導体チップ２２を積み
重ねた場合、図示しないが、最下部に位置される半導体
チップ２２（基板２４）裏面には配線層２６は形成され
ない。また、最上部に位置する半導体チップ２２の上部
には、配線層２６のみが形成された基板が位置される。
重ねた場合、図示しないが、最下部に位置される半導体
チップ２２（基板２４）裏面には配線層２６は形成され
ない。また、最上部に位置する半導体チップ２２の上部
には、配線層２６のみが形成された基板が位置される。
【００２３】そして、上述のように半導体チップ２２が
積み重ねられてパッケージングが行われる。パッケージ
ングは例えば樹脂モールドにより行われる（セラミック
パッケージ内に搭載してキャップで封止してもよい）。
積み重ねられてパッケージングが行われる。パッケージ
ングは例えば樹脂モールドにより行われる（セラミック
パッケージ内に搭載してキャップで封止してもよい）。
【００２４】樹脂モールドは、モールド樹脂により封止
するものであり、この場合に積み重ねられた半導体チッ
プ２２間にもモールド樹脂が浸透して、ある程度の放熱
性を得ることができる。
するものであり、この場合に積み重ねられた半導体チッ
プ２２間にもモールド樹脂が浸透して、ある程度の放熱
性を得ることができる。
【００２５】なお、他の実施例として、図示しないが、
半導体チップ２２における基板２４の表面に、スルーホ
ールで該基板２４に直接に接続される回路と関与しない
ダミー電極を設けてもよい。このダミー電極にも金属バ
ンプ２３を設けることにより、上部の半導体チップ２２
との接続強度を強くすることができると共に、該金属バ
ンプ２３の有無に拘らず放熱特性の向上を図ることがで
きるものである。
半導体チップ２２における基板２４の表面に、スルーホ
ールで該基板２４に直接に接続される回路と関与しない
ダミー電極を設けてもよい。このダミー電極にも金属バ
ンプ２３を設けることにより、上部の半導体チップ２２
との接続強度を強くすることができると共に、該金属バ
ンプ２３の有無に拘らず放熱特性の向上を図ることがで
きるものである。
【００２６】このように、半導体装置２１A は、半導体
チップ２２の裏面を自由な配線面として使用することに
より、表面の電極２５の個数、配置に合わせて自由な配
線経路を形成することができ、配線の自由度を大きくす
ることができる。
チップ２２の裏面を自由な配線面として使用することに
より、表面の電極２５の個数、配置に合わせて自由な配
線経路を形成することができ、配線の自由度を大きくす
ることができる。
【００２７】また、半導体チップ２２間の接続を、金、
半田等の金属バンプ２３で行うことにより、バンプ自体
の接合強度及び放熱性を得ることができると共に、自己
整合性（セルフアライメント）の性質により重ね合せの
位置合せを容易にすることができ、生じる間隔で絶縁性
をも向上させることができるものである。
半田等の金属バンプ２３で行うことにより、バンプ自体
の接合強度及び放熱性を得ることができると共に、自己
整合性（セルフアライメント）の性質により重ね合せの
位置合せを容易にすることができ、生じる間隔で絶縁性
をも向上させることができるものである。
【００２８】次に、図３に、本発明の第２の実施例の構
成図を示す。図３（Ａ）の半導体装置２１B は、図１及
び図２に示すような所定の半導体チップ２２間に放熱部
材３１ａを介在させ、最上部の半導体チップ２２上に放
熱部材３１ｂを位置させたものである。この放熱部材３
１ａ，３１ｂは半導体チップ２２と近い熱膨張率を有し
た材料で形成され、該半導体チップ２２よりサイズを大
きく形成するものである。
成図を示す。図３（Ａ）の半導体装置２１B は、図１及
び図２に示すような所定の半導体チップ２２間に放熱部
材３１ａを介在させ、最上部の半導体チップ２２上に放
熱部材３１ｂを位置させたものである。この放熱部材３
１ａ，３１ｂは半導体チップ２２と近い熱膨張率を有し
た材料で形成され、該半導体チップ２２よりサイズを大
きく形成するものである。
【００２９】放熱部材３１ａは、半導体チップ２２間を
導通させるために、対応する位置にビア３２が形成さ
れ、ビア３２内にタングステン等の導通部材３３が充填
され、その両端にＮｉめっき層３４が形成される。そし
て、このＮｉめっき層３４上にそれぞれ、金（又は半
田）等の金属バンプ３５が形成される。この導通部材２
３，Ｎｉめっき層３４及び金属バンプ３５により導通手
段を構成する。
導通させるために、対応する位置にビア３２が形成さ
れ、ビア３２内にタングステン等の導通部材３３が充填
され、その両端にＮｉめっき層３４が形成される。そし
て、このＮｉめっき層３４上にそれぞれ、金（又は半
田）等の金属バンプ３５が形成される。この導通部材２
３，Ｎｉめっき層３４及び金属バンプ３５により導通手
段を構成する。
【００３０】この場合、放熱部材３１ａの下部に位置す
る半導体チップ２２の電極２５上には金属バンプ２３を
設ける必要がなくなる。
る半導体チップ２２の電極２５上には金属バンプ２３を
設ける必要がなくなる。
【００３１】一方、図３に戻り、放熱部材３１ｂの裏面
には、図示しないが、半導体チップ２２の裏面に形成さ
れる配線層２６と同様の配線層が形成され、最上位置の
半導体チップ２２の配線接続が行われる。
には、図示しないが、半導体チップ２２の裏面に形成さ
れる配線層２６と同様の配線層が形成され、最上位置の
半導体チップ２２の配線接続が行われる。
【００３２】このように、放熱部材３１ａ，３１ｂを設
けることにより、特に大容量で発熱量の大きい半導体チ
ップを使用する場合に有効である。
けることにより、特に大容量で発熱量の大きい半導体チ
ップを使用する場合に有効である。
【００３３】
【発明の効果】以上のように本発明によれば、半導体チ
ップの裏面に配線層を設け、バンプ等の接続手段で接続
して該半導体チップを積み重ねることにより、３次元配
置された半導体チップの絶縁性、放熱性、接合強度の向
上を図ることができると共に、半導体チップ間の位置合
せを容易にすることができる。
ップの裏面に配線層を設け、バンプ等の接続手段で接続
して該半導体チップを積み重ねることにより、３次元配
置された半導体チップの絶縁性、放熱性、接合強度の向
上を図ることができると共に、半導体チップ間の位置合
せを容易にすることができる。
【図１】本発明の第１の実施例の構成図である。
【図２】図１の構造を説明するための拡大図である。
【図３】本発明の第２の実施例の構成図である。
【図４】従来の立体構造の半導体装置を説明するための
図である。
図である。
２１A ，２１B 半導体装置 ２２ 半導体チップ ２３ 金属バンプ ２４ 基板 ２５ 電極 ２６ 配線層 ２７ 絶縁層 ２８ 配線部 ２８ａ 内部接続用の電極パッド ２８ｂ 外部接続用の電極パッド ２９ テープリード ３０ バンプ ３１ａ，３１ｂ 放熱部材
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/52 27/00 ３０１ Ｃ 8418−4Ｍ
Claims (9)
- 【請求項１】 表面に所定数の電極（２５）が形成され
た半導体チップ（２２）が、所定数３次元に配置されて
パッケージングされる半導体装置において、 前記半導体チップ（２２）の裏面に絶縁層を介在させ
て、所定数の内部接続用及び外部接続用の電極パッド
（２８ａ，２８ｂ）と所定パターンの配線部とを備えた
配線層（２６）が形成され、 該外部接続用の電極パッド（２８ｂ）に外部接続手段
（２９）を設けると共に、該半導体チップ（２２）表面
の前記電極（２５）に接続手段（２３）を設け、 一つの該半導体チップ（２２）の裏面の該内部接続用の
電極パッド（２８ａ）に、他の該半導体チップ（２２）
における該接続手段（２３）を接続して所定数積み重ね
ることを特徴とする半導体装置。 - 【請求項２】 積み重ねられた所定数の前記半導体チッ
プ（２２）のうち、最下部の該半導体チップ（２２）の
裏面には配線層（２６）を形成せず、最上部の該半導体
チップ（２２）の上部に、前記配線層（２６）が形成さ
れた基板を位置させることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記接続手段を金属バンプ（２３）とす
ることを特徴とする請求項１又は２記載の半導体装置。 - 【請求項４】 前記金属バンプ（２３）を、前記半導体
チップ（２２）裏面の前記電極（２８ａ）に電気的に接
触させて、該半導体チップ（２２）との間に充填させる
樹脂の硬化収縮により固着させて設けることを特徴とす
る請求項１乃至３記載の半導体装置。 - 【請求項５】 前記外部手段をテープリード（２９）と
することを特徴とする請求項１乃至４記載の半導体装
置。 - 【請求項６】 前記パッケージングをモールド樹脂によ
り行い、該モールド樹脂を、所定数の前記半導体チップ
（２２）間に介在させることを特徴とする請求項１乃至
５記載の半導体装置。 - 【請求項７】 前記半導体チップ（２２）表面の前記電
極（２５）は、該半導体チップ（２２）の回路構成に関
与しない電極を含むことを特徴とする請求項１乃至６記
載の半導体装置。 - 【請求項８】 所定の前記半導体チップ（２２）の上
に、所定数の放熱部材（３１ａ，３１ｂ）を位置させる
ことを特徴とする請求項１乃至７記載の半導体装置。 - 【請求項９】 前記放熱部材（３１ａ）は、前記半導体
チップ（２２）間を接続するための導通手段（３３〜３
５）が所定数形成されることを特徴とする請求項８記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16138692A JPH065778A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16138692A JPH065778A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065778A true JPH065778A (ja) | 1994-01-14 |
Family
ID=15734109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16138692A Withdrawn JPH065778A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065778A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949135A (en) * | 1997-07-15 | 1999-09-07 | Mitsubishi Denki Kabushiki Kaisha | Module mounted with semiconductor device |
| US6055148A (en) * | 1997-07-19 | 2000-04-25 | U.S. Philips Corporation | Semiconductor device assemblies and circuits |
| US6720662B1 (en) | 1999-11-04 | 2004-04-13 | Rohm Co., Ltd. | Semiconductor device of chip-on-chip structure with a radiation noise shield |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| US7285734B2 (en) | 2003-04-28 | 2007-10-23 | Matsushita Electric Industrial Co., Ltd. | Circuit board and method for manufacturing the same and semiconductor device and method for manufacturing the same |
-
1992
- 1992-06-19 JP JP16138692A patent/JPH065778A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949135A (en) * | 1997-07-15 | 1999-09-07 | Mitsubishi Denki Kabushiki Kaisha | Module mounted with semiconductor device |
| US6055148A (en) * | 1997-07-19 | 2000-04-25 | U.S. Philips Corporation | Semiconductor device assemblies and circuits |
| KR100632137B1 (ko) * | 1997-07-19 | 2006-10-19 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 반도체 디바이스 어셈블리, 하프 브리지 구동 회로, 솔레노이드 구동 회로, 풀 브리지 구동 회로 및 전압 레벨 변환기 회로 |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| US6720662B1 (en) | 1999-11-04 | 2004-04-13 | Rohm Co., Ltd. | Semiconductor device of chip-on-chip structure with a radiation noise shield |
| US7285734B2 (en) | 2003-04-28 | 2007-10-23 | Matsushita Electric Industrial Co., Ltd. | Circuit board and method for manufacturing the same and semiconductor device and method for manufacturing the same |
| US7288729B2 (en) | 2003-04-28 | 2007-10-30 | Matsushita Electric Industrial Co., Ltd. | Circuit board and method for manufacturing the same and semiconductor device and method for manufacturing the same |
| US7294532B2 (en) | 2003-04-28 | 2007-11-13 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing semiconductor device |
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| Date | Code | Title | Description |
|---|---|---|---|
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