TWI250613B - Semiconductor device and manufacturing method thereof - Google Patents

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TWI250613B
TWI250613B TW093140857A TW93140857A TWI250613B TW I250613 B TWI250613 B TW I250613B TW 093140857 A TW093140857 A TW 093140857A TW 93140857 A TW93140857 A TW 93140857A TW I250613 B TWI250613 B TW I250613B
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Tomonori Okudaira
Takeshi Hayashi
Hiroshi Fujiwara
Yasushi Fujita
Kiyoteru Kobayashi
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Renesas Tech Corp
Tokyo Electron Ltd
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Description

1250613 九、發明說明： 【發明所屬之技術領域】 本發明係關於具有氮化鈦膜的半導體裝置及其製造方 法。 【先前技術】 習知，在介電質層採用Ta2〇5、Hf〇2、BaSrTi〇3等金屬氧 化物南介電質的電容器方面^上部電極係採用依化學氣相 沉牙賣 >去(Chemical Vapor Deposition method y 以下稱「CVD 法」）所形成的氮化鈦膜（以下稱「T i N膜」）。此T i N膜的 製造條件一般係使用函化鈦氣體（例如 T i C 1 4氣體）與氨氣 (N Η 3氣體）作為原料氣體，並在成膜溫度約6 0 0 °C下實施。 但是，在下部電極採用多晶石夕的MIS(Metal Insulator Silicon)電容器、或下部電極採用金屬或金屬之導電性氮 化物等的MIM(Metal Insulator Metal)電容器方面，若在 6 0 (TC中形成上部電極的T i N膜，便將產生電容器漏電流增 加的問題。因而，便將T i N膜的成膜溫度降低至4 0 (TC〜5 0 0 °C施行T i N膜的形成（例如參照日本專利特開平0 8 - 2 7 9 5 5 8 號公報）。 可是，若將T i N膜的成膜溫度降低至5 0 0 °C以下，電容 器的漏電流雖將減小，但是在T i N膜中將發生異常成長物 (irregularlygownobject)。該異常成長物在上部電極的 T i N膜施行加工之際，將以蝕刻殘渣而殘留，導致原本應 絕緣的上部電極將與接觸插塞發生電氣接觸狀況，而有發 生半導體裝置動作不良的情況。 5 312XP/發明說明書(補件)/94-04/93140857 1250613 再者，在所期待新一代電晶體的閘絕緣體層採用 Hf〇2 等高介電質的電晶體方面，在構成閘極的T i N膜形成時仍 要求低溫化。此情況，上述高介質常數的金屬氧化物將因 4 0 0 °C〜5 0 0 °C的熱經歷而引發結晶化，結果將透過所產生的 晶界或缺陷位準（d e f e c t 1 e v e 1 )進行電性傳導，造成漏電 流增加的問題發生。但是，若將T 1 N膜的成膜溫度降低至 4 0 0 °C以下，因為在T i N膜中將發生頗多的異常成長物，因 而若更加埋設閘極的鎢（以下稱「W」）等，T i N膜的異常成 長物某些部分將減少W的戴面積，相較於T i N之下，電流 將集中於電阻較小的 W ， 導致電子遷移壽命 (electromigration life)明顯降 7[氐。 【發明内容】 本發明之目的在於提供一種即便在C V D法中，將T i N膜 的成膜溫度降低至4 5 0 °C以下（甚至4 0 0 °C以下），仍可抑制 T i N膜之異常成長物發生的半導體裝置及其製造方法。 本發明的半導體裝置之製造方法，係用以製造含有 T i N 膜之半導體裝置之製造方法，其特徵在於包含：利用 C V D 法形成T i N膜的成膜步驟；對所形成的T i N膜在氨氣環境 下施行熱處理的回火步，驟；對氨氣施行迫淨的氨氣迫淨步 驟；以及更重複1次以上施行成膜步驟、回火步驟及氨氣 迫淨步驟的步驟；其中，上述成膜步驟係使用鹵化鈦氣體 與氨氣作為原料氣體，成膜溫度 3 0 0 °C〜4 5 0 °C 、成膜壓力 10Pa〜lOOPa 、鹵化鈦氣體分壓 IPa〜l〇Pa、氨氣分壓 9 P a〜9 9 P a的條件實施，每個成膜步驟形成厚度1 mil〜5 n m的 6 312XP/發明說明書(補件)/94-04/93140857 1250613 Τ 1 N膜，且施行上述回火步驟2秒鐘〜6 0秒鐘。 如上述，依照本發明，便可提供一種即便在CVD法中將 Τ 1 Ν膜的成膜溫度降低至4 5 0 °C以下，甚至達4 0 0 °C以下， 仍可抑制Τ 1 N膜之異常成長物發生的半導體裝置及其製造 方法。 本發明之上述及其他目的、特徵、態樣及優點，參照所 附圖式經針對本發明進行如下詳細説明之後，應可清楚明 暸。 【實施方式】 以下，針對本發明實施形態根據圖式進行説明。實施形 態1至實施形態3中，參照圖1至圖3，針對本發明的半 導體裝置之製造方法進行説明。圖1至圖3的各圖中，橫 軸係指時間，縱軸係指原料氣體分壓。此外，圖中，D係 指利用C V D法形成T i N膜的成膜步驟，A係指對氮化鈦膜 在氨氣環境下施行熱處理的回火步驟，A P係指對氨氣施行 迫淨的氨氣迫淨步驟，DP係指對原料氣體施行迫淨的原料 氣體迫淨步驟。 (實施形態1 ) 本發明的半導體裝置之一製造方法，參照圖1，係含T i N 膜半導體裝置之製造方法，包含有：利用 C V D法形成 T i N 膜的成膜步驟（D步驟）；對所形成的T i N膜在氨（Ν Η 3)氣環 境下施行熱處理的回火步驟（Α步驟）；對 Ν Η 3氣體施行迫 淨的ΝΗ3氣體迫淨步驟（ΑΡ步驟）；以及更重複1次以上施 行上述成膜步驟、回火步驟及 Nfh氣體迫淨步驟的步驟； 7 312ΧΡ/發明說明書(補件)/94-04/93140857 1250613 其中，上述成膜步驟係使用鹵化鈦氣體與 nh3氣體作為原 料氣體，且在成膜溫度 3 0 0 t〜4 5 0 °C 、成膜壓力 10Pa〜lOOPa、鹵化鈦氣體分壓 IPa〜10Pa、NHs氣體分壓 9 P a〜9 9 P a的條件下，於每個成膜步驟中形成厚度1 n m〜5 n m 的 T i Ν膜，並施行上述回火步驟2秒鐘〜6 0秒鐘。藉由該 條件，在T i Ν膜的成膜中，便可抑制異常成長物的發生。 特別係將每個成膜步驟中的T i N膜厚度設在5 n m以下，並 將成膜步驟之後設定為回火步驟，對抑制T i N膜的異常成 長將屬有效方法。 在此於上述成膜步驟中，原料氣體係使用鹵化鈦氣體與 Ν Η 3氣體。即便成膜溫度偏低，仍屬於可施行 T i Ν膜成膜 的原料。鹵化鈦氣體最好使用四氣化鈦（T i C 1 〇氣體、四碘 化鈦（T i I 〇氣體等。 成膜步驟中的成膜溫度係3 0 0 °C〜4 5 0 °C。若低於3 0 0 °C ， 將無法形成連續的T i N膜，反之，若超過4 5 0 °C ，當形成 電容器之上部電極時，將發生電容器的介電質層還原情 況，導致電容器漏電流增加，若超過 4 0 0 °C ，當形成電晶 體之閘極時，將發生閘絕緣層結晶化現象，造成電晶體漏 電流增加。就此觀點而言，成膜溫度最好為3 0 0 °C〜4 0 0 °C 。 成膜步驟中的成膜壓力係 1 0 P a〜1 0 0 P a。若低於 1 0 P a， 成膜速度將降低，反之，若超過 1 0 0 P a，表面形貌將變粗 糙，容易發生異常成長物。就此觀點而言，最好為 2 5 P a〜5 0 P a。該壓力係利用原料氣體的鹵化鈦氣體與 Ν Η 3 氣體、及稀釋氣體的氬（A r )氣體、氦（H e )氣體、氮氣體（Ν 2) 8 3 12XP/發明說明書(補件)/94-04/93140S57 1250613 氣體等惰性氣體形成。在此於CVD法中，當成膜溫度屬於 高溫的情況時，N2氣體亦可使用供應氮的原料氣體，在如 本發明的低成膜溫度（3 0 0 °C〜4 5 0 °C )中，將具有惰性氣體的 作用。 成膜步驟中的鹵化鈦分壓係1 P a〜1 0 P a。若低於1 P a，成 膜速度將降低，反之，若超過10Pa，將容易發生異常成長 物。就從此觀點而言，鹵化鈦分壓最好為 2 . 5 P a〜5 P a。此 外，成膜步驟中的NH3氣體分壓係9Pa〜99Pa。若低於9Pa， 成膜速度將降低，反之，若超過99Pa，將容易發生異常成 長物。就從此觀點而言，NH3氣體分壓最好為22.5Pa〜45Pa。 每個成膜步驟中所成膜的TiN膜厚度係lnm〜5nm。若低 於 1 n m，電容器或電晶體的漏電流將增加，反之，若超過 5 n m，將容易發生異常成長物。就從此觀點而言，每個成膜 步驟中所成膜的TiN膜厚度最好為2. 5nm〜5nm。 回火步驟中的回火時間係2秒鐘〜6 0秒鐘。若低於2秒 鐘，T i N膜的密接性將降低而容易發生剝落情況，反之， 若超過6 0秒鐘，將引起介電質層或絕緣層的還原現象，造 成電容器或電晶體的漏電流增加。就從此觀點而言，回火 時間最好為5秒鐘〜3 0秒鐘。 回火步驟中的回火壓力與回火溫度雖無特別的限制，但 是最好回火壓力或回火溫度中至少一者，分別大於上述成 膜步驟中的成膜壓力與成膜溫度。藉由至少將回火壓力設 為高於成膜壓力、或將回火溫度設為高於成膜溫度，便將 促進T i N膜中的il等雜質的去除，將可更加抑制異常成長 9 312XP/發明說明書(補件)/94-04/93140857 1250613 物的發生。其中，回火壓力最好為成膜壓力的5倍〜2 0倍。 若低於5倍，異常成長的抑制效果較小，反之，若超過2 0 倍，將引起介電質層或絕緣層的還原現象，有出現電容器 或電晶體的漏電流增加之傾向。 回火步驟係在ΝΗ3氣體環境下實施。此外，ΝΗ3氣體亦可 與Ar氣體、He氣體、Ν2氣體等惰性氣體併用。其中，ΝΗ3 氣體分壓對回火壓力的比，最好為 0.5〜1.0。若 ΝΗ3氣體 分壓比低於 0 . 5，異常成長的抑制效果將變小。回火溫度 最好較成膜溫度高出2 5 °C〜1 5 0 °C。若與成膜溫度間的差值 低於2 5 °C ，異常成長的抑制效果較小，反之，若超過1 5 0 °C ，將引起介電質層或絕緣層的還原現象，有出現電容器 或電晶體的漏電流增加之傾向。 N Η 3氣體迫淨步驟雖對N Η 3氣體施行迫淨的方法並無特別 限制，但是最好為利用惰性氣體施行迫淨的步驟、或利用 抽壓施行的迫淨步驟。此二種步驟均可有效的對 ΝΗ3氣體 施行迫淨。在利用惰性氣體對 ΝΗ3氣體施行迫淨的步驟 中，惰性氣體的壓力、流量並無特別的制限，但是若氣體 壓力越大、流量越多，將可越有效的對Ν Η 3氣體施行迫淨。 其中，惰性氣體最好如上述使用A r氣體、H e氣體、Ν 2氣 體等。此外，在利用抽壓對 NH3氣體施行迫淨的步驟中， 僅要小於回火壓力的話便可，對減壓程度並無特別限制， 但是最好在1 0 0 P a以下，尤以1 0 P a以下為佳。 將 NIL·氣體迫淨步驟中，利用惰性氣體施行迫淨的步 驟、與利用抽壓所施行的迫淨步驟進行比較，後者較前者 10 312XP/發明說明書(補件)/94-04/93140857 1250613 能更有效的施行 NH3氣體迫淨，但是系 變動將變大。所以，可配合製品的半導 方法與製造裝置的條件或限制，選擇適 再者，N Η 3氣體迫淨步驟中，可包含 行的迫淨步驟與利用抽壓施行迫淨步驟 性氣體施行的迫淨步驟、與利用抽壓施 將提高 ΝΗ3氣體迫淨效率，且將縮短抽 抑制系統内的壓力、溫度變動。 (實施形態2 ) 本發明的半導體裝置之另一製造方法 TiN膜半導體裝置之製造方法，包含有：牙 膜的成膜步驟（D步驟）；對原料氣體施 迫淨步驟（D P步驟）；對所形成的 T i N月; 下施行熱處理的回火步驟（A步驟）；對 的N Η 3氣體迫淨步驟（A P步驟）；以及更 上述成膜步驟、回火步驟及 NHs氣體迫 中，上述成膜步驟係使用鹵化鈦氣體與 氣體，且在成膜溫度3 0 0 °C〜4 5 0 °C、成膜 鹵化鈦氣體分壓IPa〜10Pa、NH3氣體分f 下，於每個成膜步驟中形成厚度1 n in〜5 r 行上述回火步驟2秒鐘〜6 0秒鐘。 在實施形態1中，因為在成膜步驟之 步驟，因而在回火步驟初期將殘存著原 體，將有與NH3氣體產生反應而引發T i 312XP/發明說明書(補件)/94-04/93140857 統内的壓力、溫度 體裝置規格、製造 當的步驟。 有利用惰性氣體施 。藉由執行利用惰 行的迫淨步驟，便 壓時間，藉此便可 ，參照圖 2，係含 |J用C V D法形成T i N 行·迫淨的原料氣體 秦在氨（N Η 3)氣環境 Ν Η 3氣體施行迫淨 重複1次以上施行 淨步驟的步驟；其 ΝΗ3氣體作為原料 壓力 1 OPa〜1 OOPa、 :9 P a〜9 9 P a的條件 .m白勺T i N膜，並施 後接著便施行回火 料氣體的鹵化鈦氣 N膜成長的情況， 11 1250613 但是在本實施形態中，藉由在成膜步驟與回火步驟之間設 置原料氣體迫淨步驟，便可確實的將鹵化鈦氣體排放出於 系統夕卜，因而將可更正確的控制T i N膜的厚度。此外，相 關成膜步驟條件、回火步驟條件，均如同實施形態1。 再者，在本實施形態中亦如同實施形態1，回火步驟中 的回火壓力與回火溫度並無特別限制，但是最好回火壓力 或回火溫度中至少1者，分別大於上述成膜步驟中的成膜 壓力及成膜溫度。 原料氣體迫淨步驟雖對原料氣體施行迫淨的方法並無 特別限制，但是最好為利用惰性氣體施行迫淨的步驟、或 利用抽壓施行的迫淨步驟。此二種步驟均可有效的對原料 氣體施行迫淨。在利用惰性氣體對 NHs氣體施行迫淨的步 驟中，惰性氣體的壓力、流量並無特別的制限，但是若氣 體壓力越大、流量越多，將可越有效的對原料氣體施行迫 淨。其中，惰性氣體最好如上述使用A r氣體、H e氣體、 N2氣體等。此外，在利用抽壓對 NH3氣體施行迫淨的步驟 中，僅要小於回火壓力的話便可，對減壓程度並無特別限 制，但是最好1 0 P a以下。另外，相關N Η 3氣體迫淨步驟係 如同實施形態1。 再者，本實施形態亦如同實施形態 1，可將上述原料氣 體迫淨步驟與 ΝΗ3氣體迫淨步驟，分別設為利用惰性氣體 施行的迫淨步驟、或利用抽壓施行的迫淨步驟，上述原料 氣體迫淨步驟或上述ΝΗ3氣體迫淨步驟中至少1步驟，可 設定為包含有：利用惰性氣體施行迫淨步驟、與利用抽壓施 12 312ΧΡ/發明說明書(補件)/94-04/93140857 1250613 行迫淨步驟的步驟。 (實施形態3 ) 本發明的半導體裝置之再另一製造方法，參照圖3，係 含T 1 N膜半導體裝置之製造方法，包含有.·利用C V D法形成 T i N膜的成膜步驟（D步驟）；對所形成的T i N膜在氨（Ν Η 3) 氣環境下施行熱處理的回火步驟（Α 步驟）；以及更重複 1 次以上施行上述成膜步驟、與回火步驟的步驟；其中，上 述成膜步驟係使用鹵化鈦氣體與 NH3氣體作為原料氣體， 且在成膜溫度3 0 0 °C〜4 5 0 °C 、成膜壓力1 0 P a〜1 0 0 P a、鹵化 鈦氣體分壓1 P a〜1 0 P a、N Η 3氣體分壓9 P a〜9 9 P a的條件下， 於每個成膜步驟中形成厚度1 n m〜5 n m的T i N膜，並施行上 述回火步驟2秒鐘〜6 0秒鐘。 再者，在本實施形態中亦如同實施形態 1，回火步驟中 的回火壓力與回火溫度並無特別限制，但是最好回火壓力 或回火溫度中至少1者，分別大於上述成膜步驟中的成膜 壓力及成膜溫度。 在實施形態1與實施形態2中，若將每個成膜步驟中所 形成的 T i N 膜厚度減小，並增加成膜步驟與回火步驟次 數，因為成膜步驟後的原料氣體迫淨步驟、與回火步驟後 的 NL氣體迫淨步驟所需時間將拉長，造成處理能力降低 的問題發生，因而本實施形態便省略成膜步驟後的原料氣 體迫淨步驟及/或回火步驟後的N Η 3氣體迫淨步驟，俾達提 昇處理能力的效果。但是，當從成膜步驟朝回火步驟切換 氣體、或從回火步驟朝成膜步驟切換氣體之際，因為鹵化 13 312ΧΡ/發明說明書(補件)/94-04/93140857 1250613 氣體與Ν Η 3氣體處於無法狀態混合，因而T i N膜厚度、電 阻率等便頗難施行精密的控制。所以，本實施形態並不適 用為含有需要對T 1 N膜厚度、電阻率等進行精密控制之電 晶體的半導體裝置之製造方法，但是可適用於含有T i N膜 厚度、電阻率等不需要精密控制之電容器的半導體裝置之 製造方法。 接著，在實施形態4至實施形態7中，針對含有依照上 述半導體裝置之製造方法中所含步驟形成，含T i N膜半導 體裝置進行説明。 (實施形態4 ) 本發明之一半導體裝置，參照圖6，至少含有具：下部電 極1 0 5、介電質層1 0 6、及上部電極1 0 7之電容器的半導體 裝置，在上述介電質層1 0 6上所形成的上部電極1 0 7，係 利用上述半導體裝置之製造方法中所含步驟形成的T i N膜 之半導體裝置。換句話說，此半導體裝置係如圖6所示， 在矽基板1 0 1上依序疊層著下層間絕緣層1 0 2、層間絕緣 層1 0 4、及上層間絕緣層1 0 8，在層間絕緣層1 0 4與上層間 絕緣層1 0 8之間，形成構成電容器的下部電極1 0 5、介電 質層1 0 6及上部電極1 0 7。此外，下部電極1 0 5將透過接 觸插塞 1 0 3，且在上層間絕緣層1 0 8上所形成的上配線層 1 1 0將透過接觸插塞1 0 9，分別獨立的電耦接於矽基板1 0 1 中所形成導電層的雜質擴散區域2 0 2。其中，上部電極1 0 7 係與接觸插塞1 〇 3呈電絕緣狀態。 在本半導體裝置中，上部電極1 0 7係利用上述半導體裝 14 3 12XP/發明說明書(補件)/94-04/93140857 1250613 置之製造方法所製得的T i N膜。利用該製造方法所獲得的 T i N膜，將抑制T i N膜的異常成長物發生，可獲得含有動 作無不良狀況之電容器的半導體裝置。 在此，針對將已發生異常成長物的T i N膜使用為上部電 極時的問題點，參照圖1 0 A至圖1 0 G，進行如下説明。例 如當將具有如圖10A所示異常成長物107P的TiN膜使用為 上部電極1 0 7的情況時，若在上部電極1 0 7上設置抗蝕劑 3 0 2圖案，對上部電極1 0 7與介電質層1 0 6施行蝕刻處理， 而設置蝕刻開口部3 0 6，便將如圖1 0 B所示，異常成長物 1 0 7 P將以蝕刻殘渣殘存著。接著，去除抗蝕劑3 0 2，在上 部電極1 0 7上形成上層絕緣層1 0 8之後，若設置為能在既 定位置處製作接觸插塞的插塞開口部 3 0 4，便將如圖 1 0 D 所示，在插塞開口部3 0 4内將發生異常成長物1 0 7 P衝突。 若在此狀態下對插塞開口部内施行插塞1 0 9埋設，便如圖 1 0 F所示，接觸插塞1 0 9與上部電極1 0 7將發生電氣接觸， 導致半導體裝置發生動作不良情況。另外，圖1 0 C、圖1 0 E 及圖1 0 G所示分別係在圖1 0 B、圖1 0 D及圖1 0 F中，從半 導體裝置上面方向觀看異常成長物107P附近的放大圖。 再者，依此所獲得含有將T i N膜當作上部電極之電容器 的半導體，相較於採用含有在高溫（600 °C)中形成TiN膜之 習知電容器的半導體，因為前者的漏電流較小，因而當使 用為 DRAM(Dynamic Random Access Memory)裝置時，便可 將更新週期長時間化，具有可降低消耗功率等特點。 (實施形態5 ) 15 312XP/發明說明書(補件)/94-04/93140857 1250613 本發明之另一半導體裝置，參照圖 7，係至少含有具： 下部電極105、介電質層106、及上部電極107之電容器的 半導體裝置，且在上述介電質層106上所形成的上部電極 1 0 7係由2以上之電極導電層所構成，而此電極導電層中 至少1層係由上述半導體裝置之製造方法中，所含步驟形 成T i N膜的半導體裝置。特別係2以上電極導電層中，鄰 接介電質層106的電極導電層107A，係由上述半導體裝置 之製造方法中，所含步驟形成TiN膜的半導體裝置。 由上述半導體裝置之製造方法中所含步驟形成的 TiN 膜，因為若厚度增加，將因膜畸變而發生龜裂情況，因而 此T i N膜厚度最好在1 0 0 nm以下。另外，當要求更加降低 配線電阻的情況時，將需要增加上部電極厚度。依此，當 需要上部電極厚度超過100nm之半導體裝置的情況時，將 上部電極設為2層以上的電極導電層，並將由上述製造方 法中所含步驟形成的T i N膜厚度設定在1 0 0 n m以下，係屬 極為有效的方法。在此參照圖7，上部電極1 0 7中鄰接電 極導電層107A係利用屬於CVD法的上述製造方法，形成厚 度20nm的TiN膜，若上部電極107的電極導電層107B為 利用濺鍍法形成厚度 100nm的 TiN膜，鄰接電極導電層 107A的電阻値便為 lkQ/□程度，因為電極導電層 107B 的片電阻值為2Ω/□，因而上部電極107的合成片電阻值 便可下降至2 Ω / □以下。在圖7中，利用濺鍍法所形成的 電極導電層1 0 7 B，雖僅形成於利用C V D法所形成鄰接電極 導電層 1 0 7 A的上方水平部分，但是隨此濺鍍法的覆蓋特 16 312XP/發明說明書(補件)/94-04/93140857 1250613 性，亦有形成於鄰接電極導電層1 0 7 A的垂直部分上與 水平部分上的情況。 當上部電極1 0 7由2以上電極導電層所構成的情況 藉由該等電極導電層中至少1層（特別係2以上電極導 中，鄰接介電質層1 0 6的鄰接電極導電層1 0 7 A )，屬 述經抑制異常成長物的T i N膜，便可獲得含有動作不 少之電容器的半導體裝置。 (實施形態6 ) 本發明之再另一半導體裝置，參照圖 8，係至少含 閘絕緣層2 0 3與閘極2 0 4之電晶體的半導體裝置，且 緣層 2 0 3上所形成的閘極2 0 4，係由上述半導體裝置 造方法中所含步驟形成TiN膜的半導體裝置。換句話 此半導體裝置係在矽基板 1 0 1上依序疊層著層間絕 2 0 6、上層間絕緣層2 0 8，在層間絕緣層2 0 6與上層間 層2 0 8之間，形成閘絕緣層2 0 3、閘極2 0 4。此外，上 絕緣層2 0 8上所形成上配線層11 0，係透過接觸插塞 電耦接於矽基板 1 0 1中所形成導電層的雜質擴散 2 0 2。其中，因為閘絕緣層 2 0 3通常使用H f 0 2等高介 材料，因而在為能抑制閘絕緣層結晶化方面，最好為 °C以下的T i N膜形成製程，但是利用上述半導體裝置 造方法進行T i N膜之製造，將可抑制閘絕緣層結晶化 獲得漏電流較小的電晶體。 (實施形態7 ) 本發明之再另一半導體裝置，參照圖 9，係至少含 312XP/發明說明書(補件)/94-04/93140857 下方 時， 電層 於上 良較 有具 閘絕 之製 說， 緣層 絕緣 層間 109， 區域 電質 400 之製 ，可 有具 17 1250613 閘絕緣層2 0 3與閘極2 0 4之電晶體的半導體裝置，在 緣層2 0 3上所形成閘極2 0 4係由2以上閘導電層所構 上述閘導電層中至少1層，係由上述半導體裝置之製 法中所含步驟形成之T i Ν膜的半導體裝置。特別係上 以上閘導電層中，鄰接閘絕緣層 2 0 3的鄰接閘導 204A，係由上述半導體裝置之製造方法中所含步驟形 TiN 膜。 當閘極由2以上閘導電層所構成的情況時，藉由利 述半導體裝置之製造方法中所含步驟，形成該等閘導 中至少1層（特別係2以上閘導電層中，鄰接閘絕緣層 的鄰接電極導電層2 0 4 A )的T i N膜，便可抑制閘絕緣 晶化，可獲得漏電流較小的電晶體。 在此，針對當將已發生異常成長物的T i N膜，使用 極2 0 4之鄰接電極導電層2 0 4 A用時的問題點，參照I 進行如下述説明。如圖1 1所示，若鄰接電極導電層 採用已發生異常成長物204P之TiN膜，當埋設屬於 2 0 4的閘導電層2 0 4 B之W (鎢）時，T i N膜之異常成長物 某些部分將減少屬於閘導電層2 0 4B的W截面積，電流 中於電阻較小於T i N的W，造成電致遷移壽命明顯縮 所以，當閘極由2以上閘導電層構成的情況時，藉由 等閘導電層中至少1層，設定為上述無異常成長物的 膜，便可解決上述問題點。 (實施例） 針對本發明的半導體裝置之製造法，根據實施例進 312XP/發明說明書(補件)/94-04/93140857 閘絕 成， 造方 述 2 電層 成之 用上 電層 203 層結 為閘 面1 1 2 0 4A 閘極 2 0 4P 將集 短。 將該 TiN 行具 18 1250613 體説明。 (比較例1 ) 在成膜步驟（D步驟）中，利用 C V D法，在成膜溫度3 5 0 °C、成膜壓力50Pa(其中，TiCh分壓5Pa、NH3分壓45Pa)、 T i C 1 4流量 5 0 s c c m [所謂「s c c m」係指標準狀態（0 °C 、 1 0 1 3 h P a )中的流量（c in3 / m i η )單位]、N Η 3流量5 0 0 s c c m之條 件下，形成厚度2 5 n m的T i N膜。在接著的回火步驟（A步 驟）中，於回火溫度 350 °C 、回火壓力 50Pa(其中，NH3壓 5 0 P a )、N Η 3流量 5 0 0 s c c m的條件下，施行回火 3 0秒鐘。 接著的 NHs氣體迫淨步驟中之最先步驟（API步驟），採用 N 2氣體，依壓力 5 0 P a施行 3 0秒鐘的 N Η 3氣體迫淨，N Η 3 氣體迫淨步驟中的下一步驟（A Ρ 2步驟），採用減壓泵施行 3 0秒鐘抽壓將壓力形成1 0 P a。針對所獲得T i N膜表面利用 掃描式電子顯微鏡（S c a η n i n g E 1 e c t r ο n in i c r 〇 s c 〇 p e ;以下 稱「S E M」）進行觀察，結果如圖1 3所示，出現白色異常成 長的情況頗多。此外，含有將此T i N膜當作上部電極之電 容器的半導體裝置漏電流特性，如圖1 2中虛線所示。 (實施例1 ) 參照圖 4，在成膜步驟（D步驟）中，利用 C V D法，在成 膜溫度350 °C 、成膜壓力50Pa(其中，TiCL·分壓5Pa、NH3 分壓 4 5 P a )、T i C 1 4 流量 5 0 s c c m、Ν Η 3 流量 5 0 0 s c c m 之條件 下，形成厚度 5 n m的T i N膜。在接著的回火步驟（A步驟） 中，於回火溫度350 °C、回火壓力50Pa(其中，NHs壓50Pa)、 N Η 3流量5 0 0 s c c ni的條件下，施行回火3 0秒鐘。接著的N Η 3 19 3】2ΧΡ/發明說明書(補件)/94-04/93140857 1250613 氣體迫淨步驟中之最先步驟（A P1步驟），採用N 2氣體，依 壓力5 0 P a施行3 0秒鐘的N Η 3氣體迫淨，N Η 3氣體迫淨步驟 中的下一步驟（A Ρ 2步驟），採用減壓泵施行3 0秒鐘抽壓將 壓力減壓至1 0 P a。更重複4次上述的成膜步驟、回火步驟、 N Η 3氣體迫淨步驟（利用N 2氣體施行迫淨步驟與利用抽壓施 行迫淨步驟），便形成厚度2 5 n m的T i Ν膜。針對此T i Ν膜 表面利用S E Μ進行觀察，結果如圖1 4所示，異常成長發生 已被抑制。 (實施例2 ) 參照圖 4，在成膜步驟（D步驟）中，利用 C V D法，在成 膜溫度350 °C 、成膜壓力50Pa(其中，TiCh分壓5Pa、ΝΗ3 分壓 4 5 P a )、T i C 1 4 流量 5 0 s c c m、Ν Η 3 流量 5 0 0 s c c m 之條件 下，形成厚度5 n m的T i N膜。在接著的回火步驟（A步驟） 中，於回火溫度 4〇0°C 、回火壓力 400Pa(其中，NH3壓 4 0 0 P a )、Ν Η 3流量5 0 0 s c c m的條件下，施行回火3 0秒鐘。 接著的 Ν Η 3氣體迫淨步驟中之最先步驟（A Ρ 1步驟），採用 N 2氣體，依壓力4 0 0 P a施行3 0秒鐘的Ν Η 3氣體迫淨，Ν Η 3 氣體迫淨步驟中的下一步驟（A Ρ 2 步驟），採用減壓泵施行 3 0秒鐘抽壓將壓力減壓至5 0 P a。更重複4次上述的成膜步 驟、回火步驟、Ν Η 3氣體迫淨步驟（利用N 2氣體施行迫淨步 驟與利用抽壓施行迫淨步驟），便形成厚度2 5 n in的T i Ν膜。 針對此T i N膜表面利用S E Μ進行觀察，結果如圖1 5所示， 異常成長發生已被抑制。 再者，含有將此T i Ν膜當作上部電極之電容器的半導體 20 312XP/發明說明書(補件)/94-04/93140857 1250613 裝置，其漏電流特性如圖1 2中實線所示。另外，圖1 2中 虛線所示係含有除將成膜溫度設為 6 0 0 °C之外，其餘均如 同比較例1所形成T i N膜，當作上部電極之電容器的半導 體裝置漏電流特性。由圖1 2中得知，在成膜溫度3 5 0 °C中 形成T 1 N膜的實施例2與比較例1之半導體裝置漏電流， 相較於在成膜溫度6 0 0 °C中形成T i N膜的半導體裝置漏電 流，前者的漏電流較小，顯示出良好的漏電流特性。 (實施例3 ) 參照圖 5，在成膜步驟（D步驟）中，利用 C V D法，在成 膜溫度350 °C 、成膜壓力50Pa(其中，TiCh分壓5Pa、NH3 分壓 4 5 P a )、T i C 1 /1 流量 5 0 s c c ιώ、Ν Η 3 流量 5 0 0 s c c m 之條件 下，形成厚度5 n m的T i N膜。接著的原料氣體迫淨步驟（D P 步驟）中，採用N 2氣體依壓力5 0 P a施行3 0秒鐘Ν Η 3氣體 迫淨。在接著的回火步驟（Α步驟）中，於回火溫度4 0 0 °C 、 回火壓力 400Pa(其中，NH3壓 400Pa)、NH3流量 500sccm 的條件下，施行回火3 0秒鐘。接著的Ν Η 3氣體迫淨步驟中 之最先步驟（A Ρ 1步驟），採用Ν 2氣體依壓力4 0 0 P a施行3 0 秒鐘的 Ν Η 3氣體迫淨，更在 Ν Η 3氣體迫淨步驟中的下一步 驟（A Ρ 2步驟），採用減壓泵施行3 0秒鐘抽壓將壓力減壓至 5 0 P a。更重複 4次上述的成膜步驟、回火步驟、Ν Η 3氣體 迫淨步驟（利用 Ν 2氣體施行迫淨步驟與利用抽壓施行迫淨 步驟），便形成厚度2 5 n m的T i Ν膜。針對此T i Ν膜表面利 用SEM進行觀察，結果如同實施例2，異常成長發生已被 抑制。 21 3 12XP/發明說明書(補件)/94-04/93140857 1250613 如上述，本發明係因為在含Τ 1 N膜之半導體裝置及其製 造方法中，提供一種經抑制T 1 N膜異常成長物發生的半導 體裝置及其製造方法，因而可廣泛的被利用。 雖詳細說明本發明，惟該等僅止於例示而已，並非限制 本發明，應可清楚明白本發明的精神與範圍僅由所附示申 請專利範圍限制。 【圖式簡單說明】 圖1為本發明的半導體裝置之一製造方法説明示意圖。 圖 2為本發明的半導體裝置之另一製造方法説明示意 圖。 圖3為本發明的半導體裝置之再另一製造方法説明示意 圖。 圖4為本發明的半導體裝置之再另一製造方法説明示意 圖。 圖5為本發明的半導體裝置之再另一製造方法説明示意 圖。 圖6為本發明之一半導體裝置的概略剖視圖。 圖7為本發明之另一半導體裝置的概略剖視圖。 圖8為本發明之再另一半導體裝置的概略剖視圖。 圖9為本發明之再另一半導體裝置的概略剖視圖。 圖10A至圖10G為當將已產生異常成長物的TiN膜，使 用為電容器上部電極時的問題點説明圖。 圖1 1為當將已產生異常成長物的 T i N膜，使用為閘極 時的問題點説明圖。 22
312XP/發明說明書(補件)/94-04/93140857 1250613 圖1 2為含電容器的半導體裝置之漏電流特性圖。 圖 1 3為經本發明半導體裝置之製造方法外的方法，所 獲得Ti N膜的SEM照片。 圖1 4為經本發明的半導體裝置之製造方法，所獲得T i N 膜的SEM照片。 圖 1 5為經本發明的半導體裝置之製造方法，所獲得另 一 T i N膜的S E Μ照片。 【主要元件符號說明】 10 1 矽基板 10 2 下層間絕緣層 1 0 3、1 0 9 接觸插塞 1 0 4、2 0 6 層間絕緣層 10 5 下部電極 106 介電質層 10 7 上部電極 1 0 7 Α 鄰接電極導電層 1 0 7 B 電極導電層 107P、204P異常成長物 1 0 8、2 0 8 上層間絕緣層 110 上部配線層 2 0 2 雜質擴散區域 2 0 3 閘絕緣層 2 0 4 閘極 2 0 4 A 鄰接閘導電層 23 312XP/發明說明書(補件)/94-04/93140857 1250613
302 抗 1虫 劑 304 插 塞 開 口部 306 1虫 刻 開 口部 312XP/發明說明書(補件)/94-04/93140857 24

Claims (1)

1250613 十、申請專利範圍： 1 . 一種半導體裝置之製造方法，係用以製造含有氮化鈦 膜之半導體裝置之方法，其特徵為包含： 利用化學氣相沉積法形成氮化鈦膜的成膜步驟； 對所形成氮化鈦膜在氨氣環境下施行熱處理的回火步 驟； 對上述氨氣施行迫淨的氨氣迫淨步驟；以及 重複1次以上的上述成膜步驟、上述回火步驟及上述氨 氣迫淨步驟之步驟；其中 上述成膜步驟係使用鹵化鈦氣體與氨氣作為原料氣 體，且在成膜溫度300 °C〜450 °C 、成膜壓力10Pa〜lOOPa、 鹵化鈦氣體分壓1 P a〜1 0 P a、氨氣分壓9 P a〜9 9 P a的條件下 實施； 在每個上述成膜步驟中形成厚度1 n m〜5 n m的上述氮化I太 膜； 上述回火步驟係施行2秒鐘〜6 0秒鐘。 2 .如申請專利範圍第1項之半導體裝置之製造方法，其 中，上述回火步驟中的回火壓力與回火溫度中至少1者， 係分別大於上述成膜步驟中的上述成膜壓力與上述成膜溫 度。 3. 如申請專利範圍第1項之半導體裝置之製造方法，其 中，上述氨氣迫淨步驟係利用惰性氣體施行的迫淨步驟、 或利用抽壓施行的迫淨步驟。 4. 如申請專利範圍第1項之半導體裝置之製造方法，其 25 3】2XP/發明說明書(補件)/94-04/93140857 1250613 中，上述氨氣迫淨步驟係包含有利用惰性氣體施行的迫淨 步驟與利用抽壓施行的迫淨步驟。 5. —種半導體裝置之製造方法，係用以製造含有氮化鈦 膜之半導體裝置之方法，其特徵為包含： 利用化學氣相沉積法形成氮化鈦膜的成膜步驟； 對原料氣體施行迫淨的原料氣體迫淨步驟； 對所形成氮化鈦膜在氨氣環境下施行熱處理的回火步 驟 ； 對上述氨氣施行迫淨的氨氣迫淨步驟；以及 重複 1 次以上的上述成膜步驟、上述原料氣體迫淨步 驟、上述回火步驟及上述氨氣迫淨步驟之步驟；其中 上述成膜步驟係使用鹵化鈦氣體與氨氣作為原料氣 體，且在成膜溫度3 0 0 °C〜4 5 0 °C 、成膜壓力1 0 P a〜1 0 0 P a、 鹵化欽氣體分壓IPa〜10Pa、氨氣分壓 9Pa〜99Pa的條件下 實施； 在每個上述成膜步驟中形成厚度1 n m〜5 n m的上述氮化鈦 膜； 上述回火步驟係施行2秒鐘〜6 0秒鐘。 6. 如申請專利範圍第5項之半導體裝置之製造方法，其 中，上述回火步驟中的回火壓力與回火溫度中至少1者， 係分別大於上述成膜步驟中的上述成膜壓力與上述成膜溫 度。 7. 如申請專利範圍第5項之半導體裝置之製造方法，其 中，上述原料氣體迫淨步驟與上述氨氣迫淨步驟，分別係 26 312XP/發明說明書(補件)/94-04/93140857 1250613 利用惰性氣體施行的迫淨步驟、或利用抽壓施行的迫淨步 驟。 8. 如申請專利範圍第5項之半導體裝置之製造方法，其 中，上述原料氣體迫淨步驟與上述氨氣迫淨步驟中至少1 者，係包含有利用惰性氣體施行的迫淨步驟與利用抽壓施 行的迫淨步驟。 9. 一種半導體裝置之製邊方法，係用以製造含有氮化鈦 膜之半導體裝置之方法，其特徵為包含： 利用化學氣相沉積法形成氮化鈦膜的成膜步驟； 對所形成氮化鈦膜在氨氣環境下施行熱處理的回火步 驟；以及 重複 1 次以上的上述成膜步驟、與上述回火步驟的步 驟；其中 上述成膜步驟係使用鹵化鈦氣體與氨氣作為原料氣 體，且在成膜溫度300 °C〜450 °C 、成膜壓力10Pa〜lOOPa、 鹵化鈦氣體分壓 IPa〜l〇Pa、氨氣分壓 9Pa〜99Pa的條件下 實施； 在每個上述成膜步驟中形成厚度1 n m〜5 n m的上述氮化鈦 膜； 上述回火步驟係施行2秒鐘〜6 0秒鐘。 1 0 .如申請專利範圍第9項之半導體裝置之製造方法， 其中，上述回火步驟中的回火壓力與回火溫度中至少 1 者，係分別大於上述成膜步驟中的上述成膜壓力與上述成 膜溫度。 27 312XP/發明說明書(補件)/94-04/93】40857 1250613 1 1 . 一種半導體裝置，係至少包含具有下部電極、介電 質層及上部電極之電容器者，其特徵在於： 上述介電質層上所形成的上述上部電極，係依照申請專 利範圍第1項之半導體裝置之製造方法中所含之上述步驟 所形成的上述氮化鈦膜。 1 2 . —種半導體裝置，係至少包含具有下部電極、介電 質層及上部電極之電容器者，其特徵在於： 上述介電質層上所形成的上述上部電極，係依照申請專 利範圍第5項之半導體裝置之製造方法中所含之上述步驟 所形成的上述氮化鈦膜。 13. —種半導體裝置，係至少包含具有下部電極、介電 質層及上部電極之電容器者，其特徵在於： 上述介電質層上所形成的上述上部電極，係依照申請專 利範圍第9項之半導體裝置之製造方法中所含之上述步驟 所形成的上述氮化鈦膜。 14. 一種半導體裝置，係至少包含具有下部電極、介電 質層及上部電極之電容器者，其特徵在於： 上述介電質層上所形成的上述上部電極係包含2以上之 電極導電層；上述電極導電層中至少1層，係依照申請專 利範圍第1項之半導體裝置之製造方法中所含之上述步驟 所形成的上述氮化鈦膜。 1 5. —種半導體裝置，係至少包含具有下部電極、介電 質層及上部電極之電容器者，其特徵在於： 上述介電質層上所形成的上述上部電極係包含2以上之 28 312XP/發明說明書(補件)/94-04/93140857 1250613 電極導電層；上述電極導電層中至少1層，係依照申請專 利範圍第5項之半導體裝置之製造方法中所含之上述步驟 所形成的上述氮化鈦膜。 16. —種半導體裝置，係至少包含具有下部電極、介電 質層及上部電極之電容器者，其特徵在於： 上述介電質層上所形成的上述上部電極係包含2以上之 電極導電層；上述電極導電層中至少1層，係依照申請專 利範圍第9項之半導體裝置之製造方法中所含之上述步驟 所形成的上述氮化鈦膜。 1 7 . —種半導體裝置，係至少包含具有下部電極、介電 質層及上部電極之電容器者，其特徵在於： 上述介電質層上所形成的上述上部電極係包含2以上之 電極導電層；上述電極導電層中鄰接上述介電質層的鄰接 電極導電層，係依照申請專利範圍第1項之半導體裝置之 製造方法中所含之上述步驟所形成的上述氮化鈦膜。 18. —種半導體裝置，係至少包含具有下部電極、介電 質層及上部電極之電容器者，其特徵在於： 上述介電質層上所形成的上述上部電極係包含2以上之 電極導電層；上述電極導電層中鄰接上述介電質層的鄰接 電極導電層，係依照申請專利範圍第5項之半導體裝置之 製造方法中所含之上述步驟所形成的上述氮化鈦膜。 1 9 . 一種半導體裝置，係至少包含具有下部電極、介電 質層及上部電極之電容器者； 上述介電質層上所形成的上述上部電極係包含2以上之 29 312XP/發明說明書(補件)/94-04/93140857 1250613 電極導電層；上述電極導電層中鄰接上述介電質層的鄰接 電極導電層，係依照申請專利範圍第9項之半導體裝置之 製造方法中所含之上述步驟所形成的上述氮化鈦膜。 2 0 . —種半導體裝置，係至少包含具有閘絕緣層與閘極 之電晶體者，其特徵在於： 上述閘絕緣層上所形成之上述閘極，係依照申請專利範 圍第1項之半導體裝置之製造方法中所含之上述步驟所形 成的上述氮化鈦膜。 2 1 . —種半導體裝置，係至少包含具有閘絕緣層與閘極 之電晶體者，其特徵在於； 上述閘絕緣層上所形成之上述閘極，係依照申請專利範 圍第5項之半導體裝置之製造方法中所含之上述步驟所形 成的上述氮化銥膜。 2 2 . —種半導體裝置，係至少包含具有閘絕緣層與閘極 之電晶體者，其特徵在於： 上述閘絕緣層上所形成之上述閘極，係依照申請專利範 圍第9項之半導體裝置之製造方法中所含之上述步驟所形 成的上述氮化鈦膜。 2 3 . —種半導體裝置，係至少包含具有閘絕緣層與閘極 之電晶體者，其特徵在於： 上述閘絕緣層上所形成的上述閘極係包含2以上之閘導 電層；上述閘導電層中至少1層，係依照申請專利範圍第 1項之半導體裝置之製造方法中所含之上述步驟所形成的 上述氮化鈦膜。 30 312XP/發明說明書(補件)/94-04/93140857 1250613 2 4 . —種半導體裝置，係至少包含具有閘絕緣層與閘極 之電晶體者，其特徵在於： 上述閘絕緣層上所形成的上述閘極係包含2以上之閘導 電層；上述閘導電層中至少1層，係依照申請專利範圍第 5項之半導體裝置之製造方法中所含之上述步驟所形成的 上述氮化鈦膜。 2 5 . —種半導體裝置，係至少包含具有閘絕緣層與閘極 之電晶體者，其特徵在於： 上述閘絕緣層上所形成的上述閘極係包含2以上之閘導 電層；上述閘導電層中至少1層，係依照申請專利範圍第 9項之半導體裝置之製造方法中所含之上述步驟所形成的 上述氮化鈦膜。 2 6 . —種半導體裝置，係至少包含具有閘絕緣層與閘極 之電晶體者，其特徵在於： 上述閘絕緣層上所形成的上述閘極係包含2以上之閘導 電層；上述閘導電層中鄰接上述閘絕緣層的鄰接閘導電 層，係依照申請專利範圍第1項之半導體裝置之製造方法 中所含之上述步驟所形成的上述氮化鈦膜。 2 7. —種半導體裝置，係至少包含具有閘絕緣層與閘極 之電晶體者，其特徵在於： 上述閘絕緣層上所形成的上述閘極係包含2以上之閘導 電層；上述閘導電層中鄰接上述閘絕緣層的鄰接閘導電 層，係依照申請專利範圍第5項之半導體裝置之製造方法 中所含之上述步驟所形成的上述氮化鈦膜。 31 312XP/發明說明書(補件)/94-04/93140857 1250613 2 8 . —種半導體裝置，係至少包含具有閘絕緣層與閘極 之電晶體者，其特徵在於： 上述閘絕緣層上所形成的上述閘極係包含2以上之閘導 電層；上述閘導電層中鄰接上述閘絕緣層的鄰接閘導電 層，係依照申請專利範圍第9項之半導體裝置之製造方法 中所含之上述步驟所形成的上述氮化鈦膜。
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