JP2005252051A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 キャパシタのリーク電流を抑制する。
【解決手段】 キャパシタの下部電極を形成するために不純物の添加されていない非晶質シリコン層を半導体基板上の絶縁膜上全面に形成する(S2)。非晶質シリコン層表面の酸化膜を除去し(S3)、非晶質シリコンの清浄表面を露出させた後、所定の分圧のシリコン化合物ガスに半導体基板を曝露し熱処理で非晶質シリコン層表面にシリコン核を形成し、更にシリコン核を成長させHSG−Siを形成するとともに非晶質シリコン層を多結晶化する(S4)。HSG−Siが形成され多結晶化したシリコン層をPH3雰囲気中でアニールすることにより導電化した後、パターニングし下部電極を形成する(S5)。HSG−Si化の処理後にパターニングすることにより、HSG−Siの異常成長を防止でき、上部電極とのピンチオフを防止し、リーク電流を抑制できる。
【選択図】 図1
【解決手段】 キャパシタの下部電極を形成するために不純物の添加されていない非晶質シリコン層を半導体基板上の絶縁膜上全面に形成する(S2)。非晶質シリコン層表面の酸化膜を除去し(S3)、非晶質シリコンの清浄表面を露出させた後、所定の分圧のシリコン化合物ガスに半導体基板を曝露し熱処理で非晶質シリコン層表面にシリコン核を形成し、更にシリコン核を成長させHSG−Siを形成するとともに非晶質シリコン層を多結晶化する(S4)。HSG−Siが形成され多結晶化したシリコン層をPH3雰囲気中でアニールすることにより導電化した後、パターニングし下部電極を形成する(S5)。HSG−Si化の処理後にパターニングすることにより、HSG−Siの異常成長を防止でき、上部電極とのピンチオフを防止し、リーク電流を抑制できる。
【選択図】 図1
Description
本発明は、半導体装置の製造方法に関し、特に半導体装置のキャパシタ電極の形成方法に係わる。
半導体製造装置の中で記憶情報の任意の入出力が可能なものにDRAMがある。ここで、このDRAMのメモリセルは、1個のトランジスタと1個のキャパシタとからなるものが構造的に簡単であり、半導体装置の高集積化に適するものとして広く用いられている。このようなメモリセルキャパシタでは、半導体装置の更なる高集積化、大容量化に伴い、3次元構造のものが開発され使用されてきている(例えば、特許文献1参照)。
以下、図面を参照して従来のメモリセルキャパシタの形成方法について説明する。ここで、図9はスタックトキャパシタを有する半導体装置の模式的な断面構造図である。図10は、図9の半導体装置の従来の製造工程の概略流れ図である。
まず、表面に容量用拡散層2が形成されたシリコンからなる半導体基板1上の全面にシリコン酸化膜からなる層間絶縁膜3が形成され、この層間絶縁膜3に容量用拡散層2表面に達するコンタクト孔4が形成され、コンタクト孔4に導電体を充填して容量用拡散層2と接続するコンタクトプラグ5が形成される。そして、更に全面に層間絶縁膜6が形成され、ドライエッチングを行いメモリセル領域7が開口される(図10のS41)。
次に、SiH4あるいはSi2H6を反応ガスとして、減圧の化学気相成長(LPCVD)法で非晶質構造のシリコン膜(以下、a−Si膜という)が堆積される(図10のS42)。
次に、a−Si膜がフォトリソグラフィ技術とドライエッチング技術とで微細加工され、下部電極のパターニングがなされる(図10のS43)。
次に、酸溶液等の化学薬液での洗浄が施され、微量の重金属あるいはパーティクルが除去される。そして、パターニングしたa−Si膜表面に形成された酸化膜除去すなわち自然酸化膜のウエット洗浄による除去がなされる(図10のS44)。
この後、半導体基板は高真空の反応炉の中に挿入される。そして、この反応炉中で上記パターニングしたa−Si膜表面にHSG核が形成され、更に熱処理が施されてHSG(半球状グレイン)−Si粒8bの形成がなされる(図10のS45)。このHSG−Si粒8bによって下部電極8の表面が凹凸になる。また、この熱処理で上記a−Si膜は多結晶化する。次にPH3アニールを施すことにより多結晶化したSiを導電化し下部電極8が完成する。
次に、SiO2、SiON、Ta2O5などにより容量絶縁膜9を形成(図10のS46)した後、TiNからなる上部電極10が形成される(図10のS47)。
特開2003−100742号公報
しかしながら、上記のような従来のプロセスでは、下部電極8の形成時にHSG−Si粒8bが異常成長し、キャパシタのリーク電流が増加するという問題があった。また、上部電極10を形成した際に応力(上部電極であるTiNの応力)により上部電極10にクラックが発生し、クラックへの電界集中によりリーク電流が増加するという問題があった。
本発明の目的は、キャパシタのリーク電流を抑制することができる半導体装置の製造方法を提供することである。
上記の課題を解決するため、本発明に係る第1の半導体装置の製造方法は、下部電極と上部電極との間に誘電体膜を挟んでキャパシタが構成された半導体装置の製造方法であって、下部電極を形成するために、半導体基板上に設けた絶縁膜の上に非晶質のシリコン層を形成する第1工程と、非晶質のシリコン層に熱処理を施して表面に半球状シリコン粒を形成するとともに多結晶化する第2工程と、多結晶化されたシリコン層をパターニングして下部電極を形成する第3工程とを有することを特徴とする。
上記の第1の半導体装置の製造方法において、第2工程の前に非晶質のシリコン層の表面に形成されている酸化膜を除去して表面を露出させる工程と、第2工程の後に多結晶化されたシリコン層にN型不純物を拡散させる工程とを含むことが好ましい。
上記の第1の半導体装置の製造方法において、第2工程は、非晶質のシリコン層の表面をシリコン化合物ガスに曝露してシリコン核を形成した後にシリコン核を成長させて半球状シリコン粒を形成することが好ましい。
本発明に係る第2の半導体装置の製造方法は、下部電極と上部電極との間に誘電体膜を挟んでキャパシタが構成された半導体装置の製造方法であって、上部電極を形成するために、誘電体膜の上に第1の導電体膜を形成する工程と、第1の導電体膜の表面を非晶質化する非晶質化工程と、表面が非晶質化された第1の導電体膜の上に第2の導電体膜を形成する工程とを有することを特徴とする。
上記の第2の半導体装置の製造方法において、非晶質化工程は、イオン種に窒素を用いたイオン注入により第1の導電体膜の表面を非晶質化することが好ましい。
上記の第2の半導体装置の製造方法において、非晶質化工程は、窒素雰囲気中で変形マグネトロン型プラズマ源を用いたプラズマ窒化処理により第1の導電体膜の表面を非晶質化することが好ましい。
また、第1の半導体装置の製造方法によって下部電極を形成し、第2の半導体装置の製造方法によって上部電極を形成することが好ましい。
上記の構成により、キャパシタのリーク電流を抑制することができ、上部電極の応力をクラックについても抑制することができる。
本発明に係る第1の半導体装置の製造方法によると、キャパシタの下部電極をHSG−Si(半球状シリコン粒)形成後にパターニングして形成することにより、HSG−Siの異常成長を防止し、上部電極とのピンチオフを防止することで、リーク電流の発生を抑制することができる。
また、本発明に係る第2の半導体装置の製造方法によると、第1の導電体膜の表面を、例えばイオン注入、あるいは変形マグネトロン型プラズマ源を用いプラズマ窒化処理することにより非晶質層を形成し、その上部に再び導電体膜を形成して所望の膜厚の上部電極にすることができ、非晶質層が応力のバッファー層となり、上部電極形成時のクラックの発生を抑制することができ、クラックへの電界集中によるリーク電流の発生を抑制することができる。
(第1の実施形態)
本発明の第1の実施形態の半導体装置の製造方法を図面に基づいて説明する。図1は本実施形態の半導体装置の製造工程の概略流れ図であり、図2(a)〜(f)はその製造工程順の断面図である。
本発明の第1の実施形態の半導体装置の製造方法を図面に基づいて説明する。図1は本実施形態の半導体装置の製造工程の概略流れ図であり、図2(a)〜(f)はその製造工程順の断面図である。
図2(a)に示すように、表面に容量用拡散層2が形成されたシリコンからなる半導体基板1上の全面にシリコン酸化膜からなる層間絶縁膜3が形成され、この層間絶縁膜3に容量用拡散層2表面に達するコンタクト孔4が形成され、コンタクト孔4に導電体を充填して容量用拡散層2と接続するコンタクトプラグ5が形成される。そして、更に全面にシリコン酸化膜あるいはBPSG膜(ボロンガラスとリンガラスを含むシリコン酸化膜)からなる層間絶縁膜6が形成され、ドライエッチングを行いメモリセル領域7が開口される(図1のS1)。
次に図2(b)に示すように、SiH4を反応ガスとして、減圧CVD法でa−Si(非晶質シリコン)膜8a(膜厚は25〜50nm)を堆積する(図1のS2)。ここで成膜温度は500℃〜550℃の範囲に設定される。次に、この半導体基板を、フッ酸と純水との混合薬液である希フッ酸中に浸漬し、この処理でa−Si膜表面の自然酸化膜等の除去すなわち酸化膜除去がなされる(図1のS3)。ここで希フッ酸のフッ素濃度は0.50vol.%である。
上記の酸化膜除去後に連続して図2(c)に示すように、HSG−Siプロセスチャンバーの高真空の反応炉の中に挿入され、この反応炉中で熱処理(圧力は1E−5Pa程度、温度は600℃〜650℃程度、SiH4流量は50sccm)が施され、a−Si膜8aの表面にHSG核が形成され、更に半球形結晶粒であるHSG−Si粒8bの形成がなされる(図1のS4)。また、このときの熱処理でa−Si膜8aは多結晶化され、多結晶Si膜8cとなる。
次にPH3アニールを施すことにより多結晶化したSi(8bと8c)を導電化した後、図2(d)に示すように、フォトリソグラフィ技術とドライエッチング技術とで微細加工され、パターニングされた下部電極8を形成する(図1のS5)。このようにして、表面に凹凸を有するキャパシタの下部電極8が形成される。
次に、図2(e)に示すように、SiO2、SiON、Ta2O5などにより容量絶縁膜9を形成(図1のS6)した後、図2(f)に示すように、TiNからなる上部電極10が形成される(図1のS7)。
本実施形態によれば、キャパシタの下部電極形成において、HSG−Si化の処理後にパターニングして下部電極8を形成することにより、HSG−Si粒8bの異常成長を防止でき、上部電極10とのピンチオフを防止することで、キャパシタのリーク電流を抑制することができる。なお、従来、HSG−Siが異常成長するのはHSG−Si化の処理前にパターニングを行い、加工形状(特に加工エッジ部)が尖ることでHSG−Si化の成長時に起こる副作用であり、本実施形態のようにHSG−Si成長後にパターニングを行うことでその副作用を防止できる。
図7に、本実施形態の製造方法と従来の製造方法により作製したキャパシタのリーク特性を示す。本実施形態の製造方法によると、上部電極10に−2Vのバイアスを印加した場合、従来の製造方法に比べリーク電流値を約1桁改善することができる。
(第2の実施形態)
次に、本発明の第2の実施形態の半導体装置の製造方法を図面に基づいて説明する。図3は本実施形態の半導体装置の製造工程の流れ図であり、容量絶縁膜を形成するまでの工程(S1〜S6)は第1の実施形態(図1)と同様であり、本実施形態では上部電極をS11〜S13の工程によって形成する。図4(a)〜(c)は本実施形態におけるキャパシタの上部電極の形成工程を示す要部拡大断面図である。
次に、本発明の第2の実施形態の半導体装置の製造方法を図面に基づいて説明する。図3は本実施形態の半導体装置の製造工程の流れ図であり、容量絶縁膜を形成するまでの工程(S1〜S6)は第1の実施形態(図1)と同様であり、本実施形態では上部電極をS11〜S13の工程によって形成する。図4(a)〜(c)は本実施形態におけるキャパシタの上部電極の形成工程を示す要部拡大断面図である。
第1の実施形態と同様にして容量絶縁膜9を形成するまでの工程を行った後、図4(a)に示すように、TiCl4とNH3を反応ガスとして、減圧CVD法で例えば膜厚20nm以下のTiN膜10aが堆積される(図3のS11)。ここで成膜温度は580℃〜680℃の範囲で設定される。
次に、図4(b)に示すように、TiN構成元素であり、入手に容易なN+もしくはN2 +をTiN膜10a上に注入しTiN上部を非晶質化して応力のバッファー層(非晶質層)10bを形成する(図3のS12)。
その後再び、図4(c)に示すように、減圧CVD法で図4(a)の場合と同様の条件下でTiN膜10cを堆積して、所望の膜厚の上部電極10を形成する(図3のS13)。
本実施形態によれば、第1の実施形態の効果に加え、イオン種に窒素を用いたイオン注入によって上部電極10の中層に応力のバッファー層(TiNの非晶質層)10bを形成することにより、上部電極形成時のクラックの発生を抑制でき、上部電極のクラックにより後工程のドライエッチングなどにより残渣が発生し電気的にオープンやショートが発生するのを防ぐことができ、かつ、クラックへの電界集中によるリーク電流の増大を防止することが可能になる。
(第3の実施形態)
次に、本発明の第3の実施形態の半導体装置の製造方法を図面に基づいて説明する。図5は本実施形態の半導体装置の製造工程の流れ図であり、容量絶縁膜を形成するまでの工程(S1〜S6)は第1の実施形態(図1)と同様であり、本実施形態では上部電極をS21〜S23の工程によって形成する。図6(a)〜(c)は本実施形態におけるキャパシタの上部電極の形成工程を示す要部拡大断面図である。
次に、本発明の第3の実施形態の半導体装置の製造方法を図面に基づいて説明する。図5は本実施形態の半導体装置の製造工程の流れ図であり、容量絶縁膜を形成するまでの工程(S1〜S6)は第1の実施形態(図1)と同様であり、本実施形態では上部電極をS21〜S23の工程によって形成する。図6(a)〜(c)は本実施形態におけるキャパシタの上部電極の形成工程を示す要部拡大断面図である。
第1の実施形態と同様にして容量絶縁膜9を形成するまでの工程を行った後、図6(a)に示すように、TiCl4とNH3を反応ガスとして、減圧CVD法で例えば膜厚20nm以下のTiN膜10aが堆積される(図5のS21)。ここで成膜温度は580℃〜680℃の範囲で設定される。
次に、図6(b)に示すように、変形マグネトロン型プラズマ源を用いTiN構成元素であり、入手に容易なN*もしくはN2 *プラズマ処理を行い、TiN上部を非晶質化して応力のバッファー層(非晶質層)10bを形成する(図5のS22)。
その後再び、図6(c)に示すように、減圧CVD法で図6(a)の場合と同様の条件下でTiN膜10cを堆積して、所望の膜厚の上部電極10を形成する(図5のS23)。
本実施形態によれば、第1の実施形態の効果に加え、窒素雰囲気中で変形マグネトロン型プラズマ源を用いたプラズマ窒化処理によって上部電極10の中層に応力のバッファー層(TiNの非晶質層)10bを形成することにより、上部電極形成時のクラックの発生を抑制でき、上部電極のクラックにより後工程のドライエッチングなどにより残渣が発生し電気的にオープンやショートが発生するのを防ぐことができ、かつ、クラックへの電界集中によるリーク電流の増大を防止することが可能になる。また、バッファー層(非晶質層)10bの形成に、ラジカル窒素を用いて表面を非晶質化しており、チャージアップダメージを抑制することができる。
図8に、本実施形態の製造方法と従来の製造方法による上部電極10形成後の上部電極のSEM写真を示す。従来の製造方法の場合は上部電極にクラックが発生しているのに対し、本実施形態の製造方法の場合はクラックが発生していないことがわかる。なお、第2の実施形態の製造方法の場合も本実施形態の場合(図8(a))と同様にクラックは発生しない。
上記の第2、第3の実施形態における上部電極の形成方法は、下部電極がHSG−Si化されていない場合にも、上部電極のクラックの発生を防止することに有効である。この場合、製法としては、HSG−Si形成のためのプロセスを削除したフローとなり、下部電極の形状は、例えば図2においてHSG−Si粒8bがない形状、すなわちHSG−Si粒8bによる凹凸のない形状の下部電極8となる。
以上説明したように、本発明は、キャパシタ電極の形成方法等に有用である。
1 半導体基板
2 容量用拡散層
3 層間絶縁膜
4 コンタクト孔
5 コンタクトプラグ
6 層間絶縁膜
7 メモリセル領域
8 下部電極
8b HSG−Si粒
9 容量絶縁膜
10 上部電極
2 容量用拡散層
3 層間絶縁膜
4 コンタクト孔
5 コンタクトプラグ
6 層間絶縁膜
7 メモリセル領域
8 下部電極
8b HSG−Si粒
9 容量絶縁膜
10 上部電極
Claims (7)
- 下部電極と上部電極との間に誘電体膜を挟んでキャパシタが構成された半導体装置の製造方法であって、
前記下部電極を形成するために、半導体基板上に設けた絶縁膜の上に非晶質のシリコン層を形成する第1工程と、前記非晶質のシリコン層に熱処理を施して表面に半球状シリコン粒を形成するとともに多結晶化する第2工程と、前記多結晶化されたシリコン層をパターニングして前記下部電極を形成する第3工程とを有することを特徴とする半導体装置の製造方法。 - 前記第2工程の前に前記非晶質のシリコン層の表面に形成されている酸化膜を除去して前記表面を露出させる工程と、前記第2工程の後に前記多結晶化されたシリコン層にN型不純物を拡散させる工程とを含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第2工程は、前記非晶質のシリコン層の表面をシリコン化合物ガスに曝露してシリコン核を形成した後に前記シリコン核を成長させて前記半球状シリコン粒を形成することを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記上部電極を形成するために、前記誘電体膜の上に第1の導電体膜を形成する工程と、前記第1の導電体膜の表面を非晶質化する非晶質化工程と、前記表面が非晶質化された第1の導電体膜の上に第2の導電体膜を形成する工程とを有することを特徴とする請求項1から3のいずれかに記載の半導体装置の製造方法。
- 下部電極と上部電極との間に誘電体膜を挟んでキャパシタが構成された半導体装置の製造方法であって、
前記上部電極を形成するために、前記誘電体膜の上に第1の導電体膜を形成する工程と、前記第1の導電体膜の表面を非晶質化する非晶質化工程と、前記表面が非晶質化された第1の導電体膜の上に第2の導電体膜を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記非晶質化工程は、イオン種に窒素を用いたイオン注入により前記第1の導電体膜の表面を非晶質化することを特徴とする請求項4または5に記載の半導体装置の製造方法。
- 前記非晶質化工程は、窒素雰囲気中で変形マグネトロン型プラズマ源を用いたプラズマ窒化処理により前記第1の導電体膜の表面を非晶質化することを特徴とする請求項4または5に記載の半導体装置の製造方法。
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