TW583773B - Semiconductor device for power regulation - Google Patents

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TW583773B
TW583773B TW091118926A TW91118926A TW583773B TW 583773 B TW583773 B TW 583773B TW 091118926 A TW091118926 A TW 091118926A TW 91118926 A TW91118926 A TW 91118926A TW 583773 B TW583773 B TW 583773B
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Taiwan
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region
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schottky diode
cell
cells
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TW091118926A
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Richard A Blanchard
Fwu-Iuan Hshieh
Koon Chong So
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Gen Semiconductor Inc
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Description

583773 A7 _B7__ _ 五、發明説明（]) 發明領域 (請先閱讀背面之注意事項再填寫本頁) 本發明係關於合倂裝置，其包括並連的功率M0SFET及 蕭特基障壁整流器。更特別地，本發明關於溝槽^^031^丁與 溝槽式蕭特基整流器在單一半導體基底上合倂成單一裝置 、或是作爲較大積體電路中的元件。 發明背景 經濟部智慧財產局K工消費合作社印製 功率MOSFET(金屬氧化物半導體場效電晶體）係習知的 結構並以多種配置設置，包含如圖1中所示的「「垂直式」 DMOS(雙重擴散金屬氧化物半導體）電晶體配置及如圖2所示 的溝槽式DMOS電晶體。每一所示的配置均包含高度摻雜的 基底100(顯示成N +區），在其上生長用於執行裝置的汲極功 能之輕度摻雜的磊晶層102(顯示成N-區）。P型本體區1〇4(在 圖1及2中分別顯示成P + /P及P區）與源極區112(顯示成N+區） 一樣設置在磊晶層1 02之內。裝置閘由導電區111及氧化物 區1 10組成。汲極接點D會連接至半導體基底100的背面，源 極與本體接點SB會連接至源極區112及本體區104，以及閘 電極G連接至導電區111。當橫跨本體與閘施加電位差時， 會在與閘氧化物層110相鄰之本體區104之內以電容方式感 應電荷，而在與DMOS胞的閘相鄰之本體區104的表面上形 成N型通道。當橫跨源極112與汲極102,100施加另一電位差 時，如圖1及2中的箭頭所示，載子會從源極經由通道流至 汲極，DMOS胞可說是處於電源開啓狀態。 如圖1及2中所示的功率MOSFET通常用於要求與 本紙張尺度適用中_國家標準（CNS ) A4規格（210X297公釐) ~ " -4 - 583773 A7 B7 五、發明説明（2 ) MOSFET並聯的蕭特基二極體。舉例而言，參考美國專利號 4,823,172及6，049,108。此種電路配置顯示於圖3中。從此圖 中可見，當源極至汲極電壓變成正的時，電壓蕭特基二極 邐1的低順向電壓降防止本體至DMOS結構中固有的汲極pn 接面二極體2變成順向偏壓。結果，在這些情形下於圖3的 電路中流動的任何電流會流經蕭特基二極體。 藉由防止本體至汲極pn接面二極體開啓，可防止次要 載子的注入跨越本體至汲極接面。假使存在，則這些次要 載子會使接面二極體延遲關閉直至所有載子掃過接面或它 們在跨越接面的電壓反向之後復合。有關的關閉延遲時間 會限制MOSFET能夠操作的最大頻率。 另一方面，圖3中所示的配置基本上允許所有的電流流 經蕭特基二極體。與固有的本體至汲極pn接面二極體2相反 ，由於蕭特基二極體1不是次要載子裝置，所以，不會有與 其相關的關閉延遲。 發明槪述 根據發明的實施例，提供合倂裝置，其包括（1)多個 MOSFET胞，MOSFET胞包括：（a)形成於半導體區的上部份 內之第一導電率型的源極區，（b)形成於半導體區的中間部 份內之第二導電率型的本體區，（c)形成於半導體區的下部 份內之第一導電率型的汲極區，及（d)設置成相鄰於源極區 、本體區及汲極區的閘極區，及（2)多個蕭特基二極體胞， 配置於溝槽網路內，包括與半導體區的下部形成蕭特基整 本紙張尺度適用中國國家掙準（CNS ) A4規格（210><297公釐） (請先閲讀背面之注意事項再填寫本頁) . 經濟部智慧財產局員工消費合作社印製 583773 A7 ---------- ----B7_ 五、發明説明（3 ) 流接點之導體部份。在本實施例中，至少一 MOSFET胞閘區 (請先閲讀背面之注意事項再填寫本頁) 會設置成延著溝槽網路的側壁並與至少一蕭特基二極體胞 相鄰。 經濟部智慧財產局員工消費合作社印製 根據發明的另一實施例，提供合倂裝置，其包括：（1) 第一導電率型的半導體基底；（2)配置於基底上的半導體磊 晶層；（3)溝槽網路，從磊晶層的上表面延伸至磊晶區及在 裝置內形成多個平台；（4)多個MOSFET胞，MOSFET胞包括 :(a)配置於平台之一內的第二導電率型本體區，其中，本 體區形成與源極區的接面，（c)至少部份地配置於平台之一 內的第一導電率型的汲極區，其中汲極區形成與本體區的 接面；及（d)閘極區，位於溝槽網路內，以致於其相鄰於源 極區、本體區及汲極區，其中閘極區包括（i)絕緣區，與至 .少部份溝槽網路成直列及（ii)導電區，在溝槽網路內，相鄰 於絕緣區，以絕緣區與源極、本體及汲極區相分離；及（5) 多個蕭特基二極體胞，蕭特基二極體胞形成於溝槽網路的 底部上並包括與磊晶層形成蕭特基障壁整流接點之導體部 份。本實施例的合倂裝置係配置成至少一些MOSFET胞閘極 區延著相鄰於至少一些蕭特基二極體的導體部份之溝槽網 路的側壁設置。 某些較佳實施例包含一或更多下述特徵：（a)半導體爲 矽，（b)第一導電型係η型導電率，而第二導電率型係p型導 電率，（c)閘極區包括相鄰於氧化矽區之經過摻雜的多晶矽 區，（d)導體包括鈦、鎢、鉑金屬矽化物、鋁及鋁合金，（e) 裝置的本體區包括重度摻雜的接點區，及（f)裝置包括位於 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨〇><297公釐） ~ 583773 A 7 B7 五、發明説明（4 ) 蕭特基二極體下方且與蕭特基二極體週邊接觸的p型區。 (請先閲讀背面之注意事項再填寫本頁) 在某些實施例中，至少一些該MOSFET胞及至少一些蕭 特基二極體胞係以選自線內正方形幾何形狀、偏移正方形 幾何形狀、及六邊形幾何形狀之幾何形狀配置。 在其它實施例中，至少一些MOSFET胞係八角形胞。舉 例而言，至少一些MOSFET胞及至少一些蕭特基二極體胞可 以以包括交錯的第一及第二胞列之幾何形狀配置，其中， 第一胞列中的胞之面積大於第二列胞的胞之面積，以及第 一胞列的胞爲八角形胞。舉例而言，八角形胞可爲一般八 角形。舉例而言，MOSFET胞可以位於第一胞列中，及蕭特 基二極體胞可以位於第二列內。舉例而言，第二胞列的胞 可以包含八角形胞或正方形胞。 根據發明的另一實施例，提供包括蕭特基二極體及 MOSFET胞之合倂裝置。在本實施例中，蕭特基二極體位於 溝槽網路的底部，而某些MOSFET胞的閘區設於溝槽網路的 側壁上。 經濟部智慧財產局員工消費合作社印製 根據發明的另一實施例，提供形成合倂裝置的方法。 方法包括形成多個蕭特基二極體胞及形成多個MOSFET胞， 以致於：U)蕭特基二極體胞位於溝槽網路的底部， (b)M〇SFET胞的閘極區包括導電區及絕緣區，（c)某些聞極 區設在溝槽網路的側壁上，及（d)無須掩罩層之助，較佳地 使用各向異性蝕刻處理以蝕刻被摻雜的多晶矽層，即可在 溝槽的側壁上設置某些閘極區。 根據發明的另一實施例，提供用於設計合倂裝置的方 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 583773 A7 B7 五、發明説明（5) 法’合併裝置包括多個蕭特基二極體胞及多個m〇SFEt胞。 方法包括：（1)移除溝槽M〇SFET裝置設計內的一或更多源極 (請先閲讀背面之注意事項再填寫本頁} /本體平台及（2)在被移除的平台先前所處之處設置一或更多 蕭特基二極體胞。 #發明的一優點係提供合倂裝置，其係含有集成於相 同基底上的DMOS電晶體及蕭特基二極體。 本發明的另一優點係在整合的製程中，產生合倂裝置， 的DMOS電晶體及蕭特基二極體部份，而非依序地產生。 本發明的另一優點係提供合倂裝置，在用以提供裝置 的蕭特基二極體功能之溝槽的側壁中倂入DM0 S電晶體功能 ’而使表面積使用最大化。 本發明的另一優點係裝置的幾何形可以被選成改變 DM0S源極周長相對於蕭特基二極體的導電面積之比例，以 使裝置性能最佳化。 本發明的另一優點係可以橫跨裝置改變DM0S源極周長 相對於蕭特基二極體導電面積之比例，最佳化在邊緣的裝 置性能及相對於溫度之函數。 經濟部智慧財產局員工消費合作社印製 習於此技藝者，從下述詳細說明、實施例及申請專利 範圍，將可淸楚暸解本發明的其它實施例及優點。 圖式簡述 圖1係顯示習知技藝的垂直功率M0SFET之剖面視圖。 圖2係顯示習知技藝的溝槽功率之剖面視圖。 圖3係習知技藝中所知的與蕭特基二極體平行的功率 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -8 - 583773 A7 ___B7 五、發明説明（6 ) MOSFET之電路圖。 (請先閱讀背面之注意事項再填寫本頁) 圖4A-4E係上視圖，顯示可配合本發明之合倂的 MOSFET及蕭特基二極體結構使用的五種胞幾何形狀。 圖5係根據本發明的實施例之合倂的m〇SFET及蕭特基 二極體結構之剖面視圖。圖5中的視圖係類似於延著圖4 A中 的線5-5或圖4C中的線5-5取得。 圖6 A- 6F係顯示根據本明的實施例用於形成類似於圖4 中所示的裝置之製程。 圖7係合倂的MOSFET及蕭特基二極體結構之剖面，其 包含深P +區以用於本體區之低電阻接點及圍繞蕭特基二極 體的周邊。 圖8係上視圖，顯示可以配合本發明的合倂的MOSFET 及蕭特基二極體結構使用之一胞幾何形狀。 圖9A-9D係上視圖，顯示可配合本發明之合倂的 MOSFET及蕭特基二極體結構使用之不同的胞幾何形狀。 圖10係上視圖，顯示可以配合本發明之合倂的MOSFET 及蕭特基二極體結構使用之另一胞幾何形狀。 經濟部智慧財產局員工消費合作社印製 符號說明 代號中文譯名 100 汲極 102 汲極 104 本體區 110 閘極氧化物層 -9- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 583773 A7 B7 五、發明説明（7 ) 111 導電區 112 源極 200 N +摻雜基底 201 晶晶層 202 N +摻雜嘉晶層 203 氧化物層 204 P本體區 210 閘極氧化物層 211 多晶;&夕區 212 源極區 216 氧化物層 218 導體 219a 溝槽 219b 溝槽 219c 溝槽 220 P +區 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 發明詳述 將於下述中參考顯示發明的較佳實施例之附圖，更完 整地說明本發明。但是，本發明可以以不同形式具體實施 ，但不應被視爲受限於此處所述的實施例。 可以配合多個DMOS電晶體及蕭特基二極體集成於相同 石夕基底上之佈局的基本無限變異，以實施本發明的裝置設 計。五種可能的佈局之上視圖顯示於圖4A-4E中。以s標註 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）· -10- 583773 A7 B7 五、發明説明（8 ) (請先閱讀背面之注意事項再填寫本頁) 的裝置之部份對應於裝置的蕭特基胞部份。未標註的裝置 之其餘部份對應於裝置的溝槽MOSFET胞部份之平台。圖4A 中所示的幾何形狀此處稱爲「線內正方形幾何形狀」，圖 4B中所示的幾何形狀此處稱爲「偏移正方形幾何形狀」， 圖4C中所示的幾何形狀此處稱爲「六角形幾何形狀」或「 蜂巢幾何形狀」。圖4D中的幾何形狀會將圖4A中的幾何形 狀中的二DMOS平台轉換成蕭特基二極體區，而圖4E中的幾 何形狀會將四個DMOS平台轉換成蕭特基二極體。這些設計 中的每一設計利用MOSFET技術中通常實施的方形及六方形 胞配置之優點。 經濟部智慧財產局員工消費合作杜印製 如下所述般，可從圖中暸解，放大的溝槽區設在蕭特 基胞區域中，而非平台結構。此外，在單一的DMOS平台之 區域會轉換成蕭特基二極體區之情形，存在有可由蕭特基 胞取代的DMOS胞的數目之最大理論値，實質上不會干擾閘 極導體的接取。（也能夠將二或更多相鄰的DMOS平台轉換 成蕭特基二極體，如圖4D及4E所示。）當然，只要與裝置 有關之蕭特基二極體電流量可被接收，則蕭特基胞的數目 可以低於最大理論値。 圖5係根據本發明的實施例之合倂的MOSFET與蕭特基 二極體結構的剖面視圖。圖5中的視圖類似於延著圖4 A中的 線5-5或圖4C中的線5-5取得之視圖。 所示之裝置包含磊晶層201，其設於N +基底200上。而 基底200及磊晶層201可由任何半導體材料形成，目前，矽 是較佳的。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -11 - 583773 A7 B7 五、發明説明（9) 在本特定實施例中的N+基底200具有諸如8密爾至40密 爾範圍的厚度及諸如lxl〇19至5x102°cm_3之淨摻雜濃度。 (請先閱讀背面之注意事項再填寫本頁} 在磊晶層201的下部中發現N區202。在本實施例中，N 區202具有諸如從1至20微米範圍的厚度及諸如從1〇"至 l〇16cm_3範圍之淨摻雜濃度。 在磊晶層的上部中發現P本體區204。在所示的實施例 中，這些P本體區204從磊晶層201的上表面延伸至諸如0.3至 5 · 0微米的深度，並於被均勻地摻雜時具有諸如從1 〇16至 102°cm_3範圍之尖峰淨摻雜濃度，而未被均勻地摻雜時具有 諸如從1 X 1015至5 X 1016cm·3範圍之尖峰摻雜濃度。這些p本 體區204提供用於裝置的溝道MOSFET胞之通道區。 也在磊晶層的上部中發現N +區21 2。這些區域從磊晶層 201的表面延伸至諸如〇·2至3.5微米的深度，並具有諸如從 1019至5xl02°cm_3範圍之尖峰摻雜濃度。這些N +區212提供裝 置的溝槽MOSFET胞之源電極功能。 經濟部智慧財產局員工消費合作社印製 圖5中顯示三個溝槽219a、219b、219c，每一溝槽從磊 晶層201的上表面延伸諸如0.3至4·0微米的深度。左溝槽 219a及右溝槽219c完全專用於裝置的MOSFET功能，並於此 稱爲「MOSFET溝槽」。舉例而言，這些溝槽寬度爲0.4至 2.0微米。在溝槽21 9a-c之間的區域通常根據其形狀而稱爲 「平台」或「溝槽平台」。如同圖4A-4E中可見般，舉例而 言’可以具有不同形狀的這些區域的寬度在2.0至丨〇.〇微米 之範圍。 專用於裝置的MOSFET功能之左及右溝槽219a、21 9c會 本紙張尺度逍用中國國家標準（CNS ) A4規格（210X297公釐1 ~ 583773 A7 B7 五、發明説明（1〇) (請先閲讀背面之注意事項再填寫本頁) 與絕緣物2 1 0並列，絕緣物2 1 0典型上爲諸如氧化矽等氧化 絕緣物。在使用氧化矽（典型上爲二氧化矽）作爲絕緣物2 1 〇 的情形中，舉例而言，其厚度範圍可從100至2000埃。與絕 緣物2 1 0相鄰的爲導電區2 1 1，其典型上爲經過摻雜的多晶 矽。在使用多晶矽作爲導體211的情形中，舉例而言，其具 有5至100歐姆/平方之片電阻。絕緣物210與導體區211—起 提供裝置的溝槽MOSFET胞之閘電極功能。 經濟部智慧財產局員工消費合作社印製 中心溝槽219b實質上比溝槽219a及219c還寬，舉例而言 ，寬度從2.8至14.0微米。（附帶說明，注意，如同簡圖的本 質般，本案中的圖式並未依比例。根據寬度等於二MOSFET 溝槽寬度219a、219c加上平台寬度之裝置的幾何形狀，此點 對於溝槽219b特別真實。圖5中將溝槽219b顯示成顯著地窄 於此數量。）MOSFET功能與溝槽219b的左及右側相關連，而 蕭特基二極體功能與溝槽2 1 9b的中心相關連。因此，溝槽 2 19b可稱爲「混合溝槽」。以本體區204與汲極（N磊晶區 202)分離之源極212的存在，可以識別具有MOSFET功能之溝 槽2 1 9b的區域。藉由適當地偏壓閘極（包含導電區2 11及絕 緣物區2 1 0 )，可以產生通道。 以存在於導體21 8與此處產生的N磊晶區202之間的接點 ，可以辨識具有蕭特基二極體功能的溝槽2 1 9b之區域。此 接點係蕭特基整流接點。舉例而言，與此接點相關連的蕭 特基障壁之高度會取泱於所使用的導體及半導體材料的型 式以及半導體內的摻雜濃度。 導體210也作爲用於裝置的溝槽MOSFET部份之源極及 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) ~ 一 583773 A7 ___ B7 五、發明説明（n) 本體導體，將所有源極區212與本體區204 —起短路。在導 體21 8與源極及導體區21 2之間的接點爲歐姆接點。 (請先閱讀背面之注意事項再填寫本頁) 由於鈦鎢、鈾金屬矽化物、鋁或含有這些材料中的二 或更多材料之膜能夠提供（a)與N磊晶區202的蕭特基整流接 點及（b)與源極區212和本體區204的歐姆接點，所以，對於 導體218而言是較佳的材料。 絕緣區216，典型上爲二氧化矽及/或BPSG (硼磷矽酸 鹽玻璃）區，防止與裝置的MOSFET閘極功能有關的經過摻 雜之多晶矽區211經由導體218與N+源極區21 2及本體區204 短路。 導體（未顯示）典型上也設置成相鄰於N +基底200。此導 體作爲裝置的MOSFET部份之汲極導體及蕭特基二極體部份 的陰極導體。另一導體（未顯示）典型上也連接至裝置的主動 區外部之多晶矽211的閘極運轉部份。 經濟部智慧財產局員工消費合作社印製 因此，在本發明的合倂裝置中，溝槽MOSFET及蕭特基 二極體會集成於同一件矽上。此設計能夠有效率地使用裝 置的可用表面積。舉例而言，如同先前所述，含有圖5中所 示的裝置之蕭特基二極體部份之溝槽219b也具有溝槽 MOSFET倂入其側壁中之特徵。此外，藉由提供蕭特基二極 體及溝槽MOSFET胞共用之部份（墊、周邊、等等），此設 計進一步降低成本。再者，裝置中需要電流流通處的電流 分佈相當均勻（舉例而言，導致熱優點）（舉例而言，減 少高頻的電感損耗）。此處理又允許蕭特基二極體及溝槽 MOSFET在整合製程中使用共用製程形成。 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨〇'乂297公釐） -14- 583773 A7 B7 五、發明説明（12) (請先閱讀背面之注意事項再填寫本頁) 圖6A至6F係顯示可以執行以形成圖5中所示的裝置之序 列步驟。現在參考圖6A，N摻雜磊晶層202首先生長於傳統 的N +摻雜基底200。舉例而言，磊晶層的厚度範圍從1.3至25 微米。接著，執行本體佈植步驟。舉例而言，以5至200 keV ，將10"至5xlOM/cm2劑量的硼佈植至磊晶層的上表面。接 著，舉例而言，以800至1 200° C的濕或乾氧化1至200分鐘， 在表面上形成氧化物層203。舉例而言，氧化物層203從500 至1〇,〇〇〇埃厚。除了形成氧化物層203之外，此步驟也會將 佈植的雜質擴散至磊晶層202中以形成區204。在此情形中 ，區204是具有1016至102()cnr3的尖峰摻雜濃度及0.3至5.0微米 深的P型區。所造成的表面顯示於圖6A中。 經濟部智慧財產局員工消費合作社印製 然後，首先在層203上設置經過圖型化的光阻層（未顯示 )，接著諸如使用濕或電漿蝕刻步驟進行蝕刻以移除未由光 阻遮蓋的區域中的氧化物，而從氧化物層203形成源極掩罩 。接著執行源極佈植。舉例而言，以5至200keV及5xl014至 lxl016/cm2的劑量，佈植砷或磷。接著執行濕或乾氧化步驟 ，舉例而言，在800至1200° C下執行1至200分鐘，以在氧化 物先前被移除的區域中形成500至5000埃的氧化物層。此步 驟也會擴散源極摻雜物，產生具有1019至5xl02°cm_3的峰値摻 雜濃度及0.2至3.5微米深度之源極區212。所造成的結構顯 示於圖6 B中。 接著，在溝槽被諸如電漿或反應離子蝕刻至0.3至4.0微 米深度之後，在氧化物層203上設置溝槽掩罩(未顯示）。這 將造成區別的P本體區204及源極區212。接著，如同此技藝 本紙張尺度逍用中國國家標準（CNS ) A4規格（210X297公釐） -15- 583773 A7 B7 五、發明説明（13) (請先閱讀背面之注意事項再填寫本頁) 中習知般，移除溝槽掩罩，然後生長及移除犧牲層。接著 ’舉例而言，以濕或乾氧化，在900至1200° C下，進行1至 60分鐘，生長厚度從100至2000埃的閘氧化物層210。 接著，較佳地使用CVD，以多晶矽層2 1 1，遮蓋結構的 表面及塡充溝槽。多晶矽典型上會摻雜N型以降低其電阻率 。舉例而言，以使用氯氧化磷的熱預沈積，或是以砷或磷 的佈植，在使用磷化氫的CVD期間，執行N型摻雜。所造成 的結構顯示於圖6C。 在適當掩罩主動區的外部以保留用於閘極接點之多晶 矽之後，多晶矽層接著會接受諸如電漿或反應離子鈾刻步 驟等各向異性鈾刻步驟，形成不同的多晶矽區2 11，這些區 會在所示的特別剖面之平面外的溝槽之內連接。接著，移 除掩罩，沈積氧化物層216，產生圖6D中所示的結構。 經濟部智慧財產局員工消費合作社印製 接著，在以包含諸如濕或電漿蝕刻等氧化物蝕刻步驟 於氧化物中打開接點區之後，設置接點掩罩（亦即，光阻層 ，未顯示）。此步驟提供對應於源極/本體接點之接點區、 蕭特基整流接點及主動區之外的閘極接點。關於多晶矽鈾 刻步驟，可以使用各向異性蝕刻以避免在中心溝槽中傾斜 的多晶矽上設置光阻。接著，移除接點光罩以產生圖6E的 結構。假使需要的話，使用額外的掩罩，在本體區204的上 部中形成P +區（未顯示），以與後續要設置的導體21 8建立良 好的歐姆接點。假使足夠深，則這些P +區也可以延著蕭特 基二極體的周邊形成。所造成的結構形成於圖7中。也能夠 形成正好提供低電阻接點給本體區之P+區，或正好提供圍 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 583773 Μ Β7 五、發明説明（14) 繞蕭特基二極體之ρ摻雜區。在圖7中，Ρ +區220提供低電阻 接點及圍繞蕭特基二極體之Ρ摻雜區，增高崩潰。 (請先閱讀背面之注意事項再填寫本頁) 較佳地以濺射沈積導體層2 1 8。接著，設置導體掩罩， 然後，以諸如濕或電漿蝕刻，進行蝕刻，以使不同的導體 區彼此隔離。舉例而言，在此步驟中，用於閘接點（未顯 示）之導體會與用於源極/本體/蕭特基整流接點之導體 21 8隔離。在此特定實施例中，當導體21 8用以在溝槽21 9b的 底部提供蕭特基整流接點，並在源極/本體區212、204提 供歐姆接點時，其可爲鋁合金本體或是在諸如鈦鎢材料上 的鋁合金、或是諸如已形成於接點中的鉑金屬矽化物材料 ，並在源極/本體區212、204處設置歐姆接點。所造成的 結構顯示於圖6F中。 經濟部智慧財產局員工消費合作社印製 當然，有關上述原理之各種變異是可能的。舉例而言 ，雖然源極區21 2在溝槽形成之前設在上述實施例中，但是 ，在溝槽MOSFET技藝中，通常也可以在溝槽閘結構形成之 後設置源極區。關於另一實施例，雖然在上述中使用氧化 物區216以使多晶矽區211與導體21 8隔離，但是，爲達此目 的，通常也可使用BPSG。 如上所述，可以配合DMOS電晶體與蕭特基二極體集成 於相同矽基底上的基本無限變異佈局，實施本發明的裝置 設計。一特別較佳的佈局顯示於圖8中，於此，將其稱爲「 解封八角形幾何形狀」。此設計包含相對大及小的八角形 胞之交錯列。 多種解封八角形幾何形狀設計的變異是可能的。舉例 -17- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 583773 A7 B7 五、發明説明（15) (請先閲讀背面之注意事項再填寫本頁) 而言，在圖8中，蕭特基胞以相對大及小的胞列顯示，但是 ’蕭特基胞也可以設置成相對上大的胞列。此外，雖然在 圖8中的八角胞係以相對上小的胞列顯示，但是，小胞也可 以爲如圖10中所示的方形胞。 本發明的合倂裝置之一參數特徵在於源極周長相對於 蕭特基二極體導電區的比例。如圖9 A - 9 D所示，此比例可以 以不同方式修改。舉例而言，如同圖9D所示般，每一大的 MOSFET平台（顯示四個）之源極周長等於（2 X sl) + (2 X s3) + (4 X s2)。用於圖10的小MOSFET平台之源極周長近似8 X s2。圖1〇中由蕭特基二極體（顯示一個及以S標註）所佔的面 積近似（s2 X s2)。所顯示之解封八角形幾何形狀允許s2對si 的比例與s3對s 1的比例在限制之內被修改，其因而允許源極 周長對蕭特基二極體面積的比例具有大幅彈性。 舉例而言，圖9 A中顯示圖8的結構之五個胞的放大視圖 。每一胞均爲正規八角形。但是，在圖9B中，上邊、底邊 、左邊及右邊（對應於si及S3)顯著地小於對角線（對應於 長度s2 )。如圖9A所示般，相對於圖9A的裝置，此可減少 經濟部智慧財產局員工消費合作社印製 圖9B的裝置之源極周長相對於蕭特基二極體的面積之比例 〇 另一方面，如圖9C所示，上邊、底邊、左邊及右邊（ 對應於si及s3)也可以顯著地大於對角線（對應於長度s2) 。相對於圖9 A，這可以增加圖9C的裝置之源極周長相對於 蕭特基二極體面積的比例。 在其它實施例中，如圖9D所示，可以僅增加上邊及底 -18- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 583773 A7 p—^ 五、發明説明（16) 邊的尺寸。當然，左邊及右邊的尺寸也可以以類似方式增 加。 雖然，此處具體地顯示及說明不同的實施例，但是， 應暸解，在不悖離發明的精神及範圍之下，本發明的修改 及變異係由上述揭示所涵蓋且在後附之申請專利範圍的範 圍內。舉例而言，可以使用本發明的方法以形成不同的半 導體區之導電率與此處所述不同之結構。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -19- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

  1. 583773 A8 B8 C8 D8 、申請專利範圍 附件4A: 免’ 第9 1 1 1 8926號專利申請案 ^^裝-- (請先閲讀背面之注意事項再填寫本頁) 中文申請專利範圍替換本 民國92年10月29日修正 1 . 一種用於功率調節之半導體裝置，包括： 多個MOSFET胞，包括：（a)形成於半導體區的上部內 之第一導電率型的源極區，（b)形成於該半導體區的中間部 份內的第二導電率型之本體區，（c)形成於該半導體區的下 部內之第一導電率型的汲極區，及（d)設置成相鄰於該源極 區、該本體區、及該汲極區之閘極區；及 多個蕭特基二極體胞，配置於溝槽網路內，包括與該 半導體區的下部以蕭特基整流接觸之導體部份； 其中，該多個MOSFET胞的至少一閘極區延著該溝槽網 路的側壁設置，相鄰於至少一蕭特基二極體胞。 2.如申請專利範圍第1項之裝置，其中該閘極區包括相 鄰於二氧化矽區之經過摻雜的多晶矽區。 3 .如申請專利範圍第1項之裝置，其中該第一導電率型 是η型導電率及該第二導電率型是p型導電率。 經濟部智慧財產局員工消費合作社印製 4.如申請專利範圍第1項之裝置，其中該半導體區是矽 1^ ° 5 .如申請專利範圍第4項之裝置，其中該半導體區是磊 晶矽區。 6 .如申請專利範圍第4項之裝置，其中該導體包括鈦鎢 、鉑金屬矽化物、鋁及鋁合金。 本紙張尺度適用中國國家標準（CMS ) Α4現格（2]ΟΧ 297公釐） 583773 A8 B8 C8 _______D8 六、申請專利範圍 7 ·如申請專利範圍第3項之裝置，又包括重度摻雜的接 點區用於接觸本體區。 (請先閲讀背面之注意事項再填寫本頁) 8.如申請專利範圍第3項之裝置，又包括p型區，位於蕭 特基二極體之下方及接觸蕭特基二極體的周邊。 9.如申請專利範圍第1項之裝置，其中至少一該 MOSFET胞爲八角形。 1 〇 . —種用於功率調節之半導體裝置，包括： 第一導電率型的半導體基底； 配置於該基底上的半導體嘉晶層； - 溝槽網路，從該磊晶層的上表面延伸至該磊晶區及在 該裝置內形成平台；. 經濟部智慧財產局員工消費合作社印製 多個MOSFET胞，包括··（a)配置於該平台之一內的該 第一導電率型的源極區，（b)配置於該平台之一內的第二導 電率型之本體區，該本體區與該源極區形成接面，（c)至少 部份地配置於該一平台內的第一導電率型的汲極區，該汲 極區與該本體區形成接面；及（d)閘極區，位於該溝槽網路 內以致於其相鄰於該源極區、該本體區及該汲極區，該閘 極區包括（i)絕緣區，與該溝槽網路的至少一部份並列及（ii) 導電區，在相鄰於該絕緣區之該溝槽網路內，該導電區藉 由該絕緣區與該源極、本體及汲極區相分離；及 多個蕭特基二極體胞，形成於該溝槽網路的底部之上 ，蕭特基二極體胞包括導體部份，該導體部份與該磊晶層 以蕭特基障壁整流接觸， 其中，該MOSFET胞的至少一些閘極區延著該溝槽網路 本紙張尺度適用中國國家標準（CNS ) A4規格（2】0X297公釐） — 583773 A8 B8 C8 D8 々、申請專利範圍 的側壁設置，相鄰於至少一些該蕭特基二極體的該導體咅β 份。 1 1 .如申請專利範圍第〗〇項之裝置，其中該導體與該源 極區及該本體區形成歐姆接點。 1 2.如申請專利範圍第1 1項之裝置，其中該導體包括鈦 鎢、鉑金屬矽化物、鋁及鋁合金之一或更多。 1 3 ·如申請專利範圍第1 0項之裝置，其中該閘極區包括 經過摻雜的多晶矽區，相鄰於二氧化矽區。 1 4.如申請專利範圍第i 〇項之裝置，其中該第一導電率 型是η型導電率及該第二導電率型是p型導電率。 1 5 .如申請專利範圍第1 〇項之裝置，其中該半導體是矽 〇 1 6.如申請專利範圍第1 0項之裝置，其中至少一些該 MOSFET胞及至少一些該蕭特基二極體胞係以選自線內.正方 形幾何形狀、偏移正方形幾何形狀、及六角形幾何形狀之 幾何規劃配置。 1 7.如申請專利範圍第；! 〇項之裝置，其中至少一些該 MOSFET係八角形胞。 1 8 .如申請專利範圍第1 〇項之裝置，其中至少一些該 MOSFET胞及至少一些該蕭特基二極體胞係以包括交錯的第 一及第二胞列的幾何形狀配置，其中該第一胞列的胞在面 積上大於該第二胞列的胞，及其中該第一胞列的該胞是八 角形胞。 1 9.如申請專利範圍第1 8項之裝置，其中該一第胞列的 本紙張尺度適用中國國家標準（CNS ) A4規.格（2】0X297公釐） -3- -- (請先閲讀背面之注意事項再填寫本頁) 、1T 經濟部智慧財產局員工消費合作社印製 583773 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 々、申請專利範圍 該胞爲正規八角形。 20.如申請專利範圍第18項之裝置，其中該MOSFET胞 位於該第一胞列內及該蕭特基二極體胞位於該第二胞列內 〇 2 1 .如申請專利範圍第i 8項之裝置，其中該第二胞列的 該胞係八角形胞或正方形胞。 22 .如申請專利範圍第1 4項之裝置，又包括重度摻雜的 接點區，用於接觸本體區。 23.如申請專利範圍第14項之裝置，又包括p型區，在蕭 特基二極體之下方及接觸蕭特基二極體的周邊。 2 4.—種用於功率調節之半導體裝置，包括蕭特基二極 體胞及MOSFET胞，其中該蕭特基二極體胞位於溝槽網路的 底部，及其中該MOSFET胞的某些.聞極區設置在該溝槽網路 的側壁上。 25 · —種形成用於功率調節之半導體裝置的方法，包括 形成多個蕭特基二極體胞；及 形成多個MOSFET胞， 其中，該蕭特基二極體胞位於溝槽網路的底部，其中 該MOSFET胞的閘極區包括導電區及絕緣區，其中某些該閘 極區設在該溝槽網路的側壁上，及其中無須掩罩層之助即 可形成該聞極區的導電區。 26.如申請專利範圍第25項之方法，其中，在各向異性 蝕刻處理中，蝕刻經過摻雜的多晶矽層，以形成該閘極導 本紙張尺度適用中國國家標準（CNS ) A4規格（210X2974^} ~ ^ ' (請先閲讀背面之注意事項再填寫本頁)
    583773 ABCD 々、申請專利範圍 體。 2 7.—種提供用於功率調節之半導體裝置設計之方法， 該用於功率調節之半導體裝置包括多個蕭特基二極體胞及 多個MOSFET胞，該方法包括： 移除溝槽MOSFET裝置設計內的一或更多源極/本體平 台；及 在被移除的平台先前所在之處’設置一或更多蕭特基 二極體胞。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家榡準（CNS ) A4規格（2】0X297公釐）
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