TW543181B - Semiconductor memory device having redundancy system - Google Patents

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543181 A7 B7 五、發明説明（1 ) 相關申請交互參考 本專利申請根據並提出於200 1年1月12日申請之前份曰 本專利申請案號2001-00 55 62的優點，這份專利申請的内容 以提及方式整個併入本文中。 發明背景 本發明與一種半導體記憶體裝置有關，尤其，本發明與 具有一冗餘系統的半導體記憶體裝置有關。 圖1 5顯示傳統半導體記憶體裝置中冗餘系統之排列的原 理方塊圖。如圖15所示，用虛線圈住的熔絲集1〇〇是由複數 個冗餘元件或位址熔絲FUSE0至FUSEn(其被配置以符合經 由位址線供應的n+1個輸入位址信號A0至An，用以程式規 劃半導體記憶體裝置中一記憶體陣列的缺陷位址）及一個 主熔絲FUSEM(其被提供以防止當未使用冗餘元件時選用 冗餘元件）所組成。 複數個位址熔絲FUSE0至FUSEn的輸出及主熔絲FUSEM 的輸出被複數個熔絲鎖定電路FLATCH0至FLATECHn及一 熔絲鎖定電路FLATCHM(其被配置以符合位址熔絲及主熔 絲）鎖定，然後將輸出與輸入位址信號A0至An—起供應至 對應的位址比較器ACOMPO至ACOMPn(每個位址比較器均 是由一個EX-NOR電路所組成）。 根據位址熔絲FUSE0至FUSEn的狀態（即，根據熔絲是否 被燒斷），決定是否要將熔絲鎖定電路FLATCH0至_ FLATCHn的鎖定輸出FOUTO至FOUTn設定為「H」（高位準） 或「L」（低位準）。 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公釐) 543181

然後，針對輸入位址信號AO至An的每個信號，決定輸入 位址信號之任一輸入位址信號的高位準或低位準是否吻合 鎖定輸出FOUTO至FOUTn之一個對應鎖定輸出的高位準或 低位準。接著，當所有的輸入位址信號A0至An均吻合程式 規劃位址時（即，吻合鎖定輸出FOUT0至FOUTn)時，以及 當主炼絲FUSEM被燒斷和鎖定輸出f〇utM變成「H」（高位 準）時，則當作命中偵測器（hit detector)的「反及」（NAND) 電路HD會輸入一低位準信號bHIT，以指示冗餘模式。 另外，配置在半導體記憶體裝置中的冗餘系統具有大量 的熔絲。因此，因此在佈局中配置包含儘可能緊密之熔絲 的整個冗餘電路以縮小半導體記憶體裝置大小非常重要。 圖16A及16B顯示複數個熔絲佈局的原理圖。冗餘用的溶 絲通常是沿著位址匯流排排列。但是，無法在一階熔絲列 (即’在一階溶絲槽1 1 〇)中排列無限數量的大量溶絲，並且 必須在圖1 6 A所示的寬度W内容納熔絲。熔絲槽丨丨〇的寬度 會因除了冗餘系統佈局以外的佈局等等而受到限制。但是 ’如果甚至只有一個必要熔絲（例如，熔絲FUSEk+Ι)無法被 容納於寬度W中，則一階熔絲列丨1〇必須增加至兩階熔絲槽 112和11 3，如圖16B所示。階數量增加至兩階會增加冗餘佈 局的面積，因為冗餘佈局的高度會從H1增加至H2。結果， 會增加晶片面積。即，熔絲數量的稍許差異會大幅改變冗 餘電路的佈局面積。 發明概要 根據本發明一項觀點，本發明揭示一種具有一記憶體系 543181 A7 B7 五、發明説明（3 統及-冗餘系統之半導體記憶體裝置，該半導體記憶 置包含用以解除該記憶體系統中複數個缺陷的冗餘元件^ 其中該冗餘系統具有複數組熔絲#(fuse…)，每組熔絲集 均包3用以在該記憶體系統中程式規劃一缺陷位址的數個 熔絲，以及用以防止當未使用該等冗餘元件時選用該 等几餘元件的數個主熔絲，並且在該等複數組熔絲集中的 至少兩組熔絲集共用至少一主熔絲。 圖式簡單說明 圖1 ”、、員示具有與本發明一項具體實施例有關之冗餘系統 之+導肢^己彳思體褒置之排列的原理規劃圖； 圖2顯示行冗餘系統之排列的圖式，其中行冗餘系統被排 列以藉由列位址線分割備用CSL以當作複數個冗餘元件； 圖j顯7F本發明第一項具體實施例之電路排列的方塊圖； 圖4 A顯不圖3所示之熔絲及熔絲鎖定電路之排列的方塊 圖； 圖4B顯示溶絲初始化信號的時序圖，用以解說圖3所示之 熔絲及熔絲鎖定電路的運作； 圖5顯不本發明另一項具體實施例之冗餘系統排列的方 燒圖， 圖6顯示於本發明具體實施例中使用之熔絲集選擇信號 產生電路之電路排列的方塊圖； 圖7顯示於本發明另一項具體實施例中使用之位址熔絲 之溶絲集選擇電路之電路排列的方塊圖； 圖8顯示於本發明尚有另一項具體實施例中，當共用一主 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱) 543181 A7

、溶絲日$之炼絲集選擇電路之電路排列的方塊圖； 圖9頒不於本發明尚有另一項具體實施例中，能夠解除行 缺陷之複數個冗餘元件之排列的方塊圖； 圖10顯示於本發明尚有另一項具體實施例中陣列排列的 方塊圖，其中備用CSL係由複數個冗餘元件所組成，其中 几餘兀件共用一個感應放大器； 圖11顯示圖2所示之具體實施例之修改版電路排列的方 塊圖，其中備配冗餘測試功能； 圖12顯示本發明尚有另一項具體實施例之冗餘系統排列 的方塊圖； θ 13 ·’’’員示本兔明尚有另一項具體實施例之冗餘系統電路 排列的方塊圖； 圖14顯示圖12所示之冗餘系統中之熔絲槽被配置在兩階 中之狀態的方塊圖； 圖1 5顯不傳統冗餘系統之電路排列實例的方塊圖； 圖16Α顯示傳統熔絲佈局實例的圖式；以及 圖16Β顯示不同的傳統熔絲佈局實例的圖式。 發明詳細說明 下文中將參考圖式來說明本發明的複數個具體實施例。 本舍明人構想缺陷元件命名炫絲（如位址溶絲等等），其 冲曰示用複數組炼絲集來取代一缺陷元件，以當作避免如上 文所述之因惊絲數量稍許增加而導致佈局面積大幅增加的 對策。 即，藉由讓複數組熔絲集共用缺陷元件命名熔絲，就可 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公董） 543181 A7 B7 五、發明説明（5 減少整個熔絲數量。 圖1顯不具有與本發明有關之冗餘系統之半導體記憶體 裝置之排列的規劃圖。例如，半導體記憶體裝置被排列， 以致八個記憶體區塊MB丨至MB 8分別透過感應放大器s A i 至SA8被配置在列方向中。複數條行選擇線（csl，圖中未顯 不）及複數個字線（圖中未顯示）均積體構成於記憶體區塊 MB 1至MB 8的每個記憶體區塊中。另外，備用行選擇線（備 用CSL) 10C通常被形成以連接至各自的記憶體區塊MB1至 MB8 ,並且備用字線（備用WL) 1〇~丨至1〇W8被形成以連接 至各自的記憶體區塊MB 1至MB 8。 例如，假设記憶體區塊MB2中的記憶體單元d 1及記憶體 區塊MB4中的記憶體單元“是缺陷單元。為了解除記憶體 區塊MB2中的缺陷記憶體單元dl，可使用備用字線1〇冒2或 備用行選擇線10C。 同樣地，為了解除記憶體區塊MB4中的缺陷記憶體單元 d2，可使用備用字線10w4或備用行選擇線1〇(：。 另外，為了提高行冗餘元件的解除效率，可利用配備被 列位址線分割之備用CSL以當作複數個冗餘元件的行冗餘 糸統。 例如，現在將參考圖2來說明。圖2顯示從由重複記憶體 區塊所組成之記憶體陣列擷取之兩個鄰接記憶體區塊Μβ i 和MB2的圖式。在圖2中，感應放大器SA2係由兩個鄰接記 憶體區塊MB 1和MB2中的一位元線對所共用，並且整個記 憶體陣列被分割成四個區域A、B、（：和D，這是由兩位元列 -8-

543181 五、發明説明（6 位址AR〇和AR1所決定的區域。 圖2顯示行冗餘系統之排列 ㈣Μ八—，， 幻的圖式’其中一個備用CSL被 歹j位址，.表刀別，並且當作複數個冗餘元件。但是 中痛略了列方向的備用字線以避免圖式太複雜。 將參考以下文所述之方式排列的“ t作實例， 冗餘元件與被解除區域之間的關係。在一行冗餘李 排，系統的方式為，備用CSL被輸入列位址線分割並且當 作灯冗餘70件使用，其中缺陷CSL處於非啟用狀態，而備 用CSL處於啟用狀態並且取代缺陷CSL。 排列行冗餘系統的方式為，t在存取對應於記憶體陣列 中輸入位址之列的狀態下(特定字線處於啟用狀態的狀態 下）輸入制於記憶ϋ陣射缺陷單元的行純時，則會存 取位於該列上的冗餘備用單元（制CSL處於啟用狀態，並 且從該備用CSL處讀取資料’以及將資料寫入至該備用單 元）以取代在同一列上存取對應於該行位址的該單元（正常 CSL處於啟用狀態’並且從相同於缺陷單元之行位址的行 位址單70讀取資料，以及將資料寫入至該行位址） 一般而言，在行冗餘系統中，備用單元不會取代每個單 元，但是備用行中的複數個單元則會取代同一行中包含缺 陷單元的複數個單元。當作代用單元的一組備用單元被稱 為几餘元件。然後，行冗餘元件包括對應於複數列的單元。 當字線處於啟用狀態並且因此CSL處於啟用狀態時，則 會存取啟用字線與啟用CSL所指定的單元，而不管該CSL 是否是正常CSL或備用CSL。此處，將檢查同時啟用複數條 -9 - 本紙張尺度適用中賴家鮮(CNS) M規格㈣x撕公憂) 543181

字線的情況，*中-條字線包含缺陷，並且由行冗餘來解 除該缺陷。當輸入對應於該缺陷的行位址時，則會啟用備 用CSL以取代對應於該行位址的正常CSL，然後存取備用單 元，而不會存取對應於無缺陷之其他字線中之輸入行位址 的單元，並且會存取對應於備用CSL的備用單元。 如上文所述，當字線上同時啟用的單元取代行冗餘時， 必然會一起取代這些單元。因此，對應於（屬於）同時啟用 及同時存取之列（字線）的備用單元均屬於同一行冗餘元件 。反之，對應於（屬於）非同時啟用之列（字線）的備用單元則 不需要屬於同一行冗餘元件。 圖2中假没，當輸入列位址並且整個記憶體陣列中只有啟 用一條字線時，則啟用的字線係位於區域A、B、D的任 一區域中。 如上文所述，由於對應於（屬於）非同時存取之列（字線） 的備用單元則不需要屬於同一冗餘元件，所以可利用兩位 元列位址ARO和AR1將備用CSL(行選擇線）丨〇上的備用單元 分類成四個區域A、B、〇和D，並且將每組備用單元排列成 一個行冗餘元件。 運用這個排列，一個備用CSL係由利用列位址AR〇和AR1 所决定的四個冗餘元件rELEMEnt<〇:^ rElemenT<3> 所組成。因此，由於在行冗餘中可增加冗餘元件數量而不 而要增加備用單元數量（不需要增加備用CSL數量），所以可 排列具有增加或極佳面積效率的冗餘系統。 备炫絲集對應於冗餘元件RELEMENT<〇>至 -10-

543181 A7 B7 五、發明説明（8 ) RELEMENT<3>的每個冗餘元件時，就可程式規劃各自冗餘 元件RELEMENT<0>至RELEMENT<3>，以取代不同的行位 址。當可將記憶體陣列的所有CSL位址程式規劃成為每組 熔絲集時，貝丨J冗餘元件RELEMENT<0>至RELEMENT<3>可 分別取代區域A、B、C和D中所有的缺陷單元。 可利用熔絲集程式規劃的冗餘元件可取代區域中任何元 件的區域稱為溶絲集解除區域（relieving region)。特定溶絲 集不需要一定固定對應於特定冗餘元件。即，對應於各自 冗餘元件RELEMENT<0>至RELEMENT<3>之熔絲集的解 除區域是區域A、B、C和D。 另外，如上文所述，由於對應於（屬於）同時讀取和寫入 資料之列（字線）的備用單元均屬於同一冗餘元件，所以同 時啟用及同時讀取和寫入資料的列（字線）必須位於相同解 除區域中。 在圖2中，將每個解除區域A至D進一步分割成上方區域 及下方區域，並且每組熔絲集均具有用以指定的熔絲，以 指定是否要取代解除區域A至D中的上方元件或下方元件。 假設該指定用熔絲指定上方元件及下方元件係被對應於 冗餘元件RELEMENT<0〉的熔絲集共用，以及被對應於冗餘 元件熔絲集共用。 因此，如圖2所示，當冗餘元件RELEMENT<0>被程式規 劃以取代上方缺陷元件時，則冗餘元件RELEMENT<2>會自 動取代上方缺陷元件（如果它是用於取代）。 即，在共用用以指定被取代之缺陷元件（如位址熔絲等等） -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 543181

的炫、.糸之方/zr t ’針對如果指定的炫絲不是共用的炼絲則 對應於可被程式規劃以取代上方區域和下方區域中任何之 缺陷元件之冗餘元件RELEMENT<2>的㈣集，依據冗餘元 件RELEMENTCO〉的程式規劃狀g，㈣絲#只會取代上方 區域與下方區域中任一區域中的缺陷元件，因為指定的熔 絲是共用的熔絲。 從不同的觀點，說明佔一半面積之冗餘元件 RELEMENT<2>之溶絲集的解除區域。gp，在共用用以指定 被取代之缺陷元件（如位址熔絲等等）的熔絲之方法中，仍 然有冗餘元件降低的問題。 為了解決前面的問題，本發明人進一步發明一種半導體 記憶體裝置，其具有可實際上解決這個問題的冗餘系統， 而不會增加冗餘佈局面積，並且具有高冗餘效率。 下文中將參考圖式來相繼說明本發明的各個具體實施例。 (1)第一項具體貫施例 本發明第一項具體實施例被排列，促使複數組熔絲集共 用一個主熔絲FUSEM，主熔絲FUSEM係用來防止當未使用 冗餘元件時選用冗餘元件。 圖3顯示第一具體實施例冗餘系統之電路排列的方塊圖 ，其中兩組熔絲集11和12共用單一主熔絲FUSEM。 兩组熔絲集1 1和1 2的一組熔絲集（即，熔絲集π )係由複 數個位址熔絲FUSE01至FUSEnl與主熔絲FUSEM所組成。 複數個位址熔絲FUSE01至FUSEnl被配置以符合n+1個輸 入位址信號A0至An，用以程式規劃半導體記憶體裝置中記 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 543181 A7 B7 五、發明説明（1〇 ) · 憶體陣列的缺陷位址。主熔絲FUSEM防止當未使用冗餘元 件時選用冗餘元件。 複數個位址熔絲FUSE0 1至FUSEnl的輸出及被對應的複 數個熔絲鎖定電路FLATCH01至FLATCHnl鎖定，然後將輸 出與輸入位址信號A0至An —起供應至對應的位址比較器 ACOMP01至ACOMPnl(每個位址比較器均是由一個 EX-NOR電路所組成）。 根據位址熔絲FUSE01至FUSEnl的狀態（即，根據熔絲是 否被燒斷），決定是否要將熔絲鎖定電路FLATCH01至 FLATCHnl的鎖定輸出FOUT01至FOUTnl設定為「H」（高 位準）或「L」（低位準）。 然後，針對輸入位址信號A0至An的每個信號，決定輸入 位址信號之任一輸入位址信號的高位準或低位準是否吻合 鎖定輸出FOUT01至FOUTnl之一個對應鎖定輸出的高位準 或低位準。接著，當所有的輸入位址信號A0至An均吻合程 式規劃位址時（即，吻合鎖定輸出FOUT01至FOUTnl)時， 以及當主熔絲FUSEM被燒斷和鎖定輸出F0UTM變成「H」 (南位準）時，則當作命中貞測器（hit detector)的「反及」 (NAND)電路HD1會輸入一低位準信號bHITl，以指示冗餘 模式。 另一組熔絲集12係由複數個位址熔絲FUSE02至FUSEn2 與主熔絲FUSEM所組成。複數個位址熔絲FUSE02至 — FUS£n2被配置以符合η+ι個輸入位址信號A0至An，用以用 相同方式來程式規劃半導體記憶體裝置中記憶體陣列的缺 ___ -13- 本紙張尺度適用中國國家標準規格公釐） 543181 A7 _ B7 __ 五、發明説明（11 ) ' 陷位址。主熔絲FUSEM防止當未使用冗餘元件時選用冗餘 元件。主熔絲FUSEM係與另一熔絲集1 1共用。 複數個位址熔絲FUSE02至FUSEn2的輸出及被對應的複 數個熔絲鎖定電路FLATCH02至FLATCHn2鎖定，然後將輸 出與輸入位址信號A0至An —起供應至對應的位址比較器 ACOMP02至AC0MPn2(每個位址比較器均是由一個 EX-NOR電路所組成）。 根據位址熔絲FUSE02至FUSEn2的狀態（即，根據熔絲是 否被燒斷），決定是否要將熔絲鎖定電路FLATCH02至 FLATCHn2的鎖定輸出FOUT02至F0UTn2設定為「H」（高 位準）或「L」（低位準）。 然後，針對輸入位址信號A0至An的每個信號，決定輸入 位址信號之任一輸入位址信號的高位準或低位準是否吻合 鎖定輸出FOUT02至F〇UTn2之一個對應鎖定輸出的高位準 或低位準。接著，當所有的輸入位址信號A0至An均吻合程 式規劃位址時（即，吻合鎖定輸出FOUT02至F0UTn2)時， 以及當主熔絲FUSEM被燒斷和鎖定輸出FOUTM變成「H」 (高位準）時，則當作命中偵測器（hit detector)的「反及」 (NAND)電路HD2會輸出一低位準信號bHIT2，以指示冗餘 模式。 例如，具有如圖3所示之具體實施例之排列的冗餘系統電 路可適用於圖2所示的行冗餘系統。在圖2所示的排列中，一 熔絲集11被使用以對應於冗餘元件RELEMENT<0〉，熔絲集 12被使用以對應於冗餘元件RELEMENT<2>以及主熔絲 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 543181 A7 B7 五、發明説明（ 12 ) FUSEM被熔絲 集11和 熔絲集1 2共用。 運 用這個排列，即 使使用冗餘元件RELEMENTH 取 代缺 陷記憶體 單元，冗餘元件RELEMENT<2>M 續存在 以 取 代 上 方區域和 下方區 域中任何的缺陷元件，藉 此使熔 絲 集 的 解除區域維持不變 ，並且不會降低冗餘效率 〇 在 這個方法 中，當 一個冗餘元件RELEMENT<0>被 當 作 代 用 元件時，另一冗餘元件RELEMENT<2>會自 動被當 作 代 用 元 件。因此 ，如果冗餘元件RELEMENT<2>是缺陷元 丨件， 則 會 因此而造 成問題 。即，當特定冗餘元件被 用來解除缺 陷 時 ，不僅需 要該冗 餘元件，而且還需要共用 無缺陷 之 主 熔 絲FUSEM的 其他冗 餘元件。 實 際上，即 使行冗 餘元件是缺陷元件，也可 藉由列 冗 餘 元 件 來解除缺 陷。但 是，一開始不應將這點列 入設計 考 量 中 〇 這同樣也 適用於 下列的具體實施例。 雖 然假設冗 餘元件 的限制條件及需求會降低 冗餘效 率 〇 但 是 ，由於下 列所述 的原因，藉由共用主熔絲 不怎麼 會 降 低 冗 餘效率： 1. 由於冗餘 元件對所有記憶體元件的比例非 常小， 所 以 只 有 冗餘元件 明顯有 缺陷的可能性非常低；以 及 2. 由於特定 解除區 域通常包含複數個冗餘元 件，所 以 不 一 定 會用掉所 有的冗 餘元件。 實 際上，冗 餘效率 降低可被抑制，其方式儘 可能在 冗 餘 _ 元 件 被當作代 用品之 前測量冗餘元件，以及不 使用缺 陷 冗 餘 元 件。 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐） 543181 A7 --~__ B7 五、發明説明（1：ΓΤ~ —— 么將參考圖4Α和4Β來說明圖3所示之具體實施例之冗餘系 統中使用之熔絲鎖定電路的排列及操作。雖然圖4八和牦說 明圖3所示之熔絲鎖定電路FLATCH01以當作實例，但是也 同樣排列其他電路。 在圖4Α所示之熔絲鎖定電路FLATCH01中，Ρ通道電晶體 ΤΡ及Ν通道電晶體丁Ν係以串聯方式與熔絲fuse〇i一起連 接在電源供應端子+v與接地V0之間。在圖4B所示的時序， 兩種熔絲初始化信號FINITP和FINITN分別被供應至電晶 體丁P和TN。 電晶體TP和TN的連接節點被連接至鎖定電路La(其中以 反向並聯方式互相連接的兩個反相器〗丨和12所組成）的輸入 端，亚且鎖定電路]:^的輸出端係連接至輸出端子，用以將 輸出信號FOUT01輸出至反相器13。 在圖4A所示的電路中，當圖4B所示的熔絲初始化信號 FINITP從「L」（低位準）變更成rH」（高位準）時，則會關 閉電晶體ΤΡ，並且鎖定電路La的輸入變成「Η」（高位準） 。因此，之後當熔絲初始化信號FINITN變成「Η」（高位準） 3守’鎖定電路La的輸入端會出現對應於熔絲fuse〇1是否溶 斷的信號。 即，如果熔絲FUSE01未被熔斷，由於鎖定電路&的輸入 知會出現接地V0的低位準信號，所以輸出信號Fουτο 1變成 「L」（低位準）。但是，當熔絲FUSE01被熔斷時，鎖定電 路La的輸入端會維持rH」（高位準）信號，並且藉由使輸出 信號FOUT01變成「Η」（高位準）。 -16- ^紙張尺度適用中國國家標準(CNS) Α4@(210 X 297公釐 A7 B7

543181 五、發明説明（ (2)第二項具體實施例 本發明第二項具體實施例被排列，以處理缺陷模弋，其 中一記憶體系統中的複數個元件因相同原因而成^二陷^ 件。即，在第二具體實施例中’決定複數個冗餘元件，： 以解除缺陷模式中的複數個缺陷元件，並且從對應於該等 冗餘兀件的複數組熔絲集中決定至少兩組熔絲集，以共用 單一主熔絲。 〃 如上文所述，當複數組熔絲集共用主熔絲時，使用一組 熔絲集會導致自動使用共用該主熔絲的其他熔絲集。因此 ，如要使用特疋熔絲集，則對應於共用該主熔絲之複數組 熔絲集的複數個冗餘元件必須是無缺陷元件。 現在假設有η組熔絲集共用單一主熔絲。當對應於用以解 除同時有缺陷之m個元件之m個冗餘元件的溶絲集未互相 共用一主熔絲時，則需要mxn個無缺陷冗餘元件，才能解 除m個缺陷元件。 相比之下，當m<n以及對應於用以解除同時有缺陷之㈤個 元件之m個冗餘元件的所有熔絲集均互相共用一主炫絲時 ，則需要η個無缺陷冗餘元件以解除m個缺陷元件。 另外，相比之下，當m〉n以及對應於用以解除同時有缺 陷之m個元件之m個冗餘元件的熔絲集被排列以儘可能互 相共用主熔絲時’則需要m個無缺陷冗餘元件（實際上，決 定冗餘元件數量的方式為，m除η並且捨去小數，並且將產 生的商數乘η)以解除m個缺陷元件。 如上文所述’在第二具體實施例中，可以減少無缺陷冗 -17- 本紙張尺度適用中國國家樣準(CNS) A4規格(210X 297公釐)

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543181 A7 B7 五、發明説明（15 ) 餘元件數量。因此，可進一步抑制因共用主熔絲所導致的 解除效率降低。 (3)第三項具體實施例 本發明第三項具體實施例、被排列，促使共用一個主熔絲 的複數組熔絲集係選自對應於能夠解除實際上連續且群組 之複數個缺陷元件之複數個冗餘元件的複數組熔絲集，並 且使用共用主熔絲的該等複數個所選熔絲集。 這是一種將實際上連續且群組之複數個元件變成缺陷元 件的模式，以當作因相同原因而使複數個元件同時變成缺 陷元件的缺陷模式之一。在晶片製造過程中，當因灰塵落 在晶片上而導致缺陷集中在記憶體陣列上的特定區域中， 就會引發缺陷模式。 例如，當如圖5所示之記憶體區域A中的叢集上存在缺陷 Dc時，可解除兩個缺陷Ed和Dc的冗餘元件是位於同一記憶 體區域A中的冗餘元件RELEMENTA<0>和 RELEMENTB<0>。圖式中的數字<〇>至<3>表示分別對應於 編碼0熔絲集至編碼3熔絲集的冗餘元件。 類似於如圖3所示的情況，如果冗餘元件 RELEMENTA<0>與冗餘元件RELEMENTA<2>的熔絲集共 用主熔絲，並且冗餘元件RELEMENTB<0>與冗餘元件 RELEMENTB<2>共用主熔絲，貝|J需要總共無缺陷的4個冗 餘元件 RELEMENTA<0> 、 RELEMENTA<2> 、 RELEMENTB<0> 及 RELEMENTB<2> 才能解除缺陷 Dc。但 是’如果冗餘元件RELEMENTA<0>與冗餘元件 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 543181 A7 B7 五、發明説明（ 主溶絲，則只需要無缺陷的 和 RELEMENTB<0>。 RELEMENTB<〇>的溶絲集共用 兩個冗餘元件RELEMENTA<0> 因此’第三項具體實施例可抑制因共用主熔絲所導致的 解除效率降低，類似於第二項具體實施例。 月〜雖二;、已針對行几餘解除區域係按列位址設定的 行冗餘系統來說明本發明具體實施例的作用，但是顯而易 見，其他的冗餘系統也可獲得相同的作用。即，這個系統 也適用於普通的冗餘系統（其中解除區域不是按列位址設 定）以及列冗餘系統。這同樣也適用於以下具體實施例。 (4)第四項具體實施例 本發明第四項具體實施例是第三項具體實施例的修改版 。第四項具體實施例被排列，促使缺陷區域或要被冗餘元 件解除的區域實際上是連續區域，在對應於複數個冗餘元 件之複數組溶絲集中之共用主熔絲的複數組溶絲集被排列 在同一解除區域。 例如，如圖5所示之區域A、B、C和D的每個區域，在許 多情況下’對應於熔絲集的解除區域實際上是連續區域。 因此，同一解除區域中的複數個冗餘元件可解除實際上連 續且群組的複數個缺陷元件（叢集形狀的缺陷等等）。配合 此項排列，可獲得與第三項具體實施例相同的作用。 (5)第五項具體實施例 本發明第五項具體實施例被排列，促使共用一個主炼絲 的複數組溶絲集被納入對應於屬於行冗餘系統中相同備用 行選擇線（SCSL)的複數組熔絲集中，其中行冗餘系統中的 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 543181 A7 B7 五、發明説明（17 ) 行冗餘解除區域係由列位址設定。 如動態隨機存取記憶體裝置之類的半導體記憶體裝置包 括複數個此類的熔絲集。在記憶體裝置中，可考慮一種縮 小几餘電路面積的系統，其方式是由複數組炫絲集共用位 址比較電路ACOMP01至ACOMPnl及後續電路，如圖3所示。 這個系統可在一種冗餘系統中實現，其中在共用位址比 較電路的複數組熔絲集中只會命中一組熔絲集，另外，可 事先決定哪一些熔絲集可被命中，而不需要比較位址。 即，以下列情況為例，在共用一位址比較電路之複數組 炫絲集中的兩組或兩組以上炫絲集未對應於相同解除區域 ，並且在對應於複數組熔絲集的複數個解除區域（被設定成 可取代該區域中任何缺陷元件的各自冗餘元件）中只有一 個啟用的解除區域（該解除區域中有一個啟用的元件）共用 該位址比較電路。 具體而言’有一種利用輸入列位址信號來設行冗餘解除 區域的系統，在行冗餘系統中，缺陷CSL被設定成非啟用 狀態，而備用CSL被設定成啟用狀態並且取代缺陷CSL，如 圖5所示。整個記憶體陣列被分割成四個行解除區域a、B 、C和D，這是由（例如）歹位址信號AR0和AR1戶斤決定的區域 。 然後，行冗餘元件 RELEMENTA，B<0〉至 RELEMENTA，B<0>均配備各自的行解除區域。 例如，如果備用CSL<A>係由利用輸入列位址信號AR0和 AR1決定的四個冗餘元件RELEMENTA<0>至 RELEMENTA<3>所組成，並且每個冗餘元件均對應於一組 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 543181 A7 B7 五、發明説明（18 ) 熔絲集，即，對應於總4組熔絲集，則每個冗餘元件均可程 式規劃不同的缺陷位址。 此處，特定熔絲集不需要一定固定對應於特定冗餘元件 ，而重要的是，四組熔絲集的任何兩組熔絲集不會對應於 同一解除區域。 現在，當輸入列位址信號並且作為一個整個的兩個記憶 體區塊中的單一字組已啟用時，則啟用的字線係位於要被 解除區域A、B、C和D的任一區域中。當圖5所示的備用 CSL(A)取代啟用字線中的缺陷時，則會使用冗餘元件 RELEMENTA<0〉至RELEMENTA<3>來解除缺陷。這意謂著 不會同時使用冗餘元件 RELEMENTA<0>至 RELEMENTA<3>的任何兩個冗餘元件，而是可能只會命中 對應於冗餘元件RELEMENTAH RELEMENTA<3>之四 組熔絲集中的一組熔絲集，並且該熔絲集係由輸入列位址 信號ARO和AR1決定，而不會藉由比較冗餘位址來決定。在 此情況下，四組熔絲集可共用（例如位址比較電路 ACOMP01及後續電路）。 實際上，會使用用以產生依據列位址位元信號ARO和AR1 形成之熔絲集選擇信號（FSEL)之電路的輸出FSEL<0>至 FSEL<3>來事先選取可被命中的熔絲集，如圖6所示。然後 ，在熔絲集選擇電路2 1中，複數組熔絲集共用位址比較電 路ACOMP及後續電路，如圖7所示。 在圖6中，會將如圖2或圖5所示的列位址位元信號ARO輸 入至反相器111，以及輸入至「及」（AND)電路N2和N4之輸 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐） 543181 A7 B7 五、發明説明（19 ) 入端子的一個輸入端子。另一個列位址位元信號AR1被供 應至反相器112，以及供應至「及」（AND)電路N3之輸入端 子的一個輸入端子和「及」（AND)電路N4之輸入端子的另 一個輸入端子。 反相器II 1的輸出被供應至「及」（AND)電路N1之輸入端 子的一個輸入端子以及「及」（AND)電路N3之輸入端子的 另一個輸入端子。反相器112的輸出被供應至「及」（AND) 電路N1和N2之輸入端子的另一個輸入端子。反相器112的 輸出被供應至「及」（AND)電路N1和N2之輸入端子的另一 個輸入端子。 結果，會從「及」（AND)電路N1至N4分別輸出熔絲集編 號0至3的熔絲集選擇信號FSEL<0>至FSEL<3>。 選擇信號FSEL<0>至FSEL<3>分別被供應至熔絲集選擇 電路121之對應反相器120至123的輸入端，以及分別供應至 N通道電晶體TN(H、TNH、TN21和TN31的閘極。反相器120 至123的輸出端子分別被連接至P通道電晶體TP02、TP12、 TP22和TP32的閘極。 這些電晶體係以串聯方式與其他P通道電晶體ΤΡ0 1、 TP1卜TP21和TP3 1及其它N通道電晶體TN02、TN12、TN22 和TN32—起連接在電源供應+V與接地V0之間。這些電晶體 的閘極分別被連接至熔絲鎖定電路FLATCHn<0>至 FLATCHn<3>的輸出端子，並且會將熔絲輸出FOUTn<0>至 FOUTn<3>分別供應給這些電晶體的閘極。 在圖7所示的熔絲集選擇電路2 1中，熔絲集選擇信號 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 543181 A7 B7 五、發明説明 FSEL<0-3>之任一信號所選取的熔絲被燒斷時，則會一起 開啟兩個N通道電晶體，並且反相器的輸出124變成「H」 (高位準）。此時’當將對應的位址信號設定為「Η」（高位 準）時’則會從通常提供的位址比較電路ACOMP輸出命中 信號FHITn。 在利用列位址信號設定行冗餘解除區域的行冗餘系統中 ’針對對應於屬於相同行選擇線（備用CSL)之複數個冗餘元 件的複數組溶絲集，當輸入位址吻合程式規劃位址時，自 然會啟用同一備用CSL。因此，考慮到複數組炫絲集與用 以控制同一備用CSL之控制電路間的信號線連接，在佈局 中應將複數組熔絲集與控制電路一起配置在相同備用CSL 的附近。 相比之下，在佈局中，對應於屬於不同備用CSL之複數 個冗餘元件的複數組熔絲集不需要配置在一起，這是因為 它們獨立地定位於電路中，並且在許多情況下，不同的備 用CSL實際上互相隔開。 因此，在利用列位址信號設定行冗餘解除區域的行冗餘 系統中，當複數組熔絲集共用一個主熔絲時，如果將共用 主熔絲的複數組熔絲集納入對應於屬於相同備用行選擇線 (備用CSL)的複數組熔絲集中，則很容易實行冗餘電路的佈 局。結果，可縮小冗餘電路的佈局面積，進而縮小晶片大 /J > 〇 為了參考圖5來解說實例，屬於不同備用CSL(CSL(A)和 CSL(B))之冗餘元件 RELEMENTA<0>矛口 RELEMENTB<0> 的 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 543181 A7 ______B7 五、發明説明（21 ) 溶絲集未共用主炼絲，但是會將共用主熔絲的複數組熔絲 集納入對應於屬於（例如）相同備用行選擇線SCSL(A)之複 數個冗餘元件RELEMENTA<〇>至RELEMENTA<3>的複數 組熔絲集中。 圖8顯示當圖5所示的系統共用主熔絲時，熔絲集選擇電 路的貫例。在圖8所示的電路中，會將當作溶絲集選擇信號 FSEL<23>的列位址位元AR1供應至熔絲集選擇電路31。即 ，有下列兩種情況，列位址位元AR1被反相器131反相，然 後供應至溶絲集選擇電路3 1 ’以及將列位址位元Ar 1直接 供應至炼絲集選擇電路3 1。 進一步將已反相列位址位元AR1從反相器π 1輸出端子 通過反相器132供應至電晶體τρ<() 1 >2的閘極以及供應至電 晶體ΤΝ<01>1的閘極。相比之下，列位址位元AR1被供應至 反相裔13 3，而不需要經過反相器〗3丨反相，而是經過反相 器13 3反相，並且供應至電晶體丁？<23>2的閘極。另外，將 列位址位元AR1直接供應至電晶體tn<23>1的閘極。 電晶體TP<01>2和TN<01>1係以串聯方式與電晶體 TP<01>1和TN<01>2—起連接在電源供應端子+v與接地v〇 之間，而電晶體TP<23>2和丁N<23>1係以串聯方式與電晶體 TP<23>1和TN<23>2—起連接在電源供應端子+v與接地v〇 之間。 通常會將一主炫絲鎖定電路FLATCHM<01>的輸出 FOUTM<〇>供應至電晶體τρ<〇1>ι和tn<〇1>2的閘極，並且 通常會將另一主炫絲鎖定電路FLATChm<23>的輸出 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公爱)----- 543181 A7 __B7 五、發明説明（22 ) 、 FOUTM<23>供應至電晶體丁？<23>1和ΤΝ<23〉2的閘極。 在圖8所不的熔絲集選擇電路3丨中，當將列位址位元 設定為「L」（低位準）時，就會開啟電晶體丁？<〇1>2和 TN 01 1此日寸，§主炼絲FUSEM<〇 1 >被燒斷時，主溶絲 鎖定電路FLATCHM<01>的輸出F〇UTM<〇>變成「H」（高位 準）。此時，無法從反相器133所連接的選擇電路獲取輸出 。反之，當將列位址位元AR1設定為「H」（高位準）時，可 從反相器133所連接的選擇電路獲取輸、出。 前面的内容已說明行冗餘系統，其中行冗餘解除區域係 由行位址信號設定，以及位址比較電路AC〇MPn和後續電 路係由複數組熔絲集共用，以作為實例。但是，即使不共 用位址比較電路ACOMPn和後續電路，仍然可獲得相同的 狀況’這是因為對應於屬於相同行選擇線（備用CSL)之複數 組溶絲集具有相同的備用CSL，當輸入位址吻合程式規劃 位址日守’自然會啟用同^一備用C S L。因此，在此情況下也 能獲得類似的具體實施例作用。 (6)第六項具體實施例 本發明第六項具體實施例被排列，促使當行冗餘解除區 域被設定時分割行冗餘系統中的位元線，其中行冗餘解除 區域係被列位址信號所設定，共用一個主熔絲的複數組熔 絲集被納入對應於冗餘元件的複數組熔絲集中，其中冗餘 元件屬於用以分割同一位元線之複數個解除區域中複數個 一 互相不同的解除區域。第六具體實施例是第二具體實施例 的特有實例。 __ -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） ；---------_ 37 543181 A7 五、發明説明（23 ) 在如dram之類的半導體記憶體裝置中，有一種稱為行 缺fe的缺，其會往同一位元線對延伸方向延伸。當鄰接 的位元線短路時就會發現缺陷，或者介於字線與位元線之 門的短路所引發的所谓十字形缺陷。行缺陷不僅會造成整 個位元線對缺陷，而且還會造成屬於某一側上位元線的記 憶體單元缺陷，並且只會造成位元線對的一部份有缺陷。 在任何情況下，行缺陷的特徵為，會因相同的原因而使得 屬於同一位元線對的複數個單元變成缺陷。 例如，在圖9所示的記憶體陣列中，行進方向與被兩個感 應放大器區域環繞之記憶體區塊中CSL行進方向相同的位 元線對被交替連接至右方感應放大器及左方感應放大器 (圖中未顯示）。當使用列位址信號和AR 1在記憶體陣列 中設定四個行解除區域時，會將建構位元線對的複數個記 憶體單元分割成兩個解除區域。即，解除區域被設定以分 割位元線。 如圖9所示，當包含行缺陷的兩個缺陷元件〇1和〇2係位 於解除區域A和B上時，則可解除兩個缺陷元件D丨和D2的兩 個冗餘元件是解除區域A之冗餘元件RELEMENTA<0>和冗 餘元件RELEMENTB<0>之任一冗餘元件與解除區域b之冗 餘元件RELEMENTA<1>和冗餘元件reLEMENTB<1>之任 一冗餘元件的組合。 當對應於兩個冗餘元件組合的兩組熔絲集共用一個主熔 絲時，如果要解除包含行缺陷的兩個缺陷元件，則只需要 兩個無缺陷冗餘元件。 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 543181 A7 B7 五、發明説明（24 ) ' 反之，當冗餘元件 RELEMENTA<0〉和 RELEMENTB<0> 的熔絲集共用一個主熔絲，並且冗餘元件RELEMENTA<1> 和RELEMENTB<1>的熔絲集共用一個主熔絲時，則需要無 缺陷的四個冗餘元件 RELEMENTA，B<0>和 RELEMENTA,B<1>。 因此，第六具體實施例可減少所需的無缺陷冗餘元件數 量。因此，可抑制因共用主熔絲所導致的解除效率降低。 (7)第七項具體實施例 本發明第七項具體實施例被排列，促使當行冗餘解除區 域被設定時分割行冗餘系統中的位元線，其中行冗餘解除 區域係被列位址信號所設定，共用一個主熔絲的複數組熔 絲集被納入對應於複數個冗餘元件的複數組熔絲集中，其 中該等複數個冗餘元件屬於用以分割同一位元線之複數個 解除區域中複數個互相不同解除區域之複數個冗餘元件中 的同一備用行選擇線。 第七具體實施例被排列成第五項具體實施例與第六項具 體實施例的組合。例如，如第六項具體實施例所述，當兩 組熔絲集對應於冗餘元件RELEMENTA<0,1 >的組合或對應 於冗餘元件RELEMENTB<0，1>的組合時，則這兩組熔絲集 共用主熔絲，每個冗餘元件均屬於同一行選擇線，在這兩 種組合之中，其中一種組合是解除區域A之冗餘元件 RELEMENTA<0>彳口冗餘元件RELEMENTB<0〉之任一冗餘 -元件與解除區域B之冗餘元件RELEMENTA<1>和冗餘元件 Ιΐεΐ^ΜΕΝ 丁B<1>之任一冗餘元件的組合，而另一組合是冗 -27- 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐） 543181 A7 B7 五、發明説明（25

餘元件RELEMENTACO#冗餘元件RELEMENTA<2>之另 一冗餘元件與冗餘元件RELEMENTA<1>和冗餘元件 RELEMENTB<1>之另一冗餘元件的組合。 運用這個排列，可獲得具有第六具體實施例作用的冗餘 系統，其中可減少所需的無缺陷冗餘元件數量並且可抑制 因共用主炫絲而造成解除效率降低，並且具有第五項具體 實施例的作用，其中可縮小冗餘電路的佈局面積並且縮小 晶片大小。 (8)第八項具體實施例 本發明第八項具體實施例被排列，促使在由兩個位址信 號没疋行冗餘解除區域的行冗餘系統中，共用一個主溶絲 的複數組溶絲集係從對應於複數個冗餘元件的複數組溶絲 集中決定’其中該等複數個冗餘元件是屬於同一備用行選 擇線（備用CSL)的複數個冗餘元件中共用同一感應放大器 的冗餘元件。 第八具體貫施例被排列成本發明第二具體實施例與第五 具體貫施例的組合。在鄰接記憶體區塊中的位元線對共用 一個感應放大器的陣列排列中，由於感應放大器本身的缺 陷’導致位於兩側之共用感應放大器的位元線對會同時出 現行缺陷。另外，位於一側之記憶體區塊中的十字形缺陷 所導致的行缺陷可能會穿過感應放大器延伸至對面。 這個具體實施例被排列，促使整個記憶體陣列係由被列 位址信號分割的八個行解除區域A至Η所組合，例如，如圖 1 〇所示。在這個排列中，當從對應於屬於同一備用行選擇 _ -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

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線之冗餘元件「a」I a」到「h」的熔絲集之中選取共用一個主

一 熔絲的熔絲集會取代對應於冗餘元組合（a，e)、（b，f) 、（c，g)和（d，h)之共用一個主熔絲的熔絲集。 /運用這個排列，可獲得具有第二具體實施例作用的冗餘 ^、、先，其中當解除由於感應放大器本身缺陷而導致位於兩 2上共用一個感應放大器的位元線出現的行缺陷時，可減 =所需的無缺陷冗餘元件數量並且可抑制因共用主溶絲而 <成解除效率降低，並且具有第五具體實施例的作用，其 中可縮小几餘電路的佈局面積並且也縮小晶片大小。 雖然圖10顯示只有一個冗餘元件被配置在每個解除區域 中，照例，可將複數個冗餘元件配置在每個解除區域中。 在此情況下，也可從橫跨感應放大器並且藉此共用感應放 大器之互相鄰接的各自解除區域選擇冗餘元件，並且從對 應於冗餘元件組合的複數組熔絲集中選取共用一主熔絲的 至少兩組熔絲集。 (9)第九項具體實施例 本發明第九項具體貫施例被排列，促使當主溶絲及位址 熔絲被燒斷以及缺陷位址被程式規劃成特定熔絲集時，則 實際上鄰接被程式規劃用來取代缺陷之熔絲集之位址的位 址會被私式規劃成一溶絲集，這是共用主溶絲之其他炼絲— 集中不是用來取代缺陷炼絲集。 當燒斷主熔絲以使用一特定熔絲集時，則也可使共用該 _ -29- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 543181

主熔4的其他熔絲集處於運作狀態。因此，根據輸入位址 t唬，對應於其他熔絲集的冗餘元件會取代一般元件。即 即使元件不是缺陷元件，也會被取代。 因此，在燒斷熔絲之前，必須先測試冗餘元件是否是缺 =元件。例如，將預先決定測試電路加入至圖2所示的具體 實施例可建構具有冗餘測試功能的冗餘系統，用以在燒斷 炼絲之前，先測試冗餘元件是否是缺陷元件。 圖11顯示冗餘系統修改版的電路排列，其中會冗餘測試 功能組裝至將圖3所示之具體實施例中。當移除圖3中的測 试電路部件時，則圖Π所示的電路相同於圖3所示之電路。 因此’圖1 1只有顯示圖3之上半部中的一組熔絲集丨丨，並且 圖11中會使用與圖3相同的參考數字來標示相同部件，並且 會省略相同部份的說明。 在圖11中，會透過對應於熔絲集丨丨的開關SW〇至sWn將 熔絲鎖定電路FLATCH01至FLATCHnl的輸入FOUT01至 FOUTnl連接至比較電路ACOMP01至ACOMPnl的輸入端子 「a」或「b」。輸入端子「a」被直接連接至位址比較電路 ACOMP01至ACOMPnl ，而輸入端子「b」貝ij是分另^透過反 相器1350至I35n連接至位址比較電路ACOMP01至 ACOMPnl。 在燒斷炼絲之前，視是否已將輸入信號A0至An設定為 「H」（高位準）或「L」（低位準）而定，連接至輸入端子「a」 一 或「b」之FOUT01至FOUTnl的連接差異可變更是否要將輸 出FHIT01至FHITnl啟用為每個位址。 -30- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 543181 A7 ____ B7 五、發明説明（28 ) 即’當如圖4A所示排列各自的熔絲鎖定電路flaTCHOI 至FLATCHnl時，在初始化熔絲之後，輸出F〇UT〇i至 FOUTnl的任何輸出均變成r L」（低位準）。因此，當將輸 出FOUT01至FOUTnl連接至端子ra」並且輸入位址信號設 定為「L」（低位準）時，則輸出FmT〇1至FH][Tnl變成「H」 (南位準），反之，當將輸出FOUT01至FOUTnl連接至端子 「b」並且輸入位址信號設定為「H」（高位準）時，則輸出 FHIT01至FHITnl變成「H」（高位準）。 冗餘測試信號TEST與主熔絲FUSEM的熔絲鎖定輸出 FOUTM—起被供應至「反或」（N〇R)電路41，並且透過反 相器42將「反或」（NOR)電路41的輸出命中偵測器ηεπ。會 以相同的方式實施圖3所示之另一熔絲集丨2的連接。 然後，與炫絲集1 1中所有位址炫絲相關之位址比較電路 的輸入被連接，促使熔絲集n具有唯一的位址熔絲輸入連 接，並且熔絲集12也同樣具有唯一的位址熔絲輸入連接。 同樣地，三個或三個以上熔絲集配備一個主熔絲時，每組 熔絲集均具有唯一的位址熔絲連接。 在冗餘測試中，藉由將測試信號TEST設定為「Η」（高位 準）以形成一種虛擬狀態，其中主熔絲FUSEM被燒斷並且輸 出FOUTM變成「Η」（高位準）。然後，輸入一特定位址 為「預先程式規劃位址」），藉此只選擇性命中一特定溶絲 集（例如，與熔絲集1 1)來測試各自冗餘元件，其中該特定 位址是依據連至共用主熔絲FUSEM之每組熔絲集丨丨和溶絲 集1 2之位址比較電路的輸入連接來決定。 -31 -

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即’當冗餘系統具有冗餘測試功能時’會用一冗餘元件 (其中主熔絲被燒斷並且尚未使用）來取代對應於程式規劃 成熔絲集之位址的一般元件（以測試冗餘）。但是，在本發 :具體實施例中，當使用共用主熔絲之複數組熔絲集的一 部份來取代缺陷元件時，會將實際上鄰接缺陷元件的位址 明確程式規劃成為不是用於取代缺陷元件的其他熔絲集。 這個排列解決叢集缺陷問題’如上文所述，這是因為在 日日片衣矛王中有灰塵掉落在晶片所造成，並且在燒斷熔絲之 後會進一步擴大。運用這個排列，可降低燒斷熔絲之後形 成晶片缺陷的可能性，而不顧冗餘元件執行的取代。 (10)第十項具體實施例 本务明第十項具體實施例被排列，促使在第五至第八項 具體貫施例中，當主熔絲及一個或一個以上位址熔絲被燒 以及缺陷位址被程式規劃成特定溶絲集時，相同於被程 式規劃成為用來取代缺陷之熔絲集之行位址的位址被程式 規劃成為熔絲集，在共用主熔絲的其他熔絲集之中，該等 炫絲集不是用來取代缺陷。 圖1 2顯示第十項具體實施例的原理圖。由於解除區域A 包括缺陷元件D，所以缺陷位址被程式規劃成為冗餘元件 RELEMENT<0>的熔絲集。 反之’無缺陷元件被納入在冗餘元件RELEMENT<1>的解 除區域B’其中冗餘元件RELEMENT<1>對應於一與前面溶 絲集一起共用主熔絲的熔絲集。因此，當沒有任何元件被 程式規劃成為熔絲集時，則會取代對應於如上文所述之預 -32- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 543181 A7 B7 五、發明説明（ 先程式規劃位址的無缺陷一般元件。 在第十項具體實施例中，被程式規劃成為共用主溶絲之 炫絲集的缺陷元件D的位址也會被明確程式規劃成為如上 文所述之不是用來解除缺陷的熔絲集。 這個排列解決燒斷熔絲之後CSL方向或BL延伸方向缺陷 可能擴大的問題，並且藉此可降低燒斷熔絲之後形成晶片 缺陷的可能性，而不顧冗餘元件執行的取代。 (11)第十一項具體實施例 此外，如上文參考圖1 6B的說明，當記憶體陣列需要重數 冗餘元件，因為無法將熔絲配置在一階熔絲槽中，所以在 佈局中可將熔絲配置在兩階熔絲槽中。在此情況下，廣泛 使用之輸入位址信號的位址信號線路被配置在兩階熔絲槽 之間。此外，用於鎖定熔絲輸出的熔絲鎖定電路、用於比 輸出熔絲鎖定電路輸出與輸入位址信號的位址比較電路、 用於依據位址比較電路輸出來決定冗餘系統是否被啟用的 命中偵測器等等均會被配置在位址信號線路與兩階熔絲槽 之每階熔絲槽之間。 最後’必須將兩階熔絲槽間之電路的輸出發出至外部， 並且基於此目的，會透過熔絲之間形成的間隙將線路衍生 到外部。但是，當配置許多熔絲時，難以確保線路行經之 間隙的安全性。雖然考慮到藉由縮短熔絲間距來解決這個 問題’但是有縮短熔絲間距方面的限制。 圖13顯示解決這個問題之電路排列具體實施例的方塊圖 。在圖1 3中，當在佈局中將熔絲配置在複數階熔絲列（熔絲 -33- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐） 543181 A7 B7 五、發明説明（31^ -------- 槽)中時’會將位址比較所需之位址線的至少一位址線排列 ^熔、糸歹j的外部，例如，圖丨4所示之第一炼絲槽$ 1的外部 區域54。即，如圖14所示，外部區域54被界定為對應於第 溶、、、糸槽5 1與第一炫絲槽5 2之溶絲鎖定電路5 3的反面。 在圖14所示的排列中，比較位址所需的位址線與位址 線Αη+Ι—起被配置在外部區域“中，並且由位址線至 η 1所、’且成的位址匯流排被配置在介於第一溶絲槽$ 1與第 一熔絲槽52之間的區域。請注意，圖14所示的符號「g」 呈現於熔絲列中形成的間隙。 在圖13所示的具體實施例中，熔絲鎖定信號F〇uTn的信 號線61、來自於局部命中偵測器56之輸出 k號線62以及來自於局部命中偵測器57之輸出 bFHIIXm-1 )-〇的信號線63均會通過介於熔絲之間的每個間 隙G。局部命中偵測器56和57均是由「反及」（nand)電路 所組成。位址比較電路58的輸出會被供應至局部命中偵測 器56和57，以當作其中一個輸出。位址比較電路58係由一 Ex-NOR電路所組成，並且會將類似於圖2具體實施例所示 之位址信號的位址信號An-1、來自於熔絲鎖定電路的輸出 FOUTn-1或來自於反相為140的輸出供應給位址比較電路 58 〇 信號線61被連接至由反相器141與「反及」（NAnd)電路 Nl 1和N12所組成的一般元件非啟動狀態信號產生電路59 。另外’信號線61的信號與位址線八11(其配置在外部區域54 中）的信號及來自於反相器142的輸出一起被供應至位址比 -34- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公--- 543181 A7 ___B7 五、發明説明（32 ) 較電路60。 位址比較電路60的輸出與位址信號旁通控制信號 TEST2(於下文中說明）一起被供應至「反或」（N〇R)電路65 。「反或」（NOR)電路65的輸出與信號線62和63的信號及 位址線An+ 1的位址信號一起被供應至命中偵測器66。命中 偵測器66的輸出HIT被供應至備用CSL啟用電路（圖中未顯 示）。 5月/主思’控制信號TEST2及位址信號An和位址信號 An+1(/An+1)均被供應至於外部區域54中形成的行偵測器 (圖中未顯示）。 前面的配置准許位址比較電路60(其對應於配置在外部 區域54中的位址線An)也會被配置在外部區域54中，進而減 少配置在熔絲槽5 1與52之間的電路數量，藉此最佳化包含 配置在外部區域中之電路的整個電路佈局。這是因為外部 區域5 4通常具有佈局容許空間。 另外，一般而言，如位址比較電路6 〇輸出之類的冗餘輸 出信號是每當位址輸入變更時運輸的信號。因此，必須注 意藉由（例如）縮短線路長度以降低寄生電容。當在具體實 施例中’在熔絲槽的外部區域54中配置位址比較電路6〇會 造成供炫絲鎖定電路輸出FOUTri使用的引線6丨通過介於炫 絲之間的每個間隙G。但是，由於會在初始化時決定通過 引線6 1的信號，並且之後信號被保持為不會運輸的信號 (如參考圖4A和4B的說明），所以即使引線長度增加，引線 6 1受到寄生電容的影響極低。 -35- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 543181 A7 B7 五、發明説明（33 另外’由於命中偵測器66被配置在熔絲槽的外部區域54 所以在如上文所述的佈局中，當將位址比較電路6〇配置 在外部區域54中時，可縮短冗餘輸出信號（如位址比較電路 60的輸出）的引線長度，並且藉此可藉由降低寄生電容建構 而速几餘糸統。 另外’由於位址信號線An與對應的位址比較電路6〇均被 配置在外部區域54中，所以可縮短連接至位址比較電路6〇 之本地位址線的引線長度。因此，可降低位址信號的寄生 電容。 由於有許多熔絲集，所以有許多對應於特定位址信號的 位址比較電路，因此也有許多本地位址線。因此，縮短本 地位址線的引線長度非常重要。因此，將對應位址信號的 位址比較電路6 0配置在同一側溶絲槽上是一種普遍的實作。 另外，會將位址信號An的引線配置在圖14所示的外部區 域5 4中’其中位址信號An是比較位址所需的位址信號，也 是行解碼器或第二感應放大器等等中所需的位址信號。這 個排列促使不需要使位址信號的本地引線通過介於溶絲之 間的每個間隙G，這可在熔絲槽5 1中提供容許的熔絲間距 ，其方式是縮短介於熔絲間之每個間隙G的寬度。 另外，由於可縮短位址信號的本地引線長度，所以可藉 由降低寄生電容而使冗餘系統以高速度運作。 圖1 3和14所示之冗餘系統的整個記憶體陣列會被行位址 位元彳§ 5虎A η + 1分割成兩個區域，並且每個區域均被排列為 對應於冗餘元件（備用CSL)的解除區域。 -36- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 543181 A7 ______B7 五、發明説明（34 ) 另外，在一般操作下，每個解除區域中只會啟用一個元 件（CSL)。但是，藉由將位址信號旁通控制信號tesT2設定 為「Η」（高位準）以旁通位址信號An，就可在每個解除區域 中會啟用複數個元件（兩個元件）。 另外’也會將位址信號旁通控制信號TEST2與位址比較 電路60的輸出一起供應至「反或」（n〇R)電路65，如圖13 所示。因此，在解除區域中同時啟用複數個元件（兩個元件） 的操作模式（@TEST2 = nH，’）中，可決定輸入位址是否吻合程 式規劃位址’而不需要依據在一般模式中用以決定兩個元 件的位址信號An。 在則面所述之模式中，當每個解除區域中同時啟用之複 數個元件的任一元件是缺陷元件（具有缺陷）時，則必須使 用冗餘元件以選擇性取代缺陷元件。 在如上文所述排列的冗餘系統中，在不同的操作模式 (一般模式）中，會將用以區別複數個元件（在特定操作模式 中於解除區域中同時啟用的元件）的位址信號線An配置在 具有容許空間的外部區域5 4。 如上文所述，當選擇性用冗餘元件取代於特定操作模式 中於解除區域中同時啟用之複數個元件之中的元件時，於 般模式，會將對應於用以區別複數個元件之位址信號之 位址熔絲之熔絲鎖定電路的輸出FOUTn輸入至位址比較電 路60 ,亚且還會輸入至一般元件非啟動狀態信號產生電路 59 〇 運用這個操作，當輸入位址吻合程式規劃位址並且將命 -37-

543181 A7 B7 中情測器66的輸出設定為「h」（高位準）時，則會依據輸出 FOUTn的狀態來啟用「反及」（NAND)電路Nu和之任 一電路的輸出，並且可選擇性關閉解除區域中應同時啟用 之複數個元件的任一元件。只要將一般元件非啟動狀態信 號產生電路59配置在外部區域54中，輸出FOUTn的引線就 必須通過介於熔絲間之每個間隙G。由於輸出F〇UTn被衍生 至外部區域54，所以很容易配置位址比較電路6〇以將輸出 FOUTn供應至位址比較電路6〇，並且很容易在外部區域54 中配置位址信號An的引線，以將位址信·Αη供應至位址比 較電路60。如果將位址比較電路6〇及位址信號八11的引線配 置在内部區域，則位址比較電路6〇輸出之信號的信號線也 必須通過介於熔絲之間的每個間隙G。因此，在不同的操 作模式中’當將用以區別複數個元件（在特定赛作模式中於 記憶體陣列中之解除區域中同時啟用的元件）之位址信號 的位址彳§號線或對應於位址信號線的位址比較電路配置在 外部區域54中時，則可減少冗餘電路輸出（如局部命中偵測 器56和57的輸出）的輸出信號引線（其必須通過介於熔絲之 間的每個間隙）數量，而進一步提供容許的熔絲間距。 另外’在比較位址所需的位址信號引線An之中，會將位 址信號An的引線配置在外部區域54中，其中在如測試模式 等等的特殊操作中，會略過位址信號的位址資訊。 即’當位址信號引線（會略過其位址資訊）配置在溶絲槽 5 1、52内部區域中時，位址信號線的本地線路必須通過每 個間隙G，因為行解碼器或第二感應放大器也會使用位址 ____ -38- 本紙張尺度適用中國國家標準(CMS) A4規格(210X297公釐) 543181

信號線。 另2，當也將位址比較電路6〇(會將被略過的位址信號An 位址貝汛供應至位址比較電路6〇)配置在内部區域中時，也 必y員將反或」（NOR)電路65配置在内部區域中，以降低 位址比較電路60輸出信號的寄生電容。位址信號旁通控制 信號TEST2也必須通過每個間隙G，因為會將這個信號供應 至「反或」（NOR)電路65，以及也會被行解碼器、第二感 應放大器等等使用。 、 因此，如果將位址信號線配置在外部區域54中，可使將 位址信號及控制信號TEST2的引線不需要通過每個間隙G ’以進一步提供容許的熔絲間距。 另外，在圖13中，會將具有指示熔絲集中一位元位址熔 4的狀態疋否吻合所對應的位址信號An之資訊的信號（「反 或」（NOR)電路65的輸出）供應至命中偵測器66。同樣地， 也會將具有指示一位元位址熔絲的狀態是否吻合所對應的 位址信號Ay之資訊的信號供應至局部命中偵測器％。 位址比較電路係用來比較熔絲集中一位元位址熔絲的狀 態是否吻合所對應的位址，因此每當位址信號變更時，都 會傳輸位址比較電路輸出的信號以指示是否吻合。因此， 每當位址信號變更時，都會傳輸命中偵測器66及局部命中 偵測裔：)6輸出的信號。因此，就實現高速冗餘系統而言， 藉由縮短命中偵測器66及局部命中偵測器56輸出之信^的 引線長度以降低寄生電容非常重要。 於是，當以將備用CSL啟用電路及非啟用信號產生電路 -39- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)""""" ---—~~ -— 543181

配置在圖14所示之外部區域54中為基礎，@將命中偵測器 66等等配置在外部區域54中s寺’可藉由縮短輸出信號的;丨 線長度以降低寄生電容。 當將命中偵測器66等等配置在外部區域54中時，也會將 「反或」（NOR)電路65(用以供應具有指示熔絲集中一位元 位址熔絲的狀態是否吻合所對應的位址信號八^之資訊的 信號）及EX-NOR電路60配置在外部區域54中。 這是因為前面的配置能夠藉縮短信號（「反或」…◎㈨電 路65輸出的信號）引線長度來降低寄生電容，其中信號具有 指示炫絲中叫立元位址炫絲的I態是否吻合所對應的位 址信號An之資訊的信號，並且每個位址輸入變更時均會傳 輸這個信號。於是，可實現較高速冗餘系統。 此外，在如上文所述的電路排列中，會加長輸入信號 F_〇UTn的引線長度，這個輸入信號係供應用以供應具有指 示熔絲集中一位元位址熔絲的狀態是否吻合所對應的位址 信號An之資訊之信號的電路。但是，即使經由較長引線長 度的引線傳輸輸入信號FOUTn並且藉此增加寄生電容，由 於會在初始化熔絲時固定輸入信號F〇UTn並且之後不會傳 輸這個信號，所以不會引發任何問題。 另外，會將信號FOUTn的信號線配置在介於熔絲之間的 每個間隙中。在不同的操作模式中，當位址信號An(會被供 應至用以供應具有指示溶絲集中一位元位址炼絲的狀態是 否吻合所對應的位址信號An之資訊之信號的電路）區別複 數個7〇件（在特定操作模式中於特定操作模式中之解除區 -40- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 χ 297公釐) 543181

域中同時啟用的元件）時， ’必須將信號FOUTii供應至配置在

里。因此，藉由縮短介於熔絲間之每個間隙G的寬度，可 提供可容許的熔絲間距。

也％要位址信號An(會被供應至用以供應具有指示熔絲 中一位元位址熔絲的狀態是否吻合所對應的位址信號 八11之 > 汛之#唬的電路）時，藉由將電路（用以供應具有指 示熔絲集中一位元位址熔絲的狀態是否吻合所對應的位址 信號An之資訊的信號）配置在外部區域54中，可減少必須通 過介於熔絲間之每個間隙G的信號線數量。這是因為如果 不將電路配置在外部區域54中，則也不會將供應該該電路 之位址信號的信號線配置在外部區域54中。因此，信號線 必須通過介於熔絲間之每個間隙G ,行解碼器及第二感應 放大器才能使用位址信號。反之，當將電路（用·以供應具^ 指示熔絲集中一位元位址熔絲的狀態是否吻合所對應的位 址信號An之貧訊的信號）配置在外部區域54中時，也可將對 應位址信號的信號線配置在外部區域54中，藉此使信號線 不共要通過；丨於溶絲間之每個間隙G的信號線數量。 另外，當根據操作模式而略過位址信號An(會被供應至用 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) 五、發明説明（39 ) 以供應具有指示熔絲集，一位元位址熔絲的狀態是否吻合 所對應的位址信號An之資訊之信號的電路)時，藉由將電路 (用以供應具负才旨示熔絲集中叫立元位址熔絲的狀態是否 吻合所對應的位址信-An之資訊的信號）配置在外5區域 54中，可減少必須通過介於炫絲間之每個間隙㈣信號線 數量。這是因為行解碼器及第：感應放大器會使用該位址 信號。 請注意，雖然前©的具體實施例係作為使用行冗餘元件 來解除記憶體陣列中記憶體單元缺陷的例子，但是如果使 用圖1所示的列冗餘元件，也可使用㈣方式來解除缺陷。 使用的冗餘it件並不具有限制，並且可依據半導體記憶體 裝置的整個佈局視需要決定冗餘元件。 在如上文所述的詳細說明中，根據本發明各項觀點，本 毛月長:供種具有几餘系統的半導體記憶體裝置，其中冗 餘系統具有高冗餘效率而不需要增加冗餘佈局面積。 熟知技藝人士很容易明白各種優點及修改。因此，就本 發明的廣大觀點而言，本發明不限定於本文中呈現及說明 的特定細節及代m具體實施<列。因A ’可進行各種修改 ，不會脫離如申請專利範圍及其同等項所定義之本發明一 般觀念的範脅及範圍。

Claims (1)

1. 543181

   第090133220號專利申請案 中文申請專利範圍替換本(92年4月)六、申請專利範圍 ^ 一 B8 C8 D8 1. 種具有 …^思骨里系統及一冗餘系統之半導m w - — 裝置，该半導體1己憶體裝置包含用以減緩該記憶體系統 中複數個缺陷的冗餘元件， 其中忒几餘系統具有複數組溶絲集（fuse set)，每組炫 絲集均包含用以在該記憶體系統中程式規劃一缺陷位 址的數個位址熔絲，以及用以防止當未使用該等冗餘元 件時選用琢等冗餘元件的數個主熔絲，並且在該等複數 組熔絲集中的至少兩組熔絲集共用至少一主熔絲。 2. 如申請專利範圍第1項之半導體記憶體裝置，其中共用 至少一主熔絲的至少兩組熔絲集被納入對應於複數個 几餘7L件的複數組熔絲集中，其中在記憶體系統中的 數個記憶體元件同時成為缺陷元件的缺陷模式中，該# 冗餘元件能夠解除複數個缺陷。 Μ寺 3. 如申請專利範圍第丨項之半導體記憶體裝置，其中共 至少-主溶絲的至少兩組溶絲集被納入對應於ς: 冗餘元件的複數組料集中，其中該等冗餘 除實際上連續且群組的複數個缺陷記憶體元件。此夠解 4·如申請專利範圍第丨項之半導體記憶體裝置，其、 fe體系統中存在複數個將被解除區域時，則田记 個冗餘元件的至少兩組熔絲集共用至少—主户^於複數 孩等冗餘元件係為該等複數個將被解除區域糸，其中 一被解除區域所準備。 W 2中的至少 5·如申請專利範圍第丨項之半導體記憶體裝置，龙 餘系統具有數條備用行選擇線和一行冗 其中該冗 統，用以藉 本紙張尺度適用中國國家標準(CNS) Α4規格(21〇χ297公釐） 543181 A B c D 六、申請專利範圍 數個列位址设疋行几餘解除區域，並且對應於複數個 =餘元件的至少兩組熔絲集共用至少一主熔絲，其中該 等冗餘元件屬於該等備用行選擇線。 6·如申請專利範圍第丨項之半導體記憶體裝置，其中該冗 餘系統具有一行冗餘系統，用以藉由該等列位址設定行 冗餘解除區域，並且當該等解除區域被設定以分割位元 、、泉時對應於複數個冗餘元件的至少兩組溶絲集共用至 少一主熔絲，其中該等冗餘元件對應於用以分割同一位 疋線之複數個解除區域中的複數個不同解除區域。 7·如申請專利範圍第6項之半導體記憶體裝置，其中對應 於共用主熔絲之複數組熔絲集的複數個冗餘元件屬; 同一備用行選擇線。 8.如申請專利範圍第1項之半導體記憶體裝置，其中對應 於能夠取代共用一感應放大器之複數個缺陷記憶體元 件之複數個冗餘元件的複數組熔絲集包括共用一主溶 絲的至少兩組熔絲集。 9·如申請專利範圍第5項之半導體記憶體裝置，其中對雇 於共用主熔絲之複數組熔絲集的複數個冗餘元件可解 除共用一感應放大器的複數個缺陷記憶體元件。 10.如申請專利範圍第3項之半導體記憶體裝置，其中該冗 餘系統包括一第一溶絲集，其中一主溶絲及位址溶絲被 燒k/f以程式規劃一缺陷位址；以及一第二溶絲集，其共 用該主熔絲，並且其中會程式規劃一實體上鄰接會被程 式規劃成缺陷位址的位址。 -2- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 六、申請專利範圍 11. 如申請專利範圍第4項之半導體記憶體裝置，其中該冗 餘系統包括一第一熔絲集，其中一主熔絲及位址熔絲被 燒斷以程式規劃一缺陷位址；以及一第二溶絲集，其共 用該主熔絲，並且其中會程式規劃一實體上鄰接會被程 式規劃成缺陷位址的位址。 12. 如申請專利範圍第5項之半導體記憶體裝置，其中該冗 餘系統具有一第一熔絲集，其中一主熔絲及位址熔絲被 燒tof以程式規劃一缺陷行位址·，以及一第二溶絲集，其 共用該主熔絲，並且其中會程式規劃一相同於會被程式 規劃成缺陷行位址的位址。 13·如申請專利範圍第6項之半導體記憶體裝置，其中該冗 餘系統具有一第一熔絲集，其中一主熔絲及位址熔絲被 燒斷以程式規劃一缺陷行位址；以及一第二溶絲集，其 共用該主熔絲，並且其中會程式規劃一相同於會被程式 規劃成缺陷行位址的位址。 14. 如申請專利範圍第7項之半導體記憶體裝置，其中該冗 餘系統具有一第一熔絲集，其中一主熔絲及位址熔絲被 燒斷以程式規劃一缺陷行位址；以及一第二溶絲集，其 共用邊主故絲，並且其中會程式規劃一相同於會被程式 規劃成缺陷行位址的位址。 15. 如申請專利範圍第8項之半導體記憶體裝置，其中該冗 餘系統具有一第一熔絲集，其中一主熔絲及位址熔絲被 燒fef以私式規劃一缺陷行位址；以及一第二溶絲集，其 共用該主熔絲，並且其中會程式規劃一相同於會被程式 -3- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)~ ---- 543181 A8 B8 C8 ____D8 六、申請專利範圍 — ^ 一 規劃成缺陷行位址的位址。 16·如申請專利範圍第9項之半導體記憶體裝置，其中該冗 餘系統具有一第一熔絲集，其中一主熔絲及位址熔絲被 燒斷以程式規劃一缺陷行位址；以及一第二溶絲集，其 共用該主熔絲，並且其中會程式規劃一相同於會被程式 規劃成缺陷行位址的位址。 17· —種用於半導體記憶體裝置的冗餘系統，包括： 一熔絲槽，其具有複數個並列熔絲； 數個 谷絲鎖定電路，其分別對應於複數個溶絲； 複數條位址信號引線，其對應於該溶絲槽中的複數個 位址熔絲；以及 複數個位址比較電路，其中會將一對應於該等位址信 號引線的位址信號供應給該等位址比較電路， 其中該等位址信號引線的至少一位址信號引線及該 等位址比較電路被配置在相對於該熔絲槽之相反於配 置該等熔絲鎖定電路側的侧端。 18· —種半導體記憶體裝置的冗餘系統，包括： 一第一熔絲槽，其具有複數個並列熔絲； 一第二熔絲槽，其以一預先決定間隔被配置在該第一 溶絲槽的對面位置，並且其方向與該第一熔絲槽的方向 相同’該第一熔絲槽具有複數個並列熔絲； 複數條位址信號引線，其對應於該第一熔絲槽及該第 二落絲槽中的複數個位址熔絲；以及 數個位址比較電路，其中會將對應於該等位址信號引 -4 - 本紙張尺度家標而NS) A4規格(21G X 297公釐） " ~" 543181 A8 B8 C8 D8 申清專利範圍 泉的位址仏號供應給該等位址比較電路， /、中為等位址信號引線的至少一位址信號引線及該 等位址比較電路被配置在該第一與第二並列熔絲槽之 一個、丨谷絲槽列的外部。 19·如申請專利範圍第17項之用於半導體記憶體裝置的冗 餘系統’其中關於配置在相對於該熔絲槽之相反於配置 该等溶絲鎖定電路側之側端或配置在該第一與第二並 列落絲槽之列外部的該等位址信號引線或該等位址比 較電路，一對應位址信號也是一用以在一行解碼器中之 解碼功能及在一第二感應放大器中使用之解碼功能所 需的信號。 20·如申請專利範圍第1 8項之半導體記憶體裝置的冗餘系 統’其中關於配置在相對於該熔絲槽之相反於配置該等 溶絲鎖定電路側之側端或配置在該第一與第二熔絲槽 之列外邵的該等位址信號引線或該等位址比較電路，一 對應位址信號也是一用以在一行解碼器中之解碼功能 及在一弟二感應放大器中使用之解碼功能所需的信號。 21.如申請專利範圍第17項之半導體記憶體裝置的冗餘系 統’其中關於配置在相對於該熔絲槽之相反於配置該等 溶絲鎖定電路侧之側端或配置在該第一與第二熔絲槽 之列外部的該等位址信號引線或該等位址比較電路，在 不同操作模式中，一對應位址信號也是一用以區別複數 個記憶體元件的位址信號，其中該等記憶體元件是在特 定操作模式中於被解除區域中同時啟用的記憶體元件。 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

   裝 玎

   543181 圍範 利 專請 中 8 8 8 8 A BCD 22·如清專利範圍第1 8項之半導體記憶體裝置的冗餘系 統’其中關於配置在相對於該熔絲槽之相反於配置該等 Ί 4鎖足電路側之側端或配置在該第一與第二熔絲槽 之列外邵的該等位址信號引線或該等位址比較電路，在 不同操作模式中，一對應位址信號也是一用以區別複數 個記憶體元件的位址信號，其中該等記憶體元件是在特 定操作模式中於被解除區域中同時啟用的記憶體元件。 23.如申請專利範圍第丨7項之用於半導體記憶體裝置的冗 餘系統’其中關於配置在相對於該熔絲槽之相反於配置 該等溶絲鎖定電路側之側端或配置在該第一或第二燦 絲槽之列外部的該等位址信號引線或該等位址比較電 路’一對應位址信號是一視特定操作模式而定而被略過 的位址信號。 24·如申請專利範圍第丨8項之半導體記憶體裝置的冗餘系 統’其中關於配置在相對於該熔絲槽之相反於配置該等 少谷絲鎖定電路側之側端或配置在該第一或第二溶絲槽 之列外部的該等位址信號引線或該等位址比較電路，一 對應位址信號是一視特定操作模式而定而被略過的位 址信號。 25. —種半導體裝置的冗餘系統，包括： 一記憶體系統； 一冗餘系統，其包括用以減缓該記憶體系統中缺陷的 複數個冗餘元件； 複數組熔絲集，其包括用以在該記憶體系統中程式規 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公 543181

   劃一缺陷位址並且對應於該等冗餘元件的複數個位址 熔絲； 數個控制電路，其中會將具有指示溶絲集中一位元位 址溶絲的狀態是否吻合一位元對應位址信號供應至該 等控制電路； 一熔絲槽，其中會配置複數組熔絲集；以及 複數個熔絲鎖定電路，其分別對應於複數個溶絲， 其中該等控制電路的至少一控制電路被配置在相對 於該熔絲槽之相反於配置該等熔絲鎖定電路側的側端。 26.—種半導體裝置的冗餘系統，包括： 一 $己fe體系統； 一冗餘系統，其包括用以減缓該記憶體系統中缺陷的 複數個冗餘元件； 複數組熔絲集，其包括用以在該記憶體系統中程式規 劃一缺陷位址並且對應於該等冗餘元件的複數個位址 熔絲； 數個控制電路，其中會將具有指示熔絲集中一位元位 址溶絲的狀態是否吻合一位元對應位址信號供應至該 等控制電路； 一第一熔絲槽，其中會配置複數組熔絲集；以及 一第一炫絲槽，其以一預先決定間隔被配置在該第一 燦絲槽的對面位置，並且其方向與該第一熔絲槽的方向 才目同’該第二熔絲槽具有複數個熔絲， 其中該等控制電路的至少一控制電路被配置在該第 本紙張尺度適财關家標準(CNS) A4規格_ χ哪公羡)

   一與第一溶絲槽列的外部。 27.如申請專利範圍㈣項之半導體裝置的冗餘I统，其中 、將/、有4曰示炫絲集中一位元位址溶絲的狀態是否 勿合一位兀對應位址信號之資訊之信號的該等控制電 路被配置在相對於該對應熔絲槽之配置該等控制電路 區域的相同區域中。 28·如申明專利範圍第26項之半導體裝置的冗餘系統，其中 用以將具有指示熔絲集中一位元位址熔絲的狀態是否 吻合一位兀對應位址信號之資訊之信號的該等控制電 路被配置在相對於該對應熔絲槽之配置該等控制電路 區域的相同區域中。 29. 如申清專利範圍第27項之半導體裝置的冗餘系統，其中 在一不同操作模式中，一被供應至用以供應具有指示熔 絲集中一位元位址熔絲的狀態是否吻合一位元對應位 址仏號之資訊之信號之控制電路的位址信號是一用以 區別複數個記憶體元件所需的信號，其中該等記憶體元 件是在特定操作模式中於被解除區域中同時啟用的記 憶體元件。 30. 如申請專利範圍第28項之半導體裝置的冗餘系統，其中 在一不同操作模式中，一被供應至用以供應具有指示熔 絲集中一位元位址熔絲的狀態是否吻合一位元對應位 址信號之資訊之信號之控制電路的位址信號是一用以 區別複數個記憶體元件所需的信號，其中該等記憶體元 件是在特定操作模式中於被解除區域中同時啟用的記 -8 - 本紙張尺度適财目目家標準(CNsTI^ii^rGX 297公釐) 543181 A8 B8 C8 D8 「、申請專利範圍 憶體元件。 31.如申請專利範圍第27項之半導體裝置的冗餘系統，其中 一被供應至用以供應具有指示熔絲集中一位元位址熔 絲的狀悲是否吻合一位元對應位址信號之資訊之信號 I控制電路的位址信號也是一行解碼器及在一第二感 應放大器中使用之解碼功能所需的信號。 32·如申請專利範圍第28項之半導體裝置的冗餘系統，其中 被供應至用以供應具有指示熔絲集中一位元位址熔 絲的狀態是否吻合一位元對應位址信號之資訊之信號 (控制電路的位址信號也是一行解碼器及在一第二感 應放大器中使用之解碼功能所需的信號。 33. 如申請專利範目第27項之半導體裝置的冗餘系、统，其中 一被供應至用以供應具有指示熔絲集中—位元位址熔 絲的狀態是否吻合-位元對應位址信號之資訊之信號 之控制電路的位址信號是一根據操作模式而被略過的 位址信號。 34. 二：專利範圍第28項之半導體裝置的冗餘系統，其中 以：應具有指示㈣集中1元位址熔 …、狀心疋否吻合一位元對應位址信號之资訊之俨號 《控制電路的位址信號是一根據操而: 位址信號。 是式而被略過的 -9 -