KR20020061124A

KR20020061124A - 리던던시 시스템을 구비하는 반도체 메모리 장치

Info

Publication number: KR20020061124A
Application number: KR1020020001911A
Authority: KR
Inventors: 가또다이스께; 와따나베요지
Original assignee: 가부시끼가이샤 도시바
Priority date: 2001-01-12
Filing date: 2002-01-12
Publication date: 2002-07-22
Also published as: CN1265457C; TW543181B; US6603689B2; CN1365148A; US20030206452A1; JP2002208294A; KR100464744B1; US6834016B2; US20020093860A1

Abstract

메모리 시스템에서 복수의 결함을 구제하기 위해 리던던트 소자들을 포함하는 리던던시 시스템 및 메모리 시스템을 포함하는 반도체 메모리 장치에 있어서, 리던던시 시스템은 메모리 시스템 내의 결함성 어드레스를 프로그래밍하기 위한 어드레스 퓨즈, 및 리던던트 소자들이 사용되지 않을 경우 리던던트 소자들이 선택되는 것을 방지하기 위한 마스터 퓨즈들을 각각 포함하는 복수의 퓨즈 세트를 가지고, 적어도 하나의 마스터 퓨즈는 복수의 퓨즈 세트들 중 적어도 2개의 퓨즈 세트에 의해 공유된다.

Description

리던던시 시스템을 구비하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING REDUNDANCY SYSTEM}

본원 발명은 2001년 1월 12일에 출원된 일본 특허 출원 제2001-005562호에 기초한 우선권을 주장하며, 상기 출원을 참조로서 인용하였다.

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세히는 리던던시 시스템을 갖는 반도체 메모리 장치에 관한 것이다.

도 15는 종래의 반도체 메모리 장치의 리던던시 메모리의 구성을 개략적으로 도시하는 블럭도이다. 도 15에는, 점선으로 둘러싸인 퓨즈 세트(fuse set;100)는, 복수의 리던던트 소자 또는, 반도체 메모리 장치 내의 메모리 어레이에 대한 결함성(defective) 어드레스를 프로그래밍하기 위해서 어드레스 라인을 통해 공급되는 n+1개의 입력 어드레스 신호 A0 내지 An에 대응하여 배치된 어드레스 퓨즈 FUSE0 내지 FUSEn, 및 상기 리던던트 소자들이 사용되지 않는 경우에는 선택되지 않도록 하기 위해 제공되는 마스터 퓨즈 FUSEM으로 구성되어 있다.

복수의 어드레스 퓨즈 FUSE0 내지 FUSEn으로부터의 출력들과 마스터 퓨즈FUSEM으로부터의 출력은, 이들에 대응하여 배치된 복수의 퓨즈 래치 회로 FLATCH0 내지 FLATCHn과 퓨즈 래치 회로 FLATCHM에 의해 래치되고 나서, 입력 어드레스 신호 A0 내지 An과 함께, EX-NOR 회로로 각각 구성된 어드레스 비교기 ACOMP0 내지 ACOMPn에 대응하여 공급된다.

퓨즈 래치 회로 FLATCH0 내지 FLATCHn으로부터의 래치 출력 FOUT0 내지 FOUTn이 "H"로 설정되는지 또는 "L"로 설정되는지의 여부는 어드레스 퓨즈 FUSE0 내지 FUSEn의 상태에 따라서 즉, 퓨즈들이 끊어졌는지의 여부에 기초하여 결정된다.

다음으로, 입력 어드레스 신호 A0 내지 An 각각에 대해서는, 입력 어드레스 신호들 중 어느 한 입력 어드레스 신호의 H 레벨 또는 L 레벨이, 래치 출력 FOUT0 내지 FOUTn 중의 하나에 대응하는 래치 출력의 H 레벨 또는 L 레벨에 일치하는지가 판정된다. 이어서, 마스터 퓨즈 FUSEM이 끊어지고 래치 출력 FOUTM이 "H"로 될 때뿐만 아니라, 모든 입력 어드레스 신호 A0 내지 An이 프로그램되어 있는 어드레스들과 일치할 때 즉, 래치 출력 FOUT0 내지 FOUTn과 일치할 때, 히트(hit) 검출기로서 동작하는 NAND 회로 HD는 리던던시 모드를 나타내는 L-신호 bHIT를 출력한다.

부언하자면, 반도체 메모리 장치 내에 배치된 리던던시 시스템은 복수의 퓨즈를 구비한다. 따라서, 반도체 메모리 장치의 크기를 감소시키기 위해서는 레이아웃 면에서, 가능한 한 컴팩트(compact)하게 퓨즈들 자체를 포함하는 리던던시 회로를 배치하는 것이 매우 중요하다.

도 16a 및 도 16b는 복수의 퓨즈의 레이아웃을 개략적으로 도시하는 도면이다. 일반적으로 리던던시용의 퓨즈들은 어드레스 버스를 따라서 배치된다. 그러나, 한 스테이지(stage)의 퓨즈 로우(row)에 복수의 퓨즈들을 배치하는 것 즉, 한 스테이지의 퓨즈 뱅크(fuse bank;110)에 무한한 양으로 배치하는 것은 중요하며, 이들이 도 16a의 폭 W 내에 수용되어야만 하는 경우가 있다. 퓨즈 뱅크(110)의 폭은 리던던시 시스템의 레이아웃 외의 다른 레이아웃 등에 의해서 제한된다. 그러나, 필요한 퓨즈(예를 들어, 퓨즈 FUSEk+1)가 단 하나라도 폭 W 내에 수용될 수 없다면, 한 스테이지의 퓨즈 로우(110)는 도 16b에 도시된 바와 같이 두 개의 스테이지의 퓨즈 뱅크들(112 및 113)로 증가되어야만 한다. 리던던시 레이아웃의 높이가 H1로부터 H2로 증가되기 때문에, 두 개의 스테이지로 스테이지의 수가 증가하면 리던던시 레이아웃의 면적이 증가하게 된다. 결과적으로, 칩 면적도 증가하게 된다. 즉, 퓨즈의 수의 약간의 차가 리던던시 회로의 레이아웃 면적을 크게 변화시키는 경우가 있다.

본 발명의 일 특성에 따른 반도체 메모리 장치는, 메모리 시스템 및 상기 메모리 시스템 내에 복수의 결함(defect)을 구제(relieve)하기 위한 리던던트 소자를 포함하는 리던던시 시스템을 구비하되, 상기 리던던시 시스템은, 상기 메모리 시스템 내의 결함성 어드레스를 프로그래밍하기 위한 어드레스 퓨즈와, 리던던트 소자가 사용되지 않는 경우에는 선택되지 않도록 하기 위한 마스터 퓨즈를 각각 포함하는 복수의 퓨즈 세트를 구비하고, 적어도 하나의 마스터 퓨즈는 상기 복수의 퓨즈 세트 중에서 적어도 2개의 퓨즈 세트에 의해서 공유된다.

도 1은 본 발명의 일 실시예에 따른 리던던시 시스템(redundancy system)을 구비하는 반도체 메모리 장치의 구성을 개략적으로 도시하는 평면도.

도 2는 하나의 스페어(spare) CSL을 로우(row) 어드레스로 분할함으로써 이 CSL을 복수의 리던던트 소자(redundant element)로서 사용하도록 구성된 컬럼(column) 리던던시 시스템의 구성을 도시하는 도면.

도 3은 본 발명의 제1 실시예의 회로 구성을 도시하는 블럭도.

도 4a는 도 3의 퓨즈 및 퓨즈 래치 회로의 구성을 도시하는 블럭도.

도 4b는 도 3의 퓨즈 및 퓨즈 래치 회로의 동작을 설명하기 위한 퓨즈 초기화 신호의 타임 차트.

도 5는 본 발명의 제2 실시예의 리던던시 시스템의 구성을 도시하는 블럭도.

도 6은 본 발명의 실시예에 사용되는 퓨즈 세트 선택 신호 발생 회로의 회로 구성을 도시하는 블럭도.

도 7은 본 발명의 다른 실시예에 사용되는 어드레스 퓨즈용의 퓨즈 세트 선택 신호 발생 회로의 회로 구성을 도시하는 블럭도.

도 8은 본 발명의 또 다른 실시예에 있어서 마스터 퓨즈가 공유되는 경우의퓨즈 세트 선택 회로의 회로 구성을 도시하는 블럭도.

도 9는 본 발명의 또 다른 실시예에 있어서 컬럼 결함(defect)을 구제할 수 있는 복수의 리던던트 소자의 구성을 도시하는 블럭도.

도 10은 본 발명의 또 다른 실시예의 스페어 CSL이 센스 증폭기가 공유되는 복수의 리던던트 소자로 구성되는 어레이(array) 구성을 도시하는 블럭도.

도 11은 도 2에 도시된 실시예에 리던던시 테스트 기능이 제공되는 변형예의 회로 구성을 도시하는 블럭도.

도 12는 본 발명의 또 다른 실시예의 리던던시 시스템의 구성을 도시하는 블럭도.

도 13은 본 발명의 또 다른 실시예의 리던던시 시스템의 회로 구성을 도시하는 블럭도.

도 14는 도 12에 도시된 리던던시 시스템의 퓨즈 뱅크가 2개의 스테이지(stage)로 배치되는 상태를 도시하는 블럭도.

도 15는 종래의 리던던시 시스템의 회로 구성의 일례를 도시하는 블럭도.

도 16a는 종래의 퓨즈 레이아웃(layout)의 일례를 도시하는 도면.

도 16b는 종래의 퓨즈 레이아웃의 또 다른 일례를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

11, 12 : 퓨즈 세트

31 : 퓨즈 세트 선택 회로

41 : NOR 회로

42 : 인버터

56, 57 : 부분 히트 검출기

59 : 신호 발생 회로

60 : 어드레스 비교 회로

61 : 신호 라인

도면을 참조하여 본 발명의 여러 실시예들을 설명한다.

본 발명의 발명자들은, 상술된 바와 같이 퓨즈의 수가 약간 증가하여도 레이아웃 면적이 크게 증가하는 것을 방지하기 위한 방안으로서, 복수의 퓨즈 세트로 결함성 소자를 대체하도록 지정된 어드레스 퓨즈 등의 결함성 소자 지정 퓨즈를 공유하는 것을 고안해 냈다.

즉, 복수의 퓨즈 세트에 의해 결함성 소자 지정 퓨즈를 공유함으로써 전체 퓨즈의 수는 감소될 수 있다.

도 1은 본 발명에 관한 리던던시 시스템을 갖는 반도체 메모리 디바이스의 구성을 나타내는 평면도이다. 반도체 메모리 디바이스는 8개의 메모리 블럭 MB1 내지 MB8이 예를 들어 센스 증폭기 SA1 내지 SA8 각각을 통하여 로우(row) 방향으로 배치되도록 구성된다. 복수의 컬럼(column) 선택 라인(cs1, 도시되지 않음)과 복수의 워드 라인(도시되지 않음)이 메모리 블럭 MB1 내지 MB8의 각각에 통합하여 함께 형성된다. 또한, 스페어 컬럼 선택 라인(스페어 CSL)(10C)은 각 메모리 블럭 MB1 내지 MB8에 공통으로 형성되며, 스페어 워드 라인(스페어 WL) 10W1 내지 10W8은 각 메모리 블럭 MB1 내지 MB8에 형성된다.

예를 들어, 메모리 블럭 MB2의 메모리 셀 d1과 메모리 블럭 MB4의 메모리 셀 d2가 결함이 있다고 가정한다. 메모리 블럭 MB2의 결함이 있는 메모리 셀 d1을 구제하기 위하여, 스페어 워드 라인(10W2) 또는 스페어 컬럼 선택 라인(10C)을 이용할 수 있다.

마찬가지로, 메모리 블럭 MB4의 결함성 셀 d2를 구제하기 위하여, 스페어 워드 라인(10W4) 또는 스페어 컬럼 선택 라인(10C)을 이용할 수 있다.

또한, 컬럼 리던던트 소자의 구제 효율성을 증가시키기 위하여, 복수의 리던던트 소자로서 로우 어드레스에 의해 분할된 스페어 CSL이 제공된 컬럼 리던던시 시스템을 이용할 수 있다.

이것은, 예를 들어 도 2를 참조로 하여 설명된다. 도 2는 복수의 메모리 블럭으로 구성된 메모리로부터 추출된 두개의 인접한 메모리 블럭 MB1 및 MB2를 나타내는 도면이다. 도 2에 있어서, 센스 증폭기 SA2는 두개의 인접한 메모리 블럭 MB1 및 MB2에서 비트 라인 쌍에 의해 공유되고, 전체적인 메모리 어레이는 예를 들어 2-비트 로우 어드레스 AR0 및 AR1에 의해 결정된 4개의 영역 A, B, C, 및 D로 분할된다.

도 2는 하나의 스페어 CSL이 로우 어드레스에 의해 분할되어 복수의 리던던트 소자로써 이용되는 컬럼 리던던시 시스템을 나타내는 도면이다. 그러나, 도 2에 있어서, 로우 방향의 스페어 워드 라인은 도면의 중복을 피하기 위해서 생략되어졌다.

리던던트 소자와 구제되어질 영역 사이의 관계는, 이하에서 예로써 설명되는 것과 같이 구성된 시스템을 참조로 하여 설명된다. 시스템은 스페어 CSL이 입력 로우 어드레스에 의해서 분할되고, 결함성 CSL이 비활성화되고 스페어 CSL은 활성화되어 결함성 CSL로 대체되는 컬럼 리던던시 시스템에서 컬럼 리던던트 소자로써 이용되도록 구성된다.

컬럼 리던던시 시스템은 메모리 어레이에서 결함성 셀에 대응하는 컬럼 어드레스가 메모리 어레이의 입력 어드레스에 대응하는 로우가 액세스되는 상태(임의의 워드 라인이 활성화되는 상태)로 입력될 때, 로우 상의 리던던시에 대한 스페어 셀이 컬럼 어드레스에 대응하는 셀이 동일한 로우(일반적인 CSL이 활성화되고, 데이터는 결함성 셀의 어드레스와 동일한 컬럼 어드레스의 셀로부터 판독되고 그 셀로 기록됨)에서 액세스되는 것 대신에 액세스되도록(스페어 CSL이 활성화되고 데이터가 스페어 셀로부터 판독되고 스페어 셀로 기록됨) 구성된다.

일반적으로, 컬럼 리던던시 시스템에서, 스페어 셀은 각 셀로 대체되는 것이 아니라, 스페어 컬럼의 복수의 셀이 동일 컬럼에 있는 결함성 셀을 포함하는 복수의 셀로 대체된다. 대체의 단위로서의 스페어 셀 그룹은 리던던트 소자로써 칭해진다. 게다가, 컬럼 리던던트 소자는 복수의 로우에 대응하는 셀을 포함한다.

워드 라인이 활성화되고, 따라서 CSL이 활성화되면, 활성화된 워드 라인과 활성화된 CSL에 의해 지정된 셀은 CSL이 일반적 CSL인지 혹은 스페어 CSL인지를 액세스한다. 여기서, 복수의 워드 라인이 동시에 활성화되는 것이 시험되는 경우에는, 워드 라인 중의 하나는 결함을 포함하고, 그 결함은 컬럼 리던던시에 의해 구제된다. 결함에 대응하는 컬럼 어드레스가 입력될 때, 스페어 CSL이 그 컬럼 어드레스에 대응하는 일반 CSL 대신에 활성화되고 나서, 스페어 셀이 액세스되고, 결함이 없는 다른 워드 라인의 입력 컬럼 어드레스에 대응하는 셀들은 액세스되지 않으며, 스페어 CSL에 대응하는 스페어 셀은 액세스된다.

상술한 바와 같이, 동시에 활성화되는 워드 라인 상의 셀들이 컬럼 리던던시로 대체될 때, 이 셀들은 필연적으로 모두 함께 대체된다. 따라서, 동시에 활성화되고 동시에 액세스되는 로우(워드 라인)에 대응하는(속하는) 스페어 셀들은 동일한 컬럼 리던던트 소자에 속한다. 역으로, 동시에 활성화되지 않고 동시에 액세스되지 않는 로우(워드 라인)에 대응하는(속하는) 스페어 셀들은 동일한 컬럼 리던던트 소자에 속하지 않는다.

도 2에서 로우 어드레스가 입력되고 오직 하나의 워드 라인이 전체적인 메모리 어레이에서 활성화된다고 가정할 때, 활성화된 워드 라인은 영역 A, B, C, 및 D 중의 임의의 하나에 배치된다.

상술한 바와 같이 액세스되지 않는 로우(워드 라인)에 대응하는(속하는) 스페어 셀들이 동시에 동일한 리던던트 소자에 속할 필요가 없기 때문에, 스페어 CSL(컬럼 선택 라인)(10) 상의 스페어 셀들을 2-비트 로우 어드레스 AR0 와 AR1에 의해 네개의 영역 A, B, C, 및 D로 분류하여 각각의 스페어 셀 그룹을 컬럼 리던던트 소자로써 구성하는 것이 가능하다.

이러한 구성으로, 하나의 스페어 CSL이 로우 어드레스 AR0 및 AR1에 의해 결정된 네개의 리던던트 소자 RELEMENT<0> 내지 RELEMENT<3>로 구성된다. 따라서, 컬럼 리던던시에 있어서 스페어 셀의 수를 증가시키지 않고(스페어 CSL의 수를 증가시키지 않고) 리던던트 소자의 수를 증가시키는 것이 가능하기 때문에, 증가된 혹은 우수한 영역 효율성을 갖는 리던던시 시스템이 구성될 수 있다.

퓨즈 세트가 리던던트 소자 RELEMENT<0> 내지 RELEMENT<3>의 각각에 대응하면, 서로 다른 컬럼 어드레스로 대체하기 위하여 각각의 리던던트 소자RELEMENT<0> 내지 RELEMENT<3>를 프로그램할 수 있다. 메모리 어레이의 모든 CSL의 어드레스를 각 퓨즈 세트로 프로그램하는 것이 가능하면, 리던던트 소자 RELEMENT<0> 내지 RELEMENT<3>은 영역 A, B, C, 및 D의 모든 결함성 셀들로 각각 대체될 수 있다.

퓨즈 세트에 의해 프로그램될 수 있는 리던던트 소자가 영역 내의 임의의 소자로 대체될 수 있는 영역은 퓨즈 세트에 대한 구제 영역이라고 칭해진다. 특정한 퓨즈 세트가 특정한 리던던트 소자에 대응하여 고정적으로 항상 필요하지는 않다. 즉, 각각의 리던던트 소자 RELEMENT<0> 내지 RELEMENT<3>의 퓨즈 세트에 대응하는 구제 영역은 영역 A, B, C, 및 D이다.

또한, 데이터가 동시에 판독되고 기록되는 로우(워드 라인)에 대응하는 스페어 셀이 전술한 바와 같은 동일한 리던던트 소자에 속하기 때문에, 동시에 활성화되고 데이터가 동시에 판독 및 기록되는 로우(워드 라인)가 동일한 구제 영역에 위치해야 한다.

도 2에서, 각 구제 영역 A 내지 D가 상부 영역 및 하부 영역으로 더 분할되고, 각 퓨즈 세트가 구제 영역 A 내지 D에서 상측 소자가 대체될지 하측 소자가 대체될지를 지정하기 위한 퓨즈를 갖는다.

상측과 하측 소자를 지정하기 위한 퓨즈는 리던던트 소자 RELEMENT<0>에 대응하는 퓨즈 세트 및 리던던트 소자 RELEMENT<2>에 대응하는 퓨즈 세트로 공유된다.

따라서, 도 2에 나타낸 바와 같이, 상측 결함성 소자로 대체되도록 리던던트소자 RELEMENT<0>를 프로그래밍할 때, 리던던트 소자 RELEMENT<2>는 상측 결함성 소자로(대체용으로 사용되면) 자동적으로 대체된다.

즉, 어드레스 퓨즈등과 같은 대체될 결함성 소자를 지정하기 위한 퓨즈를 공유하는 방법에서, 지정 퓨즈가 공유되지 않으면 상부 영역 및 하부 영역에서 임의의 결함성 소자로 대체하기 위하여 프로그래밍될 수 있는 리던던트 소자 RELEMENT<2>에 대응하는 퓨즈 세트를, 지정 퓨즈를 공유하기 때문에 리던던트 소자 RELEMENT<0>의 프로그램된 상태에 의존하는 상부 영역과 하부 영역 중의 하나에서 결함성 소자만으로 대체된다.

다른 관점에서, 리던던트 소자 RELEMENT<2>의 퓨즈 세트에서 구제 영역이 절반으로 감소된다. 즉, 어드레스 퓨즈와 같이 대체될 결함성 소자를 지정하기 위한 퓨즈를 공유하는 방법에서 리던던시 효율이 감소되는 문제가 남아 있다.

상기 문제에 대처하기 위하여, 본 발명자는 리던던시 레이아웃의 영역을 증가시키지 않고 높은 리던던시 효율을 가지며, 상기 문제를 해결할 수 있는 리던던시 시스템을 갖는 반도체 메모리 장치를 더 창안하였다.

이하에 도면을 참조하여 본 발명의 각 실시예를 순차적으로 설명한다.

(1) 제1 실시예

본 발명의 제1 실시예에서는 리던던트 소자가 사용되지 않을 때 선택되는 것을 방지하는 마스터 퓨즈 FUSEM이 복수의 퓨즈 세트에 의해 공유되도록 배치된다.

도 3은 두개의 퓨즈 세트(11 및 12)가 단일 마스터 퓨즈 FUSEM을 공유하는 제1 실시예의 리던던시 시스템의 회로 배치를 나타내는 블록도이다.

퓨즈 세트(11 및 12) 중 하나, 즉, 퓨즈 세트(11)는 복수의 어드레스 퓨즈 FUSE01 내지 FUSEn1 및 마스터 퓨즈 FUSEM으로 구성된다. 반도체 메모리 장치에서 메모리 어레이의 결함성 어드레스를 프로그래밍하기 위한 n+1 개의 입력 어드레스 신호 A0 내지 An에 대응하여 복수의 어드레스 퓨즈 FUSE01 내지 FUSEn1이 배치된다. 마스터 퓨즈 FUSEM은 리던던트 소자가 사용되지 않을 때 선택되는 것을 방지한다.

복수의 어드레스 퓨즈 FUSE01 내지 FUSEn1로부터의 출력이 복수의 대응하는 퓨즈 래치 회로 FLATCH01 내지 FLATCHn1에 의해 래치되고, 입력 어드레스 신호 A0 내지 An과 함께 각각이 EX-NOR 회로로 구성된 대응하는 어드레스 비교기 ACOMP01 내지 ACOMPn1로 공급된다.

퓨즈 래치 회로 FLATCH01 내지 FLATCHn1로부터의 래치 출력 FOUT01 내지 FOUTn1이 "H" 또는 "L"로 설정되는지가 어드레스 퓨즈 FUSE01 내지 FUSEn1의 상태에 기초하여, 즉 퓨즈가 끊어졌는지에 기초하여 결정된다.

그리고, 각각 입력 어드레스 신호 A0 내지 An에 관해서 입력 어드레스 신호 중 어느 하나의 H 또는 L 레벨이 래치 출력 FOUT01 내지 FOUTn1 중 대응하는 하나의 H 또는 L 레벨과 일치하는지가 결정된다. 이어서, 마스터 퓨즈 FUSEM이 끊어지고 래치 출력 FOUTM이 "H"가 될 때와 함께, 모든 입력 어드레스 신호 A0 내지 An이 프로그램된 어드레스와 일치했을 때, 즉, 래치 출력 FOUT01 내지 FOUTn1과 일치했을 때, 히트 검출기 HD1으로서 작용하는 NAND 회로가 리던던시 모드를 지시하는 L 신호 bHIT1을 출력한다.

다른 퓨즈 세트(12)는 복수의 어드레스 퓨즈 FUSE02 내지 FUSEn2와 마스터 퓨즈 FUSEM으로 구성된다. 복수의 어드레스 퓨즈 FUSE02 내지 FUSEn2가 반도체 메모리 장치에서 메모리 어레이의 결함성 어드레스를 프로그래밍하기 위한 n+1 개의 입력 어드레스 신호 A0 내지 An에 대응하여 동일한 방식으로 배치된다. 마스터 퓨즈 FUSEM은 리던던트 소자가 사용되지 않을 때 선택되는 것을 방지한다. 마스터 퓨즈 FUSEM이 다른 퓨즈 세트(11)에 의해 공유된다.

복수의 어드레스 퓨즈 FUSE02 내지 FUSEn2로부터의 출력이 복수의 대응하는 퓨즈 래치 회로 FLATCH02 내지 FLATCHn2에 의해 래치되고, 입력 어드레스 신호 A0 내지 An과 함께 각각이 EX-NOR로 구성된 대응하는 어드레스 비교기 ACOMP02 내지 ACOMPn2로 공급된다.

퓨즈 래치 회로 FLATCH02 내지 FLATCHn2의 래치 출력 FOUT02 내지 FOUTn2가 "H" 또는 "L"로 설정되는지가 어드레스 퓨즈 FUSE02 내지 FUSEn2의 상태에 기초하여, 즉, 퓨즈가 끊어졌는지에 기초하여 결정된다.

그리고, 각각의 입력 어드레스 신호 A0 내지 An에 대하여, 입력 어드레스 신호 중 어느 하나의 H 또는 L 레벨이 래치 출력 FOUT02 내지 FOUTn2 중 대응하는 하나의 H 또는 L 레벨과 일치하는지가 결정된다. 이어서, 마스터 퓨즈 FUSEM이 끊어지고 래치 출력 FOUTM이 "H"로 될 때 뿐만 아니라, 모든 입력 어드레스 신호 A0 내지 An이 프로그램된 어드레스와 일치할 때, 즉, 래치 출력 FOUT02 내지 FOUTn2와 일치할 때, 히트 검출기 HD2로서 작용하는 NAND 회로가 리던던시 모드를 지시하는 L 신호 bHIT2를 출력한다.

예를 들어, 도 3에 나타낸 본 실시예의 배치를 갖는 리던던시 시스템 회로가 도 2의 컬럼 리던던시 시스템에 적용될 수 있다. 도 2의 배치에서, 하나의 퓨즈 세트(11)가 리던던트 소자 RELEMENT<0>에 대응하여 사용되고, 다른 퓨즈 세트(12)가 리던던트 소자 RELEMENT<2>에 대응하여 사용되고, 마스터 퓨즈 FUSEM이 두 퓨즈 세트 (11 및 12)에 의해 공유된다.

이 배치로, 리던던트 소자 RELEMENT<0>가 결함성 메모리 셀의 대체물로 사용될지라도, 상부 및 하부 영역에서 특정 결함성 소자로 대체하기 위하여 리던던트 소자 RELEMENT<2>는 남고, 이에 따라, 퓨즈 세트에 대한 구제 영역이 변경되지 않고 리던던시 효율이 감소되지 않는다.

이러한 방법에서, 하나의 리던던트 소자 RELEMENT<0>가 대체물로 사용될 때, 또한 다른 리던던트 소자 RELEMENT<2>가 대체물로 자동적으로 사용된다. 따라서, 리던던트 소자 RELEMENT<2>가 결함이 있으면, 문제가 야기된다. 즉, 특정 리던던트 소자가 구제물로 사용될 때, 리던던트 소자뿐만 아니라 마스터 퓨즈 FUSEM을 공유하는 다른 리던던트 소자도 결함이 없을 것이 요구된다.

실제로, 컬럼 리던던트 소자가 결함이 있으면, 로우 리던던트 소자에 의해 구제될 수 있다. 그러나, 이점은 시작부터 설계에 고려되어서는 안된다. 또한 이는 다음 실시예에 유사하게 적용된다.

리던던트 소자에 대한 제한과 요구 조건이 리던던시 효율을 감소시키는 것으로 추정된다. 그러나, 이하의 이유 때문에 마스터 퓨즈를 공유함으로써 리던던시 효율이 크게 감소되지는 않는다.

1. 모든 메모리 소자에 대한 리던던트 소자의 비율이 작기 때문에, 리던던트 소자들만이 현저히 결함성이 될 확률은 낮으며;

2. 특정 구제 영역이 대개 복수의 리던던트 소자를 포함하기 때문에, 모든 리던던트 소자가 항상 소모되지는 않는다.

실제로, 리던던트 소자들이 대체되기 전에 이들을 테스트하고, 결함성 리던던트 소자들을 가능한 한 사용하지 않음으로써, 리던던시 효율의 감소가 억제될 수 있다.

도 3에 도시된 본 실시예의 리던던시 시스템에 사용된 퓨즈 래치 회로들의 동작 및 구성이 도 4a 및 도 4b를 참조하여 설명된다. 도 4a 및 도 4b는 도 3의 퓨즈 래치 회로(FLATCH01)를 예로써 설명하고 있지만, 다른 회로들도 유사하게 구성된다.

도 4a의 퓨즈 래치 회로(FLATCH01)에 있어서, P 채널 트랜지스터(TP) 및 N 채널 트랜지스터(TN)는 전원 단자(+V)와 접지(V0) 간에 퓨즈(FUSE01)와 함께 직렬로 접속된다. 2가지 유형의 퓨즈 초기화 신호(FINITP, FINITN)가 도 4b의 타이밍으로 트랜지스터(TP, TN)의 게이트에 각각 인가된다.

트랜지스터(TP, TN)의 접속 노드는 상호 역-병렬 방식으로 접속된 2개의 인버터(I1 및 I2)로 구성된 래치 회로(La)의 입력측에 접속되며, 래치 회로(La)의 출력측은 인버터(I3)를 통해 출력 신호(FOUT01)를 출력하기 위한 출력 단자에 접속된다.

도 4a의 회로에 있어서, 도 4b의 퓨즈 초기화 신호(FINITP)가 "L"에서 "H"로변경될 때, 트랜지스터(TP)는 턴오프되고 래치 회로(La)의 입력은 "H"가 된다. 이에 따라, 이후에 퓨즈 초기화 신호(FINITN)가 "H"가 되면, 퓨즈(FUSE01)의 단락의 발생 또는 미발생에 따른 신호가 래치 회로(La)의 입력측에 나타난다.

즉, 퓨즈(FUSE01)가 끊어지지 않으면, 접지(V0)의 L 신호가 래치 회로(La)의 입력측에 나타나고 출력 신호(FOUT01)는 "L"이 된다. 한편, 퓨즈(FUSE01)가 끊어지면, "H" 신호가 래치 회로(La)의 입력측에 남아있고, 이에 따라 출력 신호(FOUT01)는 "H"가 된다.

(2) 제2 실시예

본 발명의 제2 실시예는 메모리 시스템 내의 복수의 소자가 동일한 원인으로 결함성이 되는 결함 모드에 대처하도록 구성된다. 즉, 제2 실시예에서는, 결함 모드에서 복수의 결함성 소자를 구제할 수 있는 복수의 리던던트 소자가 결정되고, 이 리던던트 소자에 대응하는 복수의 퓨즈 세트 중에서, 하나의 마스터 퓨즈를 공유하는 적어도 2개의 퓨즈 세트가 결정된다.

전술한 바와 같이, 마스터 퓨즈가 복수의 퓨즈 세트에 의해 공유되면, 하나의 퓨즈 세트를 사용함에 따라 마스터 퓨즈를 공유하는 나머지 퓨즈 세트도 자동적으로 사용되게 된다. 이에 따라, 특정 퓨즈 세트를 사용하기 위해서는, 마스터 퓨즈를 공유하는 복수의 퓨즈 세트에 대응하는 복수의 리던던트 소자가 무결함성일 것이 요구된다.

이제 n개 퓨즈 세트들이 하나의 마스터 퓨즈를 공유하는 것으로 가정한다. 동시에 결함성으로 되는 m개 소자를 구제하기 위한 m개의 리던던트 소자에 대응하는 퓨즈 세트들이 서로 마스터 퓨즈를 공유하지 않을 때, m개의 결함성 소자를 구제하기 위해서는 m×n개의 리던던트 소자가 무결함성일 것이 요구된다.

이와 대조적으로, 동시에 결함성으로 되는 m개 소자를 구제하기 위한 m개의 리던던트 소자에 대응하는 모든 퓨즈 세트들이 마스터 퓨즈를 공유하며 m < n 일 때, m개의 결함성 소자를 구제하기 위해서는 n개의 리던던트 소자가 무결함성일 것이 요구된다.

또한, 동시에 결함성으로 되는 m개 소자를 구제하기 위한 m개의 리던던트 소자에 대응하는 모든 퓨즈 세트들이 가능한 한 서로 마스터 퓨즈를 공유하도록 배치되며 m > n 일 때, m개의 결함성 소자를 구제하기 위해서는 m개의 리던던트 소자(정확히는, 리던던트 소자의 수는 m을 n으로 나누어 소수점 이하를 반올림하고 그 값에 n을 곱함으로써 결정됨)가 무결함성일 것이 요구된다.

전술한 바와 같이, 제2 실시예에서는, 무결함성이 될 필요가 있는 리던던트 소자들의 수가 감소될 수 있다. 이에 따라, 마스터 퓨즈를 공유함으로써 야기되는 구제 효율의 감소를 억제할 수 있다.

(3) 제3 실시예

본 발명의 제3 실시예는 물리적으로 연속하며 그룹화되어 있는 복수의 결함성 소자를 구제할 수 있는 복수의 리던던트 소자에 대응하는 복수의 퓨즈 세트 중에서, 마스터 퓨즈를 공유하는 복수의 퓨즈 세트가 선택되며, 마스터 퓨즈를 공유하는 복수의 선택된 퓨즈 세트들이 사용되도록 구성된다.

복수의 소자가 동일한 원인으로 동시에 결함성이 되는 결함 모드 중 하나로서, 물리적으로 연속하며 그룹화되어 있는 복수의 소자가 결함성이 되는 모드가 존재한다. 이러한 결함 모드는 칩 제조 공정에서 칩 상에 떨어지는 먼지(dust)에 의해 메모리 어레이 상의 임의의 영역에 결함이 집중될 때 나타난다.

예컨대, 도 10에 도시된 바와 같이 메모리 영역(A) 내의 클러스터(cluster) 상에 결함(Dc)이 존재할 때, 2개의 결함(Ed 및 Dc)을 구제할 수 있는 리던던트 소자들은 동일한 메모리 영역(A) 내에 배치되는 리던던트 소자(RELEMENTA<0> 및 RELEMENTB<0>)이다. 도면 내의 숫자 <0> 내지 <3>은 리던던트 소자가 각각 No. 0 퓨즈 세트 내지 No. 3 퓨즈 세트에 대응하는 것을 의미한다.

리던던트 소자(RELEMENTA<0>) 및 리던던트 소자(RELEMENTA<2>)의 퓨즈 세트가 도 3의 경우와 유사한 하나의 마스터 퓨즈를 공유하고 리던던트 소자(RELEMENTB<0>) 및 리던던트 소자(RELEMENTB<2>)의 퓨즈 세트가 하나의 마스터 퓨즈를 공유하는 경우, 결함(Dc)을 구제하기 위해서는 총 4개의 리던던트 소자(RELEMENTA<0>, RELEMENTA<2>, RELEMENTB<0>, 및 RELEMENTB<2>)가 무결함성일 것이 요구된다. 그런데, 리던던트 소자 RELEMENTA<0> 및 RELEMENTB<0>의 퓨즈 세트가 하나의 마스터 퓨즈를 공유하는 경우에는, 단지 2개의 리던던트 소자(RELEMENTA<0> 및 RELEMENTB<0>)만이 무결함성일 것이 요구된다.

따라서, 제3 실시예에 따르면 제2 실시예에서와 유사하게, 마스터 퓨즈를 공유함으로써 야기되는 구제 효율 감소가 억제될 수 있다.

본 발명의 상기 실시예들의 효과가, 로우 어드레스에 의해 컬럼 리던던시 구제 영역이 설정되는 컬럼 리던던시 시스템에 관해 설명되었지만, 다른 리던던시 시스템에 의해서도 동일한 효과를 얻을 수 있음은 물론이다. 즉, 이러한 시스템은 로우 리던던시 시스템뿐만 아니라 구제 영역이 로우 어드레스에 의해 설정되지 않는 통상 컬럼 리던던시 시스템에도 또한 적용될 수 있다. 이는 다음의 실시예들에도 유사하게 적용될 수 있다.

(4) 제4 실시예

본 발명의 제4 실시예는 제3 실시예의 변형이다. 제4 실시예는 리던던트 소자들에 의해 구제될 영역 또는 결함 영역이 물리적으로 연속하는 영역일 때, 동일한 구제 영역에 대해 복수의 리던던트 소자에 대응하는 복수의 퓨즈 세트 내에 하나의 마스터 퓨즈를 공유하는 복수의 퓨즈 세트들이 배치되도록 구성된다.

예컨대 도 5의 각 영역 A, B, C 및 D로부터도 알 수 있듯이, 퓨즈 세트들에 대응하는 구제 영역은 많은 경우 물리적으로 연속하는 영역이다. 따라서, 동일한 구제 영역에서 복수의 리던던트 소자에 의해 물리적으로 연속되고 그룹화되는 복수의 결함 영역(클러스터형 등의 결함)을 구제하는 것이 가능하다. 이 장치를 이용하여, 제3 실시예와 동일한 효과를 얻을 수 있다.

(5) 제5 실시예

로우 어드레스에 의해 컬럼 리던던시 구제 영역이 설정되는 컬럼 리던던시 시스템에서, 동일한 스페어 컬럼 선택 라인(SCSL)에 속하는 복수의 리던던트 소자에 대응하는 복수의 퓨즈 세트에, 마스터 퓨즈를 공유하는 복수의 퓨즈 세트가 포함되어 있도록 본 발명의 제5 실시예가 구성되어 있다.

DRAM 장치와 같은 반도체 메모리 장치는 이러한 복수의 퓨즈 세트를 포함한다. 메모리 장치에서, 복수의 퓨즈 세트에 의해 예를 들어, 도 3의 어드레스 비교 회로 ACOMP01 내지 ACOMPn1 및 연속 회로를 공유함으로써 리던던시 회로 영역이 감소되는 시스템이 예상될 수 있다.

어드레스 비교 회로를 공유하는 복수의 퓨즈 세트에 단하나의 퓨즈 세트가 히트(hit)되며, 또한 히트될 수 있는 퓨즈 세트는 어드레스 비교없이 이전에 결정될 수 있는 리던던시 시스템에서 이 시스템이 구현될 수 있다.

즉, 예를 들어, 어드레스 비교 회로를 공유하는 복수의 퓨즈 세트들 사이에 2개 이상의 퓨즈 세트는 동일한 구제 영역에 대응하지 않으며, 어드레스 비교 회로를 공유하는 복수의 퓨즈 세트에 대응하는 복수의 구제 영역(영역에서 어떠한 결함성 소자에 대하여 대체될 수 있는 각 리던던트 소자로 설정됨)에서 활성화되는(소자가 활성화됨) 단일 구제 영역이 존재하는 경우이다.

예를 들어 도 5에 도시된 바와 같이, 특히 이것은, 결함 CSL이 비활성화 상태로 설정되고 공유 CSL이 그 대신 활성화되어 그에 대해 대체되는 컬럼 리던던시 시스템에서, 입력 로우 어드레스 신호에 의해 컬럼 리던던시 구제 영역이 설정되는 시스템이다. 전체 메모리 어레이는 예를 들어 로우 어드레스 신호(AR1 및 AR1)에 의해 결정되는 4개의 컬럼 구제 영역 A, B, C, 및 D로 분할된다. 그 후, 컬럼 리던던트 소자 RELEMENTA,B<0> 내지 RELEMENTA,B<3>에는 각 컬럼 구제 영역이 제공된다.

예를 들어, 스페어 CSL<A>가 입력 로우 어드레스 신호(AR0 및 AR1)에 의해 결정되는 4개의 리던던트 소자 RELEMENTA<0> 내지 RELEMENTA<3>로 구성되며, 그들각각은 하나의 퓨즈 세트에 대응하는, 즉 그들이 총 4개의 퓨즈 세트에 대응하면, 상이한 결함성 어드레스는 각 리던던트 소자로 프로그래밍될 수 있다.

여기서, 특정 퓨즈 세트가 특정 리던던트 소자에 고정되게 항상 대응할 필요는 없으며, 중요한 것은 4개의 퓨즈 세트들 중 임의의 2개의 퓨즈 세트들이 동일한 구제 영역에 대응하지 않는다는 것이다.

이제, 로우 어드레스 신호가 입력이고 총괄적으로 단일 워드 라인이 2개의 메모리 블럭에서 활성화될 때, 워드 라인은 미래의 구제 영역 A, B, C, 및 D 중 어느 하나에 위치한다. 도 5의 스페어 CSL(A)가 활성화된 워드 라인에서 결함에 대하여 대체되려면, 리던던트 소자 RELEMENTA<0> 내지 RELEMENTA<3>는 그 결함을 구제하는 데 사용된다. 이것은 리던던트 소자들 RELEMENTA<0> 내지 RELEMENTA<3> 중 임의의 2개의 리던던트 소자가 동시에 사용되지 않으며, 리던던트 소자 RELEMENTA<0> 내지 RELEMENTA<3>에 대응하는 4개의 퓨즈 세트들 중 하나만이 히트되는 가능성이 존재하고, 리던던시 어드레스 비교에 의해 결정되지 않고 입력 로우 어드레스 신호(AR0 및 AR1)에 의해 하나의 퓨즈 세트가 결정되는 것을 의미한다. 이 경우, 4개의 퓨즈 세트에 의해 예를 들어, 어드레스 비교 회로(ACOMP01) 및 연속 회로를 공유하는 것이 가능하다.

실제로, 도 6에 도시된 바와 같이 로우 어드레스 비트 신호(AR0 및 AR1)에 기초하여 형성되는 퓨즈 세트 선택 신호(FSEL)를 생성하기 위해, 회로의 FSEL<0> 내지 FSEL<3>를 사용하여 (컬럼 어드레스 신호가 입력되기 전에) 히트될 수 있는 퓨즈 세트가 미리 선택된다. 그 후, 복수의 퓨즈 세트는 도 7에 도시된 바와 같이퓨즈 세트 선택 회로(21)에서 어드레스 비교 회로(ACOMP) 및 연속 회로를 공유한다.

도 6에서, 도 2 또는 도 5에 도시된 로우 어드레스 비트 신호(AR0)는 인버터(I11) 및 AND 회로(N2 및 N4)의 입력 단자 중 하나에 입력된다. 다른 로우 어드레스 비트 신호(AR1)는 AND 회로(N3)의 입력 단자 중 하나의 단자 및 AND 회로(N4)의 입력 단자 중 다른 하나의 단자 뿐 아니라, 인버터(I12)에 공급된다.

인버터(I11)로부터의 출력은 AND 회로(N1)의 입력 단자 중 하나의 단자 뿐 아니라, AND 회로(N3)의 입력 단자 중 다른 하나의 단자에 공급된다. 인버터(I12)로부터의 출력은 AND 회로(N1 및 N2)의 입력 단자의 다른 단자에 공급된다. 인버터(I12)로부터의 출력은 각 AND 회로(N1 및 N2)의 입력 단자 중 다른 단자에 공급된다.

그 결과, 퓨즈 세트 번호(0 내지 3)의 퓨즈 세트 선택 신호(FSEL<0> 내지 FSEL<3>)는 AND 회로(N1 내지 N4)에 각각 출력된다.

선택 신호(FSEL<0> 내지 FSEL<3>)는 퓨즈 세트 선택 회로(21)의 인버터(I20 내지 I23)에 대응하는 입력측 뿐 아니라, N-채널 트랜지스터(TN01, TN11, TN21, 및 TN31)의 게이트에 공급된다. 인버터(I20 내지 I23)의 출력 단자는 P-채널 트랜지스터(TP02, TP12, TP22, 및 TP32)의 게이트에 접속된다.

이들 트랜지스터는 다른 P-채널 트랜지스터(TP01, TP11, TP21, 및 TP31)와 다른 N-채널 트랜지스터(TN02, TN12, TN22, 및 TN32)와 함께, 전원 +V와 접지 V0 사이에 직렬 연결되어 있다. 이들 트랜지스터의 게이트는 퓨즈 래치회로(FLATCHn<0> 내지 FLATCHn<3>)의 출력 단자에 각각 접속되고, 퓨즈 출력(FOUTn<0> 내지 FOUTn<3>)에 공급된다.

퓨즈 세트 선택 신호 FSEL<0-3> 중 어느 하나에 의해 선택된 퓨즈가 도 7의 퓨즈 세트 선택 회로(21)에서 끊어지면, 2개의 N-채널 트랜지스터가 함께 턴온 되어 인버터(I24)로부터의 출력이 "H"로 된다. 그 때, 해당 어드레스 신호가 "H"로 설정되면, 히트 신호 FHITn가 공통으로 제공된 어드레스 비교 회로(ACOMP)로부터 출력된다.

로우 리던던시 구제 영역이 로우 어드레스 신호에 의해 설정되는 컬럼 리던던시 시스템에서, 동일한 스페어 컬럼 선택 라인(스페어 CSL)에 속하는 복수의 리던던트 소자에 대응하는 복수의 퓨즈 세트에 대하여, 입력 어드레스가 프로그램 어드레스와 일치하면 자연히 동일한 스페어 CSL이 활성화된다. 따라서, 복수의 퓨즈 세트와 동일한 스페어 CSL을 제어하는 제어 회로는, 그 사이의 신호 라인의 접속을 고려하여, 레이아웃에서 동일한 스페어 CSL 근처에 함께 배치되어야만 한다.

이와는 대조로, 상이한 스페어 CSL에 속하는 복수의 리던던트 소자에 대응하는 복수의 퓨즈 세트는 그들이 회로에서 독립적으로 위치하였기 때문에, 레이아웃에서 함께 배치될 필요는 없으며, 상이한 스페어 CSL은 많은 경우에 물리적으로 서로 분리되어 있다.

따라서, 로우 어드레스 신호에 의해 컬럼 리던던시 구제 영역이 설정되는 컬럼 리던던시 시스템에서 복수의 퓨즈 세트가 마스터 퓨즈를 공유할 때, 상기 마스터 퓨즈를 공유하는 복수의 퓨즈 세트가 동일한 스페어 컬럼 선택 라인(스페어CSL)에 속하는 복수의 퓨즈 세트에 대응하는 복수의 퓨즈 세트에 포함되면, 리던던시 회로의 레이아웃을 쉽게 달성할 수 있다. 그 결과, 리던던시 회로의 레이아웃 영역이 감소될 수 있어서, 칩 크기를 감소시킬 수 있다.

도 5를 참조하여 일 실시예를 설명하면, 마스터 퓨즈는 서로 다른 스페어 CSL(CSL(A)와 CSL(B))에 속하는 리던던트 소자 RELEMENTA<0>와 RELEMENTB<0>의 퓨즈 세트에 의해 공유되지 않지만, 마스터 퓨즈를 공유하는 복수의 퓨즈 세트는 예를 들면, 동일한 스페어 컬럼 선택 라인 SCSL(A)에 속하는 복수의 리던던트 소자 RELEMENTA<0> 내지 RELEMENTA<3>에 대응하는 복수의 퓨즈 세트내에 포함된다.

도 8은 도 5에 나타난 시스템에 의해 마스터 퓨즈가 공유될 때의 퓨즈 세트 선택 회로의 일 실시예를 나타낸다. 도 8의 회로에서, 로우 어드레스 비트 AR1은 퓨즈 세트 선택 회로(31)에 퓨즈 세트 선택 신호 FSEL<23>로서 공급된다. 즉, 로우 어드레스 비트 AR1이 인버터 I31에 의해 반전되고 나서 퓨즈 세트 선택 회로(31)에 공급된 경우와, 로우 어드레스 비트 AR1이 퓨즈 세트 선택 회로(31)에 직접적으로 공급되는 경우가 있다.

반전된 로우 어드레스 비트 AR1은 인버터 I31의 출력 단자로부터 인버터 I32를 통해 트랜지스터 TP<01>2의 게이트 뿐만 아니라 트랜지스터 TN<01>1의 게이트로 추가 공급된다. 이와는 대조적으로, 로우 어드레스 비트 AR1은 인버터 I31에 의해 반전되지 않고 인버터 I33에 공급되고, 이 인버터 I33에 의해 반전되어 트랜지스터 TP<23>2의 게이트에 공급된다. 게다가, 로우 어드레스 비트 AR1은 트랜지스터 TN<23>1의 게이트에 직접적으로 공급된다.

트랜지스터 TP<01>2와 TN<01>1은 트랜지스터 TP<01>1과 TN<01>2와 함께 전원 공급 단자 +V와 접지 V0 사이에 직렬로 접속되는 반면, 트랜지스터들 TP<23>2와 TN<23>1은 트랜지스터 TP<23>1과 TN<23>2와 함께 전원 공급 단자 +V와 접지 V0 사이에 직렬로 접속된다.

하나의 마스터 퓨즈 래치 회로 FLATCHM<01>의 출력 FOUTM<0>은 트랜지스터 TP<01>1과 TN<01>2의 게이트에 공통적으로 공급되고, 다른 마스터 퓨즈 래치 회로 FLATCHM<23>의 출력 FOUTM<23>은 트랜지스터 TP<23>1과 TN<23>2의 게이트에 공통적으로 공급된다.

도 8의 퓨즈 세트 선택 회로(31)에서, 로우 어드레스 비트 AR1이 예를 들면, "L"로 설정될 때, 트랜지스터 TP<01>2와 TN<01>1은 턴온된다. 이때, 마스터 퓨즈 FUSEM<01>가 끊어졌을 때, 마스터 퓨즈 래치 회로 FLATCHM<01>의 출력 FOUTM<01>은 "H"로 된다. 이때, 인버터 I33이 접속되는 선택 회로로부터 어떠한 출력도 구해지지 않는다. 이와는 반대로, 로우 어드레스 비트 AR1이 "H"로 설정될 때, 인버터 I33이 접속되는 선택 회로로부터 출력이 구해진다.

일례로서, 컬럼 리던던시 구제 영역이 로우 어드레스 신호에 의해 선택됨은 물론, 어드레스 비교 회로 ACOMPn과 연속 회로가 복수의 퓨즈 세트에 의해 공유되는 컬럼 리던던시 시스템에 관하여 설명되었다. 그러나, 어드레스 비교 회로 ACOMPn과 연속 회로가 공유되지 않는다고 할지라도, 동일한 스페어 컬럼 선택 라인(스페어 CSL)에 속하는 복수의 리던던트 소자에 대응하는 복수의 퓨즈 세트가 입력 어드레스가 프로그램 어드레스와 동일할 때 활성화되는, 동일 스페어 CSL을갖는다는 점에서 동일한 상황이 구해질 수 있다. 따라서, 본 실시예의 효과는 이 경우에서도 유사하게 구해질 수 있다.

(6) 제6 실시예

본 발명의 제6 실시예는 컬럼 리던던시 구제 영역이 로우 어드레스 신호에 의해 설정되는 컬럼 리던던시 시스템내의 비트 라인을 분할하도록 컬럼 리던던시 구제 영역을 설정할 때, 마스터 퓨즈를 공유하는 복수의 퓨즈 세트는 리던던트 소자들에 대응하는 복수의 퓨즈 세트들 내지 동일 비트 라인을 분할하는 복수의 구제 영역내의 복수의 서로 다른 구제 영역에 포함되도록 배열된다. 제6 실시예는 제2 실시예의 일 특정 실시예이다.

DRAM과 같은 반도체 메모리 장치에서, 동일 비트 라인 쌍이 연장되는 방향으로 연장하는 컬럼 결함으로 불려지는 결함이 있다. 이 결함은 인접한 비트 라인이 단락 회로일 때 또는 워드 라인과 비트 라인 간의 단락 회로에 의해 일명 교차형 결함(cross-shaped defect)이 발생될 때 발견된다. 컬럼 결함은 전체 비트 라인 쌍에 결함이 발생되게 할 뿐만 아니라 셀들이 일측 결함 상의 비트 라인에 속하도록 하며 비트 라인 쌍의 일부만이 결함성이 되게 한다. 임의의 경우에, 동일한 비트 라인 쌍에 속하는 복수의 셀들이 동일한 원인에 의해 결함이 발생되는 것이 컬럼 결함의 특징이다.

예를 들면, 도 9에 나타난 메모리 어레이에서, 2개의 센스 앰프 영역에 의해 둘러싸인 메모리 블럭들내의 CSL과 동일한 방향으로 전송되는 비트 라인 쌍은 좌우측 센스 앰프(도시되지 않음)에 교대로 접속된다. 4개의 컬럼 구제 영역들이 로우어드레스 신호 AR0와 AR1을 사용하는 메모리 어레이내에 설정될 때, 비트 라인 쌍을 구성하는 복수의 메모리 셀들은 2개의 구제 영역으로 분할된다. 즉, 구제 영역은 비트 라인을 분할하도록 설정된다.

컬럼 결함을 포함하는 2개의 결함성 소자들 D1과 D2가 도 9에 나타난 바와 같이 구제 영역들 A와 B에 걸쳐서 배치될 때, 2개의 결함성 소자들 D1과 D2를 구제할 수 있는 2개의 리던던트 소자들은 구제 영역 A에 대한 리던던트 소자들 RELEMENTA<0>과 RELEMENTB<0> 중 임의의 하나와, 구제 영역 B에 대한 리던던트 소자들 RELEMENTA<1>과 RELEMENTB<1> 중 임의의 하나의 조합이다.

마스터 퓨즈가 2개의 리던던트 소자의 조합에 대응하는 2개의 퓨즈 세트에 의해 공유될 때에는, 컬럼 결함을 포함하는 2개의 결함성 소자들이 구제될 때 결함이 없게 되도록 단지 2개의 리던던트 소자들이 요구된다.

이와는 대조적으로, 마스터 퓨즈가 리던던트 소자들 RELEMENTA<0>과 RELEMENTB<0>의 퓨즈 세트에 의해 공유되고 마스터 퓨즈가 리던던트 소자 RELEMENTA<1>과 RELEMENTB<1>의 퓨즈 세트에 공유될 때에는, 4개의 리던던트 소자들 RELEMENTA,B<0>과 RELEMENTA,B<1>이 결함을 없애기 위해 필요하다.

따라서, 결함이 없게 되는데 필요한 리던던트 소자들의 개수는 제6 실시예에 의해 감소될 수 있다. 따라서, 마스터 퓨즈를 공유함으로써 유발되는 구제 효율의 저하를 억제할 수 있다.

(7) 제7 실시예

본 발명의 제7 실시예는 컬럼 리던던시 구제 영역이 로우 어드레스 신호에의해 설정되는 컬럼 리던던시 시스템내의 비트 라인들이 분할되도록 컬럼 리던던시 구제 영역이 설정될 때, 마스터 퓨즈를 공유하는 복수의 퓨즈 세트들은, 복수의 리던던트 소자들내의 동일 스페어 컬럼 선택 라인 내지 동일한 비트 라인을 분할하는 복수의 구제 영역들내의, 복수의 서로 다른 상이한 구제 영역들에 속하는 복수의 리던던트 소자들에 대응하는 복수의 퓨즈 세트내에 포함된다.

제7 실시예는 제5 실시예와 제6 실시예의 조합으로서 배열된다. 예를 들면, 제6 실시예에서 기술된 바와 같이, 마스터 퓨즈는 2개의 퓨즈 세트가 리던던트 소자 RELEMENTA<0, 1>의 조합 또는 리던던트 소자 RELEMENTB<0, 1>의 조합에 대응하며, 이들 각각은 하나에서는 구제 영역 A에 대한 리던던트 소자 RELEMENTA<0>와 RELEMENTB<0> 중 어느 하나가 리던던트 소자 RELEMENTA<1>와 RELEMENTB<1> 중 어느 하나와 결합되고, 다른 하나에서는 전자의 리던던트 소자들 중 다른 하나가 후자의 리던던트 소자들 중 다른 하나와 결합되는 2개의 조합 중에서, 동일한 컬럼 선택 라인에 속한다.

이러한 배열을 가짐으로써, 결함을 없게 하는데 필요한 리던던트 소자들의 개수를 감소시킬 수 있고, 마스터 퓨즈를 공유함으로써 유발되는 구제 효율의 저하를 억제하는 제6 실시예의 효과를 가짐은 물론 리던던시 회로의 레이아웃 면적이 감소될 수 있고 칩 크기가 감소될 수 있는 제5 실시예의 효과를 가질 수 있는 리던던시 시스템을 구할 수 있다.

(8) 제8 실시예

본 발명의 제8 실시예는, 로우 어드레스 신호들에 의해 컬럼 리던던시 구제영역이 설정된 컬럼 리던던시 시스템에서, 마스터 퓨즈를 공유하는 복수의 퓨즈 세트들이, 동일한 스페어 컬럼 선택 라인(스페어 CSL)에 속하는 복수의 리던던트 소자들에서 동일한 센스 증폭기를 공유하는 복수의 리던던트 소자들에 대응하는 복수의 퓨즈 세트들 중에서 결정되도록 배열된다.

이 제8 실시예는 본 발명의 제2 실시예와 제5 실시예의 조합으로서 구성된다. 인접한 메모리 블록들에서 비트 라인 쌍들에 의해서 센스 증폭기가 공유되는 어레이 구성에 있어서, 컬럼 결함은 센스 증폭기 자체 결함으로 인하여 센스 증폭기를 공유하는 양측의 비트 라인 쌍에 동시에 나타난다. 더욱이, 일측에서의 메모리 블록 내의 십자형 결함으로 인한 컬럼 결함은 센스 증폭기를 통해 반대측으로 확장될 수 있다.

본 실시예는 전체 메모리 어레이가 예를 들면 도 10에 도시된 바와 같이, 로우 어드레스 신호들에 의해 8개의 컬럼 구제 영역들(A 내지 H)로 이루어지도록 구성된다. 이러한 구성에서, 마스터 퓨즈를 공유하는 2개의 퓨즈가 동일한 스페어 컬럼 선택 라인에 속하는 리던던트 소자들 "a" 내지 "h"에 대응하는 퓨즈 세트들 중에서 선택될 때, 이 퓨즈 세트들은, 마스터 퓨즈를 공유하는 리던던트 소자들 (a, e), (b, f), (c, g) 및 (d, h)의 조합들에 대응하는 퓨즈 세트 대신에 마스터 퓨즈를 공유하는 리던던트 소자 (a, b), (c, d), (e, f) 및 (g, h)의 조합과 같은 센스 증폭기를 공유하는 리던던트 소자들의 조합에 대응한다.

이러한 배열에 의해, 리던던트 시스템은, 리던던시 회로의 레이아웃 영역이 감소될 수 있고 칩 사이즈가 또한 감소될 수 있다는 제5 실시예의 효과를 가질 뿐만 아니라, 센스 증폭기 자체 결함으로 인해 센스 증폭기를 공유하는 양측의 비트 라인에 나타나는 컬럼 결함이 구제될 때, 결함이 없어야만 하는 리던던트 소자들의 개수가 감소될 수 있고, 마스터 퓨즈를 공유함으로써 야기되는 구제 효율의 감소가 억제될 수 있다는 제2 실시예와 동일한 효과를 달성할 수 있다.

도 10은 단 하나의 리던던트 소자가 각 구제 영역 내에 배치되는 것을 도시하는데, 복수의 리던던트 소자들은 각 구제 영역 내에 배치됨은 당연하다. 이 경우, 또한 센스 증폭기에 걸쳐서 서로 인접하게 배치되어 이를 공유하는 각각의 구제 영역들로부터 리던던트 소자들을 선택하고, 리던던트 소자들의 조합에 대응하는 복수의 퓨즈 세트들 중에서, 마스터 퓨즈를 공유하는 적어도 2개의 퓨즈 세트들을 선택하는 것이 또한 가능하다.

(9) 제9 실시예

본 발명의 제9 실시예는 마스터 퓨즈와 어드레스 퓨즈가 끊어지고 결함성 어드레스가 임의의 퓨즈 세트에 프로그램되었을 때, 결함을 대체하기 위해 사용되는 퓨즈 세트에 프로그램된 어드레스들에 물리적으로 인접한 어드레스들이, 마스터 퓨즈를 공유하는 다른 퓨즈 세트들 중에서, 결함에 대한 대체용으로 사용되지 않은 퓨즈 세트에 프로그램되도록 구성된다.

마스터 퓨즈가 임의의 퓨즈 세트를 사용하기 위해 끊어질 때, 마스터 퓨즈를 공유하는 다른 퓨즈 세트들이 또한 동작한다. 따라서, 다른 퓨즈 세트에 대응하는 리던던트 소자들이 입력 어드레스 신호에 따라 노말(normal) 소자들을 대신하여 대체된다. 즉, 소자들은 그들이 결함성 소자들이 아니더라도 대체된다.

따라서, 퓨즈가 끊어지기 전에 리던던트 소자가 결함이 있는지의 여부를 테스트할 필요가 있다. 예를 들면, 도 2의 실시예에의 임의의 테스트 회로의 추가는, 퓨즈가 끊어지기 전에 리던던트 소자가 결함이 있는지 없는지의 여부를 테스트하기 위한 리던던시 테스트 기능을 갖는 리던던시 시스템을 구성할 수 있다.

도 11은 리던던시 테스트 기능이 도 3에 도시된 실시예에 조합되는 리던던시 시스템의 변형의 회로 구성을 도시한다. 도 11에 도시된 회로는 그로부터 테스트 회로부가 제거될 때 도 3의 실시에의 회로와 동일하다. 따라서, 도 11은 도 3의 상부의 절반 부분에 있어서의 하나의 퓨즈 세트(11)만을 도시하며, 동일한 부분을 표시하기 위해서는 도 3에 도시된 것과 동일한 참조 부호가 도 11에 사용되었으므로, 이에 대한 설명은 생략된다.

도 11에서, 퓨즈 래치 회로들(FLATCH01 내지 FLATCHn1)의 출력들(FOUT01 내지 FOUTn1)은 퓨즈 세트(11)에 대응하여 스위치들(SW0 내지 SWn)을 통해 비교 회로(ACOMP01 내지 ACOMPn1)의 입력 단자들 "a" 및 "b"에 접속된다. 입력 단자들 "a"는 어드레스 비교 회로(ACOMP01 내지 ACOMPn1)에 직접 접속되고, 입력 단자들 "b"는 인버터들(I350 내지 I35n)을 통해 각각 어드레스 비교 회로에 접속된다.

입력 단자들 "a" 또는 "b"로의 FOUT01 내지 FOUTn1의 접속의 차이는, 퓨즈가 끊어지기 전에 입력 어드레스 신호들(A0 내지 An)이 "H" 또는 "L"로 설정되는지에 따라 출력들(FHIT01 내지 FHITn1)이 각 어드레스에 대해 활성화되는지를 변경할 수 있다.

즉, 개개의 퓨즈 래치 회로들(FLATCH01 내지 FLATCHn1)이 도 4a의 도시와 같이 배열될 때, 임의의 출력들(FOUT01 내지 FOUTn1)은 퓨즈가 초기화된 이후에 "L"이 된다. 따라서, 출력들(FOUT01 내지 FOUTn1)이 단자 "a"에 접속되고 입력 어드레스 신호들이 "L"로 설정될 때, 출력들(FHIT01 내지 FHITn1)은 "H"가 되는 반면, 출력들(FOUT01 내지 FOUTn1)이 단자 "b"에 접속되고 입력 어드레스 신호들이 "H"로 설정될 때 출력들(FHIT01 내지 FHITn1)은 "H"로 된다.

리던던시 테스트 신호 TEST는 마스터 퓨즈 FUSEM의 퓨즈 래치 출력 FOUTM과 함께 NOR 회로(41)에 공급되고, NOR 회로(41)로부터의 출력은 인버터(42)를 통해 히트 검출기 HD1에 공급된다. 도 3에 도시된 다른 퓨즈 세트(12)의 접속도 동일한 방식으로 행해진다.

그 다음, 퓨즈 세트(11) 내의 모든 어드레스 퓨즈들에 대한 어드레스 비교 회로의 입력은 퓨즈 세트(11)에 유일한 방법에 의해 접속되고, 퓨즈 세트(12)는 또한 마찬가지로 유일한 어드레스 퓨즈 입력 접속을 갖는다. 마찬가지로, 마스터 퓨즈가 공통으로 3개 이상의 퓨즈 세트들을 제공할 때, 퓨즈 세트들 각각은 유일한 어드레스 퓨즈 접속을 갖는다.

리던던시 테스트에서는, 마스터 퓨즈 FUSEM가 끊어지고 출력 FOUTM이 "H"로 되는 가상 상태(virtual state)가 테스트 신호 TEST가 "H"로 설정됨으로써 생성된다. 그 다음, 개개의 리던던트 소자들은, 특정 퓨즈 세트만을 선택적으로 히팅(hitting)함으로써, 예를 들면 마스터 퓨즈 FUSEM를 공유하는 퓨즈 세트들(11 및 12) 각각에 대해 어드레스 비교 회로들로의 입력 접속에 따라 결정되는 ("사전 프로그램 어드레스"라 불리는) 임의의 어드레스를 입력함으로써 퓨즈 세트(11)만을히팅함으로써 테스트될 수 있다.

즉, 리던던시 시스템이 리던던시 테스트 기능을 가질 때, 마스터 퓨즈가 끊어지고, 아직 사용되지 않은 리던던트 소자는 (리던던시를 테스트할) 퓨즈 세트에 프로그램된 어드레스에 대응하는 노말 소자를 대신한다. 본 발명의 실시예에서, 마스터 퓨즈를 공유하는 복수의 퓨즈 세트들 중의 일부가 결함성 소자를 대체하기 위해서 사용될 때, 결함성 소자에 물리적으로 인접한 어드레스는 결함성 소자를 대체하기 위해 사용되지 않는 다른 퓨즈 세트들에 실제적으로 프로그램된다.

이러한 구성은 상술한 바와 같은 칩 제조 공정에서 칩 상에 놓인 먼지로 인하여 야기되는 클러스터 상의 결함이, 퓨즈가 끊어진 이후에 더 증가하게 될 가능성에 대한 대책이다. 이러한 구성에 의해서, 퓨즈가 끊어진 이후에 칩에 결함이 발생할 가능성은 리던던트 소자에 의해 수행되는 대체와 무관하게 감소될 수 있다.

(10) 제10 실시예

본 발명의 제10 실시예는 마스터 퓨즈 및 하나 이상의 어드레스 퓨즈가 끊어지고, 결함 컬럼 어드레스가 제5 내지 제8 실시예에서 설정된 임의의 퓨즈로 프로그래밍될 때, 결함의 대체로 사용된 퓨즈 세트로 프로그래밍된 컬럼 어드레스와 동일한 어드레스가, 마스터 퓨즈를 공유하는 다른 퓨즈 세트들 중에서 결함의 대체로 사용되지 않은 퓨즈 세트로 프로그램밍되도록 구성된다.

도 12는 제10 실시예를 도시한 개요도이다. 구제 영역 A가 결함성 소자 D를 포함하기 때문에, 결함성 어드레스는 리던던트 소자 RELEMENT〈0〉의 퓨즈 세트에 프로그래밍된다.

이와는 반대로, 무결함 소자는 상기 퓨즈 세트와 함께 마스터 퓨즈를 공유하는 퓨즈 세트에 대한 구제 영역 B에 포함된다. 따라서, 퓨즈 세트에 프로그래밍되는 것이 아무것도 없을 때, 상술한 사전에 프로그램된 어드레스에 대응하는 무결함 노말 소자는 대체된다.

제10 실시예에서, 마스터 퓨즈를 공유하는 퓨즈 세트에 프로그래밍된 결함성 소자 D의 어드레스는 결함을 구제하는데 사용되지 않은 상기 퓨즈 세트에 대해 또한 실제로 프로그램된다.

이런 구성은 퓨즈가 끊어진 후, CSL 방향 또는 BL이 연장되는 방향에서 결함이 성장하는 가능성에 대처하여, 퓨즈가 끊어진 후 칩에 결함이 생기는 가능성이 리던던트 소자에 의해 수행되는 대체와는 무관하게 감소되게 한다.

(11) 제11 실시예

도 16b를 참고하여 상술한 바와 같이, 메모리 어레이에 필요한 복수의 리던던트 소자가 있는 경우, 퓨즈들은 이들이 퓨즈 뱅크의 한 스테이지에 배치될 수 없기 때문에 레이아웃에서 퓨즈 뱅크의 2개의 스테이지에 배치된다. 이 경우, 통상 사용되는 입력 어드레스 신호용의 어드레스 신호 라인들은 퓨즈 뱅크의 2개의 스테이지들간에 배치된다. 또한, 퓨즈로부터 출력을 래치하기 위한 퓨즈 래치 회로, 퓨즈 래치 회로로부터의 출력과 입력 어드레스 신호를 비교하기 위한 어드레스 비교 회로, 리던던시 시스템이 어드레스 비교 회로로부터의 출력에 기초하여 활성화될 수 있는지를 판정하는 히트 검출기 등은 어드레스 신호 라인들과 퓨즈 뱅크의 2개의 스테이지들간에 배치된다.

퓨즈 뱅크의 2개의 스테이지들 간의 회로로부터의 출력들은 최종적으로 외부에 패치(fetch)되며, 이런 목적용의 라인들은 퓨즈들간에 형성된 갭(gap)을 통해 외부로 유도된다. 그러나, 많은 퓨즈들이 배치될 때에는 라인들이 통과하는 갭을 확보하기가 어렵게 된다. 한편, 퓨즈의 피치(pitch)들을 감소시킴에 의해 이런 문제에 대처하는 것이 고려될 수 있으나, 퓨즈 피치의 감소에는 제한이 있다.

도 13은 이런 문제를 해결하기 위한 일 실시예의 회로 구성이 도시된 블럭도이다. 도 13에서, 퓨즈가 레이아웃에서 퓨즈 로우(퓨즈 뱅크)의 복수의 스테이지들에 배치될 때, 어드레스 비교에 필요한 어드레스 라인들의 적어도 하나는 퓨즈 로우의 외부, 예컨대 도 14의 제1 퓨즈 뱅크(51)의 외부 영역(54)에 배열된다. 즉, 도 14에 도시된 바와 같이, 외부 영역(54)은 퓨즈 래치 회로(53) 등이 제1 퓨즈 뱅크(51) 및 제2 퓨즈 뱅크(52)에 대응하는 측면에 대향하는 측면으로서 정의된다.

도 14에 도시된 구성에서, 어드레스를 비교하는데 필요한 어드레스 라인 An은 어드레스 라인 An+1과 함께 외부 영역(54)에 배치되며, 어드레스 라인 A0 내지 An-1로 구성되는 어드레스 버스는 퓨즈 뱅크들(51 및 52)간의 영역에 배치된다. 도 14에서의 심볼 "G"가 퓨즈 로우에 형성된 갭을 도시함에 유의해야 한다.

도 13의 실시예에서, 퓨즈 래치 신호 FOUTn용 신호 라인(61), 부분 히트 검출기(56)로부터의 출력 bFHIT(n-1)-m용 신호 라인(62), 및 부분 히트 검출기(57)로부터의 출력 bFHIT(m-1)-0용 신호 라인(63)은 퓨즈들간의 각각의 갭 G를 통과한다. 부분 히트 검출기(56 및 57) 각각은 NAND 회로로 이루어진다. 어드레스 비교회로(58)로부터의 출력은 부분 히트 검출기(56 및 57)에 대한 출력들중 하나로서 이에 공급된다. 어드레스 비교 회로(58)는 도 2의 실시예의 어드레스 신호와 유사한 어드레스 신호 An-1, 퓨즈 래치 회로로부터의 출력 FOUTn-1 또는 인버터(I40)로부터의 출력이 제공되는 Ex-NOR 회로로 이루어진다.

신호 라인(61)은 인버터(I41) 및 NAND 회로(N11 및 N12)로 이루어지는 신호 발생 회로(59)를 비활성화시키는 노말 소자에 접속된다. 더욱이, 신호 라인(61)의 신호는 어드레스 라인 An의 신호와 함께 어드레스 비교 회로(60) 및 인버터(I42)로부터의 출력에 공급된다.

어드레스 비교 회로(60)로부터의 출력은 후술될 어드레스 신호 바이패스 제어 신호 TEST2와 함께 NOR 회로(65)에 공급된다. NOR 회로(65)로부터의 출력은 신호 라인(62 및 63)의 신호들 및 어드레스 라인 An+1의 신호들과 함께 히트 검출기(66)에 공급된다. 히트 검출기(66)로부터의 출력 HIT는 CSL 활성화 회로(도시 안됨)를 공유하기 위하여 공급된다.

제어 신호 TEST2, 어드레스 신호 An 및 어드레스 신호 An+1(/An+1)이 외부 영역(54)에 형성된 컬럼 디코더(도시 안됨)에 공급됨에 유의해야 한다.

상술한 배치는 외부 영역(54)에 배치된 어드레스 라인 An에 대응하는 어드레스 비교 회로(60)가 퓨즈 뱅크(51 및 52)들 간에 배치되는 회로의 수를 감소시키는 외부 영역(54)에 또한 배치되게 하여, 외부 영역에 배치된 회로를 포함하는 전체 회로의 레이아웃이 최적화되게 한다. 이는 외부 영역(54)이 레이아웃에서 공간적인 허용성(allowance)을 일반적으로 가지기 때문이다.

더욱이, 일반적으로, 어드레스 비교 회로(60)로부터의 출력과 같은 리던던시 출력 신호들은 어드레스 입력이 변화할 때마다 통과하는 신호들이다. 따라서, 기생 용량(parasitic capacitance), 예컨대 라인 길이를 감소시키는 것에 주의를 기울여야만 한다. 이 실시예에서 퓨즈 뱅크의 외부 영역(54)에서의 어드레스 비교 회로(60)의 배치를 통해, 퓨즈 래치 회로로부터의 출력 FOUTn용 와이어(61)가 퓨즈들간의 각각의 갭 G를 통과하게 된다. 그러나, 와이어(61)를 통과하는 신호가 초기화에서 결정되며, 그 후 도 4a 및 4b에 상술된 바와 같이 통과하지 않는 신호로서 유지되기 때문에, 와이어(61)는 그 와이어 길이가 증가한다 할지라도 기생 용량에 영향을 덜 받게 된다.

더욱이, 히트 검출기(66)가 퓨즈 뱅크의 외부 영역(54)에 배치되기 때문에, 어드레스 비교 회로(60)가 상술한 바와 같이 레이아웃에서 외부 영역(54)에 배치될 때, 어드레스 비교 회로(60)로부터의 출력과 같은 리던던시 출력 신호의 와이어 길이는 감소될 수 있어, 보다 높은 속도를 갖는 리던던시 시스템은 기생 용량을 감소시키도록 구성될 수 있다.

더욱이, 어드레스 신호 라인 An 및 대응하는 어드레스 비교 회로(60) 둘다가 외부 영역(54)에 배치되기 때문에, 국부(local) 어드레스 라인에서 어드레스 비교 회로(60)까지의 배선 길이는 짧아지게 된다. 따라서, 어드레스 신호의 기생 용량은 감소될 수 있다.

많은 수의 퓨즈 세트가 있기 때문에, 임의의 어드레스 신호에 대응하는 많은 수의 어드레스 비교 회로가 있게 되어, 많은 수의 국부 어드레스 라인들이 있게 된다. 따라서, 국부 어드레스 라인들의 배선 길이를 짧게하는 것이 중요하게 된다. 그 결과, 퓨즈 뱅크의 동일 측면상의 어드레스 신호에 대응하는 어드레스 비교 회로(60)를 배치하는 것이 통상적이다.

또한, 컬럼 디코더 또는 제2 센스 증폭기 등에서 필요할 뿐만 아니라, 어드레스를 비교하기 위해 필요한 어드레스 신호(An)에 대한 배선이 도 14의 영역(54) 외부에 배치된다. 이런 배치는 어드레스 신호들에 대한 로컬 배선이 퓨즈들 사이의 각각의 갭(G)을 통과할 필요가 없도록 하며, 이는 퓨즈들 사이의 각각의 갭(G)의 폭을 감소시킴으로써 퓨즈 뱅크(51) 내에 퓨즈 피치들을 허용한다.

또한, 어드레스선들의 로컬 배선의 길이가 감소될 수 있기 때문에, 리던던시 시스템은 기생 용량을 줄임으로써 고속에서 동작할 수 있다.

도 13 및 14에 도시된 리던던시 시스템의 전체 메모리 어레이는 컬럼 어드레스 비트 신호(An+1)에 의해서 두개의 영역으로 나뉘어져 있고, 각각의 영역은 리던던트 소자들(스페어 CSLs)에 대응하여 구제 영역으로서 배열되어 있다.

단일 소자(CSL)는 노말 동작에서 각각의 구제 영역 내에서 활성화된다. 그러나, 복수의 소자들(두개의 소자)은 어드레스 신호 바이패스 제어 신호 TEST2 를 "H"로 설정하여 어드레스 신호(An)를 바이패싱함으로써 각각의 구제 영역 내에서 동시에 활성화될 수 있다.

또한, 어드레스 신호 바이패스 제어 신호 TEST2는 도 13에 도시된 바와 같이 어드레스 비교 회로(60)로 부터의 출력과 함께 NOR 회로(65)에도 또한 공급될 수 있다. 따라서, 복수의 소자들(두개의 소자)이 구제 영역에서 동시에 활성화되는동작 모드에서(@TEST2="H"), 노말 모드에서 두개의 소자를 구별하는 어드레스 신호(An)에 의존하지 아니하고, 입력 어드레스가 프로그램 어드레스와 일치하는지 여부를 판정하는 것이 가능하다.

상기 모드의 각각의 구제 영역에서 동시에 활성화되는 복수의 소자들 중 어느 하나가 결함성인 경우(결함을 가진 경우), 결함성 소자는 선택적으로 리던던트 소자로 대체되어야 한다.

상기된 바와 같이 배열된 리던던시 시스템에서, 특정 동작 모드의 구제 영역에서 동시에 활성화되는 복수의 소자들을 구별하기 위한, 다른 동작 모드(노말 모드)의 어드레스 신호 라인(An)은 공간 허용성(spatial allowance)을 갖는 영역(54)의 외부에 배치된다.

상기한 바와 같이, 리던던트 소자가 특정 동작 모드의 구제 영역에서 활성화되는 복수의 소자들 중의 하나의 소자로 선택적으로 대체되는 경우에, 노말 모드에서 복수의 소자들을 구별하기 위한 어드레스 신호에 대응하는 어드레스 퓨즈의 퓨즈 래치 회로의 출력(FOUTn)은, 노말 소자 비활성 신호 생성 회로(59)뿐만 아니라 어드레스 비교 회로(60)로 입력된다.

이러한 동작에서, 입력 어드레스가 프로그램 어드레스와 일치하고, 히트 검출기(66)로 부터의 출력이 "H"로 설정되면, NAND 회로들(N1, N2)의 어느 하나로부터의 출력은 출력(FOUTn)의 상태에 의존하여 활성화되고, 구제 영역에서 동시에 활성화되어야 하는 복수의 소자의 어느 하나는 선택적으로 불능으로(disable) 될 수 있다. 신호 생성 회로(59)를 비활성화시키는 노말 소자가 영역(54)의 외부에 배치되는 한, 출력(FOUTn)에 대한 배선은 퓨즈들 사이의 갭을 통과하여야 한다. 출력(FOUTn)이 영역(54)의 외부로 유도될 수 있기 때문에, 영역(54) 외부의, 출력(FOUTn)이 공급되는 어드레스 비교 회로(60), 및 어드레스 비교 회로(60)에 공급되는 어드레스 신호(An)에 대한 배선을 배치하는 것이 용이하다. 어드레스 비교 회로(60) 및 어드레스 신호 (An)에 대한 배선이 영역의 내부에 배치된다면, 어드레스 비교 회로(60)로부터의 신호 출력의 신호 라인은 퓨즈들 사이의 갭(G)을 또한 통과하여야 한다. 따라서, 특정 동작 모드, 다른 동작 모드 또는 어드레스 신호 라인에 대응하는 어드레스 비교 회로에서, 메모리 어레이 내의 구제 영역에서 동시에 활성화되는, 복수의 소자들을 식별하기 위한 어드레스 신호 라인의 어드레스 신호 배선이 영역(54)의 외부에 배치될 때, 퓨즈 로우들 사이의 각각의 갭을 통과하여야만 하는, 부분 히트 검출기들(56, 57)로 부터의 출력과 같은 리던던시 회로들로부터의 출력에 대한 출력 신호 배선의 수는 감소될 수 있으며, 이는 퓨즈 피치들에 더 많은 허용성을 제공한다.

또한, 어드레스를 비교하기 위해 필요한 어드레스 신호 배선(An) 중에서 어드레스 신호 배선(An), 테스트 모드와 같은 특정 동작에서 바이패스되는 어드레스 정보 등은 영역(54)의 외부에 배치될 수 있다.

즉, 어드레스 정보가 바이패스되는 어드레스 신호 배선이 뱅크들(51, 52)의 내부에 배치될 때, 어드레스 신호 라인들이 또한 컬럼 디코더나 제2 센스 증폭기에 의해서 이용되기 때문에, 어드레스 신호 라인의 로컬 라인은 각각의 갭(G)을 통과하여야 한다.

또한, 어드레스 정보가 바이패스되는 어드레스 신호(An)가 공급되는 어드레스 비교 회로(60)가 또한 영역의 내부에 배치될 때, NOR 회로(65)는 또한 어드레스 비교 회로(60)로부터의 신호 출력의 기생 용량을 감소시키기 위해 영역의 내부에 배치되어야 한다. 어드레스 신호 바이패스 제어 신호 TEST2는 컬럼 디코더, 제2 센스 증폭기 등에 의해 이용될 뿐만 아니라 NOR 회로(65)에 공급되기 때문에, 각각의 갭(G)을 통과하여야 한다.

따라서, 외부 영역(54)의 어드레스 신호 라인의 배치는 어드레스 신호 및 제어 신호 TEST2를 각 갭을 통해서 보내는 와이어를 보낼 필요가 없게 하고, 이는 허용성을 갖는 퓨즈 피치를 더 제공한다.

또한, 도 13에서, 히트 검출기(66)는 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 그에 대응하는 어드레스 신호와 일치하는 지의 여부에 대한 정보를 가지는 신호(NOR 회로(65)로부터의 출력)가 제공되는 회로이다. 마찬가지로, 부분 히트 검출기(56)는 또한, 1 비트의 어드레스 퓨즈의 상태가 그에 대응하는 어드레스 신호 A_n-1과 일치하는 지의 여부에 대한 정보를 가지는 신호가 제공되는 회로이다.

퓨즈 세트내의 1 비트의 어드레스 퓨즈 상태가 대응하는 어드레스 신호와 일치하는 지를 비교하는 어드레스 비교 회로로부터의 출력 신호는 각 시간마다 어드레스 신호의 변화를 전송하는 신호이다. 따라서, 히트 검출기(66) 및 부분 히트 검출기(56)로부터의 출력 신호는 또한, 각 시간마다 어드레스 신호의 변화를 전송하는 신호이다. 결과적으로, 고속 리던던시 시스템의 구현에서는 히트 검출기(66)및 부분적 히트 검출기(56)로부터 출력되는 신호들의 배선 길이를 짧게 하여 기생 용량을 줄이는 것이 중요하다.

따라서, 도 14의 외부 영역(54)의 비활성 신호 발생 회로 및 스페어 CSL 활성 회로의 배치에 기초하여 히트 검출기(66) 등이 외부 영역(54)에 배치될 경우, 출력 신호들의 배선 길이를 짧게 하여 기생 용량을 줄이는 것이 가능하다.

히트 검출기(66) 등이 외부 영역(54)에 배치될 경우, 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 대응하는 어드레스 신호(An)와 동일한지 여부에 대한 정보를 갖는 신호를 공급하는 NOR 회로(65) 및 EX-NOR 회로(60)가 외부 영역(54)에 배치된다.

이것은 상기 배치로 인해, 어드레스 입력이 변할 때마다 신호가 변하는 측면에서, 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 대응하는 어드레스 신호(An)와 동일한지 여부에 대한 정보를 갖는 신호(NOR 회로(65)로부터의 출력)의 배선 길이를 짧게 하여 기생 용량의 감소를 유발하기 때문이다. 따라서, 보다 고속 리던던시 시스템이 실현될 수 있다.

일반적으로, 상술한 바와 같이 배치된 회로에서, 회로 - 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 대응하는 어드레스 신호(An)와 동일한지 여부에 대한 정보를 갖는 신호를 공급함 - 에 공급되는 입력 신호(FOUTn)의 배선 길이는 늘어난다. 그러나, 입력 신호(FOUTn)가 긴 배선 길이를 가짐으로 인해 기생 용량이 증가된 배선을 통해 전송되더라도, 입력 신호(FOUTn)가 퓨즈의 초기치에 고정되고 그 이후에 변화하지 않기 때문에 전혀 문제가 발생하지 않는다.

또한, 신호(FOUTn)의 신호 라인은 퓨즈들 사이의 각각의 갭에 배치된다. 회로 - 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 대응하는 어드레스 신호(An)와 동일한지 여부에 대한 정보를 갖는 신호가 공급됨 - 에 공급되는 어드레스 신호(An)가 구제 영역에서 임의의 동작 모드로 동시에 활성화되는 복수의 소자들을 서로 다른 모드로 구별할 경우, 외부 영역(54)에 배치된 비활성 신호 발생 회로(59)로 신호(FOUTn)가 공급되어야 한다. 따라서, 신호(FOUTn)의 신호 라인은 퓨즈들 사이의 각각의 갭 내에 배치되어야 한다. 결과적으로, 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 대응하는 어드레스 신호(An)와 동일한지 여부에 대한 정보를 갖는 신호를 공급하는 회로의 배치는 퓨즈들 사이의 각각 갭(G)을 통과해야 하는 신호 라인의 수를 증가시키지 않는다. 따라서, 퓨즈들 사이의 각각의 갭(G)의 폭을 감소시킴으로써 퓨즈 피치에 허용성을 제공할 수 있다.

또한, 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 대응하는 어드레스 신호(An)와 동일한지 여부에 대한 정보를 갖는 신호가 공급되는 회로에 공급되는 어드레스 신호(An)가, 제2 센스 증폭기에 사용되는 컬럼 디코더 및 컬럼 디코딩에 필수적인 경우, 퓨즈들 사이의 각각의 갭(G)을 통과해야 하는 신호 라인들의 수는 외부 영역(54)에 회로 - 이로부터 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 대응하는 어드레스 신호(An)와 동일한지 여부에 대한 정보를 갖는 신호가 공급됨 - 를 배치함으로써 퓨즈들 사이의 각각의 갭(G)을 통과해야 하는 신호 라인들의 수는 감소될 수 있다.

이것은 회로가 외부 영역(54)에 배치되지 않는다면, 회로에 공급되는 어드레스 신호의 신호 라인은 외부 영역(54)에 배치되지 않기 때문이다. 따라서, 신호 라인은 퓨즈들 사이의 각각의 갭(G)을 통과하여 컬럼 디코더 및 제2 센스 증폭기에 의해 어드레스 신호로 사용된다. 반대로, 회로 - 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 대응하는 어드레스 신호(An)와 동일한지 여부에 대한 정보를 갖는 신호를 공급함 - 가 외부 영역(54) 내에 배치되는 경우, 대응하는 어드레스 신호의 신호 라인도 외부 영역(54) 내에 구비되고, 그 결과 퓨즈들 사이의 각각의 갭(G)을 통해 신호 라인을 통과시킬 필요가 없게 된다.

또한, 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 대응하는 어드레스 신호(An)와 동일한지 여부에 대한 정보를 갖는 신호를 공급하는 회로에 공급되는 어드레스 신호(An)가, 동작 모드에 따라 바이패스(bypass)할 경우, 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 대응하는 어드레스 신호(An)와 동일한지 여부에 대한 정보를 갖는 신호를 공급하는 회로를 외부 영역(54)에 배치하여 퓨즈들 사이의 갭(G)을 통과해야 하는 라인들의 수를 감소시킬 수 있다. 이것은 컬럼 디코더 및 제2 센스 증폭기에 어드레스 신호가 사용되기 때문이다.

주의할 점은 상기 실시예들은 컬럼 리던던트 소자를 사용하여 메모리 어레이 내의 셀의 결함을 구제하는 것을 예시적으로 제시하나, 도 1에 도시된 로우 리던던트 소자들이 사용되더라도 결함은 동일한 방법으로 구제될 수 있다. 리던던트 소자들중 어느 것이 사용될 것인지는 특별히 제한되지 않고, 반도체 메모리 장치의 전체 레이아웃에 기초하여 선택적으로 결정될 수 있다.

본 기술 분야의 숙련된 사람은 추가 이점 및 변형들을 용이하게 알 수 있다.따라서 보다 넓은 측면에서의 본원 발명은 본원에 도시되고 설명된 구체적인 설명 및 대표적인 실시예들에 의해 한정되지 않는다. 따라서, 첨부된 청구범위 및 그 균등물에 의해 정의된 것과 같이 일반적인 발명 개념의 사상 또는 범주를 벗어나지 않고 다양한 변형들이 만들어 질 수 있다.

상세히 상술한 바와 같이, 본 발명의 각각의 측면에 따르면, 리던던시 레이아웃의 영역을 증가시키지 않고도 높은 리던던시 효율을 가지는 리던던시 시스템을 포함하는 반도체 메모리 장치가 제공된다.

Claims

메모리 시스템내의 복수의 결함(defect)을 구제(relieve)하는 리던던트 소자(redundant element)를 포함하는 메모리 시스템 및 리던던시 시스템(redundancy system)을 구비하는 반도체 메모리 장치에 있어서,

상기 리던던시 시스템은 상기 메모리 시스템내의 결함성 어드레스를 프로그래밍하기 위한 어드레스 퓨즈(address fuse) 및 상기 리던던트 소자가 사용되지 않을 때 상기 리던던트 소자가 선택되는 것을 막기 위한 마스터 퓨즈(master fuse)를 각각 포함하는 복수의 퓨즈 세트(fuse set)를 포함하고, 적어도 하나의 마스터 퓨즈는 상기 복수의 퓨즈 세트 중에서 적어도 두 개의 퓨즈 세트에 의해 공유되는 반도체 메모리 장치.
제1항에 있어서, 적어도 하나의 마스터 퓨즈를 공유하는 적어도 두 개의 퓨즈 세트는, 복수의 메모리 소자가 상기 메모리 시스템에서 동시에 결함성이 되는 결함 모드에서, 복수의 결함을 구제할 수 있는 복수의 리던던트 소자에 대응하는 복수의 퓨즈 세트내에 포함되는 반도체 메모리 장치.
제1항에 있어서, 적어도 하나의 마스터 퓨즈를 공유하는 적어도 두 개의 퓨즈 세트는, 물리적으로 연속적이고 그룹화된 복수의 결함 메모리 소자를 구제할 수 있는, 복수의 리던던트 소자에 대응하는 복수의 퓨즈 세트내에 포함되는 반도체 메모리 장치.
제1항에 있어서, 상기 메모리 시스템내에 복수의 구제될 영역이 존재할 때, 복수의 구제될 영역내의 적어도 하나의 구제될 영역에 제공되는 복수의 리던던트 소자에 대응하는 적어도 두 개의 퓨즈 세트는 하나의 마스터 퓨즈를 공유하는 반도체 메모리 장치.
제1항에 있어서, 상기 리던던시 시스템은 스페어 컬럼 선택 라인 및 로우 어드레스에 의해 컬럼 리던던시 구제 영역을 설정하기 위한 컬럼 리던던시 시스템을 구비하며, 상기 스페어 컬럼 선택 라인에 속하는 복수의 리던던트 소자에 대응하는 적어도 두 개의 퓨즈 세트는 하나의 마스터 퓨즈를 공유하는 반도체 메모리 장치.
제1항에 있어서, 상기 리던던시 시스템은 상기 로우 어드레스에 의해 컬럼 리던던시 구제 영역을 설정하기 위한 컬럼 리던던시 시스템을 구비하며, 상기 구제 영역이 비트 라인을 나누도록 설정될 때, 동일한 비트 라인을 나누는 복수의 구제 영역내의 복수의 서로 다른 구제 영역에 대응하는, 복수의 리던던트 소자에 대응하는 적어도 두 개의 퓨즈 세트는 하나의 마스터 퓨즈를 공유하는 반도체 메모리 장치.
제1항에 있어서, 상기 마스터 퓨즈를 공유하는 복수의 퓨즈 세트에 대응하는복수의 리던던트 소자는 동일한 스페어 컬럼 선택 라인에 속하는 반도체 메모리 장치.
제1항에 있어서, 센스 증폭기를 공유하는 복수의 결함 메모리 소자를 대체할 수 있는 복수의 리던던트 소자에 대응하는 복수의 퓨즈 세트는 하나의 마스터 퓨즈를 공유하는 적어도 두 개의 퓨즈 세트를 포함하는 반도체 메모리 장치.
제5항에 있어서, 상기 마스터 퓨즈를 공유하는 복수의 퓨즈 세트에 대응하는 복수의 리던던트 소자는 센스 증폭기를 공유하는 복수의 결함 메모리 소자를 구제할 수 있는 반도체 메모리 장치.
제3항에 있어서, 상기 리던던시 시스템은 마스터 퓨즈 및 어드레스 퓨즈가 결함성 어드레스를 프로그래밍하도록 끊어지는 제1 퓨즈 세트, 및 마스터 퓨즈를 공유하며 프로그램될 결함성 어드레스에 물리적으로 인접한 어드레스가 프로그램되는 제2 퓨즈 세트를 포함하는 반도체 메모리 장치.
제4항에 있어서, 상기 리던던시 시스템은 마스터 퓨즈 및 어드레스 퓨즈가 결함성 어드레스를 프로그래밍하도록 끊어지는 제1 퓨즈 세트, 및 마스터 퓨즈를 공유하며 프로그램될 결함성 어드레스에 물리적으로 인접한 어드레스가 프로그램되는 제2 퓨즈 세트를 포함하는 반도체 메모리 장치.
제5항에 있어서, 상기 리던던시 시스템은 마스터 퓨즈 및 어드레스 퓨즈가 결함성 컬럼 어드레스를 프로그래밍하도록 끊어지는 제1 퓨즈 세트, 및 상기 마스터 퓨즈를 공유하고, 프로그램될 상기 결함성 컬럼 어드레스와 동일한 어드레스가 프로그램되는 제2 퓨즈 세트를 포함하는 반도체 메모리 장치.
제6항에 있어서, 상기 리던던시 시스템은 마스터 퓨즈 및 어드레스 퓨즈가 결함성 컬럼 어드레스를 프로그래밍하도록 끊어지는 제1 퓨즈 세트, 및 상기 마스터 퓨즈를 공유하고, 프로그램될 상기 결함성 컬럼 어드레스와 동일한 어드레스가 프로그램되는 제2 퓨즈 세트를 포함하는 반도체 메모리 장치.
제7항에 있어서, 상기 리던던시 시스템은 마스터 퓨즈 및 어드레스 퓨즈가 결함성 컬럼 어드레스를 프로그래밍하도록 끊어지는 제1 퓨즈 세트, 및 상기 마스터 퓨즈를 공유하고, 프로그램될 상기 결함성 컬럼 어드레스와 동일한 어드레스가 프로그램되는 제2 퓨즈 세트를 포함하는 반도체 메모리 장치.
제8항에 있어서, 상기 리던던시 시스템은 마스터 퓨즈 및 어드레스 퓨즈가 결함성 컬럼 어드레스를 프로그래밍하도록 끊어지는 제1 퓨즈 세트, 및 상기 마스터 퓨즈를 공유하고, 프로그램될 상기 결함성 컬럼 어드레스와 동일한 어드레스가 프로그램되는 제2 퓨즈 세트를 포함하는 반도체 메모리 장치.
제9항에 있어서, 상기 리던던시 시스템은 마스터 퓨즈 및 어드레스 퓨즈가 결함성 컬럼 어드레스를 프로그래밍하도록 끊어지는 제1 퓨즈 세트, 및 상기 마스터 퓨즈를 공유하고, 프로그램될 상기 결함성 컬럼 어드레스와 동일한 어드레스가 프로그램되는 제2 퓨즈 세트를 포함하는 반도체 메모리 장치.
반도체 메모리 장치용 리던던시 시스템에 있어서,

복수의 병렬(juxtaposed) 퓨즈를 포함하는 퓨즈 뱅크(fuse bank);

상기 복수의 퓨즈에 각각 대응하는 퓨즈 래치 회로;

상기 퓨즈 뱅크내에서 복수의 어드레스 퓨즈에 대응하는 복수의 어드레스 신호 배선; 및

상기 어드레스 신호 배선에 대응하는 어드레스 신호가 제공되는 복수의 어드레스 비교 회로

를 포함하고,

상기 어드레스 신호 배선 신호 및 상기 어드레스 비교 회로 중 적어도 하나는 상기 퓨즈 래치 회로가 상기 퓨즈 뱅크에 대해 배치되어 있는 측의 대향측에 배치되는 반도체 메모리 장치용 리던던시 시스템.
반도체 메모리 장치의 리던던시 시스템에 있어서,

복수의 병렬 퓨즈를 포함하는 제1 퓨즈 뱅크;

상기 제1 퓨즈 뱅크와 같은 방향에서 임의의 간격으로 상기 제1 퓨즈 뱅크에 대향하는 위치에 배치되고, 복수의 병렬 퓨즈를 포함하는 제2 퓨즈 뱅크;

상기 제1 및 제2 퓨즈 뱅크내의 상기 복수의 어드레스 퓨즈에 대응하는 복수의 어드레스 신호 배선; 및

상기 어드레스 신호 배선에 대응하는 어드레스 신호가 제공되는 어드레스 비교 회로

를 포함하고,

상기 어드레스 신호 배선 및 상기 어드레스 비교 회로 중의 적어도 하나가 상기 제1 및 제2 병렬 퓨즈 뱅크중의 하나의 로우의 외부에 배치되는 반도체 메모리 장치의 리던던시 시스템.
제17항에 있어서, 상기 퓨즈 뱅크에 대해서 배치되는 상기 퓨즈 래치 회로측의 대향측에 배치되거나, 또는 상기 제1 및 제2 퓨즈 뱅크의 로우의 외부에 배치되는 상기 어드레스 신호 배선 또는 상기 어드레스 비교 회로에서, 대응하는 어드레스 신호는 컬럼 디코더 및 제2 센스 증폭기에서 사용되는 디코딩에서 디코딩하는데 또한 필요한 신호인 반도체 메모리 장치의 리던던시 시스템.
제18항에 있어서, 상기 퓨즈 뱅크에 대해서 배치되는 상기 퓨즈 래치 회로측의 대향측에 배치되거나, 또는 상기 제1 및 제2 퓨즈 뱅크의 로우의 외부에 배치되는 상기 어드레스 신호 배선 또는 상기 어드레스 비교 회로에서, 대응하는 어드레스 신호는 컬럼 디코더 및 제2 센스 증폭기에서 사용되는 디코딩에서 디코딩하는데 또한 필요한 신호인 반도체 메모리 장치의 리던던시 시스템.
제17항에 있어서, 상기 퓨즈 뱅크에 대해서 배치되는 상기 퓨즈 래치 회로측의 대향측에 배치되거나, 또는 상기 제1 및 제2 퓨즈 뱅크의 로우의 외부에 배치되는 상기 어드레스 신호 배선 또는 상기 어드레스 비교 회로에서, 대응하는 어드레스 신호는 임의의 동작 모드에서의 구제될 영역내에서 동시에 활성화되는 복수의 메모리 소자를 다른 동작 모드에서 식별하는 어드레스 신호인 반도체 메모리 장치의 리던던시 시스템.
제18항에 있어서, 상기 퓨즈 뱅크에 대해서 배치되는 상기 퓨즈 래치 회로측의 대향측에 배치되거나, 또는 상기 제1 및 제2 퓨즈 뱅크의 로우의 외부에 배치되는 상기 어드레스 신호 배선 또는 상기 어드레스 비교 회로에서, 대응하는 어드레스 신호는 임의의 동작 모드에서의 구제될 영역내에서 동시에 활성화되는 복수의 메모리 소자를 다른 동작 모드에서 식별하는 어드레스 신호인 반도체 메모리 장치의 리던던시 시스템.
제17항에 있어서, 상기 퓨즈 뱅크에 대해서 배치되는 상기 퓨즈 래치 회로측의 대향측에 배치되거나, 또는 제1 및 제2 퓨즈 뱅크의 로우의 외부에 배치되는 상기 어드레스 신호 배선 또는 상기 어드레스 비교 회로에서, 대응하는 어드레스 신호는 임의의 동작 모드에 따라 바이패스되는 어드레스 신호인 반도체 메모리 장치의 리던던시 시스템.
제18항에 있어서, 상기 퓨즈 뱅크에 대해서 배치되는 상기 퓨즈 래치 회로측의 대향측에 배치되거나, 또는 제1 및 제2 퓨즈 뱅크의 로우의 외부에 배치되는 상기 어드레스 신호 배선 또는 상기 어드레스 비교 회로에서, 대응하는 어드레스 신호는 임의의 동작 모드에 따라 바이패스되는 어드레스 신호인 반도체 메모리 장치의 리던던시 시스템.
반도체 메모리 장치의 리던던시 시스템에 있어서,

메모리 시스템;

상기 메모리 시스템에서의 결함을 구제하는 복수의 리던던트 소자를 포함하는 리던던시 시스템;

상기 메모리 시스템내의 결함성 어드레스를 프로그래밍하고, 상기 리던던트 소자에 대응하는 복수의 어드레스 퓨즈를 포함하는 복수의 퓨즈 세트;

상기 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 1 비트의 대응하는 어드레스 신호와 일치하는 지의 여부에 대한 정보를 갖는 신호가 제공되는 제어 회로;

상기 복수의 퓨즈 세트가 배치되는 퓨즈 뱅크; 및

상기 복수의 퓨즈에 각각 대응하는 복수의 퓨즈 래치 회로

를 포함하고,

적어도 하나의 상기 제어 회로는 상기 퓨즈 래치 회로가 상기 퓨즈 뱅크에 대해 배치되어 있는 대향측에 배치되는 반도체 메모리 장치의 리던던시 시스템.
반도체 메모리 장치의 리던던시 시스템에 있어서,

메모리 시스템;

상기 메모리 시스템에서의 결함을 구제하는 복수의 리던던트 소자를 포함하는 리던던시 시스템;

상기 메모리 시스템내의 결함성 어드레스를 프로그래밍하고, 상기 리던던트 소자에 대응하는 복수의 어드레스 퓨즈를 포함하는 복수의 퓨즈 세트;

상기 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 1 비트의 대응하는 어드레스 신호와 일치하는 지의 여부에 대한 정보를 갖는 신호가 제공되는 제어 회로;

상기 복수의 퓨즈 세트가 배치되는 제1 퓨즈 뱅크; 및

상기 제1 퓨즈 뱅크와 같은 방향에서 임의의 간격으로 상기 제1 퓨즈 뱅크에 대향하는 위치에 배치되고, 복수의 퓨즈를 포함하는 제2 퓨즈 뱅크

를 포함하고,

적어도 하나의 제어 회로는 상기 제1 및 제2 퓨즈 뱅크의 로우의 외부에 배치되는 반도체 메모리 장치의 리던던시 시스템.
제25항에 있어서, 상기 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 1 비트의 대응하는 어드레스 신호와 일치하는 지의 여부에 대한 정보를 포함하는 신호를 공급하는 상기 제어 회로는 상기 제어 회로가 상기 대응하는 퓨즈 뱅크에 대해서 배치되는 영역과 동일한 영역에 배치되는 반도체 메모리 장치의 리던던시 시스템.
제26항에 있어서, 상기 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 1 비트의 대응하는 어드레스 신호와 일치하는 지의 여부에 대한 정보를 포함하는 신호를 공급하는 상기 제어 회로는 상기 제어 회로가 상기 대응하는 퓨즈 뱅크에 대해서 배치되는 영역과 동일한 영역에 배치되는 반도체 메모리 장치의 리던던시 시스템.
제27항에 있어서, 상기 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 1 비트의 대응하는 어드레스 신호와 일치하는 지의 여부에 대한 정보를 포함하는 신호를 공급하는 상기 제어 회로에 공급되는 어드레스 신호는, 임의의 동작 모드에서의 구제될 영역내에서 동시에 활성화되는 복수의 메모리 소자를 다른 동작 모드에서 식별하기 위한 어드레스 신호인 반도체 메모리 장치의 리던던시 시스템.
제28항에 있어서, 상기 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 1 비트의 대응하는 어드레스 신호와 일치하는 지의 여부에 대한 정보를 포함하는 신호를 공급하는 상기 제어 회로에 공급되는 어드레스 신호는, 임의의 동작 모드에서의 구제될 영역내에서 동시에 활성화되는 복수의 메모리 소자를 다른 동작 모드에서 식별하기 위한 어드레스 신호인 반도체 메모리 장치의 리던던시 시스템.
제27항에 있어서, 상기 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 1 비트의 대응하는 어드레스 신호와 일치하는 지의 여부에 대한 정보를 포함하는 신호를 공급하는 상기 제어 회로에 공급되는 어드레스 신호는 컬럼 디코더 및 제2 센스 증폭기에서 사용되는 컬럼 디코딩에 또한 필요한 신호인 반도체 메모리 장치의 리던던시 시스템.
제28항에 있어서, 상기 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 1 비트의 대응하는 어드레스 신호와 일치하는 지의 여부에 대한 정보를 포함하는 신호를 공급하는 상기 제어 회로에 공급되는 어드레스 신호는 컬럼 디코더 및 제2 센스 증폭기에서 사용되는 컬럼 디코딩에 또한 필요한 신호인 반도체 메모리 장치의 리던던시 시스템.
제27항에 있어서, 상기 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 1 비트의 대응하는 어드레스 신호와 일치하는 지의 여부에 대한 정보를 포함하는 신호를 공급하는 상기 회로에 공급되는 어드레스 신호는 동작 모드에 따라 바이패스되는 어드레스 신호인 반도체 메모리 장치의 리던던시 시스템.
제28항에 있어서, 상기 퓨즈 세트내의 1 비트의 어드레스 퓨즈의 상태가 1 비트의 대응하는 어드레스 신호와 일치하는 지의 여부에 대한 정보를 포함하는 신호를 공급하는 상기 회로에 공급되는 어드레스 신호는 동작 모드에 따라 바이패스되는 어드레스 신호인 반도체 메모리 장치의 리던던시 시스템.