JP3660804B2 - 半導体メモリのための冗長回路 - Google Patents
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、セグメントにまとめられたワードラインが設けられており、あるセグメント内で不良ワードラインが発生すると、インタセグメント冗長構成により個々のセグメントに割り当てられているフューズセットを用いることで、同じセグメントまたは別のセグメント内の冗長ワードラインがセグメントセレクト信号により活性化される、半導体メモリのための冗長回路に関する。
【０００２】
【従来の技術】
半導体メモリの場合、ワードラインは通常、セグメントにまとめられている。いわゆるインタセグメント（Inter-Segment）冗長構成の場合、不良ワードラインが発生すると、その不良ワードラインを取り替えるため、それが存在しているのと同じセグメントの冗長ワードラインが使われる可能性もあるし、あるいは隣接セグメントの冗長ワードラインが使われる可能性もある。
【０００３】
インタセグメント冗長構成において生じる問題点は、場合によっては不良ワードラインを有するセグメントの活性化を阻止してその代わりに、冗長ワードラインの存在するセグメントを活性化しなければならないことである。これは場合によってはやはり不良ワードラインを有するセグメントである可能性もあり、このことが生じるのは、そのセグメントに付加的に冗長ワードラインが存在する場合である。
【０００４】
アクセスタイムを浪費しないようにするためには、半導体メモリのためのこのような冗長回路において、活性化すべきセグメントを選び出す信号のデコーディングつまりセグメントセレクト信号のデコーディングを、著しく迅速に行わなければならない。
【０００５】
既存の冗長回路においてはこれまで、オリジナルの行アドレスを用いてフューズ（Fuse）出力信号を評価することにより、冗長ワードラインを有するセグメントを表すセグメントセレクト信号が生成される。したがってこの場合、フューズ出力信号をアドレス情報と結合するために付加的なロジック段が必要とされる。
【０００６】
【発明が解決しようとする課題】
したがって本発明の課題は、半導体メモリのための冗長回路において、不良ワードラインが発生したとき、このような付加的なロジック段を用いることなくセグメントセレクト信号を発生させることができるように構成することにある。
【０００７】
【課題を解決するための手段】
本発明によればこの課題は、印加された行アドレスが、あるセグメントに割り当てられたフューズセットのフューズされたアドレスと一致したとき、フューズセットに後置接続された回路により、該フューズセットの出力信号から前記セグメントのアドレスに割り当てられた信号が形成され、該信号により、行アドレスから形成されたセグメントセレクト信号が上書きされ、冗長ワードラインが活性化されることにより形成されることにより解決される。
【０００８】
【発明の実施の形態】
そしてこのことは有利には、印加された行アドレスが、あるセグメントに割り当てられたフューズセットのフューズされたアドレスと一致したとき、フューズセットに後置接続された回路により、前記セグメントのアドレスに割り当てられた信号が励起され、該信号により、行アドレスから形成されたセグメントセレクト信号が上書きされ、冗長ワードラインが活性化されることにより行われる。
【０００９】
つまり本発明による冗長回路は、フューズセットの出力信号をダイレクトに、すなわち行アドレスの助けを借りることなく、セグメント信号に変換するので、フューズ出力信号とアドレス情報との論理結合が不要となり、ロジック段を省略することができる。このことにより、フレキシブルなインタセグメント冗長構成であるにもかかわらずアクセスタイムが長くはならず、活性化すべきセグメントを、フューズ出力信号からダイレクトに形成されたセグメントセレクト信号によって、著しく迅速にデコーディングできる。
【００１０】
次に、図面を参照しながら本発明について詳細に説明する。
【００１１】
【実施例】
さて、図１には２つのブロック１０，１１が示されており、これらのブロックはセグメント”０００”〜”１１１”のための８つのフューズセット（Fuse-Set）から成り、その際、各フューズセットは１０個のフューズと１つのマスタフューズを有している。マスタフューズは周知のように、冗長構成を活性化し対応するブロックをスイッチオンするための役割を果たす。たとえばブロック１１には、”０００”のためのフューズに対するフューズセット１１1 が割り当てられており、他方”１１１”のためのフューズに対するフューズセット１１8 が設けられている。
【００１２】
冗長回路の入力側に行アドレスＲＡないしはＲＡ１，．．．，ＲＡ１０が到来し、これらはブロック１０，１１へ導かれる。行アドレスＲＡは、セグメントセレクト信号ブロックＲＰＤＺとワードラインセレクト信号ブロックＲＰＤＷへ供給され、これらによってセグメントセレクト信号ＲＰＤＺ′とワードラインセレクト信号ＲＰＤＷ′が生成される。活性化すべきセグメントつまりたとえばセグメント”segment 8, 9, 10”は、行アドレスＲＡ８，ＲＡ９，ＲＡ１０から形成されたセグメントセレクト信号ＲＰＤＺ′により選び出される。そしてこのセグメント”segment 8, 9, 10”内のどのワードラインＷＬが活性化されるかは、アドレスＲＡ０，．．．，ＲＡ７から導出された信号ＲＰＤＷ′により決定される。
【００１３】
行デコーダには、ＲＡＳ命令に従ってまずはじめに信号ＲＰＤＷ′つまり活性化されるセグメント内のワードラインを選択する信号が印加される。そのすぐ後で、セグメントセレクト信号ＲＰＤＺ′のうちの１つがアクティブになり、その結果、対応するワードラインＷＬの活性化を開始できるようになる。
【００１４】
さて、インタセグメント冗長構成の場合であると、冗長ワードライン”Red. WL”が別のセグメント内におかれている可能性があり、つまりたとえば行アドレスＲＡ８，ＲＡ９，ＲＡ１０により決定されたセグメント”segment 8, 9, 10”とは別のセグメント”segment 8r, 9r, 10r”内におかれている可能性がある。この場合には、新しいセグメント”segment 8r, 9r, 10r”内の冗長ワードライン”Red. WL”の活性化を開始させる新たなセグメントセレクト信号ＲＰＤＺ′を生成する必要がある。これと同時に、アドレッシングされたセグメント”segment 8, 9, 10”内のワードライン”defect WL”の活性化を阻止しなければならない。
【００１５】
半導体メモリにおける１つのまとまったブロックにはたとえば８つのセグメントが設けられており、これら８つのセグメントのうちいずれか１つのセグメントにおける不良ワードラインをインタセグメント冗長構成により修復する目的で、それらのセグメントにおける冗長ワードラインを自由に利用することができる。その際、各セグメントには精確に２つのフューズセットが割り当てられており、つまり各セグメントごとに２つの冗長ワードラインが設けられている。
【００１６】
印加された行アドレスＲＡがフューズされたアドレスのうちの１つと一致した場合、すなわち不良ワードライン”defect WL”が存在する場合、フューズのブロック１０，１１における１６個の出力信号ＦＲＸのうちの１つがアクティブになる。このことはたとえば、フューズされたアドレスが検出されると信号ＦＲＸが”低レベル”になることを意味している。そして信号ＦＲＸはブロックＦＲＢＵＦへ供給され、このブロックはフューズアドレス信号ＦＲＸのためのバッファとして用いられ、そこにおいて、冗長ワードライン”Red. WL”を利用する必要があるかが調べられ、このことは信号ＦＲＸが低レベルであるときに該当する。ブロックＦＲＢＵＦにより信号ＦＦＲ０ＡまたはＦＦＲ１Ａが励起され、その結果、本来アドレッシングされていたワードライン”defect WL”の代わりに冗長ワードライン”Red. WL”が活性化されることになる。詳細には、あるアドレスがフューズされているとき、信号ＦＦＲ０ＡまたはＦＦＲ１Ａは”高レベル”になる。これらの信号により、セグメントセレクト信号ブロックＲＰＤＺまたはワードラインセレクト信号ブロックＲＰＤＷを介して、不良ワードラインをもつセグメントを選択する信号ＲＰＤＺ′またはワードライン”defect WL”を選択する信号ＲＰＤＷ′が遮断され、ブロックＲＰＤＲを介して信号ＲＰＤＲ′により冗長ワードライン”Red. WL”がイネーブルにされる。つまり信号ＲＰＤＲ′は、セグメント”segment 8r, 9r, 10r”における冗長ワードラインを選択する。
【００１７】
セグメントセレクト信号ＲＰＤＺ′の形成は、先に述べたようにしてブロック１０，１１の出力信号ＦＲＸを評価することで行われる。印加された行アドレスＲＡがたとえば、セグメント”segment 8r, 9r, 10r”に割り当てられたフューズセットのフューズされたアドレスと一致する場合、回路ＦＲＺにおいて、アドレス 8r, 9r, 10r に対応する信号ＦＲＺ′が励起される。つまりこの信号ＦＲＺ′によって、冗長構成が存在すれば１つのセグメントが選択され、セグメントセレクト信号ブロックＲＰＤＺにおいて、規則どおりに選択された信号が上書きされる。たとえば、冗長構成が存在しなければこの信号は高レベルであり、冗長構成が存在すればこの信号は低レベルである。つまり信号ＦＲＺ′はセグメントセレクト信号ブロックＲＰＤＺへ供給され、このブロックにおいて、本来の行アドレス８，９，１０から形成されたセグメントセレクト信号が上書きされる。
【００１８】
このようにして、セグメント”segment 8r, 9r, 10r”内の冗長ワードライン”Red. WL”が活性化される。このセグメント内に設けられている２つの冗長ワードラインのうちいずれを実際に活性化するかは、印加されたアドレスとフューズされたアドレスとの一致が、２つのフューズセットグループのうちのいずれにおいて発生したかに依存するものであり、このことは信号ＦＦＲ０ＡまたはＦＦＲ１Ａにより決定される。
【図面の簡単な説明】
【図１】本発明による半導体メモリのための冗長回路のブロック図である。
【符号の説明】
１０，１１ フューズセット
ＲＡ，ＲＡ１，．．．，ＲＡ１０ 行アドレス
ＦＲＢＵＦ フューズアドレス信号のためのバッファ
ＲＰＤＺ セグメントセレクト信号ブロック
ＲＰＤＷ ワードラインセレクト信号ブロック
ＲＰＤＺ′ セグメントセレクト信号
ＲＰＤＷ′ ワードラインセレクト信号
ＲＰＤＲ′ 冗長ワードラインをイネーブルにする信号
【発明の属する技術分野】
本発明は、セグメントにまとめられたワードラインが設けられており、あるセグメント内で不良ワードラインが発生すると、インタセグメント冗長構成により個々のセグメントに割り当てられているフューズセットを用いることで、同じセグメントまたは別のセグメント内の冗長ワードラインがセグメントセレクト信号により活性化される、半導体メモリのための冗長回路に関する。
【０００２】
【従来の技術】
半導体メモリの場合、ワードラインは通常、セグメントにまとめられている。いわゆるインタセグメント（Inter-Segment）冗長構成の場合、不良ワードラインが発生すると、その不良ワードラインを取り替えるため、それが存在しているのと同じセグメントの冗長ワードラインが使われる可能性もあるし、あるいは隣接セグメントの冗長ワードラインが使われる可能性もある。
【０００３】
インタセグメント冗長構成において生じる問題点は、場合によっては不良ワードラインを有するセグメントの活性化を阻止してその代わりに、冗長ワードラインの存在するセグメントを活性化しなければならないことである。これは場合によってはやはり不良ワードラインを有するセグメントである可能性もあり、このことが生じるのは、そのセグメントに付加的に冗長ワードラインが存在する場合である。
【０００４】
アクセスタイムを浪費しないようにするためには、半導体メモリのためのこのような冗長回路において、活性化すべきセグメントを選び出す信号のデコーディングつまりセグメントセレクト信号のデコーディングを、著しく迅速に行わなければならない。
【０００５】
既存の冗長回路においてはこれまで、オリジナルの行アドレスを用いてフューズ（Fuse）出力信号を評価することにより、冗長ワードラインを有するセグメントを表すセグメントセレクト信号が生成される。したがってこの場合、フューズ出力信号をアドレス情報と結合するために付加的なロジック段が必要とされる。
【０００６】
【発明が解決しようとする課題】
したがって本発明の課題は、半導体メモリのための冗長回路において、不良ワードラインが発生したとき、このような付加的なロジック段を用いることなくセグメントセレクト信号を発生させることができるように構成することにある。
【０００７】
【課題を解決するための手段】
本発明によればこの課題は、印加された行アドレスが、あるセグメントに割り当てられたフューズセットのフューズされたアドレスと一致したとき、フューズセットに後置接続された回路により、該フューズセットの出力信号から前記セグメントのアドレスに割り当てられた信号が形成され、該信号により、行アドレスから形成されたセグメントセレクト信号が上書きされ、冗長ワードラインが活性化されることにより形成されることにより解決される。
【０００８】
【発明の実施の形態】
そしてこのことは有利には、印加された行アドレスが、あるセグメントに割り当てられたフューズセットのフューズされたアドレスと一致したとき、フューズセットに後置接続された回路により、前記セグメントのアドレスに割り当てられた信号が励起され、該信号により、行アドレスから形成されたセグメントセレクト信号が上書きされ、冗長ワードラインが活性化されることにより行われる。
【０００９】
つまり本発明による冗長回路は、フューズセットの出力信号をダイレクトに、すなわち行アドレスの助けを借りることなく、セグメント信号に変換するので、フューズ出力信号とアドレス情報との論理結合が不要となり、ロジック段を省略することができる。このことにより、フレキシブルなインタセグメント冗長構成であるにもかかわらずアクセスタイムが長くはならず、活性化すべきセグメントを、フューズ出力信号からダイレクトに形成されたセグメントセレクト信号によって、著しく迅速にデコーディングできる。
【００１０】
次に、図面を参照しながら本発明について詳細に説明する。
【００１１】
【実施例】
さて、図１には２つのブロック１０，１１が示されており、これらのブロックはセグメント”０００”〜”１１１”のための８つのフューズセット（Fuse-Set）から成り、その際、各フューズセットは１０個のフューズと１つのマスタフューズを有している。マスタフューズは周知のように、冗長構成を活性化し対応するブロックをスイッチオンするための役割を果たす。たとえばブロック１１には、”０００”のためのフューズに対するフューズセット１１1 が割り当てられており、他方”１１１”のためのフューズに対するフューズセット１１8 が設けられている。
【００１２】
冗長回路の入力側に行アドレスＲＡないしはＲＡ１，．．．，ＲＡ１０が到来し、これらはブロック１０，１１へ導かれる。行アドレスＲＡは、セグメントセレクト信号ブロックＲＰＤＺとワードラインセレクト信号ブロックＲＰＤＷへ供給され、これらによってセグメントセレクト信号ＲＰＤＺ′とワードラインセレクト信号ＲＰＤＷ′が生成される。活性化すべきセグメントつまりたとえばセグメント”segment 8, 9, 10”は、行アドレスＲＡ８，ＲＡ９，ＲＡ１０から形成されたセグメントセレクト信号ＲＰＤＺ′により選び出される。そしてこのセグメント”segment 8, 9, 10”内のどのワードラインＷＬが活性化されるかは、アドレスＲＡ０，．．．，ＲＡ７から導出された信号ＲＰＤＷ′により決定される。
【００１３】
行デコーダには、ＲＡＳ命令に従ってまずはじめに信号ＲＰＤＷ′つまり活性化されるセグメント内のワードラインを選択する信号が印加される。そのすぐ後で、セグメントセレクト信号ＲＰＤＺ′のうちの１つがアクティブになり、その結果、対応するワードラインＷＬの活性化を開始できるようになる。
【００１４】
さて、インタセグメント冗長構成の場合であると、冗長ワードライン”Red. WL”が別のセグメント内におかれている可能性があり、つまりたとえば行アドレスＲＡ８，ＲＡ９，ＲＡ１０により決定されたセグメント”segment 8, 9, 10”とは別のセグメント”segment 8r, 9r, 10r”内におかれている可能性がある。この場合には、新しいセグメント”segment 8r, 9r, 10r”内の冗長ワードライン”Red. WL”の活性化を開始させる新たなセグメントセレクト信号ＲＰＤＺ′を生成する必要がある。これと同時に、アドレッシングされたセグメント”segment 8, 9, 10”内のワードライン”defect WL”の活性化を阻止しなければならない。
【００１５】
半導体メモリにおける１つのまとまったブロックにはたとえば８つのセグメントが設けられており、これら８つのセグメントのうちいずれか１つのセグメントにおける不良ワードラインをインタセグメント冗長構成により修復する目的で、それらのセグメントにおける冗長ワードラインを自由に利用することができる。その際、各セグメントには精確に２つのフューズセットが割り当てられており、つまり各セグメントごとに２つの冗長ワードラインが設けられている。
【００１６】
印加された行アドレスＲＡがフューズされたアドレスのうちの１つと一致した場合、すなわち不良ワードライン”defect WL”が存在する場合、フューズのブロック１０，１１における１６個の出力信号ＦＲＸのうちの１つがアクティブになる。このことはたとえば、フューズされたアドレスが検出されると信号ＦＲＸが”低レベル”になることを意味している。そして信号ＦＲＸはブロックＦＲＢＵＦへ供給され、このブロックはフューズアドレス信号ＦＲＸのためのバッファとして用いられ、そこにおいて、冗長ワードライン”Red. WL”を利用する必要があるかが調べられ、このことは信号ＦＲＸが低レベルであるときに該当する。ブロックＦＲＢＵＦにより信号ＦＦＲ０ＡまたはＦＦＲ１Ａが励起され、その結果、本来アドレッシングされていたワードライン”defect WL”の代わりに冗長ワードライン”Red. WL”が活性化されることになる。詳細には、あるアドレスがフューズされているとき、信号ＦＦＲ０ＡまたはＦＦＲ１Ａは”高レベル”になる。これらの信号により、セグメントセレクト信号ブロックＲＰＤＺまたはワードラインセレクト信号ブロックＲＰＤＷを介して、不良ワードラインをもつセグメントを選択する信号ＲＰＤＺ′またはワードライン”defect WL”を選択する信号ＲＰＤＷ′が遮断され、ブロックＲＰＤＲを介して信号ＲＰＤＲ′により冗長ワードライン”Red. WL”がイネーブルにされる。つまり信号ＲＰＤＲ′は、セグメント”segment 8r, 9r, 10r”における冗長ワードラインを選択する。
【００１７】
セグメントセレクト信号ＲＰＤＺ′の形成は、先に述べたようにしてブロック１０，１１の出力信号ＦＲＸを評価することで行われる。印加された行アドレスＲＡがたとえば、セグメント”segment 8r, 9r, 10r”に割り当てられたフューズセットのフューズされたアドレスと一致する場合、回路ＦＲＺにおいて、アドレス 8r, 9r, 10r に対応する信号ＦＲＺ′が励起される。つまりこの信号ＦＲＺ′によって、冗長構成が存在すれば１つのセグメントが選択され、セグメントセレクト信号ブロックＲＰＤＺにおいて、規則どおりに選択された信号が上書きされる。たとえば、冗長構成が存在しなければこの信号は高レベルであり、冗長構成が存在すればこの信号は低レベルである。つまり信号ＦＲＺ′はセグメントセレクト信号ブロックＲＰＤＺへ供給され、このブロックにおいて、本来の行アドレス８，９，１０から形成されたセグメントセレクト信号が上書きされる。
【００１８】
このようにして、セグメント”segment 8r, 9r, 10r”内の冗長ワードライン”Red. WL”が活性化される。このセグメント内に設けられている２つの冗長ワードラインのうちいずれを実際に活性化するかは、印加されたアドレスとフューズされたアドレスとの一致が、２つのフューズセットグループのうちのいずれにおいて発生したかに依存するものであり、このことは信号ＦＦＲ０ＡまたはＦＦＲ１Ａにより決定される。
【図面の簡単な説明】
【図１】本発明による半導体メモリのための冗長回路のブロック図である。
【符号の説明】
１０，１１ フューズセット
ＲＡ，ＲＡ１，．．．，ＲＡ１０ 行アドレス
ＦＲＢＵＦ フューズアドレス信号のためのバッファ
ＲＰＤＺ セグメントセレクト信号ブロック
ＲＰＤＷ ワードラインセレクト信号ブロック
ＲＰＤＺ′ セグメントセレクト信号
ＲＰＤＷ′ ワードラインセレクト信号
ＲＰＤＲ′ 冗長ワードラインをイネーブルにする信号
Claims (1)
- セグメントにまとめられたワードライン（ＷＬ）が設けられており、あるセグメント（segment 8, 9, 10）内で不良ワードライン（defect WL）が発生すると、インタセグメント冗長構成により個々のセグメントに割り当てられているフューズセット（１０，１１）を用いることで、同じセグメントまたは別のセグメント（segment 8, 9, 10; segment 8r, 9r, 10r）内の冗長ワードライン（Red. WL）がセグメントセレクト信号（ＲＰＤＺ′）により活性化される、半導体メモリのための冗長回路において、
前記セグメントセレクト信号（ＲＰＤＺ′）は、フューズセット（１０，１１）の出力信号（ＦＲＸ）を評価することにより形成され、
印加された行アドレス（ＲＡ；ＲＡ１，．．．．，ＲＡ１０）が、あるセグメントに割り当てられたフューズセット（１０，１１）のフューズされたアドレスと一致したとき、フューズセット（１０，１１）に後置接続された回路（ＦＲＺ）により、該フューズセット（１０，１１）の出力信号（ＦＲＸ）から前記セグメントのアドレスに割り当てられた信号（ＦＲＺ′）が形成され、該信号により、行アドレスから形成されたセグメントセレクト信号（ＲＰＤＺ′）が上書きされ、冗長ワードライン（ Red. WL ）が活性化されることを特徴とする、
半導体メモリのための冗長回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19729579.7 | 1997-07-10 | ||
| DE19729579A DE19729579C2 (de) | 1997-07-10 | 1997-07-10 | Verfahren zum Aktivieren einer redundanten Wortleitung bei Inter-Segment-Redundanz bei einem Halbleiterspeicher mit in Segmenten organisierten Wortleitungen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1173795A JPH1173795A (ja) | 1999-03-16 |
| JP3660804B2 true JP3660804B2 (ja) | 2005-06-15 |
Family
ID=7835296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19135398A Expired - Fee Related JP3660804B2 (ja) | 1997-07-10 | 1998-07-07 | 半導体メモリのための冗長回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6188617B1 (ja) |
| EP (1) | EP0890902A3 (ja) |
| JP (1) | JP3660804B2 (ja) |
| KR (1) | KR100325649B1 (ja) |
| CN (1) | CN1269132C (ja) |
| DE (1) | DE19729579C2 (ja) |
| TW (1) | TW394955B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6314030B1 (en) * | 2000-06-14 | 2001-11-06 | Micron Technology, Inc. | Semiconductor memory having segmented row repair |
| US7111193B1 (en) * | 2002-07-30 | 2006-09-19 | Taiwan Semiconductor Manufacturing Co. Ltd. | Semiconductor memory having re-configurable fuse set for redundancy repair |
| US7613060B2 (en) | 2007-05-21 | 2009-11-03 | Micron Technology, Inc. | Methods, circuits, and systems to select memory regions |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4754434A (en) * | 1985-08-28 | 1988-06-28 | Advanced Micro Devices, Inc. | Switching plane redundancy |
| US5126973A (en) * | 1990-02-14 | 1992-06-30 | Texas Instruments Incorporated | Redundancy scheme for eliminating defects in a memory device |
| JP3040625B2 (ja) * | 1992-02-07 | 2000-05-15 | 松下電器産業株式会社 | 半導体記憶装置 |
| EP0636258B1 (de) * | 1992-04-16 | 1996-03-27 | Siemens Aktiengesellschaft | Integrierter halbleiterspeicher mit redundanzeinrichtung |
| KR950004623B1 (ko) * | 1992-12-07 | 1995-05-03 | 삼성전자주식회사 | 리던던시 효율이 향상되는 반도체 메모리 장치 |
| KR100192574B1 (ko) * | 1995-10-04 | 1999-06-15 | 윤종용 | 디코디드 퓨즈를 사용한 반도체 메모리 장치의 컬럼 리던던시 회로 |
-
1997
- 1997-07-10 DE DE19729579A patent/DE19729579C2/de not_active Expired - Lifetime
-
1998
- 1998-07-06 TW TW087110889A patent/TW394955B/zh not_active IP Right Cessation
- 1998-07-07 JP JP19135398A patent/JP3660804B2/ja not_active Expired - Fee Related
- 1998-07-09 EP EP98112767A patent/EP0890902A3/de not_active Withdrawn
- 1998-07-10 KR KR1019980027747A patent/KR100325649B1/ko not_active IP Right Cessation
- 1998-07-10 CN CNB981159516A patent/CN1269132C/zh not_active Expired - Fee Related
- 1998-07-13 US US09/115,618 patent/US6188617B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0890902A3 (de) | 1999-09-22 |
| US6188617B1 (en) | 2001-02-13 |
| DE19729579A1 (de) | 1999-01-14 |
| TW394955B (en) | 2000-06-21 |
| EP0890902A2 (de) | 1999-01-13 |
| KR19990013743A (ko) | 1999-02-25 |
| CN1205520A (zh) | 1999-01-20 |
| JPH1173795A (ja) | 1999-03-16 |
| DE19729579C2 (de) | 2000-12-07 |
| CN1269132C (zh) | 2006-08-09 |
| KR100325649B1 (ko) | 2002-05-09 |
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| A131 | Notification of reasons for refusal |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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