TW527675B - Semiconductor device, manufacturing method and apparatus for the same - Google Patents

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TW527675B
TW527675B TW091100379A TW91100379A TW527675B TW 527675 B TW527675 B TW 527675B TW 091100379 A TW091100379 A TW 091100379A TW 91100379 A TW91100379 A TW 91100379A TW 527675 B TW527675 B TW 527675B
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layer
solder
alloy
metal
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TW091100379A
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Masamoto Tago
Tomohiro Nishiyama
Tetuya Tao
Kaoru Mikagi
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Nec Corp
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Description

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發明領域 本發明係# Μ於1 +導體元件之製造方法及穿置 =係有關於一種具有藉由無錯銲錫凸塊(卜“七二 ΐ造方、 轉接之電子結構之半導體元件及其 習知技術 隨著半導體元件之功能 塊來使半導體封裝耦接到多 的次數也會增加,且半導體 grid array,BGA)之外部電 中’在連結切面之表面邊界 這是因為先前進行裝配時之 裝時的加熱時間、高溫狀態 等。如此一來,可靠度可能 個重要方法為選擇各別的材 以維持。 性及密度的增加,藉由銲錫凸 腳位半導體晶片的半導體封装 封I具有球柵陣列封裝(b a 1 1 極。在此種型式之半導體晶片 會因為金屬間的感應而改變, 加熱時間的關係,例如進行封 及南溫處理環境的溫度改變 會降低,而解決這個問題的一 料以使金屬合成容許可靠度可 —為了達到這個目的,請參考第5圖,第5圖顯示一般的 實施示意圖。當使用由錫鉛銲錫所形成之銲錫凸塊時,在 UBM層5使用鎳或銅,並使用UBM層5實行連結以形成一厚度 為5 // m之薄層。在此具有鎳薄層之例中,當銲錫凸塊連結 時銲錫中之錫鎳會反應而形成一内金屬化合物 (intermetallic compounci)li。在銅層中,介面形成一錫 銅聯結的内金屬化合物11。
2166-4590-PFl(N);Ahddub.ptc 第5頁 527675
___案號 91100379 五、發明說明(2) 銅與錫間的反應活性(r e a c t i v i t y )較鎳與錫來的高, 但是在其他例子之聯結時之混合狀態中,並在一炉社後之 溫度環境下,會引起一擴散反應及錫構成之銲錫姓鋅 或銅層,也就是UBM層5。這樣的結果會有問題產生,例如 錫在聯結介面之具有高密度錯的形成區域會被消耗;以及 由於錫擴散之Kirkendall Voids ’其有可能會減低強度。 為了解決以上問題,現在使用一種銅或鎳之厚層的形成方 法或者使用具有南仏點之減少錫而富含錯的鐸錫。 然而,近幾來有使用無鉛銲錫的趨勢,主要是由於環 境的問題,使用具有主要成分為錫之銲錫成為必要的。' = 種錫為主要組成之銲錫型式,且本例中之UBM層5之材質為 銅或鎳’將會使前述之問題更為明顯,並嚴重影塑可靠‘ 度。 曰 一般來說,為了解決這些問題,自銲錫可濕性及機械 特f生之觀點來看’使用錫或具有避免由銅及鎳加入銀、 麵銻或鋅所組成之U B Μ層5被吃掉或擴散之元素之銲錫。 然而’多成分銲錫通常以銲膏或球來供給至每一電 極’表不要保持組成每一電極之微量的額外元素 (microscopic additional element)始終不變是很困難 的如果要保持微小的額外的元素一致,則製作成本將备 提局。 同時’具有用以防止額外元素吃掉及擴散主要成分之 锡事先銘1融,在下限之停止聯結時UBM層5會鎔融或固體炫 化至銲錫。為了具有穩固的聯結,必須增加溫度,通常會
527675 案號 91100379 五、發明說明(3) 過度地鎔融UBM層5。為了防止UBM層5過度地熔化,必須包 含許多額外的元素,且結果會使熔點提高且必須考慮到製 造時的熱穩定性,會造成產品設計時的嚴重問題。 同時,如第15圖所示係一種迴爐管(ref 1〇评 furnace),用來熔化銲錫及製作連結區段(b〇nding section:,迴熔爐是一種用以通過初步加熱(preHmin heatlng)區域之系統,藉由紅外線或熱空氣來實際加熱及 ~郃以控制溫度,並利用一傳送器以固定速度傳送。但 此裝置利用傳送器通過每一區域時很難系統溫度控制,因 此這是不太可能如設計時所預期般形成—個用於連結區段 =金屬化合㊉,並且爐管内部在傳送器進行傳送時會有 ί r媒:ί半導體晶圓或晶片發生損'褒,焊橋會因為形成 的—錫移動而升起,並導致產品產能降低。 = f 936 1 2G號專利揭露—種利用銲錫及 屬化合物以增加連結強度之銲錫凸塊電 ΐ、=。: 有關於一阻隔金屬層,-第-麵層,- : UBM層一’及一銲錫凸塊依序層壓在半導體晶片的連接 屏勺人=i M層用以與銲錫凸塊混合形成金屬。第二職 層包含金屬,並包含於録错凡 ^ t ^ ^ U Β μΤΛ Λ ^ ^ ^ 金屬的濃度。 、,屬浪度南於銲錫凸塊中相同 發明概述: 體 曰曰 本發明之第一目的在於描彳^ 仕R知供一種咼可靠度的半導 第7頁 2166-4590-PFl(N);Ahddub.ptc 527675
=,極結構,可以控制連接區段介面反應而不需要銲錫, 二^錫具有增加許多微小的元素之多合金金屬成分 异是習知之使用二種或三種元素銲錫亦同。 , 本發明之第二目的在於提供一種高可靠度的半導 件,,其中半導體元件具有上述之電極結構,及形成此裝置 的製造方法。 义 本發明之第三目的在於提供一種半導體製造裝置, 便可簡單地完成半導體晶片的溫度控制,並可控制銲 炫化及内金屬化合物的沉積。 為達到上述目的,本發明提供一種半導體元件,半導 體元件具有至少一銲錫凸塊(solder bump),銲錫凸塊由 合金銲錫(alloy solder)所形成,形成在一下凸塊層 (under-bump layer)上,下凸塊層包含一第一金屬7第一 金屬形成於一線路層,包括··一内金屬化合物,包含一主 要成分金屬,主要成分金屬為合金銲錫,及一第二金屬, 第二金屬不同於主要成分金屬,其中内金屬化合物形成於 銲錫凸塊與下凸塊層之間。 ' 為達到上述之另一目的,本發明再提供一種半導體元 件,同樣具有至少一銲錫凸塊,銲錫凸塊由合金銲錫所形 成,形成在一下凸塊層上,下凸塊層包含一第一金屬,第 一金屬开> 成於一線路層’包括:一合金層,合金層為由一 合金銲錫之主要成分金屬及一不同於主要成分金屬之第二 金屬所組成之内金屬化合物,及由一包含於下凸塊層之第 一金屬及合金銲錫之主要成分金屬所組成之内金屬&合物
527675 _____塞號91100379__年月日 修正 五、發明說明^ ~----- 所組成’其中合金層形成於銲錫凸塊及下凸塊層之間。 ^ 為達到上述之另^一目的’本發明更提供一種半導體一 件’具有至少一銲錫凸塊’銲錫凸塊由合金銲錫所形成, 形成在一下凸塊層上,下凸塊層包含一第一金屬,第一6 屬形成於一線路層,包括··一内金屬化合物,金屬化人2 形成於銲錫凸塊及下凸塊層之間,其中内金屬化合物包 含··一第二金屬,第二金屬由一臨時安排於下凸塊層=金 屬層且錄融於銲錫凸塊結構之合金銲錫所組成;及义八二 錫之主要成分金屬。 "i f 為達到上述之另一目的,本發明另提供一種半導體元 件,具有至少一銲錫凸塊,銲錫凸塊由合金銲錫所形成, 形成在一下凸塊層上,下凸塊層包含一第一金屬,第一金 屬形成於-線路層,包括:一合金層,合金層形成於銲^ 凸塊及下凸塊層之間,其中合金層包含下列組成:一臨日士 安排於下凸塊層之金屬層且嫁融於銲錫凸塊結構之合金^ 錫所組成之内金屬化合物;及一包含於下凸塊層之第二^ 屬及合金銲錫之主要成分金屬所組成之内金屬彳θ匕合物。一 本發明中,合金銲錫之主要成分金屬為錫(七丨^),次 於合金鮮錫之主要成分金屬之第二主要成分金屬為銀 (silver) ’並於合金銲錫中加入銅。 本發明中’第二金屬為銅或不同於第一金屬之金屬中 的其中一種,並與錫形成一内金屬化合物。 本發明中,下凸塊層之第一金屬包含鎳,或是一由鎳 或具有不銅薄層特性之鎳合金中的其中—種所形成之夾層
2166-4590-PFl(N);Ahddub.ptc 第 9 頁 527675 月 曰 修正 號911咖7丨 五、發明說明(6) j薄層,或是—由鎳或鎳合金其中 一種所形成之失層式薄層。 或銅或銅合金其中 你,本發明+,線路層及下凸塊層之間I士 接觸層包含鈦或鈦轉合金其中一^之間具有一接觸層,且 為達上述目的,本發 一 法,半導體元件包括至少一;t金半導體元件的方 塊,銲錫凸塊經由一於、斤形成之銲锡凸 :包含-第-金屬,= = ; 層上’下凸塊 塊主要成分金屬 具有不同於銲錫
㈣合金銲錫以沉二出金銲錫進行錄融;及冷卻 含第《人積出一内金屬化合物,内全屬化人I 於下凸塊層及銲錫凸塊之間。成刀金屬,内金屬化合物位 杜沾上述另—目#,本發明再提供—猶带杰主道 件的方法,包括下列 、種形成丰導體元 :凸塊層包含-第-金屬:藉由:!;:;::;塊層, 二第—内金屬化合物;供給在一 之第一金屬至合金· j於主要成分金屬 以在下凸塊層與合全r錫J,卻之前臨時鎔融合金銲錫 層由第-内金屬化合金層,其中合: 為達上述另金屬及第二金屬所構成|· 件的方法,半導體元c:::種形成半導體元 凸塊層包含一第塊層形成於-線路層上,下 -屬’包括下列步驟:於: 2166-4590-PFl(N);Ahddub.ptc 第10頁 527675 91100379 日 五、發明說明(7) ____ 成孟屬層,金屬層由一第二金屬所接乂 凸塊時,將全部之金屬層録融至 =,·及當形成録錫 金銲錫之主要成分金屬 錫凸塊之間的介面。 為達上述另一目的 的方法,包括下列步驟 沉積出-内金屬化合物1金屬化二並進行冷卻以 —— b〇物包含第二金屬及合 内孟屬化合物位於下凸塊層及銲 本發明提供一種形成半導體元件 下凸塊層包含一第一金屬於::層上形成-下凸塊層, :面形成-第-内金屬化合二反應以 :合合i;::r形成-第=== 下凸塊層與合進行冷卻以在 化合物μ金屬化合物及第二内金屬化合物所形成之 件的=上二目二本發明更提供-種形成半導體元 層,下凸塊層dm路層上形成-下凸塊 一介面开彡成一# 弟至屬,猎由與合金銲錫反應以於 由-第:金屬::内ί屬化合物;形成-金屬[金屬層 金屬化合物:屬成一第二内 形成一人全展 _層上形成一溥層,薄層由錫構成,且 銲錫。σ、,s ,s金層由第二金屬及錫構成;及供給合金 設定i ”時,嫁融合金銲錫並藉由 一下凸塊層之介面之溫度以沉積出内金屬化 第11頁 2166-4590-PFl(N);Ahddub.ptc 527675 SS_91100379 五、發明說明(8) 修正 合物、,介面之設定溫度以一特定溫度梯度的方式使介面 設定溫低於鮮錫凸塊頂部之溫产。 本卷月中曰形成銲錫凸塊時,嫁融合金銲錫並沉穑 内金屬化合物,藉由在一平台(stage)設置半導體元件來、 完成,且於平台(stage)之一下部引起一加熱板及一冷 板移動來使平台(stage)可連續產生(br〇ught)。 本^明中,在使用加熱板來加熱時,半導體元件也會 因為上面之沒有接觸的加熱器來加熱,提供在半導體元件 之亡部,並在使用冷卻板來冷卻時,當使用未接觸加熱器 連縯加熱時,一介於銲錫凸塊頂部以及介於銲錫凸塊與下 凸塊層之介面之溫度梯度會增加以促進沉積至内金 a 物與下凸塊層之介面。 0 本發明中’利用加熱板來加熱及利用冷卻板來冷卻, 都疋在一特疋氣體之真空氣壓下進行,特定氣體包含惰性 氣體或還原氣體其中一種。 本發明中,下凸塊層形成單層或複數薄層之失層式薄 層其中一種,下凸塊層選自下列其中一種:鎳、鎳合金、 銅及銅合金,並由一喷賤(sputtering)方式形成;或者下 凸塊層形成單層或複數薄層之夾層式薄層其中一種,下凸 塊層選自下列其中一種:鎳、鎳合金、銅及銅合金,並藉 由無電解電鑛(nonelectrolytic plating)或電解電鑛 (electrolytic plating)其中一種所形成。 本發明中,金屬層包含一銅薄層,銅薄層之形成至少 包含下列一種:喷濺、無電解電鍍及電解電鍍。
五、發明說明(9) 本發明中,金屬層之薄層厚度,合九 ^ 合金銲錫的鎔融時,金屬層&二°又,^更在進仃 且,當合金鲜錫進行冷:;了:屬鲜錫内’在 是從合金銲錫所沉積,合金銲錫: = =一些金f 中一種。 吻仏、、、口方式為球或顆粒之其 本發明提供一種半導體製造裝置一 (_ntlng) 一樣本;一加熱部, :.】上卻 部,用以從下方冷卻樣本。 ’、、、樣本’及一冷卻 本發明中,至少包括一羋 . .Λ ^ 十口(s tage)以架設樣本 (sample),加熱表示加埶上述 、人"士 述之樣本。 …、上这之樣本,冷部則表示冷卻上 本發明所提供之另一半導體製造裝置包括至少一平台 以架設-具有銲錫之半導體元件’加熱表示加熱此半導體 元件,冷卻表示冷卻此半導體元件。 本發明中,加熱部包括一加熱板,加熱板具有一嵌入 的加熱器,冷卻部包括一冷卻板’冷卻板具有一嵌入的冷 卻媒介,其中加熱及冷卻是由連續引起加熱板及冷卻板來 與平台之下表面接觸以傳導加熱。 本發明中,更包括一無接觸加熱部,位於平台之上 部’用以自上方加熱樣本而不會互相接觸。 上述之半導體晶片電極結構中,比較相關的結構,其 錫型夕成刀 a 五!干錫(tin type multiple component alloy solder)供給至下凸塊層,且單内金屬化合層 (single intermetallic compound layer)在下凸塊層及
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案號 91100379 五、發明說明(10) 凸塊之間使用錫所形成;下凸塊層藉由熱擴散所形 製造一薄的銲錫合金層來防止熔化及錫擴散,錫型之二; 素或三元素合金銲錫以銲膏或銲球的型式供給;及^ ^ 金層6藉由熱擴散所形成,銲錫合金層6具有與每二 口曰 錫合金、錫及下凸塊層連結在一起之内金屬層。、吁 足樣的方法,藉由預先在下凸塊層薄薄地提供一 合金製造層,此得到的銲錫凸塊結構包括二或三元素人金 :錫於錫中,錫乃是主要成&,第一内金屬由銲錫中:錫 =錫合金製造層反應來化纟,第二内金屬層由銲錫中的 界1、下凸塊層反應’並於連結之鲜錫合金層介面構成一邊 、表社此ϊΐ之銲錫纟金層$第一及第二内金屬層化合物之 二,s烙化銲錫時,全部的錫製銲錫合金製造層(tin ::1 loy maklng layer)都會變成第一内金屬化合物 “if Ξ 時間形成第二内金屬化合物。卜内金屬 ::::斷一擴散路徑,而第二内金屬化合物於此擴散路 梯产Z = π ΐ 2連結銲錫合金層由不同金屬形成後,濃度 穷ί,壤伊4二且梯度邊界(boundary)會變的較單層來的 化合物的溶點變的制。此外,自從沉積内金屬 屬化合物在銲錫上合金的溶點高時,會有防止内金 置中再次溶化也的效果,1^算銲錫在後續製程或設 □此在&錫内部的錫及下凸塊部之内金屬化合物 2166-4590-PFl(N);Ahddub,
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層’會因為正常以 屬化合物被安置在 是晶格邊界等,達 間的重複加熱期間 靠度連結介面效果 下的擴散情況而生 擴散路徑上而抑制 到因為在集合之後 來得到具有低惡化 長,會因為第一内金 生長,擴散路徑就像 之集合與處理情況期 溫度變化時期的高可 提供一種半導體製造裝置,包括-平台,用以 用叹.导體晶片;-加熱源、,用以加熱平纟;一冷卻源, 以強力冷卻平台。對不同的預熱有可能會選擇不同的加 二速率及冷卻速率,實際的加熱及冷卻平台,尤其冷卻速 ,可旎會特別快,然後藉由自半導體晶片後表面冷卻,矸 月匕會在連結焊錫及下凸塊層的介面形成内金屬化合物。而 且,為了使這些效果更明顯,會在半導體晶片上方提供〆 無接觸型加熱源,當自冷卻板在進行冷卻時,半導體晶片 也會由上方來加熱,以可能來增加半導體晶片上方及下方 形成的溫度梯度,尤其是在焊錫的頂部及底部,以町能更 增加沉積及連結内金屬化合物在銲錫介面的形成。 實施例·· 第一實施例: 首先’本發明所示之第一實施例之半導體元件,及此 半導體元件之製造方法,將會詳細描述如第丨圖至第3圖所 不。第1圖顯示半導體元件之凸塊結構。第2圖顯示在以銲 球(solder ball)的形式提供銲錫,且未形成銲錫凸塊時 之電極結構。第3圖顯示在以銲膏(s〇ider paste)的形式
2166-4590-PFl(N);Ahddub.ptc 第15頁 527675 ___案號91100379_年月日 修^ 五、發明說明(12) 提供銲錫,且未形成銲錫凸塊時之電極結構。 請參考第2圖,在半導體晶片1之金屬線2上形成有一 電極,由接觸層4組成,以達到與金屬構成金屬線2深入接 觸的目的,一下凸塊金屬(under-bump metal,UBM)層5, 藉由與鮮錫反應變成合金’及一銲錫合金製造層8,薄薄 地由不同於UBM層5的金屬所形成,用以與銲錫形成八金。 以不包含鉛的錫作為主成分的一二元素或三元素鲜球9, 提供在電極上。 在這樣的情況下,當銲球9被加熱並溶化時,鲜錫合 金製造層8會與銲錫中的錫徹底反應,且暫時炫化於錫 中。錫再銲錫中然後同時熔化UBM層5。由於大致為全部數 買之溶化在銲錫中的錫是由熔化溫度所決定,如果開始冷 卻,内金屬化合物層會被形成在連結介面,但是在二^ ^ 例中’連結銲錫合金層6,會成為内金屬化合物的一連結 層’會因為金屬組成銲錫合金製造層8來作為熔化在锡^ 金屬組成的UBM層,兩者同時遭受内金屬化合物在結八 面的沉積。 'σ ;1 在這邊的一個重點是關於銲錫合金製造層8,口有一 數量可以與以錫為基底之二元素或三元素合;之銲球9來 熔化,且在冷卻時間所沉積的薄層厚度需要考慮決定。告 熔化數量很少時,銲錫凸塊7直接熔化在錫上,並且凝固田 =ΐ i卻時間沉積’這表示在内金屬化合物的這樣的連 結層}又有被形成。 第1圖顯示以上述方式所形成的銲錫凸塊7的切面圖。
527675 SS__9U〇〇379 五、發明說明(13) ----2--^_ S連結鲜锡合+爲& 4士 成時,内金屬化I /皮一屬化合物連結層的形式來形 合發生熔π Β物為高熔點,因此連接介面的UBM層5不 算是在集合時間之銲錫溶化溫度以上的加 情況,也=此外’因為溶化溫度以下的加熱時期的擴散 界。 θ ^ (卩制因為内金屬化合物連結層安排在晶格邊 熔人L使t述更為具體,特別描述-種典型的金屬組成共 錫Γ tlc solder),即為具有95%錫及3.5%銀之以 錫為基礎之二元素合金且不含鉛之銲球9。 、社日日片1上所形成的金屬線2通常由鋁或鋁合金所 :二:!4為鈦或鈦/鐫合金等;_層5為鎳/釩合金 專,及^錫合金製造層8為銅等;依序喷濺已形成一電 =处ΐ=個地方,組成銲錫合金製造層8的銅薄層厚度最 好月匕元王熔化在熔化時間,與銲球9中錫的比例有關,且 :以二冷部及凝固時間時沉積在介面以作為内金屬化合 這表示,數$過度飽和。然而,如果銅的數量太多, 則需要注意,因為在被形成的銲錫凸塊7表面上會嚴重不 平衡,且熔化時的潤溼能力會因為空隙的發生而惡化。 鈦或鈦/鎢合金使用在接觸層4,但是也有可&使用鉻 ^鉻/銅合金;及相似的鎳/釩合金使用在UM層5,也有可 能使用鎳,鎳/釩合金,鎳/鎢合金,鎳/鉻合金,銅或銅 合金。同樣的,使用銅來作為銲錫合金製造層8是本發明 的一個主要特徵,但其也有可能使用於不同於ubm層5的材 料,且為一種金屬與銲錫中的錫構成一内金屬化合物。
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亚且,此實施例中,UBM層5及銲錫合金製造層8兩者 都土喷濺法所形成,但是也可以由電鍍或非電鍍的方法所 形J ’或組合喷濺法,A可以利用不同的方法組合及使用 不5的材料來形成薄層結構。舉例來說,ubm層5為一由喷 滅法形成的鎳或銅薄層組合,其可能具有—利用電鑛法來 形成的鎳結構。藉由在形成薄層的時間來調整狀態,可能 會具有小顆粒尺寸的顆粒狀結構來改善薄層品f。同樣 ^本^於銲錫合金製造層8利用㈣等之材料有可能會容 易表面虱,,可能會提供額外的薄黃金(thin g〇ld)或一 ,以,,氧化的層來促使銲锡合金製造層8的銲錫潤渔能 ’:、到防止氧化以改善和錫潤溼能力的目的。 -去^入,然此舉例顯示一以錫為基礎(tin-based)的 金土作為銲錫’也可能使用具有將微量銅加至鮮 Ϊ 金銲錫,或使用其他多元素合金鮮錫。並 ΙΙΙβΜ h 1二2例中,揭露一種銲錫合金製造層8形成 組成包括此銲錫,4 t:L:銲錫合金製造層8的元素 第二實施例 、了此會因銲錫合金製造層8而廢除。 接下來’本發明之楚_ ^ 其製造方法及其製造;ί:= 列戶?示的半導體元件及 請參考第6圖,一連置至第13圖所示。 錫凸塊7之間utli錫合金層6形成在丽層5及銲 屬化合物包含在銲錫之;H成之酬/5 ’及-第二内金 〜王要成份且預先微量加入至銲錫合
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$之金屬或事先薄薄地形成在腦層5上。在形成銲錫凸塊 日守之加,及冷卻程序中,連結銲錫合金層沉積在—鲜錫凸 塊及狀恶(condition)構成之介面,因此其有可能作 制此結構。 請苓考第9圖,一包括加熱及冷卻程序以得當上述結 構之‘程,及一製造裝置,詳細描述如下。半導體晶片1 & 其上被提供有銲錫且安置在回流機器(ref 1〇w㈣讣“㈠之 平台19,且回流區域(ref 1〇w area)18,被作來可以減壓 及充滿鈍氣體或還原氣體。同時加熱板2 〇及冷卻板2丨位於 平台1 9的後方,而溫度控制則是由其中一個板來接觸平台 1 9後方,導致熱的傳導來決定。這是說,由於熱穩定且^ 效率的傳導,碳,具有高熱傳導性且容易由機器製造,所 以用作平台1 9及加熱板2 0的材質,冷卻板2 1則由抗腐蝕 不鏽鋼所製。 於此實施例中,碳用來作為平台1 9及加熱板20,但是 也可以用其他南熱傳導性之材料,或選擇適合的化合材 料。並且’平台19的曲率(curvature)越低越好,並盡可 能地薄以使熱容積小。 當加熱或冷卻半導體晶片la時,回流區域18充滿所需 要的純氣。回流區域1 8所充滿的氣體’可避免銲錫表面氣 化,並具有氧化還原作用,舉例來說,鈍氣例如是氮氣或 氬氣’還原氣體例如是氫氣或含氫氣體。在冷卻系統中, 糸統月t*弓丨起冷卻板2 1 ’那疋水冷卻(w a t e r - c 〇 〇 1 e d)嵌入以 接觸平台1 9,有可能使用具有冷卻氣體之系統,冷卻氣發
2166-4590-PFl(N);Ahddub.ptc 第19頁 527675 _^案號 9110037Q 、發明說明(16) 修正 曰 五 逆向吹平 實現(rea Γ . λ : ’本發明中也可選擇冷卻傳導容積 *eallZlng)效果的任何系統。 的紅外ί : ^無接觸式加熱源22,例如回流區域18之上 表面來久名卩° f來加熱銲錫’且由半導體晶片1 a後方 梯声,:二 由半導體晶片la上方及下方來增加溫度 仰哎,使得在銲錫連纟士 丨7个日 又 簡單,0 ^ 〇 面、/儿積一優先内金屬化合物變的 4 =的溫度控制以形成連結銲錫合金層6。 同樣4以隼人一圖,半導體製造裝置,上述之元件構造, 源兩者,嵌源’或冷卻源’或甚至加熱源及冷卻 熱哭式 ^ &,且加熱及冷卻可以由建立在一加 i锡11=T熱媒介或冷卻媒介之流動來實現。這樣形成 塊的半導體並不限定在晶片形式,τ共同地形成: 元件:H及第12圖描述此實施例之形成半導體 ^ ^2] il ^苐11A圖顯示一只有使用加熱板20及一 ^卩,2丨來作為加熱源及冷卻源的程序,且實現回流於一 、又軋堅下,而第i丨Β圖顯一 一 ; 22來作為加埶泝f ρ Γ '、,、接觸型加熱源 、,7力…、源之私序,且在回流區域18充滿鈍氣。 百先’在步驟Sl〇l及S201,將既定量的銲錫人八4 , 銲劑供給至半導靜曰μ, 心里w鲆錫合金和助 上之銲錫合金f造;\的麵層5 ’或者是形成於_層5 供給既定旦r 2 ^ 供給系統以適當地選擇能夠 ^ 里于、9系統,例如第7圖所示之銲錫球罗_ & 刷系統。3斤不之電解銲錫電鑛系統、或其他銲錫塗佈印
527675 _案號 91100379_年月日__ifi 五、發明說明(17) 接著在步驟S1 02及S2 0 2,已經供給銲錫的半導體晶片 1 a則設置在回流裝置(請參考1 2 A圖)内的平台1 9上。在回 流區域1 8密封之後,進行減壓以達到一特定壓力(步驟 S2 0 3所示),回流區域18充滿氮氣,氫氣或包含氫氣的混 合氣體(步驟S204所示)。實行這些程序以藉由使回流區域 18缺氧性集中(hypoxic concentration)或減低的氣壓來 改善銲錫的潤溼能力。當沒有因潤溼能力造成的不便時, 將可適當地省略這些程序,如第1 1 A圖所示。 接著,在步驟S1 0 3及S 2 0 5中,被加熱以設定溫度的加 熱板2 0與平台1 9的後方表面接觸,銲錫的溫度會上升至一 高於熔點的特定溫度以熔化銲錫(如第丨2B所示)。在具有 無接觸式加熱源2 2之本例中,也藉由操作此加熱源來進行 加熱。在此加熱程序中,金屬構成的UBM層5在與熔化銲錫 的接觸介面上溶化至銲錫内。並且,本例中,潤溼能力改 善層1 7會形成如一 UBM層5之上層,潤溼能力改善層丨7及 U B Μ層5會一個接一個地溶化於銲錫。 之後’在步驟S104及S2 0 6中,加熱板20從平台19上被 拿走,而冷卻板21會與平台19的後方表面接觸以開始進行 冷卻(如第1 2 C圖所示)。在這個地方,由於半導體晶片J 由相反側的表面開始冷卻’第1 2 C圖的溫度會突然自頂部 下降至底部’產生很大的溫度梯度,且溶化的銲錫會自 UBM層5這一側凝固。在此凝固程序中,一較銲錫具^高 點的内金屬化合物會變成一UBM層5沉積時的核心(c〇re), 且由錫及UBM層5之原子所形成之内金屬化合物之主要階段
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(primary phase)被此積在非常接近υβΜ層$的地 會被沉積的内金屬化合物在一人 ° 铷,餛Α俨雜夕士西a 物為 3錫孟屬之内金屬化合 ,錫為知錫之主要成分,及_層5,及内金屬化合物由 銲錫主要成分之含錫金屬與UBM層5所構成,此且二 要成分之含锡金屬的内金屬化合物,其銲錫内部 同於UBM層5的金屬,例如像金屬構成的銲錫合金製造=不 8,或具有含錫金屬之内金屬化合物及金屬構成之潤溼曰能 力改善層1 7。這些内金屬化合物於形成連結銲錫合金層β 之兩階段同時沉積在UBM層5的鄰近地區(如第6圖所示)曰,
如此則為完整的凸塊的組成(步驟sl〇5,S2〇8)。銲錫内部 的溫度梯度會於冷卻程序期間預先使冷卻速率特別地快速 且使UBM層鄰近區域之主要階段的沉積變的容易,所以冷 卻速率可以變的快速,舉例來說,可以達到每秒大於攝氏 2度。 、 在增加UBM層5介面之鄰近區域的冷卻速率中,同時在 平台1 9下方利用加熱板來加熱及提供利用像紅外線等無接 觸式加熱源22來自回流區域1 8上方加熱,並利用無接觸式 加熱源22自上方部持續加熱,就算是在步驟206中啟動冷 卻板2 1來冷卻後也一樣。這樣自下方加熱及自上方冷卻的 組合,在銲錫上與半導體晶片不同之溫度將會增加,可以 有效沉積内金屬化合物。 這些操作如第1 3圖所示。第1 3圖顯示平台1 9的表面溫 度、加熱板2 0及冷卻板2 1之轉換時間的選擇、及無接觸式 加熱源22的開關轉換時間。無接觸式加熱源22在開始加熱
2166-4590-PFl(N);Ahddub.ptc 第22頁 527675 修正 曰 案號 9110037Q 五、發明說明(19) 時被轉入開啟的狀態,半導 熱。當時間到達高於銲錫炼點:特定a;: 土方=方:: 間經過可到達高於銲錫炫點 〜’里又才"σ…牯 板20及冷卻板21以開始進;;=將:轉換加熱 會保持在開啟的狀態直到、θ户一疋’,、、萄式加熱於22 炫點的溫度梯度會進-步/ 14日樣;/,鲜錫内部接近 區域沉積内金屬;丄八加,且確實地侧層5之鄰近 進行這樣的控制型式(Γ η η + ^ 1 + 、 楹徂冰A、、ai i 尘^α〇ηΐΓο1 type),溫度感應器被 /、末偵,、彳平口 1 9的溫度或半導體晶片的表面溫度,只需 要轉換平台及轉換無接觸式加熱源22之開關,I由提供控 制來簡化運轉工作,表示在回流裝置中為自動地進行這些 =作。並且,此實施例中,被揭露的係在半導體晶片上的 銲錫組成,但是在半導體晶圓上亦可以相似的方法來進行 操作。 •這樣的方法,本發明所述之半導體製造方法及利用此 製造方法之半導體製造裝置,可以準確地控制半導體晶片 的溫度及藉由調整加熱板2 〇、冷卻板2 1、無接觸式加熱源 22及開關時間來設定溫度以控制前表面與後表面的溫度梯 度,並可確實地在銲錫凸塊7與ϋΒΜ層5之介面沉積一内金 屬化合物。並且,半導體晶片丨a或半導體晶圓在回流程序 不需要被運送,表示不會因為形成銲錫的移動而發生損 壞’因此可以改善產品的良率。 第23頁 2166-4590-PFl(N);Ahddub.ptc 527675 ___素號 91100379 五、發明說明(20)
3_日 修正
範例: 特舉一本發明之範例以詳細描述本發明之較佳實施 例0 範例一 · 本發明所示之第一實施例之一半導體元件之特定 方法如第2圖所示。首先’鈦及鈦/鎢合金連續噴濺在鋁: 金金屬線2上以形成如接觸層4,鋁合金金屬線2形成於σ 導體晶片1上。鎳/釩合金具有一約丨―5//m左右之厚度、,十 成如UBM層5,及以銅在接觸層4上進行喷濺以形成銲锡人/ 金製造層8。在此例中,鋼薄層之厚度利用連續喷濺的^ 法在具有120 /zm直徑之電極上形成約為〇. 8 am左右的厚 度’且由錫及銀組成之共熔合金(eutectic)所形成鋒球之 直徑為1 5 0 /z m。 一共溶銲球9由96.5%比重的錫及3.5%比重的銀由同時 流出至電極而形成,加熱至至少攝氏221度之溫度,此為τ 共熔銲球之熔點,並且銲球9會熔化。銲球9完全地熔化鲜 錫合金製造層8之銅,且銲錫冷卻為半球形狀,由鎳/锡内 金屬化合物及銅/錫内金屬所組合而成的銲錫合金層6被形 成,並因此完整的連結。 當分析如第1圖所示之這樣形成之銲錫凸塊切面時, 上述之連結銲錫合金層6為鎳/錫内金屬化合物與銅/銀内 ^屬化合物在介面之連結’就异後來之加熱時期大於銲錫 熔點溫度也一樣,銲錫凸塊7顯示出明顯較低之可靠度而 抑制反應層形成的效果之導致由鎳所形成之U β %層5消溶或
527675 —-_ 案號 91100379_年月日__ 五、發明說明(21) 擴散。 連結銲錫層存在的效果及狀態如下所述。連結銲錫合 t層6之擴散會被抑制,因為連結銲錫合金層6存在的狀態 疋’母一鎳/錫内金屬化合物及銅/錫内金屬化合物之共擴 放路^(mutual diffusion path)被阻塞而關閉,及在另 狀態,錫形成一關係於具有鎳及銅之三元素内金屬化合 =之固態溶液之内金屬化合物,就算是此三元素内金屬二 合物存在,擴散路徑銅樣被鎳及銅的連結所切斷,以抑 彼此之擴散。
曰、*在這個地方,合金銲錫層8之較佳厚度為〇· 8 ,但 ί ^ ί的效果會充分顯示在G· 6 ”至1· 2,之薄層厚度( 及刪層5的厚度可以依據半導體元件製程的需要 木週當改變。 $ 範例二: 接下來,係描述本發明楚—$ 範例,tl· r ^ + 七月之弟一粑例。相似於上述之第一 I: ;1, ; ^ ^ ^ t „, t 4,鋁合金金^線2开/呂合金金屬線2上以形成如接觸層 一約卜^、左右半導體晶片1上。鎳/釩合金具有
4上進行喷機以形成;:,合:成:UBM層 之厚度利用連續嗔濺的方法在衣§-曰。在此例中,銅薄層 成約為〇. 8 左右的戶 八有20 直徑之電極上形 (eutectic)所形成;Hi及銀組成之共炫合金 此範例具有實徑為15〇_。 、不錫進一步在銅銲錫合金製造層8上
527675 月 曰 案號 91100379 五 發明說明(22) 提供為〇 · 5至1. 〇 // m之厚度的特徵,及一連纟士曰 為一由銅與錫構成之内金屬化合物及鎳與錫結銲錫合金層6 化合物加熱至至少攝氏2 2 〇度所形成之組、人構^成之内金屬 錫被提供以形成一凸塊,會盥上诚坌,就算之後銲 果。 /、上述弟一乾例達到相同的效 如第一及第二範例所述,此例被顯示以 :供銲錫,但亦可以第3圖所示之鲜膏丨◦的型式提=式 第三範例: 接著,第三範例之詳細描述如第4圖所# 一半導體元件的結構,使半導俨曰y目士 t 弟4圖顯不 ^弟-辄例之結構。如第4圖所示,—種覆 =供
Chlp type)半導體元件具有 \ 1P :V體“I之鋁合金金屬線2上形成接觸層4 =以贺滅的方式形成鎳/凡合金構成之_層5 觸 二入=的厚度’及以銅在接觸層4上進行喷賤以形成銲 ,二孟衣造層8。在此例中,銅薄層之厚度利用連續噴機 =法在具有12G,直經之電極上形成約為G. 8 _左 厚,:且由錫及銀組成之共溶合金(eutecUc)所形成銲^ 之直徑為150 /zm。 一共熔銲球9由96. 5%比重的錫及3. 5%比重的銀由同時 流士至電極而形成’加熱至至少攝氏221度之溫度,此為 共熔銲球之熔點,並且銲球9會熔化。銲球9完全地熔化銲 錫合金製造層8之銅,且銲錫冷卻為半球形&,由錄/錫内
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金屬化合物及銅/錫内金屬所組合而成的銲錫合金層6被形 成在介面上,以形成銲錫凸塊7。 曰 換句話說’基底1 2具有電極,預先提供與銲錫凸塊7 具有相同組成之銲錫,半導體晶片1放置在基底12之電極 上,然後加熱及熔化以將他們連結在一起。在連結之後, 在銲錫凸塊7之間的空隙被封口樹脂(sealing resin)Hm 填滿’以變改善機械強度及抗濕性(moisture resistance)。之後,具有與半導體晶片1上之銲錫凸塊7 相同成分的銲錫被加熱並溶化以作為a外界端子1 3。 在此’最先粘附(attach)之半導體晶片1之銲錫凸塊7 在製造過程中’會反覆地被加熱到高於溶點的溫度,但是 對於本發明之銲錫凸塊7而言,由於ubm層之熔化及擴散是 可以控制的,因此可以提供具有高良率之高可靠度半導體 元件。 第四範例: 接著,本發明第二實施例之利用半導體製造裝置之半 導體元件的製造方法如第7圖及第8圖所示。第7圖及第8圖 顯示第四範例之半導體晶片結構,在第7A圖及第8A圖之每 一例中’都顯示有提供在UBM層上之潤溼能力改善層的結 構,而第7B圖及第8B圖中則顯示在UBM層上沒有潤溼能力 改善層的結構。 如第7A圖及第7B圖所示,此範例中之半導體晶片具有 以鎳/鱗層形成之UBM層5被以在鋁電極進行無電鐘法來形 成’具有大約5 //m左右的厚度,鍍金(g〇ld plating)則廯
2166-4590-PFKN) ;Ahddub.ptc 第 27 頁 527675 案號 91100379 年_η 曰 修正 五、發明說明(24) 用在鎳/磷層上以形成大約0 · 0 5 // m左右的厚度來作為潤渔 能力改善層1 7。電極的直徑大約1 2 0 // m。並且,銲錫以球 設置法(ball mounting method)的型式提供,球的直徑大 約1 5 0 // m,且組成為9 6 · 5%比重的錫,3%比重的銀,及 〇 · 5 %比重的銅。 之後,具有銲錫之半導體晶片1 a被設置在回流裝置之 平台1 9上,回流區域1 8首先減壓至大約1 〇Pa,然後充滿氣 栽i。在回流區域1 8中的氣壓回到一大氣壓後,氮氣的流量 被設定在大約為1 5公升/每分。接著,加熱板2 〇被加熱至 大約攝氏2 9 0度左右的溫度並接觸平台1 9,並在7 5秒後變 成攝氏2 2 0度左右之溫度,此為銲錫之熔點,且加熱板2 〇 被移走,並將冷卻板2 1接觸平台1 9以冷卻至室溫。此例 中’最高溫度為攝氏2 6 5度± 2度,到達熔點之上述時間為 8 5 ± 2秒,冷卻速率大約是每秒攝氏4度。發明人對此應用 之測試結果為,證實如果冷卻速率至少每秒攝氏2度,即 可達到本發明之效果。 並且,當在加熱板2 0及冷卻板2 1之間的轉換時期時, 他們會與平台19接觸以控制溫度,此系統會影響貨品之間 之溫度變化效果,戶斤以較佳的情況係在超過炫點 以時間來控制。 $關於半導體晶片利用上述方法被形成,凸塊切面會 $硯:且進行初步分析,並證實一内金屬化合物具有大約 厚度之錫、銅及鎳於UBM層5及銲錫凸塊7之間的 面,並覆蓋UBM層5。此可葙盘 丄 仏 此>1視為一由錫、銅及鎳所組成之内
第28頁 527675 修正 曰 ^^91100379 五、發明說明(25) 金屬化合物所構成之層。 Μ · ίί明之具有凸塊之半導體晶片(第6圖)具有此結 (第Ι4ΐ?ή用白知之回留程序製作之具有凸塊之半導體晶片 固相妒I ,保持内部攝氏150度下3 000小時,而由於每一 、:二^比較,UBM層5(無電鍍鎳層)會依一比率被 :習可以證實具有凸塊之半導體晶片之錄層 明:鎳來形成’會被蚀去左右的厚度,本發 因為熔二;::0.1 ”左右的厚f,可證實_層5防止 U句k化及擴散被蝕去的效果。 如以上第四範例所述,銲錫以 而銲錫亦可以鮮膏10的型式她,:第, 第五範例: S弟8圖所不。 接著,詳細描述本發明之第五範 件。此範例包含一利用具有無接觸式加 半導體元件的製造方法。 …、源之回流i置之 此範例之半導體晶片具有一 藉著通過-接觸層在銘電極上喷賤::形成之麵層5 ’ 度,且以噴賤法形成一厚度大約〇成二約左右之厚 在UM層5上。電極的尺寸與第四範2潤渔能力改善層17 m。銲錫藉由一球形設置來 ——同’直徑為1 2 0 // 在半導體晶片!之上,且組ί為9置6-二素共糊^ 的銀,球的直徑大約丨5 〇 V m。 重的錫及3 · 5 %比重 減壓且充滿氮氣流量在回流装 體晶片之後與第四範例相同。此例之平台19在設置半導 ’在回流區域1 8上方
527675 五、發明說明(26) 提i、一無接觸式加熱源2 2 (紅外線加熱器),且利用加熱板 及無接觸式加熱源2 2同時進行加熱。加熱板2 〇之溫度設 定,大約攝氏285度,而加熱板20與冷卻板21之轉換時期 與第四範例相同,也就是在7 5秒後會到達大約攝氏2 2 〇度 左右。當平台19後方表面之溫度到達大約攝氏215度時, 無接觸式加熱源22會被關閉,此溫度較銲錫之熔點低攝氏 5度:此例中,最高溫度大約攝氏2 62度± 2度,到達熔點 之時間大約84秒± 2秒,冷卻速率大約每秒攝氏4度。類似 與上述第四範w,冷卻速率需大於每秒攝氏2度或以上^ 、“有關於半導體晶片利用上述方法被形成,凸塊切面會 被觀,且進行初步分析,並證實一内金屬化合物具有大約 厚度之錫、銅及鎳於UBM層5及銲錫凸塊7之間的介 面,並覆蓋UBM層5。此可視為一由錫、銅及鎳所組成之内 金屬化合物所構成之層。 第四範例中,當由錫/銀/銅構成之三元素銲錫被提供 ,UBM層5(鎳)之上時,無法利用一電鍍法來提供銲錫,但 ^此例中,可用由錫/銀構成之二元素銲錫,因為銅層預一 先被形成在UBM層5(鎳)之上,可以用電鍍法來提供銲錫、。 3 #如上所述,作為防止熔化及擴散之鋅錫合金製造層被 薄薄地以錫來形成,合金銲錫以銲膏或銲球的型式被提 $,且銲錫合金層藉由加熱及熔化來形成。銲錫合金層由 一二内金屬化合物之組合所構成,一内金屬化合物由 銲錫及鐸錫合金製造層之金屬所形成,且另一内金屬化人 物由構成焊錫及UBM層之金屬所形成。藉由預先在ubm : 第30頁 2166-4590-PFl(N);Ahddub.ptc 527675 年
案號 91100379 五、發明說明(27) 上方部薄薄地提供銲錫合金製造層,一具有連結介面之存 在(〇b t a 1 η )的銲錫凸塊結構被形成,係由合金銲錫與連結 内金屬化合物層所形成,連結内金屬化合物層係由連結第 一内金屬化合物及第二内金屬化合物所形成,第一内金屬 化合物係為在銲錫及銲錫合金製造層之間預先形成之金 屬’第二内金屬化合物係為在銲錫及UBM層之間預先形成 之金屬。當連結第一内金屬化合物與第二内金屬化合物 J:吉2金屬化合物被形成時,第一内金屬化合物被形成在
^銲錫合金製造層1,且第二内金屬化合物幾乎 时形成。 J 屬介2一内金屬化合物層具有阻斷可允許第二内金 口物生成之擴散路徑的功能。在—^ ^ ^ ^ 及咖層中的錫及内金屬化合物層會由於擴=下在'錫 ?排,如像經隔邊界之擴散:徑=被 :可罪度之連結介面’ Λ降低有關,f 時期之少許壽命(age) ’或因為封裝德任集j日守之重禝加熱 度變異,可提供—具有銲錫凸塊結構里狀態而使溫 用習知之以錫為基礎(tin —base)之二_ +冷體70件,可利 可降低成本。 元素合金來形成,並 並且,本發明之銲錫凸塊結構與 電極連接,藉由在UBM層介面形成遠、社/成在半導體晶片之 抑制UBM層熔化及擴散入銲錫, 、纟α内金屬化合物層來 一 ’口j提供古 元件,而不遭受自因為内金屬各人、/、巧可靠度之半導體 527675
案號 9110flT7Q 曰 修正 五、發明說明(28) 何的降低強度,就算加熱時 之熔點或實際之加熱時期以下 ;f裝集合(assembly)時 中在無鉛銲錫之影響,與之2曰。需要特別注意此例 = :之…例, *加卻溫度控… 後亦可藉由無接觸式加敎源2 σ二f轉換成冷卻板之 加半導體晶片前表面及後】;導;晶片’可: 計預先在_層形成内金屬化合物;二在材枓广 裝置,不需在製程中傳送半導體曰么\月/斤&供之回流 不會因為形成銲錫之移動而導致;曰導體晶片’因此 (果badges occ町ing)的損壞,並達到改善產品良率的效 雖然本發明已以較佳實施例揭露如上,秋 :艮=發明’任何熟習此技藝者,在不脫離:發;= 和乾圍内,當可作更動與潤飾,因此本發 2精2 視後附之申請專利範圍所界定者為準。 ” °乾圍虽 m
DOT 2166-4590-PFl(N);Ahddub.ptc 第32頁 527675 案號 91100379_ 圖式簡單說明 —----^ 第1圖係本發明所示之第一實施例之半、曾 構切面圖。 V瑕元件之鈐 第2圖係本發明所示之第一實施例之半、曾 利用銲球(S Ο 1 d e r b a 1 1 )形成銲錫圖塊之結體元件在未 第3圖係本發明所示之第一實施例之^、切面圖。 利用銲膏(solder paste)形成銲錫圖塊之結^體凡件在未 第4圖係本發明所示之第三實施例之半"*#切面圖。 構切面圖。 導體元件之鈇 第5圖係習知之半導體元件之結構切面圖 第6圖本發明所示之第二實施例之半導二二 切面圖。 豆%件之結構 第7A圖係本發明所示之第二實施例之半… 利用銲球(solder bal 1)形成銲錫圖塊及未形導體凡件在未 改善層(wettability improving layer)之社成’閏溼能力 第7B圖係本發明所示之第二實施例之半構切面 圖 利用銲球(solder bal 1 )形成銲錫圖塊及不使用几件在未 改善層(wettability improving layer)之红’閏凌能力第8 A圖係本發明所示之第二實施例之丰道刀面圖。 利用銲膏(solder paste)形成銲錫圖塊及未形 凡件在未 改善層(w e 11 a b i 1 i t y i m p r 〇 v i n g 1 a y e r )之妹 w ’閑凌能力 構切 第8B圖係本發明所示之第二實施例之半導利用銲球(solder bal 1)形成銲錫圖塊及不佶% /改善層(wettability improving layer)之 έ士祕 '〜攝切 面圖 第9圖係本發明所示之第二實施例之形成半 面圖 導體 元件
2166-4590-PFl(N);Ahddub.ptc 第33頁 527675 _案號91100379_年月曰 修正_ 圖式簡單說明 之回流(r e f 1 〇 w )裝置之一實例之切面圖。 第1 0圖係本發明所示之第二實施例之形成半導體元件 之回流(r e f 1 〇 w )裝置之另一實例之切面圖。 第1 1 A圖係本發明所示之第二實施例之半導體元件之 一實例之製程流程圖。 第1 1 B圖係本發明所示之第二實施例之半導體元件之 另一實例之製程流程圖。 第12A-12C圖係本發明所示之第二實施例之半導體元 件之部分製程之示意圖。 第1 3圖係本發明所示之第二實施例之半導體元件之加 熱及冷卻製程時間關係圖。 第1 4圖係顯示一習知之半導體元件之切面圖。 第15圖係顯示一習知銲錫回流裝置(solder ref low a p p a r a t u s )之結構概要圖。 符號說明: 1、la〜半導體晶片; 2〜金屬線; 3〜絕緣層; 4〜接觸層; 5〜下凸塊金屬(UBM層); 6〜鲜錫合金層; 7〜銲錫凸塊; 7 a〜以錫為基礎之多合金銲球; 8〜辉錫合金製造層; 9〜焊球; 1 0〜銲膏; 1 1〜内金屬化合物; 12〜基底; 13〜BGA外界端子;
2166-4590-PFl(N);Ahddub.ptc 第34頁 527675
2166-4590-PFl(N);Ahddub.ptc 第35頁

Claims (1)

  1. 527675
    案號 9Π00379 六、申請專利範圍 該合金銲錫之主要成分金屬 4· 一種半導體元件,具有矣少一銲錫凸塊,該銲錫凸 塊由合金銲錫所形成,形成在〆下凸塊層上,該下凸塊層 包含一第一金屬,該第一金屬形成於一線路層,包括·· 一合金層,該合金層形成於該銲錫凸塊及該下凸塊層 之間,其中該合金層包含下列錐成: A曰 一臨時安排於該下凸塊層之金屬層且鎔融於該銲錫凸 塊結構之該合金銲錫所組成之内金屬化合物;及 一包含於該下凸塊層之第〆金屬及該合金銲錫之主 成分金屬所組成之内金屬化合物。 5·如申請專利範圍第丨—4頊中任一項所述之半導體一 件,其中該合金銲錫之主要成分金屬為錫(tin)。 凡 6 ·如申請專利範圍第5項所述之半導體元件,其 於該合金銲錫之主要成分金屬之第二主要成分金屬為銀人 (silver)。 7 ·如申請專利範圍第5項所述之半導體元件,並 該合金銲錫中加入銅(copper)。 τ & 8·如申請專利範圍第頊中任一項所述之半 件’其中該第二金屬為銅或不同於該第_金屬之金屬中' 其中一種’並與錫形成_内金廣化合物。 、 9. 如申請專利範圍第丨_4項中任一項所述之半導體 件,其中包含於該下凸塊層之該第一金屬包含鎳。 10. 如申請專利範圍第9項所述之半導體元件,其中兮 下凸塊層為一由鎳或具有不同薄層特性之鎳合金中的直^
    2166-4590-PFl(N);Ahddub.ptc
    第37貢
    527675 _案號91100379_年月曰 修正_ 六、申請專利範圍 一種所形成之夾層式薄層。 11.如申請專利範圍第9項所述之半導體元件,其中該 下凸塊層為一由鎳或鎳合金其中一種或銅或銅合金其中一 種所形成之夾層式薄層。 1 2.如申請專利範圍第1 0項所述之半導體元件,其中 該鎳合金包含選自下列族群中之一種:鎳釩合金、鎳磷合 金及鎳鈦合金。 1 3.如申請專利範圍第1 1項所述之半導體元件,其中 該鎳合金包含選自下列族群中之一種:鎳鈒合金、鎳填合 金及鎳鈦合金。 1 4.如申請專利範圍第1 -4項中任一項所述之半導體元 件,其中於該線路層及該下凸塊層之間具有一接觸層。 1 5.如申請專利範圍第1 4項所述之半導體元件,其中 該接觸層包含鈦或鈦鶴合金其中一種。 1 6. —種形成半導體元件的方法,該半導體元件包括 至少一由合金銲錫所形成之銲錫凸塊,該銲錫凸塊經由一 下凸塊層形成於一線路層上,該下凸塊層包含一第一金 屬,包括下列步驟: 將具有不同於該銲錫凸塊主要成分金屬之第二金屬之 該合金銲錫進行鎔融;及 冷卻該鎔融合金銲錫以沉積出一内金屬化合物,該内 金屬化合物包含該第二金屬及該合金銲錫之主要成分金 屬,該内金屬化合物位於該下凸塊層及該銲錫凸塊之間。 1 7. —種形成半導體元件的方法,包括下列步驟:
    2166-4590-PFl(N);Ahddub.ptc 第38頁 527675 _案號 91100379_年月日__ 六、申請專利範圍 形成一線路層及一下凸塊層,該下凸塊層包含一第一 金屬,藉由與一合金銲錫反應以在一介面形成一第一内金 屬化合物; 供給不同於該主要成分金屬之第二金屬至該合金銲 錫;及 在冷卻之前臨時鎔融該合金銲錫以在該下凸塊層與該 合金銲錫之介面形成一合金層,其中該合金層由該第一内 金屬化合物及一第二内金屬化合物所組成,該第二内金屬 由該合金銲錫之主要成分金屬及該第二金屬所構成。 1 8. —種形成半導體元件的方法,該半導體元件包括 至少一由合金銲錫所形成之銲錫凸塊,該銲錫凸塊經由一 下凸塊層形成於一線路層上,該下凸塊層包含一第一金 屬,包括下列步驟: 於該下凸塊層上形成一金屬層,該金屬層由一第二金 屬所構成;及 當形成該銲錫凸塊時,將全部之該金屬層鎔融至該合 金銲錫,並進行冷卻以沉積出一内金屬化合物,該内金屬 化合物包含該第二金屬及該合金銲錫之主要成分金屬,該 内金屬化合物位於該下凸塊層及該銲錫凸塊之間的介面。 1 9. 一種形成半導體元件的方法,包括下列步驟: 於一線路層上形成一下凸塊層,該下凸塊層包含一第 一金屬,藉由與一合金銲錫反應以在一介面形成一第一内 金屬化合物; 以一第二金屬形成一金屬層,藉由與該合金銲錫反應
    2166-4590-PFKN) ;Ahddub.ptc 第39頁 527675 _案號91100379_年月日_«_ 六、申請專利範圍 以形成一第二内金屬化合物; 供給該合金銲錫;及 藉由在該合金銲錫臨時嫁融後進行冷卻以在該下凸塊 層與該合金銲錫之間的介面形成一合金層,其中該合金層 為一由該第一内金屬化合物及該第二内金屬化合物所形成 之化合物。 2 0.如申請專利範圍第1 8或1 9項所述之形成半導體元 件的方法,其中該金屬層上更形成一氧化防止層之薄層, 該氧化防止層由金所構成。 2 1. —種形成半導體元件的方法,包括下列步驟: 於一線路層上形成一下凸塊層,該下凸塊層包含一第 一金屬,藉由與合金銲錫反應以於一介面形成一第一内金 屬化合物; 形成一金屬層,該金屬層由一第二金屬構成,藉由與 該合金銲錫反應以形成一第二内金屬化合物; 於該金屬層上形成一薄層,該薄層由錫構成,且形成 一合金層,該合金層由該第二金屬及錫構成;及 供給該合金銲錫。 2 2 .如申請專利範圍第1 6 - 1 9項及第2 1項中任一項所述 之形成半導體元件的方法,其中更包括下列步驟: 在該線路層形成該下凸塊層之前,形成一接觸層以保 持該線路層及該下凸塊層之黏著性。 2 3.如申請專利範圍第1 6 - 1 9項及第2 1項中任一項所述 之形成半導體元件的方法,其中當形成該銲錫凸塊時,鎔
    2166-4590-PFl(N);Ahddub.ptc 第40頁 527675 ____案號 91100379___1 月日 鉻 ___ 六、申請專利範圍 融該合金銲錫並藉由設定該銲錫凸塊與該下凸塊層之介面 之溫度以沉積出該内金屬化合物,該介面之設定溫度以一 特定溫度梯度的方式使該介面之設定溫低於該銲錫凸塊頂 部之溫度。 2 4.如申請專利範圍第16-19項及第21項中任一項所述 之形成半導體元件的方法,其中當形成該銲錫凸塊時,鎔 融該合金銲錫並沉積該内金屬化合物,藉由在一層 (stage)設置該半導體元件來完成,且於該層(stage)之一 下部引起一加熱板及一冷卻板可移動來使該層(stage)可 連續引起。 2 5 ·如申請專利範圍第2 4項所述之形成半導體元件的 方法’其中在使用該加熱板來加熱時,該半導體元件也备 因為上面之沒有接觸的加熱器來加熱,提供在該半導體二 件之上部’並在使用該冷卻板來冷卻時,當使用該未接疋 加熱為連縯加熱時,一介於該銲錫凸塊頂部以及介於,蜀 錫凸塊與該下凸塊層之介面之溫度梯度會增加以促進g杯 至該内金屬化合物與該下凸塊層之介面。 匕積 2 6 ·如申請專利範圍第2 4項所述之形成半導體元件、 方法’其中利用該冷卻板來冷卻之冷卻速率至少每和勺 2度。 項氏 2 7 ·如申請專利範圍第2 5項所述之形成半導體元件的 方法,其中利用該冷卻板來冷卻之冷卻速率至少每秒、 2度。 /埤氏 28·如申請專利範圍第24項所述之形成半導體元件的
    527675 _案號91100379_年月日__ 六、申請專利範圍 方法,其中利用該加熱板來加熱及利用該冷卻板來冷卻, 都是在一特定氣體之真空氣壓下進行。 2 9.如申請專利範圍第2 5項所述之形成半導體元件的 方法,其中利用該加熱板來加熱及利用該冷卻板來冷卻, 都是在一特定氣體之真空氣壓下進行。 3 0.如申請專利範圍第2 6項所述之形成半導體元件的 方法,其中利用該加熱板來加熱及利用該冷卻板來冷卻’ 都是在一特定氣體之真空氣壓下進行。 3 1.如申請專利範圍第2 7項所述之形成半導體元件的 方法,其中利用該加熱板來加熱及利用該冷卻板來冷卻, 都是在一特定氣體之真空氣壓下進行。 3 2.如申請專利範圍第2 8項所述之形成半導體元件的 方法,其中該特定氣體包含惰性氣體或還原氣體其中一 種。 3 3.如申請專利範圍第2 9項所述之形成半導體元件的 方法,其中該特定氣體包含惰性氣體或還原氣體其中一 種。 3 4.如申請專利範圍第30項所述之形成半導體元件的 方法,其中該特定氣體包含惰性氣體或還原氣體其中一 種。 3 5.如申請專利範圍第3 1項所述之形成半導體元件的 方法,其中該特定氣體包含惰性氣體或還原氣體其中一 種。 3 6.如申請專利範圍第3 2項所述之形成半導體元件的
    2166-4590-PFl(N);Ahddub.ptc 第42頁 527675 _案號91100379_年月曰 修正_ 六、申請專利範圍 方法,其中該惰性氣體包括氮氣或氬氣其中一種,及該還 原氣體包括氫氣或含氫之混合氣體其中一種。 3 7.如申請專利範圍第3 3項所述之形成半導體元件的 方法,其中該惰性氣體包括氮氣或氬氣其中一種,及該還 原氣體包括氫氣或含氫之混合氣體其中一種。 3 8.如申請專利範圍第3 4項所述之形成半導體元件的 方法,其中該惰性氣體包括氮氣或氬氣其中一種,及該還 原氣體包括氫氣或含氫之混合氣體其中一種。 3 9.如申請專利範圍第3 5項所述之形成半導體元件的 方法,其中該惰性氣體包括氮氣或氬氣其中一種,及該還 原氣體包括氫氣或含氫之混合氣體其中一種。 4 0 .如申請專利範圍第1 6 - 1 9項及第2 1項中任一項所述 之形成半導體元件的方法,其中該下凸塊層形成單層或複 數薄層之夾層式薄層其中一種,該下凸塊層選自下列其中 一種:鎳、鎳合金、銅及銅合金,並由一喷藏 (sputtering)方式形成。 4 1.如申請專利範圍第1 6 - 1 9項及第2 1項中任一項所述 之形成半導體元件的方法,其中該下凸塊層形成單層或複 數薄層之夾層式薄層其中一種,該下凸塊層選自下列其中 一種:鎳、鎳合金、銅及銅合金,並藉由無電解電鑛 (nonelectrolytic plating)或電解電鍍(electrolytic plating)其中一種所形成。 4 2.如申請專利範圍第1 6 - 1 9項及第2 1項中任一項所述 之形成半導體元件的方法,其中該下凸塊層形成複數薄層
    2166-4590-PFl(N);Ahddub.ptc 第43頁 527675 __案號91100379_年月日 修正 六、申請專利範圍 " - '一- 之夾層式薄層,該薄層選自下列其中一種:鎳、錄合金、 銅及銅合金,並由一喷濺(sputter ing)方式形成,且該薄 層遥自下列其中一種·鎳、鎳合金、銅及銅合金,並藉由 無電解電鍍(nonelectrolytic plating)或電解電錢 (electrolytic plating)其中一種所形成。 43·如申請專利範圍第16 —19項及第21項中任一項所迷 之形成半導體元件的方法,其中該金屬層包含一銅薄層, 該銅薄層之形成至少包含下列一種:喷濺、無電解電鑛及 電解電鑛。 44·如申請專利範圍第43項所述之形成半導體元件的 方法,其中該金屬層之薄層厚度會被設定,以便再進行該 合金銲錫的鎔融時,該金屬層可完全鎔融至該合金銲錫 内,並且,當該合金銲錫進行冷卻時,該金屬層之至少會 有一些金屬是從該合金銲錫所沉積。 4 5 ·如申請專利範圍第丨6 —丨9項及第2 1項中任一項所述 之形成半導體元件的方法,其中該合金銲錫會供給一定數 量之球或顆粒之其中一種。 46.如申請專利範圍第16_19項及第21項中任一項所述 之形成半導體元件的方法,其中該合金銲錫以銲膏的型式 提供。 4 7 ·如申請專利範圍第丨6 _丨9項及第2 1項中任一項所述 之形成半導體元件的方法,其中該合金銲錫之該主要成分 金屬為錫。 4 8 ·如申請專利範圍第4 7項所述之形成半導體元件的
    2166-4590-PFl(N);Ahddub.ptc 第44頁 527675 _案號91100379_年月曰 修正_ 六、申請專利範圍 方法,其中該合金銲錫中,次於錫之第二主要成分金屬為 銀。 4 9.如申請專利範圍第4 7項所述之形成半導體元件的 方法,其中在該合金銲錫中加入銅。 5 0.如申請專利範圍第4 8項所述之形成半導體元件的 方法,其中在該合金銲錫中加入銅。 51. —種半導體製造裝置,包括: 一平台,用以裝設(mounting) —樣本; 一加熱部,用以加熱該樣本;及 一冷卻部,用以從下方冷卻該樣本。 5 2.如申請專利範圍第5 1項所述之半導體製造裝置, 其中該樣本為一具有銲錫之半導體裝置。 5 3.如申請專利範圍第5 1或5 2項所述之半導體製造裝 置,其中該加熱部包括一加熱板,該加熱板具有一後入的 加熱器,該冷卻部包括一冷卻板,該冷卻板具有一嵌入的 冷卻媒介,其中加熱及冷卻是由連續引起該加熱板及該冷 卻板來與該平台之下表面接觸以傳導加熱。 5 4.如申請專利範圍第51或52項所述之半導體製造裝 置,其中該加熱部或該冷卻部其中一個為嵌入至該平台。 5 5.如申請專利範圍第5 1項所述之半導體製造裝置, 其中更包括: 一無接觸加熱部,位於該平台之上部,用以自上方加 熱該樣本而不會互相接觸。 5 6.如申請專利範圍第5 2項所述之半導體製造裝置,
    2166-4590-PFl(N);Ahddub.ptc 第45頁 527675 a 年 -^^U〇〇379 T靖寻利範圍 其中更包括; 熱該;ij::熱•,位於該平台之上部’用以自上方加 直中Λ申請專利範®第55項戶斤以半—體製造裝置, ,、t更包括: 度;及 溫度感剛器, 用以量測該 不台及該樣本表面之 允一控制器,用以藉由一自該溫度感測器之輸出來獨立 控制該冷卻部及該無接觸加熱部,以便該樣本之上表面及 下表面呈一特定值之溫度梯度。 |鲁 58·如申請專利範圍第56項所述之半導體製造裝置, 其中更包括: 一溫度感測器,用以量測該平台及該半導體元件表面 之溫度;及 一控制器,用以藉由一自該溫度感測器之輸出來獨立 控制該冷卻部及該無接觸加熱部,以便該樣本之上表面及 下表面呈一特定值之溫度梯度。 5 9 · —種電極構造,包括: 一下凸塊層; 一鮮錫凸塊;及 I春 一内金屬化合物,該内金屬化合物形成於該下凸塊層 及該銲錫凸塊之間。 曰 2166-4590-PFl(N);Ahddub.ptc 弟46頁
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8143722B2 (en) 2006-10-05 2012-03-27 Flipchip International, Llc Wafer-level interconnect for high mechanical reliability applications
TWI479628B (zh) * 2012-08-24 2015-04-01 Tdk Corp Terminal construction and its semiconductor components and module substrate
TWI689605B (zh) * 2019-04-19 2020-04-01 友威科技股份有限公司 連續型熱傳導鍍膜系統

Families Citing this family (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642078B2 (en) * 2000-08-28 2003-11-04 Transpo Electronics, Inc. Method for manufacturing diode subassemblies used in rectifier assemblies of engine driven generators
US7242099B2 (en) * 2001-03-05 2007-07-10 Megica Corporation Chip package with multiple chips connected by bumps
JP2003051671A (ja) * 2001-06-01 2003-02-21 Nec Corp 実装構造体の製造方法および実装構造体
TW518700B (en) * 2002-01-07 2003-01-21 Advanced Semiconductor Eng Chip structure with bumps and the manufacturing method thereof
JP2003303842A (ja) * 2002-04-12 2003-10-24 Nec Electronics Corp 半導体装置およびその製造方法
SG107587A1 (en) * 2002-04-23 2004-12-29 Agency Science Tech & Res A solder interconnection having a layered barrier structure and method for forming same
TW546794B (en) * 2002-05-17 2003-08-11 Advanced Semiconductor Eng Multichip wafer-level package and method for manufacturing the same
TW558809B (en) * 2002-06-19 2003-10-21 Univ Nat Central Flip chip package and process of making the same
US7547623B2 (en) 2002-06-25 2009-06-16 Unitive International Limited Methods of forming lead free solder bumps
TW546805B (en) * 2002-07-18 2003-08-11 Advanced Semiconductor Eng Bumping process
JP4758614B2 (ja) * 2003-04-07 2011-08-31 ローム・アンド・ハース・エレクトロニック・マテリアルズ,エル.エル.シー. 電気めっき組成物および方法
TWI239620B (en) * 2003-09-05 2005-09-11 Advanced Semiconductor Eng Method for forming ball pads of ball grid array package substrate
JP4726409B2 (ja) * 2003-09-26 2011-07-20 京セラ株式会社 半導体素子及びその製造方法
US7410833B2 (en) * 2004-03-31 2008-08-12 International Business Machines Corporation Interconnections for flip-chip using lead-free solders and having reaction barrier layers
KR100599407B1 (ko) * 2004-05-28 2006-07-13 한국과학기술원 다원계 솔더범프의 제조방법
US20060024943A1 (en) * 2004-07-30 2006-02-02 Kang Sung K Prevention and control of intermetallic alloy inclusions that form during reflow of Pb free, Sn rich, solders in contacts in microelectronic packaging in integrated circuit contact structures where electroless Ni(P) metallization is present
WO2006018671A1 (en) * 2004-08-19 2006-02-23 Infineon Technologies Ag Mixed wire semiconductor lead frame package
US7325716B2 (en) * 2004-08-24 2008-02-05 Intel Corporation Dense intermetallic compound layer
JP4882229B2 (ja) * 2004-09-08 2012-02-22 株式会社デンソー 半導体装置およびその製造方法
CN100452372C (zh) * 2004-09-08 2009-01-14 株式会社电装 具有锡基焊料层的半导体器件及其制造方法
US7367486B2 (en) * 2004-09-30 2008-05-06 Agere Systems, Inc. System and method for forming solder joints
US20060076677A1 (en) * 2004-10-12 2006-04-13 International Business Machines Corporation Resist sidewall spacer for C4 BLM undercut control
KR101122492B1 (ko) * 2004-11-16 2012-02-29 강준모 솔더 범프를 구비한 반도체 장치 및 그 제조방법
JP4868379B2 (ja) * 2004-12-14 2012-02-01 カシオ計算機株式会社 半導体素子およびその製造方法
JP4843229B2 (ja) * 2005-02-23 2011-12-21 株式会社東芝 半導体装置の製造方法
US7777333B2 (en) * 2005-02-24 2010-08-17 Agere Systems Inc. Structure and method for fabricating flip chip devices
US7239517B2 (en) * 2005-04-11 2007-07-03 Intel Corporation Integrated heat spreader and method for using
DE102005051857A1 (de) * 2005-05-25 2007-02-22 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. UBM-PAD, Lötkontakt und Verfahren zur Herstellung einer Lötverbindung
US7538033B2 (en) 2005-06-14 2009-05-26 John Trezza Post-attachment chip-to-chip connection
US7215032B2 (en) * 2005-06-14 2007-05-08 Cubic Wafer, Inc. Triaxial through-chip connection
US20060291674A1 (en) * 2005-06-14 2006-12-28 Merry Electronics Co. Ltd. Method of making silicon-based miniaturized microphones
JP4613708B2 (ja) * 2005-06-23 2011-01-19 ブラザー工業株式会社 回路基板及びインクジェットヘッド
JP4569423B2 (ja) 2005-08-31 2010-10-27 株式会社日立製作所 半導体装置の製造方法
DE102005049977B3 (de) * 2005-10-17 2007-04-05 Infineon Technologies Ag Temperverfahren für einen Nutzen und Vorrichtung zur Durchführung des Temperverfahrens
DE102005055280B3 (de) * 2005-11-17 2007-04-12 Infineon Technologies Ag Verbindungselement zwischen Halbleiterchip und Schaltungsträger sowie Verfahren zur Herstellung und Verwendung des Verbindungselements
US7655553B2 (en) * 2006-01-11 2010-02-02 Texas Instruments Incorporated Microstructure sealing tool and methods of using the same
KR100859641B1 (ko) * 2006-02-20 2008-09-23 주식회사 네패스 금속간 화합물 성장을 억제시킨 솔더 범프가 형성된 반도체칩 및 제조 방법
US20070238283A1 (en) * 2006-04-05 2007-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Novel under-bump metallization for bond pad soldering
US20090174052A1 (en) * 2006-05-29 2009-07-09 Nec Corporation Electronic component, semiconductor package, and electronic device
US7923836B2 (en) * 2006-07-21 2011-04-12 International Business Machines Corporation BLM structure for application to copper pad
JP4939891B2 (ja) * 2006-10-06 2012-05-30 株式会社日立製作所 電子装置
US7700476B2 (en) * 2006-11-20 2010-04-20 Intel Corporation Solder joint reliability in microelectronic packaging
US8314500B2 (en) * 2006-12-28 2012-11-20 Ultratech, Inc. Interconnections for flip-chip using lead-free solders and having improved reaction barrier layers
US20080180856A1 (en) * 2007-01-31 2008-07-31 Toshiki Hirano Method and apparatus for a microactuator bonding pad structure for solder ball placement and reflow joint
JP5194471B2 (ja) * 2007-02-06 2013-05-08 パナソニック株式会社 半導体装置
FR2913145B1 (fr) * 2007-02-22 2009-05-15 Stmicroelectronics Crolles Sas Assemblage de deux parties de circuit electronique integre
US20080251927A1 (en) * 2007-04-13 2008-10-16 Texas Instruments Incorporated Electromigration-Resistant Flip-Chip Solder Joints
US7674637B2 (en) * 2007-05-17 2010-03-09 International Business Machines Corporation Monitoring cool-down stress in a flip chip process using monitor solder bump structures
WO2009027888A2 (en) * 2007-08-24 2009-03-05 Nxp B.V. Solderable structure
JP2009054790A (ja) * 2007-08-27 2009-03-12 Oki Electric Ind Co Ltd 半導体装置
JP5331322B2 (ja) 2007-09-20 2013-10-30 株式会社日立製作所 半導体装置
US8232655B2 (en) * 2008-01-03 2012-07-31 International Business Machines Corporation Bump pad metallurgy employing an electrolytic Cu / electorlytic Ni / electrolytic Cu stack
US20090200675A1 (en) 2008-02-11 2009-08-13 Thomas Goebel Passivated Copper Chip Pads
US7868453B2 (en) 2008-02-15 2011-01-11 International Business Machines Corporation Solder interconnect pads with current spreading layers
US7994043B1 (en) 2008-04-24 2011-08-09 Amkor Technology, Inc. Lead free alloy bump structure and fabrication method
JP5115349B2 (ja) * 2008-06-13 2013-01-09 株式会社村田製作所 積層セラミック電子部品およびその製造方法
EP2340554B1 (en) * 2008-09-18 2017-05-10 Imec Methods and systems for material bonding
CN101930804A (zh) * 2008-12-01 2010-12-29 日立电线株式会社 表面处理金属材料及其制造方法
US8592995B2 (en) * 2009-07-02 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for adhesion of intermetallic compound (IMC) on Cu pillar bump
US8378485B2 (en) * 2009-07-13 2013-02-19 Lsi Corporation Solder interconnect by addition of copper
JP2011044624A (ja) 2009-08-24 2011-03-03 Hitachi Ltd 半導体装置および車載用交流発電機
US8569897B2 (en) * 2009-09-14 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for preventing UBM layer from chemical attack and oxidation
US20110115074A1 (en) * 2009-11-13 2011-05-19 Broadcom Corporation Wafer bumping using printed under bump metalization
JP5357784B2 (ja) * 2010-01-05 2013-12-04 パナソニック株式会社 半導体装置及びその製造方法
US8232643B2 (en) * 2010-02-11 2012-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Lead free solder interconnections for integrated circuits
EP2597670B1 (de) 2010-03-31 2016-03-30 EV Group E. Thallner GmbH Verfahren zum permanenten Verbinden zweier Metalloberflächen
US8518815B2 (en) * 2010-07-07 2013-08-27 Lam Research Corporation Methods, devices, and materials for metallization
TW201208007A (en) * 2010-08-02 2012-02-16 Advanced Semiconductor Eng Semiconductor package
US8227333B2 (en) 2010-11-17 2012-07-24 International Business Machines Corporation Ni plating of a BLM edge for Pb-free C4 undercut control
US8308052B2 (en) * 2010-11-24 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal gradient reflow for forming columnar grain structures for solder bumps
JP2012119637A (ja) 2010-12-03 2012-06-21 Sumitomo Electric Device Innovations Inc 光半導体装置の製造方法
TWI430377B (zh) * 2011-08-09 2014-03-11 Univ Nat Chiao Tung 用於減緩介金屬化合物成長之方法
TWI449141B (zh) * 2011-10-19 2014-08-11 Richtek Technology Corp 晶圓級晶片尺度封裝元件以及其製造方法
JP6165411B2 (ja) * 2011-12-26 2017-07-19 富士通株式会社 電子部品及び電子機器
US8444043B1 (en) * 2012-01-31 2013-05-21 International Business Machines Corporation Uniform solder reflow fixture
TWI451547B (zh) * 2012-03-02 2014-09-01 矽品精密工業股份有限公司 基板結構及其製法
JP6111584B2 (ja) * 2012-03-06 2017-04-12 三菱マテリアル株式会社 はんだバンプの製造方法
JP5893528B2 (ja) * 2012-07-27 2016-03-23 新日鉄住金マテリアルズ株式会社 無鉛はんだバンプ接合構造
JP6326723B2 (ja) 2012-08-24 2018-05-23 Tdk株式会社 端子構造及び半導体素子
JP6015239B2 (ja) 2012-08-24 2016-10-26 Tdk株式会社 端子構造、並びにこれを備える半導体素子及びモジュール基板
JP6015240B2 (ja) 2012-08-24 2016-10-26 Tdk株式会社 端子構造及び半導体素子
KR101488580B1 (ko) * 2013-01-11 2015-02-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 제조 방법 및 이에 따른 반도체 패키지
US8970026B2 (en) 2013-02-12 2015-03-03 Freescale Semiconductor, Inc. Methods and structures for reducing stress on die assembly
US9425160B1 (en) * 2013-03-14 2016-08-23 Maxim Integrated Products, Inc. Wafer-level package device with solder bump reinforcement
CN104668792B (zh) * 2013-11-28 2017-01-11 中国科学院金属研究所 一种锡铟互连焊点金属间化合物的可控制备方法
JP6197619B2 (ja) 2013-12-09 2017-09-20 富士通株式会社 電子装置及び電子装置の製造方法
US9147661B1 (en) 2014-02-03 2015-09-29 Xilinx, Inc. Solder bump structure with enhanced high temperature aging reliability and method for manufacturing same
GB2540060B (en) * 2014-03-27 2019-02-13 Intel Corp Hybrid interconnect for low temperature attach
JP6061276B2 (ja) 2014-08-29 2017-01-18 インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation 金属層間のはんだ接合の形成方法
JP6398499B2 (ja) * 2014-09-09 2018-10-03 富士通株式会社 電子装置及び電子装置の製造方法
US10115703B2 (en) 2015-03-17 2018-10-30 Toshiba Memory Corporation Semiconductor device and manufacturing method thereof
JP6431442B2 (ja) * 2015-03-17 2018-11-28 東芝メモリ株式会社 半導体装置およびその製造方法
US20160380126A1 (en) * 2015-06-25 2016-12-29 David Aaron Randolph Barkhouse Multi-layer barrier for metallization
JP6639188B2 (ja) * 2015-10-21 2020-02-05 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および製造方法
JP2017183571A (ja) * 2016-03-31 2017-10-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101926713B1 (ko) 2016-07-18 2018-12-07 엘비세미콘 주식회사 반도체 패키지 및 그 제조방법
US10547282B2 (en) * 2016-10-31 2020-01-28 Samsung Electro-Mechanics Co., Ltd. Filter including bulk acoustic wave resonator
JP6859787B2 (ja) * 2017-03-23 2021-04-14 株式会社デンソー はんだ接合体およびその製造方法
TWI636533B (zh) 2017-09-15 2018-09-21 Industrial Technology Research Institute 半導體封裝結構
KR20210091910A (ko) 2020-01-15 2021-07-23 삼성전자주식회사 두꺼운 패드를 갖는 반도체 소자들
JP2022188702A (ja) * 2021-06-09 2022-12-21 日立Astemo株式会社 半導体装置および半導体装置の製造方法
US11764153B1 (en) 2022-07-28 2023-09-19 Chun-Ming Lin Interconnect structure and manufacturing method for the same
US11842958B2 (en) 2022-03-18 2023-12-12 Chun-Ming Lin Conductive structure including copper-phosphorous alloy and a method of manufacturing conductive structure
US12087662B1 (en) 2023-06-12 2024-09-10 Chun-Ming Lin Semiconductor package structure having thermal management structure
CN116313834B (zh) * 2023-05-24 2023-09-12 江西兆驰半导体有限公司 晶圆级封装方法及晶圆级封装结构

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3839727A (en) * 1973-06-25 1974-10-01 Ibm Semiconductor chip to substrate solder bond using a locally dispersed, ternary intermetallic compound
EP0068091B1 (en) * 1981-06-30 1988-08-10 International Business Machines Corporation Method for connecting a semiconductor chip to a substrate and such connection
JP3181283B2 (ja) * 1989-08-07 2001-07-03 株式会社日立製作所 はんだ接続された電子回路装置とはんだ接続方法並びに金メッキ接続端子用はんだ
JP2638668B2 (ja) 1990-09-03 1997-08-06 大日本スクリーン製造株式会社 基板搬送方法および基板搬送装置
US5489803A (en) * 1991-03-22 1996-02-06 Kabushiki Kaisha Tokai Rika Denki Seisakusho Solder-bonded structure
US5162257A (en) * 1991-09-13 1992-11-10 Mcnc Solder bump fabrication method
JPH07105586B2 (ja) * 1992-09-15 1995-11-13 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体チップ結合構造
US5411703A (en) * 1993-06-16 1995-05-02 International Business Machines Corporation Lead-free, tin, antimony, bismtuh, copper solder alloy
KR960012516B1 (ko) * 1993-09-28 1996-09-20 대우전자 주식회사 의류 건조기의 물받이통 구조
US5470787A (en) * 1994-05-02 1995-11-28 Motorola, Inc. Semiconductor device solder bump having intrinsic potential for forming an extended eutectic region and method for making and using the same
ATE210895T1 (de) * 1995-03-20 2001-12-15 Unitive Int Ltd Löthöcker-herstellungsverfahren und strukturen mit einer titan-sperrschicht
US6388203B1 (en) * 1995-04-04 2002-05-14 Unitive International Limited Controlled-shaped solder reservoirs for increasing the volume of solder bumps, and structures formed thereby
CN1179412C (zh) * 1995-04-05 2004-12-08 统一国际有限公司 具有伸长部分和展宽部分的焊料结构及其形成方法
JP3412969B2 (ja) 1995-07-17 2003-06-03 株式会社東芝 半導体装置及びその製造方法
US6224690B1 (en) * 1995-12-22 2001-05-01 International Business Machines Corporation Flip-Chip interconnections using lead-free solders
EP0922300B1 (en) * 1996-08-27 2007-11-28 Nippon Steel Corporation Process for producing semiconductor device provided with low melting point metal bumps
US5902686A (en) * 1996-11-21 1999-05-11 Mcnc Methods for forming an intermetallic region between a solder bump and an under bump metallurgy layer and related structures
KR100219806B1 (ko) * 1997-05-27 1999-09-01 윤종용 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법, 이에 따라 제조되는 솔더범프 및 그 분석방법
US6337522B1 (en) * 1997-07-10 2002-01-08 International Business Machines Corporation Structure employing electrically conductive adhesives
US5937320A (en) * 1998-04-08 1999-08-10 International Business Machines Corporation Barrier layers for electroplated SnPb eutectic solder joints
JPH11307565A (ja) * 1998-04-24 1999-11-05 Mitsubishi Electric Corp 半導体装置の電極およびその製造方法ならびに半導体装置
JP4011214B2 (ja) * 1998-11-13 2007-11-21 富士通株式会社 半導体装置及び半田による接合方法
TW483950B (en) * 1998-12-31 2002-04-21 Semitool Inc Method, chemistry, and apparatus for high deposition rate solder electroplating on a microelectronic workpiece
JP4237325B2 (ja) * 1999-03-11 2009-03-11 株式会社東芝 半導体素子およびその製造方法
US6570251B1 (en) * 1999-09-02 2003-05-27 Micron Technology, Inc. Under bump metalization pad and solder bump connections
JP2001150574A (ja) 1999-09-17 2001-06-05 Ryobi Ltd 積層管
US6281106B1 (en) * 1999-11-25 2001-08-28 Delphi Technologies, Inc. Method of solder bumping a circuit component
KR100319813B1 (ko) * 2000-01-03 2002-01-09 윤종용 유비엠 언더컷을 개선한 솔더 범프의 형성 방법
US6492197B1 (en) * 2000-05-23 2002-12-10 Unitive Electronics Inc. Trilayer/bilayer solder bumps and fabrication methods therefor
US6201305B1 (en) * 2000-06-09 2001-03-13 Amkor Technology, Inc. Making solder ball mounting pads on substrates
US6429046B1 (en) * 2000-07-13 2002-08-06 Motorola, Inc. Flip chip device and method of manufacture
TW490821B (en) * 2000-11-16 2002-06-11 Orient Semiconductor Elect Ltd Application of wire bonding technique on manufacture of wafer bump and wafer level chip scale package
KR100399338B1 (ko) * 2001-01-12 2003-09-26 주식회사 암트론 표면실장용 복합솔더 및 그의 제조방법
TW531873B (en) * 2001-06-12 2003-05-11 Advanced Interconnect Tech Ltd Barrier cap for under bump metal
US6689680B2 (en) * 2001-07-14 2004-02-10 Motorola, Inc. Semiconductor device and method of formation
US6489229B1 (en) * 2001-09-07 2002-12-03 Motorola, Inc. Method of forming a semiconductor device having conductive bumps without using gold

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8143722B2 (en) 2006-10-05 2012-03-27 Flipchip International, Llc Wafer-level interconnect for high mechanical reliability applications
US8754524B2 (en) 2006-10-05 2014-06-17 Flipchip International, Llc Wafer-level interconnect for high mechanical reliability applications
TWI479628B (zh) * 2012-08-24 2015-04-01 Tdk Corp Terminal construction and its semiconductor components and module substrate
TWI689605B (zh) * 2019-04-19 2020-04-01 友威科技股份有限公司 連續型熱傳導鍍膜系統

Also Published As

Publication number Publication date
US20020093096A1 (en) 2002-07-18
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US7282432B2 (en) 2007-10-16

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