CN116313834B - 晶圆级封装方法及晶圆级封装结构 - Google Patents

晶圆级封装方法及晶圆级封装结构 Download PDF

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Abstract

本发明提供一种晶圆级封装方法及晶圆级封装结构,该晶圆级封装方法包括:制备UBM结构晶圆;UBM结构晶圆包括芯片层、Al焊盘、粘结层、润湿层;将制备好的UBM结构晶圆进行刷锡工艺处理,形成凸焊点晶圆,凸焊点晶圆的下方形成金属间化合物层以及无铅钎料层;无铅钎料层掺杂有细小分散Ni颗粒;制备UBM结构基板,包括基板、Cu焊盘以及Ni‑P镀层;将UBM结构基板与凸焊点晶圆进行回流焊,使芯片固晶在基板上。本发明其通过对钎料中添加细小分散体Ni颗粒,改善钎料组织及性能,提高低温服役环境下的组织稳定性;使得凸焊点与UBM钎缝界面可靠性得到优化,提高产品可接受焊点良率。

Description

晶圆级封装方法及晶圆级封装结构
技术领域
本发明涉及半导体技术领域,特别涉及一种晶圆级封装方法及晶圆级封装结构。
背景技术
电子信息产品不断朝着微型化、低成本、多功能、便携式以及高可靠性等方向迅猛发展,进而推动了倒装芯片技术在微电子封装中的应用。在众多的新型封装技术中,晶圆级封装技术最具创新性、最受世人瞩目,是封装技术取得革命性突破的标志。
晶圆级封装技术以晶圆为加工对象,在晶圆上同时对众多芯片进行封装、老化、测试,最后切割成单个器件。它使封装尺寸减小至IC芯片的尺寸,生产成本大幅度下降。
为了提高晶圆级封装的适用性并扩大其应用范围,人们正在研究和开发各种新型技术同时解决产业化过程中出现的问题,现阶段晶圆级封装,由于制程工艺中钎料组织的性能限制,在高低温环境下组织稳定性较差,使得凸焊点和UBM钎缝界面可靠性较差,从而影响产品焊点良品率较低,进而降低了制程效率,提升了生产成本。
发明内容
基于此,本发明的目的是提供一种晶圆级封装方法及晶圆级封装结构,以至少解决上述相关技术中的不足。
本发明公开了一种晶圆级封装方法,该方法包括:
制备UBM(凸点下金属化层)结构晶圆;所述UBM结构晶圆包括层叠设置的芯片层、Al焊盘、粘结层、润湿层;
将制备好的UBM结构晶圆进行刷锡工艺处理,形成凸焊点晶圆,所述凸焊点晶圆的下方形成金属间化合物层以及无铅钎料层;其中,所述无铅钎料层中掺杂有细小分散Ni颗粒;
制备UBM结构基板,所述UBM结构基板包括层叠设置的基板、Cu焊盘以及Ni-P镀层;
将所述UBM结构基板与所述凸焊点晶圆进行回流焊,使芯片固晶在基板上。
进一步的,所述制备UBM结构基板的步骤包括:
在所述Cu焊盘表面镀Ni改性,形成所述Ni-P镀层,其中,所述Ni-P镀层中磷含量为6%-9%,所述Ni-P镀层的厚度为3μm-15μm。
进一步的,在所述UBM结构晶圆中,所述Al焊盘厚度为2KÅ -20KÅ;所述粘结层为Ti-Pt-Ti叠层,Ti厚度300Å-3KÅ,Pt厚度500 Å-2KÅ:所述润湿层为Ni层,厚度为3KÅ-20KÅ。
进一步的,所述UBM结构晶圆和所述UBM结构基板的外层分别设有Au抗氧化层,所述Au抗氧化层的厚度为1KÅ-2KÅ。
进一步的,所述将制备好的UBM结构晶圆进行刷锡工艺处理的步骤具体包括:
对所述UBM结构晶圆按序进行印刷、SPI检测、回流焊、清洗处理,使得所述UBM结构晶圆的润湿层下方形成所述金属间化合物层和所述无铅钎料层。
进一步的,所述金属间化合物为Ni3Sn4,所述无铅钎料为SnCu系或SnAg系(包含共晶和亚共晶)钎料。
进一步的,所述无铅钎料层中Ni颗粒的含量为0.3wt%-1wt%或第三组元元素Ni含量为0.04at%-0.07at%。
本发明中的晶圆级封装方法,其实施步骤为:制备UBM结构晶圆;所述UBM结构晶圆包括层叠设置的芯片层、Al焊盘、粘结层、润湿层;将制备好的UBM结构晶圆进行刷锡工艺处理,形成凸焊点晶圆,所述凸焊点晶圆的下方形成金属间化合物层以及无铅钎料层;其中,所述无铅钎料层中掺杂有细小分散Ni颗粒;制备UBM结构基板,所述UBM结构基板包括层叠设置的基板、Cu焊盘以及Ni-P镀层;最后将所述UBM结构基板与所述凸焊点晶圆进行回流焊,使芯片固晶在基板上。本申请的有益效果是:通过上述方式制备的晶圆级封装结构,其通过对SnCu系以及SnAg系钎料中添加细小分散体Ni颗粒或第三组元元素的方式,来改善钎料组织及性能,提高低温服役环境下的组织稳定性;使得凸焊点与UBM钎缝界面可靠性得到优化,提高产品可接受焊点良率,并在此过程中为下游封装的焊接可靠性提供保障。
本发明还公开了一种晶圆级封装结构,包括,
UBM结构晶圆、凸焊点晶圆,以及UBM结构基板,其中,所述UBM结构晶圆包括层叠设置的芯片层、Al焊盘、粘结层、润湿层;
所述凸焊点晶圆与所述UBM结构晶圆的润湿层连接包括金属间化合物层以及无铅钎料层;其中,所述无铅钎料层中掺杂有细小分散Ni颗粒;所述金属间化合物层与所述UBM结构晶圆的润湿层连接;
所述UBM结构基板包括层叠设置的基板、Cu焊盘以及Ni-P镀层;
所述UBM结构基板与所述凸焊点晶圆通过回流焊连接。
进一步的,所述Ni-P镀层中磷含量为6%-9%,所述Ni-P镀层的厚度为3μm-15μm。
进一步的,所述Al焊盘厚度为2KÅ -20KÅ;所述粘结层为Ti-Pt-Ti叠层,Ti厚度300Å-3KÅ,Pt厚度500 Å-2KÅ:所述润湿层为Ni层,厚度为3KÅ-20KÅ。
本发明的附加方面和优点将在下面的描述中部分给出,部分将从下面的描述中变得明显,或通过本发明的实践了解到。
附图说明
图1为本发明实施例1提出的晶圆级封装方法的流程图;
图2为本发明实施例中UBM结构晶圆的结构示意图;
图3为本发明实施例中凸焊点晶圆的结构示意图;
图4为本发明实施例中UBM结构基板的结构示意图;
图5为本发明实施例中晶圆级封装的结构示意图;
如下具体实施方式将结合上述附图进一步说明发明。
具体实施方式
为了便于理解本发明,下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的若干实施例。但是,本发明可以以许多不同的形式来实现,并不限于本文所描述的实施例。相反地,提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
需要说明的是,当元件被称为“固设于”另一个元件,它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件,它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
除非另有定义,本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的,不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
电子信息产品不断朝着微型化、低成本、多功能、便携式以及高可靠性等方向迅猛发展,进而推动了倒装芯片技术在微电子封装中的应用。在众多的新型封装技术中,晶圆级封装技术最具创新性、最受世人瞩目,是封装技术取得革命性突破的标志。
晶圆级封装技术以晶圆为加工对象,在晶圆上同时对众多芯片进行封装、老化、测试,最后切割成单个器件。它使封装尺寸减小至IC芯片的尺寸,生产成本大幅度下降。
为了提高晶圆级封装的适用性并扩大其应用范围,人们正在研究和开发各种新型技术同时解决产业化过程中出现的问题,现阶段晶圆级封装,由于制程工艺中钎料组织的性能限制,在高低温环境下组织稳定性较差,使得凸焊点和UBM钎缝界面可靠性较差,从而影响产品焊点良品率较低,进而降低了制程效率,提升了生产成本。
为此,本发明实施例提出一种晶圆级封装方法,用以提升凸焊点和UBM钎缝界面的可靠性,以解决现有技术的不足。
实施例1
请参阅1,所示为本发明实施例一中的晶圆级封装方法,该方法包括:
步骤S01、制备UBM(凸点下金属化层)结构晶圆;UBM结构晶圆包括层叠设置的芯片层、Al焊盘、粘结层、润湿层。
本发明实施例中,UBM结构晶圆的结构示意图如图2所示。
可以理解的,处于半导体行业考虑成本和键合界面等原因,优选Al作为焊盘,但是Al在常温环境中比较活泼,但是如果Al和Au直接叠层,那么存在Au-Al叠层,在制作过程中出现“紫色灾难”,即为Al会在高温环境下会向AuAl2中加速扩散,这种不平衡扩散导致Al-AuAl2-Au界面形成大量柯肯道尔空洞。如图2所示,为了预防这类事件出现,本发明实施例中,通过加入润湿层和粘结层,以使得添加的润层湿在钎焊时候提高钎料润湿性,反之焊接钎焊润湿性差会带来焊接风险,粘结层为了提高叠层直接的粘附性,降低应力带来的分离风险。
步骤S02、将制备好的UBM结构晶圆进行刷锡工艺处理,形成凸焊点晶圆,凸焊点晶圆的下方形成金属间化合物层以及无铅钎料层;无铅钎料层中掺杂有细小分散Ni颗粒。
具体的,UBM结构晶圆进行刷锡工艺处理后形成凸焊点晶圆结构,具体如图3所示。
步骤S03、制备UBM结构基板,UBM结构基板包括层叠设置的基板、Cu焊盘以及Ni-P镀层。
其中,制备好的UBM结构基板如图4所示。
本发明实施例中,在制备UBM结构基板的过程中需要对基板进行表面处理,通过化学镀的方式,使得基板的Cu焊盘表面形成Ni-P镀层。通过上述化学镀方式,可有效的防止金属颗粒和离子污染物的扩散。
步骤S04、将所述UBM结构基板与所述凸焊点晶圆进行回流焊,使芯片固晶在基板上。
请参阅5,为本发明实施例中完成两次回流焊后的晶圆级封装的结构示意图,本发明实施例中,UBM结构基板与所述凸焊点晶圆进行回流焊为本发明实施例中进行的第二次回流焊工序,在此次工序中,晶圆凸焊点与UBM结构基板结合,Ni-P镀层中的多余P原子的迁移和扩散,都会影响非晶镀层中 Ni3P 的析出动力学表示(1-1):
(Ni-P)+Sn→Ni3Sn4+Ni3P(1-1)
当 Ni3P 逐渐消耗Ni-P层时,Ni3P 逐渐取代 Ni-P 层而接触到Cu基板,由于Ni-P层中的Ni原子穿过Ni3P层的扩散速率快于Cu 元素在基板上向Ni-P层的扩散速率,这种扩散速率的差异导致空位的产生,随着时效时间的延长,这些空位逐渐长大形成空洞,而Ni-Sn-P层的厚度是直接影响界面IMC层剥落的主要原因。当钎料中添加细小分散体Ni颗粒或第三组元元素Ni的方式,形成增强相无铅钎料,使得Ni-Sn-P层厚度得到有效抑制,整体的Ni3P的产生得到抑制,同时由于纳米级厚度的Ni-Sn-P层的作用致密性让原本(Ni,Cu)3Sn4的Sn与Ni互扩散的通道得到阻挡,减少Sn与Ni-P反应生成的Ni3P的相,整体提高了低温服役环境下钎缝界面组织稳定性,从而钎焊接头的力学性能得到了提升。
相比纯Cu基板(未镀Ni-P),钎缝界面形成的Cu6Sn5和Cu3Sn相比Ni3Sn4的生成焓更低,所以经过Ni元素处理的基板与钎料本体均不会出现因Cu6Sn5向Cu3Sn转变而产生的柯肯达尔孔洞。对比表1中 Ni3Sn4和Cu6Sn5的弹性常数来表征IMC的各向异性因子A1,利用立方结构各向异性因子计算公式(1-2):
A1=2(C44+C12)/C11(1-2)
表1 Ni3Sn4和Cu6Sn5的弹性常数
式中:A1=1时,代表材料是各向同性材料,通过(1-2)求出Ni3Sn4的A1=1.525,Cu6Sn5的A1=1.329,由表1中可知,Ni3Sn4的C11,C22,C33均明显高于Cu6Sn5对应的弹性系数,表明Ni3Sn4比Cu6Sn5具有更强的键合作用,因此Ni3Sn4比Cu6Sn5具有更好的强度性能。
关于这两种结构中Au元素的去向:根据不同温度下的不同金属在Sn中扩散速度(如表2所示),由于Au膜层很薄(厚度1KÅ-2KÅ),回流焊后迅速的全部溶于凸点中,不形成Au-Sn界面IMC层。
表2 不同温度下的不同金属在Sn中扩散速度
进一步在钎焊阶段,固-液反应时,复合钎料在Cu基板改变界面IMC层的物相的微观组织,界面处形成了(Cu,Ni)6Sn5层,其由多层小尺寸晶粒组成。这种组织有利于界面Cu和Sn的互扩散,加速了(Cu,Ni)6Sn5层的生长,虽然缓解Cu和Sn元素的不平衡扩散,但是牺牲了自身IMC层在固-液反应阶段的初始厚度。而在Cu基板上刷镀Ni时,因为镀层Ni-P层的栅栏作用有效阻碍Cu原子在固-液反应阶段中扩散通道,钎缝界面只形成Ni3Sn4IMC层,而Ni3Sn4比Cu6Sn5的生成焓高很多,所以在相同热输入量时,钎缝界面形成的Ni3Sn4IMC层厚度很薄,如表3和表4,直接影响了钎焊接头的力学性能 。
表3120℃时效0-9天后复合钎料在Cu(Ni)基板上接头推力
表4 120℃时效0-9天后复合钎料在Cu基板上接头推力
需要说明的是,表3和表4的钎料种类中,Sn0.7Cu表示Sn占比99.3%,Cu占比0.7%;可以理解的,Sn3.5Ag表示Sn占比96.5%,Ag占比3.5%。
综上,通过本发明实施例1中提出的晶圆级封装方法,其有益效果为:1、在Cu焊盘表面镀Ni改性,通过Ni-P层作为阻挡层, 防止金属颗粒和离子污染物的扩散;2、通过向SnCu系、SnAg系(包含共晶和亚共晶)钎料中添加细小分散体Ni颗粒,对Ni元素联合处理来提高凸焊点与UBM钎缝界面可靠性,抑制Cu6Sn5和Cu3Sn转变,从而抑制柯肯达尔孔洞的形成。
进一步的,本发明实施例中,制备UBM结构基板的步骤还包括:
步骤S21、在Cu焊盘表面镀Ni改性,形成所述Ni-P镀层。
其中,Ni-P镀层中磷含量为6%-9%,Ni-P镀层的厚度为3μm-15μm。
一般来说,P含量在9%以上的Ni-P化学镀层为高磷镀层,6%以下为低磷镀层。P含量在6%-9%为中磷镀层。Ni-P化学镀层的耐蚀性和峰值晶化温度随P 含量的变化存在极大值,而这个范围刚好在6%-9%。利用Ni-P化学镀层的优良耐蚀性能起因于它的非晶态结构和表面钝化膜。在非晶态结构中不存在晶界、位错、孪晶或其他缺陷,耐蚀性能相对较好。而Ni-P镀层的厚度设置为3μm-15μm可根据焊接条件和使用环境确定其优选范围。
进一步的,本发明实施例中,UBM结构晶圆中的Al焊盘厚度为2KÅ -20KÅ;粘结层为Ti-Pt-Ti叠层,Ti厚度300Å-3KÅ,Pt厚度500 Å-2KÅ:润湿层为Ni层,厚度为3KÅ-20KÅ。
随着工业发展,半导体行业考虑成本和键合界面等原因,优选Al作为焊盘,但是Al在常温环境中,比较活泼,需要在外表面包裹一次抗氧化层,但是如果Al和Au直接叠层,那么存在Au-Al叠层,在制作过程中出现“紫色灾难”,即为Al会在高温环境下会向AuAl2中加速扩散,这种不平衡扩散导致Al-AuAl2-Au界面形成大量柯肯道尔空洞,为了预防这类事件出现,就在焊盘和抗氧化层中间加入润湿层和粘结层。润层湿是为了钎焊时候提高钎料润湿性,反之焊接钎焊润湿性差会带来焊接风险,粘结层为了提高叠层直接的粘附性,降低应力带来的分离风险。
此外,本发明中Al焊盘厚度为2KÅ -20KÅ可避免老化环境1000h后钎料不足以把焊盘厚度全部吃掉的情况发生;粘结层的设置厚度可增强凸点,加大芯片钝化层之间的粘结力,提高牢固的键合界面;润湿层的设置厚度可提高钎焊过程中优良的润湿性,使钎料得到很好的铺展。
进一步的,本发明实施例中,UBM结构晶圆和UBM结构基板的外层分别设有Au抗氧化层,该Au抗氧化层的厚度为1KÅ-2KÅ。
随着工业发展,半导体行业考虑成本和键合界面等原因,优选Al作为焊盘,但是Al在常温环境中,比较活泼,需要在外表面包裹一次抗氧化层,通过在UBM结构晶圆和UBM结构基板的外层设置Au抗氧化层可避免UBM结构晶圆和UBM结构基板的焊盘氧化变质,而抗氧化层的厚度为1KÅ-2KÅ为综合抗氧化效果以及Au和Ni应力关系(两者应力大容易分成脱离)确定。
进一步的,本发明实施例中,将制备好的UBM结构晶圆进行刷锡工艺处理的步骤具体包括:
步骤S31、对UBM结构晶圆按序进行印刷、SPI检测、回流焊、清洗处理,使得UBM结构晶圆的润湿层下方形成金属间化合物层和无铅钎料层。
本发明实施例中,在对UBM结构晶圆进行刷锡工艺处理中进行的工艺有:印刷→SPI检测→回流焊→清洗。其中,SPI检测合格后,会对UBM结构晶圆进行第一次回流焊,通过钎料中的Ni元素强化锡膏基体同时,利用润湿层的Ni层与钎料中应,生产的Ni3Sn4使晶圆凸焊点结构优化。
进一步的,本发明实施例中,无铅钎料层中Ni颗粒的含量为0.3wt%-1wt%或第三组元元素Ni含量为0.04at%-0.07at%。上述Ni颗粒的含量区间的无铅钎料层,其低温服役环境下的组织稳定性最佳。
实施例2
本发明实施例还提出一种采用上述实施例提出晶圆级封装方法制程的晶圆级封装结构,具体的,该晶圆级封装结构包括:
UBM结构晶圆、凸焊点晶圆,以及UBM结构基板,其中,UBM结构晶圆包括层叠设置的芯片层、Al焊盘、粘结层、润湿层;
凸焊点晶圆与UBM结构晶圆的润湿层连接包括金属间化合物层以及无铅钎料层;其中,无铅钎料层中掺杂有细小分散Ni颗粒;金属间化合物层与UBM结构晶圆的润湿层连接;
UBM结构基板包括层叠设置的基板、Cu焊盘以及Ni-P镀层;
UBM结构基板与凸焊点晶圆通过回流焊连接。
本发明实施例2提出的晶圆级封装结构还具有如下特征:
进一步的,Ni-P镀层中磷含量为6%-9%,Ni-P镀层的厚度为3μm-15μm;
一般来说,P含量在9%以上的Ni-P化学镀层为高磷镀层,6%以下为低磷镀层。P含量为6%-9%为中磷镀层。Ni-P化学镀层的耐蚀性和峰值晶化温度随P 含量的变化存在极大值,而这个范围刚好在6%-9%。利用Ni-P化学镀层的优良耐蚀性能起因于它的非晶态结构和表面钝化膜。在非晶态结构中不存在晶界、位错、孪晶或其他缺陷,耐蚀性能相对较好。而Ni-P镀层的厚度设置为3μm-15μm可根据焊接条件和使用环境确定其优选范围。
进一步的,所述Al焊盘厚度为2KÅ -20KÅ;所述粘结层为Ti-Pt-Ti叠层,Ti厚度300Å-3KÅ,Pt厚度500 Å-2KÅ:所述润湿层为Ni层,厚度为3KÅ-20KÅ。
进一步的,UBM结构晶圆和UBM结构基板的外层分别设有Au抗氧化层,该Au抗氧化层的厚度为1KÅ-2KÅ。
综上,通过本发明实施例1中提出的晶圆级封装方法制成实施例1所述的晶圆级封装结构,其有益效果为:1、在Cu焊盘表面镀Ni改性,通过Ni-P层作为阻挡层,防止金属颗粒和离子污染物的扩散;2、通过向SnCu系、SnAg系(包含共晶和亚共晶)钎料中添加细小分散体Ni颗粒,对Ni元素联合处理来提高凸焊点与UBM钎缝界面可靠性,抑制Cu6Sn5和Cu3Sn转变,从而抑制柯肯达尔孔洞的形成。
在本说明书的描述中,参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中,对上述术语的示意性表述不一定指的是相同的实施例或示例。而且,描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对本发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种晶圆级封装方法,其特征在于,包括:
制备UBM结构晶圆;所述UBM结构晶圆包括层叠设置的芯片层、Al焊盘、粘结层、润湿层;
将制备好的UBM结构晶圆进行刷锡工艺处理,形成凸焊点晶圆,所述凸焊点晶圆的下方形成金属间化合物层以及无铅钎料层;其中,所述无铅钎料层中掺杂有细小分散Ni颗粒;所述无铅钎料层中Ni颗粒的含量为0.3wt%-1wt%或第三组元元素Ni含量为0.04at%-0.07at%;
制备UBM结构基板,所述UBM结构基板包括层叠设置的基板、Cu焊盘以及Ni-P镀层;
将所述UBM结构基板与所述凸焊点晶圆进行回流焊,使芯片固晶在基板上。
2.如权利要求1所述的晶圆级封装方法,其特征在于,所述制备UBM结构基板的步骤包括:
在所述Cu焊盘表面镀Ni改性,形成所述Ni-P镀层,其中,所述Ni-P镀层中磷含量为6%-9%,所述Ni-P镀层的厚度为3μm-15μm。
3.如权利要求1所述的晶圆级封装方法,其特征在于,在所述UBM结构晶圆中,所述Al焊盘厚度为2KÅ -20KÅ;所述粘结层为Ti-Pt-Ti叠层,Ti厚度300Å-3KÅ,Pt厚度500 Å-2KÅ:所述润湿层为Ni层,厚度为3KÅ-20KÅ。
4.如权利要求1所述的晶圆级封装方法,其特征在于,所述UBM结构晶圆和所述UBM结构基板的外层分别设有Au抗氧化层,所述Au抗氧化层的厚度为1KÅ-2KÅ。
5.如权利要求1所述的晶圆级封装方法,其特征在于,所述将制备好的UBM结构晶圆进行刷锡工艺处理的步骤具体包括:
对所述UBM结构晶圆按序进行印刷、SPI检测、回流焊、清洗处理,使得所述UBM结构晶圆的润湿层下方形成所述金属间化合物层和所述无铅钎料层。
6.如权利要求1所述的晶圆级封装方法,其特征在于,所述金属间化合物为Ni3Sn4,所述无铅钎料为SnCu系或SnAg系钎料。
7.一种晶圆级封装结构,其特征在于,包括:UBM结构晶圆、凸焊点晶圆,以及UBM结构基板,其中,所述UBM结构晶圆包括层叠设置的芯片层、Al焊盘、粘结层、润湿层;
所述凸焊点晶圆与所述UBM结构晶圆的润湿层连接包括金属间化合物层以及无铅钎料层;其中,所述无铅钎料层中掺杂有细小分散Ni颗粒;所述金属间化合物层与所述UBM结构晶圆的润湿层连接;所述无铅钎料层中Ni颗粒的含量为0.3wt%-1wt%或第三组元元素Ni含量为0.04at%-0.07at%;
所述UBM结构基板包括层叠设置的基板、Cu焊盘以及Ni-P镀层;
所述UBM结构基板与所述凸焊点晶圆通过回流焊连接。
8.如权利要求7所述的晶圆级封装结构,其特征在于,所述Ni-P镀层中磷含量为6%-9%,所述Ni-P镀层的厚度为3μm-15μm。
9.如权利要求7所述的晶圆级封装结构,其特征在于,所述Al焊盘厚度为2KÅ -20KÅ;所述粘结层为Ti-Pt-Ti叠层,Ti厚度300Å-3KÅ,Pt厚度500 Å-2KÅ:所述润湿层为Ni层,厚度为3KÅ-20KÅ。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116825752B (zh) * 2023-08-29 2024-02-09 江西兆驰半导体有限公司 一种晶圆及其印刷方法
CN117317113A (zh) * 2023-11-27 2023-12-29 江西兆驰半导体有限公司 一种提高芯片钎缝界面可靠性的led芯片及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10294337A (ja) * 1997-04-21 1998-11-04 Toshiba Corp 半導体装置及びその製造方法
US6413851B1 (en) * 2001-06-12 2002-07-02 Advanced Interconnect Technology, Ltd. Method of fabrication of barrier cap for under bump metal
JP2002280417A (ja) * 2001-01-15 2002-09-27 Nec Corp 半導体装置及びその製造方法並びに半導体製造装置
TW548771B (en) * 2002-10-08 2003-08-21 Advanced Semiconductor Eng Structure of solder bump
US6642079B1 (en) * 2002-06-19 2003-11-04 National Central University Process of fabricating flip chip interconnection structure
JP2011096803A (ja) * 2009-10-29 2011-05-12 Fujitsu Ltd 半導体装置とその製造方法
KR20160056330A (ko) * 2014-11-10 2016-05-20 삼성전자주식회사 반도체 소자, 반도체 소자 패키지 및 조명 장치
CN115411006A (zh) * 2022-08-09 2022-11-29 大连理工大学 一种基于纳米晶铜基体的微焊点及其制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6602777B1 (en) * 2001-12-28 2003-08-05 National Central University Method for controlling the formation of intermetallic compounds in solder joints
US20060024943A1 (en) * 2004-07-30 2006-02-02 Kang Sung K Prevention and control of intermetallic alloy inclusions that form during reflow of Pb free, Sn rich, solders in contacts in microelectronic packaging in integrated circuit contact structures where electroless Ni(P) metallization is present
US7626274B2 (en) * 2006-02-03 2009-12-01 Texas Instruments Incorporated Semiconductor device with an improved solder joint
KR100975654B1 (ko) * 2008-02-26 2010-08-17 한국과학기술원 Co가 첨가된 Sn-3.5Ag 솔더와 Ni-P 하부금속층간의 접합 신뢰성이 향상된 솔더 접합 구조
US20090297879A1 (en) * 2008-05-12 2009-12-03 Texas Instruments Incorporated Structure and Method for Reliable Solder Joints
JP5465942B2 (ja) * 2009-07-16 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8957323B2 (en) * 2012-05-10 2015-02-17 National Chiao Tung University Electrical connecting element having nano-twinned copper, method of fabricating the same, and electrical connecting structure comprising the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10294337A (ja) * 1997-04-21 1998-11-04 Toshiba Corp 半導体装置及びその製造方法
JP2002280417A (ja) * 2001-01-15 2002-09-27 Nec Corp 半導体装置及びその製造方法並びに半導体製造装置
US6413851B1 (en) * 2001-06-12 2002-07-02 Advanced Interconnect Technology, Ltd. Method of fabrication of barrier cap for under bump metal
US6642079B1 (en) * 2002-06-19 2003-11-04 National Central University Process of fabricating flip chip interconnection structure
TW548771B (en) * 2002-10-08 2003-08-21 Advanced Semiconductor Eng Structure of solder bump
JP2011096803A (ja) * 2009-10-29 2011-05-12 Fujitsu Ltd 半導体装置とその製造方法
KR20160056330A (ko) * 2014-11-10 2016-05-20 삼성전자주식회사 반도체 소자, 반도체 소자 패키지 및 조명 장치
CN115411006A (zh) * 2022-08-09 2022-11-29 大连理工大学 一种基于纳米晶铜基体的微焊点及其制备方法

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