TW516138B - Packaging method and packaging structure of semiconductor devices - Google Patents

Packaging method and packaging structure of semiconductor devices Download PDF

Info

Publication number
TW516138B
TW516138B TW090118711A TW90118711A TW516138B TW 516138 B TW516138 B TW 516138B TW 090118711 A TW090118711 A TW 090118711A TW 90118711 A TW90118711 A TW 90118711A TW 516138 B TW516138 B TW 516138B
Authority
TW
Taiwan
Prior art keywords
resin
semiconductor device
solder
substrate
electrode
Prior art date
Application number
TW090118711A
Other languages
English (en)
Inventor
Akira Ohuchi
Original Assignee
Nec Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corp filed Critical Nec Corp
Application granted granted Critical
Publication of TW516138B publication Critical patent/TW516138B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3463—Solder compositions in relation to features of the printed circuit board or the mounting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1183—Reworking, e.g. shaping
    • H01L2224/1184—Reworking, e.g. shaping involving a mechanical process, e.g. planarising the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81395—Bonding interfaces outside the semiconductor or solid-state body having an external coating, e.g. protective bond-through coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Adhesives Or Adhesive Processes (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

曼—明背i 1 ·發明之領域 本發明係關於一種封裝方法及半導體裝 造，如具有凸塊之裸片或晶片尺寸級封裝，'"之，裝構 脂密封構造且可輕易重做之封裝方法及半鹏別疋具有樹 構造。 卞v體裝置之封裝 2·'相關技術之描述 覆晶封裝方法具有如圖丨丨^)至圖11( 驟计有在凸塊5及具有銲錫2之佈線基板丨形成 二 半導體裝4 (LSI晶片）6 ·，將助銲劑9附著在舻： 尖端後，對準及將半導體裝置6固;基板 (圖11 (b))上，完成回流、清洗助銲劑（圖丨 ， 之後如圖11 (d)所示，藉由毛細引力作用填’ 4,至半導體裝置6與基板!之間的缺口，最後 此外，圖1 2 ( a)及1 2 ( b )所示為不使用助銲劑之習知制 程。在塗佈銲錫2之銲墊7之印刷基板丨上塗佈一層助銲劑农 作用之熱固樹脂（此後，以活化樹脂丨〇表示）後，如圖 1 2 ( a )所示，半導體裝置（L s I晶片）6在凸塊形成於銲墊8 後對準及黏著在印刷基板丨上，之後，完成回流，如圖 1 2 (b)所示’因此無需使用助銲劑即可實現銲錫連接。 同理，+如同使用金凸塊之覆晶封裝方法，包括在佈線 基板上黏著LSI晶片並且熱壓使得LSi與佈線基板經由凸塊 或封裝方法作電性連接，之後，填充填充膠樹脂，上述之 516138 五、發明說明（2) 封裝方法包括塗佈樹脂至基板後，黏著LS丨晶片並熱壓以 供烤樹脂。 習知封裝結構及方法之首要問題為若必須將曾經封裝 至基板之LSI晶片從基板上分離並替換一新LSI晶片，無疑 地，要將使用樹脂固定之LS I晶片分離並不容易，此外-， 要使黏著晶片之基板表面回復至可重新封裝之狀態而沒有 ，留猎封樹脂也非易事。這是因為密封樹脂主要是由環氧 树月曰所組成，其設計是要將應力釋放以保證其可靠度，因 此樹脂本身是非常堅固的，樹脂附著至基板的強度是如此 強以致於當嘗試將LSI移除時，基板時常會導致破裂。 此外，即使將LSI移除且基板並無產生破裂，殘留在 :板表面上的樹脂必定會堅定地黏著在基板上且由於受到 ^充劑的影響，、其較大之彈性係數、硬度等及機械強度將 S曰加5 0 6 (U或達到難以將樹脂自基板清除卻不損壞盆 面的程度。 /、 因此，關於重做之問題，建議採用被視為可重做之密 # f脂i關於在低於125t：i操作環境下樹脂至基板的黏 、： 樹月曰具有可靠之黏著強度且在2 0 0。。或更高之操作 /又下曰$卩LS丨·之移除溫度，樹脂至基板之黏著力會降 妒。:疋此树脂成為一可將LS I移除且不會破壞基板之樹 』&二，^在此樹脂的狀態下，可靠度與可重做性之間的 Μ = ^ =生二達成的。舉例說明，若將填充劑之填充量降 总奴 # h i、在基板上的樹脂，同時也會增加熱膨脹 '、、、長拉伸或縮短LSI與基板間的間隔所產生
第6頁 516138 五、發明說明（3) 之熱應力也會增加，因 力，於是可靠度便會降之：：塊，會得到類似之熱應 :時具有實際使用所需之二：了解要-密封樹脂 的。 足约叮罪度及可重做性是不容易 义匕外，在習知覆日4 尤其是縮短間隔以滿足密度 SB與基板間的間隔， 劑與習知之方法比較成以：= 之之塞需求，清㈣ =舊是-個問題。關於;、殘；助鲜餘助銲 了造：ί^Γί=:Γΐ之可靠度惡化之問題。除 因而造成：：ί =卜？真充填充膠也會受到阻礙， 口產〇口，如LSI，良率降低之另一問題。 =於私餘助銲劑之問題’針對不使用 =上：=)與圖i2(r示，建議使用活“;; 迖方法中，不但具有銲錫接合所需之活化反應
Lsr呈凸塊包圍之·區域内可能會有空氣出現且孔^在 八。夕凸塊之狀態下是易於產生的。此外，在回、，* 時，若樹脂的量是非常大的話，需要精確地控制封机 避免建立在樹脂等之浮力造成Ls 位置偏離。因此，需 精確地控制樹脂特性，如黏滯性’而且要使助銲劑之 (去除銲錫氧化膜）與物理特性相容是不易的。亦即，陝 了可靠度與可重做性，需要更進—步精確地控制活化作示
第7頁 516138 五、發明說明（4) 用粘π丨生荨而且發展滿足所有條件之樹脂是更困難 的 另一方面，為了使可重做性與可靠度相容，已進 種不同之嘗試。舉例說明，日本專利第2 92483 〇號說明蚩口 公開在半導體裝置及電路基板間安排填充熱塑性樹脂與： 硬化樹脂，在此同時處理及填充熱塑性樹脂於半導體梦、ς 及電路基板所形成之間隔中心附近使彼此連接在一起广^ 後將熱塑性樹脂之周圍以熱硬化樹脂密封完成樹脂之资〜 封。若半導體裝置之檢測優於以熱硬化樹脂密封而且ς — 有缺點’溫度將會提升至高於熱塑性樹脂之熔點以移= j點之半導體裝置，在所有產品都成為良品之後才會 岔封用之熱硬化樹脂，並且烘烤以使樹脂密封產品：： t卜^本專利第25 64728號公開不㈤烘烤條件之聯合樹脂 2役封樹脂，如光定性樹脂與熱硬化樹脂n :自發烘烤樹脂或熱硬化樹脂與自發烘烤樹脂。在任」： :脂之烘烤條件下，暫時先將基板與半種 體裝置，將產品浸泡在溶劑t，若有溶解樹 ;;導體裝置·，之後便可正式將另-樹脂洪烤以完!::: .然而，即使是任一方法，仍需在暫時扣緊之狀能下作 =測’在此狀態下重做是有可能的’❻是一旦正式二 j可便會如同習知一般困難。此外，“―範例中， ^罪度之樹脂密封確定是有可能的’但是在曰本專利第 516138 五、發明說明（5) — 2 9 2 4 8 3 0號說明書之例子中， 基板及半導體F晋接觸，不同特性之樹脂與， 期間加熱及“期門、人，、、、彳5衣，包括在半導體裝置操作 之献•胳i: p過程不斷重複，由於兩樹脂 能對半以二目；：造成其邊界受到應力作用，因此有可 靠度。針：的導線產生不良的影響並損害其可 :例子中:：、:ί第2564728號在使用光定性樹脂 自發烘烤桝:：吉1材料如玻璃基板才能作為基板。利用 產品良率也會降低烤為止須化費相#長的時間，而且 發明之概 在半 裝，本發 法，即使 半導 裝置之電 佈線基板 械強度且 知條件下 且具有較 述間隔總 ϋ 導體裝置中 明之目的為 在正式烘烤 體裝置之封 極與佈線基 間之間隔内 變成是可重 ，由於半導 第一樹脂佳 距一半之第 基板任一表面之上。 根據本發明，半 覆第一樹脂’在已知 如具有 設置一 及良好 裝結揭： 板之電 堆疊第 做的， 體裝置 之機械 一樹脂 凸塊之裸 封裝結構 之連接可 包括經由 極，在上 一樹脂， 具有調節 與佈線基 強度，其 形成在至 片或晶 及可重 靠度之 凸塊電 述半導 在已知 應力之 板之熱 特徵在 少半導 片尺寸 做之封 後。 性連接 體裝置 條件下 第二樹 膨脹係 於厚度 體裴置 級封 裝方 半導體 及上述 降低機 脂在已 數不同 小於上 或佈線 半彼 第9頁
第10頁 516138 五、發明說明（7) 後’黏著及加献丰道种驻m 基板之電極及㈣；體；：：電性連接半導體裝置至佈線 ? t7之作用是容易重做半導體裝置。
这疋因為自第„谢_ M 可能的且歹歲留在農叔上=選擇性地移除半導體裝置是有 理基板就變得容；树脂減少，因此在晶片移除後清 ί::用是使可重做性與連接可靠度易於相容。 允# = = #:使用樹脂作為第一樹脂需考慮其可重做性， 連接可&大部分樹脂密封層之第二樹脂，釋放應力於 連接可#度而不須考慮可重做性。 連作 ‘成靠備投資及節省封裝 不良之影，於清洗不完全所。之殘影響’此 、，/再者藉由塗佈方法及在佈線基板上黏著半導，壯$ :形成第二樹脂於凸塊形成之半導體基板上，以2
板：凸塊形成表面上均勻塗佈及烘烤第二樹 1:J :層厚度穩定之第二樹脂，之後，拋光並 ：;:產生 :，避免凸塊高度不一，同時去除黏著凸塊d 曰，因此在黏著時可實現穩定之連接。此外，由 一树 脂在黏著時必須形成在第二樹脂與基板間之均勻門=—樹 便可％定實現堆疊樹脂結構，並保證可重做性與2内， 度相容。而且，由於第二樹脂在黏著半導體裝 I# 則均勻形
第11頁 516138 、發明說明（8) 成，因凸塊的存在而導致表面不平坦是微乎其微的， 可防止因在黏著時凸塊不平坦而有殘餘空隙導致孔洞 生0 【較佳實施例之詳細說明】 一士 ^據本發明之結構，使用可靠產物之密封樹脂f 才于月曰X減麵'操作環境下溫度循環等凸塊之熱膨脹/ 應力，使其具有良好之可靠度。除此之外，關於可I 性’作為第—樹脂之樹脂，藉由加熱方式降低其機木 大成為可重做的，然後將第一及第二樹脂形成堆疊多 因此2如LSI在操作期間失效，藉由將第一樹脂加熱 已知^度並將晶片移除，便可使失效之LS I晶片分離 餘之樹=層可藉由機械拋光、溶劑等之方法移除。^ 去’可罪度及可重做性即可相容。 一錫2預先塗佈在基板1之基板電極（銲墊7 )上 們5如同設置在半導體裝置6之銲墊8上的突出電極， 相對應之位置各自與銲錫2作金屬連接以完成半導 6與基板1之電性連接。 圖i(b)所示為圖1(a)之電極區的 因此 彥 ;為第 收縮 [做 I強度 "冓， 至一 ，殘 〇同此 ，下來’參考附圖，詳細說明本發明之實施例 血《考圖l(a) ’半導體裝置6如裸片或晶片尺寸級 〃土板1之間的密封樹脂包括塗佈在基板表面之第一 ^填充於上述第一樹脂3與半導體裝置6之間的埶硬4 月曰，即為第二辦脂4。 …、 封裝 樹脂3 :樹 ，凸 在他 體裝 516138 五、發明說明（9) =面上’除了電極區之外，塗佈銲錫阻齊⑴以保護基板表 用的：錫2之材料，使用_共晶銲錫，但是此處所 妓、'，不侷限於Sn/Pb共晶銲錫，例如Sn/Pb (除了 以及淮、一日日丰以外）、Sn/Ag、Sn/CU、Sn/Sb、Sn/Zn、Sn/Bi 與使ΐ Γv添加特定元素材料至上述材料皆可被適當參考 銲錫Π:Γ。’可使用與銲錫2相同之材料或炫點更高之 接區= =基广間的部分 也要试/二以树如始、封，除了要保護電性連接區，同時 士！因半導體裝置6與基板1之間的差異造成埶岸力隼 中於，性連接區，並改善連接可靠度。、、成'、、、應力- 於殘：=分f塗佈在基板1表面上之第-樹脂3及填充 作用ΪΓ 弟二樹脂4。藉由使用活性樹脂（助銲劑 銲劑，第： 法安置於基板1上，無須使用助 體裝置6與二第=3錫 於本道μ、弟.树層 間的間隔。第一樹脂3以厚度小 如，若隔總距的一半均句地形成，例 之厚度最m 間之間隔為，第-樹脂3 圍之κι ^樹脂厚度的1/20至1/5 °設定此比例範 '、在於“可能地作充份的銲錫連接並保證重做與連 ^10138 五、發明說明（ίο) 接可靠度是易於相交 於5 am，助銲劑作^的:附帶一提，若第一樹脂之厚度小 連接。除此之外，# 2會顯現不足且無法得到充份的銲錫 現破裂。另一方面右:f做’基板在移除1^ I時可能會出 之比例隨著應力如右^树知3之厚度太大，第二樹脂 度。 、'可罪度而降低且無法得到連接可靠 針對精由使用主 〇隔内之第-„ 引力填充於半導體裝置β與第一樹 脂4，挑選可填充於間隔内之樹脂隨著 脂3間隔内之第 應力加於黏滯性歲可丘；由〜供 銲劑作連接，這类員兩：：：：得重要。然而，使用習知助 連接可靠度。特別Γ = 有使用填充膠樹脂，具有良好之 至少機械強度或物^ =為使重做更容易，必須挑選 之黏著強度或張力強声3 條件如在銲錫熔點溫度 爲了 #主道 優於第一樹脂3之樹脂。 半導體裝置6之時自從^ —樹脂層3移除且在重做 度在已知條件下必需土較第：::’第一樹脂3之機械強 最簡單的方法為保U =月曰弱:^吏其具有可重做性之 或張力強度至少要小二第:敎^ = f 一樹脂3之黏著強度 度例如wPb共晶銲錫大^在鲜錫炫點溫 度。 · 物幻為2 0 0 c犄的黏著強度或張力強 根據這兩層所組成之贫抖 第二樹脂4弱之第m山/ # 用機械強度較 ;也自第一樹脂3移除，當半導體裝二ί 殘餘在基板r之樹脂隨著第一樹脂愈薄而減少。因此，在 516138 -- __ 五、發明說明（11) 半導體裝置重做操作時需要移除半導 、 在基板1之樹脂，其操作性能便可獲得H及清除殘餘 挑選第二樹脂4可在不考慮可重做性下^，外，由於 可靠度上決定，因此可重做性 可者應非力加於連接 容。 」罪度非常容易相 再者，第一樹脂3在回流時最好具有 如助銲劑作用之添加劑成分對熱硬化樹有 t，此成分之作用是為了去除銲錫連接 量：例 ，。亦即，在銲錫連接烘烤前之加熱狀態，I匈^虱化 。式刻產生效用’因此便可去除銲錫連接表面之^用之 :脂助：= ί = :是在先前技術中：述 緣性。本⑷“ &使其化性穩4且具有充分之電子絕 此外’在半導體裝置封裝步驟中，由於 因：Ϊ Ϊ :脂Ϊ ί、ί :樹脂3以排除使用助銲劑之需Ϊ， 影響，：=::f:及防止在可靠度上產生不良的 餘助銲劑不良的，“起源於粗劣清潔過程中所遺留之殘 氧樹Γ於充當·第二樹脂之熱硬化樹脂的基本成A，參考環 物i二f酯（未飽合聚酯及未飽合聚酯與活性氫基化合 嫌_二σ物）及丙烯酸酯（矽基丙烯酸酯如包括（里）丙 丙基聚権及環氧基丙稀酸醋）。此基丄 /或烘、怯任一熱硬化樹脂反應之加速器，加速在烘烤及 、、J劑（產生原子團等有助於加熱烘烤之原子團創
第15頁 516138 —---- 五、發明說明（12) 始者、陰離子創始者或陽離子創始者）期 一提’在常溫下烘烤之黏著劑如a_氰基 ’:：：：· 用的。關於上述熱硬化樹脂 Ί =疋可利 者，可使用兩種或兩種以上之組合。众烤成劑及創始 此外，針對第一樹脂，可挑盥 份，但必；f少機械強度使其在已☆ = : = 包括挑選較差之熱阻材料、使用低分子法 成分或添加具有高溫軟化特性之熱塑性樹脂。对月曰為基本 而且，為了給予第一樹脂助銲劑， 未飽和酸如（異）丙烯酸或順丁烯二酸：」丨.美：加 草酸或丙二丁酸或有機酸如擰檬酸， =—1基駄如 函素基、氫氧基、亞确酸基、、側鏈引進 同時，可使用未飽和醇如異丙烯 少之：。 螫化劑。如上所述之這二;作= 可用兩種或兩種以上之組合。附 y作用5式剡 間，在形成於基板端之狀態 積最好較第二樹脂密封面積廣，亦、即，：：：：二成面 廣，第二樹脂最好不要接觸到 认，、本身之岔封區 成於半導體裝置端之狀能中，1 。此外，在第一樹脂形 装置端觀㈣個半㈣ 另一貫施例，圖2(a)及圖2( 體裝置之封裝結構，其中使用金凸 第16頁 516138 五、發明說明" ' 一一·一 ^ ，由第一實現方式，第一樹脂3之機械強度在已知條 件下較第二樹脂4之機械強度弱，但是可能不會有助銲劑 作用。附帶一提，凸塊5可以金屬如Ni或。製作並在其表 面上锻金。 ，著，參考圖3(a)至圖3(e)，說明以高熔點凸塊5封 體裝置6 (LSI)之方法，其中高熔點凸塊5形成在 門於印刷佈線基板1面積上之Cu銲墊8上，Cu銲墊以相同 曰 配置形成而共晶銲錫2如同保護銲錫形成於銲墊7上。 夕1 Ϊ ί，如同圖（a)所示，網板印刷是將充當第一樹脂3 均勾塗佈基板1上而在其上形成保護銲錫2。此 涂你ΐ布方式亚不受限於網板印刷，假若可以薄且均勻地 ;。—樹脂3，例如’可參考喷灑及喷淋第-樹脂3之方 已知負ί下::^3(b)所不’具有凸塊5之半導體裝置6在- ^ 1載對準及填充於基板1之銲墊了上。此睥，#篦 樹脂3或其它非筮一與收0 〒i (上此¥，右第一 活性樹脂在銲錫連接V可j:性樹脂塗佈在凸塊5頂端， 其連接。 才σ充伤地供應至連接處，因而改善 固定：ΐ導斤示，，利用第-樹脂3之黏滯性暫時 導體裝置6在第1科過夕回流爐熔解銲錫2使得基板1與半 第-樹脂3，： : ：乂銲劑作用下作電性連接。 可進行完整之後烘烤凡“夺固定等目的之預烘烤後，便 516138 五、發明說明（14) 使用脈衝加熱安梦都目 果在填充時回流也；獲得涂：同時進行回流及填充。如 之預先處理至已知厚度▲尺；之第-樹脂3所需 此外，假若在填充時使用其材科。 體裝置6之方法同_振動並加熱及填充半導 銲劑作用至第一樹脂3。 乍電性連接，便無需提供助 於第：：:3發:心zt 成孔洞。 、因此揮發性成分將無法圍 而且’假若第一樹脂3亘士 α 士 填滿第二樹脂4。再者，在預，則可：:欠 樹脂3與第二樹脂4可同時烘烤。 机|耘度後，第一 如圖3(e)所示，相互連接之 有清潔下填滿第二樹脂4。 及基板1在沒 知溫度，藉由調配輔助器從半—導m加熱板上加熱至已 由本發明，由於利用毛細引力之方㈣之侧面供應。藉 此當空氣捲入時並不會有孔洞產生」充弟：樹脂4,因 本發明之半導體裝置封裝結構。 由此，便可完成根據 此外，關於另一種方式，可在半壯 樹脂3。再者，在&+ V體衣置端形成第一
It . Λ , ^ ^ 3 ^ 接菩 h 流後便可附著銲錫球。 接者，芩考圖7(a)至圖7(d)，一重 已封裝完成之半導體裝置6之必須性。 例證明重做 當半導體裝置6用夾鉗等之夾具失 & ’加熱直到銲錫2
第18頁 516138 五、發明說明（15) 熔解並藉由添加之張力、旋轉力、拍擊人 拉離基板1，半導體I I 6^ 稷5力 所示。 千㈣4置6自弟―樹脂層3脫離，如圖7(a) 使用銲錫搶12等（圖7(b))清除 2，而且在使用竹抹刀等整平第一 ς f之鋅錫 =溶劑使其膨脹而呈現微弱狀態下移除第^脂f之薄利 、、利用塗抹器刮除並加熱，因此便可將殘餘物移除 後，將銲錫2重新製作在銲墊7上（圖7U))。針對重鮮， 使用印刷方法或翻印方法^ 在重銲之後，假如再一次地執行 新封裝半導體裝置。 、）p j重 圖6(a)-6(d)所示為以形成於人丨銲墊上之金凸塊5 LSI之步驟，其中A1銲墊是佈置在印刷線路板四周，在相 同之佈置位置上具有鍍金之Cu銲墊7。 此例之第一樹脂3無須為具助銲劑作用之活性樹脂而 且在加熱並加壓於半導體裝置6之填充物下以金凸塊5連接 基板1上之銲墊6，完成基板丨與半導體裝置6之電性連接。 其它封裝步驟及重做步驟與圖3(a)_3(e) &7(a)_7(d)說明 之範例類似。 參考實施例，可具體說明本發明，但本發明並不侷限 於這些實施例。 第一實施例 麥考圖3 ’隨後將說明本發明第一實施例。附帶一 第19頁 516138 五、發明說明（16) 提，本實施中，隨後使用之樹脂為第一及第二樹脂，但£ 本發明並不侷限於這些樹脂。 表1 第一樹脂 成份 環氧樹脂： 55°/。-70°/。 供拷試劑： 20%，％ 有機酸（助轉劑〉： 5% 熱塑性樹脂（丙烯酸類）：5-10% 物理特性 Tg (玻璃轉變、溫度）： 90V 熱膨脹係數： 7X10&C 黏著強度D: 25 °C ^ 7.84-9.8 MPa 200 °C 0.0784-0.098 MPa 第二樹脂 成份 環氧樹脂： 55。/。-70。/。 供燒試劑· 20。/。-30% 塡充劑： 50%-60% 物理特性 Tg (mmMm&m ：.........μ〇ό 熱膨脹係數： 3x1(T5<€ 黏著強度U :. 25。。 — 11.76-13.72 MPa 200°〇 —> 0.196-0.294 MPa 1)張力黏性強度使用一測試件且第一樹脂之黏性強 度在重做時為第二樹脂之黏性強度的1 / 2或更少。 Μ〜 AΜ匈昂一樹脂3之活性樹脂均 勻塗佈在基板1上並利用網板印刷方法形成保護銲錫2。 用此實施例於基板1表面上，除了電極部分外，塗 Μ :劑11以保護基板表面。銲錫阻劑之厚度為2〇A 在10-30 範圍内）。至於銲錫阻劑之材料，可使吊 516138 五、發明說明（17) 化或光定性樹脂。 此外，銲錫阻劑表面須盎榭 性。此因在銲錫連接或供烤^/月士曰層有良好之濁濕 20 0-230 °C的範圍内，3 $知呀表面溫度是維持在 濕性因而排斥第一樹‘且M 一二't，劑表面由於不良之潤 若潤濕性不良，銲錫二# :对脂最終並未形成-層。假 等，可使H 表 由電漿處理、UV輻射處理 4可f其具有黏著性而改善表面品質。 收力在，錫阻劑開口部分即基板端之電極，配置銲墊7 if 將銲錫2預塗佈在銲墊上。 电位配置紅蟄7亚 塾之；之材料，本實施例使用銅。而其尺寸，銲 登之直仏為120㈣’厚度為1〇⑽。 上#面华蛔几 全佈銲錫2且在本實施例中，將銲錫2之 上表面千坦化。原因如下： 踢上表面2上且其厚度很小。 之間，因第一樹脂3難以填入凸塊5與鲜錫2 而日Tg γ θ 形凸塊5做位置對準時不可能發生偏離， 而且頂鈿疋與·圓凸塊5接觸。 在本實施例φ，、Τ/ , Λ 劑表面突出。換丄夕千化之銲錫2以長度20 ^從銲錫阻 而為2“m :換…鋅錫2之突出高度經此關係式計算 1 0 // m (録執、」 )。 ）+ 3 0 // m (銲錫）-2 0 a m (銲錫阻劑 第21頁 516138 五、發明說明（18) 然後，如圖3 ( b )所千，曰| ,.^ 斤不 具有凸塊之半導體 知負載下對準並黏著基板i 衣置6在已 黏著在半導體裝置6上之ώ 墊7。使用尚熔點銲錫形成 :亨筱衣罝b上之凸塊5 ’其尺寸為"2〇㈣。 梦詈〃’如，圖3(c)所示，熔解銲錫2使得基板1與半導許 装置6在弟一樹脂3之助銲劑作用下作電性連接。 .旦 使用此樣品（如上所述），舻栌ΠΓ而丨^欠# I 、ht并—Μ # + ; 根據下列條件，使用回流 盧並在站者日守使用脈衝加熱完成連接。 表2 如果使用回流爐 ⑴黏者碍芝ϊι^ ............ 5g/pin (電極數目） ⑷ΙΗΙ冼條件 滥度提升率 70°C/min 峰値緦度 230°C 如果使用脈衝加熱 (1)任一者時墙充 0.5g/pm (電極數目） (2)黏者時之加熱絛件 230〇C x 10 sec 相互連接之半導體裝置6及基板1並未清洗，填充第二 树脂4如圖3 ( e )所示。利用加熱板提升溫度至已知溫度並 以调配杰從半導體裝置β之側邊供應第二樹脂4。此時，在 潤濕及藉由毛細引力喷灑後填充第二樹脂4。在此方法 中’根據本實施例完成半導體裝置封裝結構。 樣品之評估結果隨著第一樹脂之塗佈厚度而改變如表 3所示。·
第22頁 516138 五、發明說明（19) 表3 第一樹脂;^ 怖厚度 連接方法 銲鍚潤濕性 溫度循環D 重做 5μιη 回流爐 不良 無法估計 無法估計 l〇M*m 回流爐 佳 完整5QQ次循環 基板可再利用 (重銲）- 20μτη 回流爐 佳 完整5QQ次循環 基板可再利用 (童銲〉 50μτη 回流爐 佳 160次循環 無法估計 5μτη 脈衝加熱 佳 完整5QQ次循環 基板可再利用 (重銲〉 ΙΟμιη 脈衝加熱 佳 完整5QQ次循環 基板可再利用 (重銲）
*1)溫度循環條件：-25°C至125°C 若為回流爐連接，在塗佈厚度為5 // m時連接會變得不 良。 若使用回流爐連接，除非銲錫連接部分完全以第一樹 脂覆蓋否則連接變得不良。 因此，除非第一樹脂層之厚度增加且具有較高突出高 度之銲錫2，否則無法實現良好之連接。這是因為施加之 壓力只有晶片之自重假若使用回流爐作銲錫連接，因此它 需要具有助銲劑作用之第一樹脂3完全供應至介於銲錫2與 凸塊5間的連接部分以完全去除氧化膜。對於在周圍黏滯 性降低之第一樹脂3而言，這是必要的條件，當在回流爐 加熱且潤濕直到電極部分及潤濕部分到達介於銲錫2與凸 塊5間的連接部分。藉此作用，可獲得銲錫連接所需之第 一樹脂3之總量。
第23頁 516138 五、發明說明（20) 根據本評估，在$ 、 度之1/4時連接會變之塗佈厚度相當於銲錫2突出高' 若連接是在專占著二Λ :。 ,. m μ者日守加熱及加壓下·· 壓作用㈣大大改善連^接=此連接方法之加 流爐之方法比較可做得更薄。*二:弟一樹脂3與使用回 爐方法不可能連接的情況4 : = 厚度使用回流 關於可靠度，溫度循if呼估：广二^好之連接。 Α16〇 - Μί- Φ ^ ^盾衣孑估在厚度50 時顯示連接 在160-人擔％中會&得不良而且無法獲得目標可靠度。由 於：導體裝置與基板間之間隔在封裝後為1〇。…因此只 要f -樹脂之厚度等於或小於1/5，亦即2〇 _，便可得到 可靠度。ϋ是因為第二樹脂之高可靠度比隨著第一樹脂層 愈薄而增加。 關於可重做性’在已評估之5 —2〇/^範圍内重複使用 (重銲）所有基板是有可能的。 附帶一提，移除半導體裝置後清潔基板對可使用性是 較佳的，因為較少之殘餘物與較薄之第一樹脂3。 第二實 在第一實施例中，在基板1端之銲墊7上形成銲錫2， 但是無需使用銲錫2便可連接半導體裝置與基板。此範例 如圖4(a)-4(e)所示。 關於此詰構’不像第一實施例，基板端沒有銲錫2， 以半導體裝釁端之公塊5取代共晶銲錫，然後評估使用回
第24頁 516138
流爐作連接。 百先，如圖3(a)，利用網板印刷方法（圖4(a))將厚 二^之第一樹脂3塗佈在基板1表面。假若為此結構，由 =錫阻劑Η為20⑽厚，充當連接部分在基板端之鲜塾7 表面位於銲錫阻劑表面下方約10以m處。亦即，當5#m. J樹脂塗佈在基板表面，供應至銲墊表面之第—樹脂大約 有15 p厚。因此，以上述類似方法與半導體裝置1之銲墊 7 (圖4(b)與（c))對準及黏著形成於半導體裝置6之銲墊8 的凸塊5後，在回流爐内連接所做的加熱設置良好之連 接如圖4(d)所示。最後，如圖4(e)所示，填充第二樹脂4 亚以上述類似方法烘烤即可完成樹月旨密封。圖5所示 月曰密封後電極區之局部放大視圖。 第三實 在圖2(a)之結構及圖6(a)_6(d)之製程步驟（金凸塊 配置在周圍）内之實施例。 在基板1之表面，除了電極（銲墊7 )區外，塗佈銲錫 阻劑11以保護基板表面。銲錫阻劑為3〇 _厚。至於材 料，則使用熱硬化或光定性絕緣樹脂。此外，銲錫阻劑表 面須與第一樹脂層有良好之潤濕性。 在充當基板端電極之銲錫阻劑的開口，配置銲墊7。在此 例中’銲墊7之材料’其核心材料分別使用電鑛Au或電鑛 Sn之銅。 類似之電鍍製程可使ffiNl作為核心材料應用於銲墊7 516138 五、發明說明（22) 上。 黏著在半導體裝置端之凸塊5使用頂端突出之金凸 塊，基底之厚度為3〇//πι，突出厚度為40/zm，總長為7〇 m 〇 使用此樣品（上述），完成脈衝熱源加熱及加壓連 接。在黏著時，加熱峰值溫度設定在3 5 〇 t。樣品之評估 結果隨著第一樹脂之塗佈厚度而改變如表4所示。 表4 第一樹脂之塗 佈厚度 凸塊/銲墊 溫度循環％ 重做 5\ira Au/Au 完整500次循環 基板可苒利用 5[im Au/Sn ~~ 完整500次循環 基板可苒利用（銲墊±存有 剝除的痕跡） 2[im Au/Sn 芫整5⑻次循環 LSI無法移除（破壞基板〉 2[\m Au/Sn 完整500次循環 基板可再利用（銲墊上存有 剝除的痕跡） * 2溫度循環條件 ^ ^ i CD 〇 =著LSi並且烘烤第-樹脂後，填充第二樹脂。 烘烤條件：150 t X 90分 由於此結構之連接無須助銲 性的問題，其中關於重做，除用因此不會有連名 厚度2㈣第一樹脂丄全烘烤第-樹脂’否， 這是因為在第—樹=會破壞基板。 用環氧樹脂當作第—及二樹1及烘烤，，樹脂，因此信 樹脂介面並在某些情況下改‘：知：$環氧樹脂混合形居 烤不足。假若第一樹脂在這些；子^中之，假若第-樹脂你 516138 五、發明說明（23) 1脂層會隨著物理特性而改變且無法得到起初提供給^ 一树脂之可重做性。 ^外，由於確定Au/A0會炫解，電極區在移除lsi後 ;3 f之可重做性，不過關於連接性，沈積在連接部分 脂之：：量樹脂在黏著後作為保護連接，0此必須考慮樹 強之=’已•定Sn之溶解痕跡且甚至需要較Au/Au 力來移除晶# ’基板也可再利用。然❿，在此例 :層=連接性不需倚靠第-樹脂，0此有可能使第-樹 農實施例 是在镜何貝％例中，第一樹脂3在基板端形成，但 脂3之例四子貫施二中日？說日請成於半導體裝置端之第一樹 ^ 5 ^ f li t 1 脂層免除形成銲錫凸塊所需之助ί;助：劑作用之第-樹 塊前开rrc響。在*，將說明在形成_ 8(a)，e)之工作步驟。作〆驟及几成樹脂密封可參考圖 首先’如圖8 (a)所示，葬由1 f 將第-樹脂3完全塗佈在半導；狀：' j方法以網板印刷 時，第一樹脂層之厚度足以衣之輝塾8表面。此 好為δ /zm厚g以上以:復盍鲜墊8，但是如上所述最 # m厗或以上以便得到充份助
第27頁 516138 五、發明說明（24) 然後，如圖8 ( b )餅一 ^ 並在對準後轉移至=球14=用球黏著頭1f固定 凸塊5 (圖8(c))。附帶體之鲜塾8上。進行回流形成 烤。 / ▼一^ ’回流期間’持續進行供 隨後，如同第—每A ,, 使得彼此電性連接（；=;半：體f:置6黏著在基板1上 脂密封。附帶一提，在此’填充弟一樹脂4以完成樹 一樹脂層3，但是第同樣形成於基板1端之第 在銲墊7上無須=佈：:;以；：:鬼5、銲… 要替代第-樹脂，呈助浐特J連接之銲錫2。換言之’若 不改變機械強度心：：；之活性樹脂（在已知條件下 7上無須預塗佈在作電性^ 凸塊5、銲錫2或只有在銲墊 脂以便計算總數小於!/2y板置:半者、V ^ 大於1/2第二樹脂，同樣；：得=裝置間隔導致厚度 之第-樹脂同樣也在基板端y且1/度。此外，假若形成 樹脂層分離，唯有實現之第- 所有半導體裳無須形成第一樹脂在 第二樹脂前預先；：ί—::在此實施例中，最好在填充 根據本發明，另一蔻日 如下。 曰曰衣、、、口構之封裝方法中將證明 第五實
第28頁 516138 五、發明說明（25) 參考圖9 (a)至9 ( e )，說明以高熔 裝置6之實施例，其中高熔點凸塊5形 、5封I半導體 基板1面積上之Cu銲墊8上，Cu銲墊以相配置於印刷佈線 共晶銲錫2如同保護銲錫形成於銲墊7上[間距配置形成而 圖9(a)所示為具有凸塊5之半導體壯 . 置6凸塊形成之表面上，利用網板印^ 在半導體裝 例中所用之第二樹脂4。在此例中，塗上述實施 ^ ^ ^ Λ ^ Λ ^ t ^ 1 7 2 ^ 在塗佈第二樹脂4期間可在完全切割狀態、、對¥體叙置 :多半導體裝置只能在晶圓狀態或未完全二 法盘ί ί方ί ΐ ΐ脂4之塗佈方法並不偈限於上述印刷方 曰圓：ΐ 或其它可行之方法，舉例說明，冑若塗佈在 =^大悲。假若塗佈在完全切割狀態，第二樹脂4在浸泡 …以卩牛低樹脂黏滯性，因此可利用樹脂潤濕性及塗佈 乂务此外，由於第二樹脂可在將半導體裝置6黏著至基板工 ^佈因此更難以出現孔洞且可形成高可靠度之樹脂 増0 Θ (b)所示為第二樹脂4之樹脂完成狀態，在塗饰後 加…第二樹脂4至已知溫度。 接著’如圖9 (c)所示，第二樹脂4堆積到凸塊5頂端然 <，光裸露凸塊5之金屬表面。此時，凸塊5頂端之拋光程 度取好為凸塊5初始高度的1/2。凸塊5頂端在完成拋光後
第29頁 516138 五、發明說明（26) 之狀態為從第二樹脂4表面突出如 第二樹脂4表面同古 （c)所不或拋光至與 2i 衣1^问阿亚在整個表面上製作一承而 抛光方法並無特定限旦 法。拋先後，清，拋尖本 一疋了應用習知機械拋光方 傻巧办拋先表面以移除拋光廢料。 然後，如圖9 (d)所千 ^ A . 脂3，利用黏著哭穿w ^甘，土 之銲墊7上塗佈第一樹 對準後施加已知°自/或其它類似於上述實施例之方法在 :'傻％加已知負載以黏著半導體裝置6 樹脂3助銲劑作用之幫— 口此在弟一 丰導f w +幫 猎由熱熔解銲錫2將基板1與 +導體t置6作電性連接。丨導板接 連接之方法ί ί Γ 後將半導體裝置6 過回流爐加熱 時連接之方法。此外；及加壓功能黏著並同 接方、、共洛队 又右在‘者日寸利用加熱及振動之連 1 :可免除將助銲劑作用附加至第—樹脂3之需求。 m:所述，根據此半導體裝置封裝方法，兩層樹脂结 構之半導體裝置封裝結構使可得重做 容易相容。此外，根櫨太古本泠说域逆按J罪度非吊 0 A 很據本方法，塗佈弟二樹脂4在晶圓狀 ::L S此可改善重做效率，再者由於塗佈第-樹 月曰，卫佈弟一樹脂可在不同步驟平行實行，因此也可改善 良率。 在上述範例中，說明了在基板1之銲墊7上形成保護銲 錫，巧子’但是本發明並不侷限於此而且可應用在不形成 m錫λ例子上。在此例中，熔解凸塊5完成半導體裝 置人土板1之電性連接。此方面如圖10(a)_l0(e)所示。 封裝方法與圖9(a)-9(e)相同。
516138 五、發明說明（27) 此外，在上述範例中，展示了在只塗佈第二樹脂之半 導體裝置内凸塊形成表面之例子，但是如圖8 ( a)所示，在 銲錫凸塊形成前塗佈具助銲劑作用之第一樹脂3與形成凸 塊後，第二樹脂可做如此塗佈之安排。在上述例子中，即 使將塗佈於半導體裝置6端之第一樹脂3做出只塗佈於銲墊 8之如此安排以單獨發展助銲劑特性，仍可藉由形成於基 板1端之第一樹脂完全保證可重做性。
圖式簡單說明 圖1 (a)戶斤厂、 錫是用來連接:置明封褒結構之剖面圖，其中輝 示為圖…)所示之電：乃m體裝置之電極，圖^⑻所 圖2(a)所示為4 卩放大視圖； 凸塊是用來連接排 ^ ^明封裝結構之剖面圖，其中金 2(b)所示為圖2(a)所週之半導體裝置之電極，圖 圖3(a)至圖3( 之電極局部放大視圖； 序圖，其中銲i是6用==為根據本發明封裝方法之製程程 極，同時在每個圖的右方接配置在區域内半導體裝置之電 局部放大視圖，· 所示為在各個製程程序内之電極 圖4(a)至圖4(e) 銲錫是作為處理半導:為I程程序之剖面圖，其中共晶 在基板上； |放置之凸塊，無須將銲錫預先運用 圖5所示為圖4(e) 雷 圖6(a)至圖6(d) 不之電極刀局部放大視圖； 序圖，其中金凸塊a田不為根據本發明封裝方法之製程程 四週之半導體裝置=極來連接配置在半導體裝置（LSI) 圖7(a)至7(d)所干丄$ 錫是用來連接配置在t 方法之製程程序圖，其中銲 圖8⑷至8(e)所^内半導體裝置之電極； 圖，包括在半導體端祀為况明封裝製程之製程程序剖面 序； ^成第一樹脂及形成銲錫球之製程程 圖 9(a)至圖 9(e) ^ — 方法之製程程序圖；不為根據本發明另一實施例之封裝
第32頁 516138 圖式簡單說明 圖1 0 (a )至圖1 0 ( e )所示為說明對應於圖9之封裝方法_ 剖面圖，其中在基板端並無預先銲錫； 圖1 1 (a)至圖11 (d)所示為說明習知方法之習知製程 圖，其中以助銲劑連接銲錫與配置在區域内半導體裝置之 電極； 圖1 2 (a )至圖1 2 (b )所示為說明封裝方法之習知製程 圖，其中以活性樹脂連接銲錫與配置在區域内半導體裝置 之電極； 【符號說明】 1 :基板 2: 銲錫 3:第一樹脂 4:第二樹脂 4 ’ ：填充膠樹脂 5:凸塊 6 :半導體裝置 7:鲜塾 8: 銲墊 。 9:助銲劑 I 0 :活性樹脂 II : 銲錫阻劑 1 2 :銲錫槍 1 3 : 旋轉刷
第33頁 516138 圖式簡單說明 1 4 : 銲錫球 第34頁 111

Claims (1)

  1. 51613S 六、申請專利範圍 1 · 一種半導體裝置封裝結構，包括： 二 板·及電丨生連接，經由凸塊連接半導體裝置電極及佈線基 結構，在該半導體裝置及該佈線基板之間隔 内，係由弟一樹脂及第二樹脂所構成，其中第一名 知條，下機械強度降低且可重做，第二樹脂可緩和因' 在已“下其機械強度較第而產生之應力且 成於該半ί體：2 2:::f間隔總距的-半，至少形 ?括播r 置亥佈線基板兩者任一的表面卜 /根據巾請專利範圍第丨項之半導 。 在，件下降低第一樹脂之機械強度封“構，其中 凸艮，申請專利範圍第丨項之半導體裝置 凸塊為鋒錫凸始 楚 从L p t T衣、、、吉構，其中 脂。 Α 一 ^匕括用以移除銲錫氧化膜之樹 ¥ t據申凊專利範圍第1項之半導體裝置封# 、 5. — if主ί 或具有銲錫之晶片尺寸級封I 導體裝置之封裝方法，包括以下步。 佈於半^ 1备、·件下將機械強度降低及可重做之第# 裝置線基板表面及形成凸 置於佈線基板之間隔總厚度 +導體裝置之電極及佈線基板之電極，由凸塊電性連接 第35頁 六、申請專利範圍 然後填充可緩和因 脹係數不同而產生之^ + ί體裝置及該佈線基板間熱膨 與佈線基板間之間隔了 =之第；11熱硬化樹脂於半導體裝置 少任一塗佈第一樹脂· 2中半^r體I置與佈線基板兩者至 之後供烤樹脂。 6 ·根據申請專利範圍 中允許第一樹月旨與、經由凸^之雷半導體裝置之封裝方法，其 線基板之電極一起烘烤。▲ “ ’生連接半導體裝置電極及佈 ^根據申請專利範圍第5項之 允許第一樹脂在填充第、— 之封裝方法，其 8中：據申請專利範圍第5^之以 中，為銲錫凸塊，第—樹上體^置之封裝方法，其 罢黏著半導體裝置後加敎，利用卜銲錫氧化膜之樹脂 置之電極及該佈線基板之電極。1用鲜錫電性連接半導體裝 9中:據申請專利範圍第5項电之 II為銲錫凸塊，在振動;衣置之封裝方法，其 =加熱，利用輝錫電性連接 2 ^亥半導體裝置同時 板之電極。 、4衣置之電極及該佈線基 根據中凊專利範圍第5項之半導壯 加，塊為銲錫凸塊，不但黏著該半‘二f之封裝方法’其 =，利用鮮錫電性連接半導體體裝置同時也加熱及 之包極。 、置之電極及該佈線基板 根據申請專利範圍第5項之半導 第-樹脂塗佈在佈線基板表面，3之封裝方法， 至少塗佈第一樹脂或 516138 六、申請專利範圍 __ 第一樹脂但可移除銲錫氧化膜之 端。 干v體裝置凸塊頂 12·根據申請專利範圍第5項之半導體裝 2塊以表面至少含有金之金屬製作，在振動其 =導體裝置同時也力…電性連接凸塊及該佈線 1 3· 一種半導體裝置之封裝方法，包括以下步驟· 銲錫機；強度降低及可重做…卜可移除 、之弟 树月曰塗佈於半導體梦署矣品y、 銲錫球後進行回浐將俨總几括私4衣置表面上；在黏著 Μ二2 干錫凸塊黏著於半導體裝置上； i佈弟一樹脂或非第一樹脂但可移 脂於佈線基板表面或銲錫凸塊頂#著：】二： 之電極， ％授干命體衣置之電極及佈線基板 及 之後填充第二樹脂。 =· 據申請專利範圍第13項之半導體裝置之 加強烘烤第-樹脂時，銲錫球電性連接半㈣置 之電極以形成銲錫凸塊。 ⑨接+導體衣置 15·根^康申請專利範圍第13項之半導體襄置之封裝方法， 八 "午該第一樹脂在填充該第二樹脂前烘烤。 ? ·穿置種：導體裝置之封裝方法’藉由凸塊電性連接半導 ί =電極及佈線基板之電極，及以樹脂密封介於該半 V體衣置及該佈線基板間之間隔，包括以下步驟：
    第37頁 M6138 六、申請專利範圍 為凸以塗：= 有銲錫之半導體裝置表面、厚度至少 熱膨脹係ί不同而產ΐ ί因該ί導體裝置及該佈線基板間 -弋至少到該凸塊頂端區以裸露凸塊材質’·彳除弟 基板=知條件下塗佈機械強度降低之第一樹脂於該佈線 電性亥佈線基板之電極使得半導體裝置之電極 電極後，黏著及加熱半導體裝置;及 1 盆7中根在據Λ請Λ利範圍第16項之半導體裝置之封裝方法， 18根Vvi/下降低第一樹脂之機械強度。 其中該凸塊是由録錫w Λ ^體1置之封裝方法， 錫氧化膜之樹脂：、、、且而該第-樹脂包括可移除銲 1 9·根據申請專利範圍第丨6 狀 其中該半導體^置㈣㈠呈///裝/之封裝方法， 2 0妒媸由& * 月Α具有1干錫之晶片尺寸級封#。 i' t s ^6 ^ ^ ^ t ^ ^ I , 2 或凡成烘烤第一樹脂時，半導妒牡罟夕Φ 4 由凸塊電性連接佈線基板之電極。、豆衣置之電極經 21.根據申請專利範圍第丨6項之半導俨 *、 ”中不但黏著該半導體裝置同也:'"去， 電性連接該凸塊及該佈線基板之電：熱及加壓，利用金屬 2.根據申請專利範圍第丨6項之 其中在振動時不但黏著半導”體/置之封裝方法， 4者牛¥體扃置同時也加熱， 第38頁 516138
    第39頁
TW090118711A 2000-08-01 2001-07-31 Packaging method and packaging structure of semiconductor devices TW516138B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000232977 2000-08-01
JP2001192940A JP4609617B2 (ja) 2000-08-01 2001-06-26 半導体装置の実装方法及び実装構造体

Publications (1)

Publication Number Publication Date
TW516138B true TW516138B (en) 2003-01-01

Family

ID=26597153

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090118711A TW516138B (en) 2000-08-01 2001-07-31 Packaging method and packaging structure of semiconductor devices

Country Status (3)

Country Link
US (1) US6590287B2 (zh)
JP (1) JP4609617B2 (zh)
TW (1) TW516138B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102209435A (zh) * 2010-03-30 2011-10-05 富士通株式会社 印刷电路板单元、电子装置和制造印刷电路板的方法
CN103681455A (zh) * 2012-08-31 2014-03-26 德克萨斯仪器股份有限公司 管芯底部填充结构和方法

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707149B2 (en) * 2000-09-29 2004-03-16 Tessera, Inc. Low cost and compliant microelectronic packages for high i/o and fine pitch
JP3875077B2 (ja) * 2001-11-16 2007-01-31 富士通株式会社 電子デバイス及びデバイス接続方法
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
DE10392377T5 (de) * 2002-03-12 2005-05-12 FAIRCHILD SEMICONDUCTOR CORP. (n.d.Ges.d. Staates Delaware) Auf Waferniveau beschichtete stiftartige Kontakthöcker aus Kupfer
US20040000704A1 (en) * 2002-07-01 2004-01-01 George Tsao Process for grid array assembly and electronic device made thereby
JP4120324B2 (ja) * 2002-09-12 2008-07-16 沖電気工業株式会社 ボール電極形成方法
US6786391B2 (en) * 2002-10-16 2004-09-07 Kac Holdings, Inc. Method of controlling solder deposition utilizing two fluxes and preform
US7132756B2 (en) * 2002-10-30 2006-11-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for manufacturing the same
US20040109586A1 (en) * 2002-12-04 2004-06-10 Scott Samson Shadowed image particle profiling and evaluation recorder
US6774497B1 (en) * 2003-03-28 2004-08-10 Freescale Semiconductor, Inc. Flip-chip assembly with thin underfill and thick solder mask
JP4170137B2 (ja) * 2003-04-24 2008-10-22 新光電気工業株式会社 配線基板及び電子部品実装構造
JP4104490B2 (ja) * 2003-05-21 2008-06-18 オリンパス株式会社 半導体装置の製造方法
JP4263953B2 (ja) * 2003-06-23 2009-05-13 三洋電機株式会社 半導体装置及びその製造方法
JP4413543B2 (ja) * 2003-07-03 2010-02-10 パナソニック株式会社 電子部品用接着剤および電子部品実装方法
US20050082670A1 (en) * 2003-09-11 2005-04-21 Nordson Corporation Method for preapplying a viscous material to strengthen solder connections in microelectronic packaging and microelectronic packages formed thereby
US6930367B2 (en) * 2003-10-31 2005-08-16 Robert Bosch Gmbh Anti-stiction technique for thin film and wafer-bonded encapsulated microelectromechanical systems
US7098540B1 (en) * 2003-12-04 2006-08-29 National Semiconductor Corporation Electrical interconnect with minimal parasitic capacitance
WO2005093817A1 (ja) * 2004-03-29 2005-10-06 Nec Corporation 半導体装置及びその製造方法
JP4281656B2 (ja) 2004-09-22 2009-06-17 セイコーエプソン株式会社 電子部品の実装構造、電子部品の実装方法、電気光学装置および電子機器
JP2006140432A (ja) * 2004-10-15 2006-06-01 Nippon Steel Corp ウェハレベルパッケージの製造方法
JP2006265484A (ja) * 2005-03-25 2006-10-05 Fujitsu Ltd 接着性樹脂組成物及び電子装置
US20070051774A1 (en) * 2005-09-06 2007-03-08 Stipp John N Method of controlling solder deposition on heat spreader used for semiconductor package
JP2007103462A (ja) * 2005-09-30 2007-04-19 Oki Electric Ind Co Ltd 端子パッドと半田の接合構造、当該接合構造を有する半導体装置、およびその半導体装置の製造方法
JP4720438B2 (ja) * 2005-11-01 2011-07-13 日本電気株式会社 フリップチップ接続方法
JP4790439B2 (ja) * 2006-02-09 2011-10-12 富士通株式会社 電極、電子部品及び基板
JP4747865B2 (ja) * 2006-02-09 2011-08-17 住友ベークライト株式会社 半導体装置、及び半導体装置の製造方法
JP4757070B2 (ja) * 2006-03-27 2011-08-24 富士通株式会社 半田付け用フラックス及び半導体素子の接合方法
CN101432861B (zh) * 2006-04-27 2011-02-09 松下电器产业株式会社 连接构造体及其制造方法
JP4865406B2 (ja) * 2006-05-29 2012-02-01 パナソニック株式会社 半導体素子実装構造体
JP2007335741A (ja) * 2006-06-16 2007-12-27 Sony Computer Entertainment Inc 半導体装置およびその製造方法
JP4939861B2 (ja) * 2006-07-14 2012-05-30 パナソニック株式会社 回路基板および携帯端末
DE102006037538B4 (de) * 2006-08-10 2016-03-10 Infineon Technologies Ag Elektronisches Bauteil, elektronischer Bauteilstapel und Verfahren zu deren Herstellung sowie Verwendung einer Kügelchenplatziermaschine zur Durchführung eines Verfahrens zum Herstellen eines elektronischen Bauteils bzw. Bauteilstapels
JP5101097B2 (ja) * 2006-12-14 2012-12-19 株式会社リコー 多層配線の作製方法及び多層配線並びに薄膜トランジスタ、アクティブマトリックス駆動回路及びフラットパネルディスプレイ
FR2913145B1 (fr) * 2007-02-22 2009-05-15 Stmicroelectronics Crolles Sas Assemblage de deux parties de circuit electronique integre
JP2008218926A (ja) * 2007-03-07 2008-09-18 Spansion Llc 半導体装置及びその製造方法
WO2008136419A1 (ja) * 2007-04-27 2008-11-13 Nec Corporation 半導体装置及び製造方法並びにリペア方法
US20090014852A1 (en) * 2007-07-11 2009-01-15 Hsin-Hui Lee Flip-Chip Packaging with Stud Bumps
KR100924554B1 (ko) * 2007-11-30 2009-11-02 주식회사 하이닉스반도체 플립 칩 패키지 및 이의 제조 방법
US20090179327A1 (en) * 2008-01-15 2009-07-16 Huang Chung-Er Packaging structure, method for manufacturing the same, and method for using the same
JP5510795B2 (ja) * 2008-01-30 2014-06-04 日本電気株式会社 電子部品の実装構造、電子部品の実装方法、並びに電子部品実装用基板
EP2257143A1 (en) * 2008-02-29 2010-12-01 Sumitomo Bakelite Co., Ltd. Solder connecting method, electronic device and method for manufacturing same
WO2010050185A1 (ja) 2008-10-27 2010-05-06 パナソニック株式会社 半導体の実装構造体およびその製造方法
CN102047404B (zh) 2008-12-16 2013-07-10 松下电器产业株式会社 半导体装置和倒装芯片安装方法及倒装芯片安装装置
JP5098997B2 (ja) * 2008-12-22 2012-12-12 富士通株式会社 半導体装置とそのリペア方法、及び半導体装置の製造方法
TWI455263B (zh) * 2009-02-16 2014-10-01 Ind Tech Res Inst 晶片封裝結構及晶片封裝方法
US8371497B2 (en) * 2009-06-11 2013-02-12 Qualcomm Incorporated Method for manufacturing tight pitch, flip chip integrated circuit packages
JP2011071234A (ja) * 2009-09-24 2011-04-07 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011077307A (ja) * 2009-09-30 2011-04-14 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2011211072A (ja) * 2010-03-30 2011-10-20 Fujitsu Ltd プリント配線板およびプリント配線板の作製方法
JP5807221B2 (ja) 2010-06-28 2015-11-10 アユミ工業株式会社 接合構造体製造方法および加熱溶融処理方法ならびにこれらのシステム
CN103460815B (zh) * 2011-04-04 2017-06-23 松下知识产权经营株式会社 安装结构体及其制造方法
US9978656B2 (en) * 2011-11-22 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming fine-pitch copper bump structures
JP2013211382A (ja) * 2012-03-30 2013-10-10 Fujitsu Ltd プリント基板及びその製造方法
JP6365841B2 (ja) * 2012-05-10 2018-08-01 パナソニックＩｐマネジメント株式会社 実装構造体とその製造方法
US8969730B2 (en) * 2012-08-16 2015-03-03 Apple Inc. Printed circuit solder connections
US9412723B2 (en) 2013-03-14 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Package on-package structures and methods for forming the same
JP6197319B2 (ja) * 2013-03-21 2017-09-20 富士通株式会社 半導体素子の実装方法
WO2015138905A1 (en) * 2014-03-14 2015-09-17 Indium Corporation Methods and compositions for forming solder bumps on a substrate with radiation curable or thermal curable solder flux
WO2016016916A1 (ja) * 2014-07-29 2016-02-04 パナソニックＩｐマネジメント株式会社 半導体部品とそれを用いた半導体実装品、半導体実装品の製造方法
JP6184388B2 (ja) * 2014-10-07 2017-08-23 三菱電機株式会社 電動機、空気調和機、および電動機の製造方法
JP6447155B2 (ja) * 2015-01-16 2019-01-09 富士通株式会社 電子装置及び電子装置の製造方法
JP6124032B2 (ja) * 2015-08-04 2017-05-10 パナソニックＩｐマネジメント株式会社 実装構造体と実装構造体の製造方法
JP6042956B1 (ja) * 2015-09-30 2016-12-14 オリジン電気株式会社 半田付け製品の製造方法
US10504827B2 (en) * 2016-06-03 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10160066B2 (en) * 2016-11-01 2018-12-25 GM Global Technology Operations LLC Methods and systems for reinforced adhesive bonding using solder elements and flux
EP3664134A4 (en) 2017-08-02 2021-04-21 Seoul Semiconductor Co., Ltd. DISPLAY DEVICE, SUBSTRATE FOR DISPLAY DEVICE AND METHOD FOR REPAIRING THE DISPLAY DEVICE
US10879195B2 (en) * 2018-02-15 2020-12-29 Micron Technology, Inc. Method for substrate moisture NCF voiding elimination
JP6489274B1 (ja) * 2018-08-10 2019-03-27 千住金属工業株式会社 フラックス組成物、はんだペースト、はんだ接合部及びはんだ接合方法
JP7186104B2 (ja) 2019-01-30 2022-12-08 浜松ホトニクス株式会社 分光器、及び分光器の製造方法
JP7170551B2 (ja) * 2019-01-30 2022-11-14 浜松ホトニクス株式会社 分光器
CN115528161A (zh) * 2022-10-26 2022-12-27 上海天马微电子有限公司 显示面板的制作方法、显示面板及显示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5006792A (en) * 1989-03-30 1991-04-09 Texas Instruments Incorporated Flip-chip test socket adaptor and method
JP2564728B2 (ja) 1991-02-28 1996-12-18 株式会社半導体エネルギー研究所 半導体集積回路チップの実装方法
US5880530A (en) * 1996-03-29 1999-03-09 Intel Corporation Multiregion solder interconnection structure
JPH10107095A (ja) 1996-10-01 1998-04-24 Matsushita Electric Ind Co Ltd 半導体装置の実装構造とリペア方法
US6121689A (en) * 1997-07-21 2000-09-19 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
JP2924830B2 (ja) 1996-11-15 1999-07-26 日本電気株式会社 半導体装置及びその製造方法
JPH10189652A (ja) * 1996-12-25 1998-07-21 Hitachi Ltd 半導体装置
JP3613367B2 (ja) * 1997-01-17 2005-01-26 ヘンケル コーポレイション 熱硬化性樹脂組成物
JPH10270833A (ja) 1997-03-27 1998-10-09 Sharp Corp 半導体装置の実装構造
US6335571B1 (en) * 1997-07-21 2002-01-01 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
US6399426B1 (en) * 1998-07-21 2002-06-04 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
JP2000144070A (ja) * 1998-11-05 2000-05-26 Nitto Denko Corp シート状接着剤組成物およびそれを用いた電子部品装置ならびにそのリペアー方法
MXPA01013054A (es) * 1999-06-17 2003-08-20 Loctite Corp Composicion de heteroatomo carbociclico o resina epoxica y agente de curacion y agente de curacion degradable de manera controlable.

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102209435A (zh) * 2010-03-30 2011-10-05 富士通株式会社 印刷电路板单元、电子装置和制造印刷电路板的方法
CN103681455A (zh) * 2012-08-31 2014-03-26 德克萨斯仪器股份有限公司 管芯底部填充结构和方法

Also Published As

Publication number Publication date
JP4609617B2 (ja) 2011-01-12
JP2002118209A (ja) 2002-04-19
US6590287B2 (en) 2003-07-08
US20020033525A1 (en) 2002-03-21

Similar Documents

Publication Publication Date Title
TW516138B (en) Packaging method and packaging structure of semiconductor devices
TWI223361B (en) Semiconductor element and a producing method for the same, and a semiconductor device and a producing method for the same
US7611040B2 (en) Method for forming solder bump and method for mounting semiconductor device using a solder powder resin composition
US9013037B2 (en) Semiconductor package with improved pillar bump process and structure
JP4605155B2 (ja) 半導体装置及びその製造方法
JP2589239B2 (ja) 熱硬化可能な接着剤およびこれを用いた電気的コンポーネント組立体
JP5510795B2 (ja) 電子部品の実装構造、電子部品の実装方法、並びに電子部品実装用基板
TW488000B (en) Mounting method for chip
JP2005509269A (ja) 洗浄不要フラックスを使用したフリップ・チップ相互接続
WO2003017366A1 (en) Method for forming a flip chip on leadframe semiconductor package
JP2006279062A (ja) 半導体素子および半導体装置
JP2007059600A (ja) 部品実装方法および部品実装体
JP7185375B2 (ja) 合金拡散障壁層
JP7006843B2 (ja) 配線基板の製造方法
TWI363389B (en) Methods for forming a solder bump on a bond pad and an interconnection structure for a semiconductor device
JP3868766B2 (ja) 半導体装置
JP4115306B2 (ja) 半導体装置の製造方法
TW200527550A (en) Bumping process for light emitting diode
JP2004179552A (ja) 半導体装置の実装構造、実装方法およびリワーク方法
JP3836349B2 (ja) 半導体装置およびその製造方法
JP2013055272A (ja) 半導体装置
KR20010093705A (ko) 땜납 범프 형성 방법, 플립 칩 장착 방법과 장착구조체
JP2002334906A (ja) フリップチップの実装方法
US8823168B2 (en) Die underfill structure and method
JP7528455B2 (ja) 配線基板及び配線基板の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent