TW201220437A - Semiconductor device and driving method thereof - Google Patents
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201220437 六、發明說明: 【發明所屬之技術領域】 本發明係關於一種利用半導體元件的半導體裝置及其 驅動方法。 【先前技術】 利用半導體元件的儲存裝置可以粗分爲如果沒有電力 供給儲存內容就消失的揮發性儲存裝置和即使沒有電力供 給也保持儲存內容的非揮發性儲存裝置。 作爲揮發性儲存裝置的典型例子,有dram ( Dynamic Random Access Memory :動態隨機存取記憶體)。在 DRAM中’藉由選擇構成記憶元件的電晶體並將電荷儲存 在電容器中而儲存資訊。 由於根據上述原理’當從DRAM讀出資訊時電容器的 電荷消失,因此每次讀出資訊時都需要重新進行寫入工作 。另外’因爲在構成記憶元件的電晶體中因截止狀態下的 源極電極和汲極電極之間的洩漏電流(截止電流)等而即 使電晶體未被選擇電荷也流出或流入,所以資料的保持期 間較短。.爲此,需要按規定的週期重新進行寫入工作(刷 新工作),由此’難以充分降低耗電量。另外,因爲如果 沒有電力供給儲存內容就消失,所以需要利用磁性材料或 光學材料的其他儲存裝置以實現較長期間的儲存的保持。
作爲揮發性儲存裝置的其他例子,有SRAM ( Static Random Access Memory:靜態隨機存取記憶體)。SRAM 201220437 使用正反器等電路保持儲存內容,而不需要進行刷新工作 ,在這一點上SRAM優越於DRAM。然而,因爲SRAM使用 正反器等電路,所以存在每儲存容量的單價變高的問題。 另外,在如果沒有電力供給儲存內容就消失這一點上, SRAM和DRAM相同。 作爲非揮發性儲存裝置的典型例子,有快閃記憶體。 快閃記憶體在電晶體的閘極電極和通道形成區之間具有浮 動閘極,使該浮動閘極保持電荷而進行儲存,因此,快閃 記憶體具有資料保持期間極長(半永久)、不需要進行揮 發性儲存裝置所需要的刷新工作的優點(例如,參照專利 文獻1 )。 然而,由於當進行寫入時產生的穿隧電流會引起構成 記憶元件的閘極絕緣層的劣化,因此產生記憶元件因進行 規定次數的寫入而不能工作的問題。爲了緩和上述問題的 影響,例如,使用使各記憶元件的寫入次數統一的方法, 然而,爲了使用該方法,需要具有複雜的週邊電路。另外 ’即使使用了上述方法,也不能從根本上解決使用壽命的 問題。即,快閃記憶體不適合於資訊的改寫頻度高的用途 〇 另外,爲了在浮動閘極中注入電荷或者去除該電荷, 需要高電壓和用於該目的的電路。再者,還有爲了注入或 去除電荷需要較長時間而難以實現寫入和擦除的高速化的 問題。 [專利文獻1]日本專利申請公開昭5 7- 1 05 8 8 9號公報 201220437 【發明內容】 鑒於上述問題,本發明的一個方式的目的之一是提供 一種即使沒有電力供給也能夠保持儲存內容並且對寫入次 數也沒有限制的具有新結構的半導體裝置。 在本發明的一個方式中,使用能夠使電晶體的截止電 流足夠小的材料,例如使用寬頻隙半導體的氧化物半導體 材料,來構成半導體裝置。藉由使用能夠使電晶體的截止 電流足夠小的半導體材料,可以在較長期間內保持資訊。 另外,本發明的一個方式是一種半導體裝置,該半導 體裝置包括例如使用寬頻隙半導體構成的儲存單元,並具 備具有爲了從儲存單元讀出資訊輸出比基準電位低的電位 的功能的電位轉換電路。 更明確而言,例如可以採用如下結構。 本發明的一個方式是一種半導體裝置,該半導體裝置 包括:包括mx η個儲存單元的儲存單元陣列;具有讀出電 路的第一驅動電路;以及第二驅動電路,其中,儲存單元 之一包括:包括第一閘極電極、第一源極電極、第一汲極 電極以及第一通道形成區的第一電晶體;以及包括第二閘 極電極、第二源極電極、第二汲極電極以及第二通道形成 區的第二電晶體,第一通道形成區包含與第二通道形成區 不同的半導體材料而構成,讀出電路包括負載、時鐘反相 器、具有第三閘極電極、第三源極電極、第三汲極電極以 及第三通道形成區的第三電晶體,並且,時鐘反相器的輸 201220437 出端子與第三電晶體的第三源極電極或第三汲極電極連接 0 在上述半導體裝置中,第一源極電極與源極電極線連 接,時鐘反相器的輸入端子藉由位元線與第一汲極電極及 第二汲極電極連接,並且,第二閘極電極藉由閘極線與第 一閘極電極及第二源極電極連接。 另外,本發明的一個方式是一種半導體裝置,該半導 體裝置包括:包括mx η個儲存單元的儲存單元陣列;具有 讀出電路的第一驅動電路;以及第二驅動電路,其中,儲 存單元之一包括:包括第一閘極電極、第一源極電極、第 —汲極電極以及第一通道形成區的第一電晶體;包括第二 閘極電極、第二源極電極、第二汲極電極以及第二通道形 成區的第二電晶體;以及電容器,第一通道形成區包含與 第二通道形成區不同的半導體材料而構成;讀出電路包括 負載、時鐘反相器、具有第三閘極電極、第三源極電極、 第三汲極電極以及第三通道形成區的第三電晶體,並且, 時鐘反相器的輸出端子與第三電晶體的第三源極電極或第 三汲極電極連接。 在上述半導體裝置中,第一源極電極與源極電極線連 接,時鐘反相器的輸入端子藉由位元線與第一汲極電極及 第二汲極電極連接,第二閘極電極與閘極線連接,電容器 的電極中的一方與電容線連接,電容器的電極中的另一方 與第一閘極電極及第二源極電極連接。 在上述半導體裝置中,第一電晶體是ρ通道型電晶體 -8 - 201220437 ' ,並且第二電晶體是η通道型電晶體。 在上述半導體裝置中,第二電晶體的第二通道形成區 包含氧化物半導體而構成。 另外,雖然在上述半導體裝置中使用氧化物半導體構 成電晶體,然而本發明不侷限於此。在上述半導體裝置中 也可以使用能夠實現與氧化物半導體同等的截止電流特性 的材料,例如碳化矽等的寬頻隙材料(更明確而言,例如 ,能隙Eg大於3 eV的半導體材料)等。 另外,在本說明書等中,“上”或“下”不侷限於構 成要素的位置關係爲“直接在XX之上”或“直接在XX之下 ”。例如,“閘極絕緣層上的閘極電極”包括在閘極絕緣 層和閘極電極之間包括其他構成要素的情況。另外,“上 ”或“下”只是爲了便於說明而使用的。 另外,在本說明書等中,“電極”或“佈線”不限定 這些構成要素的功能。例如,有時將“電極”用作“佈線 ’’的一部分,反之亦然。再者,“電極”或“佈線”還包 括多個“電極”或“佈線”形成爲一體的情況等。 另外,“源極電極”和“汲極電極”的功能在使用極 性不同的電晶體的情況或電路工作的電流方向變化的情況 等下’有時互相調換。因此,在本說明書等中,“源極電 極”和“汲極電極”可以互相調換。 另外,在本說明書等中,“電連接”包括藉由“具有 某種電作用的元件”連接的情況。在此,“具有某種電作 用的元件"只要可以進行連接物件間的電信號的授受,就 -9 - 201220437 對其沒有特別的限制。 例如,“具有某種電作用的元件”不僅包括電極和佈 線,而且還包括電晶體等的切換元件、電阻元件、電感器 、電容器、其他具有各種功能的元件等。 因爲使用氧化物半導體的電晶體的截止電流極小,所 以藉由使用該電晶體可以在極長期間內保持儲存內容。即 ,因爲不需要進行刷新工作,或者,可以將刷新工作的頻 度降低到極低,所以可以充分降低耗電量。另外,即使沒 有電力供給(但是,較佳固定電位),也可以在較長期間 內保持儲存內容。 另外,在根據本發明的半導體裝置中,寫入資訊時不 需要高電壓,從而也沒有元件劣化的問題。例如,不像現 有的非揮發性記憶體的情況那樣,不需要對浮動閘極注入 電子或從浮動閘極抽出電子,所以根本不發生閘極絕緣層 的劣化等的問題。即,根據本發明的半導體裝置對能夠改 寫的次數沒有限制,這是現有的非揮發性記憶體所存在的 問題,所以可以顯著提高可靠性。再者,因爲藉由根據電 晶體的導通狀態或截止狀態而進行資訊的寫入,所以容易 可以實現高速工作。另外,還有不需要用於擦除資訊的工 作的優點。 此外,因爲使用氧化物半導體以外的材料的電晶體可 以進行足夠的高速工作,所以藉由組合該電晶體和使用氧 化物半導體的電晶體而使用,可以充分地確保半導體裝置 的工作(例如,資訊的讀出工作)的高速性。此外’藉由 -10 - 201220437 利用使用氧化物半導體以外的材料的電晶體,可以適當地 實現被要求高速工作的各種電路(邏輯電路、驅動電路等 )° 如此,藉由將使用氧化物半導體以外的材料的電晶體 (換言之,能夠進行足夠的高速工作的電晶體)和使用氧 化物半導體的電晶體(作更廣義解釋,截止電流足夠小的 電晶體)設置爲一體,可以實現具有新穎的特徵的半導體 裝置。 【實施方式】 下面,使用圖式對本發明的實施方式的一個例子進行 說明。但是,本發明不侷限於以下說明,所屬技術領域的 普通技術人員可以很容易地理解一個事實就是其方式及詳 細內容在不脫離本發明的宗旨及其範圍的情況下可以被變 換爲各種各樣的形式。因此,本發明不應該被解釋爲僅限 定在以下所不的實施方式所記載的內容中。 另外’圖式等所示的每個結構的位置、大小、範圍等 爲了容易理解而有時不表示爲實際上的位置、大小、範圍 等。因此,本發明不一定侷限於圖式等所公開的位置、大 小、範圍等。 另外’本說明書等中的“第—,,、“第二”、“第三 ”等的序數詞是爲了避免構成要素的混淆而附記的,而不 是用於在數目方面上進行限制。 -11 - 201220437 實施方式1 在本實施方式中,參照圖1A1至圖1C對根據本發明的 一個方式的半導體裝置的基本電路結構及其工作進行說明 。另外,在電路圖中’爲了表示使用氧化物半導體的電晶 體,有時附上“ os”的符號。 <基本電路> 首先,參照圖1A1至圖1C對最基本電路結構及其工作 進行說明。在圖1A1所示的半導體裝置中,位元線BL與電 晶體160的源極電極(或汲極電極)、電晶體162的源極電 極(或汲極電極)電連接,源極電極線SL與電晶體160的 汲極電極(或源極電極)電連接。另外,閘極線G L與電晶 體162的閘極電極電連接。電晶體160的閘極電極與電晶體 162的汲極電極(或源極電極)與電容器164的電極中的一 方電連接,電容線CL與電容器164的電極中的另一方電連 接。另外,也可以採用如下結構:不使電晶體1 6 0的源極 電極(或汲極電極)與電晶體162的源極電極(或汲極電 極)電連接’而各個電極分別與其他佈線電連接。 在此,例如,將使用氧化物半導體的電晶體用於電晶 體1 62。使用氧化物半導體的電晶體具有截止電流極爲小 的特徵。因此’藉由使電晶體162成爲截止狀態,可以在 極長時間內保持電晶體160的閘極電極的電位。再者,藉 由具有電容器164,容易保持施加到電晶體16〇的閘極電極 的電荷,另外’也容易讀出所保持的資訊。 -12- 201220437 另外,對電晶體160的半導體材料沒有特別的限制。 從提高資訊的讀出速度的觀點而言,例如,較佳採用使用 單晶矽的電晶體等的開關速度高的電晶體。圖1 A1、圖 1A2和圖1B示出作爲電晶體160使用p通道型電晶體的情況 。另外,圖1 C示出作爲電晶體1 6 0使用η通道型電晶體的情 況。 另外,如圖1Β所示那樣也可以採用不設置電容器164 的結構。 在圖1Α1所示的半導體裝置中,藉由有效地利用可以 保持電晶體1 60的閘極電極的電位的特徵,可以如下所示 那樣進行資訊的寫入、保持以及讀出。 首先,對資訊的寫入和保持進行說明。首先,將閘極 線GL的電位設定爲使電晶體162成爲導通狀態的電位,而 使電晶體162成爲導通狀態。由此,對與電晶體162的汲極 電極(或源極電極)、電晶體160的閘極電極及電容器164 的電極中的一方電連接的節點(也稱爲浮動閘極部FG)施 加位元線BL的電位。即,對浮動閘極部FG施加所定的電 荷(寫入)。在此,將施加兩個不同的電位的電荷(以下 將施加低電位的電荷稱爲電荷Qt,將施加高電位的電荷稱 爲電荷Qh )中的任一方施加到浮動閘極部FG。另外,也 可以使用施加三個或三個以上的不同的電位的電荷來提高 儲存容量》然後,藉由將閘極線GL的電位設定爲使電晶體 162成爲截止狀態的電位,而使電晶體162成爲截止狀態, 來保持對浮動閘極部FG施加的電荷(保持)。 -13- 201220437 因爲電晶體162的截止電流極爲小,所以電晶體160的 閘極電極的電荷長時間地被保持。 接著,對資訊的讀出進行說明。當在對源極電極線SL 施加指定的電位(恆電位)的狀態下,對電容線CL施加適 當的電位(讀出電位)時,根據保持在浮動閘極部FG中的 電荷量,位元線BL具有不同的電位。換言之,電晶體160 的導電率由保持在電晶體160的閘極電極(也可以說浮動 閘極部FG )中的電荷而被控制。 —般而言,在電晶體160爲p通道型的情況下,對電晶 體160的閘極電極施加電荷QH時的外觀上的臨界値Vth_H低 於對電晶體160的閘極電極施加電荷QL時的外觀上的臨界 値Vth_L。例如,在寫入中,在施加有以的情況下,當電容 線CL的電位成爲V〇 ( ¥^_„與Vth_L的中間的電位)時,電 晶體160成爲“導通狀態”。在施加有QH的情況下,即使 電容線CL的電位成爲V。,電晶體160也一直處於“截止狀 態”。由此,藉由測量出位元線B L的電位可以讀出所保持 的資訊。 接著,對資訊的改寫進行說明。資訊的改寫與上述資 訊的寫入和保持同樣地進行。即,將閘極線GL的電位設定 爲使電晶體162成爲導通狀態的電位,而使電晶體162成爲 導通狀態。由此,將位元線B L的電位(有關新資訊的電位 )施加到浮動閘極部FG。然後,藉由將閘極線GL的電位 設定爲使電晶體162成爲截止狀態的電位,使電晶體162成 爲截止狀態,而浮動閘極部FG成爲被供應有關新資訊的電 -14· 201220437 荷的狀態。 像這樣’根據本發明的一個方式的半導體裝置藉由重 新進行資訊的寫入來可以直接改寫資訊。因此,不需要快 閃記憶體等所需要的使用高電壓從浮動閘極抽出電荷的工 作’可以抑制起因於擦除工作的工作速度的降低。換言之 ,實現了半導體裝置的高速工作。 以下’作爲一個例子,具體說明對浮動閘極部FG施加 電位VDD和接地電位GND中的任何一種時的寫入、保持、 讀出的方法。以下,在對浮動閘極部FG施加電位VDD時保 持的資料爲資料“ 1 ” ,而在對浮動閘極部FG施加接地電 位GND時保持的資料爲資料“ 〇 ” 。注意,對浮動閘極部 FG施加的電位的關係不偈限於此。 在寫入資訊時,將源極電極線SL設定爲GND,將電容 線CL設定爲GND,將閘極線GL設定爲VDD,使電晶體162 成爲導通狀態。在對浮動閘極部FG寫入資料“ 0”時,對 位元線BL施加GND。另外,在對浮動閘極部FG寫入資料 “ 1 ”時,也可以將位元線BL的電位設定爲VDD,而將閘 極線GL的電位設定爲VDD + Vth_OS,以免浮動閘極部FG的 電位降低與電晶體162的臨界値電壓(Vth_OS)相等的電 壓。 在保持資訊時,將閘極線GL設定爲GND,使電晶體 1 62成爲截止狀態。另外,爲了抑制藉由p通道型電晶體的 電晶體160在位元線BL與源極電極線SL之間產生電流而消 耗電力,將位元線BL與源極電極線SL設定爲同一電位。 -15- 201220437 此外,在位元線BL與源極電極線SL爲同一電位的情況下 ,可以將電容線CL設定爲VDD或GND。 另外,上述“同一電位”也包括“大致同一電位”。 換言之,如上所述,以藉由充分降低位元線BL和源極電極 線SL之間的電位差而抑制產生在位元線BL和源極電極線 SL中的電流爲目的,因此包括一種大致同一電位”,該 電位是與將源極電極線SL的電位固定爲GND等的情況相比 能夠充分(例如,百分之一以下)降低耗電量的電位等。 另外,例如,充分允許一種偏差,即因佈線電阻等導致的 電位偏差。 在讀出信息時,將閘極線GL的電位設定爲GND,將電 容線CL的電位設定爲GND,將源極電極線SL的電位設定爲 VDD或比VDD較低的電位(以下稱爲VR )。在此,在對浮 動閘極部FG寫入資料“ 1 ”時,p通道型電晶體的電晶體 160成爲截止狀態,並且位元線BL的電位保持讀出開始時 的電位或上升。另外,位元線BL的電位的維持或上升依靠 連接於位元線BL的讀出電路。另外,在浮動閘極部FG寫 入資料“ 0”時,電晶體160成爲導通狀態,位元線BL的電 位成爲與源極電極線SL的電位同一的電位VDD或VR。從 而,根據位元線B L的電位可以讀出保持在浮動閘極部F G 的資料“ 1 ”或資料“ 0 ” 。 另外,在浮動閘極部FG保持電位VDD (即,寫入有資 料“ 1 ” )時,在讀出時將源極電極線S L的電位設定爲 VDD,電晶體160的閘極與源極電極之間的電壓(以下, -16- 201220437 稱爲Vgsp )成爲Vgsp = VDD-VDD = 0V ’ Vgsp高於電晶體 160的臨界値電壓,(以下,稱爲Vthp),因此p通道型電 晶體的電晶體160成爲截止狀態。在此,在因爲寫入在浮 動閘極部FG的電位沒有到達VDD等,所以保持在浮動閘極 部FG的電位低於VDD的情況下,浮動閘極部FG的電位爲 VDD- |Vthp| 以上 ’ Vgsp= ( VDD-|Vthp| ) - V D D = -1V thp | = Vthp,而電晶體160成爲截止狀態,因此可以正常讀出資 料“ 1” 。然而,在浮動閘極部FG的電位低於VDD-|Vthp| 時,由於Vgsp低於Vthp,所以電晶體160成爲導通狀態, 讀出資料“ 〇 ” ,而不讀出資料“ 1 ” ,這就導致不正常的 讀出。換言之,在寫入資料“ 1 ”的情況下,能夠讀出的 電位的.下限値爲比源極電極線SL的電位VDD低丨Vthp丨的 VDD-|Vthp|。另一方面,在讀出時將源極電極線SL的電位 設定爲VR時,如上所述,能夠讀出資料“ 1 ”的電位的下 限値爲比源極電極線SL的電位VR低|Vthp丨的VR-|Vthp|。 在此,因爲VR是低於VDD的電位,所以VR-|Vthp|小於 VDD-|Vthp|。就是說,在將源極電極線SL的電位設定爲 VR時,能夠讀出的電位的下限値更低。因此,較佳將源極 電極線SL的電位設定爲VR代替VDD,這是因爲能夠讀出 資料“ 1 ”的電位的範圍更寬的緣故。另外,至於上限値 ,在將源極電極線SL的電位設定爲VR時,對浮動閘極部 FG寫入VDD的情況下的Vgsp成爲VDD-VR>Vthp (所以 VDD>VR),可以沒有問題地成爲截止狀態。 在此,與電晶體162的汲極電極(或源極電極)、電 -17- 201220437 晶體160的閘極電極及電容器ι64的電極中的一方電連接的 節點(浮動閘極部FG )起到與用作非揮發性記億元件的浮 動閘極型電晶體的浮動閘極相同的作用。當電晶體1 62處 於截止狀態時’可以認爲該浮動閘極部FG被埋設在絕緣體 中’在浮動閘極部FG中保持有電荷。因爲使用氧化物半導 體的電晶體162的截止電流爲使用矽半導體等而形成的電 晶體的截止電流的十萬分之一以下,所以可以不考慮因電 晶體162的洩漏而導致的儲存在浮動閘極部FG中的電荷的 消失。即’藉由使用氧化物半導體的電晶體162,可以實 現即使沒有電力供給也能夠保持資訊的非揮發性的儲存裝 置。 例如,當電晶體162的室溫(25 °C)下的截止電流爲 10zA(lzA(|X 普托安培:zeptoampere)等於 1χ10·21Α) 以下,並電容器164的電容値爲1〇 fF左右時,至少可以保 持資料1 04秒以上。另外,當然該保持時間根據電晶體特 性或電容値而變動。 另外,在根據本發明的一個方式的半導體裝置中,不 存在在現有的浮動閘極型電晶體中被指出的閘極絕緣膜( 隧道絕緣膜)的劣化的問題。即,可以解決以往被視爲問 題的將電子注入到浮動閘極時的閘極絕緣膜的劣化問題。 這意味著在原理上不存在寫入次數的限制。另外,不需要 現有的浮動閘極型電晶體當寫入和擦除資訊時所需要的高 電壓。 構成圖1A1所示的半導體裝置的電晶體等的要素被認 18- 201220437 . 爲包括如圖1 A2所示那樣的電阻器和電容器。即,可以認 爲在圖1A2中,電晶體160和電容器164分別包括電阻器和 電容器而構成。R1和C1分別是電容器164的電阻値和電容 値,電阻値R 1相當於構成電容器1 64的絕緣層的電阻値。 另外,R2和C2分別是電晶體160的電阻値和電容値,電阻 値R2相當於電晶體160處於導通狀態時的閘極絕緣層的電 阻値,電容値C2相當於所謂的閘極電容(形成在閘極電極 和源極電極或汲極電極之間的電容以及形成在閘極電極和 通道形成區之間的電容)的電容値。 在電晶體162處於截止狀態時的源極電極和汲極電極 之間的電阻値(也稱爲有效電阻)爲ROS的情況下,在電 晶體162的閘極洩漏電流充分小的條件下,當R1和R2滿足 Rl > R〇S > R2 2 ROS時,主要根據電晶體162的截止電流 來決定電荷的保持期間(也可以稱爲資訊的保持期間)。 與此相反,當不滿足上述條件時,即使電晶體162的 截止電流充分小,也難以充分確保保持期間。這是因爲電 晶體1 62的截止電流以外的洩漏電流(例如,產生在源極 電極和閘極電極之間的洩漏電流等)大的緣故。由此,可 以說根據本發明的一個方式的半導體裝置較佳滿足R12 ROS及R22 ROS的關係。 另一方面,C1和C2較佳滿足C12C2的關係。這是因 爲藉由增大C1,當由電容線CL控制浮動閘極部FG的電位 時,可以高效地將電容線CL的電位供應到浮動閘極部FG ,從而可以將施加到電容線CL的電位間(例如,讀出電位 -19* 201220437 和非讀出電位)的電位差抑制爲小的緣故。 如上所述,藉由滿足上述關係’可以實現更佳的半導 體裝置。另外,R1和R2由電晶體160的閘極絕緣層或電容 器1 64的絕緣層控制。C 1和C2也是相同的。因此,較佳適 當地設定閘極絕緣層的材料或厚度等,以滿足上述關係。 在本實施方式所示的半導體裝置中,浮動閘極部FG起 到與快閃記憶體等的浮動閘極型電晶體的浮動閘極相等的 作用,然而,本實施方式的浮動閘極部FG具有與快閃記憶 體等的浮動閘極根本不同的特徵。 因爲在快閃記憶體中施加到控制閘極的電位高,所以 爲了防止其電位影響到相鄰的單元的浮動閘極,需要使各 單元之間保持一定程度的間隔。這是阻礙半導體裝置的高 集成化的主要原因之一。並且,該原因起因於施加高電場 而產生穿隧電流的快閃記憶體的根本原理。 另一方面,根據本實施方式的半導體裝置根據使用氧 化物半導體的電晶體的開關工作,而不使用如上所述的由 穿隧電流而起的電荷注入的原理。即,不像快閃記億體那 樣,不需要用來注入電荷的高電場。由此,因爲不需要考 慮到控制閘極帶給相鄰的單元的高電場的影響,所以容易 實現高集成化。 另外,不需要高電場,不需要大型週邊電路(升壓電 路等)這些特徵也優越於快閃記憶體。例如,在寫入兩個 步驟(1位元)的資訊的情況下,在一個儲存單元中,可 以使施加到根據本實施方式的儲存單元的電壓(同時施加 -20- 201220437 - 到儲存單元的各端子的最大電位與最小電位之間的差異) 的最大値爲5V以下,較佳爲3V以下。 再者,在使構成電容器164的絕緣層的相對介電常數 與構成電晶體160的絕緣層的相對介電常數εΓ2不同的情 況下,容易在構成電容器164的絕緣層的面積S1和在電晶 體160中構成閘極電容的絕緣層的面積S2滿足2.S22S1 ( 較佳滿足S2 2S1)的同時,實現C1之C2。換言之,容易 在縮減構成電容器164的絕緣層的面積的同時實現Clk C2 。明確地說,例如,在構成電容器1 64的絕緣層中,可以 採用由氧化給等的high-k材料構成的膜或由氧化給等的 high-k材料構成的膜與由氧化物半導體構成的膜的疊層結 構’並將srl設定爲10以上,較佳設定爲15以上,並且在 構成閘極電容的絕緣層中,可以採用氧化矽,並滿足 ε r 2 = 3 至 4 〇 藉由採用這種結構的組合,可以使根據本發明的一個 方式的半導體裝置進一步實現高集成化。 〈應用例子〉 接著’參照圖2至圖16對應用圖1Α1至圖1C所示的電路 的更具體的電路結構及工作進行說明。在本實施方式中, 對使一個儲存單元保持多個狀態的所謂的多値記憶體進行 說明。 圖2是半導體裝置的方塊圖的一個例子。圖2所示的半 導體裝置的方塊圖在關於驅動電路的讀出工作的部分具有 -21 - 201220437 特徵。圖2所示的半導體裝置是使一個儲存單元保持2<値 (K是1以上的整數)的狀態的多値記憶體’並具有包括多 個儲存單元的儲存單元陣列201、列驅動電路202及行驅動 電路203。 儲存單元陣列201具有m條閘極線GL及電容線CL、η條 位元線BL、源極電極線SL (在圖2中未圖示)及配置爲矩 陣狀的多個儲存單元170(1,1)至170(m’n)。 作爲圖2所示的儲存單元170(1,1)至170(m’ η) ,可以應用圖1Α1所示的儲存單元。另外,作爲儲存單元 170(1,1)至170(m,η),也可以應用圖1Β所示的儲 存單元。在此情況下,可以省略電容線CL·。另外,作爲儲 存單元170( 1,1)至170(m,η),可以應用圖1C所示 的儲存單元。 作爲儲存單元陣列201的結構,可以應用圖15及圖16 所示的結構。 圖1 5示出儲存單元陣列的一個例子。圖.1 5所示的儲存 單元陣列是NOR型儲存單元陣列,該儲存單元陣列具有m 條閘極線GL及電容線CL、η條位元線BL、( η/8 )條源極 電極線SL、多個儲存單元170(1,1)至170(m,n)。 在此,儲存單元170配置爲縱m個(行)X橫η個(列)的矩 陣狀。在此,對8列的儲存單元1 70設置有一條源極電極線 SL。由此,與對每一列設置一條源極電極線SL的情況相比 ,可以減少佈線數。另外,可以節省儲存單元陣列20 1的 空間。當然,也可以在圖15所示的儲存單元陣列201中設 -22- 201220437 置有n條源極電極線SL。此外’對源極電極線SL(1)至 SL(n/8)藉由緩衝器208輸入預充電位PRE。 η條位元線B L及(n/8 )條源極電極線S L與圖2所示的 列驅動電路2 02所具有的位元線/源極電極線驅動電路2 2 1 連接。此外,m條閘極線GL·及電容線CL與圖2所示的行驅 動電路203所具有的閘極線/電容線驅動電路231連接》 圖16示出儲存單元陣列的其他例子。圖16所示的儲存 單元陣列是NAND型儲存單元陣列’該儲存單元陣列具有 一條選擇線G ( 1 ) 、111條閘極線GL及電容線CL、η條位元 線BL、一條源極電極線SL、多個儲存單元1 70。在此,儲 存單元170配置爲縱m個(行)X橫η個(列)的矩陣狀。 η條位元線BL及一條源極電極線SL與圖2所示的列驅 動電路202所具有的位元線/源極電極線驅動電路221連接 。此外,一條選擇線G ( 1 ) 、m條閘極線GL、電容線CL與 圖2所示的行驅動電路203所具有的閘極線/電容線驅動電 路231連接。 圖2所示的列驅動電路202與列位址信號線CA、輸入資 料信號線DIN、輸出資料信號線DOUT.、控制信號線CE等 連接。另外,在列驅動電路202中對儲存.單元170的每一列 設置有讀出電路225(1)至225(n),讀出電路225(1) 至225 ( η )分別藉由位元線BL ( 1 )至BL ( η )與儲存單 元170連接。列驅動電路202控制位元線BL ( 1 )至BL ( η )及源極電極線SL。 行驅動電路203與行位址信號線RA、控制信號線CE等 -23- 201220437 連接。另外,行驅動電路203藉由閘極線GL及電容線CL與 儲存單元1 7 0連接。行驅動電路2 0 3控制選擇線G、閫極線 GL及電容線CL。 〈讀出電路〉 接著,對可以應用於圖2的讀出電路及其驅動方法進 行說明。 圖3A示出讀出電路的一個例子。圖3A所示的讀出電 路具有負載323、讀出放大器324。讀出放大器324的輸入 與負載3 23、位元線BL連接,讀出放大器3 24的輸出與輸出 信號線SA — OUT連接。另外,位元線BL與儲存單元170連接 〇 作爲負載323,可以使用圖3B1至圖3B5中的任一種。 如圖3B1所示那樣,也可以在負載323中η通道型電晶體的 閘極端子與恆電源線Vread連接。如圖3Β2所示那樣,負載 3 23也可以是電阻器》另外,如圖3B3所示那樣’也可以使 P通道型電晶體的閘極端子與恆電源線Vread連接。此外, 如圖3B4所示那樣,負載323也可以採用η通道型電晶體的 閘極端子與源極端.子和汲極電極端子中的一方連接的結構 。或者,如圖3Β5所示那樣,負載323也可以採用Ρ通道型 電晶體的閘極端子與源極端子和汲極電極端子中的一方連 接的結構。 位元線B L的電位由負載3 2 3和儲存單元內的讀出電晶 體的電阻分割而決定。並且,根據位元線BL的電位讀出放 -24- 201220437 大器324的輸出變動。 作爲讀出放大器3 24的具體的電路例之一,可以舉出 反相器。反相器設計爲在輸出信號的電位到達電源電位 VDD的一半的電位時輸出信號變動。另外,由於在使用反 相器時電路結構少,所以可以實現節省空間的讀出電路。 圖4A示出反相器3 25的電路圖。圖4A所示的反相器具 有P通道型電晶體341和η通道型電晶體342。電晶體341與 電晶體342串聯連接。明確而言,電晶體341的閘極端子、 電晶體342的閘極端子與輸入端子連接。另外,電晶體341 的汲極電極端子(或源極端子)、電晶體342的源極端子 (或汲極電極端子)與輸出端子OUT連接。此外,電晶體 341的源極端子(或汲極電極端子)與VDD連接,電晶體 342的汲極電極端子(或源極端子)與GND連接。 圖4B示出作爲圖3A所示的讀出放大器324採用反相器 325的讀出電路、模擬開關223a、儲存單元170。儲存單元 170的位元線BL藉由模擬開關223 a與讀出電路的負載323的 —方的端子、反相器325的輸入端子連接。讀出電路的負 載3 23的另一方的端子與接地電位GND接地或與電源電位 VDD連接。另外,反相器325的輸出端子與輸出信號線 SA_OUT連接。此外,儲存單元170的位元線BL與電晶體 160的汲極電極端子、電晶體162的汲極電極端子和源極端 子中的一方連接。電晶體160的源極端子與電源電壓VDD 連接或與接地電位GND接地。 在此’儲存單元170的電晶體160爲p通道型電晶體, -25- 201220437 與p通道型電晶體連接的源極電極線SL的電位爲電源電位 VDD。此外,讀出電路的負載323的另一方的端子的電位 爲接地電位GND。 接著,圖5A和圖5B示出圖4B的讀出工作中的時序圖 〇 在讀出工作時,使儲存單元17〇的電容線CL的電位變 動,且由電容耦合使浮動閘極部FG的電位變動。藉由使浮 動閘極部FG的電位變動,儲存單元170的電晶體160的電阻 値變動。 由儲存單元170的電晶體160的電阻値和讀出電路的負 載323的電阻分割而決定位元線BL的電位。藉由使用反相 器3 25感測出位元線BL的電位可以實現多値資料的讀出》 明確而言,如圖5A所示那樣,在將電容線CL的電位 從High電位(以下稱爲Η電位)逐漸下降到Low電位(以 下稱爲L電位)時,浮動閘極部FG的電位由電容耦合與電 容線CL相同地從高電位一側逐漸下降到低電位一側。在浮 動閘極部FG的電位從高電位一側逐漸下降到低電位一側時 ,讀出電晶體(在圖4B中,電晶體1 60 )的電阻値從高電 阻一側變爲低電阻一側。由於位元線B L的電位由讀出電路 的負載3 23、電晶體160的電阻分割而決定,所以隨著電晶 體160的電阻値下降,位元線BL的電位上升。 在位元線BL超過恆定電位(例如(VDD/2 ))時,從 讀出電路的反相器32 5輸出到輸出信號線SA_OUT的電位從 Η電位變爲L電位。根據電位變化的位置可以決定儲存單元 -26- 201220437 1 70的資料。 在此,在反相器325中位元線BL的電位越近於( VDD/2),貫通電流的流過量越大。明確而言,在位元線 BL的電位爲(VDD/2)時,p通道型電晶體341的閘極端子 與汲極電極端子之間產生(VDD/2 )的電位差,而電晶體 341的源極端子與汲極電極端子導通。與此相同,n通道型 電晶體342的閘極端子與源極端子之間產生(VDD/2 )的 電位差,而η通道型電晶體342的源極端子與汲極電極端子 導通。由此,藉由反相器32 5電源電位VDD與接地電位 GND導通,從而產生貫通電流。在位元線BL的電位從( VDD/2 )偏離時,ρ通道型電晶體341或η通道型電晶體342 的電阻値上升,貫通電流逐漸被抑制。此外,圖5Α的電流 I_INV表示爲反相器325的貫通電流的電流量。 與此相同,在圖5B中,在將電容線CL的電位從L電位 逐漸上升到Η電位時,浮動閘極部FG的電位由電容耦合與 電容線CL相同地從低電位一側逐漸上升到高電位一側。在 浮動閘極部FG的電位從低電位一側逐漸上升到高電位一側 時,電晶體1 60的電阻値從低電阻一側變爲高電阻一側。 由於位元線BL的電位由讀出電路的負載3 23和電晶體160的 電阻分割而決定,所以電晶體1 60的電阻値越上升,位元 線BL的電位越下降。 在位元線BL超過恆定電位(例如(VDD/2 ))時,從 讀出電路的反相器325輸出到輸出信號線SA_OUT的電位從 L電位變爲Η電位。根據電位變化的位置可以讀出儲存單元 -27- 201220437 170的資料。另外,圖5B的電流I_INV表示爲反相器325的 貫通電流的電流量。 藉由作爲讀出放大器3 24的具體的電路例應用反相器 3 2 5,可以實現儲存讀出電路的小型化。由此,可以節省 儲存週邊電路的空間。 接著,參照圖6A和圖6B以及圖8示出與圖4A和圖4B不 同的讀出電路的例子。在圖6A和圖6B以及圖8中,作爲讀 出放大器使用時鐘控制的時鐘反相器326。另外,爲了防 止時鐘反相器3 26的輸出成爲高阻抗,連接於VDD或GND 的P通道型電晶體327或η通道型電晶體328與時鐘反相器 326的輸出端子連接。 圖6Α示出時鐘反相器3 26的電路圖。時鐘反相器3 26具 有兩個P通道型電晶體和兩個η通道型電晶體,這些電晶體 按順序串聯連接。ρ通道型電晶體341和η通道型電晶體342 串聯連接。明確而言,電晶體341的閘極端子、電晶體342 的閘極端子與輸入端子IN連接。此外,電晶體341的汲極 電極端子(或源極端子)、電晶體342的源極端子(或汲 極電極端子)與輸出端子OUT連接。另外,ρ通道型電晶 體341的源極端子(或汲極電極端子)與ρ通道型電晶體 3 43的汲極電極端子(或源極端子)連接,電晶體343與 VDD連接。此外,η通道型電晶體342的汲極電極端子(或 源極端子)與η通道型電晶體344的源極端子(或汲極電極 端子)連接,電晶體344的汲極電極端子(或源極端子) 與GND接地。此外,電晶體3 43的閘極端子與反轉控制信 -28- 201220437 號線CLKB (也稱爲CLKB信號線)連接,電晶體344的閘 極端子與控制信號線CLK (也稱爲CLK信號線)連接。此 外’反轉控制信號線CLKB爲控制信號線CLK的反轉信號 〇 時鐘反相器326在控制信號線CLK的電位爲Η電位,且 反轉控制信號線C LKB的電位爲L電位時,在輸入信號線的 電位爲(VDD/2 )以上的情況下將L電位輸出到輸出信號 線,在輸入信號線的電位低於(VDD/2 )的情況下將Η電 位輸出到輸出信號線。此外,在控制信號線CLK的電位爲 L電位,且反轉控制信號線CLKB的電位爲Η電位時,不管 位元線B L的電位輸出信號線都成爲高阻抗。 圖6Β示出時鐘反相器326的輸出與負載323連接,並且 時鐘反相器326的輸出與連接於VDD的ρ通道型電晶體327 連接的讀出電路。此外,讀出電路藉由模擬開關223 a與儲 存單元170連接。 接著,圖7A和圖7B示出圖6A和圖6B的讀出工作中的 時序圖。圖7A示出在圖6A和圖6B中將電容線CL的電位從Η 電位逐漸下降到L電位時的時序圖,而圖7Β示出在圖6Α和 圖6Β中將電容線CL的電位從L電位逐漸上升到Η電位時的 時序圖。 在圖7Α中,在將電容線CL的電位從Η電位逐漸下降到 L電位時,浮動閘極部F G的電位由電容耦合與電容線C L相 同地從高電位一側逐漸下降到低電位一側。在浮動閘極部 FG的電位從高電位一側下降到低電位一側時,電晶體1 60 • 29 _ 201220437 的電阻値從高電阻一側變爲低電阻一側。由於位元線BL的 電位由讀出電路的負載3 23和電晶體160的電阻分割而決定 ,所以隨著電晶體160的電阻値下降,位元線BL的電位上 升。 在此,每當電容線CL的電位變動時,在CLK信號線中 產生Η電位的脈衝。由此,每當位元線BL的電位變動時, 讀出電路的時鐘反相器326可以將根據位元線BL的電位的 輸出信號產生在輸出信號線SA_OUT中。 明確而言,在CLK信號的電位爲Η電位時,由於Η電位 輸出到與電源電位VDD連接的電晶體327的閘極端子,所 以電源電位VDD不與輸出信號線SA_OUT導通,對於位元 線BL的電位的時鐘反相器326的輸出反映到輸出信號線 SA_OUT。在位元線BL的電位超過恆定電位(例如( VDD/2 ))時,從讀出電路的時鐘反相器3 26輸出到輸出 信號線SA_OUT的電位從Η電位變爲L電位》在CLK信號的 電位爲L電位時,時鐘反相器3 26對於輸出信號線SA_OUT 成爲高阻抗,藉由與電源電位VDD連接的p通道型電晶體 3 2 7電源電位VDD與輸出信號線SA — OUT導通,因此不管位 元線BL的電位,輸出信號線SA_OUT都成爲Η電位。 在此,在時鐘反相器326中在CLK信號的電位爲Η電位 時,位元線BL的電位越近於(VDD/2),貫通電流的流過 量越大。明確而言,在位元線BL的電位爲(VDD/2 ),對 時鐘反相器的電晶體343的閘極端子輸入L電位時,而電源 電位VDD與電晶體341的汲極電極端子導通。此時,在時 -30- 201220437 鐘反相器的電晶體341的閘極端子與汲極電極端子之間產 生(VDD/2 )的電位差,而電晶體341的源極端子與汲極 電極端子導通。與此相同,對時鐘反相器的電晶體344的 閘極端子輸入Η電位,接地電位GND與電晶體342的源極端 子導通。此時,在電晶體342的閘極端子與源極端子之間 產生(VDD/2 )的電位差,而電晶體342的源極端子與汲 極電極端子導通。由此,藉由時鐘反相器326電源電位 VDD與接地電位GND導通,從而產生貫通電流。在位元線 BL的電位從(VDD/2)偏離時,電晶體341或電晶體342的 電阻値上升,而貫通電流逐漸被抑制。 然而,在CLK信號的電位爲L電位時,對電晶體343的 閘極端子輸入Η電位,而電源電位VDD不與電晶體341的汲 極電極端子導通。另外,對電晶體3 44的閘極端子輸入L電 位,而接地電位GND不與電晶體342的源極端子導通。由 此,由於不藉由時鐘反相器326電源電位VDD與接地電位 GND導通,所以不管位元線BL的電位,藉由時鐘反相器 326的貫通電流都被抑制。此外,圖7Α的電流I_INV表示時 鐘反相器3 26的貫通電流的電流量。如圖7A所示那樣,在 作爲讀出放大器應用時鐘反相器3 26時,與作爲圖5A所示 的讀出放大器使用反相器3 2 5的情況相比,可以進一步抑 制貫通電流。 根據CLK信號的電位爲Η電位時的時鐘反相器326的輸 出,可以確定儲存單元170的資料。再者,藉由控制CLK 信號的電位成爲Η電位的時間,可以減少在讀出工作時消 -31 - 201220437 耗的時鐘反相器326的貫通電流。 在此,CLK信號的電位成爲Η電位或L電位的時間的比 率不需要爲1 : 1。如上所述,由於在CLK信號的電位爲Η 電位的時間更短的情況下可以使產生時鐘反相器326的貫 通電流的時間短,所以對縮減讀出電路的耗電量更有效。 接著,在圖7Β中,在將電容線CL的電位從L電位逐漸 上升到Η電位時,浮動閘極部FG的電位由電容耦合與電容 線CL相同地從低電位一側逐漸上升到高電位一側。藉由浮 動閘極部FG的電位從低電位一側上升到高電位一側,電晶 體1 60的電阻値從高電阻一側變爲低電阻一側。由於位元 線BL的電位由讀出電路的負載3 23和電晶體160的電阻分割 而決定,所以電晶體160的電阻値越上升,位元線BL的電 位越下降。 在此,每當電容線CL的電位變動時,在CLK信號線中 產生Η電位的脈衝。由此,每當位元線B L的電位變動時, 讀出電路的時鐘反相器3 26將對應於位元線BL的電位的輸 出信號產生在輸出信號線SA_OUT中。 明確而言,在CLK信號的電位爲Η電位時,由於Η電位 輸出到與電源電位VDD連接的電晶體3 27的閘極端子,電 源電位VDD不與輸出信號線SA_OUT導通,對於位元線BL 的電位的時鐘反相器3 2 6的輸出反映到輸出信號線SA_OUT 。在位元線BL的電位低於恆定電位(例如(VDD/2 ))時 ,從讀出電路的反相器326輸出到輸出信號線SA_OUT的電 位從Η電位變爲L電位。在CLK信號的電位爲L電位時,時 -32- 201220437 鐘反相器3 26對於輸出信號線SA_OUT成爲高阻抗,藉由與 VDD連接的p通道型電晶體327,VDD與輸出信號線 SA_OUT導通,因此不管位元線BL的電位,輸出信號線 SA_OUT都成爲Η電位。. 與圖7Α中的說明相同,如圖7Β所示那樣,在作爲讀出 放大器應用時鐘反相器3 26時,與作爲圖5Β所示的讀出放 大器使用反相器325的情況相比,可以進一步抑制貫通電 流。 根據CLK信號的電位爲Η電位時的時鐘反相器326的輸 出,可以確定儲存單元170的資料。再者,藉由由CLK信 號控制讀出的時間,可以減少在讀出工作時消耗的電流。 在此,CLK信號的電位成爲Η電位或L電位的時間的比 率不需要爲1 : 1。如圖7Β所示那樣,由於在CLK信號的電 位爲Η電位的時間更短的情況下可以對減少耗電量有效。 注意,這以在讀出工作中不發生故障爲前提。 如上所述,藉由作爲讀出放大器的具體的電路例應用 時鐘反相器326,可以實現電路結構少且抑制貫通電流的 儲存讀出電路。由此,可以實現儲存單元陣列的週邊電路 的節省空間及耗電量的縮減。 圖8示出時鐘反相器326的輸出與負載3 2 3連接,並且 時鐘反相器326的輸出與接地於GND的η通道型電晶體328 連接的讀出電路。讀出電路藉由模擬開關223a與儲存單元 170連接。 圖9A和圖9B示出圖8的讀出工作中的時序圖。圖9A示 -33- 201220437 出在圖8中將電容線CL的電位從Η電位逐漸下降到L電位時 的時序圖,而圖9B示出在圖8中將電容線CL的電位從L電 位逐漸上升到Η電位時的時序圖。 在圖9Α中,在將電容線CL的電位從Η電位逐漸下降到 L電位時,浮動閘極部FG的電位由電容耦合與電容線C L相 同地從闻電位一側逐漸下降到低電位一側。藉由浮動閘極 部FG的電位從高電位一側下降到低電位一側,電晶體1 60 的電阻値從高電阻一側變爲低電阻一側。由於位元線BL的 電位由讀出電路的負載323和電晶體160的電阻分割而決定 ,所以隨著電晶體160的電阻値下降,位元線BL的電位上 升。 在此,每當電容線CL的電位變動時,在CLK信號線中 產生Η電位的脈衝。由此,每當位元線BL的電位變動時, 讀出電路的時鐘反相器326可以將根據位元線BL的電位的 輸出信號產生在輸出信號線SA_OUT中。 明確而言,在CLKB信號的電位爲L電位時,由於L電 位輸入到與接地電位GND接地的電晶體3 28的閘極端子, 所以接地電位GND不與輸出信號線SA_OUT導通,對於位 元線BL的電位的時鐘反相器3 26的輸出反映到輸出信號線 S A_OUT。在位元線BL的電位低於恆定電位(例如( VDD/2 ))時’從讀出電路的時鐘反相器3 26輸出到輸出 信號線SA_OUT的電位從L電位變爲Η電位。在CLKB信號的 電位爲Η電位時,時鐘反相器3 26對於輸出信號線SA_OUT 成爲高阻抗,藉由與接地電位GND接地的η通道型電晶體 -34- 201220437 328,接地電位GND與輸出信號線SA_OUT導通,因此不管 位元線BL的電位,輸出信號線SA_OUT都成爲L電位。 與圖7 A中的說明相同,如圖9 A所示那樣,在作爲讀 出放大器應用時鐘反相器326時,與作爲圖5A所示的讀出 放大器使用反相器3 25的情況相比,可以進一步抑制貫通 電流。 根據CLK信號的電位爲Η電位時的時鐘反相器326的輸 出,可以確定儲存單元170的資料。再者,藉由由CLK信 號控制讀出的時間,可以減少在讀出工作時消耗的電流。 在此,CLK信號的電位成爲Η電位或L電位的時間的比 率不需要爲1 ·· 1。如圖9Α所示那樣,由於在CLK信號的 電位爲Η電位的時間更短的情況下可以對減少耗電量有效 。注意,這以在讀出工作中不發生故障爲前提。 接著,在圖9Β中,在將電容線CL的電位從L電位逐漸 上升到Η電位時,浮動閘極部FG的電位由電容耦合與電容 線CL相同地從低電位一側逐漸上升到高電位一側。藉由浮 動閘極部FG的電位從低電位一側上升到高電位一側,電晶 體1 60的電阻値從高電阻一側變爲低電阻一側。由於位元 線BL的電位由讀出電路的負載323和電晶體160的電阻分割 而決定,所以電晶體1 60的電阻値越上升,位元線B L的電 位越下降。 在此,每當電容線CL的電位變動時,在CLK信號線中 產生Η電位的脈衝。由此,每當位元線BL的電位變動時, 讀出電路的時鐘反相器326可以將根據位元線BL的電位的 -35- 201220437 輸出信號產生在輸出信號線SA_OUT中。 明確而言,在CLKB信號的電位爲L電位時,由於L電 位輸入到與接地電位GND接地的電晶體3 2 8的閘極端子, 接地電位GND不與輸出信號線SA — OUT導通,對於位元線 BL的電位的時鐘反相器3 26的輸出反映到輸出信號線 SA_OUT。在位元線BL超過恆定電位(例如(VDD/2 )) 時’從讀出電路的時鐘反相器326輸出到輸出信號線 SA_OUT的電位從Η電位變爲L電位。在CLKB信號的電位爲 Η電位時,時鐘反相器326對於輸出信號線SA_OUT成爲高 阻抗,藉由與接地電位GND接地的η通道型電晶體328,接 地電位GND與輸出信號線SA_OUT導通,因此不管位元線 BL的電位,輸出信號線SA_OUT都成爲L電位。 與圖7A中的說明相同,如圖9B所示那樣,在作爲讀出 放大器應用時鐘反相器326時,與作爲圖5B所示的讀出放 大器使用反相器32 5的情況相比,可以進一步抑制貫通電 流。 根據CLK信號的電位爲Η電位時的時鐘反相器326的輸 出,可以確定儲存單元170的資料。再者,藉由由CLK信 號控制讀出的時間,可以減少在讀出工作時消耗的電流。 在此,CLK信號的電位成爲Η電位或L電位的時間的比 率不需要爲1 : 1。如圖9Β所示那樣,由於在CLK信號的電 位爲Η電位的時間更短的情況下可以對減少耗電量有效。 注意,這以在讀出工作中不發生故障爲前提》 在儲存單元170成爲多値化的情況下,儲存單元170內 -36- 201220437 的電晶體160的電阻値分步驟地變化,由讀出電路內的負 載3 23和電晶體160的電阻分割位元線BL的電位容易成爲中 間電位。 在此情況下,根據作爲圖3A所示的讀出放大器應用的 元件,如圖5A和圖5B那樣輸入信號的電位越近於(VDD/2 ),貫通電流的流過量越大。此外,在儲存單元170的讀 出工作中,由於可以同時讀出多個比特,所以會導致大量 的耗電量。爲了防止貫通電流,可以應用比較器等的電路 結構代替讀出放大器,但是產生電路面積變大的問題。 於是,如圖6A和圖6B以及圖8所示那樣,藉由應用時 鐘反相器326代替讀出放大器,可以減少貫通電流。由此 ,在儲存單元1 70的讀出工作中,可以抑制貫通電流流過 在讀出電路中。此外,在同時讀出多個比特的情況下也可 以減少耗電量。再者,可以實現電路結構少的儲存讀出電 路。可以實現讀出電路的小型化。由此,可以實現儲存週 邊電路的節省空間及耗電量的縮減。 接著,在圖10及圖I2中示出與圖6A和圖6B及圖8所示 的讀出電路不同的讀出電路的例子。在圖10及圖12中,作 爲讀出放大器使用時鐘控制的時鐘反相器3 26。另外,爲 了防止時鐘反相器3 26的輸出成爲高阻抗,將連接到VDD 或GND的p通道型或η通道型電晶體與時鐘反相器3 26的輸 出端子連接。再者,將時鐘反相器326的輸出與鎖存器電 路329連接,附加控制信號RE,因此可以實現控制性更優 良的讀出電路。 -37- 201220437 圖10示出時鐘反相器326的輸出與負載323連接,並且 時鐘反相器326的輸出與連接於VDD的p通道型電晶體327 、由控制信號RE被控制的鎖存器電路3 2 9連接的讀出電路 。此外,讀出電路藉由模擬開關223 a與儲存單元170連接 〇 接著,圖11示出圖10的讀出工作中的時序圖。 在圖1 1中,在將電容線CL的電位從Η電位逐漸下降到 L電位時,浮動閘極部FG的電位由電容耦合與電容線CL相 同地從高電位一側逐漸下降到低電位一側。在浮動閘極部 FG的電位從高電位一側下降到低電位一側時,電晶體1 60 的電阻値從高電阻一側變爲低電阻一側。由於位元線BL的 電位由讀出電路的負載3 23和電晶體160的電阻分割而決定 ,所以電晶體160的電阻値越下降,位元線BL的電位越上 升》 在此,每當電容線CL的電位變動時,在CLK信號線中 產生Η電位的脈衝。由此,每當位元線BL的電位變動時, 讀出電路的時鐘反相器326可以將根據位元線BL的電位的 輸出信號產生在反相器輸出信號線INV_OUT中。 明確而言,在CLK信號的電位爲Η電位時,由於Η電位 輸入到與電源電位VDD連接的電晶體3 27的閘極端子,所 以電源電位VDD不與反相器輸出信號線INV_OUT導通,對 於位元線BL的電位的時鐘反相器326的輸出反映到反相器 輸出信號線INV_OUT。在位元線BL的電位超過恆定電位( 例如(VDD/2 ))時,從讀出電路的時鐘反相器326輸出 -38- 201220437 到反相器輸出信號線INV_OUT的電位從Η電位變爲L電位 。在CLK信號的電位爲L電位時,時鐘反相器3 26對於反相 器輸出信號線INV_OUT成爲高阻抗,藉由連接到VDD的p 通道型電晶體3 27,VDD與反相器輸出信號線INV_OUT導 通,因此不管位元線BL的電位,反相器輸出信號線 INV_OUT都成爲Η電位。 在此,鎖存器電路3 29由控制信號RE和反相器輸出信 號線INV_OUT產生輸出到輸出信號線SA_OUT的電位。 明確而言,鎖存器電路3 29在控制信號RE從L電位變爲 Η電位時將Η電位輸出到輸出信號線SA_OUT。在此,在反 相器輸出信號線INV_OUT從Η電位變爲L電位時,將L電位 輸出到輸出信號線SA_OUT。然後,在控制信號RE爲Η電 位的狀態下輸出信號線SA_OUT成爲L電位時,即使 INV — OUT再次成爲Η電位,輸出信號線SA_〇UT都維持L電 位。 與圖7 A中的說明相同,如圖1 1所示那樣,在作爲讀出 放大器應用時鐘反相器326時,與作爲圖5B所示的讀出放 大器使用反相器3 2 5的情況相比,可以進一步抑制貫通電 流。 另外,藉由將時鐘反相器326的輸出與連接於VDD的p 通道型電晶體327、由控制信號RE控制的鎖存器電路329連 接,可以整形輸出信號線SA_OUT的波形。 鎖存器電路329的工作及時序不侷限於此,也可以採 用相同的功能的電路》 -39- 201220437 根據CLK信號的電位爲Η電位時的時鐘反相器326的輸 出,可以確定儲存單元170的資料。再者’藉由由CLK信 號控制讀出的時間,可以減少在讀出工作時消耗的電流。 在此,CLK信號的電位成爲Η電位或L電位的時間的比 率不需要爲1 : 1。如圖11所示那樣’由於在CLK信號的電 位爲Η電位的時間更短的情況下可以對減少耗電量有效。 注意,這以在讀出工作中不發生故障爲前提。 圖12示出時鐘反相器326的輸入與負載323連接,並且 時鐘反相器326的輸出與接地於GND的η通道型電晶體328 、由控制信號RE控制的鎖存器電路3 29連接的讀出電路。 此外,讀出電路藉由模擬開關223 a與儲存單元170連接。 接著,圖13示出圖12的讀出工作中的時序圖。在圖13 中示出將電容線CL的電位從L電位逐漸上升到Η電位時的 時序圖。 在圖13中,在將電容線CL的電位從L電位逐漸上升到 Η電位時,浮動閘極部FG的電位由電容耦合與電容線CL的 電位相同地從低電位一側逐漸上升到高電位一側。在浮動 閘極部FG的電位從低電位一側上升到高電位一側時,電晶 體1 60的電阻値從低電阻一側變爲高電阻一側。由於位元 線BL的電位由讀出電路的負載3 23和電晶體160的電阻分割 而決定,所以電晶體160的電阻値越上升,位元線BL的電 位越下降。 在此,每當電容線CL的電位變動時,在CLK信號線中 產生Η電位的脈衝。由此,每當位元線BL的電位變動時, -40- 201220437 讀出電路的時鐘反相器326可以將根據位元線BL的電位的 輸出信號產生在反相器輸出信號線INV_OUT中。 明確而言,在CLKB信號的電位爲L電位時,由於L電 位輸入到與接地電位GND接地的電晶體3 2 8的閘極端子, 接地電位GND不與反相器輸出信號線INV_OUT導通,對於 位元線BL的電位的時鐘反相器326的輸出反映到反相器輸 出信號線INV_OUT。在位元線BL的電位低於恆定電位(例 如(VDD/2 ))時,從讀出電路的時鐘反相器326輸出到 反相器輸出信號線INV_OUT的電位從L電位變爲Η電位。 在CLKB信號的電位爲Η電位時,時鐘反相器326對於反相 器輸出信號線INV_OUT成爲高阻抗,藉由連接到VDD的η 通道型電晶體3 2 8,GND與反相器輸出信號線INV_OUT導 通,因此不管位元線BL的電位,反相器輸出信號線 INV_OUT都成爲L電位。 在此,鎖存器電路3 29由控制信號RE和反相器輸出信 號線INV_OUT產生輸出到輸出信號線SA_OUT的電位》 明確而言,鎖存器電路329在控制信號RE從L電位變爲 Η電位時將Η電位輸出到輸出信號線SA_OUT。在此,在反 相器輸出信號線INV_OUT從L電位變爲Η電位時,將L電位 輸出到輸出信號線SA_OUT q然後,在控制信號RE爲Η電 位的狀態下輸出信號線SA_OUT成爲L電位時,即使 INV — OUT再次成爲L電位,輸出信號線SA —OUT也維持L電 位。 與圖7A中的說明相同,如圖13所示那樣,在作爲讀出 -41 - 201220437 放大器應用時鐘反相器326時,與作爲圖5B所示的讀出放 大器使用反相器3 2 5的情況相比,可以進一步抑制貫通電 流。 另外,藉由將時鐘反相器326的輸出與連接於VDD的p 通道型電晶體327、由控制信號RE控制的鎖存器電路329連 接,可以整形輸出信號線SA_OUT的波形。 鎖存器電路329的工作及時序不侷限於此,也可以採 用相同的功能的電路。 •像這樣’根據C LK信號的電位爲Η電位時的時鐘反相 器326的輸出,可以確定儲存單元的資料。再者,藉由由 C LK信號控制讀出的時間’可以減少在讀出工作時消耗的 電流。 在此’ CLK信號的電位成爲Η電位或L電位的時間的比 率不需要爲1 : 1。如圖13所示那樣,由於在CLK信號的電 位爲Η電位的時間更短的情況下可以對減少耗電量有效。 注意,這以在讀出工作中不發生故障爲前提。 如上所述,藉由作爲讀出放大器的具體的電路例應用 時鐘反相器,可以實現電路結構少且抑制貫通電流的儲存 讀出電路。由此’可以實現儲存週邊電路的節省空間及耗 電量的縮減。再者,可以實現半導體裝置的節省空間及耗 電量的縮減。 、 接著,示出可以應用圖3 Α至圖13的半導體裝置的一個 例子。 明確而言’以具有8條輸入輸出資料信號線1/〇,且將 -42- 201220437 4位元(16値(24値))的資料寫入到一個儲存單元或從 一個儲存單元讀出4位元(16値(24値))的資料的電路 結構爲例子而進行說明。注意,在沒有特別的說明的情況 下,Η電位示出VDD,L電位示出GND。 圖14是半導體裝置的方塊圖的一個例子。圖14所示的 半導體裝置具有包括多個儲存單元170的儲存單元陣列201 / 、列驅動電路202、行驅動電路203、控制器204、計數器 206、I/O控制電路205以及電位產生電路207。 儲存單元陣列2 0 1連接到控制位元線B L和源極電極線 SL的列驅動電路202以及控制閘極線GL和電容線CL的行驅 動電路203。列驅動電路202連接到電位產生電路207、計 數器206以及I/O控制電路205。行驅動電路203連接到電位 產生電路207。另外,電位產生電路207連接到計數器206 。儲存單元陣列20 1以外的這些電路連接到控制器204。
8條輸入輸出資料信號線1/01至1/08連接到I/O控制電 路205,且控制電路205藉由輸入資料信號線DIN1至DIN8 及輸出資料信號線DOUT1至DOUT8連接到列驅動電路202 。另外’ I/O控制電路2〇5由控制器204控制。例如,當Η電 位從與控制器2 0 4連接的控制線輸入到1/ 〇控制電路2 0 5時 ,8條輸入輸出資料信號線I/O 1至1/〇8的信號輸入到I/O控 制電路2 0 5 ’而與8條輸入資料信號線d IN 1至D IN 8分別導 通,而輸出到列驅動電路2 0 2。或者,L電位從與控制器 2〇4連接的控制線輸入到I/O控制電路205時,8條輸出資料 信號線DOUT 1至DOUT8的信號從列驅動電路202輸入到I/O -43- 201220437 控制電路205 ’而與8條輸入輸出資料信號線1/01至1/08分 別導通,而輸出到輸入輸出資料信號線1/01至1/08。 計數器206藉由計數信號線COUNT1至COUNT4與列驅 動電路202及電位產生電路207分別連接。另外,計數器 206由控制器204控制,而將4位元的計數信號線COUNTI至 COUNT4的資料輸出到列驅動電路202及電位產生電路207 電位產生電路207藉由模擬電源電壓線VI至V16及定 電源線Vread連接到列驅動電路202,且藉由可變電源線VR 連接到行驅動電路203。另外,電位產生電路207由控制器 2 04控制,且將高電源電壓VH、模擬電源電壓線VI至VI 6 的電壓以及定電源線Vread的電壓輸出到列驅動電路202, 且將由計數信號線COUNT1至COUNT4的資料電壓變動的 可變電源線VR的電壓以及高電源電壓VH輸出到行驅動電 路2 03。在本實施方式中,模擬電源電壓線VI至V16的電 壓的關係爲 V1<V2<V3<V4<V5<V6<V7<V8<V9<V10<V11< V12<V13<V14<V15<V16<VH。另外,模擬電源電壓線VI 的電壓爲GND。計數信號線COUNT1至COUNT4的資料越小 ,可變電源線VR的電壓越大。但是,可變電源線VR由控 制器204控制,而當讀出工作時輸出對應於計數信號線 COUNT1至COUNT4的電壓,然而在此以外的情況下輸出L 電位。 在圖1 4所示的位元線/源極電極線驅動電路22 1中設置 有上述讀出電路。藉由作爲讀出電路應用時鐘反相器326 -44- 201220437 。 減 Μ 路縮縮 電的的 出量量 讀電電 存耗耗 儲及及 的間間 流空空 電省省 通節節 貫的的 制路置 抑電裝 且邊體 少週導 構存半 結儲現 路現實 電實以 現以可 實可, 以,者 可此再 , 由。。 Φ實施方式所示的結構及方法等可以與其他實施方式 所示的結構及方法等適當地組合而使用。 實施方式2 在本實施方式中,參照圖17Α至圖22 C對根據本發明的 一個方式的半導體裝置的結構及其製造方法進行說明。 <半導體裝置的剖面結構及平面結構> 圖17Α和圖17Β是半導體裝置的結構的一個例子。圖 17Α示出半導體裝置的剖面,圖17Β示出半導體裝置的平面 。在此’圖17Α相當於沿圖17Β的線Α1-Α2及線Β1-Β2的剖 面。圖17 Α和圖17Β所示的半導體裝置在下部具有使用第一 半導體材料的電晶體160並在上部具有使用第二半導體材 料的電晶體162。在此,第一半導體材料較佳爲與第二半 導體材料不同的材料。例如,可以將氧化物半導體以外的 半導體材料用於第一半導體材料,並且將氧化物半導體用 於第二半導體材料。作爲氧化物半導體以外的半導體材料 ’例如可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等,較佳 使用單晶半導體。除此之外,也可以使用有機半導體材料 等。使用這種半導體材料的電晶體容易進行高速工作。另 -45- 201220437 一方面,使用氧化物半導體的電晶體由於其特性能夠長時 間地保持電荷。圖17A和圖17B所示的半導體裝置可以用作 儲存單元。 另外,本發明的技術本質在於爲了保持資訊而將如氧 化物半導體那樣的能夠充分地降低截止電流的半導體材料 用於電晶體162,因此用於半導體裝置的材料或半導體裝 置的結構等的半導體裝置的具體結構不需要侷限於這裏所 示的結構。 圖17A和圖17B中的電晶體160包括:設置在半導體基 板5 00上的半導體層中的通道形成區134;夾著通道形成區 134地設置的雜質區132(也表示爲源極區及汲極區);設 置在通道形成區134上的閘極絕緣層122a ;以及與通道形 成區134重疊地設置在閘極絕緣層122a上的閘極電極128a 。注意,雖然有時在圖式中不明顯地具有源極電極或汲極 電極,但是爲了方便起見有時將這種結構也稱爲電晶體。 此外,在此情況下,爲了說明這種電晶體的連接關係,有 時源極區’和源極電極共稱爲“源極電極”,而汲極區和汲 極電極共稱爲“汲極電極”。換言之,在本說明書中源極 電極的記載會包括源極區。 另外,設置在半導體基板5 00上的半導體層中的雜質 區126連接有導電層128b。在此,導電層128b也用作電晶 體160的源極電極或汲極電極。另外,在雜質區132和雜質 區126之間設置有雜質區130»另外,覆蓋電晶體160地設 置有絕緣層136、絕緣層138及絕緣層140。另外,爲了實 -46- 201220437 現高集成化,較佳採用如圖17A和圖17B所示那樣電晶體 1 60不具有側壁絕緣層的結構。另—方面,在重視電晶體 1 6 0的特性的情況下,也可以在閘極電極i 2 8 a的側面設置 側壁絕緣層,並設置包括具有不同雜質濃度的區域的雜質 區 1 3 2。 圖17A和圖17B中的電晶體162包括:設置在絕緣層140 等上的氧化物半導體層144;與氧化物半導體層144電連接 的源極電極(或汲極電極)142 a及汲極電極(或源極電極 )l42b ;覆蓋氧化物半導體層144、源極電極142a及汲極 電極142b的閘極絕緣層146;在閘極絕緣層146上與氧化物 半導體層144重疊地設置的閘極電極148a。 在此,氧化物半導體層144較佳藉由被充分地去除氫 等雜質,或者被供給充分的氧,而被高純度化。明確地說 ,例如將氧化物半導體層144的氫濃度設定爲 5xl019atoms/cm3 以下,較佳設定爲 5xl018atoms/cm3 以下, 更佳設定爲5X1017at〇mS/cm3以下。另外,上述氧化物半導 體層144中的氫濃度是藉由二次離子質譜測定技術(SIMS :Secondary Ion Mass Spectroscopy )來測量的 ° 如此, 在氫濃度被充分降低而被高純度化,並藉由被供給充分的 氧來降低起因於氧缺陷的能隙中的缺陷能階的氧化物半導 體層144中,載子濃度爲低於lxl012/cm3,較佳爲低於 1 X 1 01 Vcm3,更佳爲低於 1 ·45χ 1 〇1Q/cm3。例如,室溫(25 °C )下的截止電流(在此,單位通道寬度(1 μπι )的値) 爲 100zA(lzA(jX 普托安培:zeptoampere)是 1χ10·21Α) -47- 201220437 以下,較佳爲l〇zA以下。如此,藉由使用被i型化 化)或實質上被i型化的氧化物半導體’可以得到 流特性極爲優良的電晶體162。 另外,雖然在圖17A和圖17B的電晶體162中’ 制起因於微型化而產生在元件之間的洩漏,使用被 島狀的氧化物半導體層144,但是也可以採用氧化 體層144不被加工爲島狀的結構。在不將氧化物半 加工爲島狀的情況下,可以防止由於加工時的蝕刻 氧化物半導體層144的污染。 圖17A和圖17B所示的電容器164包括汲極電極 閘極絕緣層146和導電層148b。換言之,將汲極電 用作電容器164的電極中的一方,將導電層148b用 器164的電極中的另一方。藉由採用這種結構,可 足夠的電容。另外,當層疊氧化物半導體層144和 緣層146時,可以充分確保汲極電極142b和導電層 間的絕緣性。再者,在不需要電容器的情況下,也 用不設置電容器164的結構。 在本實施方式中,以與電晶體160至少部分重 式設置有電晶體162及電容器164»藉由採用這種平 ,可以實現高集成化。例如,可以以最小加工尺 將儲存單元所占的面積設定爲15 F2至25 F2。 在電晶體162和電容器164上設置有絕緣層150 ,在形成於閘極絕緣層1 4 6及絕緣層1 5 0中的開口中 佈線1 54。佈線1 54是連接儲存單元之一與其他儲存 (本質 截止電 爲了抑 加工爲 物半導 導體層 導致的 142b、 極 142b 作電容 以確保 閘極絕 148b 之 可以採 疊的方 面佈局 -爲F, 。並且 設置有 單元的 -48- 201220437 佈線,佈線1 54相當於圖2所示的電路圖中的位元線BL。佈 線154藉由源極電極142a及導電層128b連接到雜質區126。 由此,與將電晶體1 60中的源極區或汲極區和電晶體1 62中 的源極電極1 42a分別連接到不同佈線的情況相比可以減少 佈線數目,從而可以提高半導體裝置的集成度。 另外,藉由設置導電層12 8b,可以重疊設置雜質區 126與源極電極142a連接的位置和源極電極142a與佈線154 連接的位置。藉由採用這種平面佈局,可以抑制起因於接 觸區的元件面積的增大。就是說,可以提高半導體裝置的 集成度。 <SOI基板的製造方法> 下面,參照圖18A至圖18G對用於製造上述半導體裝 置的SOI基板的製造方法的一個例子進行說明。 首先,作爲基底基板準備半導體基板500 (參照圖18A )。作爲半導體基板5 00可以使用單晶矽基板、單晶鍺基 板等半導體基板。此外,作爲半導體基板,也可以使用太 陽能電池級砂(SOG-Si : Solar Grade Silicon)基板等。 此外,也可以使用多晶半導體基板。與使用單晶矽基板等 的情況相比’使用太陽能電池級矽或多晶半導體基板等時 可以抑制製造成本。 另外,可以舉出鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋇 硼酸鹽玻璃之類的用於電子工業的各種玻璃基板;石英基 板;陶瓷基板;藍寶石基板代替半導體基板500。另外, -49- 201220437 也可以使用以氮化矽和氧化鋁爲主要成分的熱膨脹係數接 近於矽的陶瓷基板。 至於半導體基板500較佳預先對其表面進行清洗。明 確而言,較佳使用鹽酸和過氧化氫水的混合液(HPM )、 硫酸和過氧化氫水的混合液(SPM )、氨水和過氧化氫水 的混合液(APM )、稀氫氟酸(DHF )等對半導體基板 500進行清洗。 接著,準備接合基板。這裏作爲接合基板使用單晶半 導體基板5 1 0 (參照圖1 8 B )。另外,雖然在這裏使用單晶 體的基板作爲接合基板,但是接合基板的結晶性不侷限於 單晶體。 作爲單晶半導體基板5 1 0,例如可以使用如單晶矽基 板、單晶鍺基板、單晶砂鍺基板等的由第14族元素構成的 單晶半導體基板。此外,還可以使用如砷化鎵、磷化銦等 的化合物半導體基板。作爲在市場上出售的矽基板,典型 的有尺寸爲直徑5英寸(125mm )、直徑6英寸(150mm ) 、直徑8英寸( 200mm)、直徑12英寸( 300mm)、直徑16 英寸(400mm )的圓形基板。另外,單晶半導體基板510 的形狀不侷限於圓形,例如,還可以使用被加工爲矩形的 基板。另外,單晶半導體基板510可以利用CZ (提拉)法 及FZ (浮區)法製造。 在單晶半導體基板510的表面形成氧化膜512 (參照圖 18C) »另外,從去除污染物的觀點來看,較佳在形成氧 化膜512之前預先使用鹽酸和過氧化氫水的混合液(HP Μ -50- 201220437 )、硫酸和過氧化氫水的混合液(SPM)、氨水和過氧化 氫水以及純水的混合液(APM )、稀氫氟酸(DHF )、 FPM (氫氟酸和過氧化氫以及純水的混合液)等對單晶半 導體基板510的表面進行清洗。也可以藉由交替噴出稀釋 的氫氟酸和臭氧水來進行清洗。 例如,可以形成氧化矽膜、氧氮化矽膜等的單層或疊 層作爲氧化膜512。作爲上述氧化膜512的製造方法,有熱 氧化法、CVD法或濺射法等。此外,當使用CVD法形成氧 化膜512時,較佳使用四乙氧基矽烷(簡稱TEOS:化學式 Si ( OC2H5 ) 4 )等的有機矽烷形成氧化矽膜,以實現良好 的貼合。 在本實施方式中,藉由對單晶半導體基板510進行熱 氧化處理來形成氧化膜512 (這裏爲Si 0<膜)。作爲熱氧 化處理,較佳在氧化氣圍中添加鹵素來進行。 例如,可以藉由在添加有氯(C1 )的氧化氣圍中對單 晶半導體基板510進行熱氧化處理,形成被氯氧化的氧化 膜512。在這種情況下,氧化膜512成爲含有氯原子的膜。 藉由利用該氯氧化俘獲外來雜質的重金屬(例如,Fe、Cr 、Ni、Mo等)形成金屬氯化物,然後再將該金屬氯化物去 除到外部,可以降低單晶半導體基板5 1 0的污染。 另外,氧化膜512所包含的鹵素原子不侷限於氯原子 。也可以使氧化膜5 1 2包含氟原子。作爲使單晶半導體基 板5 1 0表面氟氧化的方法,例如可以舉出以下方法:在將 單晶半導體基板510浸漬在HF溶液中之後在氧化氣圍中進 -51 - 201220437 行熱氧化處理;或者將NF3添加到氧化氣圍中進行熱 處理等。 接著,藉由對單晶半導體基板510照射由電場加 離子並進行添加,在單晶半導體基板510的規定的深 形成結晶結構受到損傷的脆化區5 1 4 (參照圖1 8D )。 可以藉由利用離子的動能、離子的品質和電荷、 的入射角等來調節形成脆化區514的區域的深度。此 脆化區514被形成在與離子的平均侵入深度基本相同 度的區域中。由此,可以藉由利用離子的添加深度來 從單晶半導體基板510分離的單晶半導體層的厚度。 ,可以以使單晶半導體層的厚度大致成爲lOnm以 500nm以下,較佳爲50nm以上且200nm以下的方式調 均侵入深度。 可以使用離子摻雜裝置或離子植入裝置進行該離 射處理》作爲離子摻雜裝置的典型例子可以舉出將使 氣體電漿激發而產生的所有離子種照射到被處理體的 量分離型的裝置。在該裝置中,不對電漿中的離子種 質量分離而將其照射到被處理體。針對於此,離子植 置是質量分離型的裝置。在離子植入裝置中,對電漿 離子種進行質量分離,並將某個特定的品質的離子種 到被處理體。 在本實施方式中,對使用離子摻雜裝置將氫添加 晶半導體基板5 1 0的例子進行說明。作爲源氣體,使 含氫的氣體。至於照射的離子’較佳將H3 +的比例設 氧化 速的 度中 離子 外, 的深 調節 例如 上且 節平 子照 製程 非質 進行 入裝 中的 照射 到單 用包 定爲 -52- 201220437 高。明確而言,相對於H+、H2+、H3 +的總量’使H3 +的比 例爲50%以上(更佳爲80%以上)。藉由提高H3 +的比例, 可以使離子照射的效率得到提高。 另外,添加的離子不侷限於氫。也可以添加氦等的離 子。此外,添加的離子不侷限於一種,也可以添加多種離 子。例如,當使用離子摻雜裝置同時照射氫和氦時,與在 不同的製程中進行照射的情況相比可以減少製程數,並且 可以進一步抑制後面形成的單晶半導體層的表面粗糙。 另外,當使用離子摻雜裝置形成脆化區51 4時,雖然 有同時添加入重金屬的憂慮,但是藉由隔著含有鹵素原子 的氧化膜5 1 2進行離子照射,可以防止這些重金屬對單晶 半導體基板510的污染。 接著,使半導體基板500和單晶半導體基板5 10對置, 並隔著氧化膜5 I2緊貼。由此,貼合半導體基板500和單晶 半導體基板51〇(參照圖18E)。另外,也可以在與單晶半 導體基板510貼合的半導體基板5〇〇的表面上形成氧化膜或 氮化膜。 在進行貼合時’較佳對半導體基板5〇〇或單晶半導體 基板510的一處施加〇.〇〇iN/cm2以上且l〇〇N/cm2以下,例 如爲lN/cm2以上且20N/cm2以下的壓力。藉由施加壓力使 接合平面接近而貼合,在被貼合的部分中半導體基板500 與氧化膜5 1 2接合,並以該部分爲起點開始自發性地接合 進而擴展至幾乎整個面。該接合利用范德華力和氫鍵作用 ,並可以在常溫下進行。 -53- 201220437 另外,在貼合單晶半導體基板510與半導體基板500之 前,較佳對進行貼合的表面進行表面處理。藉由進行表面 處理,可以提高單晶半導體基板510和半導體基板500的介 面的接合強度。 作爲表面處理,可以使用濕處理、乾處理或濕處理與 乾處理的組合。此外,還可以使用不同的濕處理的組合或 不同的乾處理的組合》 另外,在貼合之後,也可以進行熱處理以增高接合強 度。將該熱處理的溫度設定爲不使脆化區514發生分離的 溫度(例如,室溫以上且低於400°C )。另外,也可以在 該溫度範圍內邊加熱邊接合半導體基板500和氧化膜512。 作爲上述熱處理,可以使用如擴散爐或電阻加熱爐等的加 熱爐、RTA (快速熱退火:Rapid Thermal Anneal)裝置、 微波加熱裝置等。另外,上述溫度條件只是一個例子而已 ,本發明的一個方式不應被解釋爲限定於此。 接著,藉由進行熱處理使單晶半導體基板5 1 0在脆化 區中進行分離,而在半導體基板500上隔著氧化膜512形成 單晶半導體層5 1 6 (參照圖1 8F )。 另外,進行上述分離時的熱處理溫度較佳盡可能低。 這是因爲進行分離時的溫度越低越能夠抑制單晶半導體層 5 1 6的表面粗糙的緣故。明確而言,例如,可以將進行上 述分離時的熱處理的溫度設定爲3 00 °C以上且600 °C以下, 當將溫度設定爲500°C以下(400°C以上)時更有效。 另外,也可以在分離單晶半導體基板510之後,以500 -54- 201220437 °C以上的溫度對單晶半導體層5 1 6進行熱處理以降低殘留 在單晶半導體層5 1 6中的氫濃度。 接著,藉由對單晶半導體層5 1 6的表面照射雷射,形 成表面平坦性提高了且缺陷減少了的單晶半導體層518 ( 參照圖1 8G )。另外,還可以進行熱處理來代替雷射照射 處理。 另外,在本實施方式中,雖然在進行了用來分離單晶 半導體層516的熱處理之後連續進行了雷射照射處理,但 是本發明的一個方式不應被解釋爲限定於此。既可以在用 來分離單晶半導體層516的熱處理之後進行蝕刻處理來去 除單晶半導體層516表面缺陷多的區域,然後再進行雷射 照射處理,又可以在提高單晶半導體層5 1 6表面的平坦性 之後進行雷射照射處理。另外,上述蝕刻處理可以使用濕 蝕刻或乾蝕刻。另外,在本實施方式中,還可以在進行上 述那樣的雷射照射之後進行減薄單晶半導體層5 1 6的厚度 的薄膜化製程。作爲單晶半導體層5 1 6的薄膜化,既可以 使用乾蝕刻或濕蝕刻中的任一種,也可以使用其兩者。 藉由上述製程,可以形成具有良好特性的單晶半導體 層518的SOI基板(參照圖18G)。 <半導體裝置的製造方法> 接著,參照圖19A至圖22C說明使用上述SOI基板的半 導體裝置的製造方法。 -55- 201220437 <下部電晶體的製造方法> 首先’參照圖19A至圖19E及圖20A至圖20D說明下部 電晶體160的製造方法。此外,圖19A至圖19E及圖2 0A至 圖2 0D是示出使用圖18A至圖18(3所示的方法形成的SOI基 板的一部分,且相當於圖17A所示的下部電晶體的剖面製 程圖。 將單晶半導體層518加工爲島狀來形成半導體層120 ( 參照圖1 9 A )。另外,在該製程的前後,爲了控制電晶體 的臨界値電壓’也可以將賦予n型導電性的雜質元素或賦 予Ρ型導電性的雜質元素添加到半導體層。在半導體爲矽 時’作爲賦予η型導電性的雜質元素,例如可以使用磷、 砷等。另外’作爲賦予ρ型導電性的雜質元素,例如可以 使用硼、鋁、鎵等。 接著’覆蓋半導體層120地形成絕緣層122 (參照圖 1 9Β )。絕緣層1 22是後面成爲閘極絕緣層的層。絕緣層 122例如可以藉由對半導體層120表面進行熱處理(熱氧化 處理或熱氮化處理等)而形成。也可以使用高密度電漿處 理代替熱處理。例如,可以使用He、Ar、Kr、Xe等稀有 氣體、氧、氧化氮、氨、氮、氫等中的任何氣體的混合氣 體進行高密度電漿處理。當然,也可以使用CVD法或濺射 法等形成絕緣層。該絕緣層122較佳採用包含氧化矽、氧 氮化矽、氮化矽、氧化給、氧化鋁、氧化鉬、氧化釔、矽 酸給(HfSixOy ( x>0、y>0 ))、添加有氮的矽酸鈴( HfSixOy ( x>0 > y>0 ))、添加有氮的鋁酸給(HfAlxOy ( -56- 201220437 x>0、y>〇 ))等的單層結構或多層結構。另外,至於絕緣 層122的厚度,例如可以設定爲lnm以上且lOOnm以下,較 佳爲10nm以上且50nm以下。在此,藉由利用電漿CVD法 形成包含氧化矽的絕緣層的單層。 接著,在絕緣層122上形成掩模124,將賦予一種導電 型的雜質元素添加到半導體層12〇,來形成雜質區126 (參 照圖1 9C )。另外,在此,在添加雜質元素之後,去除掩 模 1 2 4。 接著,藉由在絕緣層122上形成掩模,去除絕緣層ι22 的與雜質區126重疊的區域的一部分,來形成閘極絕緣層 122a(參照圖19D)。作爲絕緣層122的去除方法,可以使 用濕蝕刻或乾蝕刻等的蝕刻處理。 接著,在閘極絕緣層1 2 2 a上形成用來形成閘極電極( 包括使用與該閘極電極相同的層形成的佈線)的導電層, 加工該導電層來形成閘極電極128a及導電層128b (參照圖 1 9E )。 作爲用於閘極電極128a及導電層128b的導電層,可以 使用鋁、銅、鈦、鉅、鎢等的金屬材料形成。另外,也可 以藉由使用如多晶矽等的半導體材料形成包含導電材料的 層。對其形成方法也沒有特別的限制,可以使用蒸鏟法、 CVD法、濺射法或旋塗法等各種成膜方法。此外,可以藉 由使用抗蝕劑掩模的蝕刻進行導電層的加工。 接著’以閘極電極128a及導電層128b爲掩模,將賦予 一種導電型的雜質元素添加到半導體層,來形成通道形成 -57- 201220437 區134、雜質區132及雜質區130(參照圖20A)。在此,爲 了形成P型電晶體,添加硼(B )等雜質元素。或者,當形 成η型電晶體時,添加磷(P)、砷(As)等雜質元素。這 裏,可以適當地設定所添加的雜質元素的濃度。另外,在 添加雜質元素之後,進行用於活化的熱處理。在此,雜質 區的濃度按雜質區126、雜質區132、雜質區130的順序依 次增高。 接著,以覆蓋閘極絕緣層122a、閘極電極128a、導電 層128b的方式形成絕緣層136、絕緣層138及絕緣層140 ( 參照圖20B)。 絕緣層1 3 6、絕緣層1 3 8及絕緣層1 4 0可以使用包含氧 化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁等的無機絕 緣材料的材料形成。尤其是較佳將低介電常數(l〇w-k ) 材料用於絕緣層136、絕緣層138及絕緣層140,因爲這樣 可以充分地降低起因於各種電極或佈線的重疊的電容。另 外,也可以將使用上述材料的多孔絕緣層用於絕緣層136 、絕緣層138及絕緣層140。因爲多孔絕緣層的介電常數比 密度高的絕緣層較低,所以可以進一步降低起因於電極或 佈線的電容。此外,也可以使用聚醯亞胺、丙烯酸樹脂等 的有機絕緣材料形成絕緣層1 3 6、絕緣層1 3 8及絕緣層1 40 °在本實施方式中,對作爲絕緣層1 3 6使用氧氮化矽,作 爲絕緣層1 3 8使用氮氧化矽,作爲絕緣層1 40使用氧化矽的 情況進行說明。另外,雖然在此以絕緣層1 36、絕緣層1 3 8 及絕緣層1 40爲疊層結構,但是本發明的一個方式不侷限 -58- 201220437 於此。作爲上述絕緣層既可以採用單層或兩層結構,又可 以採用四層以上的疊層結構。 接著,藉由對絕緣層138及絕緣層140進行CMP (化學 機械拋光)處理或蝕刻處理,使絕緣層138及絕緣層140平 坦化(參照圖20C )。在此,進行CMP處理直到露出絕緣 層138的一部分爲止。當作爲絕緣層138使用氮氧化矽,作 爲絕緣層1 40使用氧化矽時,將絕緣層1 3 8用作蝕刻停止層 接著,藉由對絕緣層138及絕緣層140進行CMP處理或 蝕刻處理,使閘極電極128 a及導電層12 8b的上表面露出( 參照圖20D )。在此,進行蝕刻處理直到露出閘極電極 128a及導電層128b的一部分爲止。作爲該蝕刻處理較佳使 用乾蝕刻,但是也可以使用濕蝕刻。在使閘極電極1 2 8 a及 導電層128b的一部分露出的製程中,爲了提高後面形成的 電晶體1 6 2的特性’較佳使絕緣層1 3 6 '絕緣層1 3 8及絕緣 層140的表面盡可能地爲平坦。 藉由上述製程’可以形成下部的電晶體1 60 (參照圖 20D )。 另外’也可以在上述各製程前後還包括形成電極、佈 線、半—體層或絕緣層等的製程。例如,作爲佈線的結構 ,也可以採用由絕緣層及導電層的疊層結構構成的多層佈 線結構來實現高集成化的半導體裝置。 <上部電晶體的製造方法> -59- 201220437 接著’參照圖21A至圖21D及圖22A至圖22C對上部電 晶體1 62的製造方法進行說明。 首先,在閘極電極128a、導電層128b'絕緣層136、 絕緣層138及絕緣層140等上形成氧化物半導體層’並加工 該氧化物半導體層來形成氧化物半導體層144 (參照圖21A )。另外,在形成氧化物半導體層之前’可以在絕緣層 136、絕緣層138及絕緣層140上設置用作基底的絕緣層。 該絕緣層可以利用如濺射法等的PVD法或如電漿CVD法等 的CVD法等來形成。 這裏使用的氧化物半導體較佳至少包含銦(In)或鋅 (Zn)。尤其是,較佳包含In和Ζη。另外,除了上述元素 以外,較佳還具有鎵(Ga)作爲穩定劑(stabilizer ),該 穩定劑用來減小上述使用氧化物半導體的電晶體的電胃 偏差。另外,作爲穩定劑較佳具有錫(Sn )。另外,作胃 穩定劑較佳具有飴(Hf)。另外,作爲穩定劑較佳具有銘 (A1 )。 另外,作爲其他穩定劑’可以具有鑭系元素的鑭(La )、铈(Ce)、鐯(Pr)、銳(Nd)、釤(Sm)、銷( Ευ) ' IL ( Gd )、鉱(Tb)、鏑(Dy)、鈥(H〇)、 飼' (E〇 、铥(Tm )、鏡(Yb )、鐺(Lu )中的〜種变多 種。 作爲用於氧化物半導體層的材料,可以使用如下材料 :四元金屬氧化物的In-Sn-Ga-Zn-Ο類材料、In_Hf .u 及 * 2 π _ 0類材料、In-Al-Ga-Zn-Ο類材料、in_sn_Ai_Zn_〇類材料 -60- 201220437 in_Sn_Hf'2n-〇類材料 r ^ ' ί n - H f. δ 1 7 氧化物的In-Ga 7 ^ ^類材料;=亓全疏 υ3·Ζη-〇類材料 ~兀金屬 Ζη-〇類材料、Sn.G nH〇類材料、in.AJ_ 乙n-0類材料、
Sn-A〗-Zn-〇類材料 a-Zn-o類材料、 料、in-Ce-2n-〇類材料' 、、In-La-Zn-0類材 m Μ U Γ·2η_〇類材料、In Nd 7 類材科HZn,材料 料In-Nd-Zn-0 〜〇類材料、In,_Zn 〇類材…類材料ϋ Ηο-Ζη-0 類材料、 η,-Ζη·0 類材料、Ιη- τ γ, 7 _ 類材料' In-Tm-zn-o類材料 、In-Yb-Zn-0類材料、In 頰符枓 物的 -n-〇類材料;二元金屬氧化 物的In-Zn-o類材料、Sn_z 屬氧化
Zn-Mg-Ο類材料、s M 類材料、ΑΝΖη-0類材料' 相仍料 Sn-Mg-Ο類材取L τ ^ 成柯枓、In-Mg-O類材料、Ιη·
Ga-Ο類材料;以及 0類材枓、Sn-〇類材料、Zn_〇類材料 等。此外’也可以使上述材料包含Si〇2。在此,例如,‘ 一〇類材料是指含有銦(In)、鎵(Ga)、鋅(zn) 的氧化物膜’對其組成比沒有特別的限制。此外,也可以 包含In、Ga及Zn以外的元素。 此外,作爲氧化物半導體可以使用以化學式InM〇3(Zn〇)m (m>0)爲表示的材料。在此,μ示出選自Ga、Fe、A1、 Μη及Co中的一種或多種金屬元素。例如,作爲μ,可以使 用Ga、Ga及Al、Ga及Mil或Ga及(:〇等》另外,作爲氧化物 半導體也可以使用以In3Sn〇5(Zn0)n ( n>〇,且n是整數)表 示的材料。 例如,可以使用 In:Ga:Zn=l: 1:1 ( =1/3:1/3:1/3 )或 In:Ga:Zn = 2:2:l (=2/5:2/5:1/5)的原子數比的 In-Ga-Zn-0 -61 - 201220437 類材料或具有近於上述原子數比的原子數比的氧化物。或 者’較佳使用 In:Sn:Zn=l:l:l (=1/3:1/3:1/3) 、In:Sn:Zn = 2:1:3(=1/3:1/6:1/2)或 In:Sn:Zn = 2:l:5 (=1/4:1/8:5/8)的 原子數比的In-Sn-Zn-Ο類材料或具有近於上述原子數比的 原子數比的氧化物。 但是,不侷限於上述材料,根據所需要的半導體特性 (遷移率、臨界値、偏差等)可以使用適當的組成的材料 。另外’爲了獲得所需要的半導體特性,較佳適當地設定 載子濃度、雜質濃度、缺陷密度、金屬元素與氧的原子數 比、原子間接合距離、密度等的條件。 例如,使用In-Sn-Zn-Ο類材料可以較容易獲得較高的 遷移率。但是’當使用In-Ga-Zn-Ο類材料時也可以藉由減 小塊體內缺陷密度來提高遷移率。 在此,例如In、Ga、Zn的原子數比爲In:Ga:Zn = a:b:c (a + b + c=l )的氧化物的組成在原子數比爲In:Ga:Zn = A:B:C (A + B + C = l)的氧化物的組成的近旁是指a、b、c滿 足(a-A ) 2+ ( b-B ) 2+ ( c-C ) r2的狀態。1"例如可以 爲0.05。其他氧化物也是同樣的。 氧化物半導體既可以爲單晶又可以爲非單晶。在後一 種的情況下,可以爲非晶或多晶。另外,也可以利用在非 晶體中含有具有結晶性的部分的結構或非非晶結構。 非晶態的氧化物半導體可以較容易形成平坦的表面, 因此當使用該非晶態的氧化物半導體形成電晶體時,可以 減小介面散射而較容易實現較高的遷移率。 -62- 201220437 另外,當利用具有結晶性的氧化物半導體時,可以進 —步減小塊體內缺陷,並藉由提高表面的平坦性可以獲得 比非晶態的氧化物半導體更高的遷移率。爲了提高表面的 平坦性,較佳在平坦的表面上形成氧化物半導體。具體來 說,較佳在平均面粗糙度(Ra)爲lnm以下,較佳爲〇.3nm 以下,更佳爲0.1 nm以下的表面上形成氧化物半導體。 在此,Ra是爲了可以應用於面而將在JIS B 060 1中定 義的中心線平均粗糙度擴大爲三維來得到的値,可以將Ra 表示爲“將從基準面到指定面的偏差的絕對値平均來得到 的値”,並且Ra以如下數式定義。 [算式1] =~ ζ〇 ..-⑴ 另外,在上述式中,So表示測定面(由座標(Xl,yi ) (X1 ,y2 ) ( X2,yi ) (X2,y2)表示的四個點圍繞的長方形 的區域)的面積,ZQ表示測定面的平均高度。藉由利用原 子力顯微鏡(AFM: Atomic Force Microscope)可以評價 Ra 〇 此外,較佳將氧化物半導體層的厚度設定爲3nm以上 且3 Onm以下。這是因爲有若使氧化物半導體層的厚度過厚 (例如,厚度爲50nm以上),則有電晶體成爲常導通狀態 的擔憂。 氧化物半導體層較佳使用氧、水、羥基或氫化物等雜 質不容易混入的方式製造。例如,可以藉由濺射法等製造 氧化物半導體層。 -63- 201220437 作爲In-Ga-Ζη-Ο類靶材例如可以使用其組成比爲in2〇3 :Ga2G3 : ZnO=l : 1:丨[莫耳數比]。另外,靶材的材料及 組成不侷限於上述材料及組成。例如也可以使用In2〇3 : Ga203 : ZnO=l : 1 : 2[莫耳數比]的組成比的靶材。 此外’作爲Ιη-Ζη-0類材料的靶材,使用將組成比設 定爲使原子數比爲In:Zn = 50:l至1:2 (換算爲莫耳數比則爲 In203:Zn0 = 25: 1 至 1 :4 ),較佳爲 In : Zn = 2 0 : 1 至 1 : 1 (換算爲 莫耳數比則爲Ιη2Ο3··ΖηΟ=10:1至1:2),更佳爲In:Zn=〗5:l 至1.5:1 (換算爲莫耳數比則爲in2〇3:zn〇=i5:2至3:4)的 靶材。例如’作爲用於形成In-Zn-O類氧化物半導體的靶 材,當原子數比爲Ιη:Ζη:0 = Χ:Υ:Ζ時,滿足Z>1.5X + Y的關 係。 此外’ In-Sn-Zn-Ο類材料可以稱爲ΙΤΖΟ,作爲靶材, 使用組成比設定爲使原子數比爲In: Sn: Zn=l: 2: 2、In :Sn : Zn = 2 : 1 : 3、In : Sn : Zn = l : 1 : 1 或 In : Sn : Zn = 20 : 45: 35等的氧化物靶材。 氧化物靶材的相對密度爲90%以上且100%以下,較佳 爲95 %以上且99.9%以下。其理由是:藉由使用高相對密度 的金屬氧化物靶材,可以將氧化物半導體層形成得緻密。 在本實施方式中,藉由使用In-Ga-Zn-O類靶材的濺射 法,形成氧化物半導體層。 作爲成膜時的氣圍,採用稀有氣體(典型的是氬)氣 圍、氧氣圍或稀有氣體和氧的混合氣圍等,即可。另外, 爲了防止氫、水、羥基、氫化物等混入到氧化物半導體層 -64- 201220437 中,較佳採用使用充分地去除氫'水'羥基、氫化物等雜 質的高純度氣體的氣圍。 例如,可以採用如下方法形成氧化物半導體層。 首先,在被保持爲減壓狀態的沉積室內保持基板,並 對基板進行加熱以使基板溫度超過200°C且500°C以下,較 佳超過30(TC且500°C以下,更佳爲3 5 0 °C以上且450°C以下 〇 接著,一邊去除沉積室中的殘留水分,一邊引入充分 地去除了氫、水、羥基、氫化物等雜質的高純度氣體,並 使用上述靶材來在基板上形成氧化物半導體層。爲了去除 沉積室中的殘留水分,作爲排氣單元,較佳使用低溫栗、 離子泵、鈦昇華泵等的吸附型的真空泵。另外,作爲排氣 單元,也可以使用提供有冷阱的渦輪泵。由於利用低溫泵 進行了排氣的沉積室中,例如氫、水、羥基或氫化物等雜 質(更佳還包括包含碳原子的化合物)等被去除,因此可 以降低在該沉積室中形成的氧化物半導體層所含有的氫、 水、羥基或氫化物等雜質的濃度。 當成膜時的基板溫度低(例如,1 00 °c以下)時,有 含有氫原子的物質混入到氧化物半導體中的憂慮,所以較 佳在上述溫度下加熱基板。藉由在上述溫度下加熱基板形 成氧化物半導體層,基板溫度變高,從而氫鍵被熱切斷, 含有氫原子的物質不容易被引入到氧化物半導體層中。因 此,藉由在上述溫度下加熱基板的狀態下形成氧化物半導 體層,可以充分地降低氧化物半導體層所含有的氫、水、 -65- 201220437 羥基或氫化物等雜質的濃度。另外,可以減輕由濺射導致 的損傷。 作爲成膜條件的一個例子,採用如下條件:基板與靶 材之間的距離爲60mm ;壓力爲0.4Pa ;直流(DC )電源爲 〇.5kW ;基板溫度爲400°C ;成膜氣圍爲氧(氧流量比率爲 1 0 0 % )氣圍。另外,當使用脈衝直流電源時,可以減輕在 進行成膜時產生的粉狀物質(也稱爲微粒、塵屑),膜厚 度分佈也變得均勻,所以是較佳的。 另外,較佳的是,在藉由濺射法形成氧化物半導體層 之前,進行引入氬氣體產生電漿的反濺射,來去除附著於 氧化物半導體層的被形成表面上的粉狀物質(也稱爲微粒 、塵屑)。反濺射是指如下一種方法,其中對基板施加電 壓來在基板附近形成電漿,而對基板一側的表面進行改性 。此外,也可以使用氮、氦、氧等的氣體代替氬。 作爲氧化物半導體層的加工,可以在氧化物半導體層 上形成所希望的形狀的掩模之後對該氧化物半導體層進行 蝕刻。可以藉由光刻製程等的方法形成上述掩模。或者, 也可以藉由噴墨法等的方法形成掩模。另外,作爲氧化物 半導體層的蝕刻,可以採用乾蝕刻或濕蝕刻。當然,也可 以組合乾蝕刻和濕蝕刻而使用。 然後,可以對氧化物半導體層144進行熱處理(第一 熱處理)。藉由進行熱處理,可以進一步去除包含在氧化 物半導體層144中的含有氫原子的物質,而改善氧化物半 導體層1 44的結構,降低能隙中的缺陷能階。在惰性氣體 -66 - 201220437 氣圍下,熱處理的溫度設定爲250°C以上且700。(:以下,較 佳爲4 5 0 °C以上且6 0 0 °C以下,或低於基板的應變點。作爲 惰性氣體氣圍’較佳採用以氮或稀有氣體(氦、氖、氬等 )爲主要成分且不含有水、氫等的氣圍。例如,引入熱處 理裝置中的氮或氦、氖、氬等的稀有氣體的純度爲6N( 99.99 99% )以上,較佳爲7N ( 99.99999% )以上(即,雜 質濃度爲lppm以下,較佳設定爲0.1 ppm以下)。 作爲熱處理,例如,可以將被處理物放入使用電阻發 熱體等的電爐中,並在氮氣圍下以45 (TC加熱1個小時。在 此期間,不使氧化物半導體層144接觸大氣以防止水或氫 的混入。 另外,上述熱處理具有去除氫或水等的作用,所以也 將該熱處理稱爲脫水化處理或脫氫化處理等。該熱處理例 如可以在將氧化物半導體層加工爲島狀之前或在形成閘極 絕緣膜之後等進行。另外,這種脫水化處理、脫氫化處理 不侷限於進行一次,也可以進行多次。 接著,在氧化物半導體層144等上形成用來形成源極 電極及汲極電極(包括使用與該源極電極及汲極電極相同 的層形成的佈線)的導電層,加工該導電層來形成源極電 極142a、汲極電極142b(參照圖21B)。 作爲導電層,可以利用PVD法或CVD法來形成。另外 ,作爲導電層的材料,可以使用選自鋁、鉻、銅、鉬、鈦 、鉬及鎢中的元素或以上述元素爲成分的合金等。作爲導 電層,也可以使用選自錳、鎂、錐、鈹、銨、钪中的一種 t -67- 201220437 或多種材料。 導電層既可以採用單層結構又可以採用兩層以上的疊 層結構。例如可以舉出:鈦膜或氮化鈦膜的單層結構;含 有矽的鋁膜的單層結構;在鋁膜上層疊鈦膜的雙層結構; 在氮化鈦膜上層疊鈦膜的雙層結構;層疊鈦膜、鋁膜及鈦 膜的三層結構等。另外,當作爲導電層採用鈦膜或氮化鈦 膜的單層結構時,有易於將源極電極142 a及汲極電極142b 加工爲錐形形狀的優點。 另外,導電層還可以使用導電金屬氧化物來形成。作 爲導電金屬氧化物可以採用氧化銦(Ιη203 )、氧化錫( Sn02 )、氧化鋅(ZnO )、氧化銦氧化錫合金(In2〇3-Sn〇2,有時簡稱爲ITO)、氧化銦氧化鈴合金(In2〇3-ZnO )或者使這些金屬氧化物材料中含有矽或氧化矽的金屬氧 化物。 另外,較佳以形成的源極電極142a及汲極電極142b的 端部成爲錐形形狀的方式對導電層進行蝕刻。在此,錐形 角例如較佳爲30°以上且60°以下。藉由以源極電極142a及 汲極電極1 42b的端部成爲錐形形狀的方式進行蝕刻,可以 提高後面形成的閘極絕緣層1 46的覆蓋性,並防止斷開。 上部電晶體的通道長度(L )由源極電極142a的下端 部與汲極電極142b的下端部之間的間隔決定。另外,在形 成通道長度(L)短於2 5 nm的電晶體的情況下,當進行用 來形成掩模的曝光時,較佳使用短波長即幾nm至幾十nm 的超紫外線(Extreme Ultraviolet)。利用超紫外線的曝 -68- 201220437 光的解析度高且聚焦深度大。由此,可以將後面形 晶體的通道長度(L)形成爲l〇nm以上且lOOOnm ( 以下’而可以提高電路的工作速度。再者,藉由進 化可以降低半導體裝置的耗電量。 此外,作爲與圖2 1 B不同的其他例子,也可以 物半導體層144與源極電極及汲極電極之間設置氧 電層用作源極區及汲極區。 例如,藉由在氧化物半導體層1 44上形成氧化 膜’在其上形成導電層,在同一光刻製程中加工氧 電膜及導電層,可以形成成爲源極區及汲極區的氧 電層、源極電極142a、汲極電極142b。 另外,形成氧化物半導體膜和氧化物導電膜的 在同一光刻製程中加工氧化物半導體膜和氧化物導 疊層來形成島狀的氧化物半導體層144和氧化物導 在形成源極電極142a、汲極電極142b之後,以源 142a、汲極電極142b爲掩模,還對島狀的氧化物導 行蝕刻來可以形成成爲源極區及汲極區的氧化物導 另外,在用來加工氧化物導電層的形狀的蝕刻 ,適當地調整鈾刻條件(鈾刻材料的種類、濃度、 間等),以免氧化物半導體層受到過剩的蝕刻。 作爲氧化物導電層的材料,較佳使用作爲成分 化鋅的材料,並且較佳使用不包含氧化銦的材料。 種氧化物導電層,可以應用氧化鋅、氧化鋅鋁、氧 鋁、氧化鋅鎵等。 成的電 :1 μηι ) 行微型 在氧化 化物導 物導電 化物導 化物導 疊層, 電膜的 電膜。 極電極 電膜進 電層。 處理時 蝕刻時 包含氧 作爲追 氮化鋅 -69- 201220437 藉由在氧化物半導體層與源極電極及汲極電極之間設 置氧化物導電層,可以實現源極區及汲極區的低電阻化’ 並且可以實現電晶體的高速工作。 藉由採用氧化物半導體層144、氧化物導電層、由金 屬材料構成的源極電極及汲極電極的結構,可以進一步提 高電晶體的耐壓》 作爲源極區及汲極區而使用氧化物導電層是爲了提高 週邊電路(驅動電路)的頻率特性而有效的。這是因爲與 金屬電極(鉬、鎢等)和氧化物半導體層的接觸相比,金 屬電極(鉬、鎢等)和氧化物導電層的接觸可以降低接觸 電阻的緣故。藉由使氧化物半導體層和源極電極及汲極電 極之間夾著氧化物導電層,可以降低接觸電阻,從而可以 提高週邊電路(驅動電路)的頻率特性。 接著,以覆蓋源極電極142a、汲極電極142b並與氧化 物半導體層144的一部分接觸的方式形成閘極絕緣層146 ( 參照圖2 1 C )。 閘極絕緣層1 46可以利用CVD法或濺射法等形成。另 外,閘極絕緣層1 46較佳以含有氧化矽 '氮化矽、氧氮化 矽、氧化鎵、氧化鋁、氧化鉬、氧化給、氧化釔、矽酸給 (HfSixOy ( χ>〇 > y>〇 ))、添加有氮的矽酸給(HfSix〇y (x>0、y>〇))、添加有氮的鋁酸給(HfAlxOy(x>〇、 y>〇 ))等的方式形成。閘極絕緣層146既可以採用單層結 構’又可以採用組合上述材料的疊層結構。另外,雖然對 其厚度沒有特別的限定,但是當對半導體裝置進行微型化 -70- 201220437 時,爲了確保電晶體的工作較佳將其形成得較薄。例如, 當使用氧化矽時,可以將其形成爲lnm以上且i〇〇nm以下 ,較佳爲10nm以上且50nm以下。 如上所述那樣,當將閘極絕緣層形成得較薄時,存在 因隧道效應等引起閘極洩漏電流的問題。爲了解決閘極浅 漏的問題,可以使用如氧化給、氧化钽、氧化釔、矽酸給 (HfSixOy ( x>0、y>〇 ))、添加有氮的矽酸給(HfSixOy (x>0、y>0 ))、添加有氮的鋁酸給(HfAlx〇y ( χ>〇、 y>〇))等的高介電常數(high_k)材料作爲閘極絕緣層 146。藉由將high-k材料用於閘極絕緣層146,不但可以確 保電特性,而且可以將膜厚度設定得厚,以抑制閘極洩漏 電流。另外’還可以採用層疊含有high-k材料的膜與含有 氧化矽、氮化矽、氧氮化矽、氮氧化矽或氧化鋁等的膜的 疊層結構。 另外’接觸於氧化物半導體層144的絕緣層(在本實 施方式中’閘極絕緣層M6 )也可以使用包含第13族元素 及氧的絕緣材料形成。較多氧化物半導體材料包含第13族 元素,包含第13族元素的絕緣材料與氧化物半導體的搭配 良好’並且藉由將它用於與氧化物半導體層接觸的絕緣層 ’可以坪持與氧化物半導體層之間的介面的良好的狀態。 在此,包含第13族元素的絕緣材料是指包含一種或多 種第族元素的絕緣材料。作爲包含第13族元素的絕緣材 料’例如有氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。在 此’氧化鋁鎵是指含鋁量(at. % )多於含鎵量(at % )的 -71 - 201220437 物質,氧化鎵鋁是指含鎵量(at·%)等於或多於含鋁量( a t · % )的物質。 例如,當以與包含鎵的氧化物半導體層接觸的方式形 成閘極絕緣層時,藉由將包含氧化鎵的材料用於閘極絕緣 層’可以保持氧化物半導體層和閘極絕緣層之間的良好的 介面特性。另外,藉由使氧化物半導體層與包含氧化鎵的 絕緣層接觸地設置,可以減少氧化物半導體層與絕緣層的 介面中的氫的聚積。另外,在將與氧化物半導體的成分元 素同一族的元素用於絕緣層時,可以得到與上述同樣的效 果。例如,使用包含氧化鋁的材料形成絕緣層也是有效的 。另外,由於氧化錯具有不容易透射水的特性,因此從防 止水侵入到氧化物半導體層中的角度來看,使用該材料是 較佳的。 此外,作爲與氧化物半導體層144接觸的絕緣層,較 佳採用藉由進行氧氣圔下的熱處理或氧摻雜等包含多於化 學計量組成比的氧的絕緣材料。氧摻雜是指對塊體中添加 氧的處理。另外,爲了明確表示不僅對薄膜表面添加氧, 而且對薄膜內部添加氧,使用該“塊體”。此外,氧摻雜 包括將電漿化了的氧添加到塊體中的氧電漿摻雜。另外, 也可以藉由離子植入法或離子摻雜法進行氧摻雜。 例如,當作爲與氧化物半導體層144接觸的絕緣層使 用氧化鎵時,藉由進行氧氣圍下的熱處理或氧摻雜’可以 將氧化鎵的組成設定爲Ga2Ox ( Χ = 3+α,0<α<1 )。此外, 作爲與氧化物半導體層144接觸的絕緣層使用氧化鋁時’ -72- 201220437 藉由進行氧氣圍下的熱處理或氧摻雜,可以將氧化鋁的組 成設定爲Α12Οχ ( Χ = 3 + α,0<α<1 )。或者,作爲與氧化物 半導體層144接觸的絕緣層使用氧化鎵鋁(氧化鋁鎵)時 ,藉由進行氧氣圍下的熱處理或氧摻雜,可以將氧化鎵鋁 (氧化鋁鎵)的組成設定爲GaxAl2_x03 + a ( 0<Χ<2,0<α<1 )° 藉由進行氧摻雜處理等,可以形成包括包含多於化學 計量組成比的氧的區域的絕緣層。藉由使具備這種區域的 絕緣層和氧化物半導體層接觸,絕緣層中的過剩的氧被供 給到氧化物半導體層中,可以減少氧化物半導體層中或氧 化物半導體層和絕緣層之間的介面中的氧缺陷。 另外,包括包含多於化學計量組成比的氧的區域的絕 緣層既可以應用於作爲氧化物半導體層144的基底膜形成 的絕緣層代替閘極絕緣層1 46,又可以應用於閘極絕緣層 146及基底絕緣層的兩者。 在形成閘極絕緣層146之後,較佳在惰性氣體氣圍下 或氧氣圍下進行第二熱處理。熱處理的溫度爲200 °C以上 且450 °C以下,較佳爲250°C以上且3 50 °C以下。例如,可 以在氮氣圍下以250 °C進行1個小時的熱處理。藉由進行第 二熱處理,可以降低電晶體的電特性的不均勻性。另外, 當閘極絕緣層M6含有氧時,其向氧化物半導體層144供給 氧,塡補該氧化物半導體層144的氧缺陷。 另外,在本實施方式中,雖然在形成閘極絕緣層1 4 6 之後進行第二熱處理,但是第二熱處理的時序不侷限於此 -73- 201220437 。例如,也可以在形成閘極電極之後進行第二熱處理。另 外,既可以在第一熱處理之後連續地進行第二熱處理,又 可以在第一熱處理中兼併第二熱處理,或在第二熱處理中 兼併第一熱處理。 如上所述那樣,藉由使用第一熱處理和第二熱處理中 的至少一方’可以以使其儘量不包含含有氫原子的物質的 方式使氧化物半導體層144高純度化。 接著’形成用來形成閘極電極(包括使用與該閘極電 極相同的層形成的佈線)的導電層,加工該導電層來形成 閘極電極148a及導電層148b (參照圖21D)。 作爲閘極電極148a及導電層148b,可以使用鉬、鈦、 鉬、鎢、鋁、銅、鉸、銃等金屬材料或以該金屬材料爲主 要成分的合金材料來形成。另外,閘極電極148a及導電層 l48b可以採用單層結構或疊層結構。 接著’在閘極絕緣層146、閘極電極148a及導電層 148b上形成絕緣層15〇 (參照圖22A )。絕緣層150可以利 用PVD法或CVD法等形成。另外,還可以使用含有氧化矽 、氧氮化矽、氮化矽、氧化給、氧化鎵、氧化鋁等的無機 絕緣材料的材料形成。另外,作爲絕緣層1 5 0較佳使用介 電常數低的材料或介電常數低的結構(多孔結構等)。這 是因爲藉由使絕緣層15〇的介電常數減少,可以降低產生 在佈線、電極等之間的電容,從而實現工作的高速化的緣 故。另外’在本實施方式中,雖然採用絕緣層150的單層 結構’但是本發明的一個方式不侷限於此,也可以採用兩 -74- 201220437 層以上的疊層結構。 接著,在閘極絕緣層1 46、絕緣層1 5 0中形成到達源極 電極142a的開口。然後,在絕緣層150上形成與源極電極 142a接觸的佈線154 (參照圖22B )。另外,藉由使用掩模 等選擇性地進行蝕刻來形成該開口。 在使用PVD法或CVD法形成導電層之後,對該導電層 進行構圖來形成佈線154。另外,作爲導電層的材料,可 以使用選自銘、鉻、銅、耝、欽、鉬和鶴中的元素或以上 述元素爲成分的合金等。作爲導電層的材料,也可以使用 選自錳、鎂、鉻、鈹、鈸、銃中的一種或多種材料。 更明確而言,例如,可以在包括絕緣層1 5 0的開口的 區域中藉由PVD法形成薄的鈦膜,並藉由PVD法形成薄( 5nm左右)的鈦膜,然後埋入開口地形成鋁膜。在此藉由 PVD法形成的鈦膜具有還原被形成面的氧化膜(自然氧化 膜等)並降低與下部電極等(在此源極電極142a)的接觸 電阻的功能。另外,可以防止鋁膜的小丘的產生。另外, 也可以在形成使用鈦或氮化鈦等的障壁膜之後藉由鍍敷法 形成銅膜。 形成在絕緣層150中的開口較佳形成在與導電層128b 重疊的區域中。藉由在這種區域中形成開口,可以抑制起 因於接觸區的元件面積的增大。 在此,對不使用導電層128b而使雜質區126與源極電 極142 a的連接和源極電極142a與佈線154的連接重疊的情 況進行說明。此時,在形成在雜質區126上的絕緣層136、 -75- 201220437 絕緣層138及絕緣層140中形成開口(稱爲下部的接觸), 在下部的接觸中形成源極電極142a之後,在閘極絕緣層 146及絕緣層150中,在與下部的接觸重疊的區域中形成開 口(稱爲上部的接觸),而形成佈線1 5 4。當在與下部的 接觸重疊的區域中形成上部的接觸時,有如下憂慮:由於 飩刻,形成在下部的接觸中的源極電極142 a斷開。當爲了 避免該斷開,以不使下部的接觸與上部的接觸重疊的方式 形成結構時,發生元件面積的增大的問題。 如本實施方式所示那樣,藉由使用導電層128b,可以 形成上部的接觸而不使源極電極142 a斷開。由此,可以使 下部的接觸與上部的接觸重疊地設置,從而可以抑制起因 於接觸區的元件面積的增大。換言之,可以提高半導體裝 置的集成度。 接著,以覆蓋佈線154的方式形成絕緣層156 (參照圖 22C )。 藉由上述步驟完成使用被高純度化的氧化物半導體層 144的電晶體162及電容器164 (參照圖22C)。 以下示出可以應用於圖17A和圖17B所示的電晶體162 的電晶體的例子。 另外,也可以在氧化物半導體層144與源極電極142 a 、汲極電極1 42b之間作爲緩衝層設置用作源極區及汲極區 的氧化物導電層。圖24A和圖24B示出在圖17A和圖17B所 示的電晶體162中設置氧化物導電層的電晶體441、442。 另外,絕緣層4 00相當於絕緣層136、絕緣層138、絕緣層 -76- 201220437 140 等。 圖24A和圖24B的電晶體441、442在氧化物半導體層 144與源極電極142a、汲極電極142b之間形成有用作源極 區及汲極區的氧化物導電層404a、4(Mb。圖24A和圖24B的 電晶體441、442是根據製造製程氧化物導電層404a、404b 的形狀不同的例子。 在圖24A所示的電晶體441中,形成氧化物半導體膜和 氧化物導電膜的疊層,在同一光刻製程中加工氧化物半導 體膜和氧化物導電膜的疊層來形成島狀的氧化物半導體層 1 44和氧化物導電膜。在氧化物半導體層及氧化物導電膜 上形成源極電極142a、汲極電極142b之後,以源極電極 142a、汲極電極142b爲掩模,對島狀的氧化物導電膜進行 蝕刻來形成成爲源極區及汲極區的氧化物導電層404a、 404b 〇 在圖24Β所示的電晶體442中,藉由在氧化物半導體層 144上形成氧化物導電膜,在其上形成金屬導電膜,在同 —光刻製程中加工氧化物導電膜及金屬導電膜,可以形成 成爲源極區及汲極區的氧化物導電層404 a、404b、源極電 極142a以及汲極電極142b。 另外,在用來加工氧化物導電層的形狀的蝕刻.處理時 ,適當地調整蝕刻條件(蝕刻材料的種類、濃度、蝕刻時 間等),以免氧化物半導體層受到過剩的蝕刻。 作爲氧化物導電層404a、4 04b的形成方法,使用濺射 法、真空蒸鍍法(電子束蒸鍍法等)、電弧放電離子電鍍 -77- 201220437 法、噴射法。作爲氧化物導電層的材料,可以應用氧化鋅 、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵、含氧化矽的氧化銦 錫等。另外,也可以在上述材料中包含氧化矽。 當作爲源極區和汲極區將氧化物導電層設置在氧化物 半導體層144與源極電極142a、汲極電極142b之間時,可 以實現源極區和汲極區的低電阻化,並且電晶體44 1、442 可以進行高速工作。 另外,藉由採用氧化物半導體層144、氧化物導電層 404a、404b、源極電極142a、汲極電極142b的結構,可以 提高電晶體441、442的耐壓。
I 接著,作爲圖17A和圖17B所示的電晶體162的結構示 出頂閘結構,但是本發明不侷限於此,也可以採用底閘結 構》圖26A至圖26C示出底閘結構的例子。 在圖26A所示的電晶體410中,在閘極電極401上設置 有閘極絕緣層402,在閘極絕緣層402上設置有氧化物半導 體層403,並設置有與氧化物半導體層403連接的源極電極 4〇5a、汲極電極405b。另外,閘極電極401 '氧化物半導 體層4 03、閘極絕緣層402、源極電極405a、汲極電極405b 相當於圖17A和圖17B所示的閘極電極148a、氧化物半導體 層144、閘極絕緣層146、源極電極142a、汲極電極142b。 圖26B所示的電晶體420與圖26A的共同點在於··設置 有閘極電極401、閘極絕緣層402、氧化物半導體層403、 源極電極405a、汲極電極405b。與圖26A的不同點在於: 與氧化物半導體層403接觸地設置有絕緣層427» -78- 201220437 圖26C所示的電晶體430與圖26A的共同點在於:設置 有閘極電極401、閘極絕緣層402、氧化物半導體層403、 源極電極405a、汲極電極405b。與圖26A的不同點在於: 與氧化物半導體層403接觸的源極電極405a和汲極電極 405b的位置。換言之,在圖2 6A所示的電晶體410中在氧化 物半導體層403上源極電極4〇5a與汲極電極405b接觸,而 在圖26C所示的電晶體430中在氧化物半導體層403下源極 電極405a與汲極電極405b接觸。 在本實施方式所示的電晶體162中,由於氧化物半導 體層144被高純度化,其氫濃度爲5xl019atoms/cm3以下, 較佳爲 5xl018atoms/cm3以下,更佳爲 5xl017atoms/cm3以下 。另外,由於氫或水被降低,且減少氧缺陷,所以氧化物 半導體層144的載子密度與通常的矽晶片中的載子密度( lxl014/cm3左右)相比是足夠小的値(例如,低於 1 X 1 012/cm3,更佳爲低於1 ·45χ 1 0lQ/cm3 )。由此,電晶體 162的截止電流也充分變小。例如,將電晶體162的室溫( 2 5 °C )下的截止電流(在此,單位通道寬度(1 μπι )的値 )爲1002八(12八(26卩{〇&111?6^)是1><10-21八)以下,較佳 爲ΙΟζΑ以下。 如此,藉由使用被高純度化的氧化物半導體層144, 可以容易充分地降低電晶體的截止電流。並且,藉由使用 這種電晶體’可以獲得能夠在極長期間內保持儲存內容的 半導體裝置。 以上’本實施方式所示的結構、方法等可以與其他實 -79- 201220437 施方式所示的結構和方法等適當地組合而使用° 實施方式3 參照圖25A至圖25C說明在上述實施方式中可以用於電 晶體的半導體層的氧化物半導體層的一個方式。 本實施方式的氧化物半導體層具有在第一結晶氧化物 半導體層上包括比第一結晶氧化物半導體層厚的第二結晶 氧化物半導體層的疊層結構。 在絕緣層400上形成絕緣層43 7 »在本實施方式中’作 爲絕緣層43 7,利用PCVD法或濺射法,形成厚度爲50nm以 上且600nm以下的氧化物絕緣層。例如,可以使用選自氧 化矽膜、氧化鎵膜、氧化鋁膜、氧氮化矽膜、氧氮化鋁膜 或氮氧化矽膜中的一層或疊層。另外,絕緣層400相當於 絕緣層136、絕緣層138、絕緣層140等。 接著,在絕緣層437上形成厚度爲lnm以上且10nm以 下的第一氧化物半導體膜。作爲第一氧化物半導體膜的形 成方法,利用濺射法,將該利用濺射法的成膜時的基板溫 度設定爲200°C以上且400°C以下。 在本實施方式中,在如下條件下形成厚度爲5nm的第 —氧化物半導體膜:使用氧化物半導體用靶材(In-Ga-Zn-0類氧化物半導體用靶材(ln203: Ga203: ZnO=l : 1 : 2[ 莫耳數比]);基板與靶材之間的距離爲170mm ;基板溫度 爲250 °C ;壓力爲0.4Pa;直流(DC)電源爲〇.5kW;在只 有氧、只有氬或氬及氧氣圔下。 -80- 201220437 接著’將配置基板的處理室的氣圍爲氮或乾燥空氣, 並進行第一加熱處理。將第一加熱處理的溫度設定爲400 °C以上且750°C以下。藉由第一加熱處理形成第一結晶氧 化物半導體層450a (參照圖25A)。 依據第一加熱處理的溫度,藉由成膜時的基板溫度或 第一加熱處理’從膜表面產生晶化,從膜表面向膜內部進 展結晶生長’而可以得到具有c軸對準的結晶。藉由第一 加熱處理’多量的鋅和氧集中在膜表面,上表面爲六角形 的包括鋅和氧的石墨烯型的二維結晶在最外表面上以一層 或多個層形成’其向膜厚度方向生長並重疊而成爲疊層。 在上升加熱處理的溫度時,從表面到內部,然後從內部到 底部進展結晶生長》 藉由第一加熱處理,將氧化物絕緣層的絕緣層43 7中 的氧擴散到與第一結晶氧化物半導體層450a的介面或其附 近(從介面到±5nm ),減少第一結晶氧化物半導體層的氧 缺陷。從而’較佳在用作基底絕緣層的絕緣層437中(塊 體中)和第一結晶氧化物半導體層450a與絕緣層43 7的介 面中的至少一處存在至少超過化學計量比的含釐的氧。 接著’在第一結晶氧化物半導體層450a上形成厚於 10nm的第二氧化物半導體膜。作爲第二氧化物半導體膜的 形成方法利用濺射法,將該成膜時的基板溫度設定爲200 °C以上且400°C以下。藉由將成膜時的基板溫度設定爲2〇〇 °C以上且4〇0°C以下’在與第一結晶氧化物半導體層的表 面上接觸地形成的氧化物半導體層中產生前驅物( 81 - 201220437 precursor)的排列,可以有所謂秩序性。 在本實施方式中,在如下條件下形成厚度爲25nm的第 二氧化物半導體膜:使用氧化物半導體用靶材(In-Ga-Zn-〇類氧化物半導體用靶材(ln203 : Ga203 : Zn〇=i : 1 : 2[ 莫耳數比]);基板與靶材之間的距離爲170mm ;基板溫度 爲400°C ;壓力爲〇.4Pa;直流(DC)電源〇.5kW;在只有 氧、只有氬或氣及氧氣圍下。 接著,將配置基板的處理室的氣圍爲氮氣圍下、氧氣 圍下或氮和氧的混合氣圍下,並進行第二加熱處理。將第 二加熱處理的溫度設定爲400 °C以上且75 0°C以下。藉由第 二加熱處理形成第二結晶氧化物半導體層450b (參照圖 25B)。藉由在氮氣圍下、氧氣圍下或氮和氧的混合氣圍 下進行第二加熱處理,實現第二結晶氧化物半導體層的高 密度化及減少缺陷數。藉由第二加熱處理,以第一結晶氧 化物半導體層450a爲晶核,向膜厚度方向,即從底部向內 部進展結晶生長,形成第二結晶氧化物半導體層450b。 另外,較佳不接觸大氣地連續進行從絕緣層437的形 成到第二加熱處理的製程》從絕緣層43 7的形成到第二加 熱處理的製程進行在控制爲幾乎不包含氫及水分的氣圍( 惰性氣圍、減壓氣圍、乾燥空氣氣圍等)下,例如,水分 爲露點-40 °C以下,較佳爲露點-50°C以下的乾燥氮氣圍。 接著,對包括第一結晶氧化物半導體層45 0a和第二結 晶氧化物半導體層450b的氧化物半導體疊層進行加工來形 成包括島狀的氧化物半導體疊層的氧化物半導體層45 3 ( -82 - 201220437 參照圖25C)。在圖式中,以虛線表示第一結晶氧化物半 導體層450a與第二結晶氧化物半導體層45 Ob之間的介面而 說明氧化物半導體疊層,但是不是存在有明確的介面’而 是爲了易懂說明圖示的。 可以藉由在氧化物半導體疊層上形成所希望的形狀的 掩模之後對該氧化物半導體疊層進行蝕刻而進行氧化物半 導體疊層的加工。可以藉由光刻製程等的方法形成上述掩 模。或者’也可以藉由噴墨法等的方法形成掩模。 此外,氧化物半導體疊層的蝕刻可以採用乾蝕刻或濕 蝕刻。當然’也可以組合乾蝕刻和濕蝕刻而使用。 另外’根據上述製造方法來得到的第一結晶氧化物半 導體層及第二結晶氧化物半導體層的特徵之—是具有C軸 對準。但是’第一結晶氧化物半導體層及第二結晶氧化物 半導體層不是具有單晶結構,又不是具有非晶結構,是包 含具有C軸對準的結晶(CAAC ;也稱爲c Axis AHgned
Crystal)的氧化物。另外,第—結晶氧化物半導體層及第 一結晶氧化物半導體層的—部分具有晶粒介面。 另外,第一結晶氧化物半導體層及第二結晶氧化物半 導體層有如下材料:四元金屬氧化物的In_Sn_Ga_Zn-〇類 材料 '三元金屬氧化物的In_Ga-Zn_〇類材料(也稱爲脱〇 )、In_Sn_Zn-〇 類材料(也稱爲 ΪΤΖΟ)、Ιη_ΑΙ·Ζη·〇 類材 料、Sn-Ga_Zn_0類材料 ' Ai Ga_zn 〇類材料、iw 類材料…f-Zn_〇類材料、一η·〇類材料…e_ 〇類材料、In_Pr_Zn_Q類材料、In_Nd_Zn_Q類材料、In· -83- 201220437
Sm-Zn-0類材料、In_Eu_Zn 〇類材 料 In _ G d -Zn - Ο類材奴 、In-Tb-Zn-0類材料、In z 材料 ^ T c 頰材枓、In-Ho-Zn-o類 材枓、In-Er-Zn-0類材料、〖 頰
Tm-Zn_〇類材料、In-Yb-Zn_ 〇類材料、In-Lu-Zn-Ο類材敕__人 頸材料、一兀金屬氧化物的Ιη·Ζη-〇 類材料、Sn-Zn-Ο類材料、 υ頰材料、Zn-Mg-Ο類材
料、Sn-Mg-Ο類材料、In_M — gU頰材枓、In-Ga-Ο類材料' —元金屬氧化物的In-〇類材料、 例料Sn-〇類材料、Zn_〇類材料 。此外,也可以使上述材料包含SiQ”在此,例如,匕
Ga-Ζη-Ο類材料是指含有銦(In)、鎵(Ga)、鋅(Μ 的氧化物膜,對其組成比沒有特別的限制。此夕卜也可以 包含In、Ga及Zn以外的元素。 另外,不侷限於在第一結晶氧化物半導體層上形成第 二結晶氧化物半導體層的雙層結構,也可以在形成第二結 晶氧化物半導體層之後’反復進行用來形成第三結晶氧化 物半導體層的成膜和加熱處理的步驟,形成三層以上的曼 層結構。 可以將包括使用上述製造方法形成的氧化物半導體疊 層的氧化物半導體層45 3適當地用於可應用於本說明書所 公開的半導體裝置的電晶體(例如,實施方式1及實施方 式2中的電晶體162、電晶體410、電晶體42〇、電晶體43 〇 、電晶體441、電晶體442 ) » 另外,在作爲氧化物半導體層403使用本實施方式的 氧化物半導體疊層的實施方式2中的電晶體162中’電場不 從氧化物半導體層的一方的面施加到另一方的面’此外’ -84 - 201220437 電流不向氧化物半導體疊層的厚度方向(從一方的面流到 另一方的面的方向,具體地圖〗7A和圖17B所示的電晶體 162中的上下方向流過)。由於採用電流主要流在氧化物 半導體疊層的介面的電晶體結構’即使對電晶體進行光照 射或施加BT壓力,也抑制或減少電晶體特性的劣化。 藉由將使用氧化物半導體層453那樣的第一結晶氧化 物半導體層和第二結晶氧化物半導體層的疊層用於電晶體 ,可以實現具有穩定的電特性且可靠性高的電晶體。 本實施方式可以與其他實施方式所記載的結構適當地 組合而實施。 實施方式4 在本實施方式中,說明包含一種結晶(CAAC: C Axis Aligned Crystal: c軸對準結晶)的氧化物,該結晶進行c 軸對準,並且在從ab面、表面或介面的方向看時具有三角 形狀或六角形狀的原子排列,在c軸上金屬原子排列爲層 狀或者金屬原子和氧原子排列爲層狀,而在ab面上a軸或b 軸的方向不同(即,以c軸爲中心回轉)。 從更廣義來理解,含有C A AC的氧化物是指非單晶, 並是指包括如下相的氧化物,在該相中在從垂直於ab面的 方向看時具有三角形狀、六角形狀、正三角形狀或正六角 形狀的原子排列,並且從垂直於c軸方向的方向看時金屬 原子排列爲層狀或者金屬原子和氧原子排列爲層狀。 雖然CAAC不是單晶,但是也不只由非晶形成。另外 -85- 201220437 ,雖然C A AC包括晶化部分(結晶部分),但是有時不能 明確辨別一個結晶部分與其他結晶部分的邊界。 當CAAC包含氧時,也可以用氮取代氧的一部分。另 外,構成CAAC的各結晶部分的c軸也可以在固定的方向上 (例如,垂直於支撐CAAC的基板面或CAAC的表面等的方 向)對準。或者’構成CAAC的各結晶部分的ab面的法線 也可以朝向固定的方向(例如,垂直於支撐CAAC的基板 面或CAAC的表面等的方向)。 CAAC根據其組成等而成爲導體、半導體或絕緣體。 另外,CAAC根據其組成等而呈現對可見光的透明性或不 透明性。 作爲上述CAAC的例子,也可以舉出一種結晶,該結 晶被形成爲膜狀,並且在該結晶中在從垂直於膜表面或所 支撐的基板面的方向觀察時確認到三角形或六角形的原子 排列,並且在觀察其膜剖面時確認到金屬原子或金屬原子 及氧原子(或氮原子)的層狀排列。 以下,參照圖27A至圖29C詳細說明包括在CAAC中的 結晶結構的一個例子。另外,在沒有特別的說明時,在圖 27 A至圖2 9C中,以垂直方向爲c軸方向,並以與c軸方向正 交的面爲ab面。另外,在只說“上一半”或“下一半”時 ,其是指以ab面爲邊界時的上一半或下一半。此外,在圖 27 A至圖27E中,由圓形圍繞的Ο示出四配位0,而由雙圈 圍繞的〇示出三配位〇。 圖27A示出具有一個六配位In以及靠近In的六個四配 -86 - 201220437 位氧原子(以下稱爲四配位〇)的結構。這裏’將對於一 個金屬原子只示出靠近其的氧原子的結構稱爲小組。雖然 圖27 Α所示的結構採用八面體結構,但是爲了容易理解示 出平面結構。另外,在圖27 A的上一半及下一半中分別具 有三個四配位0。圖27A所示的小組的電荷爲〇。 圖27B示出具有一個五配位Ga、靠近Ga的三個三配位 氧原子(以下稱爲三配位0)以及靠近Ga的兩個四配位Ο 的結構。三配位0都存在於ab面上。在圖27B的上一半及下 —半分別具有一個四配位Ο。另外,因爲In也採用五配位 ,所以也有可能採用圖27B所示的結構。圖27B所示的小組 的電荷爲〇。 圖27C示出具有一個四配位Ζιι以及靠近Zn的四個四配 位〇的結構。在圖2+7 C的上一半具有一個四配位Ο,並且在 下一半具有三個四配位〇。或者,也可以在圖2 7 C的上一半 具有三個四配位0,並且在下一半具有一個四配位0。圖 27C所示的小組的電荷爲0。 圖27D示出具有一個六配位Sn以及靠近Sn的六個四配 位〇的結構。在圖27D的上一半具有三個四配位0,並且在 下一半具有三個四配位〇。圖27D所示的小組的電荷爲+1 〇 圖27E示出包括兩個Zn的小組。在圖27E的上一半具有 —個四配位〇,並且在下一半具有一個四配位0。圖27E所 示的小組的電荷爲-1。 在此,將多個小組的集合體稱爲中組,而將多個中組 -87- 201220437 的集合體稱爲大組(也稱爲單元元件)。 這裏,說明這些小組彼此接合的規則。圖2 7 A所示的 六配位In的上一半的三個〇在下方向上分別具有三個靠近 的In,而In的下一半的三個〇在上方向上分別具有三個靠 近的In。五配位Ga的上一半的一個Ο在下方向上具有一個 靠近的Ga,而Ga的下一半的一個Ο在上方向上具有一個靠 近的Ga。四配位Zn的上一半的一個Ο在下方向上具有一個 靠近的Ζη,而Zn的下一半的三個Ο在上方向上分別具有三 個靠近的Zn。像這樣,在金屬原子的上方向上靠近的四配 位〇的個數與位於該〇的下方向上的靠近的金屬原子的個 數相等。與此同樣,在金屬原子的下方向靠近的四配位Ο 的個數與位於該〇的上方向上的靠近的金屬原子的個數相 等》因爲有助於小組彼此接合的〇爲四配位,所以位於0 的下方向上的靠近的金屬原子的個數和位於Ο的上方向上 的靠近的金屬原子的個數的總和成爲4。因此,在位於·一 金屬原子的上方向上的四配位〇的個數和位於另一金屬原 子的下方向上的四配位〇的個數的總和爲4時,具有金屬原 子的兩種小組可以彼此接合。例如,在六配位金屬原子( In或Sn )藉由下一半的四配位0接合時,因爲四配位〇的個 數爲3,所以其與五配位金屬原子(Ga或In )和四配位金 屬原子(Zn )中的任何一種接合。 具有這些配位數的金屬原子在c軸方向上藉由四配位〇 接合。另外,除此以外,以使層結構的總和電荷成爲0的 方式使多個小組接合構成中組。 -88- 201220437 圖28A示出構成In-Sn-Zn-Ο類層結構的中組的模型圖 。圖28B示出由三個中組構成的大組。另外,圖28C示出從 c軸方向上觀察圖28B的層結構時的原子排列。 在圖2 8A中,爲了容易理解,省略三配位〇,關於四 配位〇只示出其個數,例如,以③表示Sn的上一半及下一 半分別具有三個四配位〇。與此同樣,在圖28A中,以① 表示In的上一半及下一半分別具有一個四配位〇。與此同 樣,在圖28A中示出:下一半具有一個四配位0而上一半 具有三個四配位0的Zn;以及上一半具有一個四配位0而 下一半具有三個四配位0的Zn。 在圖28A中,構成In-Sn-Zn-O類層結構的中組具有如 下結構:在從上面按順序說明時,上一半及下一半分別具 有三個四配位〇的Sn與上一半及下~半分別具有一個四配 位0的In接合;該In與上一半具有三個四配位0的Zn接合; 藉由該Zn的下一半的一個四配位〇與上一半及下一半分別 具有三個四配位〇的In接合;該In與上一半具有一個四配 位0的由兩個Zn構成的小組接合;藉由該小組的下一半的 一個四配位〇與上一半及下一半分別具有三個四配位〇的 Sn接合。多個上述中組彼此接合而構成大組。 這裏,三配位〇及四配位〇的一個接合的電荷分別可 以被認爲是-0.6 67及-0.5。例如,In (六配位或五配位) 、Zn (四配位)以及Sn (五配位或六配位)的電荷分別爲 + 3、+2以及+4。因此,包含Sn的小組的電荷爲+1 »因此, 爲了形成包含Sn的層結構,需要消除電荷+1的電荷-1。作 -89 - 201220437 爲具有電荷-1的結構,可以舉出圖27E所示的包含兩個以 的4組例如,因爲如果對於一個包含Sn的小組有一個包 含兩個Zn的小組則電荷被消除,而可以使層結構的總電荷 爲0。 明確而言,藉由反復圖28B所示的大組來可以得到In_ Sn-Zn-Ο類結晶(In2SnZn3〇8 )。注意,可以得到的in-Sn· Zn-Ο類的層結構可以由組成式in2SnZn2〇7(Zn〇、( ^是〇或 自然數)表示》 此外,使用如下材料時也與上述相同:四元金屬氧化 物的In-Sn-Ga_Zn_〇類材料;三元金屬氧化物的 類材料(也表示爲IGZ0)、In_A1_Zn_〇類材料、Sn_Ga_Zn· 0類材料、A1-Ga-Zn-〇類材料、Sn-Al-Zn-O類材料、In_Hi Zn-Ο類材料、In_La_Zn_〇類材料、inCeZn〇類材料、^ pr-zn-〇類材料、In_Nd Zn 〇類材料類材米 、In_EU-Zn-〇類材料、1n-Gd-Ζη-Ο類材料、In_Tb_Zn-〇 类 材料、In-Dy-Zn_0類材料' InH〇Zn〇類材料ϋ七 類材料In~Tm-Zn-〇類材料、In-Yb-Zn-O類材料、Ιη LU-Zn_〇類材肖;二元金屬氧化物的Ιη·Ζη-〇類材料、Sn 〇頒材料、A1-Zn_0類材料、Zn-Mg-O類材料、Sn-Mg_ 類材料、In-Mg-0類材料、In-Ga-Ο類材料等。 例如,圖29A示出構成In_Ga Zn_〇類的層結構 的模型圖。 在 下結構 圖29A中,構成In_Ga_Zn_〇類層結構的中組具有如 :在從上面按順序說明時,上—半和下—半分別有 -90- 201220437 三個四配位〇的In與上一半具有一個四配位的Ο的Zn接合; 藉由該Zn的下一半的三個四配位〇與上一半及下一半分別 具有一個四配位0的Ga接合;藉由該Ga的下一半的一個四 配位〇與上一半及下一半分別具有三個四配位0的In接合。 多個上述中組彼此接合而構成大組。 圖29B示出由三個中組構成的大組。另外,圖29C示出 從c軸方向上觀察圖29B的層結構時的原子排列。 在此,因爲In (六配位或五配位)、Zn (四配位)、 Ga (五配位)的電荷分別是+ 3、+2、+3,所以包含In、Zn 及Ga中的任一個的小組的電荷爲〇。因此,組合這些小組 而成的中組的總電荷一直爲0。 此外,構成In-Ga-Ζη-Ο類層結構的中組不侷限於圖 2 9 A所示的中組,而有可能是組合I η、G a、Ζ η的排列不同 的中組而成的大組。 實施方式5 在本實施方式中說明電晶體的場效應遷移率。 除了氧化物半導體之外,實際測量的絕緣閘極型電晶 體的場效應遷移率因各種原因而比本來的遷移率低。作爲 使遷移率降低的原因,有半導體內部的缺陷或半導體和絕 緣膜之間的介面的缺陷,但是當使用Levinson模型時,可 以理論性地導出假定在半導體內部沒有缺陷時的場效應遷 移率。 當以半導體本來的遷移率爲μ〇,以所測量的場效應遷 -91 - 201220437 移率爲μ,且假定在半導體中存在某種位能障壁(晶界等 )時,可以由下述算式表示其關係。 [算式2] μ = μ0βχρ(-备) ...(2) 在此,E是位能障壁的高度’ k是玻爾茲曼常數,T是 絕對溫度。此外’當假定位能障壁由於缺陷而發生時’在 Levinson模型中可以由下述算式表示其關係。
[算式3] F_e2^_ eW 在此,e是元電荷,N是通道內的每單位面積的平均缺 陷密度,ε是半導體的介電常數,η是包括在每單位面積的 通道中的載子數,Cm是每單位面積的電容’ Vg是閘極電 壓,t是通道的厚度。注意’在採用厚度爲3 〇nm以下的半 導體層的情況下’通道的厚度可以與半導體層的厚度相同 。線性區中的汲極電流Id可以由下述算式表示。 [算式4]
Ia Y^expC-^) .··⑷ 在此,L是通道長度,W是通道寬度,並且L = W=10pm 。此外,Vd是汲極電極電壓。當用Vg除上述算式的兩邊’ 且對兩邊取對數時,成爲下述算式。 [算式5] 喻丨n(Z^)音丨…⑸ 算式(5 )的右邊是Vg的函數。由上述算式可知’可 -92- 201220437 以根據以縱軸爲In ( Id/Vg )以橫軸爲1/Vg來標繪出測 而得到的圖表的直線的傾斜度求得缺陷密度N。也就 ’根據電晶體的Id-Vg特性可以對缺陷密度進行評價。 (In) '錫(Sn)、鋅(Zn)的比率爲 in:Sn:Zn=l:] 氧化物半導體中,缺陷密度N是lxl〇12/cm2左右》 基於如上所述那樣求得的缺陷密度等且根據藉由 (2)及算式(3)可以導ajapKOcn^/Vs。在有缺陷I Sn-Zn氧化物中測量出來的遷移率爲40cm2/Vs左右。 ,可以預測到沒有半導體內部及半導體和絕緣膜之間 面的缺陷的氧化物半導體的遷移率μο成爲120cm2/Vs » 然而,即使在半導體內部沒有缺陷,電晶體的傳 性也受通道和閘極絕緣層之間的介面中的散射的影響 言之,離閘極絕緣層介面有X的距離的位置上的遷移 可以由下述算式表示。 [算式6] ju-= 7T + §exp(-f) ...(6) 在此,D是閘極方向上的電場,且B、1是常數。 可以根據實際的測量結果求得。根據上述測量結 B = 4.75xl〇7cm/s,l = 10nm (介面散射到達的深度)。 當D增加(即,閘極電壓增高)時,算式(6 )的第二 增加,所以遷移率μι降低。 圖30示出計算一種電晶體的遷移率μ2而得到的結 在該電晶體中將沒有半導體內部的缺陷的理想的氧化 導體用於通道。另外,在計算中,使用Synopsys公司 量値 是說 在銦 :1的 算式 β In- 但是 的介 輸特 。換 率μι Β及1 果, 可知 項也 果, 物半 製造 -93- 201220437 的裝置模擬軟體Sent aurus Device,並且作爲氧化物半導 體,將能隙設定爲2.8電子伏特,將電子親和力設定爲4.7 電子伏特,將相對介電常數設定爲15,並將厚度設定爲 1 5 nm。上述値藉由測定以濺射法形成的薄膜來得到。 再者,將閘極的功函數設定爲5·5電子伏特,將源極 電極的功函數設定爲4.6電子伏特,並且將汲極電極的功 函數設定爲4.6電子伏特。另外,將閘極絕緣層的厚度設 定爲100nm,並將相對介電常數設定爲4.1。通道長度和通 道幅度都爲ΙΟμηι,而汲極電壓乂4爲〇.1¥。 如圖30所示,雖然當閘極電壓爲IV多時遷移率示出 100cm2/Vs以上的峰値,但是當閘極電壓更高時,介面散 亂變大,並遷移率降低。另外,爲了降低介面散亂,較佳 在原子級上將半導體層表面設定爲平坦(Atomic Layer Flatness )。 圖31A至圖33C示出對使用具有上述遷移率的氧化物半 導體形成微型電晶體時的特性進行計算而得到的結果。另 外,圖34A和圖34B示出用於計算的電晶體的剖面結構。圖 3 4 A和圖3 4B所示的電晶體在氧化物半導體層中具有呈現n + 導電型的半導體區11 03 a及半導體區ll〇3c。半導體區 1103a及半導體區1103c的電阻率爲2x1 (Τ3Ω cm。 圖34A所示的電晶體形成在基底絕緣層1 1 〇 1和以埋入 在基底絕緣層1 1 〇 1中的方式形成的由氧化鋁形成的埋入絕 緣物11 02上。電晶體包括半導體區n〇3a、半導體區1103c 、夾在它們之間且成爲通道形成區的本質半導體區1103b -94- 201220437 、鬧極電極1105。閘極電極1105的幅度爲33nm® 在閘極電極1 1 05和半導體區1 1 〇3b之間具有閘極絕緣 層1 104,在閘極電極1 105的雙側面具有側壁絕緣層1 106a 及側壁絕緣層1 106b,並且在閘極電極1 105的上部具有用 來防止閘極電極1 1 05與其他佈線的短路的絕緣層1 1 07。側 壁絕緣層的幅度爲5nm。另外,以接觸於半導體區1 103 a及 半導體區1103c的方式具有源極電極ll〇8a及汲極電極 1 108b。另外,該電晶體的通道幅度爲40nm。 圖34B所示的電晶體與圖34A所示的電晶體的相同之處 爲:形成在基底絕緣層1101和由氧化鋁形成的埋入絕緣物 1102上;並且包括半導體區1103a、半導體區1103c、夾在 它們之間的本質半導體區1 l〇3b、幅度爲33nm的閘極電極 1 105、閘極絕緣層1 104、側壁絕緣層1 106a及側壁絕緣層 1106b、絕緣層1107以及源極電極1108a及汲極電極1108b 圖34 A所示的電晶體與圖34B所示的電晶體的不同之處 爲側壁絕緣層1 106a及側壁絕緣層1 106b下的半導體區的導 電型。在圖34A所示的電晶體中側壁絕緣層1 1 〇6a及側壁絕 緣層11 06b下的半導體區爲呈現Π +導電型的半導體區ll〇3a 及半導體區1 1 03 c,而在圖3 4B所示的電晶體中側壁絕緣層 1 l〇6a及側壁絕緣層1 106b下的半導體區爲本質的半導體區 1103b。換言之,在圖34B所示的半導體層中具有既不與半 導體區1103a (半導體區1103c)重疊也不與閘極電極1105 重疊的寬度爲Loff的區域。將該區域稱爲偏置(offset ) -95- 201220437 區,並且將其幅度稱爲偏置長度。如圖式所示,偏置長度 與側壁絕緣層1 1 06a (側壁絕緣層1 1 〇6b )的幅度相同。 用於計算的其他參數爲如上所述的參數。在計算中’ 使用Synopsys公司製造的裝置模擬軟體Sen taurus Device。 圖3 1 A至圖3 1 C示出圖3 4 A所示的結構的電晶體的汲極電流 (Id,實線)及遷移率(μ,虛線)的閘極電壓(Vg ’閘 極與源極電極的電位差)依賴性。將汲極電壓(汲極電極 與源極電極的電位差)設定爲+1V來計算汲極電流Id’並 且將汲極電壓設定爲+0.IV來計算遷移率μ。 圖31Α爲閘極絕緣膜的厚度爲15nm時的圖,圖31Β爲 閘極絕緣層的厚度爲10nm時的圖,並且圖31 C爲閘極絕緣 層的厚度爲5nm時的圖。閘極絕緣膜越薄,尤其是截止狀 態下的汲極電流Id (截止電流)越顯著降低。另一方面’ 遷移率μ的峰値或導通狀態時的汲極電流Id (導通電流) 沒有顯著的變化》可知當閘極電壓爲1 V前後時汲極電流超 過記憶元件等所需要的1 0 μ A。 圖32A至圖32C示出在圖34B所示的結構的電晶體中當 偏置長度Loff爲5nm時的汲極電流Id (實線)及遷移率μ ( 虛線)的閘極電壓Vg依賴性。將汲極電壓設定爲+1V來計 算汲極電流Id,並且將汲極電壓設定爲+0.1 V來計算遷移率 μ。圖32A爲閘極絕緣膜的厚度爲l5nm時的圖’圖32B爲閘 極絕緣膜的厚度爲10nm時的圖,並且圖32C爲閘極絕緣膜 的厚度爲5nm時的圖。 另外,圖33A至圖33C示出在圖34B所示的結構的電晶 96 - 201220437 體中當偏置長度Loff爲15nm時的汲極電流Id (實線)及遷 移率μ (虛線)的閘極電壓依賴性。將汲極電壓設定爲+ 1 V 來計算汲極電流Id,並且將汲極電壓設定爲+0.1 V來計算遷 移率μ。圖33A爲閘極絕緣膜的厚度爲15nm時的圖,圖33B 爲閘極絕緣膜的厚度爲1 Onm時的圖,並且圖3 3 C爲閘極絕 緣膜的厚度爲5nm時的圖。 無論在上述任何結構中,都是閘極絕緣膜越薄,截止 電流越顯著降低,但是遷移率μ的峰値或導通電流沒有顯 著的變化。 另外,在圖31Α至圖31C中遷移率μ的峰値爲80cm2/Vs 左右,而在圖32A至圖32C中遷移率μ的峰値爲60cm2/Vs左 右,且在圖33A至圖33C中遷移率μ的峰値爲40cm2/Vs左右 ,並且偏置長度Loff越增加,遷移率μ的峰値越降低。另 外,截止電流也有同樣的趨勢。另一方面,雖然導通電流 也隨著偏置長度Loff的增加而減少,但是該減少與截止電 流的降低相比則要平緩得多。另外,可知當閘極電壓爲1 V 前後時汲極電流超過記憶元件等所需要的1 〇μA。 實施方式6 在本實施方式中,說明作爲氧化物半導體使用以In、 Sn及Zn爲主要成分的氧化物半導體的電晶體。 將以In、Sn、Zn爲主要成分的氧化物半導體用於通道 形成區的電晶體藉由當形成該氧化物半導體時加熱基板進 行成膜或在形成氧化物半導體膜之後進行熱處理來可以得 -97- 201220437 到良好的特性。另外,主要成分是指占組成比5at〇miC%以 上的元素。 藉由在形成以In、Sn、Zn爲主要成分的氧化物半導體 膜之後意圖性地加熱基板,可以提高電晶體的場效應遷移 率。另外,藉由使電晶體的臨界値電壓向正方向漂移來可 以實現常關閉化。 例如,圖35A至圖35C示出使用以In、Sn、Zn爲主要成 分且通道長度L爲3μιη且通道寬度W爲ΙΟμιη的氧化物半導 體膜以及厚度爲1 OOnm的閘極絕緣膜的電晶體的特性。另 外,Vd爲 10V。 圖3 5 A示出意圖性地不加熱基板藉由濺射法形成以In 、Sn、Zn爲主要成分的氧化物半導體膜時的電晶體特性。 此時場效應遷移率的峰値爲18.8cm2/Vsec。另一方面,藉 由意圖性地加熱基板形成以In、Sn、Zn爲主要成分的氧化 物半導體膜,可以提高場效應遷移率。圖35B示出將基板 加熱爲200 °C來形成以In、Sn、Zn爲主要成分的氧化物半 導體膜時的電晶體特性’此時的場效應遷移率的峰値爲 3 2.2cm2/Vsec 0 藉由在形成以In、Sn、Zn爲主要成分的氧化物半導體 膜之後進行熱處理’可以進—步提高場效應遷移率。圖 35C示出在200°C下藉由濺射形成以In、Sn、Zn爲主要成分 的氧化物半導體膜之後進行650 °C的熱處理時的電晶體特 性。此時場效應遷移率的峰値爲34.5cm2/Vsec。 藉由意圖性地加熱基板’可以期待降低濺射成膜中的 -98 - 201220437 水分被引入到氧化物半導體膜中的效果。此外,藉由在成 膜後進行熱處理,還可以從氧化物半導體層中釋放而去除 氫、羥基或水分,如上述那樣可以提高場效應遷移率。上 述場效應遷移率的提高可以認爲不僅是因爲藉由脫水化· 脫氫化去除雜質,而且因爲藉由高密度化使原子間距離變 短的緣故。此外,藉由從氧化物半導體去除雜質而使其高 純度化,可以實現結晶化。可以預測到像這樣被高純度化 的非單晶氧化物半導體會能夠實現理想的超過100cm2/Vsec 的場效應遷移率。 也可以對以In、Sn、Ζη爲主要成分的氧化物半導體注 入氧離子,藉由熱處理釋放該氧化物半導體所含有的氫、 羥基或水分,在該熱處理同時或藉由在該熱處理之後的熱 處理使氧化物半導體晶化。藉由上述晶化或再晶化的處理 可以得到結晶性良好的非單晶氧化物半導體》 藉由意圖性地加熱基板進行成膜及/或在成膜後進行 熱處理,不僅可以提高場效應遷移率,而且還有助於實現 電晶體的常截止化。將不意圖性地加熱基板來形成的以In 、Sn、Ζη爲主要成分的氧化物半導體膜用作通道形成區的 電晶體有臨界値電壓漂移到負一側的傾向。然而’在採用 藉由意圖性地加熱基板來形成的氧化物半導體膜時,可以 解決該臨界値電壓的負漂移化的問題。換言之,臨界値電 壓向電晶體成爲常截止的方向漂移,並且從圖35 Α和圖35 Β 的對比也可以確認到該傾向。 另外,也可以藉由改變In、Sn及Ζη的比率來控制臨界 -99- 201220437 値電壓,作爲組成比採用In:Sn:Zn = 2:l:3來可以實現電晶 體的常截止化。另外,藉由作爲靶材的組成比採用 In:Sn:Zn = 2:l:3,可以獲得結晶性高的氧化物半導體膜。 將意圖性的基板加熱溫度或熱處理溫度設定爲150 °C 以上,較佳設定爲200°C以上,更佳設定爲400°C以上。藉 由在更高的溫度下進行成膜或進行熱處理,可以實現電晶 體的常截止化》 另外,藉由意圖性地加熱基板來形成膜及/或在成膜 後進行熱處理,可以提高對於閘極偏壓·應力的穩定性。 例如,在2MV/cm,1 50°C且一個小時施加的條件下,可以 使漂移分別爲小於±1.5V,較佳爲小於1.0V。 實際上,對在形成氧化物半導體膜後不進行加熱處理 的樣品1和進行了 650 °C的加熱處理的樣品2的電晶體進行 BT測試。 首先,將基板溫度設定爲25°C,將Vds設定爲10V,而 對電晶體的Vg-Id特性進行測量。另外,Vds示出汲極電壓 (汲極電極和源極電極的電位差)。接著,將基板溫度設 定爲1 5 0 °C,將Vds設定爲〇 . 1 V。然後,以使施加到閘極絕 緣膜的電場強度成爲2MV/cm的方式將Vg設定爲20V,一直 保持該狀態一個小時》接著,將Vg設定爲0V。接著,將基 板溫度設定爲25°C,將Vds設定爲10V,而進行電晶體的 Vg-Id測量。將該測試稱爲正BT測試。 與此同樣,首先將基板溫度設定爲25 °C,將Vds設定 爲10V,對電晶體的Vg-Id特性進行測量。接著,將基板溫 -100- 201220437 度設定爲150°c,將vds設定爲ο.ιν。然後,以使施加到閘 極絕緣膜的電場強度成爲-2MV/cm的方式將vg設定爲-20V ,一直保持該狀態一個小時。接著,將Vg設定爲0V。接著 ,將基板溫度設定爲25°C,將Vds設定爲10V,對電晶體的 Vg-Id進行測量。將該測試稱爲負BT測試。 圖36A示出樣品1的正BT測試的結果,而圖36B示出負 BT測試的結果。另外,圖37A示出樣品2的正BT測試的結 果,而圖37B示出負BT測試的結果。 樣品1的因正BT測試及負BT測試而發生的臨界値電壓 變動分別爲1.80V及-0.42V。另外,樣品2的因正BT測試及 負BT測試而發生的臨界値電壓變動分別爲0.79 V及0.76 V。 樣品1及樣品2的BT測試前後的臨界値電壓變動都小,由此 可知其可靠性高。 熱處理可以在氧氣圍中進行,但是也可以首先在氮、 惰性氣體或減壓下進行熱處理之後在含有氧的氣圍中進行 熱處理。藉由在上述那樣的氣圍下進行熱處理,可以使氧 化物半導體膜中含有過剩的氧。藉由在首先進行脫水化· 脫氫化之後將氧添加到氧化物半導體膜,可以進一步提高 熱處理的效果。此外,作爲後面添加氧的方法,也可以採 用以電場加速氧離子並將其注入到氧化物半導體膜中的方 法。由此,也可以使氧化物半導體膜中含有過剩的氧。 雖然在氧化物半導體中及該氧化物半導體與接觸於該 氧化物半導體的膜的介面容易產生由氧缺陷導致的缺陷, 但是藉由該熱處理使氧化物半導體中含有過剩的氧,可以 -101 - 201220437 利用過剩的氧補充後面產生的氧缺陷。過剩的氧是主要存 在於晶格間的氧’並且藉由將該氧濃度設定爲lxl〇16/cm3 以上且2x1 02()/Cm3以下,可以在不使結晶變歪等的狀態下 使氧化物半導體中含有氧。 此外,藉由熱處理至少在氧化物半導體的一部分中含 有結晶’可以獲得更穩定的氧化物半導體膜。例如,在使 用組成比爲In:Sn:Zn=l:l:l的靶材,意圖性地不加熱基板 而進行濺射成膜來形成的氧化物半導體膜中,藉由利用X 線衍射(XRD: X-Ray Diffraction)觀察到光暈圖案( halo pattern)。藉由對該所形成的氧化物半導體膜進行熱 處理,可以使其結晶化。雖然熱處理溫度是任意的溫度, 但是例如藉由進行65〇°C的熱處理,可以利用X線衍射觀察 到明確的衍射峰値》 實際進行In-Sn-Zn-Ο膜的XRD分析。作爲XRD分析, 使用Bruker AXS公司製造的X線衍射裝置D8 ADVANCE並 利用平面外(Out-of-Plane)法來進行測量。 作爲進行XRD分析的樣品,準備樣品A及樣品B。以下 說明樣品A及樣品B的製造方法。 在完成了脫氫化處理的石英基板上形成厚度爲l〇〇nm 的 In-Sn-Zn-Ο膜。 在氧氣圍下使用濺射裝置以100W ( DC )的功率來形 成In-Sn-Zn-Ο膜。作爲靶材使用原子數比爲In:Sn:Zn=l:l:l 的In-Sn-Zn-O靶材。另外,將成膜時的基板加熱溫度設定 爲200°C。藉由上述步驟製造的樣品爲樣品A。 -102- 201220437 接著’對以與樣品A相同的方法製造的樣品以65(rc的 溫度進行加熱處理。首先,在氮氣圍下進行—個小時的加 熱處理’然後不降低溫度地在氧氣圍下再進行一個小時的 加熱處理。藉由上述步驟製造的樣品爲樣品B。 圖4〇示出樣品A及樣品B的XRD光譜。在樣品a中沒有 觀測到起因於結晶的峰値,但是在樣品B中當20爲353”近 旁及37deg至3 8deg時觀察到起因於結晶的峰値。 像這樣’藉由在形成以In、Sn ' Zn爲主要成分的氧化 物半導體時意圖性地進行加熱及/或在成膜後進行加熱處 理’可以提高電晶體特性。 該基板加熱或熱處理起到不使膜中含有對於氧化物半 導體來說是惡性雜質的氫或羥基或者從膜中去除該雜質的 作甩。換言之,藉由去除在氧化物半導體中成爲施體雜質 的氫來可以實現高純度化,由此可以實現電晶體的常截止 化’並且藉由氧化物半導體被高純度化來可以使截止電流 爲laA/μπι以下。在此,上述截止電流値的每單位示出每通 道寬度Ιμτη的電流値。 圖41示出電晶體的截止電流與測量時的基板溫度(絕 對溫度)的倒數的關係。在此,爲了方便起見,橫軸表示 測量時的基板溫度的倒數乘以1 0 0 0而得到的數値(1 0 0 0/ Τ )0 明確而言,如圖41所示那樣,當基板溫度爲125 °C時 可以將截止電流設定爲laA/μπι ( 1χ1〇_18Α/μπι )以下,當 85°C 時設定爲 100ζΑ/μχη(1χ1〇-19Α/μτη)以下,當室溫( -103- 201220437 27°C )時設定爲 ΙζΑ/μηι ( 1χ1〇_21Α/μιη)以下。較佳地, 當125°C時可以將其設定爲O.laA/μπι ( 1χ1(Τ19Α/μιη )以下 ,當85°C時設定爲1〇ζΑ/μιη ( 1χ10_2()Α/μιη )以下,當室溫 時設定爲 〇 . 1 z A / μ m ( 1 χ 1 〇 - 2 2 A / μ m )以下。 當然,爲了防止當形成氧化物半導體膜時氫或水分混 入到膜中,較佳充分抑制來自沉積室外部的洩漏或來自沉 積室內壁的脫氣來實現濺射氣體的高純度化。例如,爲了 防止水分被包含在膜中,作爲濺射氣體較佳使用其露點 爲-70°C以下的氣體。另外,較佳使用靶材本身不含有氫 或水分等雜質的被高純度化的靶材。以In、Sn、Ζη爲主要 成分的氧化物半導體可以藉由熱處理去除膜中的水分,但 是與以In、Ga、Ζη爲主要成分的氧化物半導體相比水分的 釋放溫度高,所以較佳形成原本就不含有水分的膜。‘ 另外,在使用形成氧化物半導體膜之後進行650°C的 加熱處理的樣品B的電晶體中,對基板溫度與電特性的關 係進行評價。 用於測量的電晶體的通道長度L爲3 μιη,通道寬度W爲 ΙΟμπι,Lov 爲 Ομηι,dW 爲 Ομιη。另外,將 Vds 設定爲 10V» 此外,在基板溫度爲-40°C,-25°C,25°C,75°C,125°C 及 1 50 °C下進行測量。在此,在電晶體中,將閘極電極與一 對電極重疊的部分的寬度稱爲Lov,並且將一對電極的從 氧化物半導體膜超出的部分的寬度稱爲dW。 圖3 8示出Id (實線)及場效應遷移率(虛線)的Vg依 賴性。另外,圖39A示出基板溫度與臨界値電壓的關係, -104- 201220437 而圖39B示出基板溫度與場效應遷移率的關係。 根據圖39A可知基板溫度越高臨界値電壓越低。另外 ,作爲其範圍,在-40 °C至150 °C的基板溫度下臨界値電壓 爲 1.09V 至-0.23 V。 此外,根據圖39B可知基板溫度越高場效應遷移率越 低。另外,作爲其範圍,在_40°C至15〇°C的基板溫度下’ 場效應遷移率爲36cm2/Vs至32cm2/Vs。由此’可知在上述 溫度範圍內電特性變動較小。 在將上述那樣的以1n、Sn、211爲主要成分的氧化物半 導體用於通道形成區的電晶體中’可以在將截止電流保持 爲laA/μπι以下的狀態下,將場效應遷移率設定爲 30cm2/VSeC以上,較佳設定爲40cm2/Vsec以上,更佳設定 爲60cm2/Vsec以上,而滿足LSI所要求的導通電流値。例 如,在L/W = 33nm/40nm的FET中’當閘極電壓爲2.7V,汲 極電壓爲1.0V時,可以流過12μA以上的導通電流。另外, 在電晶體的工作所需要的溫度範圍內也可以確保足夠的電 特性。當具有這種特性時’即使在使用Si半導體製造的積 體電路中混裝有使用氧化物半導體形成的電晶體,也可以 實現具有新的功能的積體電路而不用犧牲工作速度。 〈電晶體的例子1〉 以下,參照圖42A和圖42B等對將In-Sn-Zn-Ο膜用於氧 化物半導體膜的電晶體的一個例子進行說明。 圖42A和圖42B是共面型的頂閘頂接觸結構的電晶體的 -105- 201220437 俯視圖以及剖面圖。圖42A示出電晶體的俯視圖。另外, 圖428示出對應於圖42八的鏈式線八-3的剖面八-8。 圖42B所示的電晶體包括:基板1 2 00 ;設置在基板 12 00上的基底絕緣膜12 02;設置在基底絕緣膜12 02附近的 保護絕緣膜1 204 ;設置在基底絕緣膜1 202及保護絕緣膜 1204上的具有高電阻區1206a及低電阻區1206b的氧化物半 導體膜1 206 ;設置在氧化物半導體膜1 2 06上的閘極絕緣膜 1208;以隔著閘極絕緣膜1208與氧化物半導體膜1206重疊 的方式設置的閘極電極1210;與閘極電極1210的側面接觸 地設置的側壁絕緣膜1 2 1 2 ;至少與低電阻區1 206b接觸地 設置的一對電極1214;以至少覆蓋氧化物半導體膜1 206、 閘極電極1210及一對電極1214的方式設置的層間絕緣膜 1216;以及以藉由設置在層間絕緣膜1216中的開口部至少 與一對電極1214中的一方連接的方式設置的佈線1218。 另外,雖然未圖示,但是還可以包括覆蓋層間絕緣膜 1216及佈線1218地設置的保護膜。藉由設置該保護膜,可 以降低因層間絕緣膜1216的表面傳導而產生的微小洩漏電 流,而可以降低電晶體的截止電流。 〈電晶體的例子2> 此外,示出與上述不同的將In-Sn-Zn-O膜用於氧化物 半導體膜的電晶體的另一個例子。 圖43A和圖43B是示出在本實施方式中製造的電晶體的 結構的俯視圖以及剖面圖。圖4 3 A是電晶體的俯視圖。另 -106- 201220437 外,圖43B是對應於圖43A的鏈式線A-B的剖面圖。 圖43B所示的電晶體包括:基板1600;設置在基板 1 600上的基底絕緣膜1602 ;設置在基底絕緣膜1602上的氧 化物半導體膜1 606 ;與氧化物半導體膜1 606接觸的一對電 極1614;設置在氧化物半導體膜1606及一對電極1614上的 閘極絕緣膜1 608 ;以隔著閘極絕緣膜1 608與氧化物半導體 膜1 606重疊的方式設置的閘極電極1610;覆蓋閘極絕緣膜 1608及閘極電極1610地設置的層間絕緣膜1616;藉由設置 在層間絕緣膜1 6 1 6中的開口部與一對電極1 6 1 4連接的佈線 1618 ;以及以覆蓋層間絕緣膜1616及佈線1618的方式設置 的保護膜1 620。 作爲基板1 600使用玻璃基板,作爲基底絕緣膜1 602使 用氧化矽膜,作爲氧化物半導體膜1606使用In-Sn-Zn-0膜 ,作爲一對電極1614使用鎢膜,作爲閘極絕緣膜1 6 08使用 氧化矽膜,作爲閘極電極1610使用氮化鉬膜和鎢膜的疊層 結構,作爲層間絕緣膜1 6 1 6使用氧氮化矽膜和聚醯亞胺膜 的疊層結構,作爲佈線1618使用按順序層疊有鈦膜、鋁膜 、鈦膜的疊層結構,作爲保護膜1 620使用聚醯亞胺膜。 另外’在具有圖43 A所示的結構的電晶體中,將閘極 電極1610與一對電極1614重疊的部分的寬度稱爲Lov。同 樣地’將一對電極1614的從氧化物半導體膜1 606超出的部 分的寬度稱爲dW。 實施方式7 -107- 201220437 在本實施方式中,使用圖23A至圖23 F對將上述的實施 方式所說明的半導體裝置應用於電子裝置的情況進行說明 。在本實施方式中,對將上述半導體裝置應用於電腦、行 動電話機(也稱爲行動電話、行動電話裝置)、可攜式資 訊終端(包括可攜式遊戲機、聲音再現裝置等)、數位相 機、數碼攝像機、電子紙、電視裝置(也稱爲電視或電視 接收機)等的電子裝置的情況進行說明》 圖23 A示出筆記本型個人電腦,包括外殼701、外殼 702、顯示部703以及鍵盤704等。在外殼701和外殼702中 的至少一個中設置有之前的實施方式所示的半導體裝置。 因此,可以實現一種筆記本型個人電腦,其中寫入和讀出 資訊的速度很快,可以在較長期間內保持儲存,並且耗電 量被充分地降低。 圖23 B示出可攜式資訊終端(PDA),其本體711包括 顯示部713、外部介面715以及操作按鈕714等。另外,還 包括用於操作可攜式資訊終端的觸屏筆712等。在本體711 中設置有之前的實施方式所示的半導體裝置。因此,可以 實現一種可攜式資訊終端,其中寫入和讀出資訊的速度很 快,可以在較長期間內保持儲存,並且耗電量被充分地降 低。 圖23C示出安裝有電子紙的電子書閱讀器720,包括外 殻721和外殼723的兩個外殻。外殼721和外殼723分別設置 有顯示部725和顯示部727。外殼721和外殼723由軸部737 相連接,且可以以該軸部73 7爲軸進行開閉動作。另外, -108- 201220437 外殼721包括電源731、操作鍵733以及揚聲器735等。在外 殼721和外殻723中的至少一個中設置有之前的實施方式所 示的半導體裝置。因此,可以實現一種電子書閱讀器,其 中寫入和讀出資訊的速度很快,可以在較長期間內保持儲 存’並且耗電量被充分地降低。 圖23D示出行動電話機,包括外殼740和外殼741的兩 個外殻。再者,外殻740和外殻741滑動而可以從如圖23D 所示那樣的展開狀態變成重疊狀態,所以可以實現適於攜 帶的小型化。另外,外殼741包括顯示面板742、揚聲器 743、麥克風744、操作鍵745、指向裝置746、照相用透鏡 747以及外部連接端子74 8等。此外,外殼740包括進行行 動電話機的充電的太陽電池單元749和外部記憶體插槽750 等。另外,天線內置在外殼741中。在外殻740和外殼741 中的至少一個中設置有之前的實施方式所示的半導體裝置 。因此,可以實現一種行動電話機,其中寫入和讀出資訊 的速度很快,可以在較長期間內保持儲存,並且耗電量被 充分地降低。 圖23E示出數位相機,包括本體761、顯示部767、取 景器763、操作開關764、顯示部765以及電池766等。在本 體761中設置有之前的實施方式所示的半導體裝置。因此 ,可以實現一種數位相機,其中寫入和讀出資訊的速度很 快,可以在較長期間內保持儲存,並且耗電量被充分地降 低。 圖23F示出電視裝置770,包括外殼771、顯示部773以 -109- 201220437 及支架775等。可以藉由外殼771具有的開關和遙控操作機 780來進行電視裝置770的操作。在外殼771和遙控操作機 780中安裝有之前的實施方式所示的半導體裝置。因此, 可以實現—種電視裝置’其中寫入和讀出資訊的速度很快 ,可以在較長期間內保持儲存’並且耗電量被充分地降低 〇 如上所述,本實施方式所示的電子裝置安裝有根據之 前的實施方式的半導體裝置。所以’可以實現耗電量被降 低的電子裝置。 ] ^ 明:圖 說中 、 單式A1 簡圖 1 式在圖 圖 路 電 的 置 裝 體 導 半 是 C 1X 圖 及 以 B H 圖 圖2是半導體裝置的方塊圖: 圖3A和圖3B1至圖3B5是半導體裝置的電路圖; 圖4A和圖4B是半導體裝置的電路圖; 圖5A和圖5B是時序圖; 圖6 A和圖6B是半導體裝置的電路圖; 圖7A和圖7B是時序圖; 圖8是半導體裝置的電路圖; 圖9A和圖9B是時序圖: 圖10是半導體裝置的電路圖: 圖1 1是時序圖; -110- 201220437 圖12是半導體裝置的電路圖; 圖1 3是時序圖; 圖14是半導體裝置的方塊圖; 圖15是半導體裝置的電路圖; 圖16是半導體裝置的電路圖; 圖17A和圖17B是半導體裝置的剖面圖及平面圖; 圖18A至圖18G是關於SOI基板的製造製程的剖面圖; 圖19 A至圖19E是關於半導體裝置的製造製程的剖面圖 » 圖20 A至圖20D是關於半導體裝置的製造製程的剖面 圖; 圖21A至圖21D是關於半導體裝置的製造製程的剖面 圖, 圖22 A至圖22C是關於半導體裝置的製造製程的剖面圖 » 圖23A至圖23F是電子裝置的圖; 圖24A和圖24B是半導體裝置的剖面圖; 圖25 A至圖25C是關於半導體裝置的製造製程的剖面圖 » 圖26A至圖26C是半導體裝置的剖面圖; 圖27A至圖27E是說明氧化物材料的結構的圖; 圖28A至圖28C是說明氧化物材料的結構的圖; 圖29A至圖29C是說明氧化物材料的結構的圖; 圖3 0是說明藉由計算得到的遷移率的閘極電壓依賴性 -111 - 201220437 的圖; 圖3 1 A至圖3 1 C是說明藉由計算得到的汲極電流和遷移 率的閘極電壓依賴性的圖; 圖32A至圖32C是說明藉由計算得到的汲極電流和遷移 率的閘極電壓依賴性的圖; 圖33 A至圖3 3C是說明藉由計算得到的汲極電流和遷移 率的閘極電壓依賴性的圖; 圖34A和圖34B是說明用於計算的電晶體的剖面結構的 圖, , 圖35A至圖35C是示出電晶體的特性的圖; 圖36A和圖36B是示出電晶體的特性的圖; 圖3 7A和圖37B是示出電晶體的特性的圖; 圖3 8是示出電晶體的特性的圖; 圖39A和圖39B是示出電晶體的特性的圖; 圖40是示出氧化物材料的XRD光譜的圖; 圖4 1是示出電晶體的特性的圖; 圖42A和圖42B是半導體裝置的平面圖及剖面圖; 圖43 A和圖43 B是半導體裝置的平面圖及剖面圖。 【主要元件符號說明】 120 :半導體層 1 2 2 :絕緣層 1 2 2 a :鬧極絕緣層 124 :掩模 -112- 201220437 126 :雜質區 1 2 8 a :閘極電極 1 2 8 b :導電層 1 30 :雜質區 132 :雜質區 1 3 4 :通道形成區 1 3 6 :絕緣層 1 3 8 :絕緣層 1 4 0 :絕緣層 1 4 2 a :源極電極 142b :汲極電極 144 :氧化物半導體層 1 4 6 :閘極絕緣層 1 4 8 a :閘極電極 148b :導電層 1 5 0 :絕緣層 154 :佈線 1 5 6 :絕緣層 1 6 0 :電晶體 1 6 2 :電晶體 164 :電容器 170 :儲存單元 201 :儲存單元陣列 2 0 2 :列驅動電路 201220437 2 03 :行驅動電路 2 04 :控制器 2 05 : I/O控制電路 206 :計數器 207:電位產生電路 2 0 8 :緩衝器 2 2 1 :位元線/源極電極線驅動電路 223a:模擬開關 225 :電路 2 3 1 :閘極線/電容線驅動電路 3 1 4 :電晶體 323 :負載 324:讀出放大器 3 25 :反相器 3 26 :時鐘反相器 3 2 7 :電晶體 3 2 8 :電晶體 3 29 :鎖存器電路 3 4 1 :電晶體 3 42 :電晶體 3 4 3 :電晶體 3 44 :電晶體 4 0 0 :絕緣層 4 0 1 :閘極電極 -114- 201220437 4 0 2 :閘極絕緣層 403 :氧化物半導體層 404a:氧化物導電層 404b:氧化物導電層 405a:源極電極 405b:汲極電極 4 1 〇 :電晶體 4 2 0 :電晶體 427 :絕緣層 4 3 0 :電晶體 4 3 7 :絕緣層 441 :電晶體 442 :電晶體 450a :結晶氧化物半導體層 450b =結晶氧化物半導體層 453:氧化物半導體層 500 :半導體基板 5 1 0 :單晶半導體基板 5 1 2 :氧化膜 5 1 4 :脆化區 5 1 6 :單晶半導體層 5 1 8 :單晶半導體層 7 〇 1 :外殼 7 02 :外殼 -115 201220437 7 0 3 :顯不部 704 :鍵盤 7 1 1 :本體 712 :觸屏筆 7 1 3 :顯示部 7 1 4 :操作按鈕 7 1 5 :外部介面 720 :電子書閱讀器 721 :外殼 7 2 3 :外殼 725 :顯示部 7 2 7 :顯示部 7 3 1 :電源 7 3 3 :操作鍵 7 3 5 :揚聲器 737 :軸部 740 :外殼 7 4 1 :外殻 7 4 2 :顯示面板 743 :揚聲器 744 :麥克風 745 :操作鍵 7 4 6 :指向裝置 747 :照相用透鏡 201220437 748 :外部連接端子 749 :太陽電池單元 750 :外部記憶體插槽 761 :本體 763 :取景器 7 6 4 :操作開關 765 :顯示部 7 6 6 :電池 767 :顯示部 7 7 0 :電視裝置 7 7 1 :外殼 773 :顯示部 775 :支架 7 8 0 :遙控操作機 1 1 〇 1 :基底絕緣層 1 102 :埋入絕緣物 1 103a :半導體區 1 1 〇3b :半導體區 1 1 03c :半導體區 1 1 0 4 :閘極絕緣層 1 1 0 5 :閘極電極 1 1 0 6 a :側壁絕緣層 1 1 〇 6 b :側壁絕緣層 1 1 0 7 :絕緣層 -117 201220437 1 1 0 8 a :源極電極 1 1 0 8 b :汲極電極 1 2 0 0 :基板 1 202 :基底絕緣膜 1 204 :保護絕緣膜 1206:氧化物半導體膜 1 2 0 8 :閘極絕緣膜 1 2 1 0 :閘極電極 1 2 1 2 :側壁絕緣膜 1 2 1 4 :電極 1 2 1 6 :層間絕緣膜 1 2 1 8 :佈線 1 600 :基板 1 602 :基底絕緣膜 1 606 :氧化物半導體膜 1 608 :閘極絕緣膜 1 6 1 0 :閘極電極 1 6 1 4 :電極 1 6 1 6 :層間絕緣膜 1 6 1 8 :佈線 1 620 :保護膜 -118-
Claims (1)
- 201220437 七、申請專利範園: 1. —種半導體裝置,包括: 佈線; 儲存單元包括: 包括第一閘極電極、第一源極電極、第一汲極電 極以及第一通道形成區的第一電晶體;以及 包括第二閘極電極、第二源極電極、第二汲極電 極以及第二通道形成區的第二電晶體;以及 包括負載 '時鐘反相器及第三電晶體的讀出電路, 其中’該第一通道形成區的材料與該第二通道形成區 的材料不同, 該第三電晶體包括第三閘極電極、第三源極電極、第 二汲極電極以及第三通道形成區, 藉由該佈線該時鐘反相器的輸入端子電連接於該負載 及該第一源極電極和該第一汲極電極中的一方, 該時鐘反相器的輸出端子電連接於該第三源極電極和 該第三汲極電極中的一方, 並且,該第三源極電極和該第三汲極電極中的另一方 電連接於電源電位。 2. 根據申請專利範圍第1項之半導體裝置, 其中,該第一電晶體爲p通道型電晶體, 並且,該第二電晶體爲η通道型電晶體。 3 ·根據申請專利範圍第1項之半導體裝置, 其中,該第二通道形成區包含氧化物半導體。 -119- 201220437 4.根據申請專利範圍第1項之半導體裝置,還包括與 該時鐘反相器的該輸出端子電連接的鎖存器電路。 5 ·根據申請專利範圍第1項之半導體裝置, 其中’該佈線與該第二源極電極和該第二汲極電極中 的一方電連接。 6. —種半導體裝置,包括: 第一佈線; 第二佈線; 儲存單元包括: 包括第一閘極電極、第一源極電極、第一汲極電 極以及第一通道形成區的第一電晶體; 包括第二閘極電極、第二源極電極、第二汲極電 極以及第二通道形成區的第二電晶體;以及 電容器,其中該電容器的第一電極電連接於該第 一閘極電極及該第二源極電極和該第二汲極電極中的一方 ,並且該電容器的第二電極電連接於該第二佈線;以及 包括負載、時鐘反相器及第三電晶體的讀出電路, 其中,該第一通道形成區的材料與該第二通道形成區 的材料不同, 該第三電晶體包括第三閘極電極、第三源極電極、第 三汲極電極以及第三通道形成區, 藉由該第一佈線該時鐘反相器的輸入端子電連接於該 負載及該第一源極電極和該第一汲極電極中的一方, 該時鐘反相器的輸出端子電連接於該第三源極電極和 -120- 201220437 該第三汲極電極中的一方, 該第三源極電極和該第三汲極電極中的另一方電連接 於電源電位, 每當該第二佈線的電位變化時該第三電晶體截止, 並且,每當該第二佈線的電位變化時將具有高電平電 位的時鐘信號輸入到該時鐘反相器中的時鐘信號線。 7.根據申請專利範圍第6項之半導體裝置, 其中,該第一電晶體爲p通道型電晶體, 並且’該第二電晶體爲11通道型電晶體。 8·根據申請專利範圍第6項之半導體裝置, 其中,該第二通道形成區包含氧化物半導體。 9. 根據申請專利範圍第6項之半導體裝置,還包括與 該時鐘反相器的該輸出端子電連接的鎖存器電路。 10. 根據申請專利範圍第6項之半導體裝置, 其中’該第一佈線電連接於該第二源極電極和該第二 汲極電極中的一方。 11· 一種半導體裝置的驅動方法,包括: 第一佈線; 第二佈線; 儲存單元包括: 包括第一閘極電極、第一源極電極、第一汲極電 極以及第一通道形成區的第一電晶體; 包括第二閘極電極、第二源極電極、第二汲極電 極以及第二通道形成區的第二電晶體;以及 -121 - 201220437 電容器,其中該電容器的第—電極電連接於該第 一閘極電極及該第二源極電極和該第二汲極電極中的一方 ,並且該電容器的第二電極電連接於該第二佈線;以及 包括負載、時鐘反相器及第三電晶體的讀出電路, 其中,該第一通道形成區的材料與該第二通道形成區 的材料不同, 該第三電晶體包括第三閘極電極、第三源極電極、第 三汲極電極以及第三通道形成區, 藉由該第一佈線該時鐘反相器的輸入端子電連接於該 負載及該第一源極電極和該第一汲極電極中的一方, 該時鐘反相器的輸出端子電連接於該第三源極電極和 該第三汲極電極中的一方, 並且,該第三源極電極和該第三汲極電極中的另一方 電連接於電源電位,該驅動方法包括如下步驟: 輸入到該第二佈線的第一電位從第二電位逐漸變到第 三電位; 根據該第一電位的變化逐漸變化輸入到該第一佈線的 第四電位,由該負載及該第一電晶體的電阻分割決定該第 四電位; 每當該第一電位變化時將時鐘信號及反轉時鐘信號輸 入到該時鐘反相器; 每當將該時鐘信號及該反轉時鐘信號輸入到該時鐘反 相器時從該時鐘反相器輸出輸出信號;以及 將該時鐘信號或該反轉時鐘信號輸入到該第三鬧極電 -122- 201220437 極’並且在將該時鐘信號或該反轉時鐘信號輸入到該第三 閘極電極時該第三電晶體截止。 12. 根據申請專利範圍第丨〗項之驅動方法, 其中’該第一電晶體爲P通道型電晶體, 並且,該第二電晶體爲η通道型電晶體。 13. 根據申請專利範圍第11項之驅動方法, 其中,該第二通道形成區包含氧化物半導體。 1 4 ·根據申請專利範圍第1 1項之驅動方法, 其中’該半導體裝置還包括與該時鐘反相器的該輸出 端子電連接的鎖存器電路。 1 5.根據申請專利範圍第1 1項之驅動方法, 其中’該第一佈線電連接於該第二源極電極和該第二 汲極電極中的一方。 1 6 ·根據申請專利範圍第1 1項之驅動方法, 其中,該第三電晶體爲Ρ通道型電晶體, 該電源電位爲VDD, 並且,每當該第一電位變化時將該反轉時鐘信號輸入 到該第三閘極電極。 1 7 .根據申請專利範圍第1 1項之驅動方法, 其中,該第三電晶體爲η通道型電晶體, 該電源電位爲GND ’ 並且,每當該第一電位變化時將該時鐘信號輸入到該 第三閘極電極。 -123-
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