TW201103116A - Integrated circuit structure - Google Patents
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Description
201103116 六、發明說明： 【發明所屬之技術領域】 本發明係有關於一種積體電路結構，特別是有關於 一種積體電路之電源供應結構。 【先前技術】 對於積體電路的操作而言，必須適當的供應及分配 電源。對此需要有適當的操作電壓VDD及VSS的分配。 Φ 第1圖係一半導體晶片的上視圖’其繪示出用以分配晶 片的操作電壓VDD及VSS的配電系統。VDD線10形 成一格網（mesh)，其分佈於整個各自的晶片且載有操 作電壓VDD。VSS線14也形成一格網，其分佈於整個各 自的晶片且載有操作電壓VSS。VDD接墊12及VSS接 墊16形成於各自的半導體晶片的上表面，以從晶片外側 分別接收電壓VDD及電壓VSS。 在形成具有小尺寸的電路的先進技術中，設計的複 • 雜度大幅性增加，而引發高電力耗損。因此，需要大量 的電源接墊12及16來供應内部電路電流。另外，需要 密集的電源格網，使電源電壓降（IR dr〇p)最小化。由 於受限於接墊間距（pad_pitch) ’無法縮小接墊。及Μ 的尺寸，接墊12及16伯用了大量的晶片面積，其約佔 了 20/。至3G/。甚至更大。另外，電源格網佔用了重要的 佈線資源，此明顯增加了晶片尺寸及製造成本。 第2圖係-晶片的剖面示意圖，騎示出電源如何 經由凸塊（bUmp) 18、電源接墊12及16、電源格網1〇 0503-A34904TWF/spin 3 201103116 及14以及相連的金屬線22及介層窗（via) 24而供應至 電晶體28。需注意的是電源在抵達電晶體28之前須通過 複數個金屬線及介層窗。因此電源格網丨〇及14與電晶 體28之間的有效電阻值包含金屬線22及疊置介層窗24 的電阻值’其高達幾十歐姆，因而提高電流-電阻 (cmrent-resistance，IR)所造成的壓降。第！及2圖所 不的習知電源供應系統的另一問題在於疊置金屬線22及 疊置介層窗24佔了原本可使用於佈線的晶片面積，其妨 礙了信號佈線並且變得擁塞。 【發明内容】 根據本發明一實施例，一種積體電路結構，包括： 曰曰片’包括-基底；以及—電源分配網絡。電源分配 網絡包括：複數個電源石夕通孔電極，穿過基底，其中電 源石夕通孔電極構成-柵網；以及複數個金屬線，位於一 底層金屬化層中，其中金屬線將電源料孔電極耦接至 位於基底上的積體電路裝置。 本發明另一實施例，一種積體電路結構，包括: 孔雪搞，:、.匕括半導體基底，複數個第—VDD石夕通 穿過半導體基底；複數個 木形成一第一柵網’且在第一栅 母一列中呈現交替排列圖案 的二：_」重佈局: 相對於㈣的背側上’其中每一第_重佈局線電性 〇503-A349〇4TWF/spin 201103116 耦接至部份的第一 VDD矽通孔電極；以及複數個第二重 佈局線，位於半導體基底的背側上，其中每一第二重佈 局線電性耦接至部份的第一 VSS矽通孔電極。 本發明的優點包括了降低晶片面積使用、降低電源 佈線所造成信號佈線的阻礙、以及降低電源電壓降（IR drop)。 【實施方式】 • 以下說明本發明實施例之製作與使用。然而，可輕 易了解本發明實施例提供許多合適的發明概念而可實施 於廣泛的各種特定背景。所揭示的特定實施例僅僅用於 說月以特疋方法製作及使用本發明，並非用以侷限本發 明的範圍。 以下揭示一種新穎的電源分配網絡及其設計方法， 電源刀配網絡包括一電源栅網（p〇wer以丨4 )，用以供應 電源至積體電路。 _ :月參照第3A圖，其!會示出晶片！ 〇〇的背側圖，其中 背:為不具有主動（aetive)裝置（例如，形成於其上的 電曰曰體）的侧。为侧為晶片1 〇〇前側的一相對側，積 體電路裝置，例如電晶體（未綠示 圖係形成於前側…/基底…極 (thr〇ugh-S1hc〇n/substrate via, TSV) 3〇及 32 穿過基底 t (未繪示於第3圖’請參照第5圖）且自背側延伸至 引側基底34可為—半導體基底，例如—♦基底。石夕通 孔電極3G用於傳導正操作電壓乂如至晶片綱内的積 0503-A34904TWF/spin 5 201103116 體電路，因而可稱之為VDD矽通孔電極。矽通孔電極32 用於傳導操作電壓vss (其可為電性接地）至晶片1〇〇 内的積體電路，因而可稱之為vss矽通孔電極。矽通孔 電極30及32也可稱之為電源石夕通孔電極。石夕通孔電極 30及32分佈成一週期性圖案，且大體上分佈於整個晶片 100上。亦即，矽通孔電極3〇及32的分佈是從晶片工⑽ 的中心至罪近晶片1〇〇的邊緣。在另一實施例中，矽通 孔電極30及32分佈的區域涵蓋了晶片1〇〇區域的1% 以上，甚至涵蓋了晶片100區域的5〇/〇、20〇/〇、50〇/〇或80% 以上。在一實施例中，VDD矽通孔電極3〇及vss矽通 孔電極32沿著平行於晶片1〇〇邊緣的平行線（請參照第 8圖）作水平排列。在其他實施例中，VDD矽通孔電極 3〇及VSS矽通孔電極32沿著對角線作斜對角排列，如 第3A圖的虛線所示。可以理解的是VDD矽通孔電極％ 及VSS矽通孔電極32可排列成其他圖案，例如鋸齒形 (zigzag)，如第3B圖的虛線所示。巨集（marc〇) a及 巨集B (其中”巨集，，用語將於本文後續作說明）彼此靠 近。只有形成兩列的矽通孔電極。VDD矽通孔電極3〇 形成，齒形圖案，且vss矽通孔電極32形成鋸齒形圖案。 母夕通孔電極30及32的尺寸小於1〇 gmx 在一實施例中，每一矽通孔電極3〇及32的尺寸約為6 μπιχ6 μιη。當設計矽通孔電極3〇及32時，可先設計複 數個栅網，而一個以上的柵網具有不同的栅網尺寸（相 鄰柵網節點之間的距離）。在一實施例中，柵網之中最 大的栅巧的;網尺寸約^ _。最大的栅網可進一步書1 0503-A34904TWF/spin 201103116 分型成具有較小尺寸的小柵網·。舉例來說，請參昭第3A 圖，石夕通孔電極30及32位於具有拇網尺寸⑴的桃網 上，而點38屬於小於矽通孔電極3〇及32的柵網的一栅 網（具有柵網尺寸D2)。矽通孔電極3〇及32可放至於 最大柵網的柵網節點上。若需要更多的電源矽通孔電極 時’可將額外電源料孔電極設置於小栅網上。由於拇 網尺寸明顯小於晶片100的尺寸’因而具有許多的石夕通 孔電極30及32,其中柵網大於3〇μιηχ3〇μιη，或甚至大 鲁 於 250 μιηχ250 μηι。 第3Α及3Β圖僅繪示出矽通孔電極3〇及％。在第4 圖中，亦繪示出背側的重佈局線（redistributi〇n Hne， RDL ) 40及42。第4圖亦為晶片j 〇〇的背側示意圖。重 佈局線40内連接至矽通孔電極3〇，而重佈局線42内連 接至矽通孔電極32。凸塊（bump) 44電性連接至重佈局 線40/42以及矽通孔電極30/32，且連接至外部介面。 第5圖係繪不出第4圖中結構的剖面示意圖，其為 第4圖巾沿5-5、線或5’-5,線的剖面示意^。需注意的是 矽通孔電極30及32位於晶片100内，而重佈局線4〇及 42、底層凸塊金屬化層（under_bump) 46及凸塊44位於封裝52内。矽通孔電極3〇及32連接 至或接觸於或終止於底層金屬化層（所習知的M1)。矽 通孔電極30及32有時會電性耦接至由M1上方的金屬化 層（所習知的M2 )所形成的金屬特徵部件（metal feature)。在金屬化層M1及M2中，金屬線可僅使用於 區域性連接（local c〇nnecti〇n)(請參照第8圖的金屬線 0503-A34904TWF/spin _ 201103116 60及62) ’其將矽通孔電極的電源連接至附近的積體電 路裝置’例如電晶體53。電源佈線（矽通孔電極30及 32的電性連接）可由金屬化層M3來形成或否，而若有 的話’由金屬化層M3所構成的電源佈線也是非常少。因 此’電源佈線限於較低的金屬化層。在一實施例中，沒 有電源佈線是由頂層金屬化層（頂層金屬）或是用以形 成接墊（未繪示，其露出於晶片1〇()的上表面）的接墊 層（未繪示）所形成。相較之下，儘管第5圖所示的信 唬矽通孔電極連接至晶片1〇〇的背側，然而信號矽通孔 電極也可連接至頂層金屬以及露出於晶片1〇〇上表面的 金屬接墊。由於矽通孔電極30及32取代了經由晶片1〇〇 上表面至金屬化層Ml之中的多重金屬線及介層窗而直 接連接至金屬化層Ml，因此電源佈線並不會嚴重妨礙信 號佈線。同樣地，不需要在晶片1〇()的上表面形成電源 接墊。 若一巨集（請參照第5、6八及6B圖，也稱作硬體巨 集（hard marco))的設置妨礙所有低層金屬佈線（M1 及M2)，沒有矽通孔電極可形成於硬體巨集區，而電源 矽通=電極30及32必須形成於硬體巨集附近。因此， 具有疊置的介層窗的金屬層（金屬線35)可用於連接巨 集内的電路與矽通孔電極3〇及32，如第5圖所示。 在一實施例中，如第3A圖所示，矽通孔電極3〇及 32均勻地分部於整個晶片1〇〇。可以理解的是晶片 可包括不同的功能區塊，例如控制器、算數邏輯單元 (arithmetic logic unit，ALU)、記憶體等等，且功能區 〇503-A34904TWF/spin 8 201103116 塊的電源供應需求不同。第6A圖係繪示出晶片_
成次區域（SUb-regi〇n/tile) 56的一實施例。在本實= 中，不同的次區域可具有不同的矽通孔電極3〇及 度。舉例來說’在一次區域中，矽通孔電極3〇及 設置於最大的栅網節點（如第6A圖中所標示的，，大拇網 )，而在其他次區域中，矽通孔電極3〇及32除了 ％ 置於最大的栅網節點外，也可設置於較小的栅網（、如°$ 6八时所標示的”小栅網”）。再者，對於需要較大電 流的’這些功能區塊來說，例如記憶體巨集（如第6八圖所 不的巨集”），需加入更多的矽通孔電極3〇及32。在一 實施例中，加人㈣通孔電極3()及32可位於巨集周圍， 以降低每-料孔電極3〇 & 32所載人的電流，而降低 石夕通孔電極30及32内的電遷移。 第6Β圖係緣示出石夕通孔電極3〇及32的離撕網 (〇ff-gdd)配置。舉例來說，當巨集1及巨集2彼此相 鄰’石夕通孔電極30及32需設置於其間。然而，石夕通孔 電極30及32不會位於任何大或小的栅網的栅網節點 上。因此，矽通孔電極30及32為離栅網型矽通孔電極。 若相鄰的次區域56及各自的功能區塊需要相同的電 源供應電壓VDD (及/或VSS)，矽通孔電極⑽及力可 設置於次區域56之間的邊界58，使矽通孔電極3〇及％ 可被相鄰的功能區塊56所共用。在另一實施例中，如第 7圖所示，相鄰的功能區塊56需要不同的電源供應電壓。 舉例來說，一功能區塊所需的操作電壓不同於與其相鄰 的功此區塊。因此，矽通孔電極3〇及32可詨置於兩相 0503-A34904TWF/spin 9 201103116 對側’而不位於對應的次區域56之間的邊界58。因此， 形成了電壓島（voltage island )，一電壓島的操作電壓 VDD/VSS不同於相鄰的功能區塊的操作電壓。 第8圖係繪示出如何將操作電壓vdd及VSS配送置 矽通孔電極30及32之間的區域，其繪示出矽通孔電極 30及32以及與其連接的金屬線。金屬線6〇連接至矽通 孔電極30，且載入操作電壓VDD。金屬線62連接至矽 通孔電極32 ’且載入操作電壓VSS。金屬線60及62可 位於金屬化層Ml内（請參照第5圖）。再者，額外金屬 線（未繪示）形成於金屬化層M2内，其中金屬化層M2 内的額外金屬線可垂直於金屬化層M1内的金屬線6〇及 62。需注意的是第8圖繪示出水平排列的矽通孔電極扣 及32。熟習此技藝者可理解如何將金屬化層及Μ) 内的金屬線進行佈線，以配合呈垂直排列、對角排列等 的石夕通孔電極30及32。 ，第9圖係繪示出利用石夕通孔電極設計電源柵網的方 法流程圖。如步驟110所示，首先決定出用來設置矽通 孔：極30及32 (請參照第3圖）的柵網，其中柵網包括 -最大栅網及複數個小的柵網，其小於最大栅網 於各自晶片中的電路來決定悬 土 大栅網及小的柵網的適當
尺寸。石夕通孔電極30及32 (請參照第3A、3b、6A :圖最大栅網上，也可設置於小的柵網上。 接者進订步驟112,決定晶片的邊界、決 峨的各自晶片的次區域(請參照第6及7:= 決疋次區域的邊界。功能區塊僅設置於各自的次區域内。 0503-A34904TWF/spin
1 A 201103116 接著，進行步驟114,若晶片包括巨集，例如記憶體 巨集，決定用於巨集的次區域。再者，估計巨集所需的 電源，以計算出巨集的矽通孔電極的適當總量。接著將 石夕通孔電極加人於由步驟1U)所決定出的柵網。由於最 大栅網的栅網節點已設置了矽通孔電極3 〇及3 2，因此額 外石夕通孔電極可加入於小的栅網。
吻參照步驟116，設計背側重佈局線（RDL )網絡（請 參照第4及5圖的重佈局線40及42)，以對準矽通孔電 極30及32的位置。重佈局線4〇及42分別内連接至石夕 通孔電極3G及32。接著，評估料孔電極3()及32的拇 網（步驟118)。此評估包括寄生資訊的估算（步驟， 例如寄生電容，以瞭解設計規格是否符合（步驟124)。 另外，估算通過矽通孔電極3〇及32的電流（步驟122)， 以評估料孔電極3G & 32的電祕。㈣移大於規格 (步驟12 6 )所定義，電源栅網需進行微調（步驟）2 8 )， 舉例來說’加人更多的料孔電極3G及32，用以分擔石夕 通孔電極30及32所載入的高電流。 。 再者，由於石夕通孔電極30及32以及金屬化層m 及M2 (參照第5圖）所形成的金屬線内的電流，可估笞 由電源佈線路經内的電流電阻（e_射⑸灿 所造成的電壓降’以看出規格是㈣合。若規格不符， 則進仃更多的微調（步驟128)，舉例來說，加入更多的 夕通孔電極3G及32 ’用以分财通孔電極％及％ (戍 ^屬線）所載人的高電流及/或擴大這些具有高電阻的金 屬線60及62(請參照第8圖）。評估拇網（步驟ιΐ8; 0503-A34904TWF/spin 11 201103116 與微調（步驟128)之間的步驟可重複，直至電源佈線的 電源電壓降及電遷移符合規格（步驟130)為止。 第10圖係繪示出矽通孔電極設置方法流程圖，t中 電源矽通孔電極設置於晶片i。在配置及佈線的技藝 中，矽通孔電極也稱為矽通孔電極接墊（Tsvpad)。需 注意的是可進行第10圖所示的步驟來進行晶片佈局 (layout)。在本文中，由於在設置電源矽通孔電極的時 間點上，尚未製作實體電路，且於佈局圖上進行該設置， 因此此佈局圖可稱作積體電路代表。後續說明的電源矽 通孔電極的設置始於晶片代表（標示為1〇〇)及基底代 表’兩者並非實體晶片及實體基底。在形成包括設置電 源矽通孔電極的佈局圖之後，佈局圖儲存於一儲存媒 體，其可為電腦的硬碟（hard drive )、磁帶、碟片等等。' 再者，第10圖所示的步驟以及相關的流程圖，如第μ 至19圖所示可由電版來執行。佈局圖可實施於半導體 晶片。因此，佈局圖也可表示為實體晶片結構。在後續 段落中，晶片代表也稱作晶片。 請參照第H)圖’首先’在晶片代表上設置柵網（步 驟202)。栅網設置可包括最大栅網及複數個小的栅網， 如之前所述。舉例來說，在第12及13圖中，上方設置 電源石夕通孔電極30J、32」、3〇_2、32_2的栅網為=大 栅網，而上方設置電源矽通孔電極3〇_4、32—4的栅網為 小的柵網。 接著，如步驟204所示，整個晶片被劃分成一晶片 級（chiplevel)、一次區域級〇ilelevel)、及一巨集級 〇503-A34904TWF/spin 12 201103116 (macro level )。請參照第11圖，一晶片包括一或多個 次區域’其中次區域依據功能來定義。舉例來說，在第 12圖中，晶片1〇〇包括次區域130，一次區域可包括一 或多個巨集，其中巨集為晶片上的區塊’區塊不可設置 電源矽通孔電極，且繪示出晶片級電源矽通孔電極、次 區域級電源矽通孔電極及巨集級電源矽通孔電極。第13 圖繪示出次區域130的一範例，其包括巨集134—3。再者， 如第11圖所示，晶片可包括一或多個巨集位於晶片級正 • 下方，但未位於次區域内。第12圖繪示出晶片級巨集 134—1 (其為記憶體巨集）及晶片級巨集U4—2 (其為輸 入/輸出（10)巨集）的一範例。整個晶片劃分使矽通孔 電極的設置較不複雜。第11圖係繪示出每一晶片級、次 區域級及巨集級可包括電源矽通孔電極，其分別稱為晶 片級矽通孔電極、次區域級矽通孔電極及巨集級矽通孔 電極。 請參照第10圖，步驟206、300及2〇8定義出如何 籲設置次區域級矽通孔電極及巨集級矽通孔電極。一般而 言，將晶片内所有次區域一一進行處理（步驟206)直至 完成晶片内所有次區域的處理（步驟208)。電源矽通孔 電極設置於每—次區域（步驟300)。第14圖緣示出進 行次區域級設置的細節，且將於本文後續段落說明。 接著，在步驟600中，晶片級矽通孔電極設置於剩 下的aa片面積，其未設置巨集級與次區域級石夕通孔電 極。第Π圖繪示出設置晶片級矽通孔電極的細節。步驟 210為區域電源連接（1〇cal power connection)的建立， 〇503-A34904TWF/spin 13 201103116 其繪示於第8圖中且已於前述段落說明。 接著，建立背側重佈局線網絡（步驟212，請參照第 4圖）。背側重佈局線網絡的建立包括步驟214、216、 7〇〇、218及800。可以理解的是在一電源域（p〇wer domain)内的VDD矽通孔電極不能連接至另一具有不同 VDD電壓的電源域内的VDD矽通孔電極。每一電源域 可具有-VDD電壓及-VSS電壓，且不同的電源域可具 有（或不具有）不同的VDD電壓及/或vss電壓。每一 次區域可屬於一電源域。晶片級矽通孔電極也可屬於一 電源域或被視為部屬於任何電源域。在一個或以上的刺 區域内的電源域可與晶片級矽通孔電極的電源域結合。 請參照步驟2丨4，若有多重域時，在一晶片中定°義出 多重域。為每一電源域（步驟216)建立一重佈局線網絡。 重佈局線網絡的細節可參照第4及5圖，且已於前述段 洛說明。為晶片内每一電源域建立重佈局線網絡，直至 完成所有電源域（步驟218)。在步驟8〇〇中，也可處理 不屬於任何電源域的晶片級矽通孔電極，且建立對應的 重佈局線網m卜，在晶片級料孔電極屬於其中一 電源域的實施财，W級料孔電㈣重佈局線網絡 已在步驟214、216、(請參照第18圖）及218中形 成。因此，步驟800可略過。若晶片僅包含-電源域， 步驟216、700及218可略過。 第14圖係緣示出次區域級設置的流程圖及第1〇圖 中步驟300的細節。第14圖係綠示出在一次區域中電源 石夕通孔電極的設置，而對於所有次區域㈣通孔電極設 〇503-A34904TWF/spin 201103116 置繪示於第ίο圖中的迴圈步驟2〇6、3〇〇及2〇8。 的是巨集的設置是彼此靠近，區間〇一ck)“ 電極設置於巨集之間。請參照第13圖，㈣孔電極3〇 4 設置於巨集134_3之間，被巨集所佔用的晶片面 ，（如’標不136)全方位放大而形成延伸巨集（稱之為 虛擬巨集，第14圖的步驟地）。在每—方向中，各自 的邊界向外延伸至少―半的小柵網以1 S，且虛擬巨集的
晶片面積擴展至標號138 ’如第13圖所示。每一方向的 放大量可為—倍的小栅網空間S、1.5S、2S以此類推。 相鄰的巨集至少放大0.5S時，相鄰的虛擬巨集的邊靠 邊，而在相鄰的巨集134」之間形成空間s，其足以設置 ，間石夕通孔電極3M及32」。第14圖的步驟綱緣示 出巨集的設置。在巨集設置之後，可設置電源矽通孔電 極。步驟400及5〇〇分別為關於巨集級石夕通孔電極設置 與次區域級石夕通孔電極’其細節分別繪是於第15及16 圖0 第15 ®係㈣出在―次區域中設置巨集級梦通孔電 極。首先’檢索次區域中所有巨集而形成-巨集清單（步 驟402)。接著選擇每一巨集（步驟則並進行處理（步 驟概·)。在步驟概中，巨集时通孔電極設置於 二巨^周圍。舉例來說’在第13圖中，形成巨集級 夕通孔電極30—4、32_4、3〇—5及32_5。巨集級料孔電 —及32—4為區間矽通孔電極，而巨集級矽通孔電 =30_5 32—5不是區間料孔電極。通常巨集級石夕通孔 _ 32-4 30—5及32—5設置於小的栅網的柵網 0503-A34904TWF/spin 15 201103116 即點上，因而稱之為密集矽通孔電極。在設置矽通孔電 極時’並未決定電源矽通孔電極是否為VDD矽通孔電極 或，^vss矽通孔電極。因此，可進行一額外步驟4〇8來 設定每一巨集級矽通孔電極30一4、32一4、30一5及32 S 的屬性（VDD矽通孔電極或vss矽通孔電極）。再者'， 矽通孔電極屬性設定也需考慮矽通孔電極的型式（圖 ^)，例如是否為水平型<、垂直型<、對肖線型式或 疋鋸齒型式，如先前段落所述。設置每一巨集（步驟 、在將巨集級矽通孔電極設置於次區域内之後，次泛 域内剩餘的晶片面積也需設置次區域級石夕通孔電極，女 ，第Η圖的步驟5〇〇所示。第16圖繪示出步驟的細 即.° f參照第16圖’檢索次區域内所有巨集而形成一互 集清早（步驟502)。接著一一選擇每一巨集（步驟5〇4 並，理（步驟506及508)。次區域内被巨集所佔用 的：片面積不能設置電源石夕通孔電極。晶片面積的周圍 也5又置了密集巨集級料孔電極（如第15圖所示），因 2無法設置料孔電極。因此，f設定巨集級石夕通孔 =隔區，以指示這些晶片面積無法設置次區域級矽 =極（步驟506) ’而次區域的剩餘晶片面積可設置 =區域級料孔f極。次㈣中所有巨㈣設定阻隔 筮气第13圖的134」。因此，次區域級矽通孔電極 i石夕通孔電極3〇—2及32-2戶斤示）可設置於 =二步驟512)。接著，設定次區域級 極 的屬性及型式（圖案）（步驟514及516)，其相似於第 0503-A34904TWF/spin 201103116 15圖的步驟408及410。 在每一次區域内侧設置次區域級矽通孔電極之後， 次區域外側的晶片面積也需設置晶片級矽通孔電極，如 第10圖的步驟600。第17圖係繪示出步驟6〇〇的細節。 首先k索B曰片内所有次區域而形成一次區域清單（步 驟602)。接著選擇每一次區域（步驟6〇4)並進行處理 (步驟606及608)。晶片内被次區域所佔用的晶片面積 :能設置矽通孔電極。巨集位於晶片及正下方而未位於 次區域内，且晶片面積的周圍也無法設置石夕通孔電極。 因此，需设定矽通孔電極阻隔區，以指示這些晶片面積 無法設置晶片級石夕通孔電極（步驟6〇6)，而剩餘晶片面 積可設置晶片級石夕通孔電極。舉例來說，在第12圖中， 斤有巨集134_1及134一2及次區域13〇需設定阻隔區（步 驟608)。因此，晶片級矽通孔電極（如第12圖的矽通 :電極30_1及32」所示）可設置於剩下的晶片面積中 最大栅網冰驟610及612)。較佳的是晶片級石夕通孔電 極如一1及32-丨對準次區域級矽通孔電極30_2及32_2, 如第12圖的範例所示。接著，設定晶片級料孔電極的 屬性及型式（圖案）（步驟614及616)，其相 15圖的步驟408及41〇。 、第 ▲ 士第18圖係繪示出建立次區域級重佈局線網絡，其中 »亥/现程表不在一次區域建立次區域級重佈局線網絡。第 18圖的步驟也表示第1〇圖的步驟7〇〇。請參照第圖， 在步驟702及704 + ’決定次區域級石夕通孔電極的位置 及二間，以及建立重佈局線網絡（步驟7〇6 )，其中第4 〇503-A34904TWF/spin 201103116 及5圖繪示出重佈局線網絡的一範例。在次區域級重佈 局線網絡中’ VDD矽通孔電極30透過重佈局線4·〇”作内 連接，而VSS石夕通孔電極32透過重佈局線42”作内連接 (請參照第13圖，為了簡化圖式，僅繪示一重佈局線4〇，， 及一重佈局線42”）。重佈局線4〇”及42”的延伸方向及 連接型式與第18圖中電源矽通孔電極3〇及32的型式（圖 案）（步驟708 )有關。舉例來說，若電源矽通孔電極為 水平、垂直、對角線、或鑛齒型式，各自的重佈局線40，， 及42”也分別為水平、垂直、對角線、或鋸齒型式。 步驟710至720繪示出將上述建立的重佈局線網絡 連接至巨集級矽通孔電極。第2〇α及203圖係繪示出各 自的連接。第20Α圖為晶片1 〇〇的上視圖，其繪示出巨 集134一3以及環繞巨集134一3的巨集級矽通孔電極3〇 5 及32一5。第20Β圖係綠示出晶片1〇〇的背側。若巨集 134—3位於一次區域内，各自的重佈局線為次區域級重佈 局線40”及42”。此外，若巨集134_3沒有位於次區域内， 各自的重佈局線為次區域級重佈局線4〇及42。需注意的 是除了重佈局線40”、42”、40及42之外，建立額^卜重 佈局線40,及42,（步驟718)，以分別連接矽通孔電極 30一5及32—5，其中第18圖的步驟714及716中分別決 定矽通孔電極30_5及32一5的位置及型式。重佈局線4〇, 連接至重佈局線40及40”，而重佈局線42，連接至重佈 局線42及42”。因此，電源係透過重佈局線網絡而連線 至巨集級矽通孔電極30_5及32_5。 第19圖係緣示出建立晶片級重佈局線網絡。第19 0503-A34904TWF/spin 201103116 圖的步驟也表示第10圖的步驟800。請參照第19圖，在 步驟802及804中，決定晶片級矽通孔電極的位置及空 間，以及建立重佈局線網絡（步驟8〇6；)。第12圖繪示 出晶片級重佈局線網絡的一範例，其中晶片級重佈^線 網絡包括晶片1GG巾所有E集及所有次區域外側的重佈 局線40及42。在晶片級重佈局線網絡中，VDD矽通孔 電極30透過重佈局線4〇内連接（請參照第12圖），而 VSS矽通孔電極32透過重佈局線42作内連接。同樣地， _重佈局線40”及42”的延伸方向及連接型式由石夕通孔電極 30及32的圖案（型式）決定（步驟8〇8)。 步驟㈣至82G繪示出將上述建立的重佈局線網络 連接至次晶片級矽通孔電極。第12圖係繪示出各自的連 接。在第19圖的步驟中，以建立次區域13内的重佈局 線40”及42”。在步驟802至8〇8中，也建立了所有次區 域級巨集外侧的重佈局線40及42。在步驟810至82〇中， 在一或一個以上的次區域（130)中晶片級重佈局線4〇 >可連接至次區域級重佈局線40”，而晶片級重佈局線C 可連接至次區域級重佈局線42”。需注意的是只有在晶片 級石夕通孔電極與次區域級石夕通孔電極位於相同的電=域 時，方可進行兩者的連接。若否，兩者不可連接。 本發明實施例具有許多優點。在石夕通孔電極拇網 中，石夕通孔電極接墊（如，尺寸為6 μιηχ6 取代了 晶片前表面的大接塾開口（如’尺寸為3〇μιηχ3〇㈤。 接塾可設置於核心區域而不會造成佈線阻隔問題。因 此’不僅可解決接墊間距限制要求問題，也可大幅縮小 0503-A34904TWF/spin 19 201103116 晶片尺寸。另外，電流自低電阻的矽通孔電極直接抵達 裝置’而不是通過多重金屬層，因此可具有較少的電源 電壓降。金屬佈線實質上受限於低層金屬層，其僅與區 域電源連接有關。整體上的佈線完成度（routability)有 顯著的改善。由於這種新的矽通孔電極柵網陣列方式， 生產週期時間（cycle time)及良率都有顯著的改善。矽 通孔電極30及32具有大耦合電容，因而具有降低耦合 雜訊的功能。 雖然本發明已以較佳實犯1門询路如上，然其並非月 以限定本發明，任何所屬技術領域中具有通常知識者 在不脫離本發明之精神和範圍内，當可作更動、替代姜 潤飾。再者，本發明之保護範圍並未侷限於說明書内片 述特定實施例中的製程、機器、製造、物質組成、裝置 方法及步驟，任何所屬技術領域中具有通常知識者^ 本發明揭Μ容巾理解現行絲來所發 =製造、物質組成、裝置、方法及步驟，只要可以: =所述實_巾實施大體相同功能核得大體相同詞 果白可使用於本發明中。因此，太 μ 本發明之保護範圍包相 ^、機器、製造、物質組成、裝置、方法及步驟 圍IS利範圍構成個別的實施例， 之保細也包括各個申請專利範圍及實施例的組合。 〇503-A34904TWF/spin 20 201103116 【圖式簡單說明】 第1圖係緣示出習知雷、、语 咕 為知電源格網上視圖。 第2圖係繪示出習知雷 5π @ 格網的局部剖面示意圖。 第至Β圖係綠示出根據本發明施 背側示意圖，其中電源柵網由 日日片 第4圖糾n 夕通孔電極所構成。 第4圖係繪不出根據本發银 意圖’其中重佈局線加入於第3圖二構中 則不
第5圖係繪示出第3圖的結構㈣㈣㈣。 第6Α至6Β圖及第7圖係繪示出用於具有—個以上 功旎區塊的晶片的電源供應系統。 第8圖係繪示出傳導電源的電源矽通孔電極的局部 配置。 第9圖係繪示出具有料孔電極的電源柵網的設計 方法流程圖。第1〇及14·19圖係繪示出設置電源矽通孔 電極的方法流程圖。 第11圖係繪示出晶片代表及各自電源石夕通孔電極的 劃分示意圖。 第12圖係繪示出具有次區域及複數個巨集的晶片代 表。 第13圖係繪示出次區域及位於次區域内的巨集。 第20Α及20Β圖係繪示出環繞一巨集的電源矽通孔 電極以及各別的重佈局線的放大圖。 【主要元件符號說明】 習知 0503-A34904TWF/spin 21 201103116 10〜VDD線， 14〜VSS線； 18〜凸塊； 24〜介層窗； 實施例 30、32、3〇„J、30—2、 32_4、32_5〜矽通孔電極； 34〜基底； 3 8〜點； 40 、 40, 、 40” 、 42 、 42, 44〜凸塊； 52〜封裝； 56、130〜次區域； 100〜晶片； 12〜VDD接墊； 16〜VSS接墊； 22〜金屬線； 28〜電晶體。 ;2_1 、 32—2 、 30_4 、 30一5 、 35、60、62〜金屬線； 、42”〜重佈局線； 46〜底層凸塊金屬化層； 53〜電晶體； 5 8〜邊界； 13 4_ 1、13 4_2~晶片級巨集； 134—3〜巨集； 136、138〜晶片面積； 110 、 112 、 114 、 116 、 118 、 120 、 122 、 124 、 126 、 128 、 130 、 202 、 204 、 206 、 208 、 210 、 212 、 214 、 216 、 218、300、302、304、400、402、404、406、408、410 ' 412、500、502、504、506、508、510、512、514、516、 600 ' 602、604 ' 606 ' 608 ' 610 ' 612 ' 614、616 ' 700、 702、704、706、708、710、712、714、716、718、720、 800 、 802 、 804 、 806 、 808 、 810 、 812 、 814 、 816 、 818 、 820〜步驟；
Dl、D2〜栅網尺寸； S〜小栅網空間。 0503-A34904TWF/spin 22
Claims (1)
- 201103116 七、申請專利範圍： 1. 一種積體電路結構，包括： 一晶片，包括一基底；以及 一電源分配網絡，包括： 複數個電源矽通孔電極，穿過該基底，其中該等電 源矽通孔電極構成一柵網；以及 複數個金屬線，位於一第一金屬化層中，其中該等 金屬線將該等電源矽通孔電極耦接至位於該基底上的積 • 體電路裝置。 2. 如申請專利範圍第1項所述之積體電路結構，其中 該等電源矽通孔電極包括複數個VDD矽通孔電極及複數 個VSS矽通孔電極，而在該柵網的每一行及每一列中呈 現交替排列圖案。 3. 如申請專利範圍第2項所述之積體電路結構，其中 該等VDD矽通孔電極對準於複數個第一平行線，其平行 於該晶片的一第一邊緣，且無VSS矽通孔電極位於該等 # 第一平行線内，而該等VSS矽通孔電極對準於複數個第 二平行線，其平行於該晶片的一第二邊緣，且無VDD矽 通孔電極位於該等第二平行線内。 4. 如申請專利範圍第3項所述之積體電路結構，其中 該等VDD矽通孔電極對準於複數個第一平行線，其平行 於該晶片的對角線方向，且無VSS矽通孔電極位於該等 第一平行線内，而該等VSS矽通孔電極對準於複數個第 二平行線，其平行於該等第一平行線，且無VDD矽通孔 電極位於該等第二平行線内。 0503-A34904TWF/spin 23 201103116 5.如申請專利範圍 爷曰固第2項所述之積體電路結構，其中 極電性難至該等金其中沒有電㈣通孔電 屬特徵部件。^ b層中的—頂層金屬化層内的金 6.如申請專利範圍第W 晶片包括複數個次區域，每一』構，其中 揄，日f i\ 母人£域對應至一功能區 塊内。-Μ的該等電源梦通孔電極位於每—功能區 爷等次利乾圍第6項所述之積體電路結構，其中 域包括—第―次區域及具有—邊界的—第二次 内中3電_通孔電極包括-第-部位於:第 -人Ee域内且靠近該嬙只 區域且靠近該邊界，且其H —部位於該第二次 其中/又有電源矽通孔電極位於該 8.如申請專利範圍第6項所述之積體電路結構，其中 該等次區域包括一, ' 巨集&，其中該積體電路結構更包 複數個額外電源石夕通$雷士土 7 y遇孔電極罪近該巨集區，且其中該等 額外額外電_軌電極包括複數個麟卿 極及複數個額外VSS矽通孔電極。 9·如申β月專利範圍帛8項所述之積體電路結構，其中 該等額外VDD料孔電極形成㈣形圖案，且該等額外 VSS矽通孔電極形成鋸齒形圖案。 10.一種積體電路結構，包括： 一晶片，包括一半導體基底； 複數個第一 VDD矽通孔電極，穿過該半導體基底； 0503-A34904TWF/spin 24 201103116 複數個第一 vss矽通孔電極，穿過該半導體基底， 其中該等第一 VDD矽通孔電極及該等第一 vss矽通孔電 極形成第-柵網，且在該第一柵網的每一行及每一 中呈現交替排列圖案； 一電晶體，位於該半導體基底的一前側上； 複數個第-重佈局線，位於該半導體基底的一相對 於該前側的背側上，其中每—該等第—重佈局線電性輕 接至部份的該等第一 VDD矽通孔電極；以及複數個第二重佈局線，位於該半導體基底的該背側 上’其中每-該等第二重佈局線電_接至部份的 第一 VSS矽通孔電極。 々π.如申明專利範圍第丨〇項所述之積體電路結構，其 中第-栅網分佈於該半導體基底的—第—部内、其中該 積體電路結構更包括—第二柵網’其由複數個第二糧 石夕通孔電極及複數個第二vss料孔電極所形成且分佈 於該+導體基底的一第二部内且其中該第一栅網及該第 一柵網具有不同栅網尺寸。 12.如申明專利範圍第1〇項所述之積體電路結構，其 該第-栅網形成-電麼島，而該等第一 vdd 孔 =有一第一電壓，且其中該積體電路結構更包括-額 外柵網，其包括複數個第：獅料孔電極 二電壓，其不同於該第一電壓。 男呆 〇503-A34904TWF/spin 25
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103650345A (zh) * | 2011-07-22 | 2014-03-19 | 辉达公司 | 部件分析系统及方法 |
| US8952705B2 (en) | 2011-11-01 | 2015-02-10 | Nvidia Corporation | System and method for examining asymetric operations |
| US9425772B2 (en) | 2011-07-27 | 2016-08-23 | Nvidia Corporation | Coupling resistance and capacitance analysis systems and methods |
| US9448125B2 (en) | 2011-11-01 | 2016-09-20 | Nvidia Corporation | Determining on-chip voltage and temperature |
| US9835684B2 (en) | 2013-02-08 | 2017-12-05 | Nvidia Corporation | In-circuit test structure for printed circuit board |
| TWI636542B (zh) * | 2017-10-20 | 2018-09-21 | 智原科技股份有限公司 | 積體電路的配電網路 |
| TWI710106B (zh) * | 2018-09-07 | 2020-11-11 | 中國商上海兆芯集成電路有限公司 | 電源網路及其佈線方法 |
| US11901286B2 (en) | 2021-01-28 | 2024-02-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diagonal via pattern and method |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8552563B2 (en) | 2009-04-07 | 2013-10-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional semiconductor architecture |
| US8247906B2 (en) * | 2009-07-06 | 2012-08-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Supplying power to integrated circuits using a grid matrix formed of through-silicon vias |
| US8264067B2 (en) * | 2009-10-09 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through silicon via (TSV) wire bond architecture |
| US8264065B2 (en) | 2009-10-23 | 2012-09-11 | Synopsys, Inc. | ESD/antenna diodes for through-silicon vias |
| KR101044293B1 (ko) * | 2009-10-30 | 2011-06-29 | 주식회사 엔타시스 | 다중 전압 도메인의 전력 배선망에서의 전원/접지 패드의 위치 및 개수를 최적화하는 방법 |
| US8519542B2 (en) * | 2010-08-03 | 2013-08-27 | Xilinx, Inc. | Air through-silicon via structure |
| WO2012041889A1 (en) * | 2010-09-29 | 2012-04-05 | St-Ericsson Sa | Power routing with integrated decoupling capacitance |
| US9177893B2 (en) * | 2011-05-17 | 2015-11-03 | Infineon Technologies Ag | Semiconductor component with a front side and a back side metallization layer and manufacturing method thereof |
| WO2013095676A1 (en) * | 2011-12-23 | 2013-06-27 | Intel Corporation | Separate microchannel voltage domains in stacked memory architecture |
| US8756546B2 (en) | 2012-07-25 | 2014-06-17 | International Business Machines Corporation | Elastic modulus mapping of a chip carrier in a flip chip package |
| KR101960496B1 (ko) * | 2012-08-29 | 2019-03-20 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| KR102021884B1 (ko) | 2012-09-25 | 2019-09-18 | 삼성전자주식회사 | 후면 본딩 구조체를 갖는 반도체 소자 |
| US8650512B1 (en) * | 2012-11-15 | 2014-02-11 | International Business Machines Corporation | Elastic modulus mapping of an integrated circuit chip in a chip/device package |
| WO2014105980A1 (en) * | 2012-12-26 | 2014-07-03 | Synopsys, Inc. | Multi-mode scheduler for clock tree synthesis |
| US8843869B1 (en) * | 2013-03-15 | 2014-09-23 | Globalfoundries Inc. | Via insertion in integrated circuit (IC) designs |
| KR20150000951A (ko) | 2013-06-25 | 2015-01-06 | 삼성전자주식회사 | 전원 공급 네트워크 설계 방법 |
| KR102094473B1 (ko) | 2013-10-15 | 2020-03-27 | 삼성전자주식회사 | Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법 |
| US9559040B2 (en) | 2013-12-30 | 2017-01-31 | International Business Machines Corporation | Double-sided segmented line architecture in 3D integration |
| US9373613B2 (en) * | 2013-12-31 | 2016-06-21 | Skyworks Solutions, Inc. | Amplifier voltage limiting using punch-through effect |
| TWI527392B (zh) | 2014-01-14 | 2016-03-21 | 財團法人工業技術研究院 | 建置電源網路之裝置與方法 |
| DE102014211558A1 (de) * | 2014-06-17 | 2015-12-17 | Robert Bosch Gmbh | Mikroelektromechanisches System und Verfahren zum Herstellen eines mikroelektromechanischen Systems |
| US9935052B1 (en) | 2014-11-26 | 2018-04-03 | Altera Corporation | Power line layout in integrated circuits |
| KR102316267B1 (ko) | 2015-04-15 | 2021-10-22 | 삼성전자주식회사 | 씨오피 구조를 갖는 메모리 장치, 이를 포함하는 메모리 패키지 및 그 제조 방법 |
| WO2016180977A1 (en) * | 2015-05-13 | 2016-11-17 | Nagravision S.A. | Integrated circuit chip protection against physical and/or electrical alterations |
| US9666523B2 (en) * | 2015-07-24 | 2017-05-30 | Nxp Usa, Inc. | Semiconductor wafers with through substrate vias and back metal, and methods of fabrication thereof |
| US9785161B2 (en) * | 2015-08-24 | 2017-10-10 | University Of Rochester | Heterogeneous method for energy efficient distribution of on-chip power supplies and power network on-chip system for scalable power delivery |
| CN106556790B (zh) * | 2015-09-24 | 2020-05-12 | 中芯国际集成电路制造(上海)有限公司 | 一种硅通孔传感器及检测方法、电子装置 |
| USD818817S1 (en) | 2016-10-28 | 2018-05-29 | Duracell U.S. Operations, Inc. | Packaging for batteries |
| TWI611310B (zh) | 2016-12-01 | 2018-01-11 | 財團法人工業技術研究院 | 電源容錯分析方法及系統 |
| US10325807B2 (en) * | 2016-12-14 | 2019-06-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2018182213A (ja) * | 2017-04-19 | 2018-11-15 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
| WO2019065668A1 (ja) | 2017-09-29 | 2019-04-04 | 株式会社村田製作所 | 高周波モジュールおよび通信装置 |
| US11001430B2 (en) | 2017-10-13 | 2021-05-11 | Duracell U.S. Operations, Inc. | Battery package |
| US10685947B2 (en) | 2018-01-12 | 2020-06-16 | Intel Corporation | Distributed semiconductor die and package architecture |
| KR102498883B1 (ko) | 2018-01-31 | 2023-02-13 | 삼성전자주식회사 | 전류를 분산시키는 관통 전극들을 포함하는 반도체 장치 |
| US10629533B2 (en) | 2018-03-13 | 2020-04-21 | Toshiba Memory Corporation | Power island segmentation for selective bond-out |
| JP2019176008A (ja) | 2018-03-28 | 2019-10-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US11508683B2 (en) * | 2019-06-17 | 2022-11-22 | Western Digital Technologies, Inc. | Semiconductor device with die bumps aligned with substrate balls |
| JP7451959B2 (ja) | 2019-11-22 | 2024-03-19 | セイコーエプソン株式会社 | 振動デバイス、電子機器および移動体 |
| US20210358850A1 (en) * | 2020-05-15 | 2021-11-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit device and method |
| DE102021100627A1 (de) * | 2020-05-15 | 2021-11-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrierte schaltungsvorrichtung und verfahren |
| KR20220001692A (ko) | 2020-06-30 | 2022-01-06 | 삼성전자주식회사 | 집적 회로 칩 및 이를 포함한 반도체 패키지 |
| CN112242375A (zh) * | 2020-10-19 | 2021-01-19 | Oppo广东移动通信有限公司 | 芯片和电子设备 |
| US11929340B2 (en) * | 2021-01-21 | 2024-03-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Arrangement of power-grounds in package structures |
| US20220384414A1 (en) * | 2021-05-28 | 2022-12-01 | Taiwan Semiconductor Manufacturing Company Ltd. | Layout design for header cell in 3d integrated circuits |
| CN116314183B (zh) * | 2023-05-17 | 2023-08-29 | 之江实验室 | 晶圆基板电源完整性的优化方法、晶圆基板及晶上系统 |
Family Cites Families (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60111450A (ja) * | 1983-11-22 | 1985-06-17 | Nec Corp | 半導体集積回路装置 |
| JPS6422034U (zh) * | 1987-07-29 | 1989-02-03 | ||
| JPH01214040A (ja) * | 1988-02-22 | 1989-08-28 | Nec Corp | 半導体集積回路の製造方法 |
| JPH02265244A (ja) * | 1989-04-06 | 1990-10-30 | Nippon Precision Circuits Kk | 半導体装置 |
| US5172471A (en) * | 1991-06-21 | 1992-12-22 | Vlsi Technology, Inc. | Method of providing power to an integrated circuit |
| JP3016910B2 (ja) * | 1991-07-19 | 2000-03-06 | 富士通株式会社 | 半導体モジュール構造 |
| JPH05211239A (ja) | 1991-09-12 | 1993-08-20 | Texas Instr Inc <Ti> | 集積回路相互接続構造とそれを形成する方法 |
| US5410107A (en) * | 1993-03-01 | 1995-04-25 | The Board Of Trustees Of The University Of Arkansas | Multichip module |
| DE4314907C1 (de) | 1993-05-05 | 1994-08-25 | Siemens Ag | Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen |
| US5391917A (en) | 1993-05-10 | 1995-02-21 | International Business Machines Corporation | Multiprocessor module packaging |
| US6882030B2 (en) | 1996-10-29 | 2005-04-19 | Tru-Si Technologies, Inc. | Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate |
| EP2270845A3 (en) | 1996-10-29 | 2013-04-03 | Invensas Corporation | Integrated circuits and methods for their fabrication |
| US6037822A (en) | 1997-09-30 | 2000-03-14 | Intel Corporation | Method and apparatus for distributing a clock on the silicon backside of an integrated circuit |
| US5998292A (en) | 1997-11-12 | 1999-12-07 | International Business Machines Corporation | Method for making three dimensional circuit integration |
| JP3532788B2 (ja) | 1999-04-13 | 2004-05-31 | 唯知 須賀 | 半導体装置及びその製造方法 |
| EP1139705B1 (en) * | 1999-09-02 | 2006-11-22 | Ibiden Co., Ltd. | Printed wiring board and method of producing the same |
| US6322903B1 (en) | 1999-12-06 | 2001-11-27 | Tru-Si Technologies, Inc. | Package of integrated circuits and vertical integration |
| US6444576B1 (en) | 2000-06-16 | 2002-09-03 | Chartered Semiconductor Manufacturing, Ltd. | Three dimensional IC package module |
| JP2002319658A (ja) * | 2001-04-20 | 2002-10-31 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US6657130B2 (en) * | 2001-09-20 | 2003-12-02 | International Business Machines Corporation | Electrical and physical design integration method and apparatus for providing interconnections on first level ceramic chip carrier packages |
| US6586828B2 (en) | 2001-10-17 | 2003-07-01 | International Business Machines Corporation | Integrated circuit bus grid having wires with pre-selected variable widths |
| US6979896B2 (en) | 2001-10-30 | 2005-12-27 | Intel Corporation | Power gridding scheme |
| US6599778B2 (en) * | 2001-12-19 | 2003-07-29 | International Business Machines Corporation | Chip and wafer integration process using vertical connections |
| EP1472730A4 (en) | 2002-01-16 | 2010-04-14 | Mann Alfred E Found Scient Res | HOUSING FOR ELECTRONIC CIRCUITS WITH REDUCED SIZE |
| US6762076B2 (en) | 2002-02-20 | 2004-07-13 | Intel Corporation | Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices |
| US6800930B2 (en) | 2002-07-31 | 2004-10-05 | Micron Technology, Inc. | Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies |
| US7030481B2 (en) | 2002-12-09 | 2006-04-18 | Internation Business Machines Corporation | High density chip carrier with integrated passive devices |
| US6841883B1 (en) | 2003-03-31 | 2005-01-11 | Micron Technology, Inc. | Multi-dice chip scale semiconductor components and wafer level methods of fabrication |
| US7081650B2 (en) * | 2003-03-31 | 2006-07-25 | Intel Corporation | Interposer with signal and power supply through vias |
| US6924551B2 (en) | 2003-05-28 | 2005-08-02 | Intel Corporation | Through silicon via, folded flex microelectronic package |
| US7111149B2 (en) | 2003-07-07 | 2006-09-19 | Intel Corporation | Method and apparatus for generating a device ID for stacked devices |
| TWI251313B (en) | 2003-09-26 | 2006-03-11 | Seiko Epson Corp | Intermediate chip module, semiconductor device, circuit board, and electronic device |
| JP2005150248A (ja) * | 2003-11-12 | 2005-06-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| US7335972B2 (en) | 2003-11-13 | 2008-02-26 | Sandia Corporation | Heterogeneously integrated microsystem-on-a-chip |
| US7060601B2 (en) * | 2003-12-17 | 2006-06-13 | Tru-Si Technologies, Inc. | Packaging substrates for integrated circuits and soldering methods |
| US7049170B2 (en) | 2003-12-17 | 2006-05-23 | Tru-Si Technologies, Inc. | Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities |
| JP4287294B2 (ja) * | 2004-01-21 | 2009-07-01 | 株式会社東芝 | 自動設計方法、自動設計装置、及び半導体集積回路 |
| JP4467318B2 (ja) | 2004-01-28 | 2010-05-26 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法 |
| JP4317777B2 (ja) * | 2004-03-10 | 2009-08-19 | パナソニック株式会社 | 半導体集積回路 |
| US7262495B2 (en) | 2004-10-07 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | 3D interconnect with protruding contacts |
| JP4795677B2 (ja) | 2004-12-02 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法 |
| JP4377342B2 (ja) * | 2005-01-18 | 2009-12-02 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路、レイアウト方法、レイアウト装置及びレイアウトプログラム |
| KR100667597B1 (ko) | 2005-02-07 | 2007-01-11 | 삼성전자주식회사 | 매크로 셀의 전원 라인 배치 구조 및 매크로 셀과 파워매시의 결합 구조 |
| US7297574B2 (en) | 2005-06-17 | 2007-11-20 | Infineon Technologies Ag | Multi-chip device and method for producing a multi-chip device |
| US7435627B2 (en) * | 2005-08-11 | 2008-10-14 | International Business Machines Corporation | Techniques for providing decoupling capacitance |
| US8222079B2 (en) * | 2007-09-28 | 2012-07-17 | International Business Machines Corporation | Semiconductor device and method of making semiconductor device |
| US7825024B2 (en) * | 2008-11-25 | 2010-11-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming through-silicon vias |
| US7786008B2 (en) * | 2008-12-12 | 2010-08-31 | Stats Chippac Ltd. | Integrated circuit packaging system having through silicon vias with partial depth metal fill regions and method of manufacture thereof |
| US8097964B2 (en) * | 2008-12-29 | 2012-01-17 | Texas Instruments Incorporated | IC having TSV arrays with reduced TSV induced stress |
| US8110926B2 (en) * | 2009-01-30 | 2012-02-07 | Broadcom Corporation | Redistribution layer power grid |
| TWI478313B (zh) * | 2009-03-30 | 2015-03-21 | Qualcomm Inc | 使用頂部後護層技術及底部結構技術之積體電路晶片 |
| US8552563B2 (en) * | 2009-04-07 | 2013-10-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional semiconductor architecture |
| US8247906B2 (en) * | 2009-07-06 | 2012-08-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Supplying power to integrated circuits using a grid matrix formed of through-silicon vias |
| US8276110B2 (en) * | 2010-01-22 | 2012-09-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reducing voltage drops in power networks using unused spaces in integrated circuits |
-
2010
- 2010-04-28 US US12/769,334 patent/US8247906B2/en active Active
- 2010-06-25 KR KR1020100060848A patent/KR101163891B1/ko active IP Right Grant
- 2010-07-02 JP JP2010151739A patent/JP5461327B2/ja active Active
- 2010-07-06 CN CN201010224412.5A patent/CN101944525B/zh active Active
- 2010-07-06 TW TW099122111A patent/TWI437678B/zh active
-
2012
- 2012-07-26 US US13/559,019 patent/US8549460B2/en active Active
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103650345A (zh) * | 2011-07-22 | 2014-03-19 | 辉达公司 | 部件分析系统及方法 |
| TWI472781B (zh) * | 2011-07-22 | 2015-02-11 | Nvidia Corp | 元件分析的系統與方法 |
| US9496853B2 (en) | 2011-07-22 | 2016-11-15 | Nvidia Corporation | Via resistance analysis systems and methods |
| US9425772B2 (en) | 2011-07-27 | 2016-08-23 | Nvidia Corporation | Coupling resistance and capacitance analysis systems and methods |
| US8952705B2 (en) | 2011-11-01 | 2015-02-10 | Nvidia Corporation | System and method for examining asymetric operations |
| US9448125B2 (en) | 2011-11-01 | 2016-09-20 | Nvidia Corporation | Determining on-chip voltage and temperature |
| US9835684B2 (en) | 2013-02-08 | 2017-12-05 | Nvidia Corporation | In-circuit test structure for printed circuit board |
| TWI636542B (zh) * | 2017-10-20 | 2018-09-21 | 智原科技股份有限公司 | 積體電路的配電網路 |
| US10490502B2 (en) | 2017-10-20 | 2019-11-26 | Faraday Technology Corp. | Power distribution network of integrated circuit |
| TWI710106B (zh) * | 2018-09-07 | 2020-11-11 | 中國商上海兆芯集成電路有限公司 | 電源網路及其佈線方法 |
| US10867918B2 (en) | 2018-09-07 | 2020-12-15 | Shanghai Zhaoxin Semiconductor Co., Ltd. | Power network having power switch units composing rhombus area |
| US11037876B2 (en) | 2018-09-07 | 2021-06-15 | Shanghai Zhaoxin Semiconductor Co., Ltd. | Power network and method for routing power network |
| US11901286B2 (en) | 2021-01-28 | 2024-02-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diagonal via pattern and method |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110001249A1 (en) | 2011-01-06 |
| JP5461327B2 (ja) | 2014-04-02 |
| US20120290996A1 (en) | 2012-11-15 |
| JP2011014910A (ja) | 2011-01-20 |
| CN101944525B (zh) | 2013-03-27 |
| TWI437678B (zh) | 2014-05-11 |
| CN101944525A (zh) | 2011-01-12 |
| KR101163891B1 (ko) | 2012-07-09 |
| KR20110004280A (ko) | 2011-01-13 |
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