TW200937430A - Programming method for non-volatile memory device - Google Patents

Description

200937430 六、發明說明： 本專利申請案主張韓國優先權，其申& 10-2008-0017409’申請日期為2008年2月26r °'號為： 該申請專利所有内容和目的併入本發明。日’在此將 【發明所屬之技術領域】 本發明是有關於一種編程非揮發性記憔奘 法，且特別是有關於一種編程非揮發性記憶的方 具有較少的編程時間需求，以及降低因編程壞法， 格分佈（cell distribution)所產生的耦合效 S鳍存 effect)。 ^ c〇uPling 【先前技術】 非揮發性記憶裝置是可電性編程且可 ::县:以保留儲存的資料。快閃記憶體(__二 ί 性記賊，錢電荷錢存資料、组成 、^己憶體的每-個記憶儲存格包括控制開（C論。i f)、電荷儲存層（chargest〇ragelayer)，以及具有源 和沒極的儲存格電晶體。㈣記憶裝置藉由控制在記憶 儲存格的電荷儲存層所累積㈣荷量，來改變記憶儲存格 所儲存的資料。 陕閃§己憶裝置的儲存格電晶體利用所謂的F_N穿隧現 ，（F^tunneling phen〇men〇n)，來控制電荷儲存層所儲 】的電何數量。抹除操作的執行與儲存格電晶體有關’即’ 由施加接地電壓至控制閘，以及在半導體基板或是半導 200937430 體本體（bulk)施加高於電源供應裝置的電壓。在施加一 ，除偏壓的情況下’在電荷儲存層和半㈣本體之間存在 者很大的電阻值，因而形成一個強大的電場。結果，累積 層的電荷藉由F-N穿隧來放電，而被抹除的儲 存格電晶體的臨界電壓（criticalv〇ltage)降低。 編程操作的執行與儲存格電晶體有關，即，藉由在控 f閘施加高於電源供應裝置的，以及在汲極施加接地 ❹，壓。和半導體本體—樣，在施加編程偏壓的情況下，電 穿隧而累積在電荷儲存層，而儲存格電晶體的 臨界電壓上并^ 因此，當電荷相對地從電荷儲存層中消失，以及直相 ^應儲存格電晶體的臨界電壓為負值時，記憶儲存格^狀 ^可視為處於抹除狀態。此外，當電荷在電荷儲存層中累 積以及其相對應儲存格電晶體的臨界電麼大於〇時，^ 憶儲存格的狀態可視為處於編程狀態。 η

【發明内容】 本發明的實施方式提出一種非揮發性記憶裴置的編 ^方法，能夠降低一般伴隨著編程順序和/或儲存格分佈 來的耦合效應。 在本發明一實施方式中，提出一種多層式儲存格非揮 7 圮憶裝置（multi-level cell memory device)的編程方 法二此方法包括：施加第一編程脈波至非揮發性記憶裴置 $線；施加第二編程脈波至字線，其中第二編程^的 跟第一編程脈波不同；分別施加位元線電禮至锋人於 200937430 子線的位元線，其中位元線電壓依照多 變’並根據第-編程脈波或第二編程脈竣以而改 線和位元線的多個記憶儲存格。 編σ於字 憶裝======:揮發性記

:::編程脈波被施加至字線，依據第i ::資J 位:值，用以編程連接至字線的多個記憶餘存格.= 灯驗證操作，其中此驗證操作的集中執行時序依據= 到第Μ個資料位元值而改變。 第個 在本發明另-實施方式中，提出—種編程非揮發性吃 ^法’此方法包括：施加第1 _第Ν個編程脈 波至子線，N是大於i的自然數’其中第1個到第n個編 程脈波的電鮮位彼此不同；分職純元線㈣至結合 於字線的位元線，其中位猶電壓依據多個資料位元^ 改變，根據第一編程脈波或第二編程脈波以編程結合於字 線和位元線的多個記憶儲存格。 、 【實施方式】 以下配合所附圖式來說明本發明的數個實施方式。然 而’本發明非限定於所說明的實施方式，可以不同的方^ 實現。更確切地說，本實施方式為教導本發明的實現和使 用方式。在圖式和敘述中，類似的參考標示用於表示同樣 或類似的元件。 圖1Α是使用兩種電壓分佈以編程一個資料位元至非 揮發性記憶儲存格的範例圖。當用以編程的資料位元值 200937430 時 =„性記憶儲存格的臨界電壓被改變為大於0 :特/即性記憶儲存格的臨界電壓處於第二電 壓/刀佈^THD2(請參閱第1Α圖之υ。相較之下，當用以 值為Τ時，非揮發性記憶儲存格的臨界電 格-、^且小於G伏特。這是假設非揮發性記憶儲存 二I σ，抹除狀態’或是非揮發性記憶儲存格的臨界 電壓處於第一電壓分佈VTHD1。 ® 1Β疋伽四種電壓分佈以編獅個資料位元至非 揮發性記憶儲存格的範烟。㈣1Α所描制步驟來編 程第-資料位元（例如：資料的最低有效位元（⑽ significant bit))到二位元記憶儲存格之後，必須編程第 -資料位το (例如：資料的最高有效位元（m〇stsi獅咖t bit))。以此方式，非揮發性記憶饋存格一開始處於第二 電壓分佈VTHD2，其中第一資料位元值是’，〇，，。接下來， 非揮發性記憶儲存格的臨界電壓改變為第三電壓分佈 VTHD3(參照® 1B的操作2_2)，其巾於編程的資料的 ® 第二位元值也是”0’’。然而，當用於編程的資料的第二位元 值是”1”時，非揮發性記憶儲存格的臨界電壓保持於第二電 廢門限(threshold)分佈 VTHD2。 以類似的方法，非揮發性記憶儲存格之臨測電壓保持 於第一電壓分佈VTHD1 ’以呈現最初的抹除狀態，其中第 一資料位元值是”1”。接下來，非揮發性記憶儲存格的臨界 電壓改變成第四電壓分佈VTHD4(參照圖1B的操作 2-1)，其t用於編程的資料的第二位元值是，，〇，，。然而， 200937430 當用於編程的資料的第二位元值也是” 儲存電壓保持於第，門限分饰v_。記憶 揮發性記憶===編程兩個資料位元至非 在圖1B顯示的範例圖中，當編程一 _ Ξ壓壓分佈和第四電壓分佈之間，或介:第： 界電^可* 壓分佈之騎轉發性記鑛存格的臨 〇 之間(參照操作3-2)的非:二= 的臨界電壓可能會改變。 圖2A顯示非揮發性記憶裝置的記憶儲存格陣列，以 交叉的字線WL和位元線BL來界定，其中一記 CELLA因周_記‘_存格碰編程。假設記^儲存格 CELLA最初被編程以使其臨界電壓為第一電壓分佈 VTHD1 ’但可此被編程為使其臨界電塵為第二電壓分佈 VTHD2、第三電壓分佈^^旺^^或第四電壓分佈乂丁^^^^。 圖2B進一步顯示在記憶儲存格CELLA被編程之後， 編程記憶儲存格CELLA鄰近的記憶儲存格時，用於編程 "己憶儲存袼CELLA的電壓分佈，可能因相鄰的字線和/或 位元線之間的電容耦合(例如··一個或多個Cx、和Cxy) 而移位（shift)。在這些情況下，預期在第二電屋分佈 VTHD2範圍内之記憶儲存格CELLA的臨界電壓，可能會 200937430 遭遇不預期的更動（例如··變寬而超出第 佈圮憶儲存格CELLA的臨界電壓預期處於第二電壓分 ‘s己憶儲存格CELLA的臨界電壓預期處於第 :電壓分佈VTHD1、第三電壓分佈VTHD3或第四電壓分 THD4 % ’可能因電容輕合而導致電壓分佈變寬。在 ^個例子巾，用於已編程的記憶儲存體CELLA的電 =佈可能會移位。然而同樣地’目2β顯示記憶儲存格 A在鄰近的儲存格編程自第一電壓分佈VTHD11至 臨^壓分佈VTHD3㈣況下，其電齡佈移位的 =° &樣的電壓分佈移位，可能因為施加於—個或多個 鄰近的儲存格的編程操作而發生。 ㈣f 3A是顯示轉發性記，随置之部分記健存格的 恃德;^麵揮發性記賴置巾’連接至棘㈣線的記 ^儲存格f連接至偶數位元_記,_存格分別地被編 f炊也就疋說連接至第—位元線和第三位元線的記憶儲 ^、和連接至第二位元線和第四位元線的記憶儲存格， =別地被編程。在圖3A中顯示的數字卜13表示一個 的編_序。#連接至偶數位元_記憶儲存格被 ' 連接至奇數位元線的記憶館存格被編程時，用於 ，，連接至奇數位元線之記憶儲存格的編程電壓，可能+ 記憶麵合，而改變連接至偶數位元線之 例如，在圖3B中的上圖（與最低有效位元的編程步 200937430 驟有關）顯示連結至偶數位元線之記憶儲存格的電壓分 佈’因為連結至奇數位元線之記憶儲存格的編程，而從已 界定的第二電壓分佈VTHD2移位至迷走（errant)電壓分 佈VTHDX。這種情況發生在資料的第一位元被編程至記 憶儲存格之後，其中所述§2*憶儲存格連結至偶數位元線。 在圖3B中的下圖（與最高有效位元的編程步驟有關）顯 示可能的不良後果，亦即因迷走電壓分佈VTHDX導致後 續的電壓分佈轉變，或是後續的電壓分佈轉變成迷走電壓 分佈VTHDX。 一圖4A〜圖5B是非揮發性記憶裝置的電路圖，分別顯 示連接至相鄰位元線的記憶儲存格同時被編程。 圖4A〜圖5B所顯示之非揮發性記憶裝置，藉由同時 地編程連接至相鄰位元線的記憶儲存格，能夠防止因電容 輛合Cx、Cy和Cxy *導致電壓分佈的非預期改變。因此， ΙΑ顯示的部分記憶館存格陣列所包含的記憶儲存格 連接至同條子線的記憶儲存格同時被編程。圖4B 進-步地顯示圖4A之記憶儲存格陣列的部分電路圖。 序。參在考一個示範性的編程順 =:子格=數字〇標示的記憶儲存格)被同時編程後固 第一予線^<η+1>的第二多個記愔蝕左故，、如 1標示的記憶儲存格）被同時地編程。〜 以數字 在圖5A顯示的非揮發性記憶裝 列中的記_存格也能以頁為單位㈣絲子^車 200937430 個頁群組（pagegr〇up)内的記憶儲存格被編程。圖5 顯示圖5A之5己憶儲存格陣列的部分電路圖。 在圖5B中顯示的數字〇〜12表示另一個示範性的編 程順序。參考這些數字，在偶數頁群組内且連接至第一字 線WL<n>的第-多個記憶儲存袼（以數字〇標示的記憶儲 存格）被編程後，在奇數頁群組内且連結至第二字線 WL<n+㈣第二多個記憶儲存格（歧字丨標示的記憶錯 存袼）被編程，等等。 ❹

在圖5A和圖5B中所描述的編程操作的這個時點上， 如果同時透過位元線施加一種讀電流（_咖⑽，以 =相鄰的記憶儲存格讀取⑽，由於婦位元線之間的電 谷輕δ 了此會發生感應雜訊（sensingn〇ise)。要避免威 應雜訊’位元雜分騎數㈣線(BLg，修位元線扯^ 和BLo2 )和偶數位元線（BLe，例如位元線1和)， 作可时開被執行於奇數位元線和偶 位兀線。然而，由於非揮發性記憶裝置的編程順序和/ 或儲存格分佈，電容耦合可能依然發生於此方法中，其將 以更多的細節說明如下。 具將 圖6A〜圖6C是進一步描述電容耦合效應的示意圖。 由於非揮發性se>憶裝置之記憶儲存格的編程順序，電容 合效應可能出現。 參考圖6A ’假設非揮發性記憶裝置是多層式快閃記 憶裝置’其具有多位元記憶儲存格（即，兩位元），依據 相對應的電壓分似儲存資料位元：Η、0卜GG以及1〇。 11 200937430 如的說明，與初始抹除狀態（即，資料值11)關聯 的一電壓分佈可轉換成與資料值01關聯的第二電壓分 佈’一種參照臨界電壓分佈”xG”可能移蝴與資料值〇〇 ^聯的第^電壓分佈’或是與資料值1G圓的第四電壓分 ❹ 此時如冑6B所示，在非揮發性記憶裝置的記憶儲存 執行第—編程操作P1，則第一電壓分佈11轉變成 f二電壓分佈G卜接著，執行第二編程操作P2，則電壓 二:x0移位至第二臨界電壓分佈〇〇，或是執行第三編程 ’:P3 ’則電壓分佈x0移位至第四電壓分佈10。換句話 說，編程順序依照編程的資料值而改變。 〇 如圖6B所建議，在第—第四編程操作中，每一個 都可以用·步階脈波編程（ISPP，i職mental step pulse =〇Hmmmg)操作來執行’施加到非揮發性記憶裝置的相 % .、、子線。然而，如圖6C所示，當執行第一編程操作ρι =在一個相鄰的記憶儲存格上執行第三編程操作p3時， 壓分佈G1可能移位。因此，非揮發性記憶裝 十有迷走電壓分佈Err。換句話說，在圖6C中，儘管第 操作P1在時間點U完成，由於電容耗合效應，非 ，^記_存格具有的電壓分佈可能與麵的不同。因 存格^點〇時’第三編程操作P3接著在相鄰的記憶儲 因〜圖7C是進—步描述在雜發性記憶裝置中， 子刀佈而導致電容耦合效應的示意圖。參考圖7A， 12 200937430 非揮發性記憶裝置可藉由將電壓分佈”a”移位來產生電壓 分佈”b” ’如同圖6A所建議的非揮發性記憶裝置。此時， §己憶儲存袼依據非揮發性記憶裝置的儲存格分佈’可能快 速的被編程或緩慢的被編程。因此，當具有電壓分佈，，a” 的記憶儲存格被編程成具有電壓分佈”b”時，編程時間根據 圮憶儲存格的編程特徵而改變，如圖7B所示；編程時間 是取得對應於所想要的資料狀態的門限(thresh〇ld)電壓所 需要的時間。 如圖7C所示’這種編程時間的差異導致問題發生。 儘管快速記憶儲存格^^在時間點tl完成編程，當電壓分 佈’’a”移位至電壓分佈，v，時，慢速記憶儲存格sc需要額外 的時間以完成編程。連續地施加編程電壓至快速記憶儲存 格FC直到時間點t2為止，可能發生耦合效應AVcell ;慢 逮C憶儲存格SC在時間點口完成編程。因此，臨界電壓 分佈”b”可能移位AVth以致於記憶儲存格可能具有迷走電 壓分佈Err。 © 以下將描述根據本發明實施方式之對非揮發性記憶 裝置進行編程的方法。這些實施方式提出的方法，用於避 免因編程順序和/或儲存格分谉而導致的電容耦合效應。 © 8是本發明-實施方紅轉揮發性記憶裝置進行 編程的方法示意圖，其能夠避免因編程順序而導致的 輕合效應。 #相8，此絲-轉紐賴裝置财法施加第 -編程脈波PPLS1至麵發性記财置上的相對應的字 13 200937430 線，並且施加第二編程脈波ppLS2至所述字線；第二編程 脈波PPLS2的電壓準位和第一編程脈波ppLsl不同。' " 在此一例子中，圖8中的非揮發性記憶裝置可以是多 層式儲存格快閃記億裝置。為了便於說明，以下特別 一種關於二位元多層式儲存格快閃記憶裝置的描述。之後 會提到關於具有三位元或更多位元之多層式儲存格快閃記 憶裝置的詳細描述。另外，此方法亦可適用於單層式儲存 格記憶裝置（single-level cell memory device )。 參考圖8 ’第一編程脈波PPLS1或第二編程脈波 ❹ PPLS2是對應於多個位元值的編程脈波。例如，如果非揮 發性記憶裝置是二位元多層式儲存格快閃記憶裝置，第一 編程脈波PPLS1是對應於圖6A所示之第二位元值〇1的編 程脈波，而第二編成脈波PPLS2是對應於圖6八所示之第 四位元值10和第三位元值〇〇的編程脈波。 換句話說，第二編程操作JP2和第三編程操作P3分別 相當於第四位元值10和第三位元值00，可藉由施加圖8 之结二編程脈波PPLS2以同時執行。因此，如圖9所示， ❹ 施加至每一條位元線的多個電壓，根據用於第二編程脈波 PPLS2的相對應位元值而可能彼此不同，以便於如實施方 式所述，同時執行多個位元值的編程操作。、 圖9是在圖8之編程操作期間’施加電壓至位元線的 示意圖。 同時參考圖8和圖9，用於編程記憶儲存格的電壓， 根據位元值而彼此不同。所述電壓可被施加於連接至字線 14 200937430 的每條位元線，而具有多個狀態的一個編程脈波被施加 於這些字線。 ，如’如同圖9所示之實施方式’當與第四位元值10 矛_口第二位元值〇〇相關之編程操作以第二編程脈波ppLS2 同時執行時，用於第四位元值10和第三位元值 00的位元 、、’電壓彼此不同。如圖9所示，特別是當用於編程記憶儲 存格的位疋值是〇〇，位元線電壓是〇伏特。當用於編程記 ❹ 憶儲存格的位元值是1〇，位元線電壓是Vd。Vd是兩個中 值（median value )之間的電壓差，其中一個中值是用於編 程（如：第三資料狀態）的位元值為1〇時電壓分佈的中值， 另一個中值是用於編程（如：第四資料狀態）的位元值為 00時電壓分佈的中值。 如圖10所示，當用於第三資料狀態之電壓分佈的中 值是2.4伏特時’用於第四資料狀態之電壓分佈的中值是 3.8伏特 > 因此，電壓差Vd是i 4伏特。 然而，用於編程的位元值是〇1時，位元線不會接收 ❹ 第二編程脈波PPLS2,而未被第二編程脈波PPLS2所編程 的位元線會被施加禁止電壓（inhibit voltage) Vdd以便停 用所述位元線。同樣地，如圖9所示之編程順序的區 間”d2，，，包括較狹窄的區間”dl”，而第一編程脈波PPLS1 在區間”dl”内是啟用的（activated)。當用於編程的位元 值是01和00時，藉由施加禁止電壓Vdd至位元線，可停 用所述位元線。 參考圖8，第一編程脈波PPLS1和第二編程脈波 15 200937430 PPLS2可以連續地被施加。此時，如圖6A〜6C所示的編 程順序，介於施加第一編程脈波PPLS1與施加第二編程脈 波PPLS2之間的時間差會小到無法引起轉合效應。 雖然圖8〜圖10顯示依據本發明一實施方式之編程一 非揮發性記憶裝置的示範性方法’包括兩個編程脈波，其 中之一的編程脈波同時執行相對應於兩個位元值的編程操 作，但本發明不限定於此。然而，在位元值（、也就是〇〇 〇1、1〇以及11)被編程至一種多層式儲存格快閃記憶裝置 的例子中，相關的電壓差Vd僅是1.4伏特，如圖10所示。 ❹ 因此，當用於每一個位元值的位元線電壓被不同地設定在 〇伏特與vdd之間時，要保留足夠的餘裕（margin)是困 難的。 如果可獲得足夠的餘裕，可用單一編程脈波以編程兩 個以上的位元值。如此，本發明包含用單一編程脈波來編 程的實施方式。 儘管圖8〜圖1〇顯示編程兩位元到多層式儲存格快閃 s己憶裝置的方法，本發明並非限定於此。換句話說，本發 明提供的方法可應用至具有三個或更多位元的多層式儲存 格快閃記憶裝置。 一圖11〜圖13是根據本發明另一實施方式之編程三個 位元至多層式儲存格非揮發性記憶裝置的方法圖，可避免 因編程順序而導致的電容輕合效應。 參考圖11〜圖13,編程三位元多層式快閃記憶裝置 的方法可根據二個編程脈波，編程八個記憶儲存格狀態至 16 200937430 一種多層式快閃記憶裝置；所述八個記憶儲存格狀態與三 個資料位元相關聯。因此，被編程的記憶儲存格的電阻值 改變。此時，被編程的記憶儲存格的臨界電壓分佈如圖13 所示，以P0〜P7來編號。 更明確地說，第一編程脈波PPLS1被施加到非揮發性 記憶裝置上的相對應字線’被施加到所述字線的第二編程 脈波PPLS2的電壓不同於第一編程脈波ppLS.l，而被施加 到所述字線的第三編程脈波PPLS3的電壓不同於第一編 程脈波PPLS1和第二編程脈波PPLS2。以編程兩位元多層 式儲存格快閃§己憶裝置的同樣方法，第一到第三編程脈波 PPLS1〜PPLS3可以連續地被啟用。 如此，第一編程操作P1依據第一編程脈波ppLsl而 被執行，第二編程操作P2依據第二編程脈波ppLS2而被 執行，第三編程操作P3依據第三編程脈波ppLS3而被執 行。 此時，以單一編程脈波同時執行的編程操作，可藉由 ❹ 施加不同的位元線電壓來進行不同的編程。例如，當以第 二編程脈波PPLS2同時執行第二編程操作p2和第四編程 操作P4時’彼此不同的位元線電壓，如〇伏特、V1和V2, 被施加於連接至記憶儲存格的位元線，所述記憶儲存格為 對應於第二齡操作P2和第四編程操作p4。 另外’ -禁止電歷Vdd可被施加到滤儲存格的位元 線’其中所违記憶儲存格為對應於第二〜第七編程操作Μ 〜P7,而在第-編程脈波冲如啟動的區間Cion)内 17 200937430 第二〜第七編程操作P2〜p7是停止的(—μ)。該禁 止電壓Vdd可被施加到記·_存格的位元線，其中所述記 憶儲存格為對應於第-編程操作ρι和第五〜第七編程操 作P5〜P7，而第-編程操作ρι和第五〜第七編程操作p5 〜P7是被第二編程脈波PPLS2停止的。同樣地該禁止 電壓Vdd可被施加到記憶儲存格的位元線，其中所述記憶 儲存格為對應於在第-〜第四編程操作ρι〜ρ4，而在第三 編程脈波PPLS3啟動的區間内，第―〜第四編_作ρι 〜-P4是停止的。 ❹ 因此，具有三個或更多位元的多層式儲存格快閃記憶 裝置中可避免因編程順序而導致的耦合效應。 參考圖8，一種驗證操作被執行，用以驗證第一編程 ，波PPLS1和第二編程脈波ppLS2是否正確地執行編程 操作。此時，根據本發明實施方式之編程方法，關於不同 位元值的驗證操作可以分開地執行，而關於不同位元值的 編程操作，可由第一編程脈波PPLS1和第二編程脈波 PPLS2來同時執行。... 0 一例如，假使根據本發明實施方式之編程方法而使用增 中田步階脈波編程，圖8顯示根據本發明一實施方式之編程 方法，其包含三個驗證脈波VPLS，用以表示圖6中關於 位元值〇〇、〇1和10的驗證操作。所述三個驗證脈波 在連續施加第一編程脈波PPLS1與第二編程脈波PPLS2 對（pair)的期間是啟用的。 此時，多個驗證電壓被施加到對應於位元值的位元 18 200937430 線且具有不同的量級（magnitudes)。然而，本發明並 非限疋於此，而且在單一驗證操作時，可驗證多個位元值。 因此，在根據本發明實施方式之編程一非揮發性記憶 的方法中，關於多個位元值的第一〜第三編程操作pi 疋门時元成或實質上同時完成’如圖14所示。因 了預防任何影響已編程的記憶儲存格的電容麵人效 應，如圖6C所示。 ❹Ϊ的1根據本發明一實施方式之編程-非揮發性記 ^"、方法圖，可預防因儲存格分佈所引起的電容耦合 參考圖I5,根據所描述實施方式之 性 方法，施加相關於多個位元值。。、。丄= 被編程的位元值的㈣，：：：間被此不同。每-個 == 所示之編程方法施加至相對 © 線的電壓疋不同的。例如，目Β 電® 來執行_，《及以

各驗證電壓V 的一搂。园n 时·1〜％1^3的電壓準位可以如圖16顧； V . # 以比較該門限電壓Vth和驗證電壓ν*’ Vvrf·3的量級，來县g ^ t 飞/至Vvrf-1〜 儘管圖l5〜、n 相關之位元線電壓的量級。 用於參相描述應躲兩位元多層式 19 200937430 滅太2_憶裝置的方法’本㈣鱗限定於此。因此， 發I實施方式之編程方法，蝴存格分佈所導致 供。痛合效應’可藉由依據位元值而改變驗證時間來降 圖18是根據本發明一實施例之非揮發性記憶 2狀態圖。參考圖18，編程操作ρι〜ρ3和/或儲存格分 佈C、TC和SC的編程操作分別在時間點完成扒〜口 — 成，亦即差不多同時完成，因而，在圖60和7(:中所示I 因編程順序和/或儲存格分佈所引起的電容轉合效應，^ 0 致臨界電壓分佈的隨機（random)改變是可以避免的。 雖然本發明已以示範性的實施方式揭露如上，任何所 屬技術領域中具有通常知識者，在不脫離本發明之精神和 範圍内，當可作些許之更動與潤飾，故本發明之保護範 當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1A是使用兩種電壓分佈以編程一個資料位元至非 -揮發性記憶裝置的範例圖。 圖1B是編程兩個資料位元至圖1A之非揮發性記惜 ® 置的範例圖。 .瑕 圖1C是使用四種電壓分佈以編程兩個資料位元至 揮發性記憶儲存格的範例圖。 圖2A是使用兩種電壓分佈來編程一個資料位元& 例圖。 、靶 圖2B是使用四種電壓分佈來編程兩個資料位元的範 20 200937430 例.圖。 圖3Α和圖3Β是已編程的記憶存 :移:示其因相鄰的字線或相鄰的位元線=;= 圖4Α〜圖5Β是非揮發性 示連=鄰圖的位元線的職存:晰編程圖’ _發性記憶裝置之編程順序所引起 起的料性記縣置謂絲分佈所引 =是編程-非揮發性記憶裝置的方法示意圖，於本 發月-實，例中避免因編程順序所引起的耦合效應。 圖9疋在圖8之編程操作期間，施加電壓至位元線的 不意圖。 圖10是用於圖9之實施方式之名詞”Vd，，的說明圖。 ❿ 圖11〜圖13是編程3位元多層式儲存袼非揮發性記 憶裝置的方法示意圖，於本發明一實施例中避免因編程順 序所引起的耦合效應。 圖14是依據圖8之多個編程操作同時進行的示意圖。 圖15是编程一非揮發性記憶裝置的方法示意圖，於 本發明一實施例中避免因儲存格分佈所引起的輕合效應。 圖16是在圖15之編程期間施加一驗證電壓至位元線 的示意圖。 圖17是圖16之電壓曲線圖的資料表單版本。 21 200937430 圖18是根據本發明一實施例之非揮發性記憶裝置的 編程狀態圖。 【主要元件符號說明】

△Vceii :耦合效應 △Vth :移位值 CELLA :記憶儲存格 Cx、Cy、Cxy :電容柄合 Err :迷走電壓分佈 VPLS :驗證脈波 P0 :第零編程操作 P1 :第一編程操作 P2 :第二編程操作 P3 :第三編程操作 P4 :第四編程操作 P5 :第五編程操作 P6 :第六編程操作 P7 :第七編程操作 PPLS1 :第一編程脈波 PPLS2 :第二編程脈波 PPLS3 :第三編程脈波 tl〜t3 :時間點 VI〜V3 :電壓 Vd :位元線電壓 Vdd :禁止電壓 22 200937430

Vth :門限電壓 VTHD1:第一電壓分佈 VTHD11 :第一電壓分佈 VTHD2:第二電壓分佈 VTHD3 :第三電壓分佈 VTHD4:第四電壓分佈 VTHDX:迷走電壓分佈 Vvrf-Ι〜Vvrf-3 :驗證電壓 〇 WL<N> 〜WL<N+2> :字線 x0 :臨界電壓分佈 23

Claims (1)

1. 200937430 七、申請專利範圍： 1. 種編程多層式儲存格非揮發性記憶 法，包括： 施加一第一編程脈波至所述非揮發性記憶 字線； J 施加一第二編程脈波至所述字線，其中所述第二 脈波的電壓準位與所述第一編程脈波的電壓準位.不同；以 及 分別施加位TL線電壓至結合於所述字線的位元線，其 ❹ 中所述位兀線電壓依照多個資料位元值而改變，並根據所 述第一編程脈波或所述第二編程脈波以編程結合於所述字 線和所述位元線的多個記憶儲存格。 2. 如申請專利範圍第1項所述之編程多層式儲存格 非揮發性記憶裝置的方法，其中所述第二編程脈波繼所述 第一編程脈波之後，被施加至所述字線。 3. 如申請專利範圍第2項所述之編程多層式儲存格 非揮發性記憶裝置的方法，更包含： ^ 在施加所述第二編程脈波之後，分別施加驗證電壓至 所述位70線，其中所述驗證電壓依據所述多個資料位元值 而改變。 4. 如申請專利範圍第3項所述之編程多層式儲存格 非揮發性記憶裝置的方法，其中所述驗證電壓依據所述多 個資料位元值而連續地被施加至所述位元線。 5. 如申請專利範圍第3項所述之編程多層式儲存格 24 200937430 =發性記賊置財法，其情職證電㈣各別之電 準位小於·第-_脈波和所述第二編程脈波。 非捏3項所述之_多層式儲存格 非揮發性记憶裝置的方法，其是一 程迴路，其中每一所述編程迴;j代方法，包括多重編 施加所述第-_脈波至所述字線，接著施加所述第 j程脈波輯述字線，额分職加所述低線電壓至 Ο ❹ 連接到所述字_位元線’接著分別施加所述驗證電壓至 所述各別的位元線。 7.如申請專利_第6項所述之編程多層式儲存格 非揮發性記憶裝置的方法，其中在連續執行每—所述編程 迴路時，所述第-編程脈波和所述第二編程脈波的電壓準 位分別有增加。 北松8·如^專利範^第1項所述之編程多層式儲存格 揮發性記憶2置的方法，其巾施加所述第二編程脈波之 後’施加所述第一編程脈波。 a 9.如^專概圍第1項所述之編程多層式儲存格 ^揮發性記憶^的方法，其中所述第—編程脈波的電壓 準位小於所述第二編程脈波的電壓準位。 非揲二ΐΐϊΐΐ!1::第1項所述之編程多層式儲存格 ^揮發性記憶裝㈣方法，其巾所述多個記憶儲存格同時 破編程。 u. 利範圍第10項所述之編程多層式儲存 格非揮發性記餘置的枝，其巾每—個騎記憶儲存格 25 200937430 儲存N個資料位元，N是大於1的自然數。 12· 一種編程非揮發性記憶裝置的方法，包括： 在執行一編程操作的期間，至少一編程脈波依據第^ 個到第Μ個資料位元值而改變，以對連接至一字線的多個 =憶儲存格進行編程，談至少一編程脈波並被施加到所述 字線；以及 執行一驗證操作，其中所述驗證操作的執行時序是依 據所述第1個到第Μ個資料位元值而改變。 13. 如申请專利範圍第12項所述之編程非揮發性記 ❹ 憶裝置的方法，其中在所述驗證操作期間，多個驗證電壓 分別被施加至結合於所述字線的各別之位元線，其中所述 多個驗證電壓的電壓準位分別依據所述第1個到第Μ個資 料位元值而改變。 、 14. 如申請專利範圍第項所述之編程非揮發性記 憶裝置的方法，其中在執行與一第j個資料位元值相關的 編程操作前，執行與-第i個資料位元值相_編程操 作，而與所述第i㈣料位元值的難結果相_驗證電、 麼施加的數量’大於與所述第」·师料位元值的編㈣果 ^ 相關的驗證電壓施加的數量，i是1到M之間的自秋數 是1到Μ之間的自然數。 I5.如申請專利範圍第U項所述之編程非揮發性記 憶裝置的方法’其中所施加的驗證電壓的數量是Μ。 情梦請ΐ利範圍第14項所述之編程非揮發性記 似、、、，、中在執行與所述第j個資料位元值相關 26 200937430 的編程操作前，執行與所述第i個資料位元值相關的編程 操作時，用以驗證與所述第i個資料位元值相關的編程結 果所需的時間，長於用以驗證與所述第j個資料位元值相 關的編程結果所需的時間。 17. 如申請專利範圍第14項所述之編程非揮發性記 隐裝置的方法，其中連結至所述字線的所述多個記憶儲存 格同時被編程。 18. 如申請專利範圍第12項所述之編程非揮發性記 〇 憶裝置的方法，其中每一個所述記憶儲存格儲存N個資料 位元，其中N是大於1的自然數。 19. 一種編程非揮發性記憶裝置的方法，包括： 施加第1個到第N個編程脈波於一字線，其中所述第 1個到第N個編程脈波彼此不同，n是大於1的自然數； 以及 ' 分別施加位元線電壓至結合於所述字線的各別之位 元線，其中所述位元線電壓依據多個資料位元值而改變， 〇 並根據所述第一編程脈波或所述第二編程脈波以編程結合 於所述字線和所述位元線的多個記憶儲存格。 20. 如申請專利範圍第19項所述之編程非揮發性記 憶裝置的方法，其中所述第丨個到第N個編程脈波連續地 被施加。 21. 如申請專利範圍第2〇項所述之編程非揮發性記 憶裝置的方法，更包括： 在施加所述第N個編程脈波之後，分別施加驗證電壓 27 200937430 至所述各狀位元線，其巾所述驗證電壓依制述多個資 料位元值而改變。 22.如申請專利範圍第19項所述之編程非揮發性記 憶裝置的方法，其中在所述第〗個到第N個編程脈波中的 所，第(X-1)個編程脈波期間被編程的一記憶儲存袼，被所 述第1個到第N個編程脈波中的第χ個編程脈波重新編 程，因此除了原先一資料位元值用以編程所述記憶儲存 格，一資料位元值用於編程所述記憶儲存格，X是i到 (N-1)之間的自然數。 ❹ 28