TW200531278A - Semiconductor device - Google Patents

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Kenichi Osada
Kiyoo Itoh
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Description

200531278 (1) 九、發明說明 【發明所所屬的技術領域】 本發明係關於半導體裝置或半導 於具有高積體且非揮發性之隨機存取 【先前技術】 以商速而局積體之非揮發性記憶 文件1所述，進行有相變化記憶體之 ，係利用被稱爲硫族化合物材料之相 態而電阻不相同者，以記憶資訊。相 藉由電流流通而發熱，進而改變狀態 (RESET)動作的高電阻化（非結晶 高溫而進行；被稱爲設定（SET )動 化），係保持比較性低溫於相當時間 之讀出動作，係於不改變相變化電阻 電流而進行。 非專利文件2以及專利文件1中， 之特性。更且，非專利文件3中，敘: 和NMOS電晶體所構成之記憶格。 此等文件中，不停留於高速 Memory唯讀記憶體），而敘述非揮f Access Memory隨機存取記憶體）的 有RAM和ROM之機能的總合型記憶 憶體，係相變化電阻之電極面積較小 體記憶裝置，尤其關 記憶體。 體爲目標’如非專利 開發。相變化記憶體 變化材料’其根據狀 變化電阻之覆寫，係 所進行。被稱爲重設 化），係保持比較性 作的低電阻化（結晶 而進行。相變化材料 之狀態的範圍，流通 敘述關於相變化電阻 述有關以相變化電阻 之 ROM ( Read-Only f 性之 RAM (Random 未來性，並且提及倂 體之實現。相變化記 時’可通過小電力以 -4- 200531278 (2) 改變電阻値，故記憶格的縮尺爲容易。又’非結晶狀態和 結晶狀態之電阻値相差甚大，故可實現高速之讀出動作。 以此等理由，可預期由相變化記憶體實現高速非揮發性記 憶體。 於專利文件2中，敘述關於使用了相變化電阻和縱型 電晶體之記憶格構造。藉由使用此記憶格構造’可實現比 先前之DRAM面積更小之記憶格。 [非專利文件1 ] IEEE國際固態電路協會，技術文件摘 要，第 202 頁到第 203 頁（2002 年）（2002 IEEE International Solid-State Circuits Conference, Digest of Technical Papers , pp . 202-203.) [非專利文件2] IEEE國際電子裝置會議，技術摘要， 第 923 頁到第 926 頁（ 2002 年）（ 2002 IEEE International Electron Devices Meeting, Technical Digest, pp. 923-926.) []【非專利文件3】非揮發性半導體記憶體工房，技 術文件摘要，第91頁到第92頁（2003年）（2003 Non-Volatile Semiconductor Memory Workshop, Digest of Technical Papers, pp. 91-92.) [專利文件1]日本特開2003- 1 00084號公報 [專利文件2[日本特開2003 - 2295 3 7號公報 【發明內容】 發明所欲解決之課題 先前技術所敘述’由相變化電阻和縱型電晶體所構成 (3) 200531278 之gS憶格的面積係4 F 2，與通用D R A Μ相比約爲一半。但 是’與個人電腦等廣泛使用之硬碟裝置相比，一位元之單 價約高出一位數左右。於此，F係最小加工尺寸。 本發明欲解決之課題，係例如實效性的，實現記憶格 之更高積體化；或是竇效性的使製造製程單純化，使位元 單價降低者。 用以解決課題之手段 本申請中揭示之發明中，若簡單說明代表物之槪要， 係如以下所述。 將具有縱型電晶體，和藉由其上方或下方所給予之溫 度而改變該電阻値的記憶元件之記憶區塊，加以層積，形 成高積體之非揮發記憶體。 發明之效果 根據本發明，可實現高積體之非揮發記憶體。 【實施方式】 以下’對關於本發明之半導體記憶裝置所合適的幾個 範例’使用圖示加以說明。無特別堅持之情況下，訊號之 低階爲”L”，高階爲”Η，，。 [實施例lj <平面圖和剖面圖> 第1圖’係表示關於本發明之記憶體的剖面圖。第2圖 -6- 200531278 (4) 係表示第1圖之記憶體，於自位元線B L之下面部分的平面 圖。第1圖係相當於第2圖之平面圖的A-A’剖面。於第1圖 、第2圖中表示，將記億格MC於字元線WL方向並列3格 ，於位元線B L方向並列2格’更且於縱方向重疊2層之構 成。位元線B L和字元線W L以最小間隔2 F配置’故即使 各層的記憶格面積爲4 F 2 ’仍可藉由重疊此2層’達到實效 上之格尺寸2F2 ;比較先前方式’可實現更高積體化者。 記憶體之第1層，係於以第1之配線形成之源極電極板 S L0上，形成縱型電晶體’和爲記憶元件之相變化電阻 PCM0，和位元線BL的構造。記憶體之第2層，係共有第1 層之位元線；於其上形成相變化電阻PCM 1，和縱型電晶 體SV1，和源極電極板源極電極板SL1的構造。V2雖係聯 繫相變化電阻PCM和縱型電晶體SV 1之貫孔，作爲去除 之構成亦爲可能。又，本實施例中SL雖係以板形成，亦 可以線形狀形成。縱型電晶體SV係由通道部BDY，和雜 質擴散層之源極層SC，和汲極層DN，和閘極氧化膜S〇 所構成。縱型電晶體SV係由第2之配線所形成之字元線 WL所包圍，而字元線WL係成爲縱型電晶體SV之閘極電 極。第2之配線係可由多矽構成，亦可由金屬構成者。 源極層S C係經由貫孔層V 1連接於源極電極板S L， 汲極層DN係經由貫孔層V2連接於相變化電阻PCM。貫 孔層V2，係以鎢或多矽等形成者。此縱型電晶體SV係可 爲縱型N通道型MOS電晶體或縱型P通道型MOS電晶體 之任一者。使用縱型N通道型MOS電晶體時，於雜質擴 (5) 200531278 散層，使用將磷作爲雜質以l〇2Vcm3左 N+層；於通道部B D Y，使用將硼作爲 的雜質層。閘極氧化膜S 0之膜厚，係 。通道邰B D Y，係堆積非結晶砂膜厚， 退火2分鐘到1 2小時。依此多結晶化， 又藉由雷射退火進行低溫退火亦爲可能 <相變化電阻> 相變化電阻，係使用包含銻（S b ) Sb-Te系，或 Ag-In-Sb-Te系等之硫系 記憶元件之相變化電阻寫入資訊，1，時 電阻元件加熱至硫系化合物材料之融點 冷:卻’以施加設定脈衝。藉由縮短而給 量變小，縮短冷卻時間11，例如設定j 合物材料成爲高電阻之非結晶狀態。相 訊’0’時，將相變化電阻保持在比融點 點相同或較低的，高於結晶化溫度Tx 加設定脈衝。硫系化合物材料係成爲低 化所需時間t2，雖根據硫系化合物材料 问’但例如約5 0 n s。如圖所示元件之溫 元件本身發出之焦耳熱，以及向周圍之 第4圖之I - V特性所示’藉由將響應寫 脈衝，施加於記憶元件，以控制記憶元 一圖，係模式化表示使用硫系化合物材 右之局濃度參雜的 雜質有1016/cm3左右 使用左右 進行 600 °C-7 5 0 之 可增加導通電流。 和碲（Te )之Ge-化合物材料。於此 ’如弟3圖所不，將 Ta以上，再急速 予重設脈衝使全能 i 1 n s，而使硫系化 反地，寫入記億資 高，而與玻璃遷移 之溫度範圍，而施 電阻之固態。結晶 之組成或溫度而不 度，係依據於記憶 熱擴散。因此，如 入資訊之値的電流 件之結晶狀態。同 料之記憶元件的動 (6) 200531278 作原理，表示有在施加自IW1到IW0之範圍內之設定電流 的情況下，寫入記憶資訊’0’；在施加IW0以上之重設電流 的狀況下，寫入記憶資訊’ Γ者。惟，以哪一方之狀態作 爲’ 0 ’， 以哪一方之狀態作爲’ Γ皆可。以下依照同一圖 ，詳細說明四種寫入動作。 第1，於初期狀態’ 0 ’之記憶元件進行寫入’ 0 ’的情況’ 施加設定電流時，則沿著設定（結晶）狀態之低電阻曲線 ，來往於初期狀態和設定範圍，故可保持狀態。第2，於 初期狀態1 ’之記憶元件進行寫入’ Γ的情況，施加重設電 流時，則沿著設定狀態之低電阻曲線，達到重設電流。其 次，因焦耳熱而有部分的融解，故導電率慢慢下降。更且 ，融解若續行則成爲高電阻狀態。將液相之記憶元件急@ 冷卻，則相變化爲非結晶狀態，故會沿著較液相時電阻稍 低之重設（非晶質）狀態的高電阻曲線，回到初期狀態° 第3，於初期狀態’1，之記憶元件進行寫入的情況，施力α 設定電流，當記憶元件之端子電壓超過閥止電壓Vd時’ 切換至低電阻狀態。切換後，根據焦耳熱進行結晶化。β 流値達到設定電流時，藉由結晶化範圍變廣之相變化’ Η 降低電阻値，故沿著低電阻曲線回到初期狀態。第4 ’ ’ 於初期狀態’ 1，之記憶元件進行寫入’ 1，的情況，於上述切 換之後進行結晶化，藉由切換’沿著低電阻曲線到達熏15 範圍，融解，急速冷卻，硬化’而回到初期狀態。 從如此之記億元件之動作原理’爲了於讀出時不破isl 記億資訊，必須一邊將電壓抑制於較閥止電壓Vlh爲低一 -9- 200531278 (7) 邊動作。實際上，閥止電壓Vth亦依據讀出時或寫入時之 電壓施加時間，隨時間變長而有降低之趨勢，故於讀出時 間內，使其成爲不會超過閥止電壓而切換至低電阻狀態之 電壓，係爲必要。 <記憶區塊構成> 關於如第1圖所示之記憶體陣列之一層的記憶區塊 MBa，使用第5圖詳細說明之。記憶體陣列ARRAY ’係由 複數之字元線WL，和複數之位元線BL ’和覆蓋記憶體陣 列之源極電極板S L所構成；於字元線W L和位元線B L之 交點，連接有記憶格M C。源極電極板S L雖以板構成’ 第5圖中亦表示有方便之網狀之配線。各記憶格M C，係如 記憶格MC00之例，由縱型之Ν通道型M〇S電晶體SVN00 和記憶元件PCM00所構成。記億元件PCM00 ’係例如被稱 爲相變化電阻之元件，例如，結晶狀態下係1 κ Ω〜1 0 κ Ω 左右之低電阻，非結晶狀態下係1 00Κ Ω以上之高電阻’以 此爲特徵之元件者。縱型Ν通道型MOS電晶體SVN00之 閘極電極，係連接字元線W L 0 ;控制縱型Ν通道型Μ〇S 電晶體於選擇狀態時爲0 Ν狀態’非選擇狀態時爲〇F F狀 態。P C Μ 0 0之一方之端子連接位元線’ s V N 0 0之源極電極 連接至源極電極板S L ° 字元線W L，係連接於字元驅動器電路（W D 0，....... WDn )。例如，字元驅動器電路WD0 ’係由縱型P通道型 Μ〇S電晶體和縱型N通道型Μ 0 S電晶體構成之反向器電 -10- 200531278 (8) 路IN V 0所構成者。此字元驅動器電路（W D 0，......，W D η
)係於縱方向並列而形成字元驅動器區塊WD B °又’字 元驅動器區塊W D B的旁邊，設置有由X系位址解碼器（ XDEC0, ......，XDECn )所構成之位址解碼器區塊XDECB 〇 例如 X系位址解碼器XDEC0，係由縱型P通道型 M〇S電晶體和縱型N通道型MOS電晶體構成之3輸入反及 電路NANDO所構成，藉由位址訊號（ΑΒ00，AB01，AB02) 選擇字元線 WL0。此位址訊號係自 X系位址緩衝區塊 XAB所輸入者。
位元線（BL0，......，BLm )，係連接於列選擇電路YS 。例如，位元線BL0係連接於縱型P通道型MOS電晶體 SVP0和縱型N通道型MOS電晶體SVN0，根據控制訊號（ YSWO, YSWB0 )選擇性連接資料線DATA。不在意存取速 度時，作爲縱型P通道型MOS電晶體SVP0和縱型N通道 型MOS電晶體SVN0之僅任一方亦可。控制訊號YSW係 由Y系位址解碼器區塊YDECB所產生。Y系位址解碼器 區塊Y D E C B，係自Y系位址緩衝區塊Y A B而被供給位址 訊號者。 讀出·寫入電路RWC，係由感應放大器電路SA和寫 入放大器電路WA所構成。感應放大器電路SA，係將因 活性化訊號而活性化之資料線DATA的訊號，加以放大者 。寫入放大器電路W A，係將活性化訊號而活性化並寫入 之資料，輸出至資料線D A T A。選擇記憶區塊層之Z系位 -11 - (9) 200531278 址，係藉由Z系位址緩衝區塊Z A B被送至讀出·寫入電 路RWC。記憶區塊層被選擇之情況，讀出時將資料輸出 至D。，寫入時自Di取入資料。讀出·寫入電路RWC中亦 被輸入有寫入控制訊號 WE。又，於此使用之記憶格MC ，亦可爲第1圖以及第2圖所表示之以外的構造。 記憶區塊Mba，係僅以縱型MOS電晶體和記憶元件 ，以及連接此等之配線所構成；故僅以多矽層或配線層、 記憶元件層構成者係爲可能。於配線層使用鎢或多矽層時 ，所有層之形成，係可於600度以下完成，更且此等之層 具有600度以上之耐熱性。因此，與先前於矽基板上使用 CMOS形成之記憶體不同，不管堆疊多少層而提高積體度 皆爲可能。 將記憶區塊4層（MBO，MB1，MB2，MB3 )於矽基板Si 上堆疊之情況的剖面圖，係如第6圖所示。各記憶區塊層 MB中之記憶格尺寸係4F2，但藉由層積4層，可使實效性 格尺寸達到1F2，而實現比DRAM有8倍之積體度。此結果 可實現與硬碟裝置匹敵之位元單價。各記億區塊層（ΜΒ0, MB1，MB2，MB3 )，係各自由記憶體矩陣 ARRAY之一部 分，和字元驅動器等之週邊電路LOGIC部所構成。又， 對記憶區塊層（MBO，MB1，MB2，MB3 )，另外於最上層 形成有輸入位址ADD之輸入PAD ;被輸入之位址ADD， 係藉由縱向貫通記憶區塊層之配線 VA，輸入至各層之閘 極。第6圖所示之週邊電路LOGIC部，係表示位址緩衝區 塊A B之一部分。 -12- (10) 200531278 使用於週邊電路LOGIC部之縱型電晶體，雖和使用 於記憶格部之電晶體爲相同者，但記億元件PCM之一部 分可置換爲貫孔V2。MB1與MB3係和MB0與MB2爲上下 顛倒之構成，其中 Μ B 0和 Μ B 1共有位元線 B L。Μ B 1和 ΜΒ2共有源極電極板SL，而ΜΒ2和ΜΒ3係同樣共有位元 線B L。因此製造程序變得簡單而可得低價格。 第7圖表示俯視圖。位址ADD或寫入控制訊號WE、 資料（Di, Do )之配線數，係藉由記憶體之積體度或構成 ，而作爲別的構成者亦可。 <動作方式> 其次，使用第8圖詳細說明動作。電源電壓係例如 1.2V。剛開始爲等待狀態STANDBY，當位址ADD切換， 寫入控制訊號WE成爲’ Η ’時，則開始寫入動作。剛開始 ，對將’0’寫入記億格MC00之SET動作進行說明。寫入資 料 Di成爲’L’，藉由列選擇電路 YS或讀出·寫入電路 RWC，驅動位元線BL0。與此同時，藉由X系位址解碼器 XDEC0或字元驅動器電路WD0，選擇字元線WL0。本實施 例中之SET動作，於位元線BL0供給0.8V，源極線SL0保 持0V，元件高電阻化之情況，數mA左右之電流將繼續流 動。此電壓差係作爲小於電源電壓之値亦可，作爲較大之 値亦可。 藉由持續此狀態自100ns至數ms，記憶元件PCM00則 結晶化而低電阻化。另一方面，於預先低電阻化之元件施 -13- 200531278 (11) 加相同之電壓。又，非選擇之位元線B Lm，係藉由未圖示 之電路，設定接地準位。 寫入結束時，字元線WL0係緩緩自’H’遷移至’L’，結 束SET動作。接著說明於記憶格MCnO寫入’1’之RESET 動作。位址變動，寫入資料變爲’ Η ’，藉由列選擇電路 YS或讀出·寫入電路RWC，驅動位元線BLO。與此同時 ，藉由X系位址解碼器XDECn或字元驅動器電路WDn， 選擇字元線WLn。RESET動作中，例如位元線BLO之電壓 爲1.2V，源極線 SL0保持0V，元件低電阻化之情況，數十 mA左右之電流將自位元線BL0繼續流動至源極線SL0。 藉由持續此狀態5ns至數十ns，元件則成爲溶融狀態。此 後將字元線WLn自’ Η ’遷移至’ L ’，急速降低施加於元件之 電壓而急速冷卻。藉由此急速冷卻，記億元件PC Μ 1 0係非 結晶化而成爲高電阻。另一方面，於預先高電阻化之元件 施加相同之電壓。此時元件中將流動數mA以上之電流。 惟，此時間有數十ns左右的話元件電阻係不改變’而不 成爲問題。又，非選擇之位元線B Lm，雖未圖示’係連接 於接地準位。 其次對於讀出動作READ，說明自記憶格MC00 ’將 被寫入之資料’〇,加以讀出之情況。當位址ADD變動’寫 入控制訊號WE成爲’L’時，則開始讀出動作。藉由列選 擇電路或讀出·寫入電路RWC，將位元線BL0和資料線 DATA預充電爲例如0.4V。此後藉由 X系位址解碼器 XDEC0或字元驅動器電路WD0，將字元線 WL0自’L’活性 -14- (12) 200531278 化至’Η’，使電流自位元線BL0朝向源極線SL0流動。記憶 格MC00中係寫入低電阻之値，故位元線BL0以及資料線 DATA被放電成爲0V。若記憶格MC00寫入高電阻値時， 位元線BL0則幾乎無變化保持在0.4V。此電壓之不同藉由 讀出·寫入電路RWC被放大、檢測，將被檢測之資料輸 出至Do而結束讀出。爲進行放大，例如製作0.2V左右之 參考電壓；進行低電阻之讀出的情況下，放大0V和0.2V 之差距而輸出資料’0’。 進行高電阻之讀出的情況下，放 大0.2V和0.4V之差距而輸出資料’ 1 ’。又，非選擇之位元 線BLm，係連接於接地準位。 於寫入時作爲位元線電壓所必要之0.4V和0.8V，或於 讀出時作爲參考電壓所必要之0.2V，係使用電壓轉換器發 生之。電壓轉換器係眾所週知之技術，由產生參考電壓之 電路和輸出電壓之電路所構成。 [實施例2] 實施例1中，雖層積了僅以縱型MOS電晶體所構成之 記憶區塊層，將記憶區塊層之一部分之電路置於矽基板S 1 上亦可。本實施例中，說明於矽基板 S1設置位址緩衝區 塊AB或Y系位址解碼器區塊YDECB、讀出·寫入電路 RW的情況。另外Z系之電路於此係和Y系一同之構成。 記憶區塊層MBb之詳細電路圖係如第9圖所示。記憶 區塊層MBb，係自第1圖所示之記億區塊層，取出間接週 邊電路；而僅以記憶體陣列ARRAY和X系位址解碼器區 -15- (13) 200531278 塊XDECB、字元驅動器區塊WDB、列選擇電路YS所構成 。所有之電路，係使用縱型電晶體形成者。 將此記憶區塊層Μ B b於砂基板S i層積4層（Μ B 0， ΜΒ1,ΜΒ2，ΜΒ3)，矽基板Si中，以一般之CMOS電晶體 形成週邊電路。各記憶區塊層MBb中之記憶格尺寸雖係 4 F 2，但藉由層積4層，可使實效性格尺寸達到1 F 2，而實 現比DRAM有8倍之積體度。此結果可實現與硬碟裝置匹 敵之位元單價。 於砂基板S i形成之電路，係如第1 0圖所不，爲位址 緩衝區塊 AB，輸入輸出電路1〇，Y系位址解碼器區塊 YDECB，讀出·寫入電路RWC，電壓轉換器REG等。位 址緩衝區塊AB中，係自外部被輸入位址ADD。輸入輸出 電路ΙΌ中，係自外部被輸入寫入控制訊號WE、資料D。 自位址緩衝區塊AB有位址訊號AB，自YDECB有控制訊 號 YSW，自 RWC有資料線DATA，輸入至各記憶區塊層 (MBO，MB1，MB2，MB3 )。 第1 1圖，係本半導體記億裝置之剖面圖。於矽基板S ^ 層積4層記憶區塊層（Μ B 0，Μ B 1，Μ B 2，Μ B 3 )，各層係由 記憶體陣列ARRAY和周邊電路LOGIC所構成。矽基板S! 係由一般之M〇S電晶體所形成。M〇S電晶體，係被元件 分離層S TI所分離；由閘極電極FG，和構成源極電極或 閘極電極之擴散層DIF，所構成者。各記憶區塊層MB中 ，係藉由縱向貫通之貫孔VA，自矽基板Si被輸入訊號。 此俯視圖以第1 2圖表示。位址訊號 A B或控制訊號 (14) 200531278 YSW、資料DATA之配線數，係根據記憶體之積體度或構 成而有所不同。 [實施例3] <平面圖以及剖面圖> 實施例1所示之縱型電晶體，因無供電至通道部BDY 而浮動造成準位不安定，而有電晶體之閥止値變動之歷史 效應係成爲問題。於此，說明供電於縱型電晶體之通道部 的例子。 第1 3圖，係表示本實施例之記憶體陣列的平面圖。表 示著記億體陣列係在字元線 WL方向有兩格’在位兀線 BL方向有兩格。於字元線WL和位元線BL之交點，設置 有以縱型電晶體和記憶元件所構成之記憶格MC。位元線 BL以間隔4F而字元線以間隔2F配置，記憶格之面積爲 8F2，與實施例1相比爲2倍。平面圖之B-B’切開的剖面圖 係表示於第1 4圖。以第1之配線形成源極電極板SL，並於 其上形成縱型電晶體SV，和記憶元件之相變化電阻PCM 〇 縱型電晶體SV係由通道部BDY ’雜質擴散層之源極 層SC和汲極層DN，閘極氧化膜SO ’供電擴散層P +所構 成。縱型電晶體SV係由第2之配線所形成之字元線WL所 包圍，而字元線WL係成爲縱型電晶體SV之閘極電極配 線。源極層SC係藉由貫孔層V1連接源極線SL ’汲極層 DN係藉由貫孔層V2連接相變化電阻PCM。相變化電阻， -17- (15) 200531278 係亦連接於位元線BL。供電擴散層P+，係藉由貫孔V2連 接接地準位線V S S。此縱型電晶體S V係可爲縱型N通道 型MOS電晶體，亦可爲縱型P通道型MOS電晶體MP。 使用縱型N通道型MOS電晶體時，於雜質擴散層（SC， DN)，使用將磷作爲雜質以102°/cm3左右之高濃度參雜的 N+層；於通道部BDY，使用將硼作爲雜質有1016/cm3左右 的雜質層。又，於供電擴散層P+，使用將硼作爲雜質以 102°/cm3左右之高濃度參雜的P +層。 藉由此種構成，縱型電晶體之通道部BDY準位爲固 定，而可得安定之電流。又，本方式中位元線BL藉由接 地準位線V S S而被遮蔽，故減低對位元線B L之雜訊係爲 可能。此種電晶體係不僅於記憶格，於感測放大器或電源 電路之對電晶體亦爲有效。 更且，第15圖係表示於縱型電晶體SV之下側形成供 電擴散層P+，將VSS和SL合一之構成。平面圖之C-C’ 切開之剖面圖係表示於第1 6圖。 更且，第1 7圖係表示欲減低電源雜訊而變更之格的例 子。平面圖之C-C’切開之剖面圖係表示於第18圖。除了 接地準位V S S由兩個格共用之外，係與第1 3圖幾乎相同之 構造者。 [實施例4] 使用第1 9圖，說明將實施例1所示之記憶區塊，作爲 其他構成之情況。 -18- (16) 200531278 <記憶區塊構成〉 記憶區塊Μ B c之記憶體陣列’係分割爲2個記憶體陣 列（A R R A Υ1，A R R A Y r )。各陣列係由複數之字兀線和複 數之位元線所構成，字元線和位兀線之交點連接有記憶格 。各記憶格，係由縱型之N通道型Μ 0 S電晶體和記憶7C 件所構成。記憶元件，係例如被稱爲相變化電阻之元件。 字元線（WLO，WLn ) ’係連接字元驅動器電路（ WDO, WDn)。字元驅動器電路（WDO, WDn)係並排於陣 列而形成字元驅動器區塊WDB ° 記憶體陣列（A R R A Y1，A R R A Y r )之雨邊係配置有假 陣歹fj ( DUMMY1， DUMMYr )。各假陣歹!J ( DUMMY1, DUMMYr )係由兩個列構成，1個列由假格（MDrO，…， MDrn )所構成；另1個歹[J由假格（MDsO，…，MDsn )所構 成。 例如假格MDrO，係由縱型之N通道MOS電晶體S Vr 和相變化電阻PCMr所構成。假格MDrO ’係連接於與記 億體陣列相同之字元線WL0和假位元線DBLrl。相變化電 阻PCMr係經常寫入高電阻。 又，假格MDsO，係由縱型之N通道MOS電晶體SVs 和相變化電阻PCMs所構成。假格MDsO，係連接於與記 憶體陣列相同之字元線WL0和假位元線DBLsl。相變化電 阻PCMs係經常寫入低電阻。 假位元線DBLrl，係藉由縱型電晶體SV003連接資料 線DATA1。縱型電晶體SV003之閘極電極係連接控制訊號 -19- (17) 200531278 YS Wdd。假位元線DBLsl，係藉由縱型電晶體s V002連接 資料線DATA1。縱型電晶體SV002之閘極電極係連接控制 訊號Y S W d s卜 同樣地假位元線DBLrr，係藉由縱型電晶體SV007連 接資料線D A T A r。縱型電晶體S V 0 0 7之鬧極電極係連接控 制訊號 YSWdrr。假位元線 DBLsi:，係藉由縱型電晶體 SV006連接資料線DATAr。縱型電晶體SV006之閘極電極 係連接控制訊號Y S W d s r。 又，記憶體陣歹U ARRAY1之位元線BL01係藉由縱型 電晶體SV001連接資料線DATA1 ;位元線BLml，係藉由 縱型電晶體SV000連接資料線DATA1。縱型電晶體SV001 之閘極電極係連接控制訊號YSW01，縱型電晶體SV000之 閘極電極係連接控制訊號YSWml。 記憶體陣列ARRAYr之位元線BLOr，係藉由縱型電 晶體SV005連接資料線DATAr ;位元線BLmr，係藉由縱 型電晶體SV006連接資料線DATAr。縱型電晶體SV005之 閘極電極係連接控制訊號YSWOi·，縱型電晶體SV006之閘 極電極係連接控制訊號Y S W m 1·。資料線（D A T A1，D A 丁 A r )係連接感測放大器電路S A和寫入放大器電路WA。 <動作方式>
其次’使用第20圖說明詳細之動作。基本之動作係和 實施例1之方法幾乎相同，故主要說明所不同者。電源電 壓係例如1.2 V。開始爲等待狀態S T A N D B Y，當位址A D D -20- (18) 200531278 切換’寫入控制訊號爲’ Η ’時，則開始寫入動作。接著說 明於設置於位元線BLOr和字元線 WL0之交點的記憶格 MCOm (未圖示），寫入，1 5之情況。此寫入雖係同時被要 求’但首先進行寫入’ 〇 ’之動作，其後進行寫入，丨，之 RESET動作。首先，以第1圖所示之方式選擇位元線]bL0i· 和字元線WL0。和此同時並驅動假位元線DBLsl。本實施 例中之SET動作，係供給位元線BLOr和字元線WL0以 0.8V ’藉由持續此狀態l〇〇ns至數ms，使記憶格MC00和 假格MDsO之記憶元件各自結晶化低電阻化。 其後，字元線WL0慢慢自’H’遷移至’L’，結束SET動 作。接著說明於記憶格MCOm寫入’1’之RESET動作。選 擇位元線BLnn·和字元線WL0，和此同時並驅動假位元線 DBLR1。RESET動作中，例如將位元線 BLnn·和假位元線 DBLR1之準位保持在1.2V，藉由持續此狀態5ns至數十ns ，元件成爲溶融狀態。其後使字元線 WL0自’Η’遷移至’L’ ，急速降低施加於元件之電壓而急速冷卻。藉由此急速冷 卻，記憶格MCOm和假格MDrO之記憶元件係非結晶化而 成爲尚電阻。 其次說明讀出動作之READ動作中’自記憶格MC00 讀出於上述寫入之資料’ 〇 ’的情況。READ動作開始後，藉 由Y系位址解碼器區塊YDECB或讀出·寫入電路Rwc ’ 將位元線BLOr和資料線DATAr預先充電爲例如0.4V。其 後，使字元線WL0自’L’至’H’活性化’自位元線BLOr使 電流流向接地準位。記憶格M c 0 0中被寫入低電阻之値’ -21 - (19) 200531278 故位元線BL0以及資料線DATAr係被放電成爲〇V。若記 億格MC00係被寫入高電阻之値，則位元線BL0係幾乎無 變化保持於0.4V。另一方面自假位元線（DBLd，DBLsl ) 電流亦流向接地準位。 因假格M D s 0中寫入低電阻之値，故假位元線D B L s 1 係被放電成爲0V。假格MDR0中，因被寫入高電阻之値， 故假位元線D B Ld係幾乎無變化保持於0 · 4 V。於位元線和 假位元線之準位充分變化的時刻Tsa之後，例如1 〇ns後， 使縱型電晶體（SV003，SV002 )爲開，驅動資料線DATA1 。資料線DATA1之電位，係假位元線DBLrl和假位元線 DBLsl之中間準位，約0.2V左右。讀出·寫入電路RWC， 係放大資料線DAT Ar和資料線DAT A1之準位差，向D輸 出資料，結束讀出。 因記憶格M C 0 0中寫入低電阻之値，故資料線d A T A r 係被放電成爲0V ;另一方面因資料線DATA1之電位較此 爲高，故放大準位差讀出’ 0 ’。若記憶格M C 0 0中係寫入高 電阻之値，則資料線DATAr係幾乎維持0.4V ;因資料線 DATA1之準位係較此爲低，故放大準位差讀出，Γ 〇 又，作爲1個記憶格以2個縱型電晶體和2個記憶元件 構成，2個記億元件中經常輸入相反之資料的構成亦可。 藉由將以2個記憶元件驅動之2條之位元線的準位差加以放 大，可作爲不需要假電路者。 本方式，係對於僅以不將記憶區塊層積化之記億體或 CMOS，所構成的記憶體，亦爲有效者。 -22- (20) 200531278 【圖式簡單說明】 第1圖記億體陣列之剖面圖。 第2圖第1圖之記憶體陣列之平面圖。 第3圖第1圖使用之相變化電阻之寫入方式之槪念圖。 第4圖表示第1圖使用之相變化電阻之特性之圖。 第5圖表示包含第1圖之記憶區塊之1個實施例的電路 圖。 第6圖層積第5圖之記億區塊之記億體晶片的剖面圖。 第7圖第6圖之俯視圖。 第8圖第6圖所示之記憶體晶片的動作波形圖。 第9圖關於實施例2之記憶區塊之電路圖。 第1 0圖形成於第9圖之基板之電路的方塊圖。 第1 1圖層積第9圖之記憶區塊之記憶體晶片的剖面圖 〇 第1 2圖第1 1圖之俯視圖。 第1 3圖關於實施例3之記憶體陣列之平面圖。 第1 4圖第1 3圖之記憶體陣列之剖面圖。 第1 5圖關於實施例3之其他記憶體陣列之平面圖。 第1 6圖第1 5圖之記憶體陣列之剖面圖。 第1 7圖關於實施例3之其他記億體陣列之平面圖。 第1 8圖第1 8圖之記憶體陣列之剖面圖。 第1 9圖關於實施例4之記憶區塊之平面圖。 第20圖第19圖所示之記憶區塊的動作波形圖。 -23- (21) 200531278 【主要元件符號說明】 AB ......位址解碼器區塊， ADD......位址， ARRAY......記憶體陣列， BDY......通道部， BL......位元線， BUFOUT......位址緩衝器輸出， D ......資料， DATA……資料線， DBL……假位元線， DECOUT……角军碼器輸出， DIF......擴散層， D N......汲極層， DUMMY......假陣歹ij， FG......聞極電極， 10......輸入輸出電路， INV......反向器電路， LOGIC......週邊電路， MB......記憶區塊層， MC. .....記憶格。 MD. .....假格， MN......N通道型 M〇S電晶體，
MP P通道型 -24 - (22) 200531278 M〇S電晶體， NAND……反及電路， P+……供電擴散層， PCM......相變化電阻， R......電阻， REG……電壓轉換器， ' RWC......讀出·寫入電路， SA ......感測放大器電路， Φ S C......源極層，
Si……矽基板， SL ......源極電極板， SO ......閘極氧化膜， STI......元件分離層， SV......縱型電晶體， SVN……縱型N通道型M0S電晶體， SVP......縱型P通道型M0S電晶體， β tl ......冷卻時間，
U 12......結晶化所需時間，
Ta……融點， 、 丁X......結晶化溫度， V、V A......貫孔層， VSS……接地準位線， V t h......閥止電壓，
WA 寫入放大器電路， -25- (23) 200531278 W D......字兀驅動器電路， WD B......字元驅動器區塊， WE......寫入控制訊號， WL……字元線， X A B......X系位址緩衝區塊’ XDEC……X系位址解碼器， X D E C B......X系位址解碼器區塊’
YAB……Y系位址緩衝區塊， YDECB……Y系位址解碼器區塊， YS......列選擇電路， YSW……控制訊號， Z A B......Z系位址緩衝區塊。
-26-

Claims (1)

  1. 200531278 (1) 十、申請專利範圍 1 · 一種半導體裝置，其特徵係具備複數之記憶區塊； 上述記憶區塊，係具有複數之字元線’和與上述複數 之字元線交叉之複數之位元線，和配置於上述複數之字元1 線與上述複數之位元線的交點之複數之記億格； 上述複數之記憶格之每個，係包含通道部於該記億格 之深度方向形成的縱型電晶體，和根據該上下之任一方所 給予之溫度而變化該電阻値的記億元件； 上述複數之記憶區塊，係層積者。 2. 如申請範圍第1項所記載之半導體裝置，其中’上 述縱型電晶體，係由形成於半導體基板上之多結晶矽所形 成者。 3. 如申請範圍第1項所記載之半導體裝置，其中，上 述記憶區塊，更具有連接各上述複數之字元線的複數之字 元驅動器，和連接上述複數之位元線的列選擇電路者。 4. 如申請範圍第1項所記載之半導體裝置，其中，上 述字元驅動器和上述列選擇電路，係使用上述縱型電晶體 所構成者。 5. 如申請範圍第1項所記載之半導體裝置，其中，上 述位元線係由至少兩個不同之上述記憶區塊所共有者。 6. 如申請範圍第1項所記載之半導體裝置，其中，半 導體記憶裝置’係於矽基板上層積形成者。 7. 如申請範圍第6項所記載之半導體裝置，其中，上 述半導體裝置，係於上述矽基板，形成間接週邊電路者。 -27- 200531278 (2) 8 · —種半導體裝置，其特徵係具有通道部形成於深度 方向之縱型電晶體，上述縱型電晶體之源極和汲極，供給 電壓予通道者。 9 · 一種半導體裝置，其特徵係 具備具有複數之字元線，和與上述複數之字元線交叉 的複數之位元線，和配置於上述複數之字元線與上述複數 之位元線的交叉點之複數之記憶格的記憶體陣列； 上述各複數之記憶格，係包含通道部形成於該記憶格 之於深度方向之縱型電晶體，和根據該上下之任一方所給 予之溫度而改變該電阻値之記憶元件；而供給電壓予上述 縱型電晶體之通道部分者。 10·如申請範圍第9項所記載之半導體裝置，其中，上 述半導體裝置，係層積上述記憶體陣列者。 11.如申請範圍第10項所記載之半導體裝置，其中， 層積於上下之記憶體陣列，係共有上述位元線者。 12·如申請範圍第9項所記載之半導體裝置，其中，上 述縱型電晶體，係由形成於上述半導體基板上之多結晶矽 ，所構成者。 1 3 .如申請範圍第9項所記載之半導體裝置，其中，上 述半導體裝置，更具有連接於各上述複數之字元線的複數 之字元驅動器，和連接上述複數之位元線的列選擇電路者 〇 14·如申請範圍第13項所記載之半導體裝置，其中， 上述子兀驅動器和上述列選擇電路，係使用上述縱型電晶 -28- 200531278 (3) 體所構成者。 1 5 ·如申請範圍第9項所記載之半導體裝置，其中，上 述半導體裝置，係層積於矽基板上而形成者。 1 6.如申請範圍第1 5項所記載之半導體裝置，其中， 於上述矽基板’係形成有間接週邊電路者。 1 7 . —種半導體裝置，其特徵係具有 複數之字元線， 和與上述複數之字元線交叉之位元線， 和配置於上述複數之字元線與上述複數之位元線的交 叉點之記憶格， 和與上述複數之字元線交叉之假位元線， 和配置於上述複數之字元線與上述複數之假位元線的 交叉點之複數之假記憶格， 和複數之列選擇電路， 和複數之字元選擇電路， 和複數之感測放大器電路， 和寫入放大器電路， 將包含上述記憶格和上述複數之假記憶格的記憶體陣 列，至少分割爲2個以上；上述各個記憶體陣列係具有兩 列之上述假記憶格。 1 8 ·如申請範圍第1 7項所記載之半導體裝置，其中， 上述2列之假記憶格的一方之列，係以高電阻寫入；另一 方係以低電阻寫入者。 1 9 .如申請範圍第1 8項所記載之半導體裝置，其中， 200531278 (4) 讀出時，未被存取之上述記憶體陣列，係上述2列之假記 憶格之資料，被上述假位元線各自讀出；於讀出中，電性 連接上述假位元線者。
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