SE457035B - Mosfet-anordning foer hoegspaenningsbruk. - Google Patents

Mosfet-anordning foer hoegspaenningsbruk.

Info

Publication number
SE457035B
SE457035B SE8104485A SE8104485A SE457035B SE 457035 B SE457035 B SE 457035B SE 8104485 A SE8104485 A SE 8104485A SE 8104485 A SE8104485 A SE 8104485A SE 457035 B SE457035 B SE 457035B
Authority
SE
Sweden
Prior art keywords
electrode
areas
oxide
emitter
layer
Prior art date
Application number
SE8104485A
Other languages
English (en)
Other versions
SE8104485L (sv
Inventor
A Lidow
T Herman
Original Assignee
Int Rectifier Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Int Rectifier Corp filed Critical Int Rectifier Corp
Publication of SE8104485L publication Critical patent/SE8104485L/sv
Publication of SE457035B publication Critical patent/SE457035B/sv

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thyristors (AREA)

Description

457 035 2 ningsresistansen hos svenska patentskriften 7908479-4, varvid emel- lertid en mycket hög packningsdensitet är tillgänglig och som kan framställas med relativt enkla masker. Anordningen uppvisar vida- re relativt låg kapacitans. Vanligen använder anordningen enligt svenska patentskriften 7908479-4 det ökade konduktivitetsområdet under styrelektrodoxiden och D-MOS-tillverkningstekniker_ Emeller tid är de individuella åtskilda emitterområdena av polygonal kon- figuration och är företrädesvis hexagonala för att tillförsäkra ett konstant mellanrum längs huvudlängderna för emittrarna, som är placerade över kroppens yta. Ett extremt stort antal små hexa- gonala emitterelement kan bildas på samma yta av halvledarkroppen för en given anordning. Exempelvis kan 6600 hexagonala emitterom- råden bildas på en chipsyta med en dimension av ca 2,54 - 3,56 mm för bildning av en effektiv kanalbredd av ca 558,8 mm, vilket sålunda medger en mycket hög strömkapacitet för anordningen. En polykisel-styrelektrod användes, vilken uppvisar en hexagonal gal- lerliknande konfiguration, som är placerad ovanpå ett oxidskikt.
Varje ben i gallret ligger över två åtskilda kanaler, som är i stånd till inversion genom anbringande av en spänning till poly- kisel-styrelektroden. Styrelektrod-strukturen bringas i kontakt via översidan av anordningen genom symmetriska, långsträckta styr- elektrod-kontaktfingrar, som tillförsäkrar god kontakt över hela ytan av styrelektroden.
Vardera av de polygonala ytterområdena bringas i kontakt genom ett kontinuerligt ledande emitterkontaktskikt, som är i ingrepp med de individuella polygonala emittrarna genom öppningar i ett isoleringsskikt, som täcker emitterområdena. Dessa öppningar kan bildas genom konventionella D-MOS-fotolitografiska tekniker. Ett förbindningsområde för emitterskikt åstadkommas därefter för emit- terledaren och ett förbindningsområde för styrelektrodskikt an- bringas för de långsträckta styrelektrodfingrarna och ett kollek- torförbindningsområde anordnas på den motsatta ytan av halvledar- anordningen.
En mångfald identiska chips kan bildas på en enda tunn halvledar- -kristallplatta och de individuella elementen kan separeras från varandra genom ristning eller någon annan lämplig metod efter att processen är fullföljd. 457 035 3 Processen, som användes för bildning av området med relativt hög ledningsförmåga under styrelektrodoxiden, har varit sådan att ledningsförmågan under styrelektrodoxiden i området innehållan- de den relativt höga koncentrationen av störämnesbärare är re- lativt låg i centrala områden i sidled och hög i de sidoområden, som är på avstånd från dessa i sidled. Till följd av denna icke- -homogena fördelning i sidled är lavinenergin för anordningen ic- ke optimal. Vidare är den effektiva resistansen i sidled under emitterområdet och som sträcker sig från kanalområdena till me- tallen på anordningens yta och som omges av emittern, högre än optimal. Eftersom denna resistans är relativt hög, har den effek- tiva bipolära transistor, som bildas genom tre alternativa led- ningsförmågeomrâden, en hög förstärkning och kan inkopplas lätt, med införande av sekundära genombrottsegenskaper som är sedvanli- ga för en bipolär anordning, men som normalt undvikes genom en MOSFET-anordning. Då området under emitteromrâdet blir mera ut- armat, ökar problemet med eventuellt sekundärt genombrott. Vanli- gen kan denna kortslutnings- eller parallella resistansbana, som definierar parasitisk basresistans, icke reduceras utan variation av bredden av polykisel-styrelektroden, vilket skulle öka inkopp- lingsresistansen för anordningen.
Föreliggande uppfinning hänför sig till en MOSFET-anordning för högspänningsbruk med låg framresistans, innefattande ett halvle- darchips med första och andra parallella ytor, vilket chips upp- visar en kropp, som är relativt lätt dopad med störämnen av en första ledningsförmågetyp; varvid kroppen sträcker sig från den första ytan under åtminstone en del av tjockleken för chipset, en mångfald lokala områden av en andra ledningsförmågetyp, som är fördelade över och som sträcker sig in i den första ytan på chipset; en mångfald emitterområden av den första ledningsförmå- getypen, som sträcker sig in i respektive områden av den nämnda mångfalden av lokala områden och uppvisar ett djup, som är mindre än djupet för deras ovannämnda respektive lokala område, och en yttre periferi, som ligger innanför och är skild genom ett fixe- rat avstånd från periferin på det lokala området vid den första ytan, så att därigenom korta ledningskanaler avgränsas, vilka är i stånd till inversion; och varvid vardera av den nämnda mångfal- den av lokala områden är åtskilda från varandra vid den första 457 055 ytan genom ett symmetriskt nät av kroppen; varvid ett nätformat styrelektrod-isoleringsskikt sträcker sig över nätet mellan de nämnda lokala områdena och överlappar de nämnda korta lednings- kanalerna, som omger de lokala områdena; och varvid en nätformad styrelektrod är placerad ovanpå styrelektrod-isoleringsskiktet; varvid ett vertikalt ledande område av den första ledningsförmäge- typén sträcker sig från under styrelektrod-isoleringsskiktet och mellan angränsande lokala områden och mot den andra ytan; varvid det vertikala ledande omrâdet uppvisar en högre dopningskoncentra- tion än för kroppen inom ett djup under den första ytan, vilket är mindre än djupet för de lokala områdena, vilken anordning kän- netecknas av att dopningskoncentrationen i det vertikala ledande området uppvisar ett konstant värde i sidled över den första ytan under isoleringsskiktet.
I enlighet med uppfinningen uppvisar lämpligen det vertikala le- dande omrâdet ett djup av ca 1 pm under ytan av styrelektrodoxi- den och har en ledningsförmàgefördelning eller -gradient, som är högst mot ytan på den tunna kristallplattan och som i ökande grad minskar, då den närmar sig ett djup av ca 1 pm. Vidare är dopnings- koncentrationen i sidled över bredden i det vertikala ledande om- rådet under styrelektrodoxiden konstant vid varje nivå vid och under ytan och under styrelektrodoxiden. Genom att man har kons- tant störämneskoncentration i sidled under styrelektrodoxiden upp- visar anordningen en högre lavinenergi. Vidare ger användningen av den nya nollgradienten i sidled en parallell resistansbana un- der emitterområdet bestående av parasitisk basresistans, som är lägre än vad som tidigare erhållits, för att därigenom sekundära genombrottsproblem reduceras beroende på effekten av den inre bipolära transistorn, som bildas genom de olika övergångarna.
I en N-kanalanordning enligt tidigare teknik skulle sålunda, då P-området under N-emitterområdet utarmas, den parasitiska bas- resistansen öka.
Med den nya konfigurationen med nollfördelning i sidled av föro- reningar under styrelektrodoxiden förekommer mindre utarmning och den parasitiska basresistansen förblir relativt låg under drift av 457 035 anordningen.
Vidare erhålles denna minskning av värdet för den effektiva kort- slutningsresistorn under emittern utan variation av bredden av polykisel-styrlektroden, så att anordningen bibehåller en myc- ket kort bredd för polykiselestyrelektroden, t.ex. 13-15 pm. Även om nollgradientfördelningen i sidled under styrelektrodoxi- den av ett högdensitetsstörämne kan bildas pà många sätt, införes företrädesvis högdensitetsområdet före bildningen av de polygo- nala emittercellerna och före bildning av styrelektrodoxiden.
Två dopningssteg kan användas, om så önskas, ett innan styrelekt- rodoxiden bildas och det andra efter att polykisel-mönstret för styrelektroden bildas, om man önskar reducera Miller-kapacitan- Sen.
På ritningarna visar fig. 1 en planvy av ett färdigt element på en halvledar-kristallplatta föreseguation av elementet från åter- stoden av kristallplattan, såsom beskrives i svenska patentskrif- ten 7908479-4, fig. 2 är en förstorad detalj av styrelektrodskiktet i fig. 1 för att illustrera sambandet mellan styrelektrodkontakten och emit- terpolygonerna i området för styrelektrodskiktet, fig. 3 är en detaljerad planvy av en liten del av emitteromrâdet i fig. 1 under ett stadium av tillverkningsprocessen för anord- ningen, fig. 4 är en tvärsnittsvy av fig. 3 längs linjen 4-4 i fig. 3, fig. 5 är liknande fig. 4 och visar tillsatsen av en polykisel- -styrelektrod, en emitterelektrodanordning och kollektorelektrod till kristallplattan, fig. 6 visar schematiskt koncentrationen av störämnen i sidorikt- ning under styrelektrodoxiden i anordningen enligt fig. 5 enligt tidigare teknik, fig. 7 visar det första maskmönstret för framställning av ett Chips i enlighet med föreliggande uppfinning, fig. 8 visar ett centralt område för chipset efter diffusion genom fönster med små diametrar, etsade i fältoxiden vid användning av masken enligt fig. 7, 457 055 fig. 9 visar chipssektionen enligt fig. 8 efter anbringande av en andra mask, som användes för att avlägsna återstoden av fältoxi- den men för bibehållande av små oxidskikt över P+-diffusionen och visar ett N+-inlägg över hela den exponerade ytan på kris- tallplattan, fig. 10 visar chipssektionen enligt fig. 9 efter anbringande av ett oxidskikt, ett polykiselskikt och ett andra oxidskikt, fig. 11 visar konfigurationen för den tredje masken, som användes i enlighet med föreliggande uppfinning, fig. 12a-12e visar konfigurationen för den periferiska begränsnin- gen för chipset vid olika stadier för behandlingen därav i enlig- het med uppfinningen, fig. 13a-13f illustrerar olika steg vid framställningen av ett ty- piskt lângsträckt styrelektrodfinger under behandlingen av chipset enligt uppfinningen, fig. 14 är en vy uppifrån av kristallplattsektionen enligt fig. 10 efter behandling med masken enligt fig. 11 för avlägsnande av po- lygonformade sektioner från det övre oxidskiktet i sektionen en- ligt fig. 10, fig. 15 är en tvärsnittsvy av fig. 14 längs linjen 15-15 i fig, 14, fig. 16 är en tvärsnittsvy liknande fig. 15 efter etsning av poly- kisel-skiktet och det underliggande oxidskiktet för exponering av centrala hexagonala öppningar, som sträcker sig till ytan på chip- set, p fig. 17 visar sektionen enligt fig. 16 efter diffusion och drivning av P+-ringar in i vardera av hexagonala öppningarna, fig. 18 visar sektionen enligt fig. 17 efter införande av emitter- ringar i P+-ringarna eller -cellerna i fig. 17 med användning av självorienterad diffusionsteknik för bildning av en mångfald hexa- gonala kanaler, som kan inverteras genom en styrelektrodspänning, fig. 19 vissr dopningskoncentrationen under styrelektrodoxiden i enlighetned föreliggande uppfinning, fig. 20 visar kristallplattan enligt fig. 18 efter bildning av ett oxidskikt, ett siloxskikt och ett fotoresistmönster, som bildas med användning av masken enligt fig. 21, fig. 21 visar ett maskmönster utgörande den fjärde masken enligt sättet för framställning av den nya anordningen enligt uppfinningen och fig. 22 visar chipssektionen enligt fig. 20 efter bortetsning av de centrala oxid- och siloxområdena, som täcker vardera av de 457 035 hexagonala cellerna och efter utfällning av ett aluminiumskikt över hela översidan av anordningen för avgränsning av emitterelekt- roden.
Först beskrives anordningen enligt tidigare teknik i enlighet med svenska patentskriften 7908479-4, varvid den däri beskrivna fram- ställningsprocessen kan modifieras för framställning av anordning- en enligt fig. 1-5, varvid D-MOS-tillverkningsteknik och joninji- ceringsteknik med fördel kan utnyttjas för bildning av övergången och placeringen av elektroden på det mest fördelaktiga sättet.
Anordningen beskrives som en anordning av N-kanalförbättringstyp.
Det torde vara uppenbart att P-kanalanordningar och bristområdean- ordningar även kan utnyttja detaljerna i den nedan beskrivna kon- struktioen.
Polygonkonfigurationen för emitteromrâdena visas bäst i fig. 3, 4 och S, som först beskrives. Med hänvisning till fig. 3 och 4 visas anordningen före anbringandet av styrelektroden, emitter- och kollektorelektroderna. Pig. 3 och 4 visar en mångfald polygonala emítterområden på ena ytan av anordningen, där dessa polygonala områden företrädesvis uppvisar hexagonal form. Andra former, såsom kvadrater eller rektånglar, kan även användas, men den hexagonala formen ger bättre homogeni- tet för mellanrummen mellan angränsande periferíer för emit- terområden.
I fig. 3 och 4 bildas de hexagonala emitteromrâdena í en halv- ledarkropp eller -kristallplatta, som är en kristallplatta 20 av N-typ av monokristallint kísel, som uppvisar ett tunt N- -epítaxíellt område 21 utfällt därpå, vilket bäst framgår av fig. 4. Samtliga övergångar bildas i det epitaxiella området 21. Genom användning av lämpliga masker bildas en mångfald av P-typområden, som t.ex. områden 22 och 23 i fig. 3 och 4, i ena ytan av halvledar-kristallplattområdet 21, där dessa om- råden är av generellt polygonal konfiguration, företrädesvis hexagonala.
Ett mycket stort antal sådana polygonala områden bildas. I t.ex. en anordning med en ytdimension av 2,54 - 3,56 mm, bil- das ca 6600 polygonala områden för bildning av en total kanal- 457 055 bredd av ca 558,8 mm. Vardera av de polygonala områdena kan uppvisa en bredd, mätt vinkelrätt mot två motsatta sidor av polygonen, av ca 0,025 mm eller mindre. Områdena är åtskil- da från varandra genom ett avstånd av ca 0,015 mm, mätt vin- kelrätt mellan angränsande raka sidor på angränsande polygo- nala områden.
P+-områdena 22 och 23 uppvisar ett djup d, som företrädesvis är ca 5 /um för bildning av en hög och tillförlitlig fält- karakteristika. Vardera av P-områdena uppvisar ett yttre platâområde, visat som platåområden 24 och 25 för P-områdena 22 respektive 23, med ett djup s av ca 3,0 /um. Detta av- stånd bör vara så litet som möjligt för att reducera kapaci- tansen för anordningen.
Vardera av de polygonala områdena inklusive polygonala om- råden 22 och 23 mottager N+-polygonala ringområden 26 respek- tive 27. Platâer 24 och 25 är belägna under områdena 26 respektive 27. N+-områden 26 och 27 samverkar med ett rela- tivt konduktivt N+-omrâde 28, som utgör N+-området placerat mellan angränsande polygoner av P-typ för avgränsning av de olika kanalerna mellan emitterområdena och en kollektorkon- takt, som senare beskrives. De höggradigt konduktiva N+-om- rådena 28 bildas på det beskrivna sättet i ovannämnda svenska patentskrift 7908479-4 för bildning av en mycket låg fram- resistans för anordningen.
I fig. 3 och 4 torde noteras att hela ytan för kristallplattan är övertäckt med ett oxidskíkt eller kombinerade konventio- nella oxid- och nitridskikt, som åstadkommas för bildning av de olika Övergångarna. Detta skikt visas som isoleringsskíkt 30. Isoleringsskiktet 30 är försett med polygonalt formade öppningar, som t.ex. öppningar 31 och 32, omedelbart över po- lygonala områden 22 och 23. öppningar 31 och 32 uppvisar gränser överliggande emitterringarna 26 och 27 av N+-typ för områdena 22 respektive 23. Oxidbanden 30, som kvarstår efter bildning av de polygonalt formade öppningarna, avgränsa: styrelektrodoxiden för anordningen. 457 035 Elektroderna kan därefter anbringas på anordníngen, såsom visas 1 fig. 5. Dessa innefattar ett polykisel-galler,som omfattar polykiselsektioner 40, 41 och 42, vilka överligger oxidsektionerna 30.
En kiseldioxid-beläggning utfälles därefter ovanpå polykisel- -gallret 40, som visas som beläggningssektioner 45; 46 och 47 i fig. S, som isolerar polykisel-kontrollelektroden och emit- terelektroden, som därefter utfalles över hela översidan av kristallplattan. I fig. 5 visas emitterelektroden som ledan- de beläggning S0, vilken kan vara av vilket lämpligt material som helst, t.ex. aluminium. En kollektorelektrod 51 anbringas likaså på anordningen.
Den erhållna anordníngen enligt fig. S är en anordning av N-kanaltyp, vari kanalomrâden bildas mellan vardera av de indi- viduella emittrarna och kroppen på halvledarmateríalet, vil- ket slutligen leder till kollektorelektroden 51. Sålunda bildas ett kanalområde 60 mellan emítterringen 26, vilken är förbunden med emitterelektrod 50, och N+-omrâdet 28, som slut- ligen leder till kollektorelektroden 51. Kanal 60 inverteras till N-ledningsförmâgetyp vid anbringande av en lämplig kon- trollspänning till styrelektrod 40. Pâ ett liknande sätt bildas kanaler 61 och 62 mellan emítterområdet 26, som är förbundet med ledare 50, och det omgivande N+-området 28, som leder till kollektorn 51. Vid anbringande av en lämplig kon- trollspänning till polykísel-styrelektroden (inklusive finger 41 i fig. 5) blir sålunda kanalerna 61 och 62 ledande, så att majoritetsbärarledníng medges från emitterelektroden S0 till kollektorn 51.
Vardera av emittrarna bildar parallella ledningsbanor, där t.ex. kanalerna 63 och 64 under styrelektrodelement 42 med- ger ledning från emitterríng 27 och ett emítterband 70 av N-typ till N+-området 28 och därefter till kollektorelektro- den S1. _' Det torde noteras, att fig. 4 och 5 illustrerar ett ändområde 71 av P-typ, sunsluun'nuæ kanten på kristallplattan. 457 035 10 Kontakten S0 i fig. 5 är företrädesvis en aluminiumkontakt.
Det torde noteras, att kontaktområdet för kontakten SS lig- ger helt över och i orientering med den djupare delen av om- rådet 22 av P-typ. Detta är fallet för att förhindra att aluminiumet, som användes för elektrod S0, punktvis anrikas genom mycket tunna områden av materialet av P-typ. Detta medger att de aktiva kanalomrâdena, definierade genom de ringformiga platåerna 24 och 25, är så tunna som man önskar för att reducera anordningens kapacitans.
Pig. 1 visar en färdig anordning med användning av det poly- gonala emittermönstret enligt fig. S. Den färdiga anord- ningen, som visas i fig. l, är innesluten inom de ritsade områdena 80, 81, 82 och 83, som möjliggör utbrytning av en mångfald homogena anordningar, vardera med en dimension av 2,54 - 3,56 mm, från kroppen av krístallplattan.
De beskrivna polygonala områdena inneslutes i en mångfald kolonner och rader. Exempelvis innehåller dimensionen A 65 kolonner av polygonala områden och kan vara ca 2,11 mm.
Dimensionen B kan innehålla 100 rader av polygonala områden och kan vara ca 3,76 mm. Dimension C, som är belägen mel- lan ett emitterförbindningsskikt 90 och ett styrelektrod- förbindningsskikt 91, kan innehålla 82 rader av polygonala element.
Emitterskiktet 90 består av en relativt tung metallsektion, som är direkt förbunden med aluminium-emítterelektroden 50 och medger bekväm ledningsförbindelse för emíttern.
Förbindningsskiktet 91 för styrelektroden är elektriskt för- bundet med en mångfald utsträckta fingrar 92, 93, 94 och 95, som sträcker sig symmetriskt över utsidan av området inne- hållande de polygonala områdena och som bildar elektrisk förbindelse med polykisel-styrelektroden, såsom.beskrives i förbindelse med fig. 2.
Slutligen innehåller den yttre periferin för anordningen en djup P+-diffusionsring, som kan vara förbunden med fält- platta 96, såsom visas i fíg. l. 457 035 11 Pig. 2 visar en del av styrelektrodskiktet 91 och styr- elektrodfingrarna 94 och 95. Det är önskvärt att åstadkomma en mångfald kontakter till polykisel-styrelektroden för re- duktion av R-C-fördröjningskonstanten för anordningen.
Polykisel-styrelektroden uppvisar en mångfald områden inklu- sive områden 97a, 97b, 97c (fig. 2) och liknande, som sträcker sig utåt och mottager förlängningar av styrelektrod- skiktet och styrelektrodskiktelement 94 och 95. Polykisel- -styrelektrodområdena kan kvarlämnas exponerade under bild- ningen av oxídbeläggníngen 45-46-47 i fig. 5 och överdrages icke genom emitterelektroden 50. Observera att i fig. 2 är axeln 98 den symmetriaxel 98, som visas i fig. 1.
Den i fig. 1 - 5 visade och beskrivna MOSFET-anordningen har fungerat mycket bra. Anordningen har emellertid problem med begränsad lavinenergi och sekundära genombrott. Dessa prob- lem kan antagas bero på den variabla densiteten för det ökade dopningskoncentrationsområdet under styrelektrodoxi- den och mellan tvâ kanaler i en sidoriktning. Såsom visas i fig. 5 kommer sålunda koncentrationen av störämnen i en sidoriktning under ytan av oxid 30 att variera på det i fig. 6 visade sättet, vilken visar donator- och acceptor-koncent- ration vid kiselytan som en funktion av sidoavståndet längs styrelektrodoxiden i fig. 5.
Koncentrationen av emittrarna 26 och 27 visas till vänster respektive höger i fig. 6, men det framgår att vid centrum av området 28 under oxiden reduceras koncentrationen av N+- -störämnesatomerna.
Till följd av denna variabla dopningskcncentration i sido- riktning förekommer en större utarmníng under P+-områdena 22 och 23 under drift. Med denna utarmning är den effektiva resistansen rb' för den bipolära transistorn, bestående av områdena 26, 22 och 21, relativt hög så att transistorn upp- visar en hög förstärkning och kan lätt kopplas in. Denna inkoppling förorsakar en varm punkt på anordningen och kan förstöra anordningen. Detta sekundära genombrottsproblem är förbundet med bipolära anordningar men undvíkes genom 457 035 12 MOSFET-anordningar. Det torde noteras, att då P+-områdena 22 och 23 i vardera av cellerna i anordningen blir mera ut- armade, så ökar de sekundära genombrottsproblemen.
Ett annat problem, som skapas av den icke-linjära fördelning- en av bärare över det relativa högkonduktivitetsområdet under Styrelektroderna 30 är att lavinenergin för anordningen redu- ceras i viss utsträckning, så att anordningen icke är så be- ständig som möjligt gentemot förstöring på grund av höga spänningstoppar.
Som framgår mera tydligt av nedanstående beskrivning, ger den nya anordningen enligt uppfinningen och sättet för framställ- ning av anordningen en konstant bärardensitet i en sidorikt- ning under styrelektroden 30 och mellan emitterområdena, som leder in.i styrelektroderna. Denna bärardensitet är re- lativt hög omedelbart under styrelektroden och minskar grad- vis med avstândet under anordningens yta. Till följd av denna nya omfördelning av bärare under styrelektrodoxiden föreligger mycket liten utarmning av P+-områdena 22 och 23 under drift av anordningen, så att 'shunt-resistansen rb' under emitterområdena förblir låg och den bipolära transis- torn, som av sig självt bildas i anordningen, har låg för- stärkning, så att sekundära genombrottsproblem undvikes.
Vidare upprättar den nya graderingen av densiteten av _ bärare i området under styrelektroden, så att det föreligger en högre koncentration omedelbart under styrelektroden med en gradvis minskande koncentration längre bort från styr- elektroden, en högre lavinenergi för anordningen så att den är mera beständig gentemot skada beroende på överspänningstop- par.
Som framgår senare är en relativt liten modifering allt vad som erfordras vid framställningssättet för anordningen för upp- nâende av dessa fördelar. Denna skillnad är användningen av en injicering och indrivning av N-typ före bildningen av styr- elektrodoxiden i en anordning av N-kanaltyp. Det torde noteras, att i utföringsformen enligt fig. 1 - 5 med användning av det i svenska patentskriften 7908479-4 beskrivna sattet bildas N+- 457 035 13 områdena 28 efter att styrelektrodoxiden utfällts på anordnin- gen. Denna process leder till den icke-linjära koncentrationen av bärare längs ytan på anordningen, såsom visas i fig. 5 och 6.
Vid genomförande av föreliggande uppfinning avser följande be- skrivning framställning av en enkel anordning på en enkel chips- del, som t.ex. det chips, som visas i fig. 1, med något annor- lunda ytgeometri. Vidare avser beskrivningen en anordning av N- kanalbristtyp. Det är uppenbart för fackmannen att uppfinningen även kan tillämpas för P-kanalanordningar och för anordningar både av bristtyp och överskottstyp.
Vid framställning av anordningen enligt uppfinningen är det första steget i processen utfällning av en fältoxid på ytan av en enkel kristallplatta innehållande en mångfald iden- tiska chips. Det torde noteras, att ett stort antal iden- tiska kristallplattor samtidigt kan behandlas. Varje kri- stallplatta kan vara av den typ, som partiellt visas i fig. 8, och består av en N+-kropp med ett utfällt N-epitaxiellt omrâde 100. Vanligen kan kristallplattan enligt fig. 8 upp- visa ett N+-substrat, som är ca 0,356 mm tjockt, med ett N- -epitaxiellt skikt med en tjocklek och resistivitet beroende på önskad backspänning. Vanligen kan det epitaxiella skiktet 100 vara ca SS /um tjockt och uppvisar en resistivitet av ca 20 ohm cm för den beskrivna utföringsformen.
En fältoxid 101 utfälles på ytan av N-skiktet 100 i enlighet med välkända standardmetoder. Därefter placeras en lämplig fotoresist på översidan av oxiden 101 och ytan exponeras med ultraviolett ljus genom en mask med ett sådant mönster som visas i fig. 7 för varje chipselement. Uppenbarligen innehåller en konventionell glasmask ett stort antal mönster, identiska med fig. 7.
Det bildade fotoresístmönstret innefattar ett stort antal cirkulära öppningar med liten diamter, bildade genom punkt- områdena 102, som utfälles över det helt oskuggade området på masken i fig. 7. Punkterna är anordnade i kolonner på av- stånd från varandra för orientering av punkterna för angrän- 457 055 14 sande kolonner. Inom varje vertikalt område mellan styr- elektrodfínger-områden, som t.ex. områden 103 och 104, kan det föreligga ca 24 kolonner av punkter. Varje kolonn kan t.ex. innehålla 150 punkter. Det torde noteras, att vardera av punkterna motsvarar centrum för en respektive hexagonal cell, som skall bildas i det enkla chipselementet. Det tor- de även noteras, att de långsträckta fingerområdena 103 och 104 leder till ett styrelektrodskiktomrâde 105. Området 106 mot- svarar i läge ett förbindningsområde för styrelektrodskikt, såsom beskrives nedan.
Den genom fotoresistmönstret exponerade oxiden, som bildats med masken enligt fig. 7, etsas med en lämplig etsningslös- ning för bildning av öppningar, som t.ex. de typiska öppning- arna ll0,1l1 och 112, såsom visas i fig. 8 i oxiden 101.
Dessa öppningar motsvarar lägen för tre av maskpunkterna 102 i fig. 7, och visas i fig. 8 i höggradig förstoring men icke i skala.
Efter etsningsoperationen avlägsnas fotoresistmasken och kri- stallplattan placeras i en joninjiceringsanordning för inji- cering av boratomer i områden, som icke är täckta genom oxid- skiktet 101. Sålunda injiceras boratomer av P-1edningsför- mågetyp genom öppningarna 110, 111 och 112. Vanligen kan bor- atomerna uppvisa en dos av S x 1013 - 1 x 1015 atomer per cmz och kan injiceras med acceleratíonsspänningar större än ca S kV.
Denna borinjicering följes av en upphettning för att driva bor-föroreningsatomerna djupare in i ytan av kristallplattan för bildning av P+-områden 113, 114 och 115 genom öppningarna 110, 111 respektive 112. På samma gång bildas ett långsträckt, relativt brett P+-område 116, som ligger under t.ex. fingerom~ rådet 104 i masken enligt fig. 7, såsom visas i fig. l3a.
Det torde noteras, att i fig. 13a är fingret 116 placerat omedelbart mellan P+-områdena 117 och 118, vilka är i kolon- ner av punkter på motsatta sidor, för fingret 104. Pâ liknan- 457 035 15 de sätt bildas en långsträckt P+-kanalskyddsring 120 kring Periferin för chqmæt som följer maskområdet 121 i masken en- -ligt fig. 7, såsom visas i fig. 12a.
Under borinjiceringen och indrivningen växer ett litet oxid- skikt över oxidytan, som exponeras genom fönstren 110, lll och 112, vilket visas som oxídskíkt 125 - 127 i fig. 8. Dessa oxidskikt kvarlämnas på plats för att fungera som en del av ett diffusionsfönster i en efterföljande operation, som be- skrives i förbindelse med ínjiceringen av emitterområdet.
En andra fotolitografísk mask anordnas därefter för avlägs- nande av all oxid från ytan på område 100, förutom de oxid- mönster, som täcker P+-områdena, vilka har diffunderats med användning av masken enligt fig. 7. Denna mask har gene- rellt samma utseende som masken i fig. 7, men uppvisar ett omvänt fält.
Efter bildningen av det fotolitografiska maskmönstret över hela ytan utom de diffunderade P+-områdena, sker en oxid- etsning för bildning av mönstret, som visas i fig. 9, för punktområdena. Det torde noteras, att vardera av oxidområ- dena 125, 126 och 127 bör ha en diameter större än ca 6 um efter oxidetsningen och.avlägsnandet av fotoresisten från översidan av oxidelementen 125, 126 och 127.
Därefter rengöres kristallplattan och förberedes for en fosforinjicering, under vilken en strâle av fosforatomer an- bringas till ytan av chipsområdet med en spänning av ca 120 kV med en injiceringsdos av l x 1011 - l x 1014 fosfor- atomer per cmz. Denna injicering bildar den tunna ytbelägg- ningen, som visas i fig. 9 som N+-området 130, i alla områden som icke är överdragna genom oxidpunkterna eller andra oxid- mönster över P+-områdena, som bildats vid steget enligt fig. 8 och avgränsats genom masken enligt fig. 7. N*-området 130 bildas likaså i områdena, som visas i fig. l3a för kontakt- fingerområdena för styrelektroden. N+-injíceringen 130 med- ger bildning av det nya området med hög ledningsförmåga under 457 055 16 den därefter bildade styrelektrodoxiden, varvid omrâdet med hög ledningsförmåga uppvisar en konstant densitet i sidled och en gradient från relativt hög koncentration till relativt låg koncentration med början från chipsmxsyta under styr- elektrodoxiden och som sträcker sig ned i kroppen på chipset.
Efter N+-injicering 130 placeras kristallplattan i ett oxida- tionsrör och ett oxidskikt 131 får växa över översidan på kristallplattan. Därefter bringas ett polykisel-skikt 132 att växa över oxidskiktet 131. Polykisel-skiktet 132 upp- visar vanligen en tjocklek av ca 5000 Å och utgör styrelektro- den för den färdiga anordningen, efter ytterligare behandling, såsom beskrives nedan.
Polykisel-skiktet 132 täckes därefter med ett andra oxidskíkt 133. Därefter anbringas en tredje mask till ytan på anord- ningen enligt fig. 10 och en fotoresist exponeras genom maskmönstret, såsom visas i fig. ll. I fig. 11 visas de ogenomskinliga delarna för fotoresistmasken med mörka eller snedstreckade linjer. Ytan på anordníngen enligt fig. 10 visas i fig. 15 efter etsning genom masken, som bildats med mönstret enligt fig. ll. Masken enligt fig. 11 har, i de större skuggade områdena mellan styrelektrodkontaktfíngrar- na ett mönster av polygonala sektioner centrerade på vardera av punkterna 102 enligt masken i fig. 7. Vardera av dessa sektioner kommer, såsom framgår av nedanstående, att defi- niera respektive polygonala celler, vilka är förbundna parallellt mellan över- och undersidorna av chipset.
Efter att fotoresistmönstret, med användning av maskmönstret enligt fig. ll, bíhåns på ytan av oxídskikt 133, sker en oxid- etsning för etsning av polygonala öppningar i oxidskikt 133.
Denna etsning kvarlämnar ett hexagonalt galler, som kvarfitåï i ytan av skikt 133 och under det motsvarande fotoresist- gallret.
Det torde noteras,att de typí5k3 P°1Yš°fla1a ÖPPflí“8aTna 140* 141 och 142 i oxidskiktet 133 är centrerade över P+-punktomra- dena 113, 114 respektive 115, i fig. 14, som utgör en p1anVY 457 035 17 av en liten del av det polygonala cellområdet av fig. 11 och 15.
Oxidgallret 133, som kvarblir i fig. 14 och 15, fungerar där- efter som en mask för en efterföljande polykisel-etsning.
En etsning genomföres därefter för etsning av polygonala öpp~ ningar i polykisel-skiktet 132. Med användning av polykisel- -skiktet som en mask, etsas därefter oxidskiktet 131 med hexa-, gonala öppningar genom en oxidetsning, såsom visas i fig. 16.
Efter dessa etsníngar kvarblir ett polygonalt nätverk på ytan av det N-epitaxiella skiktet 100, som bildats på ett undre oxídskíkt 131 och ett övre polykisel-skikt 132, som definie- rar styrelektroden för anordningarna, som därefter bildas under de kvarstående stegen av processen.
Medan det hexagonala gallret, som definierar polykisel- -styrelektroden 132 och dess underliggande oxídskíkt 131, bildas i fig. 14, 15 och 16, bildar samma oxidetsning och polykisel-etsníng mönstret för de utsträckta kontaktfingrar- na för styrelektroden, som t.ex. finger 104, såsom visas i fig. 7. I fig. l3b sträcker sig sålunda polykisel-skikt 132, som ligger över oxídskíkt 131, längs ytan på chipaa; med de yttre kanterna av bandet 131-132 fungerande som en cellkant vilken samverkar med cellen som skall bildas kring P+-om- rådena 117 respektive 118. Detsamma gäller samtliga andra celler i kolonnerna av celler, innehållande cellerna 117 respektive 118.
Polykisel-skíktet 132 och oxidskíktet 133 omger periferin för anordningen, såsom visas i fig. 12b. Det torde noteras, att polykisel-skiktet är avbrutet vid periferin för anord- ningen och vid område 150 genom lämpliga maskerings- och etsningssteg under etsningen av polykisel-skiktet 132 enligt fig. 14 och 15 för bildning av det hexagonala gallermönstret, och yttre ringar 132a och l32b bildas.
Efter etsníngen av oxidskiktet 131 och polykisel-skikt 132 genom den ovan beskrivna processen placeras kristallplattorna i en injiceringsanordning. En borinjicering anbringas där- efter till kristallplattans yta för injicering av lednings- 457 035 18 förmågebärare av P-typ i fönstren, som bílâatsí oxid- och polykisel-beläggningarna på ytan av kristallplattan, vilka avgränsär“ en mask för injiceringsborstrâlen.
Borstrålen kan uppvisa en spänning av ca S0 kV och anbringas i en dos av 5 x 101 - S x 1014 atomer per cmz. Denna inji- cering följes av en diffusionsindrivning, som kan variera från 30 minuter till 120 minuter vid en temperatur i området 1150 - 1zso°c. Detta bi1aar då ringfofmiga P+-ringar 160, 161 och 162, som visas i fig. 17, och som omger de indivi- duella P+-punktområdena 113, 114 respektive 115. N+-området 130 indrives likaså djupare under kristallplattans yta, såsom visas i fig. 17, under diffusionsindrivningen för indrivning av P+-områdena 160, 161 och 162.
Efter denna indrivning avglasas utsidan av kristallplattan genom användning av fluorvätesyra och kristallplattan place- ras åter igen i en ugn och exponeras för P0C13 i en lämplig bärargas under en tid av från 10 minuter till 50 minuter vid en temperatur av 850 - 1000°C. Detta steg bildar N+-emitter- ringarna, som t.ex. N+-ringarna 170 och 171, som omger P-om- rådena 113 och 114 i fig. 18. Respektive emitterringar, som t.ex. ringar 170 och 171, omsluter vardera av de tusentals celler, som bildas på ytan av chipset och med yttre hexagonala periferier, vilka uppvisar konstanta avstånd av 13 - 15 /um mellan angränsande hexagonala element.
Emitterringarna 170 och l7l definierar, inom P+-områdena 160 respektive 161, hexagonala kanaler, som t.ex. kanalerna 172 och 173 i fig. 18, som leder till det gemensamma N+-omrâdet 130 under styrelektrodoxiden 131.
Till följd av processen är fördelningen av donatorer och acceptorer i N+-området 130, under styrelektrodoxiden 131, den som visas i fig. 19. Genom jämförelse av fig. 19 och 6 framgår att fördelningen av donatorer vid ytan av kristall- plattan är konstant i stället för varierad, såsom visas i fig. 6. Vidare är densiteten av donatorer vid den övre delen av kristallplattan större än i det undre området, för att däri- genom åstadkomma de gynnsamma resultaten ifråga om reduktion 457 035 19 av utarmning i områdena 160 och 161 under drift av anordning- en och en reduktion av resistansen under emítterområdena 170 och 171. Detta reducerar i sin tur effekten av den bipolära transistorn, som oavsiktligt avgränsas genom de olika över- gångarna, och undviker sekundära genombrottsproblem i förbin- delse med denna transistor. Konstruktionen ökar även lavín- energin för anordningen. .
Såsom visas i fig. 13c bildas även hexagonala P+-områden 117 och 118 under P+- och N+-injiceringsstegen, som beskrivits i förbindelse med fig. 17 och 18. Kanten av cellerna på var- dera av kolonnerna innehållande områden 117 och 118 definie- rar kanalrektioner 180 och 181, belägna under de motsatta sidorna av oxidbanden 131 för styrelektrodfingret.
Efter bildningen av emitterområdena i stegen enligt fig. 17 och 18, som t.ex. emitterområdena 170 och 171, avglasas åter igen anordningen genom etsníng i fluorvätesyra.
Efter avglasning placeras kristallplattan åter igen i ett oxidationsrör och, såsom visas i fig. 20, bringas ett oxid- skikt 190 att växa över hela utsidan av anordningen, Där- efter utfälles ett silox-skikt 191 över oxidytan. Kristall- plattan placeras därefter i ett återflödesrör för återflöd- ning av siloxen. Silox är välkänt och är en fosfordopad kiseloxid, som kan återflöda för bildning av en glasaktig beläggning, som följer konturerna för ytan, varpå den an- bringas. Företrädesvis innehåller silox-skiktet 191 7 - 10 vikt-% fosfor. Det torde noteras, att oxidskiktet 190 och silox-skikt 191 likaså utfälles över det långsträckta styrelek- trodfingerområdet, såsom visas i fig. 13d, och över den yttre periferin av anordningen enligt fig. 12b (icke visad).
Därefter, och såsom visas i fig. Zl, anbringas en fjärde mask I till översidan av kristallplattan och ett fotoresist/mönster bildas på översidan av kristallplattan motsvarande konfigura- tionen för masken i fig. 21, där de mörka områdena för masken i fig. 21 representerar icke-polymeriserade områden av foto- resisten. Punktmönstret i masken enligt fig. 21 bildar öpp- 457 035 20 ningarorienterade med de ursprungliga P+-injiceringsomrâdena, som t.ex. områden 113, 114 och 115, medan linjerna, som t.ex. linjerna 200 och 201 för styrelektrodfíngerområdena, överlíg- ger centrum för styrelektrodfingermönstren i masken enligt fig. 70 Efter bildningen av fotoresistmasken, visad som fotoresist- mask 202 i fig. 20, exponeras de centrala områdena av vardera av de polygonala cellerna och en oxidetsning utföres för bort- etsning av den exponerade siloxen 191, den exponerade oxiden 190 och oxiden 12S,samtexponering av den övre ytan av expi- taxiella området 100 vid centrum av vardera av de polygonala cellerna.
Kristallplattan rengöres därefter och aluminium avdunstas på hela den övre exponerade ytan av kristallplattan, såsom visas genom aluminiumskikt 210 i fíg. 22.
I fíg. 22 är alla P+-områdena sammanförda, så att de definie- rar P+-cellerna 220 och 221, vilka innehåller ringformade emitterelement 170 och 171. N+-områden 130 har ett djup av t.ex. större än ca 1 /um under den övre ytan. Notera att vardera av P+-områdena har den önskade platåkonfígurationen under N+-ringarna, såsom tidigare beskrivits i fíg. 5.
Effekten av masken i fig. 21 på de utsträckta styrelektrod- fíngrarnavisas i fig. l3d, där masken i fig. 21 medger bild- ning av en slits i fotoresistmönstret inklusive sektionerna 220 och 221 i fig. 13d,och kvarlämnar ett centralt gap över sílox-bcläggningen 191. Sålunda kommer under oxidetsningen, som följer på bildningen av fotoresistmönstret, den expone- rade siloxen 191 i fig. l3d och därefter oxidskiktet 190 där- under att etsas bort för exponering av det underliggande polykisel-skiktet 132. Såsom visas i fig. l3e anbringas där- efter aluminíumskiktet 210 över hela den exponerade ytan av kontaktfingrarna.
Effekten av masken i fig. 21 på det yttre periferiska mönst- ret för Qhüëfi visas i fig. 12c. Sålunda maskerar masken i 457 035 21 fig. 21 det omgivande periferiska omrâdet på ett sådant sätt, att den efterföljande oxidetsningen kommer att etsa lång- sträckta fönster 230 och 231 genom silox-skiktet 191. Denna dubbelutskärning förhindrar polarisering av det återflödade silox-glaset 191.
'Därefter lägges aluminiumbeläggníngen 210 över det exponerade styrelektrod-fíngerområdet, såsom visas i fig. l2d.
Nästa mask, som skall utnyttjas vid processen, är en mask, som möjliggör anbringande av en fotoresist/mask för etsning av band eller fönster 250 och 260 i vardera av de utsträckta styrelektrodfingrarna, såsom visas i fig. l3f. Sålunda pâ- lägges ett lämpligt fotoresistfmönster och en aluminiumets- ning genomföres med användning av ett lämpligt aluminiumets- ningsmedium, så att därigenom isoleras det centrala aluminium- fíngret, som överligger endast P+-omrâdet 116. Detta alumi- niumfinger fungerar som en styrelektrodkontakt, vilken är för- bunden med polykisel 132, som i sin tur är en kontinuerlig del av det polygonala nätet, som sträcker sig över hela ytan av chipset. På detta sätt är styrelektrodfingrarna elektriskt förbundna till ett stort antal individuella hexagonala om- råden, så att därigenom god elektrisk kontakt erhâlles för hela styrelektrodytan, som är tillgänglig för chipset.
Pâ samma gång möjliggör masken ytterligare behandling av den anslutande períferin för chipset genom etsning av aluminium- skiktet i områdena 230 och 231, såsom visas i fig. 12e. Det torde noteras i fig; 12e att metalliseringen 210 uppvisar ett separat ringformigt omrâde 2l0a, som är elektriskt förbundet till polykisel-område 13Za därunder för att fungera som en fältstoppring. Eftersom området 2lOa är förbundet med kol- lektorn, kan N- -omrâdet under ring 210 och vid den yttre periferin för chipen icke invertera beroende på laddning på polykisel-området 132a. Den yttre periferin av metallisering 210 är förbunden med ring l32b, såsom visas i fig. 12e, där ring 132 fungerar som en fältplatta.
Efter aluminiumetsningen avlägsnas fotoresisten och silox ut- 457 035 22 fälles över hela den exponerade ytan för kristallplattan och samtliga chips inom kristallplattan. Detta andra silor-skikt 250 (fig. 22) är avsett som skydd och âterflödas icke. Silox- skiktet 250 uppvisar en lägre fosforkoncentration än det förs- ta skiktet 191, och kan t.ex. utgöra 2 - 4 vikt-%.
Därefter anbringas en sjätte mask till anordningen, vilken maskerar hela ytan förutom de förstorade skiktomrâdena för förbindelse till styrelektroden och till emíttern (motsvarande områdena 105 och 106 i fíg. 7). Kristallplattan nedsänkes därefter i en silox-etsning, som avlägsnar siloxen från skikt- områdena och exponerar aluminiumbeläggningen på dessa. Foto- resisten avlägsnas därefter från krístallplattan och kristall- plattan rengöres på lämpligt sätt.
Därefter anbringas en backmetall, bestående av skikt av krom, nickeloch silver, och kristallplattan, visad som backelektrod 270, vilken fungerar som kollektorförbíndelseområde för anord- ningen.
Samtliga chips frigöres därefter på lämpligt sätt från kri- stallplattan längs sina rístníngslinjer, såsom beskrivits i förbindelse med fig. 1, och rengöres. Lämpliga elektrodled- ningstrâdar kopplas därefter till emítter- och styrelektrod- skíkten och anordningen monteras i ett hölje, som kan vara kopplat till kollektorelektroden 270.
Uppfinníngen har beskrivits ovan i förbindelse med en anordning av cellformig typ för emíttercellerna, såsom beskrivits i svenska patentsmfiften 7908479-4. Uppenbarligen kan uppfinning- en även tillämpas för emitterkonfigurationer av fingerlíknande tYP, såsom beskrivas i svenska patentskriften 7908479-4. Även om föreliggande uppfinning har beskrivits i förbindelse med en föredragen utföringsform därav, är det uppenbart att många va- riationer och modifikationer kan genomföras. Uppfinningen är så- lunda icke begränsad till ovannämnda specifika beskrivning, utan endast genom bifogade patentkrav.

Claims (1)

10 15 20 25 30 457 035 21 Pa têIltKIäV
1. HOSFET-anordning för högspänningsbruk med låg framresis- tans, innefattande ett halvledarchips med första och andra parallella ytor. vilket chips uppvisar en kropp (100). som är relativt lätt dopad med störännen av en första ledningsför- mågetyp; varvid kroppen sträcker sig från den första ytan under åtminstone en del av tjockleken för chipset, en nång- fald lokala områden (220. 221) av en andra ledningsförnåge- tYP. som är fördelade över och som sträcker sig in 1 den första ytan på chipset; en mångfald emitterområden (170, 171) av den första ledningsförmågetypen, son sträcker sig in i respektive områden av den nämnda mångfalden av lokala områden och uppvisar ett djup. som är mindre än djupet för deras ovannämnda respektive lokala område, och en yttre periferi, som ligger innanför och är skild genom ett fixerat avstånd från periferin på det lokala området vid den första ytan. så att därigenom korta ledningskanaler avgränsas, vilka är i stånd till inversion; och varvid vardera av den nämnda mång- falden av lokala områden är åtskilda från varandra vid den första ytan genom ett symmetriskt nät av kroppen; varvid ett nätformat styrelektrod-isoleringsskikt (131) sträcker sig över nätet melllan de nämnda lokala områdena och överlappar de nämnda korta ledningskanalerna. sol omger de lokala on- rådena: och varvid en nätformad styrelektrod (132) är place- rad ovanpå styrelektrod-isoleringsskiktet (131): varvid ett vertikalt ledande område (130) av den första ledningsförnåge- typen sträcker sig från under styrelektrod-isoleringsskiktet (131) och nellan angränsande lokala områden och mot den andra ytan; varvid det vertikala ledande området (130) uppvisar en högre dopningskoncentration än för kroppen inon ett djup under den första ytan. vilket är nindre än djupet för de lokala områdena; k ä n n e t e c k n a d av att dopnings- koncentrationen i det vertikala ledande onrådet (130) uppvi- sar ett konstant värde i sidled över den första ytan under isuleringsskiktet (131). 10 15 20 25 30 35 -5. Anordning enligt krav 2. 3 och 4, Cr (JJ U1 PJ
2. Anordning enligt krav 1, k ä n n e t e c k n a d av att dopningskoncentrationen under styrelektrod-isoleringsskiktet (131) minskar med djupet under den första ytan och uppvisar ett konstant värde i sidled vid varje givet djup.
3. Anordning enligt krav 1 och 2, k ä n n e t e c k n a d av att en enitterelektrod (210) år kopplad till vardera av enitteronrädena (170. 171) och sträcker sig över den första ytan. och att en kollektorelektrod (270) är kopplad till den andra ytan.
4. Anordning enligt krav 2 och 3. k ä n n e t e c k n a d av att det vertikala ledande onrâdet (130) uppvisar ett djup under den första ytan av ca 1 pm. k ä n n e t e c k - av att de lokala onradena (220, 221) och enitteronra- dena (170. 171) uppvisar notsvarande periferier, son är poly- gonala. n a d a
6. Anordning enligt krav 2, 3, 4 och S. k ä n n e t e c k - n a d av att de lokala områdena (220. 221) och enitteronra- dena (170, 171) uppvisar notsvarande periferier. vilka är hexagonala.
7. Anordning enligt nagot av föregående krav. k ä n n e - t e c k n a d av att de lokala områdena (220. 221) uppvisar ett djupt centralt område (113. 114) och en grund yttre peri- feri (160, 161). varvid emitteronradena (170, 171) ligger över de grunda yttre periferierna i deras respektive lokala områden.
8. Anordning enligt krav 3-7. k ä n n e t e c k n a d av att minst en langsträckt styrelektrodkontakt (210) är avsatt på den nätformade styrelektroden för astadkollande av kontakt med nätet. varvid den lângsträckta styrelektrodkontakten (210) är i samma plan som enitterelektroden (210) och elekt- 10 15 20 25 30 457 035 riskt isolerad därifrån.
9. Anordning enligt något av föregående krav. t e c k n a d av att chipset uppvisar en flytande skyddsring (120) av den andra ledningsförnagetypen, son sträcker sig kring den yttre periferin för den första ytan. k ä n n e -
10. Anordning enligt krav 9. k ä n n e t e c k n a d av att den flytande skyddsringen (120) är täckt ned en oxid (131), varvid en ledande ring (132) är avsatt på ytterkanten av oxiden för att fungera sol en fältplatta (l32b). och varvid enitterelektroden (210) är avsatt ovanpå den inre ytan av oxiden. varvid oxiden uppvisar en siloxbeläggning (191), vilken siloxbeläggning uppvisar första och andra gap (230, 231) placerade på motsatta sidor av skyddsringen (132) och mellan fältplattan (l32b) och enitterelektroden (210). ll. Anordning enligt krav 2-10. k ä n n e t e c k n a d av att en emitterelektrod (210) är kopplad till vardera av emitteromrâdena (170, 171) och sträcker sig över den första ytan och att en kollektorelektrod (270) är kopplad till den andra ytan. varvid styrelektrod-isoleringsskiktet (131) är en oxid och styrelektroden (132) ovanpå oxiden består av polyki- sel.
12. Anordning enligt krav ll, k ä n n e t e c k n a d av att den innefattar ett silox-skikt (191), son överligger polykisel-styrelektoden (132) och isolerar styrelektroden fran enitterelektroden (210).
SE8104485A 1980-08-18 1981-07-22 Mosfet-anordning foer hoegspaenningsbruk. SE457035B (sv)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06178689 US4593302B1 (en) 1980-08-18 1980-08-18 Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide

Publications (2)

Publication Number Publication Date
SE8104485L SE8104485L (sv) 1982-02-19
SE457035B true SE457035B (sv) 1988-11-21

Family

ID=22653535

Family Applications (1)

Application Number Title Priority Date Filing Date
SE8104485A SE457035B (sv) 1980-08-18 1981-07-22 Mosfet-anordning foer hoegspaenningsbruk.

Country Status (9)

Country Link
US (1) US4593302B1 (sv)
JP (1) JPS57109376A (sv)
CA (1) CA1165900A (sv)
CH (1) CH656745A5 (sv)
DE (1) DE3131727A1 (sv)
FR (1) FR2488733A1 (sv)
GB (1) GB2082385B (sv)
IT (1) IT1139374B (sv)
SE (1) SE457035B (sv)

Families Citing this family (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5191396B1 (en) * 1978-10-13 1995-12-26 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
US5130767C1 (en) * 1979-05-14 2001-08-14 Int Rectifier Corp Plural polygon source pattern for mosfet
US4680853A (en) * 1980-08-18 1987-07-21 International Rectifier Corporation Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide
US4412242A (en) * 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions
US4503598A (en) * 1982-05-20 1985-03-12 Fairchild Camera & Instrument Corporation Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques
US4443931A (en) * 1982-06-28 1984-04-24 General Electric Company Method of fabricating a semiconductor device with a base region having a deep portion
DE3322669C2 (de) * 1982-07-08 1986-04-24 General Electric Co., Schenectady, N.Y. Verfahren zum Herstellen einer Halbleitervorrichtung mit isolierten Gateelektroden
CA1188821A (en) * 1982-09-03 1985-06-11 Patrick W. Clarke Power mosfet integrated circuit
US4803532A (en) * 1982-11-27 1989-02-07 Nissan Motor Co., Ltd. Vertical MOSFET having a proof structure against puncture due to breakdown
JPS5998557A (ja) * 1982-11-27 1984-06-06 Nissan Motor Co Ltd Ｍｏｓトランジスタ
FR2537780A1 (fr) * 1982-12-08 1984-06-15 Radiotechnique Compelec Dispositif mos fet de puissance a structure plane multicellulaire
DE3346286A1 (de) * 1982-12-21 1984-06-28 International Rectifier Corp., Los Angeles, Calif. Hochleistungs-metalloxid-feldeffekttransistor- halbleiterbauteil
JPS59149058A (ja) * 1983-02-15 1984-08-25 Matsushita Electric Works Ltd Ｍｏｓ型トランジスタ
JPS59167066A (ja) * 1983-03-14 1984-09-20 Nissan Motor Co Ltd 縦形ｍｏｓｆｅｔ
US4789882A (en) * 1983-03-21 1988-12-06 International Rectifier Corporation High power MOSFET with direct connection from connection pads to underlying silicon
JPS59231860A (ja) * 1983-06-14 1984-12-26 Toshiba Corp 二重拡散形絶縁ゲ−ト電界効果トランジスタ
IE55753B1 (en) * 1983-09-06 1991-01-02 Gen Electric Power semiconductor device with main current section and emulation current section
US4783690A (en) * 1983-09-06 1988-11-08 General Electric Company Power semiconductor device with main current section and emulation current section
GB2165090A (en) * 1984-09-26 1986-04-03 Philips Electronic Associated Improving the field distribution in high voltage semiconductor devices
US4631564A (en) * 1984-10-23 1986-12-23 Rca Corporation Gate shield structure for power MOS device
FR2575334B1 (fr) * 1984-12-21 1987-01-23 Radiotechnique Compelec Dispositif mos dont les regions de source sont disposees en bandes paralleles, et procede pour l'obtenir
JPS61150378A (ja) * 1984-12-25 1986-07-09 Toshiba Corp 電界効果トランジスタ
US4682195A (en) * 1985-09-30 1987-07-21 General Electric Company Insulated gate device with configured emitter contact pad
JPS62115873A (ja) * 1985-11-15 1987-05-27 Matsushita Electronics Corp 縦型ｍｏｓ電界効果トランジスタ
US4798810A (en) * 1986-03-10 1989-01-17 Siliconix Incorporated Method for manufacturing a power MOS transistor
JPH0758782B2 (ja) * 1986-03-19 1995-06-21 株式会社東芝 半導体装置
US4767722A (en) * 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
JPS62299085A (ja) * 1986-06-18 1987-12-26 Nec Corp 縦形電界効果トランジスタ
JPH0685441B2 (ja) * 1986-06-18 1994-10-26 日産自動車株式会社 半導体装置
JPS6211276A (ja) * 1986-07-18 1987-01-20 Hitachi Ltd 半導体装置の製造方法
US4803533A (en) * 1986-09-30 1989-02-07 General Electric Company IGT and MOSFET devices having reduced channel width
US4883767A (en) * 1986-12-05 1989-11-28 General Electric Company Method of fabricating self aligned semiconductor devices
US5338693A (en) * 1987-01-08 1994-08-16 International Rectifier Corporation Process for manufacture of radiation resistant power MOSFET and radiation resistant power MOSFET
JPH0766964B2 (ja) * 1987-01-14 1995-07-19 日本電気株式会社 縦型電界効果トランジスタの製造方法
JPS63293887A (ja) * 1987-05-26 1988-11-30 Nippon Denso Co Ltd 光入力型半導体素子
JP2771172B2 (ja) * 1988-04-01 1998-07-02 日本電気株式会社 縦型電界効果トランジスタ
KR910004318B1 (ko) * 1988-06-27 1991-06-25 현대전자산업 주식회사 수직형 d mos 트랜지스터의 셀
JPH0247874A (ja) * 1988-08-10 1990-02-16 Fuji Electric Co Ltd Ｍｏｓ型半導体装置の製造方法
JPH0783119B2 (ja) * 1988-08-25 1995-09-06 日本電気株式会社 電界効果トランジスタ
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US4960723A (en) * 1989-03-30 1990-10-02 Motorola, Inc. Process for making a self aligned vertical field effect transistor having an improved source contact
JPH02266562A (ja) * 1989-04-06 1990-10-31 Ricoh Co Ltd 半導体集積回路装置
JPH0354868A (ja) * 1989-07-21 1991-03-08 Fuji Electric Co Ltd Ｍｏｓ型半導体装置
WO1991003078A1 (en) * 1989-08-17 1991-03-07 Ixys Corporation Insulated gate thyristor with gate turn on and turn off
US5381025A (en) * 1989-08-17 1995-01-10 Ixys Corporation Insulated gate thyristor with gate turn on and turn off
AT399419B (de) * 1989-09-21 1995-05-26 Int Rectifier Corp Verfahren zur einführung von platinatomen in eine siliziumscheibe zur verringerung der minoritätsträger-lebensdauer
US4925812A (en) * 1989-09-21 1990-05-15 International Rectifier Corporation Platinum diffusion process
US5766966A (en) * 1996-02-09 1998-06-16 International Rectifier Corporation Power transistor device having ultra deep increased concentration region
IT1247293B (it) * 1990-05-09 1994-12-12 Int Rectifier Corp Dispositivo transistore di potenza presentante una regione ultra-profonda, a maggior concentrazione
US5047833A (en) * 1990-10-17 1991-09-10 International Rectifier Corporation Solderable front metal contact for MOS devices
US5304831A (en) * 1990-12-21 1994-04-19 Siliconix Incorporated Low on-resistance power MOS technology
US5404040A (en) * 1990-12-21 1995-04-04 Siliconix Incorporated Structure and fabrication of power MOSFETs, including termination structures
US5243211A (en) * 1991-11-25 1993-09-07 Harris Corporation Power fet with shielded channels
IT1250233B (it) * 1991-11-29 1995-04-03 St Microelectronics Srl Procedimento per la fabbricazione di circuiti integrati in tecnologia mos.
JPH05160407A (ja) * 1991-12-09 1993-06-25 Nippondenso Co Ltd 縦型絶縁ゲート型半導体装置およびその製造方法
US5323036A (en) * 1992-01-21 1994-06-21 Harris Corporation Power FET with gate segments covering drain regions disposed in a hexagonal pattern
US5910669A (en) * 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
US5558313A (en) * 1992-07-24 1996-09-24 Siliconix Inorporated Trench field effect transistor with reduced punch-through susceptibility and low RDSon
KR940004847A (ko) * 1992-08-04 1994-03-16 리차드 제이. 컬 낮은 드레쉬 홀드 전압을 갖는 에피택셜 이중 확산형 금속 산화 실리콘(dmos) 트랜지스터 구조체 형성방법
JPH0799312A (ja) * 1993-02-22 1995-04-11 Texas Instr Inc <Ti> 半導体装置とその製法
US5396097A (en) * 1993-11-22 1995-03-07 Motorola Inc Transistor with common base region
DE69321966T2 (de) * 1993-12-24 1999-06-02 Cons Ric Microelettronica Leistungs-Halbleiterbauelement
US5798287A (en) * 1993-12-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Method for forming a power MOS device chip
DE69321965T2 (de) * 1993-12-24 1999-06-02 Cons Ric Microelettronica MOS-Leistungs-Chip-Typ und Packungszusammenbau
DE69329999T2 (de) * 1993-12-29 2001-09-13 Cons Ric Microelettronica Verfahren zur Herstellung integrierter Schaltungen, insbesondere intelligenter Leistungsanordnungen
US5817546A (en) * 1994-06-23 1998-10-06 Stmicroelectronics S.R.L. Process of making a MOS-technology power device
DE69429913T2 (de) * 1994-06-23 2002-10-31 St Microelectronics Srl Verfahren zur Herstellung eines Leistungsbauteils in MOS-Technik
DE69434937D1 (de) * 1994-06-23 2007-04-19 St Microelectronics Srl Verfahren zur Herstellung von Leistungsbauteilen in MOS-Technologie
DE69429915D1 (de) * 1994-07-04 2002-03-28 St Microelectronics Srl Verfahren zur Herstellung von Leistungsbauteilen hoher Dichte in MOS-Technologie
DE69418037T2 (de) * 1994-08-02 1999-08-26 St Microelectronics Srl Leistungshalbleitervorrichtung aus MOS-Technology-Chips und Gehäuseaufbau
US5701023A (en) * 1994-08-03 1997-12-23 National Semiconductor Corporation Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness
US5670387A (en) * 1995-01-03 1997-09-23 Motorola, Inc. Process for forming semiconductor-on-insulator device
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
EP0735591B1 (en) 1995-03-31 1999-09-08 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Improved DMOS device structure, and related manufacturing process
US5869371A (en) * 1995-06-07 1999-02-09 Stmicroelectronics, Inc. Structure and process for reducing the on-resistance of mos-gated power devices
DE69531783T2 (de) * 1995-10-09 2004-07-15 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno - Corimme Herstellungsverfahren für Leistungsanordnung mit Schutzring
EP0772242B1 (en) 1995-10-30 2006-04-05 STMicroelectronics S.r.l. Single feature size MOS technology power device
EP0772241B1 (en) 1995-10-30 2004-06-09 STMicroelectronics S.r.l. High density MOS technology power device
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
DE69515876T2 (de) * 1995-11-06 2000-08-17 St Microelectronics Srl Leistungsbauelement in MOS-Technologie mit niedrigem Ausgangswiderstand und geringer Kapazität und dessen Herstellungsverfahren
US5939752A (en) * 1995-12-12 1999-08-17 Siliconix Incorporated Low voltage MOSFET with low on-resistance and high breakdown voltage
EP0782201B1 (en) * 1995-12-28 2000-08-30 STMicroelectronics S.r.l. MOS-technology power device integrated structure
US5831318A (en) * 1996-07-25 1998-11-03 International Rectifier Corporation Radhard mosfet with thick gate oxide and deep channel region
US5923979A (en) * 1997-09-03 1999-07-13 Siliconix Incorporated Planar DMOS transistor fabricated by a three mask process
US6165821A (en) 1998-02-09 2000-12-26 International Rectifier Corp. P channel radhard device with boron diffused P-type polysilicon gate
GB9826291D0 (en) * 1998-12-02 1999-01-20 Koninkl Philips Electronics Nv Field-effect semi-conductor devices
EP0961325B1 (en) 1998-05-26 2008-05-07 STMicroelectronics S.r.l. High integration density MOS technology power device
DE19840032C1 (de) 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
US6621121B2 (en) * 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
US6545316B1 (en) 2000-06-23 2003-04-08 Silicon Wireless Corporation MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same
JP2000188395A (ja) * 1998-12-22 2000-07-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
DE19904103B4 (de) * 1999-02-02 2005-04-14 Infineon Technologies Ag IGBT mit verbesserter Durchlaßspannung
US6365932B1 (en) 1999-08-20 2002-04-02 Denso Corporation Power MOS transistor
JP4198302B2 (ja) 2000-06-07 2008-12-17 三菱電機株式会社 半導体装置
US6781194B2 (en) * 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
US6784486B2 (en) * 2000-06-23 2004-08-31 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions therein
US20030091556A1 (en) * 2000-12-04 2003-05-15 Ruoslahti Erkki I. Methods of inhibiting tumor growth and angiogenesis with anastellin
WO2002084745A2 (en) * 2001-04-11 2002-10-24 Silicon Wireless Corporation Power semiconductor devices and methods of forming same
JP5011611B2 (ja) * 2001-06-12 2012-08-29 富士電機株式会社 半導体装置
US6819089B2 (en) 2001-11-09 2004-11-16 Infineon Technologies Ag Power factor correction circuit with high-voltage semiconductor component
US6825514B2 (en) * 2001-11-09 2004-11-30 Infineon Technologies Ag High-voltage semiconductor component
US6686244B2 (en) * 2002-03-21 2004-02-03 General Semiconductor, Inc. Power semiconductor device having a voltage sustaining region that includes doped columns formed with a single ion implantation step
US6747312B2 (en) * 2002-05-01 2004-06-08 International Rectifier Corporation Rad hard MOSFET with graded body diode junction and reduced on resistance
US6852634B2 (en) * 2002-06-27 2005-02-08 Semiconductor Components Industries L.L.C. Low cost method of providing a semiconductor device having a high channel density
US6870221B2 (en) 2002-12-09 2005-03-22 Semiconductor Components Industries, Llc Power switching transistor with low drain to gate capacitance
DE102004012819B4 (de) * 2004-03-16 2006-02-23 Infineon Technologies Ag Leistungshalbleiterbauelement mit erhöhter Robustheit
DE102005004355B4 (de) * 2005-01-31 2008-12-18 Infineon Technologies Ag Halbleitereinrichtung und Verfahren zu deren Herstellung
US7800135B2 (en) 2005-07-25 2010-09-21 Jean-Michel Reynes Power semiconductor device and method of manufacturing a power semiconductor device
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007081229A (ja) * 2005-09-15 2007-03-29 Matsushita Electric Ind Co Ltd 半導体装置
JP4286877B2 (ja) * 2007-03-13 2009-07-01 Ｏｋｉセミコンダクタ株式会社 炭化珪素半導体装置およびその製造方法
US9484451B2 (en) * 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
EP2698822B1 (en) * 2011-08-05 2019-11-27 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9722041B2 (en) 2012-09-19 2017-08-01 Vishay-Siliconix Breakdown voltage blocking device
US9991399B2 (en) 2012-10-04 2018-06-05 Cree, Inc. Passivation structure for semiconductor devices
US9812338B2 (en) * 2013-03-14 2017-11-07 Cree, Inc. Encapsulation of advanced devices using novel PECVD and ALD schemes
JP2015204375A (ja) * 2014-04-14 2015-11-16 株式会社ジェイテクト 半導体装置
JP2015204374A (ja) 2014-04-14 2015-11-16 株式会社ジェイテクト 半導体装置
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
EP3817068B1 (en) 2019-02-07 2023-10-18 Fuji Electric Co., Ltd. Semiconductor device and semiconductor module
JP7404722B2 (ja) 2019-09-06 2023-12-26 富士電機株式会社 半導体装置
JP2020127017A (ja) * 2020-04-02 2020-08-20 ローム株式会社 半導体装置
US20220384366A1 (en) * 2021-06-01 2022-12-01 Cree, Inc. Multilayer encapsulation for humidity robustness and related fabrication methods

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4015278A (en) * 1974-11-26 1977-03-29 Fujitsu Ltd. Field effect semiconductor device
JPS52132684A (en) * 1976-04-29 1977-11-07 Sony Corp Insulating gate type field effect transistor
US4055884A (en) * 1976-12-13 1977-11-01 International Business Machines Corporation Fabrication of power field effect transistors and the resulting structures
JPS5374385A (en) * 1976-12-15 1978-07-01 Hitachi Ltd Manufacture of field effect semiconductor device
JPS54885A (en) * 1977-06-03 1979-01-06 Nec Corp Manufacture of field effect transistor
US4148047A (en) * 1978-01-16 1979-04-03 Honeywell Inc. Semiconductor apparatus
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
DK157272C (da) * 1978-10-13 1990-04-30 Int Rectifier Corp Mosfet med hoej effekt

Also Published As

Publication number Publication date
DE3131727A1 (de) 1982-03-11
US4593302B1 (en) 1998-02-03
IT1139374B (it) 1986-09-24
FR2488733B1 (sv) 1984-11-30
FR2488733A1 (fr) 1982-02-19
JPS57109376A (en) 1982-07-07
GB2082385A (en) 1982-03-03
IT8123533A0 (it) 1981-08-14
US4593302A (en) 1986-06-03
SE8104485L (sv) 1982-02-19
GB2082385B (en) 1985-02-06
CA1165900A (en) 1984-04-17
JPH0370371B2 (sv) 1991-11-07
DE3131727C2 (sv) 1987-11-12
CH656745A5 (de) 1986-07-15

Similar Documents

Publication Publication Date Title
SE457035B (sv) Mosfet-anordning foer hoegspaenningsbruk.
EP0132861B1 (en) Semiconductor device comprising a field effect transistor
US4680853A (en) Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide
US4176368A (en) Junction field effect transistor for use in integrated circuits
JP4671456B2 (ja) 高セル密度のバーチカルトレンチゲート型ｍｏｓｆｅｔ
EP0034910B1 (en) A method of manufacturing a semiconductor device, and a device so manufactured
US5475252A (en) Process for manufacture of radiation resistant power MOSFET and radiation resistant power MOSFET
SE443682B (sv) Mosfet-anordning for hogspenningsbruk
EP0016577A1 (en) Semiconductor integrated circuit device with a double interconnection layer
JPS59167066A (ja) 縦形ｍｏｓｆｅｔ
EP0071161B1 (en) A transistor having the mesh emitter structure
EP0731985B1 (en) Improved mesh geometry for mos-gated semiconductor devices
JPH0332234B2 (sv)
US4399451A (en) Semiconductor device and method for production thereof
JP2577345B2 (ja) 半導体装置
JPS5823481A (ja) 金属ソ−スを有する電界効果トランジスタ
US3988759A (en) Thermally balanced PN junction
CA1205577A (en) Semiconductor device
US4762804A (en) Method of manufacturing a bipolar transistor having emitter series resistors
EP0676813B1 (en) Gate turnoff thyristor
JPS5987871A (ja) 絶縁ゲ−ト電界効果半導体装置
CN106298681B (zh) 一种mosfet器件及其制作方法
CN110190029B (zh) 一种功率半导体器件的制备方法
JPS6145395B2 (sv)
KR100278053B1 (ko) 증대된 수소화 효과를 가지는 박막 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
NAL Patent in force

Ref document number: 8104485-1

Format of ref document f/p: F

NUG Patent has lapsed

Ref document number: 8104485-1

Format of ref document f/p: F