JPS6211276A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6211276A JPS6211276A JP61167925A JP16792586A JPS6211276A JP S6211276 A JPS6211276 A JP S6211276A JP 61167925 A JP61167925 A JP 61167925A JP 16792586 A JP16792586 A JP 16792586A JP S6211276 A JPS6211276 A JP S6211276A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- region
- type
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 239000012535 impurity Substances 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 14
- 238000005468 ion implantation Methods 0.000 abstract description 7
- 150000002500 ions Chemical class 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 229910052681 coesite Inorganic materials 0.000 abstract 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract 4
- 239000000377 silicon dioxide Substances 0.000 abstract 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract 4
- 229910052682 stishovite Inorganic materials 0.000 abstract 4
- 229910052905 tridymite Inorganic materials 0.000 abstract 4
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract 1
- 238000000137 annealing Methods 0.000 abstract 1
- 239000012299 nitrogen atmosphere Substances 0.000 abstract 1
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 10
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 238000002513 implantation Methods 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000000605 extraction Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000012010 growth Effects 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000007738 vacuum evaporation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000000839 emulsion Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高出力の縦型絶縁ゲート型電界効果トラン
ジスタ（以下、ＭＯＳＦＥＴと記す）の製造方法に関す
る。
ジスタ（以下、ＭＯＳＦＥＴと記す）の製造方法に関す
る。
従来、Ｍ ＯＳ Ｆ Ｅ Ｔは、そのほとんどが、第７
図に示すような構造である。これは、第１導電型の半導
体基板１の表面近傍に、互いに離れて第２凍電型のソー
ス領域４およびドレーン領域３が形成され１両領域間の
基板ｌの表面上に形成されたゲート絶縁膜６とその下の
チャネル領域２とを有し、ソース、ドレーン、ゲートの
各電極５，７が同一表面上に設けられている。
図に示すような構造である。これは、第１導電型の半導
体基板１の表面近傍に、互いに離れて第２凍電型のソー
ス領域４およびドレーン領域３が形成され１両領域間の
基板ｌの表面上に形成されたゲート絶縁膜６とその下の
チャネル領域２とを有し、ソース、ドレーン、ゲートの
各電極５，７が同一表面上に設けられている。
上記ＭＯＳＦＥＴの出力電流Ｉｒ）は、一般によく知ら
れているように、上記チャネル領域２の長さをり１幅の
総和をＷとすれば、Ｗ／Ｌに比例する。そこで、大きな
出力電流を得ようとする場合にはＷ／Ｌを大きくするこ
とが必要である。値は、加工精度やパンチスルー現象な
どにより制限されるので、上記構造で、大きな出力電流
を得るためには、Ｗを大きくすることが必要となる。そ
のためには、出力電流の増加に直接には寄与しない上記
ソース領域４およびドレーン領域３を小さくすることが
有効となる。しかし、上記構造では、上記周領域の取り
出し電極７が同一表面上に形成されているため、上記４
，３の領域を小さくはできず、チップサイズが定められ
ると、とり得るＷの値にも自ずと限界があり、大きな出
力電流を得るためには最適な構造ではなかった。
れているように、上記チャネル領域２の長さをり１幅の
総和をＷとすれば、Ｗ／Ｌに比例する。そこで、大きな
出力電流を得ようとする場合にはＷ／Ｌを大きくするこ
とが必要である。値は、加工精度やパンチスルー現象な
どにより制限されるので、上記構造で、大きな出力電流
を得るためには、Ｗを大きくすることが必要となる。そ
のためには、出力電流の増加に直接には寄与しない上記
ソース領域４およびドレーン領域３を小さくすることが
有効となる。しかし、上記構造では、上記周領域の取り
出し電極７が同一表面上に形成されているため、上記４
，３の領域を小さくはできず、チップサイズが定められ
ると、とり得るＷの値にも自ずと限界があり、大きな出
力電流を得るためには最適な構造ではなかった。
一方１Ｍ０５ＦＥＴで、高相互コンダクタンスを得るた
めに、第８図に示す構造のものがある。
めに、第８図に示す構造のものがある。
これは、第２導電型のドレーン基板（ドレーン領域）３
上に形成した同導電型の低不純物濃度領域１１に、第１
導電型のチャネル領域２と第２導電型のソース領域４と
を２重拡散によって作り、ドレーン領域３の裏面から電
極８を取り出す構造をしている。この構造では、チャネ
ル長りを２重拡散により決定し、ドレーン電極８を裏面
から取り出すことで、前記第１図で示した従来のものに
比べ、相互コンダクタンスは大幅に改善できる。このよ
うな例として、例えば、特公昭４８−４０８１４号公報
や１日本応用物理Ｖｏ１．３ ！ｌ。
上に形成した同導電型の低不純物濃度領域１１に、第１
導電型のチャネル領域２と第２導電型のソース領域４と
を２重拡散によって作り、ドレーン領域３の裏面から電
極８を取り出す構造をしている。この構造では、チャネ
ル長りを２重拡散により決定し、ドレーン電極８を裏面
から取り出すことで、前記第１図で示した従来のものに
比べ、相互コンダクタンスは大幅に改善できる。このよ
うな例として、例えば、特公昭４８−４０８１４号公報
や１日本応用物理Ｖｏ１．３ ！ｌ。
１９７０、第１０５頁乃至第１１０頁ｒＤＳＡＭＯ３Ｆ
ＥＴＪ等がある。
ＥＴＪ等がある。
しかし、この構造においては、チャネル領域５の不純物
濃度より低不純物濃度領域９の不純物濃度が低いことが
必然的に要求され、しかも、チャネル領域５からドレー
ン領域３に至る乳腫が長くなるので、チャネル領域５と
直列に高い抵抗が入ったことになり、相互コンダクタン
スが大きい割にオン抵抗が大きい欠点を有し、特性の良
好な高出力のＭＯＳＦＥＴに適した構造としてはなお満
足なものではなかった。とくに、この構造において、ド
レーン耐圧を上げるためには、９の低不純物濃度領域の
表面での不純物濃度を精度よく制御しなければならず、
耐圧の高いＭＯＳＦＥＴを歩留り良く作製することが困
難であった。
濃度より低不純物濃度領域９の不純物濃度が低いことが
必然的に要求され、しかも、チャネル領域５からドレー
ン領域３に至る乳腫が長くなるので、チャネル領域５と
直列に高い抵抗が入ったことになり、相互コンダクタン
スが大きい割にオン抵抗が大きい欠点を有し、特性の良
好な高出力のＭＯＳＦＥＴに適した構造としてはなお満
足なものではなかった。とくに、この構造において、ド
レーン耐圧を上げるためには、９の低不純物濃度領域の
表面での不純物濃度を精度よく制御しなければならず、
耐圧の高いＭＯＳＦＥＴを歩留り良く作製することが困
難であった。
本発明の目的は、上記欠点を解決し、オン抵抗の低い縦
型ＭＯＳトランジスタの製造方法を提供することにあり
、更に、工程数の低減、自己整合工程の採用を容易にす
る縦型ＭｏＳトランジスタの製造方法を提供することに
ある。
型ＭＯＳトランジスタの製造方法を提供することにあり
、更に、工程数の低減、自己整合工程の採用を容易にす
る縦型ＭｏＳトランジスタの製造方法を提供することに
ある。
上記目的は、共通ドレイン領域表面部分に高濃度不純物
領域を設けることにより達成される。
領域を設けることにより達成される。
抹
更に、技高濃度不純物領域を設ける工程は、ソース領域
を形成する工程より先に行なわれることにより達成され
る。
を形成する工程より先に行なわれることにより達成され
る。
共通ドレイン領域に高濃度不純物領域が設けられること
により、該部分の抵抗値が下がる。これにより直接的に
オン抵抗は低下する。更に、共通ドレイン領域に７ｔＥ
濃度不純物領域を設けることにより、電流の流れが変化
し、オン抵抗が低下する。
により、該部分の抵抗値が下がる。これにより直接的に
オン抵抗は低下する。更に、共通ドレイン領域に７ｔＥ
濃度不純物領域を設けることにより、電流の流れが変化
し、オン抵抗が低下する。
すなわち、従来は、共通ドレインの中心部まで電流は流
れず、チャネル部から、すぐ基板下側へ向う電流が大部
分であった。しかし、この部分の抵抗が下がることによ
り共通ドレインの中心部まで電流が流九るようになり、
実質的に電流通２各が大きくなったのと同様な効果を得
、オン抵抗が低下する。
れず、チャネル部から、すぐ基板下側へ向う電流が大部
分であった。しかし、この部分の抵抗が下がることによ
り共通ドレインの中心部まで電流が流九るようになり、
実質的に電流通２各が大きくなったのと同様な効果を得
、オン抵抗が低下する。
ドレイン領域に設ける高濃度領域は、ソース領域よりも
低濃度であることが特性上望ましいので、高濃度領域を
設けた後、ソース領域を設けることにより該構造を提供
できる。
低濃度であることが特性上望ましいので、高濃度領域を
設けた後、ソース領域を設けることにより該構造を提供
できる。
以下図面を参照して５本発明を説明する。
実施例１゜
第１図に本発明の第１の実施例を示す。
図において、■はドレーン基板、２はチャネル基板、３
はドレーン領域、４はソース領域、５はゲート電極、６
はゲート用シリコン酸化膜、７゜８．９はそれぞれソー
ス、ドレーンおよびゲートの取り出し電極、１０は保護
絶縁膜である。
はドレーン領域、４はソース領域、５はゲート電極、６
はゲート用シリコン酸化膜、７゜８．９はそれぞれソー
ス、ドレーンおよびゲートの取り出し電極、１０は保護
絶縁膜である。
この構造の特徴は、ドレーン領域３の電極取り出しが、
ドレーン基板ｌを介して、その裏面から行なわれている
ことであり、電流が装置の表面から裏面へと流せること
である。その結果、装置の同一表面上に、ソース電極お
よびドレーン電極が配置されている通常のＭＯＳＦＥＴ
に比べ、電流の取り出しが容易で、同一チップサイズに
おいては、有効なチャネル面積（幅）が大きくでき、大
電流の素子として適している。
ドレーン基板ｌを介して、その裏面から行なわれている
ことであり、電流が装置の表面から裏面へと流せること
である。その結果、装置の同一表面上に、ソース電極お
よびドレーン電極が配置されている通常のＭＯＳＦＥＴ
に比べ、電流の取り出しが容易で、同一チップサイズに
おいては、有効なチャネル面積（幅）が大きくでき、大
電流の素子として適している。
本構造は、共通ドレイン領域３そのものが全て高濃度と
なっているので、オン抵抗は著しく低下させることがで
きる。
なっているので、オン抵抗は著しく低下させることがで
きる。
実施例２゜
第２図は本発明の第２の実施例を示すものである。
実施例２はさらに、改良された構造の素子であり、第１
図に示した素子のチャネル基Ｆｉ２とドレーン基板ｌと
の間に、ドレーン基板１と同一導電型の低濃度不純物層
１１を設けるものである。
図に示した素子のチャネル基Ｆｉ２とドレーン基板ｌと
の間に、ドレーン基板１と同一導電型の低濃度不純物層
１１を設けるものである。
これは、ドレーン領域３の深さが集積度などにより限定
された場合、ソース領域４とドレーン基板１とのパンチ
スルー耐圧を向上させるために有効である。
された場合、ソース領域４とドレーン基板１とのパンチ
スルー耐圧を向上させるために有効である。
実施例３゜
第３図に本発明の第３の実施例を示す。
第３の実施例は、第１．第２の実施例を更に改良するも
のである。すなわち、第１．第２の実施例のような構造
のＭＯＳＦＥＴでは２，３および１１の領域は、通常エ
ピタキシャル気相成長によ ゛り形成された層（Ｅ
Ｐ層）であり、とくに、２のＥＰ層とドレーン基板１ま
たは低不純物濃度層１１との境界にドレーン電界が集中
する構造であるため、ドレーン耐圧の歩留りが低い欠点
を有していた。この原因は、Ｅｐ層層形待時とくに、そ
の形成初期に結晶欠陥が発生しやすいためである。
のである。すなわち、第１．第２の実施例のような構造
のＭＯＳＦＥＴでは２，３および１１の領域は、通常エ
ピタキシャル気相成長によ ゛り形成された層（Ｅ
Ｐ層）であり、とくに、２のＥＰ層とドレーン基板１ま
たは低不純物濃度層１１との境界にドレーン電界が集中
する構造であるため、ドレーン耐圧の歩留りが低い欠点
を有していた。この原因は、Ｅｐ層層形待時とくに、そ
の形成初期に結晶欠陥が発生しやすいためである。
そのため、チップ面積が大きくなるにつれ、また二層Ｅ
Ｐのように、Ｅｐ成長の回数が増えるにつれて、その歩
留りは顕著に低下する傾向にある。
Ｐのように、Ｅｐ成長の回数が増えるにつれて、その歩
留りは顕著に低下する傾向にある。
以上述べたように、第１図および第２図に示したような
ＭＯＳＦＥＴにおいては、耐圧歩留りが低いという欠点
を有していた。
ＭＯＳＦＥＴにおいては、耐圧歩留りが低いという欠点
を有していた。
第３の実施例は、上記のような欠点を除去することにあ
り、耐圧歩留りの良好なＭＯＳＦＥＴを提供することで
ある。
り、耐圧歩留りの良好なＭＯＳＦＥＴを提供することで
ある。
第３の実施例はチャネル領域がイオン打込み、もしくは
拡散によってドレーン基板の表面近傍に形成され、かつ
該基板の一部がドレーン領域として該基板表面まで延び
て存在するように構成される。
拡散によってドレーン基板の表面近傍に形成され、かつ
該基板の一部がドレーン領域として該基板表面まで延び
て存在するように構成される。
ドレーン基板１は、たとえば、Ｐ型で、アクセプタ不純
物濃度ＮＡがＩ Ｘ １０１５ｃｍ−３であり、チャネ
ル基板２は、Ｎ型で、ドナー不純物濃度ＮＴ）が３ Ｘ
Ｉ Ｑ １５ｃｍ−３，その厚さが１０μｍである。
物濃度ＮＡがＩ Ｘ １０１５ｃｍ−３であり、チャネ
ル基板２は、Ｎ型で、ドナー不純物濃度ＮＴ）が３ Ｘ
Ｉ Ｑ １５ｃｍ−３，その厚さが１０μｍである。
ドレーン領域３は、Ｐ型で、表面の不純物濃度ＮＡが１
０１７ＣＩＩ＋−３，深さが１．５７ｚｍであり、１の
ドレーン基板と基板表面で接続され、裏面電極８から取
り出されている。ソース領域４は、Ｐ型で不純物濃度Ｎ
Ａが１０１Ｂｃ＋ｎ−３以上で、表面ソース電極７から
取り出されている。５はゲート電極、６はゲート用絶縁
膜、９はゲート電極５の取り出し電極である。
０１７ＣＩＩ＋−３，深さが１．５７ｚｍであり、１の
ドレーン基板と基板表面で接続され、裏面電極８から取
り出されている。ソース領域４は、Ｐ型で不純物濃度Ｎ
Ａが１０１Ｂｃ＋ｎ−３以上で、表面ソース電極７から
取り出されている。５はゲート電極、６はゲート用絶縁
膜、９はゲート電極５の取り出し電極である。
以上の構造で、２のチャネル領域および３のドレーン領
域が、イオン打込み、拡散、もしくはこれらの組合わせ
によって形成され、Ｅゆ成長を用いていない点が重要で
ある。その結果、チップサイズ５ｍｍ口で、耐圧１００
■、電流１０ＡのパワーＭＯ３ＦＥＴが、５０％以上の
歩留りで製作できるようになった。なお、従来のＥｐ成
長を用いてＭＯＳＦＥＴの耐圧歩留りは、１０％程度で
あった。さらに、第３図の構造において、ドレーン領域
３の表面の不純物濃度ＮＡの値が１０１７０−３以下で
あることは、ＭＯＳＦＥＴの高耐圧化に役立っている。
域が、イオン打込み、拡散、もしくはこれらの組合わせ
によって形成され、Ｅゆ成長を用いていない点が重要で
ある。その結果、チップサイズ５ｍｍ口で、耐圧１００
■、電流１０ＡのパワーＭＯ３ＦＥＴが、５０％以上の
歩留りで製作できるようになった。なお、従来のＥｐ成
長を用いてＭＯＳＦＥＴの耐圧歩留りは、１０％程度で
あった。さらに、第３図の構造において、ドレーン領域
３の表面の不純物濃度ＮＡの値が１０１７０−３以下で
あることは、ＭＯＳＦＥＴの高耐圧化に役立っている。
実施例４゜
つぎに、この発明による第４の実施例によって得られる
ＭＯＳＦＥＴを第４図を用いて説明する。
ＭＯＳＦＥＴを第４図を用いて説明する。
これは、第３図のドレーン基板１のかわりに。
高濃度ドレーン基板ｌとその上に形成した低不純物濃度
層１１とを有する基板を用い、低不純物濃度層ｌｌ中に
、第３図の場合と同様な方法でチャネル基板２、ドレー
ン領域３およびソース領域４を形成したものである。こ
こで、ドレーン基板ｌは、たとえば、Ｐ型で、不純物濃
度ＮＡが５×１０’°Ｃ１ｆｉ−３、低不純物濃度層１
１は、Ｐ型で、不純物濃度ＮＡが１０”ＣＩｌ＋−３で
ある。この場合、低不純物濃度層１１はＥｐであっても
、チャネル基Ｆｉ２と低不純物濃度層１１との境界は、
イオン打込み、拡散、もしくはこれらの組合せによって
形成された接合であるため、結晶欠陥が少なく、ドレー
ン耐圧の歩留りは、改善され、実験によると第２図に示
した２層Ｅｐの構造に比べ、第３図の場合と同様に格段
に向上した。
層１１とを有する基板を用い、低不純物濃度層ｌｌ中に
、第３図の場合と同様な方法でチャネル基板２、ドレー
ン領域３およびソース領域４を形成したものである。こ
こで、ドレーン基板ｌは、たとえば、Ｐ型で、不純物濃
度ＮＡが５×１０’°Ｃ１ｆｉ−３、低不純物濃度層１
１は、Ｐ型で、不純物濃度ＮＡが１０”ＣＩｌ＋−３で
ある。この場合、低不純物濃度層１１はＥｐであっても
、チャネル基Ｆｉ２と低不純物濃度層１１との境界は、
イオン打込み、拡散、もしくはこれらの組合せによって
形成された接合であるため、結晶欠陥が少なく、ドレー
ン耐圧の歩留りは、改善され、実験によると第２図に示
した２層Ｅｐの構造に比べ、第３図の場合と同様に格段
に向上した。
実施例５゜
つぎに、この発明の第５の実施例としてＮチャネル型Ｍ
Ｏ３ＦＥＴの製造工程を第５図Ａ−Ｉを用いて説明する
。
Ｏ３ＦＥＴの製造工程を第５図Ａ−Ｉを用いて説明する
。
アクセプタ不純物濃度ＮＡが１０”ｃ＋ｎ−’のＰ型シ
リコン基４Ｆｔ １の表面上に、熱酸化膜１７を約６０
００人の厚さに形成しく図Ａ）、基板１のチャネル基板
形成領域上の熱酸化膜１７を選択的に除去した後、りん
イオン１２を試料に照射する。
リコン基４Ｆｔ １の表面上に、熱酸化膜１７を約６０
００人の厚さに形成しく図Ａ）、基板１のチャネル基板
形成領域上の熱酸化膜１７を選択的に除去した後、りん
イオン１２を試料に照射する。
このイオンの打込みエネルギＥは５０ｋｃＶ、打込みＩ
Ｎ ｒ＞ Ｔは５ Ｘ １０１３ａｍ−３であった。
Ｎ ｒ＞ Ｔは５ Ｘ １０１３ａｍ−３であった。
イオン打込み後、加湿酸素中、１２００℃、３時間熱処
理した。その結果、チャネル基板２となるＮ型ドープ層
が８μｍの深さで形成された。このとき、チャネル基板
２上に再び薄い熱酸化膜１７′が形成される（図Ｂ）。
理した。その結果、チャネル基板２となるＮ型ドープ層
が８μｍの深さで形成された。このとき、チャネル基板
２上に再び薄い熱酸化膜１７′が形成される（図Ｂ）。
つぎに、熱酸化膜１７’の所定部分を選択的に除去し、
この窓を通して、１０５０℃で、ＰＯＣＱ３による高濃
度のリン拡散を行ない、基板コンタクト用の高不純物濃
度領域１３を形成した。このときも窓部には藩い酸化膜
が形成される（図Ｃ）６ついで１表面の酸化膜を所定の
部分を残して選択に除去した後、熱酸化して厚さ約１０
００人のゲート絶縁用酸化膜６を形成する。このとき、
酸化膜の残存していた部分１９は厚くなる。その上に多
結晶シリコン膜５′を約５０００人の厚さに形成しく図
Ｄ）、このときシリコン膜５′を選択的に除去してゲー
ト電極５を形成した後、はう素イオン１４を試料に照射
する。このイオンのエネルギＥは８０ｋｃＶ、打込みＢ
ｋＮｒ）Ｔは４ Ｘ １０１２ｃｍ−２とした。この結
果。
この窓を通して、１０５０℃で、ＰＯＣＱ３による高濃
度のリン拡散を行ない、基板コンタクト用の高不純物濃
度領域１３を形成した。このときも窓部には藩い酸化膜
が形成される（図Ｃ）６ついで１表面の酸化膜を所定の
部分を残して選択に除去した後、熱酸化して厚さ約１０
００人のゲート絶縁用酸化膜６を形成する。このとき、
酸化膜の残存していた部分１９は厚くなる。その上に多
結晶シリコン膜５′を約５０００人の厚さに形成しく図
Ｄ）、このときシリコン膜５′を選択的に除去してゲー
ト電極５を形成した後、はう素イオン１４を試料に照射
する。このイオンのエネルギＥは８０ｋｃＶ、打込みＢ
ｋＮｒ）Ｔは４ Ｘ １０１２ｃｍ−２とした。この結
果。
ＭＯＳＦＥＴの高耐圧化に役立つ低不純物濃度のドレー
ン領域３がゲート電極５の間に、また、同様濃度の領域
４′が高不純物濃度領域１３の周囲に形成さ九る（図Ｅ
）。引ｆ！続き、その上にＣＶＤ （化学蒸着）法によ
り、約４０００人の厚さのシリコン酸化膜１６を形成し
、領域４′上の酸化膜１６を選択的に除去し、これを窓
としてほう素拡散を行ない、ソース領域４を、表面の不
純物濃度ＮＡが１０”ａｎ−”以上、深さが１．５μｍ
に形成した（図Ｆ）。つぎに、ＣＶＤ法により、リンの
モル濃度比が４モル％のリンガラス膜１０を約９０００
人の厚さに全面上に形成し、１０５０℃の窒素中で、５
時間熱処理し後、電極コンタクト用穴をエツチングであ
けた（図Ｇ）。
ン領域３がゲート電極５の間に、また、同様濃度の領域
４′が高不純物濃度領域１３の周囲に形成さ九る（図Ｅ
）。引ｆ！続き、その上にＣＶＤ （化学蒸着）法によ
り、約４０００人の厚さのシリコン酸化膜１６を形成し
、領域４′上の酸化膜１６を選択的に除去し、これを窓
としてほう素拡散を行ない、ソース領域４を、表面の不
純物濃度ＮＡが１０”ａｎ−”以上、深さが１．５μｍ
に形成した（図Ｆ）。つぎに、ＣＶＤ法により、リンの
モル濃度比が４モル％のリンガラス膜１０を約９０００
人の厚さに全面上に形成し、１０５０℃の窒素中で、５
時間熱処理し後、電極コンタクト用穴をエツチングであ
けた（図Ｇ）。
しかる後、全面にアルミニウムを真空蒸着により。
約１．５μｍの厚さに被着後、エツチングにより、ソー
ス電極７およびゲート取り出し電極（図示せず）を形成
した（図Ｈ）。以上の工程を終った基板ｌの裏面を厚さ
１００μｍエツチングで除去した後、金を真空蒸着によ
り２０００人の厚さに形成し、４００℃で７０．イして
、ドレーン電極８を形成した（図Ｉ）、本工程中、（図
Ｃ）で示したＮ型の高不純物濃度領域１３は必ずしも必
要ではないが、このｍ域のｆ９［は、ソース領域４と、
基板ｌとのオーミック接続をはかるために有効であり、
その結果、基Ｆｉ１とソース領域とが電気的に完全に接
続されるため、ＭＯＳＦＥＴの特性の安定性が非常に向
上した。
ス電極７およびゲート取り出し電極（図示せず）を形成
した（図Ｈ）。以上の工程を終った基板ｌの裏面を厚さ
１００μｍエツチングで除去した後、金を真空蒸着によ
り２０００人の厚さに形成し、４００℃で７０．イして
、ドレーン電極８を形成した（図Ｉ）、本工程中、（図
Ｃ）で示したＮ型の高不純物濃度領域１３は必ずしも必
要ではないが、このｍ域のｆ９［は、ソース領域４と、
基板ｌとのオーミック接続をはかるために有効であり、
その結果、基Ｆｉ１とソース領域とが電気的に完全に接
続されるため、ＭＯＳＦＥＴの特性の安定性が非常に向
上した。
実施例６゜
本発明の第６の実施例としてＰチャンネル型ＭＯ３ＦＥ
Ｔの製造工程を第６図Ａ−Ｄに示す。
Ｔの製造工程を第６図Ａ−Ｄに示す。
ドナー不純物濃度Ｎｒ＝が２ Ｘ １０ ”ｃｍ−”の
Ｎ型シリコン基板１の一表面上に熱酸化膜１７を約６０
００人の厚さに形成し、所定部分を残して選択的に除去
した後、はう素イオン１２を試料に照射する。このイオ
ンの打込みエネルギＥは１０ｋｃＶ、打込み！＆ Ｎ
ｎ Ｔは約１０１３ｃｍ−３であった。
Ｎ型シリコン基板１の一表面上に熱酸化膜１７を約６０
００人の厚さに形成し、所定部分を残して選択的に除去
した後、はう素イオン１２を試料に照射する。このイオ
ンの打込みエネルギＥは１０ｋｃＶ、打込み！＆ Ｎ
ｎ Ｔは約１０１３ｃｍ−３であった。
イオン打込み後、乾燥酸素中で１２００℃、１６時間の
熱処理をした。その結果、チャンネル基板２となるＰ型
ドープ層が６μｍの深さに形成された（図Ａ）。つぎに
、酸化膜を選択的に除去して熱酸化し、厚さ約１３００
人のゲート絶縁用酸化膜１８を形成する。酸化膜の残存
していた部分１９はそれだけ厚くなる。さらに、酸化膜
の上に多結晶シリコン膜５′を約５０００人の厚さに形
成しく図Ｂ）、このシリコン膜５′を選択的に除去して
ゲート電極５を形成した後、りんイオン１４を試料に照
射する。このイオンの打込みエネルギＥは５０ｋｃＶ、
打込み量Ｎ Ｄ Ｔ ２ Ｘ １０１４■−２とした。
熱処理をした。その結果、チャンネル基板２となるＰ型
ドープ層が６μｍの深さに形成された（図Ａ）。つぎに
、酸化膜を選択的に除去して熱酸化し、厚さ約１３００
人のゲート絶縁用酸化膜１８を形成する。酸化膜の残存
していた部分１９はそれだけ厚くなる。さらに、酸化膜
の上に多結晶シリコン膜５′を約５０００人の厚さに形
成しく図Ｂ）、このシリコン膜５′を選択的に除去して
ゲート電極５を形成した後、りんイオン１４を試料に照
射する。このイオンの打込みエネルギＥは５０ｋｃＶ、
打込み量Ｎ Ｄ Ｔ ２ Ｘ １０１４■−２とした。
その結果、低不純物濃度のドレーン領域３と領域４′と
が形成される（図Ｃ）。つぎに、試料全面上にＣＶＤ法
により約４０００λの厚さにシリコン酸化膜１６を形成
し、シリコン酸化膜１６および１８に領域４′の中央部
表面に達する窓をあけ、はう素鉱敗より、チャネル基板
２に達するＮ型の高不純物濃度領域１３が形成する。
が形成される（図Ｃ）。つぎに、試料全面上にＣＶＤ法
により約４０００λの厚さにシリコン酸化膜１６を形成
し、シリコン酸化膜１６および１８に領域４′の中央部
表面に達する窓をあけ、はう素鉱敗より、チャネル基板
２に達するＮ型の高不純物濃度領域１３が形成する。
このとき、領域１３上に薄い酸化膜が形成される（図Ｄ
）。ついで、酸化膜１８をエツチングにより除去して、
試料全面上にＣＶＤ法によりシリコン酸化１１ｉ１６を
被覆した後、酸化膜１６に領域４′に通ずる窓を開け、
この窓を通してりんを拡散しへてソース領域４を形成す
る（図Ｅ）。ついで、試料表面の酸化膜をエツチングで
除去した後、試料表面を軽く酸化し、全面にりんガラス
膜１０を被着し、りんガラス膜１０およびその下の酸化
膜に高不純物領域１３およびソース領域４およびゲート
電極に達する窓を開け（図Ｆ）、試料全面にアルミニウ
ムを真空蒸着した後、エツチングによりソース電極７お
よびゲート取出し電ｔ！ｉ （図示せず）を形成し、つ
いで、基Ｆｉ１の表面をエツチングした後、真空蒸着に
よりドレーン取出し電極８を形成した（図Ｇ）。このよ
うにして、第５図■と同様な構造のＭＯＳＦＥＴが得ら
れる。
）。ついで、酸化膜１８をエツチングにより除去して、
試料全面上にＣＶＤ法によりシリコン酸化１１ｉ１６を
被覆した後、酸化膜１６に領域４′に通ずる窓を開け、
この窓を通してりんを拡散しへてソース領域４を形成す
る（図Ｅ）。ついで、試料表面の酸化膜をエツチングで
除去した後、試料表面を軽く酸化し、全面にりんガラス
膜１０を被着し、りんガラス膜１０およびその下の酸化
膜に高不純物領域１３およびソース領域４およびゲート
電極に達する窓を開け（図Ｆ）、試料全面にアルミニウ
ムを真空蒸着した後、エツチングによりソース電極７お
よびゲート取出し電ｔ！ｉ （図示せず）を形成し、つ
いで、基Ｆｉ１の表面をエツチングした後、真空蒸着に
よりドレーン取出し電極８を形成した（図Ｇ）。このよ
うにして、第５図■と同様な構造のＭＯＳＦＥＴが得ら
れる。
さらに、この発明は、前述の実施例のしに限定されず１
本発明の技術的思想から逸脱しない範囲において、種々
変更可能であることは勿論である。
本発明の技術的思想から逸脱しない範囲において、種々
変更可能であることは勿論である。
以上説明したとおり、本発明によればオン抵抗の低減に
著しい効果がある。
著しい効果がある。
【図面の簡単な説明】
第１図および第２図は、本発明の第１．第２の実施例の
ＭＯＳＦＥＴの断面図、第３図および第４図は、この発
明による第３．第４の実施例のＭ ＯＳ Ｆ Ｅ Ｔの
断面図、第５図および第６図は、この発明による第５．
第６の実施例の ＭＯＳＦＥＴの製造工程を示す断面図、第７図及び第８
図は、従来のＭＯＳＦＥＴの断面図である。 １・・・・・・ドレーン基板、２・・・・・・チャネル
基板、３・・・・・・ドレーン領域、４・・・・・・ソ
ース領域、５・・・・・・ゲート電極、６・・・・・・
ゲート用シリコン酸化膜、７，８．９・・・・・・取出
し電極、１０・・・・・・保護絶縁膜、４１・・・・・
・低不純物濃度層。 １２．１４・・・・・・イオンビーム、１３・・・・・
・高不純物濃度領域、１６，１７．１８・・・・・・シ
リコン酸化膜。 第１呂 第２１２１ ノ ｊ≧ 第３０ 第、５″口 第Ｚ呂 第７ｎ 第、５′囚
ＭＯＳＦＥＴの断面図、第３図および第４図は、この発
明による第３．第４の実施例のＭ ＯＳ Ｆ Ｅ Ｔの
断面図、第５図および第６図は、この発明による第５．
第６の実施例の ＭＯＳＦＥＴの製造工程を示す断面図、第７図及び第８
図は、従来のＭＯＳＦＥＴの断面図である。 １・・・・・・ドレーン基板、２・・・・・・チャネル
基板、３・・・・・・ドレーン領域、４・・・・・・ソ
ース領域、５・・・・・・ゲート電極、６・・・・・・
ゲート用シリコン酸化膜、７，８．９・・・・・・取出
し電極、１０・・・・・・保護絶縁膜、４１・・・・・
・低不純物濃度層。 １２．１４・・・・・・イオンビーム、１３・・・・・
・高不純物濃度領域、１６，１７．１８・・・・・・シ
リコン酸化膜。 第１呂 第２１２１ ノ ｊ≧ 第３０ 第、５″口 第Ｚ呂 第７ｎ 第、５′囚
Claims (1)
- 【特許請求の範囲】 １、半導体基板と、該半導体基板に設けられたチャネル
が形成される第１導電型の第１の半導体領域と、該第１
の半導体領域内に設けられたソースとして働く第２導電
型の第２の半導体領域と、上記第１の半導体領域上に設
けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ
たゲート電極とを有し、上記第１の半導体領域は複数設
けられかつ該第１の半導体領域がとなり合う上記半導体
基板の部分を共通ドレインとして動作させ、 上記共通ドレイン部には、上記半導体基板より高濃度に
上記基板と同導電型の不純物が導入されている絶縁ゲー
ト型電界効果半導体装置の製造方法において、 上記高濃度に不純物を導入する工程は、上記ソースとし
て働く第２の半導体領域を形成する工程より先に行なわ
れることを特徴とする絶縁ゲート型電界効果半導体装置
の製造方法。 ２、特許請求の範囲第１項記載の絶縁ゲート型電界効果
半導体装置の製造方法において、 上記高濃度に不純物を導入する工程は、前記基板の上記
共通ドレイン表面から一様に基板内に導入されることを
特徴とする絶縁ゲート型電界効果半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61167925A JPS6211276A (ja) | 1986-07-18 | 1986-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61167925A JPS6211276A (ja) | 1986-07-18 | 1986-07-18 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54162677A Division JPS6041876B2 (ja) | 1979-12-17 | 1979-12-17 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6211276A true JPS6211276A (ja) | 1987-01-20 |
| JPH0546108B2 JPH0546108B2 (ja) | 1993-07-13 |
Family
ID=15858600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61167925A Granted JPS6211276A (ja) | 1986-07-18 | 1986-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211276A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0791965A2 (en) * | 1996-02-26 | 1997-08-27 | SILICONIX Incorporated | Vertical four terminal transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54162677A (en) * | 1978-06-14 | 1979-12-24 | Babcock Hitachi Kk | Dust separating method |
| JPS57109376A (en) * | 1980-08-18 | 1982-07-07 | Int Rectifier Corp | High power mosfet |
-
1986
- 1986-07-18 JP JP61167925A patent/JPS6211276A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54162677A (en) * | 1978-06-14 | 1979-12-24 | Babcock Hitachi Kk | Dust separating method |
| JPS57109376A (en) * | 1980-08-18 | 1982-07-07 | Int Rectifier Corp | High power mosfet |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0791965A2 (en) * | 1996-02-26 | 1997-08-27 | SILICONIX Incorporated | Vertical four terminal transistor |
| EP0791965A3 (en) * | 1996-02-26 | 1998-09-16 | SILICONIX Incorporated | Vertical four terminal transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0546108B2 (ja) | 1993-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2551940B2 (ja) | 半導体素子の製造方法 | |
| JPH0123954B2 (ja) | ||
| US20020195655A1 (en) | Symmetric trench MOSFET device and method of making same | |
| JPS58138076A (ja) | ソ−ス・ベ−ス間短絡部を有する電力用ｍｏｓ−ｆｅｔおよびその製造方法 | |
| JPS634683A (ja) | 電界効果トランジスタ | |
| JPS598374A (ja) | 縦型構造電界効果トランジスタの製造方法 | |
| JPH04305978A (ja) | 電力用ｍｏｓ半導体デバイスの製造方法 | |
| JP2629995B2 (ja) | 薄膜トランジスタ | |
| JPS6041876B2 (ja) | 絶縁ゲ−ト型電界効果トランジスタの製造方法 | |
| JPS6211276A (ja) | 半導体装置の製造方法 | |
| JP2002518827A (ja) | Ｍｏｓトランジスタを含む半導体デバイスの製造方法 | |
| JPH0558257B2 (ja) | ||
| JPS6211275A (ja) | 半導体装置 | |
| JPH09191106A (ja) | 半導体装置およびその製造方法 | |
| JPH05243264A (ja) | トランジスタの製造方法 | |
| JPS6237818B2 (ja) | ||
| JPS61119078A (ja) | Ｍｏｓ型半導体装置 | |
| JPS6173380A (ja) | 半導体装置の製造方法 | |
| JP3031282B2 (ja) | 半導体装置 | |
| JPH0612822B2 (ja) | 半導体装置 | |
| JPH061775B2 (ja) | 半導体装置の製造方法 | |
| JPS6252470B2 (ja) | ||
| JPS59151467A (ja) | 縦型ｍｏｓｆｅｔ | |
| JP3297102B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| KR950005473B1 (ko) | 수직이중 확산형 전력금속 산화물 반도체 전계효과 트랜지스터(mosfet) 구조 및 그 제조방법 |