KR940012506A - 반도체 장치 및 그 제조방법 - Google Patents

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KR940012506A KR1019930025553A KR930025553A KR940012506A KR 940012506 A KR940012506 A KR 940012506A KR 1019930025553 A KR1019930025553 A KR 1019930025553A KR 930025553 A KR930025553 A KR 930025553A KR 940012506 A KR940012506 A KR 940012506A
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모리아끼 아까자와
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기다오까 다까시
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Abstract

포토리토그래픽 기술에 의해 형성될 수 있는 최소치보다 작은 개구직경을 가진 콘택트홀이 형성된다. 반도체기판상에 형성된 층간절연막(8)을 에칭마스크로 사용하여, 에칭이 개구(8a)를 형성하도록 거의 수행된다.
에칭마스크가 제거되며, TEOS막(10)이 층간산화막(8)상에 형성된다. 전표면이 그 후 콘택트홀(11)을 형성하도록 이방성으로 에칭된다.

Description

반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도∼제11도는 본 발명의 제1실시예에 따른 반도체장치의 제조공정을 설명하는 단면도.

Claims (53)

  1. 반도체기판(1)상에 제1막(13)을 형성하는 공정과, 상기 제1막(13)의 표면을 부분적으로 노출하는 개구(19)를 가진 에칭마스크(17)를 상기 제1막(13)상에 형성하는 공정과, 상기 에칭마스크(17)를 사용하여 상기 제1막(13)을 선택적으로 에칭함으로써 상기 제1막(13)의 측벽 및 저벽을 가진 제1홀(21)을 형성하는 공정과, 상기 에칭마스크(17)를 제거하는 공정과, 상기 제1홀(21)의 측벽 및 저벽을 포함하는 상기 제1막(13)상에 상기 제1막(13)과 동일한 하부에칭특성을 가진 재료로 된 상기 제2막(23)을 형성함으로써 제2막(23)의 측벽 및 저벽 그리고 상기 제1홀(21)의 것보다 작은 직경을 가진 제2홀(25)을 형성하는 공정과, 상기 제1 및 제2막(13,23)을 이방성에칭함으로써 상기 제2홀(25)의 측벽에 정합한 측벽을 가진 제3홀(27)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, CO가스가 CF형 가스에 가해진 가스로 상기 제1 및 제2막(13,23)의 상기 이방성에칭을 수행하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 제1막(13) 및 상기 제2막(23)이 동일한 재료로 되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 제1막(13) 및 제2막(23)이 절연막을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 제1막(13) 및 상기 제2막(23)이 실리콘산화막을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항에 있어서, 상기 에칭마스크(17)가 포토리토그래피에 의해 패턴된 레지스트를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 에칭마스크(17)내의 상기 개구(19)의 개구직경이 상기 포토리토그래피에 의해 형성될 수 있는 최소치로 되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제1항에 있어서, 상기 제3홀(27)이 상기 반도체기판(1)에서 형성된 불순물영역(5b)를 노출하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 반도체기판(1)상에 제1막(13)을 형성하는 공정과, 상기 제1막(13)의 표면을 부분적으로 노출하는 개구(19)를 가진 에칭마스크(17)를 상기 제1막(13)상에 형성하는 공정과, 상기 에칭마스크(17)를 사용하여 상기 제1막(13)을 선택적으로 그리고 이방성으로 에칭함으로써, 상기 제1막(13)의 측벽 및 저벽과 상기 반도체기판(1)쪽으로 감소된 직경을 가진 제1홀(21)을 형성하는 공정과, 상기 에칭마스크를 제거하는 공정과, 상기 제1막(13)을 이방성으로 에칭함으로써 상기 제1홀(21)의 측벽에 정합하는 측벽을 가진 제2홀(25)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 제2홀(25)이 상기 반도체기판(1)쪽으로 감소하는 직경을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제9항에 있어서, 상기 제2홀(25)을 형성할 때의 상기 이방성에칭이 CO가스가 CF형 가스에 가해진 가스에 의해 수행되는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제9항에 있어서, 상기 제1막(13)이 절연막을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제9항에 있어서, 상기 에칭마스크(17)가 포토리토그래피에 의해 패턴된 레지스트를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제13항에 있어서, 상기 에칭마스크(17)의 상기 개구(19)의 개구직경이 상기 포토리토그래피에 의해 형성될 수 있는 최소치로 되어있는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제9항에 있어서, 상기 제2홀(25)이 상기 반도체기판(1)상에 형성된 불순물영역(5b)을 노출하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 반도체기판(31)의 주표면과 접촉상태에 있도록 절연막(37a)을 형성하는 공정과, 상기 절연막(37a)의 것과 다른 하부에칭특성을 가진 재료로 된 제1막(42)을 상기 절연막(37a)상에 형성하는 공정과, 상기 제1막(42)의 것과 다른 하부에칭특성을 가진 재료로 된 제2막(43)을 상기 제1막(42)상에 형성하는 공정과, 상기 제2막(43)을 선택적으로 에칭함으로써 상기 제1막(42)의 표면을 노출하여 상기 제2막(43)의 측벽을 가진 제1홀(45)을 형성하는 공정과, 상기 제2막(43)의 것과 동일한 하부에칭특성을 가진 재료로 된 제3막(46)을 상기 제1홀(45)의 측벽을 포함한 상기 제2막(43)상에 형성하는 공정과, 상기 제3막(46)을 이방성으로 에칭하여 상기 제1홀(45)의 측벽상에 측벽층(46a)을 형성하는 공정과, 상기 제2막(43) 및 상기 측벽층(46a)을 마스크로 하여 상기 제1막(42)을 이방성 에칭함으로써 상기 절연막(37a)의 표면을 노출하여 상기 제1홀(45)의 것보다 작은 직경을 가진 제2홀(47)을 형성하는 공정과, 상기 제1막(42)을 마스크로 사용하여 상기 절연막(37a)을 이방성에칭함으로써 상기 제2홀(47)과 통하게 되어 상기 반도체기판의 주표면에 이르게 되는 제3홀(48)을 상기 절연막(37a)내에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제16항에 있어서, 상기 제3홀(48)을 형성하는 상기 공정에 따라：상기 레지스트(52)로 상기 제3홀(48)을 채우도록 상기 제1막(42)상에 레지스트(52)를 형성하는 공정과, 상기 제3홀(48)내에 채워진 상기 레지스트(52)를 남긴 채로 상기 제1막(42)을 노출하도록 상기 레지스트(52)를 에칭하는 공정과, 상기 제3홀(48)내에 채워진 상기 레지스트(52)를 마스크로 사용하여 에칭함으로써 상기 제1막(42)을 제거하는 공정과, 상기 레지스트(52)를 제거하는 공정을 또한 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제16항에 있어서, 상기 제3홀(48)을 형성하는 상기 공정에 따라：상기 도전막(55)으로 상기 제3홀(48)을 채우도록 상기 제1막(42)상에 도전막(55)을 형성하는 공정과, 상기 제3홀(48)내에 채워진 상기 도전막(55)을 남긴채로 상기 절연막(37a)을 노출하도록 상기 도전막(55) 및 상기 제1막(42)을 에칭하는 공정과, 상기 절연막(37a)상에 있고 상기 제3홀(48)내에 채워진 상기 도전막(55)과 접속해 있는 배선막(56a)을 형성하는 공정을 또한 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제16항에 있어서, 상기 제1막(42)이 도전막을 포함하며, 상기 제3홀을 형성하는 공정 후에：상기 제3홀(48)이 상기 도전막(58)으로 채워지도록 상기 제1막(42)상에 도전막(58)을 형성하는 공정과, 상기 제3홀(48)내에 채워진 상기 도전막(58)을 남긴채로 상기 제1막(42)을 노출하도록 상기 도전막(58)을 에칭하는 공정과, 상기 노출된 제1막(42)을 패턴함으로써 배선막(42a)을 형성하는 공정을 또한 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제16항에 있어서, 상기 제3홀(48)을 형성하는 상기 공정에 따라：상기 제3홀(48)이 상기 어모퍼스실리콘막(60)으로 채워지도록 상기 제1막(42)상에 어모퍼스실리콘막(60)을 형성하는 공정과, 상기 제1막(42)상에서 상기 어모퍼스실리콘막(60)을 실리콘산화막(60a)으로 변화시키도록 그리고 상기 제3홀(48)내에 채워진 상기 어모퍼스실리콘막(60)을 다결정실리콘막(60a)으로 변화시키도록 상기 어모퍼스실리콘막을 열산화시키는 공정과, 상기 제3홀(48)내에 채워진 상기 다결정실리콘막(60b)을 마스크로 사용하여 에칭함으로써 상기 실리콘산화막(60a)을 제거한 후에 상기 제1막(42)을 제거하는 공정과, 상기 절연막(37a)상에 있고 상기 제3홀(48)내에 채워진 상기 다결정실리콘막(60b)에 접속된 배선막(61)을 형성하는 공정을 또한 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제16항에 있어서, 상기 제2막(43) 및 상기 측벽층(46a)이 상기 제3홀(48)을 형성하도록 상기 절연막(37a)의 이방성에칭으로 제거되는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제16항에 있어서, 상기 절연막(37a), 상기 제2막(43) 및 상기 제3막(46)이 실리콘산화막을 포함하며, 상기 제1막(42)이 다결정실리콘막을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제16항에 있어서, 상기 제1막(42)이 도전성 부재를 포함하며, 상기 제3홀(48)을 형성하는 상기 공정에 따라 상기 제1막(42)상에서 그리고 상기 제3홀(48)내에서 도전막(49)을 형성하는 공정과, 상기 제1막(42) 및 상기 도전막(49)을 패턴함으로써 상기 제1막(42) 및 상기 도전막(49)의 층을 이루고 있는 구조를 가진 배선막(42a, 49a)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제16항에 있어서, 상기 제1홀(45)의 개구직경이 포토리토그래피에 의해 형성될 수 있는 최소치로 되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제16항에 있어서, 상기 제1막(42)이 다결정실리콘, 규화물 및 고융점금속으로 이루어져 있는 그룹으로부터 선택되는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 반도체기판(101)의 주표면에서 소스/드레인영역으로 작용하는 한쌍의 불순물영역(109a, 109c)을 가진 MOS트랜지스터를 형성하는 공정과, 상기 MOS트랜지스터를 피복하도록 상기 반도체기판(101)상에 절연막(111a)을 형성하는 공정과, 상기 절연막(111a)의 것과 다른 하부에칭특성을 갖는 재료로 된 제1막(113)을 상기 절연막(111a)상에 형성하는 공정과, 상기 불순물영역(109a, 109c)쌍중 한쪽 상부에 제1홀(116)을 가지며, 상기 제1막(113)의 것과 다른 하부에칭특성을 가진 재료로 된 제2막(114)을 상기 제1막(113)상에 형성하는 공정과, 상기 제1홀(116)의 측벽을 포함하며, 상기 제2막(114)의 것과 동일한 하부에칭특성을 가진 재료로 된 제3막(117)을 상기 제2막(114)상에 형성하는 공정과, 상기 제3막(117)을 이방성에칭하므로써 상기 제1홀(116)의 측벽에 측벽층(117a)을 형성하는 공정과, 상기 제2막(114) 및 상기 측벽층(117a)을 마스크로 사용하여 상기 제1막(113)을 이방성에칭함으로써 상기 절연막(111a)의 표면을 노출하여 상기 제1홀(116)의 것보다 작은 직경을 가진 제2홀(118)을 형성하는 공정과, 상기 제1막(113)을 마스크로 사용하여 상기 절연막(111a)을 이방성에칭함으로써 상기 제2홀(118)과 통하게 되어 상기 불순물영역(109a)을 노출하는 제3홀(119)을 상기 절연막(111a)내에 형성하는 공정과, 상기 절연막(111a)상에 있으며 상기 제3홀(119)을 통해 상기 불순물영역(109a)에 접속된 기억노드(120d)를 형성하는 공정과, 상기 기억노드(120d)상에 유전체막(121)을 형성하는 공정과, 상기 유전체막(121)상에 셀플레이트(122)를 형성하는 공정을 포함하는 것을 특징으로 하는 DRAM의 제조방법.
  27. 제26항에 있어서, 상기 제1막(113)이 도전성 부재를 포함하는 것을 특징으로 하고, 기억노드를 형성하는 상기 공정이, 상기 제1막(113)상에 있으며 상기 제3홀(119)을 통해 상기 불순물영역(109a)에 접속된 도전막(120)을 형성하는 공정과, 상기 제1막(113) 및 상기 도전막(120)을 패턴함으로써 상기 제1막(113) 및 상기 도전막(120)의 층을 이루고 있는 구조인 상기 기억노드(113a, 120d)를 형성하는 공정을 포함하는 것을 특징으로 하는 DRAM의 제조방법.
  28. 제26항에 있어서, 기억노드를 형성하는 상기 공정이, 상기 제3홀(119)이 상기 레지스트(140)로 채워지도록 상기 제1막(113)상에 레지스트(140)를 형성하는 공정과, 상기 제1막(113)을 노출하도록 상기 레지스트(140)를 에칭하여, 상기 제3홀(119)내에 상기 레지스트(140)를 남겨두는 공정과, 상기 제3홀(119)내에 채워진 상기 레지스트(140)를 마스크로 사용하여 에칭함으로써 상기 제1막(113)을 제거하는 공정과, 상기 레지스트(140)을 제거하는 공정과, 상기 절연막(111a)상에 있으며 상기 제3홀(119)을 통해 상기 불순물영역(109a)에 접속된 상기 기억노드(120a, 125)를 형성하는 공정을 포함하는 것을 특징으로 하는 DRAM의 제조방법.
  29. 제26항에 있어서, 기억노드를 형성하는 상기 공정이, 상기 제3홀(119)이 상기 도전막(141)으로 채워지도록 상기 제1막(113)상에 있으며 상기 제3홀(119)을 통해 상기 불순물영역(109a)에 접속된 도전막(141)을 형성하는 공정과, 상기 제3홀(119)내에 형성된 상기 도전막(141)을 남긴채로 상기 도전막(141) 및 상기 제1막(113)을 에칭하는 공정과, 상기 절연막(111a)상에 있으며 상기 제3홀(119)내에 형성된 상기 도전막(141)에 접속된 상기 기억노드(120a, 125)를 형성하는 공정을 포함하는 것을 특징으로 하는 DRAM의 제조방법.
  30. 제26항에 있어서, 상기 제1막(113)이 도전성 내부를 포함하는 것을 특징으로 하고, 기억노드를 형성하는 상기 공정이, 상기 제3홀(119)이 상기 도전막(120)으로 채워지도록 상기 제1막(113)상에 있으며 상기 제3홀(119)을 통해 상기 불순물영역(109a)에 접속된 도전막(120)을 형성하는 공정과, 상기 제3홀(119)내에 형성된 상기 도전막(120)을 남기면서 상기 제1막(113)을 노출하도록 상기 도전막(120)을 에칭하는 공정과, 상기 제1막(113)을 패턴함으로써 상기 기억노드(120a)를 형성하는 공정을 포함하는 것을 특징으로 하는 DRAM의 제조방법.
  31. 제26항에 있어서, 기억노드를 형성하는 상기 공정이, 상기 제3홀(119)이 상기 어모퍼스실리콘막(142)으로 채워지도록 상기 제1막(113)상에 있으며 상기 제3홀(119)을 통해 상기 불순물영역(109a)에 접속된 어모퍼스실리콘막(142)을 형성하는 공정과, 상기 제1막(113)상에 있는 상기 어모퍼스실리콘막(142)을 실리콘산화막(142a)으로 변화시키도록 그리고 상기 제3홀(119)내에 형성된 상기 어모퍼스실리콘막(142)을 다결정실리콘막(142b)으로 변화시키도록 상기 어모퍼스실리콘막(142)을 열산화시키는 공정과, 상기 제3홀(119)내에 채워진 상기 다결정실리콘막(142b)을 마스크로 사용하여 상기 실리콘산화막(142a)을 에칭한 후에 상기 제1막(113)을 에칭하는 공정과, 상기 절연막(111a)상에 있으며 상기 제3홀(119)내에 채워진 상기 다결정실리콘막(142b)에 접속된 상기 기억노드(120a, 125)를 형성하는 공정을 포함하는 것을 특징으로 하는 DRAM의 제조방법.
  32. 제26항에 있어서, 상기 기억노드가 저벽도전막(120a) 및 측벽도전막(125)을 포함하며, 기억노드를 형성하는 상기 공정이, 상기 절연막(111a)상에 있으며 상기 제3홀(119)을 통해 상기 불순물영역(109a)에 접속된 상기 저벽도전막(120a)을 형성하는 공정과, 상기 저벽도전막(120a)에 접속되어 위쪽으로 연장한 상기 측벽도전막(125)을 형성하는 공정을 포함하는 것을 특징으로 하는 DRAM의 제조방법.
  33. 반도체기판(1001)의 주표면에서 소스/드레인영역이 된 한쌍의 불순물영역(1009)을 가진 MOS트랜지스터(1010)를 형성하는 공정과, 상기 MOS트랜지스터(1010)를 피복하기 위해 상기 반도체기판(1001)의 주표면상에 절연막(1019)을 형성하는 공정과, 적층된 층내에, 상기 절연막(1019)의 것과 다른 하부에칭특성을 가진 재료로 제1도전막을 형성하고 나서 상기 제1도전막(1123a)의 것과 다른 하부에칭특성을 가진 제1피복막(1131)을 형성하며, 상기 제1도전막(1123a) 및 상기 제1피복막(1131)내에 제1홀(1141)을 형성하는 공정과, 상기 제1피복막(1131)의 것과 다른 하부에칭 특성을 가진 재료로 된 제2도전막(1123b)을 상기 제1홀(1141)의 측벽상 및 상기 제1피복막(1131)상에 형성되는 공정과, 상기 제1도전막(1123a)과 접촉하도록 상기 제1홀(1141)의 측벽상에 측벽층(1123b)을 형성하도록 상기 제2도전막(1123b)을 이방성으로 에칭하는 공정과, 상기 불순물영역(1009)을 노출시켜 상기 절연막(1019)내에서 제2홀(1135)을 형성하도록 상기 측벽층(1123b)을 마스크로 사용하여 상기 절연막(1019)을 이방성에칭하며, 상기 제1피복막(1131)을 제거하는 공정과, 상기 제1도전막(1123a) 및 상기 측벽층(1033a)의 표면과 접촉되도록, 그리고 상기 제2홀(1135)을 통해 상기 불순물영역(1009)에 접속되도록 제3도전막(1123c)을 형성하는 공정과, 상기 제1도전막(1123a), 상기 측벽층(1123b) 및 상기 제3도전막(1123c)을 가진 기억노드(1123)의 표면을 피복하도록 하기 위해 커패시터유전체막(1125)을 형성하는 공정과, 상기 커패시터유전체막(1125)상에 셀플레이트(1127)를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  34. 제33항에 있어서, 상기 측벽층(1123b)이 어모퍼스실리콘으로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  35. 제33항에 있어서 상기 측벽층(1123b)이 규화물로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  36. 제33항에 있어서, 상기 측벽층(1123b)이 제어된 결정입자사이즈를 가진 도전층으로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  37. 반도체기판(1001)의 주표면에서 소스/드레인영역으로 작용하는 한쌍의 불순물영역(1009)을 가진 MOS트랜지스터(1010)를 형성하는 공정과, 상기 MOS트랜지스터(1010)를 피복하도록 상기 반도체기판(1001)의 주표면상에 평면인 상부면을 가진 제1절연막(1019b, 1021)을 형성하는 공정과, 사이에 소정의 두께를 가진 제2절연막(1225)으로 상기 제1절연막(1019b, 1021)의 상부면상에 제1도전막(1223a)을 형성하는 공정과, 사이에 소정의 두께를 가진 제3절연막(1227)으로 상기 제1도전막(1223a)상에 제2도전막(1233b)을 형성하는 공정과, 상기 불순물영역(1009)위쪽으로 제1홀(1241)을 가진 제1피복막(1229)을 상기 제2도전막(1233b)상에 형성하는 공정과, 상기 제1홀(1241) 및 상기 제1피복막(1229)의 측벽상에 제2피복막(1231)을 형성하는 공정과, 상기 제1홀(1241)의 측벽상에 측벽층(1231a)을 형성하기 위해 상기 제2피복막(1231)을 이방성으로 에칭하는 공정과, 상기 제3절연막(1227)의 표면을 노출하도록 상기 제1피복막(1229) 및 상기 측벽층(1231)을 마스크로 사용하여 상기 제2도전막(1223b)을 이방성으로 에칭하며, 상기 제1홀(1241)의 것보다 작은 직경을 가진 제2홀(1235a)을 형성하는 공정과, 상기 제2홀(1235a)과 통해있는 제3홀(1235a)을 형성하여 상기 불순물영역(1009)을 노출하기 위해 상기 제3절연막(1227), 상기 제1도전막(1223a), 상기 제2절연막(1225) 및 상기 제1절연막(1019b)순으로 이방성 에칭하며, 상기 제1피복막(1229) 및 상기 측벽층(1223b)을 제거하는 공정과, 상기 제2도전막(1223b)의 표면에 접촉하도록 그리고 상기 제2 및 제3홀(1235)을 통해 상기 불순물영역(1009)에 접속되도록 제3도전층(1223c)을 형성하는 공정과, 기억노드(1223a)를 형성하기 위해 상기 제1, 제2 및 제3도전막(1223a, 1223b, 1223c)을 패턴하는 공정과, 상기 제2 및 제3절연막(1225, 1227)을 제거하는 공정과, 상기 기억노드(1223)의 표면을 피복하도록 커패시터 유전체막(1225)을 형성하는 공정과, 상기 커패시터전기막(1225)상에 셀플레이트(1227)를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  38. 제37항에 있어서, 상기 측벽층(1231a), 상기 제1피복막(1229)과 상기 제1, 제2 및 제3절연막(1019, 1225, 1227)이 하부에칭 특성에 있어서 동일함을 특징으로 하는 반도체 메모리장치의 제조방법.
  39. 제38항에 있어서, 상기 측벽층(1231a), 상기 제1피복막(1229)과 상기 제1, 제2 및 제3절연막(1019, 1225, 1227)이 실리콘산화물을 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  40. 소스/드레인영역을 형성한 한쌍의 불순물영역(1009)을 가지고 있는 MOS트랜지스터(1010)와, 기억노드(1023；1123；1223)를 가지고 있는 커패시터(1020；1120；1220)를 포함하는 반도체 메모리 장치의 제조방법에 있어서, 상기 불순물영역(1009) 및 상기 기억노드(1023；1123；1223)가 상기 MOS트랜지스터(1010)를 피복하는 절연막(1019)내에서 형성된 제1홀(1035；1135；1235)을 통해 전기적으로 접속되며, 상기 제조방법이 상기 불순물영역(1009)위쪽으로 제2홀(1041；1141；1241)을 가진 제1막(1031；1131；1229)을 상기 절연막(1019)상에 형성하는 공정과, 상기 제2홀(1041；1141；1241)의 내부벽상에 그리고 상기 제1막(1031；1131；1229)의 표면전면에 제2막(1023；1123；1223)을 형성하는 공정과, 상기 제2막(1033；1123；1231)을 이방성으로 에칭함으로써 상기 제2홀(1041；1141；1241)의 측벽상에 측벽층(1033a；1123b；1231a)을 형성하는 공정과, 상기 제2홀(1041；1141；1241)의 것보다 작은 직경을 가진 상기 제1홀(1035；1135；1235)을 상기 절연막(1019)내에 형성하기 위해 상기 불순물영역(1009)의 표면을 부분적으로 노출하도록 상기 제1막(1031；1131；1229) 및 상기 측벽층(1033a；1123b；1231a)을 마스크로 사용하여 상기 절연막(1019)을 이방성으로 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  41. 제40항에 있어서, 상기 제1홀(1035；1135；1235)이 포토리토그래픽 기술에 의해 형성될 수 있는 최소치보다 작은 개구직경을 가지도록 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  42. 주표면을 가지고 있는 반도체기판(31)과, 상기 반도체기판(31)의 주표면에 형성된 도전성영역(36)과, 상기 도전성영역(36)상에 형성되며, 상기 도전성영역(36)에 이르는 홀(47)를 가지고 있는 절연막(37a)과, 상기 절연막(37a)상에 형성되며, 상기 홀(47)을 통해 상기 도전성영역(36)에 접속된 배선막(42a, 49a)을 포함함에 있어서, 상기 절연막(37a)내에 형성된 상기 홀(47)이 포토리토그래픽 기술에 의해 형성될 수 있는 최소치보다 작은 개구직경을 가지며, 상기 배선막(42a, 49a)이 그 상부표면을 따르는 방향으로 상기 절연막(37a)상에 연장한 부분, 즉 적어도 2층으로 적층된 층을 가진 채로 상기 방향으로 연장한 상기 연장부분을 가지는 것을 특징으로 하는 반도체장치.
  43. 제42항에 있어서, 상기 배선층(42a, 49a)이 다결정실리콘, 규화물 및 고융점 금속으로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 반도체장치.
  44. 제42항에 있어서, 상기 연장한 부분인 상기의 적어도 2층으로 적층된 층사이의 경계, 즉 실리콘산화막을 포함하는 상기 경계가 존재하는 것을 특징으로 하는 반도체장치.
  45. 주표면을 가지고 있는 반도체기판(101；1001)과, 상기 반도체기판(101；1001)의 주표면에 소스/드레인영역을 형성하는 한쌍의 불순물영역(109a,109b,109c；1009)을 가지고 있는 MOS트랜지스터(1010)와, 상기 MOS트랜지스터(1010)를 피복하며, 상기 불순물영역(109a,109b,109c；1009)에 이르는 홀(119；1035；1135；1235)을 가지고 있는 절연막(111a,160；1019；1021)과, 상기 홀(119；1035；1135；1235)을 통해 상기 불순물영역(109a,109b,109c；1009)에 접속되도록 상기 절연막(111a,160；1019；1021)상에 형성된 기억노드(113a, 120a, 125a；1023；1123；1223)와, 상기 기억노드(113a, 120a, 125a；1023；1123；1223)를 피복하는 커패시터유전체막(126；1205；1125；1225)과, 상기 커패시터유전체막(126；1205；1125；1225)상에 형성된 셀플레이트(127；1027；1127；1227)와를 포함함에 있어서, 상기 절연막(111a,160；1019；1021)내에 형성된 상기 홀(119；1035；1135；1235)이 포토리토그래픽 기술에 의해 형성될 수 있는 최소치보다 작은 개구직경을 가지며, 상기 기억노드(113a, 120a, 125a；1023；1123；1223)가 그 상부 표면을 따라 상기 절연막(111a,160；1019；1021)상에 연장한 부분, 즉 적어도 2층으로 적층되어 상기 방향으로 연장한 상기 연장부분을 가지는 것을 특징으로 하는 반도체 메모리장치.
  46. 제45항에 있어서, 상기 기억노드가 다결정실리콘, 규화물 및 고융점금속으로 이루어져 있는 그룹으로부터 선택됨을 특징으로 하는 반도체 메모리장치.
  47. 제45항에 있어서, 상기 연장한 부분의 상기의 적어도 2층으로 적층된 층사이의 경계, 즉 실리콘산화막을 포함하는 상기 경계가 존재하는 것을 특징으로 하는 반도체 메모리장치.
  48. 제45항에 있어서, 상기 셀플레이트(1027；1127；1227)가 상기 홀(1035；1135；1235)의 영역내에서, 그리고 상기 홀(1035；1135；1235)의 영역내에 상기 커패시터유전체막(1025；1125；1225)을 삽입한 상기 기억노드(1023；1123；1223)에 대향하여 연장됨을 특징으로 하는 반도체 메모리장치.
  49. 제45항에 있어서, 상기 기억노드(1023)가 제1부분(1023a) 및 제2부분(1023b)을 가지며, 상기 제1부분(1023a)이 상기 홀(1035)의 주변을 둘러싸도록 상기 절연막(1019, 1021)의 상부면상에 연장하며, 상기 제2부분(1023b)이 상기 제1부분(1023a)의 상부면에 접촉하여 연장하며, 상기 홀(1035)을 통해 상기 불순물영역(1009)에 접속되는 것을 특징으로 하는 반도체 메모리장치.
  50. 제49항에 있어서, 상기 기억노드(1023a)가 또한 제3부분(1023c), 즉 상기 절연막(1019, 1021)의 상부면상에 상기 제1 및 제2부분(1023a, 1023b)의 주변가장자리를 접촉하는 상기 제3부분(1023c)을 포함하며, 상기 제1 및 제2부분(1023a, 1023b)으로부터 위쪽으로 연장한 원통형상을 가지는 것을 특징으로 하는 반도체 메모리장치.
  51. 제45항에 있어서, 상기 기억노드(1023)가 제1부분(1023b), 제2부분(1023a) 및 제3부분(1123c)을 포함하며, 상기 제1부분(1123b)이 상기 홀(135)의 주변을 둘러싸도록 상기 절연막(1019, 1021)의 상부면상에 제1레벨의 높이에서 형성되며, 상기 제2부분(1123a)이 상기 제1부분(1123b)의 하단과 접촉하여 상기 제1부분(1123b)을 둘러싸도록 상기 제1레벨의 높이보다 낮은 제2레벨의 높이에서 상기 절연막(1019, 1021)의 상부면상에 연장하여 형성되며, 상기 제3부분(1123c)이 상기 제1 및 제2부분(1123b, 1123a)의 상부면에 접촉하여 연장하며, 상기 홀(1135)을 통해 상기 불순물영역(1009)접속되는 것을 특징으로 하는 반도체 메모리장치.
  52. 제51항에 있어서, 상기 기억노드(1123)가 또한 제4부분(1123d)을 포함하며, 상기 제4부분(1123d)이 상기 절연막(1019, 1021)의 상부면상에 상기 제2 및 제3부분(1123a, 1123c)의 주변끝부분과 접촉하며, 상기 제2 및 제3부분(1123a, 1123c)으로부터 위쪽으로 연장한 원통형상을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  53. 제45항에 있어서, 상기 절연막(1019, 1021)이 평면인 상부면을 가지며, 상기 기억노드(1223)가 제1부분(1223a), 제2부분(1223b) 및 제3부분(1223c)를 포함하며, 상기 제1부분(1223a)이 상기 절연막(1019, 1021)의 상부면으로부터 소정의 거리를 둔 상기 절연막(1019, 1021)의 상부면을 따르는 방향으로 연장하며, 상기 제2부분(1223b)이 상기 제1부분(1223a)상에서 상기 제1부분(1223a)으로부터 소정의 거리를 둔 상기 절연막(1019, 1021)의 상부면을 따르는 방향으로 상기 제1부분(1223a)위쪽으로 연장하며, 상기 제3부분(1223c)이 상기 제2부분(1223b)의 상부표면에 접촉하여 연장하며, 상기 제1부분(1223a)과 접촉되며, 상기 홀(1235)을 통해 상기 불순물영역(1009)에 접속됨을 특징으로 하는 반도체 메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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