JPS63119239A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63119239A JPS63119239A JP26461086A JP26461086A JPS63119239A JP S63119239 A JPS63119239 A JP S63119239A JP 26461086 A JP26461086 A JP 26461086A JP 26461086 A JP26461086 A JP 26461086A JP S63119239 A JPS63119239 A JP S63119239A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- mask
- layer
- etching mask
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000005530 etching Methods 0.000 claims abstract description 54
- 239000000463 material Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 9
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 238000000059 patterning Methods 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052681 coesite Inorganic materials 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- IXFOBQXJWRLXMD-ZIQFBCGOSA-N para-nitrophenyl 1-thio-β-d-glucopyranoside Chemical compound O[C@@H]1[C@@H](O)[C@H](O)[C@@H](CO)O[C@H]1SC1=CC=C([N+]([O-])=O)C=C1 IXFOBQXJWRLXMD-ZIQFBCGOSA-N 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
幅１μｍ以下のシリコン エツチングを行なうため、露
光現像して得られる広い幅のレジストぬきパターンより
所望の狭いエツチング幅を得る方法。
光現像して得られる広い幅のレジストぬきパターンより
所望の狭いエツチング幅を得る方法。
本発明は半導体装置の製造方法、詳しくは微細パターン
の形成方法に関する。
の形成方法に関する。
半導体装置の集積度を向上させるにはパターン幅を狭く
する必要があるが、現状では０．７〜０．８μｍが限界
であり、これを更に０．５〜０．４μｍにするにはレー
ザ、電子線、Ｘ線各露光装置などを開発しなければなら
ない。しかしこれには時間とコストがか−る。
する必要があるが、現状では０．７〜０．８μｍが限界
であり、これを更に０．５〜０．４μｍにするにはレー
ザ、電子線、Ｘ線各露光装置などを開発しなければなら
ない。しかしこれには時間とコストがか−る。
若し、現在の露光装置でサブミクロンの微細パターンを
製作できる方法があれば、直ちに実施でき、装置開発の
コストもか−らず、甚だ有効である。
製作できる方法があれば、直ちに実施でき、装置開発の
コストもか−らず、甚だ有効である。
本発明はか−る観点に立つものであって、現在の装置で
得られるパターン幅を縮小して、微細パターン形成を可
能にしようとするものである。
得られるパターン幅を縮小して、微細パターン形成を可
能にしようとするものである。
トレンチ（矩形溝）素子分離、トレンチキャパシタなど
はレジストパターン幅くエツチングパターン幅、の関係
でできている。本発明はこれを逆転して、レジストぬき
パターン幅〉エツチングパターン幅の関係でエツチング
を行なおうとするものである。
はレジストパターン幅くエツチングパターン幅、の関係
でできている。本発明はこれを逆転して、レジストぬき
パターン幅〉エツチングパターン幅の関係でエツチング
を行なおうとするものである。
本発明の半導体装置の製造方法は、露光、現像して得ら
れたマスク（１８）を用いてエツチングマスク材７５（
１２ａ）をエツチングし、得られたエツチングマスク（
１２）に第２のエツチングマスク材層（１４ａ）をＣＶ
Ｄ法により成長させ、これをエッチバックしてエツチン
グマスク（１２）の窓側壁に被着するサイドウオール（
１４）を作り、このサイドウオール付きエツチングマス
クを用いて基板（１０）のエツチングを行なう工程を有
することを特徴とするものである。
れたマスク（１８）を用いてエツチングマスク材７５（
１２ａ）をエツチングし、得られたエツチングマスク（
１２）に第２のエツチングマスク材層（１４ａ）をＣＶ
Ｄ法により成長させ、これをエッチバックしてエツチン
グマスク（１２）の窓側壁に被着するサイドウオール（
１４）を作り、このサイドウオール付きエツチングマス
クを用いて基板（１０）のエツチングを行なう工程を有
することを特徴とするものである。
この製造方法は露光、現像して得られるマスクを用いて
、それより幅の狭いマスクを作り、これでエツチングす
るので、露光装置で到達可能なパターン幅より細いパタ
ーニングを行なうことができ、微細パターン素子の製造
に甚だ有効である。
、それより幅の狭いマスクを作り、これでエツチングす
るので、露光装置で到達可能なパターン幅より細いパタ
ーニングを行なうことができ、微細パターン素子の製造
に甚だ有効である。
第１図に示すように本発明ではフォｌ−リソグラフィに
よりエツチングして、マスク１２を作る。
よりエツチングして、マスク１２を作る。
現在の露光装置ではパターン幅本例では窓の幅ａの最小
値は０．８μｍ程度である。このマスクに多結晶シリコ
ン、ＰＳＧ、またはＳ ｉ ０２をＣＶＤ法により成長
させ、かつ異方性エツチングしてその厚みだけ取除くと
窓の側壁に図示形状の付着物（サイドウオール）１４が
残る。この結果開口部（窓）の幅すは最初の幅０．８μ
ｍより小さいもの、本例では０．５μｍになる。このよ
うなサイドウオール付きマスク１２をエツチングマスク
として基＠（シリコン基板、絶縁層、導体層など。本例
ではシリコン基板）１０を異方性エツチングするとｆｂ
１図の如くなり、基板１０に０．５μｍ幅の溝１６を作
ることができる。第２図にこのエツチングの各工程を示
す。
値は０．８μｍ程度である。このマスクに多結晶シリコ
ン、ＰＳＧ、またはＳ ｉ ０２をＣＶＤ法により成長
させ、かつ異方性エツチングしてその厚みだけ取除くと
窓の側壁に図示形状の付着物（サイドウオール）１４が
残る。この結果開口部（窓）の幅すは最初の幅０．８μ
ｍより小さいもの、本例では０．５μｍになる。このよ
うなサイドウオール付きマスク１２をエツチングマスク
として基＠（シリコン基板、絶縁層、導体層など。本例
ではシリコン基板）１０を異方性エツチングするとｆｂ
１図の如くなり、基板１０に０．５μｍ幅の溝１６を作
ることができる。第２図にこのエツチングの各工程を示
す。
先ず第２図（ａｌに示すように基板１０にエツチングマ
スク材層１２ａを被着し、その上にフォトレジストを塗
布する。エツチングマスク材としてはＰＳＧ、ＳｉＮ、
ＳｉＯ２などの中から基板１０とは異なるものを選択し
て用いる。図示しないが、フォトレジストはマスクを通
して露光し、現像してパターニングして（図では窓２０
をあけて）マスク１８とする。エツチングマスク材層１
２ａは単層でも複層でもよい。この第２図ｆａ）の状態
で異方性エツチングしてエツチングマスク材Ｍ １２
ａをパターニングしく本例では窓２２をあけ）、エツチ
ングマスク１２を作る。次に第２図（Ｃ）に示すように
マスク１８は取除いた状態で多結晶シリコン、ＰＳＧ、
ＳｉＯ２などの第２のエツチング材層１４ａを低温ＣＶ
Ｄ法で作り、然る後、層１４ａの厚さだけ異方性エツチ
ングすると（エッチバックする）と第２図ｆｄｌに示す
ように窓２０の側壁に被着したサイドウオール１４が残
る。即ちこのエツチングは深さ方向に進行し、横方向に
は進行しないから、層１４ａの厚みだけのエツチングで
、マスク１２の上面及び窓部中央の基板１０上面に被着
している層１４ａは取除かれ、窓側壁に被着する部分（
第２図（ｅ）の点線以降）のみ残る。このサイドウオー
ル１４付きマスク１２をエツチングマスクとして基板１
０を異方性エツチングし、溝１６を作る。この溝１６の
幅すは、露光、現像で得たマスク１８の窓の幅ａより狭
く、こうしてレジストぬきパターン幅〉シリコンエツチ
ング幅のパターニングが可能になる。
スク材層１２ａを被着し、その上にフォトレジストを塗
布する。エツチングマスク材としてはＰＳＧ、ＳｉＮ、
ＳｉＯ２などの中から基板１０とは異なるものを選択し
て用いる。図示しないが、フォトレジストはマスクを通
して露光し、現像してパターニングして（図では窓２０
をあけて）マスク１８とする。エツチングマスク材層１
２ａは単層でも複層でもよい。この第２図ｆａ）の状態
で異方性エツチングしてエツチングマスク材Ｍ １２
ａをパターニングしく本例では窓２２をあけ）、エツチ
ングマスク１２を作る。次に第２図（Ｃ）に示すように
マスク１８は取除いた状態で多結晶シリコン、ＰＳＧ、
ＳｉＯ２などの第２のエツチング材層１４ａを低温ＣＶ
Ｄ法で作り、然る後、層１４ａの厚さだけ異方性エツチ
ングすると（エッチバックする）と第２図ｆｄｌに示す
ように窓２０の側壁に被着したサイドウオール１４が残
る。即ちこのエツチングは深さ方向に進行し、横方向に
は進行しないから、層１４ａの厚みだけのエツチングで
、マスク１２の上面及び窓部中央の基板１０上面に被着
している層１４ａは取除かれ、窓側壁に被着する部分（
第２図（ｅ）の点線以降）のみ残る。このサイドウオー
ル１４付きマスク１２をエツチングマスクとして基板１
０を異方性エツチングし、溝１６を作る。この溝１６の
幅すは、露光、現像で得たマスク１８の窓の幅ａより狭
く、こうしてレジストぬきパターン幅〉シリコンエツチ
ング幅のパターニングが可能になる。
ＣＶＤ法により多結晶シリコン、ＰＳＧ、ＳｉＯ２など
を成長させて層１４ａを作ると、この気相成長は各方向
で均一に行なわれ被覆性がよいので、第２図（Ｃ１に示
すように窓部（段差部）では断面扇形になり、段差だけ
の厚みを持つ層１４ａを成長させてこれをエッチバック
すると段着部垂直壁には、第２図＋ｄｌに示すように１
／４の円に等しい扇形断面の残部１４が得られる。そこ
で層１２の厚みを変え、例えば更に厚くしてこれに層１
４ａをＣＶＤにより成長させ、これをエッチバックする
と幅すより更に狭いエツチングを行なうことができ、こ
うして層１２の厚みを制御することにより縮減塵を制御
することができる。
を成長させて層１４ａを作ると、この気相成長は各方向
で均一に行なわれ被覆性がよいので、第２図（Ｃ１に示
すように窓部（段差部）では断面扇形になり、段差だけ
の厚みを持つ層１４ａを成長させてこれをエッチバック
すると段着部垂直壁には、第２図＋ｄｌに示すように１
／４の円に等しい扇形断面の残部１４が得られる。そこ
で層１２の厚みを変え、例えば更に厚くしてこれに層１
４ａをＣＶＤにより成長させ、これをエッチバックする
と幅すより更に狭いエツチングを行なうことができ、こ
うして層１２の厚みを制御することにより縮減塵を制御
することができる。
サイドウオール１４は断面扇形で、開口幅を決める部（
第２図ｆｄｌで中央寄りの下部）の厚みは薄い。基板１
０のエツチングではサイドウオール１４およびマスク１
２はエツチングされない（そのようにエツチングガスお
よびマスク材を選定する）が、全くエツチングされない
というのではなくエツチングされにくいというだけであ
るから、サイドウオール１４の下部中央寄りの薄い部分
はエツチングされて溝１６の上部の幅が拡がる恐れはあ
る。これに対処するには、サイドウオール１４の下部中
央寄りの薄い部分の幅が所望エツチング幅すより上記拡
がり分だけ狭いようにしておくとよい。
第２図ｆｄｌで中央寄りの下部）の厚みは薄い。基板１
０のエツチングではサイドウオール１４およびマスク１
２はエツチングされない（そのようにエツチングガスお
よびマスク材を選定する）が、全くエツチングされない
というのではなくエツチングされにくいというだけであ
るから、サイドウオール１４の下部中央寄りの薄い部分
はエツチングされて溝１６の上部の幅が拡がる恐れはあ
る。これに対処するには、サイドウオール１４の下部中
央寄りの薄い部分の幅が所望エツチング幅すより上記拡
がり分だけ狭いようにしておくとよい。
以上説明したように本発明では露光、現像して得られる
マスクを用いて、それより幅の狭いマスクを作り、これ
でエツチングするので、露光装置で到達可能なパターン
幅より細いパターニングを行なうことができ、微細パタ
ーン素子の製造に甚だ有効である。
マスクを用いて、それより幅の狭いマスクを作り、これ
でエツチングするので、露光装置で到達可能なパターン
幅より細いパターニングを行なうことができ、微細パタ
ーン素子の製造に甚だ有効である。
第１図は本発明の詳細な説明図、
第２図は本発明の製造工程の説明図である。
第１図、第２図で１８は露光、現像して得られるマスク
、１２ａはエツチングマスク材層、１２はエツチングマ
スク、１４ａは第２のエツチングマスク材層、１４はサ
イドウオール、１０は基板である。
、１２ａはエツチングマスク材層、１２はエツチングマ
スク、１４ａは第２のエツチングマスク材層、１４はサ
イドウオール、１０は基板である。
Claims (1)
- 露光、現像して得られたマスク（１８）を用いてエッチ
ングマスク材層（１２ａ）をエッチングし、得られたエ
ッチングマスク（１２）に第２のエッチングマスク材層
（１４ａ）をＣＶＤ法により成長させ、これをエッチバ
ックしてエッチングマスク（１２）の窓側壁に被着する
サイドウォール（１４）を作り、このサイドウォール付
きエッチングマスクを用いて基板（１０）のエッチング
を行なう工程を有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26461086A JPS63119239A (ja) | 1986-11-06 | 1986-11-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26461086A JPS63119239A (ja) | 1986-11-06 | 1986-11-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63119239A true JPS63119239A (ja) | 1988-05-23 |
Family
ID=17405716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26461086A Pending JPS63119239A (ja) | 1986-11-06 | 1986-11-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63119239A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4340419A1 (de) * | 1992-11-27 | 1994-06-01 | Mitsubishi Electric Corp | Halbleitervorrichtung und Herstellungsverfahren dafür |
| US5330926A (en) * | 1990-11-14 | 1994-07-19 | Nec Corporation | Method of fabricating semiconductor device having a trenched cell capacitor |
| US5705420A (en) * | 1990-03-08 | 1998-01-06 | Fujitsu Limited | Method of producing a fin-shaped capacitor |
| DE4345300B4 (de) * | 1992-11-27 | 2005-02-10 | Mitsubishi Denki K.K. | Verfahren zum Herstellen einer MOS-Halbleitervorrichtung |
-
1986
- 1986-11-06 JP JP26461086A patent/JPS63119239A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5705420A (en) * | 1990-03-08 | 1998-01-06 | Fujitsu Limited | Method of producing a fin-shaped capacitor |
| US6144058A (en) * | 1990-03-08 | 2000-11-07 | Fujitsu Limited | Layer structure having contact hole, method of producing the same, fin-shaped capacitor using the layer structure, method of producing the fin-shaped capacitor and dynamic random access memory having the fin-shaped capacitor |
| US6528369B1 (en) | 1990-03-08 | 2003-03-04 | Fujitsu Limited | Layer structure having contact hole and method of producing same |
| EP1465248A1 (en) * | 1990-03-08 | 2004-10-06 | Fujitsu Limited | Layer structure having contact hole and method of producing the same |
| US5330926A (en) * | 1990-11-14 | 1994-07-19 | Nec Corporation | Method of fabricating semiconductor device having a trenched cell capacitor |
| DE4340419A1 (de) * | 1992-11-27 | 1994-06-01 | Mitsubishi Electric Corp | Halbleitervorrichtung und Herstellungsverfahren dafür |
| DE4340419C2 (de) * | 1992-11-27 | 1998-11-12 | Mitsubishi Electric Corp | Herstellungsverfahren für eine Halbleitervorrichtung mit einer Isolierschicht, in der ein Kontaktloch gebildet ist |
| US6097052A (en) * | 1992-11-27 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| US6586329B1 (en) | 1992-11-27 | 2003-07-01 | Mitsubishi Denki Kabshiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| DE4345300B4 (de) * | 1992-11-27 | 2005-02-10 | Mitsubishi Denki K.K. | Verfahren zum Herstellen einer MOS-Halbleitervorrichtung |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5457067A (en) | Process for formation of an isolating layer for a semiconductor device | |
| JPH03270227A (ja) | 微細パターンの形成方法 | |
| JPH0936105A (ja) | サブリソグラフ式エッチングマスクの製造方法 | |
| JPS63119239A (ja) | 半導体装置の製造方法 | |
| JP2765561B2 (ja) | 微細空中配線の作製方法 | |
| JP3203845B2 (ja) | ゲート電極の形成方法 | |
| US5576124A (en) | Phase shift mask and method for fabricating the same | |
| JPH0531819B2 (ja) | ||
| JPH01235245A (ja) | 半導体装置 | |
| JPH03257825A (ja) | 半導体装置の製造方法 | |
| JPH0422021B2 (ja) | ||
| JPH01114041A (ja) | 微細パタン形成方法 | |
| JPS62194624A (ja) | 微細パタ−ンの形成方法 | |
| JPS62200731A (ja) | 半導体装置の製造方法 | |
| JPS63296352A (ja) | 電極配線形成方法 | |
| JPS61285725A (ja) | 微細パタ−ン形成方法 | |
| JPH02189922A (ja) | 半導体装置の製造方法 | |
| JPH03227026A (ja) | 半導体装置の製造方法 | |
| JPH04221826A (ja) | 半導体装置の製造方法 | |
| JPS6149437A (ja) | 半導体装置 | |
| JPH1187310A (ja) | 緩やかな傾斜を有する酸化膜パターン形成のための半導体素子の製造方法 | |
| JPH05267253A (ja) | 半導体装置の製造方法 | |
| JPS62234333A (ja) | 微細溝加工用マスクの形成方法 | |
| JPS5827655B2 (ja) | アパ−チャ絞りの製造方法 | |
| JPS5944842A (ja) | 半導体装置の製造方法 |