KR20180078169A - 프론트 엔드 시스템 및 관련 디바이스, 집적 회로, 모듈 및 방법 - Google Patents

프론트 엔드 시스템 및 관련 디바이스, 집적 회로, 모듈 및 방법 Download PDF

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KR20180078169A
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에드워드 밥콕 그레고리
앤 드오리오 로리
로저 프레넷 대런
코우리 조지
제임스 로비안코 앤쏘니
몽 응우옌 호앙
로드리게즈 르네
카이랏 솔리만 야써
폴 왈리스 레슬리
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스카이워크스 솔루션즈, 인코포레이티드
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Abstract

프론트 엔드 시스템 및 관련 디바이스, 집적 회로, 모듈 및 방법이 개시되어 있다. 하나의 이런 프론트 엔드 시스템은 수신 경로 내의 저 노이즈 증폭기와 송신 경로 내의 다중 모드 전력 증폭기 회로를 포함한다. 저 노이즈 증폭기는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기를 선형화하도록 네거티브 피드백을 제공한다. 다중 모드 전력 증폭기 회로는 2개 이상의 트랜지스터의 트랜지스터 스택을 포함하는 스택형 출력 스테이지를 포함한다. 다중 모드 전력 증폭기 회로는 또한 다중 모드 전력 증폭기 회로의 모드에 기초하여 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함한다. 관련 디바이스, 집적 회로, 모듈, 방법 및 그 컴포넌트와 함께 프론트 엔드 시스템의 다른 실시예가 개시되어 있다.

Description

프론트 엔드 시스템 및 관련 디바이스, 집적 회로, 모듈 및 방법 {FRONT END SYSTEMS AND RELATED DEVICES, INTEGRATED CIRCUITS, MODULES, AND METHODS}
우선권 출원에 대한 상호 참조
본 출원은 다음 출원에 대한 35 U.S.C.§119(e) 하의 우선권에 대한 이득을 주장한다: 2016년 12월 29일자로 출원된 발명의 명칭이 FRONT END SYSTEMS인 미국 가출원 제62/440,241호; 2017년 3월 31일자로 출원된 발명의 명칭이 FRONT END SYSTEMS AND RELATED DEVICES, INTEGRATED CIRCUITS, MODULES, AND METHODS인 미국 가출원 제62/480,002호; 2017년 10월 10일자로 출원된 발명의 명칭이 FRONT END SYSTEMS AND RELATED DEVICES, INTEGRATED CIRCUITS, MODULES, AND METHODS인 미국 가출원 제62/570,549호; 2017년 10월 12일자로 출원된 발명의 명칭이 FRONT END SYSTEMS AND RELATED DEVICES, INTEGRATED CIRCUITS, MODULES, AND METHODS인 미국 가출원 제62/571,409호; 2017년 12월 4자로 출원된 발명의 명칭이 FRONT END SYSTEMS AND RELATED DEVICES, INTEGRATED CIRCUITS, MODULES, AND METHODS인 미국 가출원 제62/594,179호; 및 2017년 12월 7자로 출원된 발명의 명칭이 FRONT END SYSTEMS AND RELATED DEVICES, INTEGRATED CIRCUITS, MODULES, AND METHODS인 미국 가출원 제62/595,935호. 이들 우선권 출원 각각의 개시내용은 그 전체 내용이 본 명세서에 참조로 통합되어 있다.
기술 분야
본 개시내용의 실시예는 라디오 주파수 전자 시스템, 예컨대, 프론트 엔드 시스템 및 관련 디바이스, 집적 회로, 모듈 및 방법에 관련한다.
라디오 주파수 전자 시스템은 약 30 킬로헤르쯔(kHz) 내지 300 기가헤르쯔(GHz)의 주파수 범위, 예컨대 약 450 메가헤르쯔(MHz) 내지 6　GHz의 범위의 라디오 주파수 신호를 처리할 수 있다. 프론트 엔드 시스템은 라디오 주파수 전자 시스템의 일 예이다. 프론트 엔드 시스템은 라디오 주파수 프론트 엔드 시스템이라 지칭될 수 있다. 프론트 엔드 시스템은 하나 이상의 안테나를 통해 송신 및/또는 수신되는 신호를 처리할 수 있다. 예로서, 프론트 엔드 시스템은 하나 이상의 스위치, 하나 이상의 필터, 하나 이상의 저 노이즈 증폭기, 하나 이상의 전력 증폭기, 다른 회로 또는 그 임의의 적절한 조합을 하나 이상의 안테나와 트랜시버 사이의 하나 이상의 신호 경로에 포함할 수 있다. 프론트 엔드 시스템은 하나 이상의 수신 경로와 하나 이상의 송신 경로를 포함할 수 있다.
프론트 엔드 시스템은 저 노이즈 증폭기(LNA; low noise amplifier)를 수신 경로에 포함할 수 있다. LNA는 안테나로부터 라디오 주파수(RF; radio frequency) 신호를 수신할 수 있다. LNA는 비교적 약한 RF 신호의 진폭을 상승시키기 위해 사용될 수 있다. 그후, 상승된 RF 신호는 예로서, RF 시스템의 스위치, 믹서 및/또는 필터를 구동하는 것을 포함하는 다양한 목적을 위해 사용될 수 있다. LNA는 비교적 넓은 범위의 라디오 주파수 신호의 신호를 증폭하기 위해 다양한 용례, 예컨대, 기지국 또는 모바일 디바이스에 포함될 수 있다.
프론트 엔드 시스템은 송신 경로에서 전력 증폭기를 포함할 수 있다. 전력 증폭기는 송신을 위해 RF 신호를 증폭하도록 매우 다양한 통신 디바이스에서 프론트 엔드 시스템에 포함될 수 있다. 전력 증폭기에 의해 증폭된 RF 신호는 안테나를 거쳐 송신될 수 있다. 전력 증폭기를 갖는 예시적 통신 디바이스는 이동 전화, 태블릿, 기지국, 네트워크 액세스 포인트, 랩톱, 컴퓨터 및 텔레비전을 포함하지만 이에 한정되지는 않는다. 일 예로서, 셀룰러 표준, 무선 지역 네트워크(WLAN; wireless local area network) 표준 및/또는 임의의 적절한 통신 표준을 사용하여 통신하는 이동 전화에서, 전력 증폭기는 RF 신호를 증폭하기 위해 사용될 수 있다.
전기적 오버스트레스(EOS; Electrical overstress) 이벤트가 프론트 엔드 시스템에서 발생할 수 있다. EOS 이벤트는 다양한 소스, 예컨대, 외부 전하 소스, 서플라이 스위칭 및/또는 전자기 펄스로부터 발생할 수 있다. EOS 이벤트는 정전 방전(ESD; electrostatic discharge) 이벤트 및 비교적 높은 수준의 전력 및/또는 전하와 연계된 다른 순시적 전기 이벤트를 포함한다. EOS 이벤트는 집적 회로(IC; integrated circuit)에 전하 축적을 유발하여 IC가 신뢰성있게 감내할 수 있는 수준을 초과하는 높은 전압 및/또는 전류 레벨을 초래할 수 있다. 보호 메커니즘이 없다면, EOS 이벤트는 IC 손상, 예컨대, 게이트 산화물 파열, 접합부 브레이크다운 및/또는 금속 손상을 초래할 수 있다. EOS 이벤트에 대한 IC의 강인성은 매우 다양한 방식으로 평가될 수 있다. 예로서, EOS 컴플라이언스에 대한 명세는 다양한 기관, 예컨대, IEC(International Electrotechnical Commission) 및/또는 JEDEC(Joint Electronic Device Engineering Council)에 의해 설정될 수 있다. 예로서, 인간 신체 모델(HBM; human body model) 테스트가 사람으로부터 IC로의 정전 전하의 급격한 방출로부터 발생하는 ESD 이벤트에 관하여 IC의 성능을 평가하기 위해 사용될 수 있다. 이런 사양에 관한 IC 성능은 IC를 평가하는 중요한 성능 척도일 수 있다.
프론트 엔드 시스템 중 일부 또는 모두는 패키징된 반도체 모듈 내에 구현될 수 있다. 패키징된 반도체 모듈은 패키지 내에 통합된 차폐 기술을 포함할 수 있다. 차폐 구조는 프론트 엔드 시스템의 라디오 주파수 컴포넌트 주변에 형성될 수 있다. 차폐 구조는 차폐 구조 외부의 전자기 방사로부터 라디오 주파수 컴포넌트를 차폐할 수 있다. 차폐 구조는 라디오 주파수 컴포넌트에 의해 방출되는 전자기 방사로부터 차폐 구조 외부의 회로 요소를 차폐할 수 있다. 더 많은 컴포넌트가 라디오 주파수 모듈에 서로 함께 통합되어감에 따라, 소형 및 효율적 방식으로 서로간에 컴포넌트를 차폐하는 것이 과제가 될 수 있다.
SiP(system in a package)는 공통 패키지 내에 집적 회로 및/또는 이산 컴포넌트를 포함할 수 있다. 프론트 엔드 시스템 중 일부 또는 모두가 SiP 내에서 구현될 수 있다. 예시적 SiP는 SoC(system-on-a-chip), 클록킹 목적을 위한 크리스털 및 프론트 엔드 시스템을 포함하는 프론트 엔드 모듈(FEM; front-end module)을 포함할 수 있다. 소정 SiP에서, SoC 및 크리스털은 비교적 큰 양의 물리적 면적을 소비할 수 있다. 이는 SiP가 비교적 큰 점유영역을 갖게 할 수 있다.
청구범위에 설명된 혁신 각각은 몇몇 특징을 가지며, 이들 중 어떠한 것도 단독으로 그 원하는 속성을 달성하지는 못한다. 청구범위의 범위를 제한하지 않고, 본 개시내용의 일부 주요 특징을 이제 간략하게 설명할 것이다.
본 개시내용의 일 양태는 패키지 내의 저 노이즈 증폭기와 패키지 내의 다중 모드 전력 증폭기 회로를 포함하는 패키징된 모듈이다. 저 노이즈 증폭기는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기를 선형화하도록 네거티브 피드백을 제공한다. 다중 모드 전력 증폭기 회로는 2개 이상의 트랜지스터의 트랜지스터 스택을 포함하는 스택형 출력 스테이지를 포함한다. 다중 모드 전력 증폭기 회로는 또한 다중 모드 전력 증폭기 회로의 모드에 기초하여 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함한다.
패키징된 모듈은 추가로 패키지 기판, 패키지 기판 위에서 연장하면서 저 노이즈 증폭기와 다중 모드 전력 증폭기 회로를 둘러싸는 라디오 주파수 차폐 구조 및 라디오 주파수 차폐 구조 외부의 패키지 기판 상의 안테나를 추가로 포함할 수 있다. 안테나는 다중 층 안테나일 수 있다. 패키징된 모듈은 패키지 기판에 의해 지지된 다이 및 패키지 기판에 의해 지지된 크리스털을 포함할 수 있고, 크리스털은 다이와 패키지 기판 사이에 배치되고, 다이는 저 노이즈 증폭기와 다중 모드 전력 증폭기를 포함한다.
본 개시내용의 다른 양태는 프론트 엔드 시스템이며, 이는 프론트 엔드 시스템의 수신 경로 내의 저 노이즈 증폭기와 프론트 엔드 시스템의 송신 경로 내의 다중 모드 전력 증폭기 회로를 포함한다. 저 노이즈 증폭기는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기를 선형화하도록 네거티브 피드백을 제공한다. 다중 모드 전력 증폭기 회로는 2개 이상의 트랜지스터의 트랜지스터 스택을 포함하는 스택형 출력 스테이지를 포함한다. 다중 모드 전력 증폭기 회로는 또한 다중 모드 전력 증폭기 회로의 모드에 기초하여 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함한다.
바이어스 회로는 트랜지스터 스택의 트랜지스터를 제1 모드에서 선형 동작 영역으로 그리고, 제2 모드에서 스위치로서 바이어스하도록 구성될 수 있다. 바이어스 회로는 제2 모드에서 트랜지스터를 포화 동작 영역에서 바이어스하도록 구성될 수 있다. 제2 모드는 제1 모드보다 낮은 전력과 연계될 수 있다. 스택형 출력 스테이지는 제1 모드에 비해 제2 모드에서 더 낮은 전압 레벨을 갖는 공급 전압을 수신하도록 구성될 수 있다. 스택형 출력 스테이지는 적어도 3개의 상이한 모드에서 동작할 수 있다. 트랜지스터 스택은 적어도 3개의 트랜지스터를 직렬로 포함할 수 있다.
증폭 회로는 제1 인덕터를 통해 라디오 주파수 신호를 수신하도록 구성될 수 있다. 저 노이즈 증폭기는 제1 인덕터를 포함하는 입력 매칭 회로를 포함할 수 있다. 입력 매칭 회로는 라디오 주파수 신호를 수신하도록 구성된 제1 단부와 제1 인덕터에 전기적으로 결합되는 제2 단부를 갖는 직렬 인덕터를 추가로 포함할 수 있다. 매칭 회로는 직렬 인덕터에 라디오 주파수 신호를 제공하도록 구성된 직류 차단 커패시터를 포함할 수 있다. 매칭 회로는 직렬 인덕터의 제1 단부에 전기적으로 결합된 션트 커패시터를 포함할 수 있다. 제1 인덕터 및 제2 인덕터는 함께 증폭 회로의 입력과 직렬인 1차 권선 및 증폭 회로의 트랜지스터와 저 전압 레퍼런스 사이에 연결된 2차 권선을 갖는 트랜스포머로서 기능할 수 있다.
증폭 회로는 공통 소스 증폭기를 포함할 수 있고, 제2 인덕터는 소스 축퇴 인덕터일 수 있다. 증폭 회로는 공통 소스 증폭기와 직렬로 캐스코드 트랜지스터(cascode transistor)를 포함할 수 있다.
증폭 회로는 공통 이미터 증폭기를 포함할 수 있고, 제2 인덕터는 이미터 축퇴 인덕터일 수 있다. 증폭 회로는 공통 이미터 증폭기와 직렬로 캐스코드 트랜지스터를 포함할 수 있다.
프론트 엔드 시스템은 다중 모드 전력 증폭기 회로 및 저 노이즈 증폭기에 결합된 라디오 주파수 스위치를 포함할 수 있다. 라디오 주파수 스위치는 제1 상태에서 송신 경로에 안테나 포트를 전기적으로 결합하고, 제2 상태에서 수신 경로에 안테나 포트를 전기적으로 결합하도록 구성될 수 있다.
무선 통신 디바이스는 프론트 엔드 시스템을 포함할 수 있다. 단일 집적 회로는 프론트 엔드 시스템을 포함할 수 있다. 단일 집적 회로는 세미컨덕터-온-인슐레이터(semiconductor-on-insulator) 다이일 수 있다. 프론트 엔드 시스템은 패키징된 모듈 내에 구현될 수 있다.
본 개시내용의 다른 양태는 프론트 엔드 시스템이며, 이는 프론트 엔드 시스템의 수신 경로 내의 저 노이즈 증폭기와 프론트 엔드 시스템의 송신 경로 내의 전력 증폭기를 포함한다. 저 노이즈 증폭기는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기를 선형화하도록 네거티브 피드백을 제공한다. 전력 증폭기는 주입-고정형 발진기 드라이버 스테이지를 포함한다.
증폭 회로는 제1 인덕터를 통해 라디오 주파수 신호를 수신할 수 있다. 저 노이즈 증폭기는 제1 인덕터를 포함하는 입력 매칭 회로를 포함할 수 있다. 입력 매칭 회로는 라디오 주파수 신호를 수신하도록 구성된 제1 단부와 제1 인덕터에 전기적으로 결합되는 제2 단부를 갖는 직렬 인덕터를 추가로 포함할 수 있다. 입력 매칭 회로는 직렬 인덕터의 제1 단부에 전기적으로 결합된 션트 커패시터를 추가로 포함할 수 있다. 입력 매칭 회로는 직렬 인덕터에 라디오 주파수 신호를 제공하도록 구성된 직류 차단 커패시터를 추가로 포함할 수 있다.
증폭 회로는 공통 소스 증폭기를 포함할 수 있고, 제2 인덕터는 소스 축퇴 인덕터일 수 있다. 증폭 회로는 공통 소스 증폭기와 직렬로 캐스코드 트랜지스터를 추가로 포함할 수 있다.
증폭 회로는 공통 이미터 증폭기를 포함할 수 있고, 제2 인덕터는 이미터 축퇴 인덕터일 수 있다. 증폭 회로는 공통 이미터 증폭기와 직렬로 캐스코드 트랜지스터를 추가로 포함할 수 있다.
주입-고정형 발진기 드라이버 스테이지는 차동 대 단일단(differential to singled-ended) 신호 변환을 제공하도록 구성된 출력 발룬을 포함할 수 있다. 주입-고정형 발진기 드라이버 스테이지에는 실질적 고정 공급 전압이 급전될 수 있다. 주입-고정형 발진기 드라이버 스테이지는 단일단 입력 신호를 수신하도록 구성될 수 있고, 주입-고정형 발진기 드라이버 스테이지는 단일단 입력 신호를 차동 입력 신호로 변환하도록 구성된 입력 트랜스포머를 포함할 수 있다.
주입-고정형 발진기 드라이버 스테이지는 인덕터-커패시터 탱크에 전기적으로 연결된 네거티브 트랜스컨덕턴스 회로를 포함할 수 있고, 네거티브 트랜스컨덕턴스 회로는 발진을 유지하기 위해 인덕터-커패시터 탱크에 에너지를 제공하도록 구성된다. 네거티브 트랜스컨덕턴스 회로는 한 쌍의 교차 결합 금속 산화물 반도체 트랜지스터를 포함할 수 있다. 주입-고정형 발진기 드라이버 스테이지는 라디오 주파수 입력 신호에 기초하여 인덕터-커패시터 탱크에 신호 주입을 제공하도록 구성된 신호 주입 회로를 추가로 포함할 수 있다.
프론트 엔드 시스템은 저 노이즈 증폭기 및 전력 증폭기에 결합된 라디오 주파수 스위치를 추가로 포함할 수 있다. 라디오 주파수 스위치는 제1 상태에서 송신 경로에 안테나 포트를 전기적으로 결합하고, 제2 상태에서 수신 경로에 안테나 포트를 전기적으로 결합하도록 구성될 수 있다.
무선 통신 디바이스는 프론트 엔드 시스템을 포함할 수 있다. 단일 집적 회로는 프론트 엔드 시스템을 포함할 수 있다. 단일 집적 회로는 세미컨덕터-온-인슐레이터(semiconductor-on-insulator) 다이일 수 있다. 프론트 엔드 시스템은 패키징된 모듈 내에 구현될 수 있다.
본 개시내용의 다른 양태는 프론트 엔드 집적 회로이며, 이는 저 노이즈 증폭기- 저 노이즈 증폭기는 제1 인덕터, 증폭 회로 및 저 노이즈 증폭기를 선형화하기 위해 네거티브 피드백 신호를 제공하도록 제1 인덕터에 자기적으로 결합된 제2 인덕터를 포함하고, 저 노이즈 증폭기는 제어 신호에 의해 제어가능함 -; 제어 신호를 수신하도록 구성된 입력 패드; 및 오버스트레스 보호 회로를 포함하고, 오버스트레스 보호 회로는 입력 패드와 제1 공급 노드 사이에 전기적으로 연결된 오버스트레스 감지 회로, 입력 패드와 신호 노드 사이에 전기적으로 연결된 임피던스 요소 및 신호 노드와 제1 공급 노드 사이에 전기적으로 연결된 제어가능한 클램프를 포함하고, 오버스트레스 감지 회로는 입력 패드에서 전기적 오버스트레스 이벤트를 검출하는 것에 응답하여 제어가능한 클램프를 활성화시키도록 구성된다.
증폭 회로는 제1 인덕터를 통해 라디오 주파수 신호를 수신할 수 있다. 저 노이즈 증폭기는 제1 인덕터를 포함하는 입력 매칭 회로를 포함할 수 있다. 입력 매칭 회로는 라디오 주파수 신호를 수신하도록 구성된 제1 단부와 제1 인덕터에 전기적으로 결합되는 제2 단부를 갖는 직렬 인덕터를 추가로 포함할 수 있다. 입력 매칭 회로는 직렬 인덕터의 제1 단부에 전기적으로 결합된 션트 커패시터를 추가로 포함할 수 있다. 입력 매칭 회로는 직렬 인덕터에 라디오 주파수 신호를 제공하도록 구성된 직류 차단 커패시터를 추가로 포함할 수 있다.
증폭 회로는 공통 소스 증폭기를 포함할 수 있고, 제2 인덕터는 소스 축퇴 인덕터일 수 있다. 증폭 회로는 공통 소스 증폭기와 직렬로 캐스코드 트랜지스터를 추가로 포함할 수 있다.
증폭 회로는 공통 이미터 증폭기를 포함할 수 있고, 제2 인덕터는 이미터 축퇴 인덕터일 수 있다. 증폭 회로는 공통 이미터 증폭기와 직렬로 캐스코드 트랜지스터를 추가로 포함할 수 있다.
오버스트레스 감지 회로는 복수의 다이오드 및 복수의 다이오드를 통한 전류의 유동을 발생시키는 전기적 오버스트레스 이벤트에 응답하여 활성화되도록 구성된 제1 전계 효과 트랜지스터를 포함할 수 있다. 제어가능한 클램프는 전류 미러(current mirror)로서 제1 전계 효과 트랜지스터와 전기적으로 연결된 제2 전계 효과 트랜지스터를 포함할 수 있다. 임피던스 요소는 저항기를 포함할 수 있다. 오버스트레스 보호 회로는 신호 노드와 제2 공급 노드 사이에 전기적으로 연결된 오버슈트 제한 회로를 추가로 포함할 수 있다. 오버스트레스 보호 회로는 오버슈트 제한 회로의 트리거 전압을 제어하도록 구성된 적어도 하나의 다이오드를 포함할 수 있다. 제1 공급 노드는 접지 레일일 수 있고, 제2 공급 노드는 전력 공급 레일일 수 있다.
무선 통신 디바이스는 프론트 엔드 집적 회로를 포함할 수 있다. 패키징된 모듈은 프론트 엔드 집적 회로를 포함할 수 있다. 프론트 엔드 집적 회로는 세미컨덕터-온-인슐레이터 다이 상에 구현될 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판 위로 연장하는 라디오 주파수 차폐 구조, 라디오 주파수 차폐 구조의 내부에 위치된 프론트 엔드 집적 회로 및 라디오 주파수 차폐 구조 외부의 패키지 기판 상의 안테나를 포함한다. 프론트 엔드 집적 회로는 저 노이즈 증폭기를 포함하고, 저 노이즈 증폭기는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기를 선형화하도록 네거티브 피드백을 제공한다.
라디오 주파수 차폐 구조는 안테나와 프론트 엔드 집적 회로 사이에 배치된 복수의 와이어 본드를 포함할 수 있다. 라디오 주파수 차폐 구조는 프론트 엔드 집적 회로의 적어도 2개의 측면 주변에 배치된 와이어 본드 벽을 포함할 수 있다. 라디오 주파수 차폐 구조는 패키지 기판에 실질적으로 평행한 차폐 층을 포함할 수 있고, 프론트 엔드 집적 회로는 차폐 층과 패키지 기판 사이에 배치될 수 있다. 차폐 층은 구리를 포함할 수 있다. 패키징된 모듈은 보호 층과 프론트 엔드 집적 회로 사이에 차폐 층이 배치되도록 차폐 층 위에 보호 층을 추가로 포함할 수 있다. 보호 층은 티타늄을 포함할 수 있다.
안테나는 다중 층 안테나일 수 있다. 안테나의 제1 부분은 패키지 기판의 제1 측면 상에 있을 수 있고, 안테나의 제2 부분은 패키지 기판의 제2 측면 상에 있을 수 있으며, 제2 측면은 제1 측면에 대향한다.
증폭 회로는 제1 인덕터를 통해 라디오 주파수 신호를 수신할 수 있다. 저 노이즈 증폭기는 제1 인덕터를 포함하는 입력 매칭 회로를 포함할 수 있다. 입력 매칭 회로는 라디오 주파수 신호를 수신하도록 구성된 제1 단부와 제1 인덕터에 전기적으로 결합되는 제2 단부를 갖는 직렬 인덕터를 추가로 포함할 수 있다. 입력 매칭 회로는 직렬 인덕터의 제1 단부에 전기적으로 결합된 션트 커패시터를 추가로 포함할 수 있다. 입력 매칭 회로는 직렬 인덕터에 라디오 주파수 신호를 제공하도록 구성된 직류 차단 커패시터를 추가로 포함할 수 있다.
증폭 회로는 공통 소스 증폭기를 포함할 수 있고, 제2 인덕터는 소스 축퇴 인덕터일 수 있다. 증폭 회로는 공통 소스 증폭기와 직렬로 캐스코드 트랜지스터를 추가로 포함할 수 있다.
증폭 회로는 공통 이미터 증폭기를 포함할 수 있고, 제2 인덕터는 이미터 축퇴 인덕터일 수 있다. 증폭 회로는 공통 이미터 증폭기와 직렬로 캐스코드 트랜지스터를 추가로 포함할 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 저 노이즈 증폭기는 세미컨덕터-온-인슐레이터 다이 상에 구현될 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이 패키징된 모듈은 접지 평면을 포함하는 다중 층 기판, 다중 층 기판의 제1 측면 상의 안테나 및 다중 층 기판의 제2 측면 상의 프론트 엔드 집적 회로를 포함한다. 프론트 엔드 집적 회로는 저 노이즈 증폭기를 포함하고, 저 노이즈 증폭기는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기를 선형화하도록 네거티브 피드백을 제공한다. 접지 평면은 안테나와 프론트 엔드 집적 회로 사이에 위치된다.
증폭 회로는 제1 인덕터를 통해 라디오 주파수 신호를 수신할 수 있다. 저 노이즈 증폭기는 제1 인덕터를 포함하는 입력 매칭 회로를 포함할 수 있다. 입력 매칭 회로는 라디오 주파수 신호를 수신하도록 구성된 제1 단부와 제1 인덕터에 전기적으로 결합되는 제2 단부를 갖는 직렬 인덕터를 추가로 포함할 수 있다. 입력 매칭 회로는 직렬 인덕터의 제1 단부에 전기적으로 결합된 션트 커패시터를 추가로 포함할 수 있다. 입력 매칭 회로는 직렬 인덕터에 라디오 주파수 신호를 제공하도록 구성된 직류 차단 커패시터를 추가로 포함할 수 있다.
증폭 회로는 공통 소스 증폭기를 포함할 수 있고, 제2 인덕터는 소스 축퇴 인덕터일 수 있다. 증폭 회로는 공통 소스 증폭기와 직렬로 캐스코드 트랜지스터를 추가로 포함할 수 있다.
증폭 회로는 공통 이미터 증폭기를 포함할 수 있고, 제2 인덕터는 이미터 축퇴 인덕터일 수 있다. 증폭 회로는 공통 이미터 증폭기와 직렬로 캐스코드 트랜지스터를 추가로 포함할 수 있다.
패키징된 모듈은 프론트 엔드 집적 회로 주변에 배치되어 접지 평면에 전기적으로 연결된 전도성 피쳐(feature)를 포함할 수 있고, 전도성 피쳐와 접지 평면은 프론트 엔드 집적 회로에 차폐를 제공하도록 동작할 수 있다. 전도성 피쳐는 솔더 범프를 포함할 수 있다. 패키징된 모듈은 프론트 엔드 집적 회로 주변의 몰딩 재료와, 솔더 범프 중 하나의 솔더 범프와 접지 평면을 전기적으로 연결하기 위해 몰딩 재료를 통해 연장하는 비아를 포함할 수 있다. 안테나는 폴디드 1/4 파장 안테나일 수 있다. 안테나는 루프 안테나일 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 프론트 엔드 집적 회로는 세미컨덕터-온-인슐레이터 다이 상에 구현될 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판에 의해 지지된 제1 집적 회로, 패키지 기판에 의해 지지된 크리스털 및 패키지 기판에 의해 지지된 제2 집적 회로를 포함한다. 제1 집적 회로는 크리스털과 패키지 기판 사이에 배치된다. 제2 집적 회로는 저 노이즈 증폭기를 포함하고, 저 노이즈 증폭기는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기를 선형화하도록 네거티브 피드백을 제공한다.
증폭 회로는 제1 인덕터를 통해 라디오 주파수 신호를 수신할 수 있다. 저 노이즈 증폭기는 제1 인덕터를 포함하는 입력 매칭 회로를 포함할 수 있다. 입력 매칭 회로는 라디오 주파수 신호를 수신하도록 구성된 제1 단부와 제1 인덕터에 전기적으로 결합되는 제2 단부를 갖는 직렬 인덕터를 추가로 포함할 수 있다. 입력 매칭 회로는 직렬 인덕터의 제1 단부에 전기적으로 결합된 션트 커패시터를 추가로 포함할 수 있다. 입력 매칭 회로는 직렬 인덕터에 라디오 주파수 신호를 제공하도록 구성된 직류 차단 커패시터를 추가로 포함할 수 있다.
증폭 회로는 공통 소스 증폭기를 포함할 수 있고, 제2 인덕터는 소스 축퇴 인덕터일 수 있다. 증폭 회로는 공통 소스 증폭기와 직렬로 캐스코드 트랜지스터를 추가로 포함할 수 있다.
증폭 회로는 공통 이미터 증폭기를 포함할 수 있고, 제2 인덕터는 이미터 축퇴 인덕터일 수 있다. 증폭 회로는 공통 이미터 증폭기와 직렬로 캐스코드 트랜지스터를 추가로 포함할 수 있다.
크리스털, 제1 집적 회로 및 제2 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있다. 크리스털 및 제1 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있고, 제2 집적 회로는 제1 측면에 대향한 패키지 기판의 제2 측면에 배치될 수 있다. 제1 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 제2 집적 회로는 세미컨덕터-온-인슐레이터 다이일 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판에 의해 지지된 제1 집적 회로, 패키지 기판에 의해 지지되고 제1 집적 회로와 패키지 기판 사이에 배치되어 있는 크리스털 조립체 및 패키지 기판에 의해 지지된 제2 집적 회로를 포함한다. 제2 집적 회로는 저 노이즈 증폭기를 포함하고, 저 노이즈 증폭기는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기를 선형화하도록 네거티브 피드백을 제공한다.
증폭 회로는 제1 인덕터를 통해 라디오 주파수 신호를 수신할 수 있다. 저 노이즈 증폭기는 제1 인덕터를 포함하는 입력 매칭 회로를 포함할 수 있다. 입력 매칭 회로는 라디오 주파수 신호를 수신하도록 구성된 제1 단부와 제1 인덕터에 전기적으로 결합되는 제2 단부를 갖는 직렬 인덕터를 추가로 포함할 수 있다. 입력 매칭 회로는 직렬 인덕터의 제1 단부에 전기적으로 결합된 션트 커패시터를 추가로 포함할 수 있다. 입력 매칭 회로는 직렬 인덕터에 라디오 주파수 신호를 제공하도록 구성된 직류 차단 커패시터를 추가로 포함할 수 있다.
증폭 회로는 공통 소스 증폭기를 포함할 수 있고, 제2 인덕터는 소스 축퇴 인덕터일 수 있다. 증폭 회로는 공통 소스 증폭기와 직렬로 캐스코드 트랜지스터를 추가로 포함할 수 있다.
증폭 회로는 공통 이미터 증폭기를 포함할 수 있고, 제2 인덕터는 이미터 축퇴 인덕터일 수 있다. 증폭 회로는 공통 이미터 증폭기와 직렬로 캐스코드 트랜지스터를 추가로 포함할 수 있다.
크리스털 조립체는 크리스털, 제1 신호를 수신하도록 구성된 입력 단자, 제2 신호를 출력하도록 구성된 출력 단자, 전도성 필라 및 크리스털을 둘러싸도록 구성된 인클로저를 포함할 수 있다. 전도성 필라는 적어도 부분적으로 인클로저의 측면 내에 형성되어 인클로저의 상단 표면으로부터 저부 표면으로 연장할 수 있고, 전도성 필라는 제1 및 제2 신호와는 별개인 제3 신호를 전도하도록 구성될 수 있다. 크리스털 조립체는 인클로저의 측면 중 하나 이상을 따라 복수의 전도성 필라를 포함할 수 있고, 복수의 전도성 필라 중 각각의 전도성 필라는 인클로저의 상단 표면으로부터 인클로저의 저부 표면으로 연장한다.
크리스털 조립체, 제1 집적 회로 및 제2 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있다. 크리스털 조립체 및 제1 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있고, 제2 집적 회로는 제1 측면에 대향한 패키지 기판의 제2 측면에 배치될 수 있다. 제1 집적 회로는 크리스털 조립체와 제2 집적 회로 사이에 배치될 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 제1 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다. 제2 집적 회로는 세미컨덕터-온-인슐레이터 다이일 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판에 의해 지지된 프론트 엔드 집적 회로 및 패키지 기판에 의해 지지된 스택형 필터 조립체를 포함한다. 프론트 엔드 집적 회로는 저 노이즈 증폭기를 포함하고, 저 노이즈 증폭기는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기를 선형화하도록 네거티브 피드백을 제공한다. 스택형 필터 조립체는 프론트 엔드 집적 회로와 연계된 신호를 필터링하도록 구성된다.
증폭 회로는 제1 인덕터를 통해 라디오 주파수 신호를 수신할 수 있다. 저 노이즈 증폭기는 제1 인덕터를 포함하는 입력 매칭 회로를 포함할 수 있다. 입력 매칭 회로는 라디오 주파수 신호를 수신하도록 구성된 제1 단부와 제1 인덕터에 전기적으로 결합되는 제2 단부를 갖는 직렬 인덕터를 추가로 포함할 수 있다. 입력 매칭 회로는 직렬 인덕터의 제1 단부에 전기적으로 결합된 션트 커패시터를 추가로 포함할 수 있다. 입력 매칭 회로는 직렬 인덕터에 라디오 주파수 신호를 제공하도록 구성된 직류 차단 커패시터를 추가로 포함할 수 있다.
증폭 회로는 공통 소스 증폭기를 포함할 수 있고, 제2 인덕터는 소스 축퇴 인덕터일 수 있다. 증폭 회로는 공통 소스 증폭기와 직렬로 캐스코드 트랜지스터를 추가로 포함할 수 있다.
증폭 회로는 공통 이미터 증폭기를 포함할 수 있고, 제2 인덕터는 이미터 축퇴 인덕터일 수 있다. 증폭 회로는 공통 이미터 증폭기와 직렬로 캐스코드 트랜지스터를 추가로 포함할 수 있다.
스택형 필터 조립체는 표면 실장 디바이스로서 각각 패키징된 복수의 패시브 컴포넌트를 포함할 수 있다. 적어도 하나의 패시브 컴포넌트는 패키지 기판과 직접 통신할 수 있고, 적어도 다른 패시브 컴포넌트는 패키지 기판과 직접 통신하는 적어도 하나의 패시브 컴포넌트에 의해 패키지 기판 위에 지지될 수 있다. 스택형 필터 조립체는 파이-필터(pi-filter) 회로, 대역통과 필터 회로, 대역 리젝트 필터 회로 또는 노치 필터 회로 중 적어도 하나를 포함할 수 있다.
패키징된 모듈은 패키지 기판에 의해 지지된 다른 집적 회로를 포함할 수 있다. 스택형 필터 조립체, 프론트 엔드 집적 회로 및 다른 집적 회로는 패키지 기판의 제1 측면 상에 배치될 수 있다. 스택형 필터 조립체 및 다른 회로는 패키지 기판의 제1 측면 상에 배치될 수 있고, 프론트 엔드 집적 회로는 제1 측면에 대향한 패키지 기판의 제2 측면 상에 배치될 수 있다. 다른 집적 회로는 스택형 필터 조립체와 제2 집적 회로 사이에 배치될 수 있다. 다른 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 다른 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다. 프론트 엔드 집적 회로는 세미컨덕터-온-인슐레이터 다이 상에 존재할 수 있다.
본 개시내용의 다른 양태는 프론트 엔드 시스템이며, 이는 프론트 엔드 시스템의 수신 경로 내의 저 노이즈 증폭기, 저 노이즈 증폭기에 결합된 스위치, 저 노이즈 증폭기를 위한 과부하 보호를 제공하도록 저 노이즈 증폭기의 신호 레벨에 기초하여 스위치의 임피던스를 조절하도록 구성된 과부하 보호 회로 및 프론트 엔드 시스템의 송신 경로 내의 다중 모드 전력 증폭기 회로를 포함한다. 다중 모드 전력 증폭기 회로는 2개 이상의 트랜지스터의 트랜지스터 스택을 포함하는 스택형 출력 스테이지를 포함한다. 다중 모드 전력 증폭기 회로는 다중 모드 전력 증폭기 회로의 모드에 기초하여 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함한다.
스위치는 안테나측 스위치일 수 있다. 안테나측 스위치는 저 노이즈 증폭기의 입력부에 전기적으로 결합된 제1 쓰로(throw)와 다중 모드 전력 증폭기 회로의 출력부에 전기적으로 결합된 제2 쓰로를 가질 수 있다.
바이어스 회로는 트랜지스터 스택의 트랜지스터를 제1 모드에서 선형 동작 영역으로 그리고, 제2 모드에서 스위치로서 바이어스하도록 구성될 수 있다. 바이어스 회로는 제2 모드에서 트랜지스터를 포화 동작 영역에서 바이어스하도록 구성될 수 있다. 제2 모드는 제1 모드보다 낮은 전력과 연계될 수 있다. 스택형 출력 스테이지는 제1 모드에 비해 제2 모드에서 더 낮은 전압 레벨을 갖는 공급 전압을 수신하도록 구성될 수 있다. 스택형 출력 스테이지는 적어도 3개의 상이한 모드에서 동작할 수 있다. 트랜지스터 스택은 적어도 3개의 트랜지스터를 직렬로 포함할 수 있다.
과부하 보호 회로는 신호 레벨이 과부하 조건을 나타내는 것을 검출하는 것에 응답하여 스위치의 임피던스를 증가시키도록 구성될 수 있다. 과부하 보호 회로는 스위치의 임피던스를 조절하기 위해 스위치의 아날로그 제어 입력에 피드백 신호를 제공하도록 구성될 수 있다. 프론트 엔드 시스템은 과부하 보호 회로의 출력과 스위치의 아날로그 제어 입력 사이에 결합된 리미터 인에이블 회로를 포함할 수 있다. 과부하 보호 회로는 리미터 인에이블 회로를 통해 아날로그 제어 입력에 피드백 신호를 제공하도록 구성될 수 있다. 리미터 인에이블 회로는 스위치 인에이블 신호를 수신하고, 아날로그 제어 입력으로부터 과부하 보호 회로의 출력을 분리시키고, 스위치 인에이블 신호가 디스에이블되는 것에 응답하여 스위치를 턴 오프하도록 구성될 수 있다.
스위치는 아날로그 제어 입력으로서 구성된 게이트를 갖는 전계 효과 트랜지스터를 포함할 수 있다. 신호 레벨은 저 노이즈 증폭기의 출력 신호 레벨일 수 있다. 신호 레벨은 저 노이즈 증폭기의 입력 신호 레벨일 수 있다.
과부하 보호 회로는 검출기와 에러 증폭기를 포함할 수 있고, 검출기는 신호 레벨의 검출에 기초하여 검출 신호를 생성하도록 구성되고, 에러 증폭기는 검출 신호에 기초하여 스위치를 위한 피드백 신호를 생성하도록 구성된다. 검출 신호는 검출 전류를 포함할 수 있다. 에러 증폭기는 검출 전류와 기준 전류 사이의 차이를 증폭시키는 것에 기초하여 피드백 신호를 생성하도록 구성될 수 있다.
무선 통신 디바이스는 프론트 엔드 시스템을 포함할 수 있다. 프론트 엔드 시스템은 단일 집적 회로 상에 구현될 수 있다. 단일 집적 회로는 세미컨덕터-온-인슐레이터(semiconductor-on-insulator) 다이일 수 있다. 프론트 엔드 시스템은 패키징된 모듈 내에 구현될 수 있다.
본 개시내용의 다른 양태는 프론트 엔드 시스템이며, 이는 프론트 엔드 시스템의 수신 경로 내의 저 노이즈 증폭기, 저 노이즈 증폭기에 결합된 스위치, 저 노이즈 증폭기를 위한 과부하 보호를 제공하도록 저 노이즈 증폭기의 신호 레벨에 기초하여 스위치의 임피던스를 조절하도록 구성된 과부하 보호 회로 및 프론트 엔드 시스템의 송신 경로 내의 전력 증폭기를 포함한다. 전력 증폭기는 주입-고정형 발진기 드라이버 스테이지를 포함한다.
스위치는 안테나측 스위치일 수 있다. 안테나측 스위치는 저 노이즈 증폭기의 입력부에 전기적으로 결합된 제1 쓰로(throw)와 다중 모드 전력 증폭기 회로의 출력부에 전기적으로 결합된 제2 쓰로를 가질 수 있다.
과부하 보호 회로는 신호 레벨이 과부하 조건을 나타내는 것을 검출하는 것에 응답하여 스위치의 임피던스를 증가시키도록 구성될 수 있다. 과부하 보호 회로는 스위치의 임피던스를 조절하기 위해 스위치의 아날로그 제어 입력에 피드백 신호를 제공하도록 구성될 수 있다. 프론트 엔드 시스템은 과부하 보호 회로의 출력과 스위치의 아날로그 제어 입력 사이에 결합된 리미터 인에이블 회로를 포함할 수 있다. 과부하 보호 회로는 리미터 인에이블 회로를 통해 아날로그 제어 입력에 피드백 신호를 제공하도록 구성될 수 있다. 리미터 인에이블 회로는 스위치 인에이블 신호를 수신하고, 아날로그 제어 입력으로부터 과부하 보호 회로의 출력을 분리시키고, 스위치 인에이블 신호가 디스에이블되는 것에 응답하여 스위치를 턴 오프하도록 구성될 수 있다.
스위치는 아날로그 제어 입력으로서 구성된 게이트를 갖는 전계 효과 트랜지스터를 포함할 수 있다. 신호 레벨은 저 노이즈 증폭기의 출력 신호 레벨일 수 있다. 신호 레벨은 저 노이즈 증폭기의 입력 신호 레벨일 수 있다.
과부하 보호 회로는 검출기와 에러 증폭기를 포함할 수 있고, 검출기는 신호 레벨의 검출에 기초하여 검출 신호를 생성하도록 구성되고, 에러 증폭기는 검출 신호에 기초하여 스위치를 위한 피드백 신호를 생성하도록 구성된다. 검출 신호는 검출 전류를 포함할 수 있다. 에러 증폭기는 검출 전류와 기준 전류 사이의 차이를 증폭시키는 것에 기초하여 피드백 신호를 생성하도록 구성될 수 있다.
주입-고정형 발진기 드라이버 스테이지는 차동 대 단일단(differential to singled-ended) 신호 변환을 제공하도록 구성된 출력 발룬을 포함할 수 있다. 주입-고정형 발진기 드라이버 스테이지에는 실질적 고정 공급 전압이 급전될 수 있다. 주입-고정형 발진기 드라이버 스테이지는 단일단 입력 신호를 수신하도록 구성될 수 있고, 주입-고정형 발진기 드라이버 스테이지는 단일단 입력 신호를 차동 입력 신호로 변환하도록 구성된 입력 트랜스포머를 포함할 수 있다.
주입-고정형 발진기 드라이버 스테이지는 인덕터-커패시터 탱크에 전기적으로 연결된 네거티브 트랜스컨덕턴스 회로를 포함할 수 있고, 네거티브 트랜스컨덕턴스 회로는 발진을 유지하기 위해 인덕터-커패시터 탱크에 에너지를 제공하도록 구성된다. 네거티브 트랜스컨덕턴스 회로는 한 쌍의 교차 결합 금속 산화물 반도체 트랜지스터를 포함할 수 있다. 주입-고정형 발진기 드라이버 스테이지는 라디오 주파수 입력 신호에 기초하여 인덕터-커패시터 탱크에 신호 주입을 제공하도록 구성된 신호 주입 회로를 추가로 포함할 수 있다.
무선 통신 디바이스는 프론트 엔드 시스템을 포함할 수 있다. 프론트 엔드 시스템은 단일 집적 회로 상에 구현될 수 있다. 단일 집적 회로는 세미컨덕터-온-인슐레이터(semiconductor-on-insulator) 다이일 수 있다. 프론트 엔드 시스템은 패키징된 모듈 내에 구현될 수 있다.
본 개시내용의 다른 양태는 프론트 엔드 집적 회로이며, 이는 저 노이즈 증폭기 시스템, 제어 신호를 수신하도록 구성된 입력 패드 및 오버스트레스 보호 회로를 포함한다. 저 노이즈 증폭기 시스템은 스위치, 스위치에 전기적으로 결합된 입력을 포함하는 저 노이즈 증폭기 및 저 노이즈 증폭기의 신호 레벨에 기초하여 스위치의 임피던스를 조절하도록 구성된 과부하 보호 회로를 포함한다. 저 노이즈 증폭기는 제어 신호에 의해 제어가능하다. 오버스트레스 보호 회로는 입력 패드와 제1 공급 노드 사이에 전기적으로 연결된 오버스트레스 감지 회로, 입력 패드와 신호 노드 사이에 전기적으로 연결된 임피던스 요소 및 신호 노드와 제1 공급 노드 사이에 전기적으로 연결된 제어가능한 클램프를 포함한다. 오버스트레스 감지 회로는 입력 패드에서 전기적 오버스트레스 이벤트를 검출하는 것에 응답하여 제어가능한 클램프를 활성화시키도록 구성된다.
스위치는 안테나측 스위치일 수 있다.
과부하 보호 회로는 신호 레벨이 과부하 조건을 나타내는 것을 검출하는 것에 응답하여 스위치의 임피던스를 증가시키도록 구성될 수 있다. 과부하 보호 회로는 스위치의 임피던스를 조절하기 위해 스위치의 아날로그 제어 입력에 피드백 신호를 제공하도록 구성될 수 있다. 프론트 엔드 시스템은 과부하 보호 회로의 출력과 스위치의 아날로그 제어 입력 사이에 결합된 리미터 인에이블 회로를 포함할 수 있다. 과부하 보호 회로는 리미터 인에이블 회로를 통해 아날로그 제어 입력에 피드백 신호를 제공하도록 구성될 수 있다. 리미터 인에이블 회로는 스위치 인에이블 신호를 수신하고, 아날로그 제어 입력으로부터 과부하 보호 회로의 출력을 분리시키고, 스위치 인에이블 신호가 디스에이블되는 것에 응답하여 스위치를 턴 오프하도록 구성될 수 있다.
스위치는 아날로그 제어 입력으로서 구성된 게이트를 갖는 전계 효과 트랜지스터를 포함할 수 있다. 신호 레벨은 저 노이즈 증폭기의 출력 신호 레벨일 수 있다. 신호 레벨은 저 노이즈 증폭기의 입력 신호 레벨일 수 있다.
과부하 보호 회로는 검출기와 에러 증폭기를 포함할 수 있고, 검출기는 신호 레벨의 검출에 기초하여 검출 신호를 생성하도록 구성되고, 에러 증폭기는 검출 신호에 기초하여 스위치를 위한 피드백 신호를 생성하도록 구성된다. 검출 신호는 검출 전류를 포함할 수 있다. 에러 증폭기는 검출 전류와 기준 전류 사이의 차이를 증폭시키는 것에 기초하여 피드백 신호를 생성하도록 구성될 수 있다.
오버스트레스 감지 회로는 복수의 다이오드 및 복수의 다이오드를 통한 전류의 유동을 발생시키는 전기적 오버스트레스 이벤트에 응답하여 활성화되도록 구성된 제1 전계 효과 트랜지스터를 포함할 수 있다. 제어가능한 클램프는 전류 미러(current mirror)로서 제1 전계 효과 트랜지스터와 전기적으로 연결된 제2 전계 효과 트랜지스터를 포함할 수 있다. 임피던스 요소는 저항기를 포함할 수 있다. 오버스트레스 보호 회로는 신호 노드와 제2 공급 노드 사이에 전기적으로 연결된 오버슈트 제한 회로를 추가로 포함할 수 있다. 오버스트레스 보호 회로는 오버슈트 제한 회로의 트리거 전압을 제어하도록 구성된 적어도 하나의 다이오드를 포함할 수 있다. 제1 공급 노드는 접지 레일일 수 있고, 제2 공급 노드는 전력 공급 레일일 수 있다.
무선 통신 디바이스는 프론트 엔드 집적 회로를 포함할 수 있다. 시스템 보드는 프론트 엔드 집적 회로를 포함할 수 있다. 프론트 엔드 집적 회로는 세미컨덕터-온-인슐레이터 다이 상에 구현될 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판 위로 연장하는 라디오 주파수 차폐 구조, 라디오 주파수 차폐 구조의 내부에 위치된 프론트 엔드 집적 회로 및 라디오 주파수 차폐 구조 외부의 패키지 기판 상의 안테나를 포함한다. 프론트 엔드 집적 회로는 스위치, 스위치에 전기적으로 결합된 입력을 포함하는 저 노이즈 증폭기 및 저 노이즈 증폭기의 신호 레벨에 기초하여 스위치의 임피던스를 조절하도록 구성된 과부하 보호 회로를 포함한다.
라디오 주파수 차폐 구조는 안테나와 프론트 엔드 집적 회로 사이에 배치된 복수의 와이어 본드를 포함할 수 있다. 라디오 주파수 차폐 구조는 프론트 엔드 집적 회로의 적어도 2개의 측면 주변에 배치된 와이어 본드 벽을 포함할 수 있다. 라디오 주파수 차폐 구조는 패키지 기판에 실질적으로 평행한 차폐 층을 포함할 수 있고, 프론트 엔드 집적 회로는 차폐 층과 패키지 기판 사이에 배치될 수 있다. 차폐 층은 구리를 포함할 수 있다. 패키징된 모듈은 보호 층과 프론트 엔드 집적 회로 사이에 차폐 층이 배치되도록 차폐 층 위에 보호 층을 추가로 포함할 수 있다. 보호 층은 티타늄을 포함할 수 있다.
안테나는 다중 층 안테나일 수 있다. 안테나의 제1 부분은 패키지 기판의 제1 측면 상에 있을 수 있고, 안테나의 제2 부분은 패키지 기판의 제2 측면 상에 있을 수 있으며, 제2 측면은 제1 측면에 대향한다.
스위치는 안테나에 전기적으로 결합된 안테나측 스위치일 수 있다. 안테나측 스위치는 저 노이즈 증폭기를 안테나에 선택적으로 전기적으로 결합하도록 구성될 수 있다.
과부하 보호 회로는 신호 레벨이 과부하 조건을 나타내는 것을 검출하는 것에 응답하여 스위치의 임피던스를 증가시키도록 구성될 수 있다. 과부하 보호 회로는 스위치의 임피던스를 조절하기 위해 스위치의 아날로그 제어 입력에 피드백 신호를 제공하도록 구성될 수 있다. 프론트 엔드 시스템은 과부하 보호 회로의 출력과 스위치의 아날로그 제어 입력 사이에 결합된 리미터 인에이블 회로를 포함할 수 있다. 과부하 보호 회로는 리미터 인에이블 회로를 통해 아날로그 제어 입력에 피드백 신호를 제공하도록 구성될 수 있다. 리미터 인에이블 회로는 스위치 인에이블 신호를 수신하고, 아날로그 제어 입력으로부터 과부하 보호 회로의 출력을 분리시키고, 스위치 인에이블 신호가 디스에이블되는 것에 응답하여 스위치를 턴 오프하도록 구성될 수 있다.
스위치는 아날로그 제어 입력으로서 구성된 게이트를 갖는 전계 효과 트랜지스터를 포함할 수 있다. 신호 레벨은 저 노이즈 증폭기의 출력 신호 레벨일 수 있다. 신호 레벨은 저 노이즈 증폭기의 입력 신호 레벨일 수 있다.
과부하 보호 회로는 검출기와 에러 증폭기를 포함할 수 있고, 검출기는 신호 레벨의 검출에 기초하여 검출 신호를 생성하도록 구성되고, 에러 증폭기는 검출 신호에 기초하여 스위치를 위한 피드백 신호를 생성하도록 구성된다. 검출 신호는 검출 전류를 포함할 수 있다. 에러 증폭기는 검출 전류와 기준 전류 사이의 차이를 증폭시키는 것에 기초하여 피드백 신호를 생성하도록 구성될 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 프론트 엔드 집적 회로는 세미컨덕터-온-인슐레이터 다이 상에 구현될 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이 패키징된 모듈은 접지 평면을 포함하는 다중 층 기판, 다중 층 기판의 제1 측면 상의 안테나 및 다중 층 기판의 제2 측면 상의 프론트 엔드 집적 회로를 포함한다. 프론트 엔드 집적 회로는 스위치와 저 노이즈 증폭기의 신호 레벨에 기초하여 스위치의 임피던스를 조절하도록 구성된 과부하 보호 회로를 포함한다. 접지 평면은 안테나와 프론트 엔드 집적 회로 사이에 위치된다.
스위치는 안테나측 스위치일 수 있고, 저 노이즈 증폭기는 안테나측 스위치를 통해 안테나에 전기적으로 결합된 입력을 포함할 수 있다.
과부하 보호 회로는 신호 레벨이 과부하 조건을 나타내는 것을 검출하는 것에 응답하여 스위치의 임피던스를 증가시키도록 구성될 수 있다. 과부하 보호 회로는 스위치의 임피던스를 조절하기 위해 스위치의 아날로그 제어 입력에 피드백 신호를 제공하도록 구성될 수 있다. 프론트 엔드 시스템은 과부하 보호 회로의 출력과 스위치의 아날로그 제어 입력 사이에 결합된 리미터 인에이블 회로를 포함할 수 있다. 과부하 보호 회로는 리미터 인에이블 회로를 통해 아날로그 제어 입력에 피드백 신호를 제공하도록 구성될 수 있다. 리미터 인에이블 회로는 스위치 인에이블 신호를 수신하고, 아날로그 제어 입력으로부터 과부하 보호 회로의 출력을 분리시키고, 스위치 인에이블 신호가 디스에이블되는 것에 응답하여 스위치를 턴 오프하도록 구성될 수 있다.
스위치는 아날로그 제어 입력으로서 구성된 게이트를 갖는 전계 효과 트랜지스터를 포함할 수 있다. 신호 레벨은 저 노이즈 증폭기의 출력 신호 레벨일 수 있다. 신호 레벨은 저 노이즈 증폭기의 입력 신호 레벨일 수 있다.
과부하 보호 회로는 검출기와 에러 증폭기를 포함할 수 있고, 검출기는 신호 레벨의 검출에 기초하여 검출 신호를 생성하도록 구성되고, 에러 증폭기는 검출 신호에 기초하여 스위치를 위한 피드백 신호를 생성하도록 구성된다. 검출 신호는 검출 전류를 포함할 수 있다. 에러 증폭기는 검출 전류와 기준 전류 사이의 차이를 증폭시키는 것에 기초하여 피드백 신호를 생성하도록 구성될 수 있다.
패키징된 모듈은 프론트 엔드 집적 회로 주변에 배치되어 접지 평면에 전기적으로 연결된 전도성 피쳐(feature)를 포함할 수 있고, 전도성 피쳐와 접지 평면은 프론트 엔드 집적 회로에 차폐를 제공하도록 동작할 수 있다. 전도성 피쳐는 솔더 범프를 포함할 수 있다. 패키징된 모듈은 프론트 엔드 집적 회로 주변의 몰딩 재료와, 솔더 범프 중 하나의 솔더 범프와 접지 평면을 전기적으로 연결하기 위해 몰딩 재료를 통해 연장하는 비아를 포함할 수 있다. 안테나는 폴디드 1/4 파장 안테나일 수 있다. 안테나는 루프 안테나일 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 프론트 엔드 집적 회로는 세미컨덕터-온-인슐레이터 다이 상에 구현될 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판에 의해 지지된 제1 집적 회로, 패키지 기판에 의해 지지된 크리스털 및 패키지 기판에 의해 지지된 제2 집적 회로를 포함한다. 제1 집적 회로는 크리스털과 패키지 기판 사이에 배치된다. 제2 집적 회로는 스위치, 스위치에 전기적으로 결합된 저 노이즈 증폭기 및 과부하 보호를 제공하기 위해 저 노이즈 증폭기의 신호 레벨에 기초하여 스위치의 임피던스를 조절하도록 구성된 과부하 보호 회로를 포함한다.
스위치는 안테나측 스위치일 수 있고, 저 노이즈 증폭기는 스위치에 전기적으로 결합된 입력을 포함할 수 있다.
과부하 보호 회로는 신호 레벨이 과부하 조건을 나타내는 것을 검출하는 것에 응답하여 스위치의 임피던스를 증가시키도록 구성될 수 있다. 과부하 보호 회로는 스위치의 임피던스를 조절하기 위해 스위치의 아날로그 제어 입력에 피드백 신호를 제공하도록 구성될 수 있다. 프론트 엔드 시스템은 과부하 보호 회로의 출력과 스위치의 아날로그 제어 입력 사이에 결합된 리미터 인에이블 회로를 포함할 수 있다. 과부하 보호 회로는 리미터 인에이블 회로를 통해 아날로그 제어 입력에 피드백 신호를 제공하도록 구성될 수 있다. 리미터 인에이블 회로는 스위치 인에이블 신호를 수신하고, 아날로그 제어 입력으로부터 과부하 보호 회로의 출력을 분리시키고, 스위치 인에이블 신호가 디스에이블되는 것에 응답하여 스위치를 턴 오프하도록 구성될 수 있다.
스위치는 아날로그 제어 입력으로서 구성된 게이트를 갖는 전계 효과 트랜지스터를 포함할 수 있다. 신호 레벨은 저 노이즈 증폭기의 출력 신호 레벨일 수 있다. 신호 레벨은 저 노이즈 증폭기의 입력 신호 레벨일 수 있다.
과부하 보호 회로는 검출기와 에러 증폭기를 포함할 수 있고, 검출기는 신호 레벨의 검출에 기초하여 검출 신호를 생성하도록 구성되고, 에러 증폭기는 검출 신호에 기초하여 스위치를 위한 피드백 신호를 생성하도록 구성된다. 검출 신호는 검출 전류를 포함할 수 있다. 에러 증폭기는 검출 전류와 기준 전류 사이의 차이를 증폭시키는 것에 기초하여 피드백 신호를 생성하도록 구성될 수 있다.
크리스털, 제1 집적 회로 및 제2 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있다. 크리스털 및 제1 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있고, 제2 집적 회로는 제1 측면에 대향한 패키지 기판의 제2 측면에 배치될 수 있다. 제1 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 제2 집적 회로는 세미컨덕터-온-인슐레이터 다이일 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판에 의해 지지된 제1 집적 회로, 패키지 기판에 의해 지지되고 제1 집적 회로와 패키지 기판 사이에 배치되어 있는 크리스털 조립체 및 패키지 기판에 의해 지지된 제2 집적 회로를 포함한다. 제2 집적 회로는 스위치, 스위치에 전기적으로 결합된 저 노이즈 증폭기 및 과부하 보호를 제공하기 위해 저 노이즈 증폭기의 신호 레벨에 기초하여 스위치의 임피던스를 조절하도록 구성된 과부하 보호 회로를 포함한다.
스위치는 안테나측 스위치일 수 있고, 저 노이즈 증폭기는 스위치에 전기적으로 결합된 입력을 포함할 수 있다.
과부하 보호 회로는 신호 레벨이 과부하 조건을 나타내는 것을 검출하는 것에 응답하여 스위치의 임피던스를 증가시키도록 구성될 수 있다. 과부하 보호 회로는 스위치의 임피던스를 조절하기 위해 스위치의 아날로그 제어 입력에 피드백 신호를 제공하도록 구성될 수 있다. 프론트 엔드 시스템은 과부하 보호 회로의 출력과 스위치의 아날로그 제어 입력 사이에 결합된 리미터 인에이블 회로를 포함할 수 있다. 과부하 보호 회로는 리미터 인에이블 회로를 통해 아날로그 제어 입력에 피드백 신호를 제공하도록 구성될 수 있다. 리미터 인에이블 회로는 스위치 인에이블 신호를 수신하고, 아날로그 제어 입력으로부터 과부하 보호 회로의 출력을 분리시키고, 스위치 인에이블 신호가 디스에이블되는 것에 응답하여 스위치를 턴 오프하도록 구성될 수 있다.
스위치는 아날로그 제어 입력으로서 구성된 게이트를 갖는 전계 효과 트랜지스터를 포함할 수 있다. 신호 레벨은 저 노이즈 증폭기의 출력 신호 레벨일 수 있다. 신호 레벨은 저 노이즈 증폭기의 입력 신호 레벨일 수 있다.
과부하 보호 회로는 검출기와 에러 증폭기를 포함할 수 있고, 검출기는 신호 레벨의 검출에 기초하여 검출 신호를 생성하도록 구성되고, 에러 증폭기는 검출 신호에 기초하여 스위치를 위한 피드백 신호를 생성하도록 구성된다. 검출 신호는 검출 전류를 포함할 수 있다. 에러 증폭기는 검출 전류와 기준 전류 사이의 차이를 증폭시키는 것에 기초하여 피드백 신호를 생성하도록 구성될 수 있다.
크리스털 조립체는 크리스털, 제1 신호를 수신하도록 구성된 입력 단자, 제2 신호를 출력하도록 구성된 출력 단자, 전도성 필라 및 크리스털을 둘러싸도록 구성된 인클로저를 포함할 수 있다. 전도성 필라는 적어도 부분적으로 인클로저의 측면 내에 형성되어 인클로저의 상단 표면으로부터 저부 표면으로 연장할 수 있고, 전도성 필라는 제1 및 제2 신호와는 별개인 제3 신호를 전도하도록 구성될 수 있다. 크리스털 조립체는 인클로저의 측면 중 하나 이상을 따라 복수의 전도성 필라를 포함할 수 있고, 복수의 전도성 필라 중 각각의 전도성 필라는 인클로저의 상단 표면으로부터 인클로저의 저부 표면으로 연장한다.
크리스털 조립체, 제1 집적 회로 및 제2 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있다. 크리스털 조립체 및 제1 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있고, 제2 집적 회로는 제1 측면에 대향한 패키지 기판의 제2 측면에 배치될 수 있다. 제1 집적 회로는 크리스털 조립체와 제2 집적 회로 사이에 배치될 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 제1 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다. 제2 집적 회로는 세미컨덕터-온-인슐레이터 다이일 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판에 의해 지지된 프론트 엔드 집적 회로 및 패키지 기판에 의해 지지된 스택형 필터 조립체를 포함한다. 프론트 엔드 집적 회로는 스위치, 스위치에 전기적으로 결합된 저 노이즈 증폭기 및 과부하 보호를 제공하기 위해 저 노이즈 증폭기의 신호 레벨에 기초하여 스위치의 임피던스를 조절하도록 구성된 과부하 보호 회로를 포함한다. 스택형 필터 조립체는 프론트 엔드 집적 회로와 연계된 신호를 필터링하도록 구성된다.
스위치는 안테나측 스위치일 수 있고, 저 노이즈 증폭기는 스위치에 전기적으로 결합된 입력을 포함할 수 있다.
과부하 보호 회로는 신호 레벨이 과부하 조건을 나타내는 것을 검출하는 것에 응답하여 스위치의 임피던스를 증가시키도록 구성될 수 있다. 과부하 보호 회로는 스위치의 임피던스를 조절하기 위해 스위치의 아날로그 제어 입력에 피드백 신호를 제공하도록 구성될 수 있다. 프론트 엔드 시스템은 과부하 보호 회로의 출력과 스위치의 아날로그 제어 입력 사이에 결합된 리미터 인에이블 회로를 포함할 수 있다. 과부하 보호 회로는 리미터 인에이블 회로를 통해 아날로그 제어 입력에 피드백 신호를 제공하도록 구성될 수 있다. 리미터 인에이블 회로는 스위치 인에이블 신호를 수신하고, 아날로그 제어 입력으로부터 과부하 보호 회로의 출력을 분리시키고, 스위치 인에이블 신호가 디스에이블되는 것에 응답하여 스위치를 턴 오프하도록 구성될 수 있다.
스위치는 아날로그 제어 입력으로서 구성된 게이트를 갖는 전계 효과 트랜지스터를 포함할 수 있다. 신호 레벨은 저 노이즈 증폭기의 출력 신호 레벨일 수 있다. 신호 레벨은 저 노이즈 증폭기의 입력 신호 레벨일 수 있다.
과부하 보호 회로는 검출기와 에러 증폭기를 포함할 수 있고, 검출기는 신호 레벨의 검출에 기초하여 검출 신호를 생성하도록 구성되고, 에러 증폭기는 검출 신호에 기초하여 스위치를 위한 피드백 신호를 생성하도록 구성된다. 검출 신호는 검출 전류를 포함할 수 있다. 에러 증폭기는 검출 전류와 기준 전류 사이의 차이를 증폭시키는 것에 기초하여 피드백 신호를 생성하도록 구성될 수 있다.
스택형 필터 조립체는 표면 실장 디바이스로서 각각 패키징된 복수의 패시브 컴포넌트를 포함할 수 있다. 적어도 하나의 패시브 컴포넌트는 패키지 기판과 직접 통신할 수 있고, 적어도 다른 패시브 컴포넌트는 패키지 기판과 직접 통신하는 적어도 하나의 패시브 컴포넌트에 의해 패키지 기판 위에 지지될 수 있다. 스택형 필터 조립체는 파이-필터(pi-filter) 회로, 대역통과 필터 회로, 대역 리젝트 필터 회로 또는 노치 필터 회로 중 적어도 하나를 포함할 수 있다.
패키징된 모듈은 패키지 기판에 의해 지지된 다른 집적 회로를 포함할 수 있다. 스택형 필터 조립체, 프론트 엔드 집적 회로 및 다른 집적 회로는 패키지 기판의 제1 측면 상에 배치될 수 있다. 스택형 필터 조립체 및 다른 회로는 패키지 기판의 제1 측면 상에 배치될 수 있고, 프론트 엔드 집적 회로는 제1 측면에 대향한 패키지 기판의 제2 측면 상에 배치될 수 있다. 다른 집적 회로는 스택형 필터 조립체와 제2 집적 회로 사이에 배치될 수 있다. 다른 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 다른 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다. 프론트 엔드 집적 회로는 세미컨덕터-온-인슐레이터 다이 상에 존재할 수 있다.
본 개시내용의 다른 양태는 프론트 엔드 집적 회로이며, 이는 다중 모드 전력 증폭기 회로, 제어 신호를 수신하도록 구성된 입력 패드 및 오버스트레스 보호 회로를 포함한다. 다중 모드 전력 증폭기 회로는 2개 이상의 트랜지스터의 트랜지스터 스택을 포함하는 스택형 출력 스테이지를 포함한다. 다중 모드 전력 증폭기 회로는 또한 다중 모드 전력 증폭기 회로의 모드에 기초하여 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함한다. 다중 모드 전력 증폭기 회로는 제어 신호에 의해 제어가능하다. 오버스트레스 보호 회로는 입력 패드와 제1 공급 노드 사이에 전기적으로 연결된 오버스트레스 감지 회로, 입력 패드와 신호 노드 사이에 전기적으로 연결된 임피던스 요소 및 신호 노드와 제1 공급 노드 사이에 전기적으로 연결된 제어가능한 클램프를 포함한다. 오버스트레스 감지 회로는 입력 패드에서 전기적 오버스트레스 이벤트를 검출하는 것에 응답하여 제어가능한 클램프를 활성화시키도록 구성된다.
바이어스 회로는 트랜지스터 스택의 트랜지스터를 제1 모드에서 선형 동작 영역으로 그리고, 제2 모드에서 스위치로서 바이어스하도록 구성될 수 있다. 바이어스 회로는 제2 모드에서 트랜지스터를 포화 동작 영역에서 바이어스하도록 구성될 수 있다. 제2 모드는 제1 모드보다 낮은 전력과 연계될 수 있다. 스택형 출력 스테이지는 제1 모드에 비해 제2 모드에서 더 낮은 전압 레벨을 갖는 공급 전압을 수신하도록 구성될 수 있다. 스택형 출력 스테이지는 적어도 3개의 상이한 모드에서 동작할 수 있다. 트랜지스터 스택은 적어도 3개의 트랜지스터를 직렬로 포함할 수 있다.
오버스트레스 감지 회로는 복수의 다이오드 및 복수의 다이오드를 통한 전류의 유동을 발생시키는 전기적 오버스트레스 이벤트에 응답하여 활성화되도록 구성된 제1 전계 효과 트랜지스터를 포함할 수 있다. 제어가능한 클램프는 전류 미러(current mirror)로서 제1 전계 효과 트랜지스터와 전기적으로 연결된 제2 전계 효과 트랜지스터를 포함할 수 있다. 임피던스 요소는 저항기를 포함할 수 있다. 오버스트레스 보호 회로는 신호 노드와 제2 공급 노드 사이에 전기적으로 연결된 오버슈트 제한 회로를 추가로 포함할 수 있다. 오버스트레스 보호 회로는 오버슈트 제한 회로의 트리거 전압을 제어하도록 구성된 적어도 하나의 다이오드를 포함할 수 있다. 제1 공급 노드는 접지 레일일 수 있고, 제2 공급 노드는 전력 공급 레일일 수 있다.
무선 통신 디바이스는 프론트 엔드 집적 회로를 포함할 수 있다. 패키징된 모듈은 프론트 엔드 집적 회로를 포함할 수 있다. 프론트 엔드 집적 회로는 세미컨덕터-온-인슐레이터 다이 상에 구현될 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판 위로 연장하는 라디오 주파수 차폐 구조, 라디오 주파수 차폐 구조의 내부에 위치된 프론트 엔드 집적 회로 및 라디오 주파수 차폐 구조 외부의 패키지 기판 상의 안테나를 포함한다. 프론트 엔드 집적 회로는 다중 모드 전력 증폭기 회로를 포함하고, 이는 2개 이상의 트랜지스터의 트랜지스터 스택을 포함하는 스택형 출력 스테이지 및 다중 모드 전력 증폭기 회로의 모드에 기초하여 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하는 바이어스 회로를 포함한다.
바이어스 회로는 트랜지스터 스택의 트랜지스터를 제1 모드에서 선형 동작 영역으로 그리고, 제2 모드에서 스위치로서 바이어스하도록 구성될 수 있다. 바이어스 회로는 제2 모드에서 트랜지스터를 포화 동작 영역에서 바이어스하도록 구성될 수 있다. 제2 모드는 제1 모드보다 낮은 전력과 연계될 수 있다. 스택형 출력 스테이지는 제1 모드에 비해 제2 모드에서 더 낮은 전압 레벨을 갖는 공급 전압을 수신하도록 구성될 수 있다. 스택형 출력 스테이지는 적어도 3개의 상이한 모드에서 동작할 수 있다. 트랜지스터 스택은 적어도 3개의 트랜지스터를 직렬로 포함할 수 있다.
라디오 주파수 차폐 구조는 안테나와 프론트 엔드 집적 회로 사이에 배치된 복수의 와이어 본드를 포함할 수 있다. 라디오 주파수 차폐 구조는 프론트 엔드 집적 회로의 적어도 2개의 측면 주변에 배치된 와이어 본드 벽을 포함할 수 있다. 라디오 주파수 차폐 구조는 패키지 기판에 실질적으로 평행한 차폐 층을 포함할 수 있고, 프론트 엔드 집적 회로는 차폐 층과 패키지 기판 사이에 배치될 수 있다. 차폐 층은 구리를 포함할 수 있다. 패키징된 모듈은 보호 층과 프론트 엔드 집적 회로 사이에 차폐 층이 배치되도록 차폐 층 위에 보호 층을 추가로 포함할 수 있다. 보호 층은 티타늄을 포함할 수 있다.
안테나는 다중 층 안테나일 수 있다. 안테나의 제1 부분은 패키지 기판의 제1 측면 상에 있을 수 있고, 안테나의 제2 부분은 패키지 기판의 제2 측면 상에 있을 수 있으며, 제2 측면은 제1 측면에 대향한다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 프론트 엔드 집적 회로는 세미컨덕터-온-인슐레이터 다이 상에 구현될 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이 패키징된 모듈은 접지 평면을 포함하는 다중 층 기판, 다중 층 기판의 제1 측면 상의 안테나 및 다중 층 기판의 제2 측면 상의 프론트 엔드 집적 회로를 포함한다. 프론트 엔드 집적 회로는 다중 모드 전력 증폭기 회로를 포함하고, 이는 2개 이상의 트랜지스터의 트랜지스터 스택을 포함하는 스택형 출력 스테이지 및 다중 모드 전력 증폭기 회로의 모드에 기초하여 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함한다. 접지 평면은 안테나와 프론트 엔드 집적 회로 사이에 위치된다.
바이어스 회로는 트랜지스터 스택의 트랜지스터를 제1 모드에서 선형 동작 영역으로 그리고, 제2 모드에서 스위치로서 바이어스하도록 구성될 수 있다. 바이어스 회로는 제2 모드에서 트랜지스터를 포화 동작 영역에서 바이어스하도록 구성될 수 있다. 제2 모드는 제1 모드보다 낮은 전력과 연계될 수 있다. 스택형 출력 스테이지는 제1 모드에 비해 제2 모드에서 더 낮은 전압 레벨을 갖는 공급 전압을 수신하도록 구성될 수 있다. 스택형 출력 스테이지는 적어도 3개의 상이한 모드에서 동작할 수 있다. 트랜지스터 스택은 적어도 3개의 트랜지스터를 직렬로 포함할 수 있다.
패키징된 모듈은 프론트 엔드 집적 회로 주변에 배치되어 접지 평면에 전기적으로 연결된 전도성 피쳐(feature)를 포함할 수 있고, 전도성 피쳐와 접지 평면은 프론트 엔드 집적 회로에 차폐를 제공하도록 동작할 수 있다. 전도성 피쳐는 솔더 범프를 포함할 수 있다. 패키징된 모듈은 프론트 엔드 집적 회로 주변의 몰딩 재료와, 솔더 범프 중 하나의 솔더 범프와 접지 평면을 전기적으로 연결하기 위해 몰딩 재료를 통해 연장하는 비아를 포함할 수 있다. 안테나는 폴디드 1/4 파장 안테나일 수 있다. 안테나는 루프 안테나일 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 프론트 엔드 집적 회로는 세미컨덕터-온-인슐레이터 다이 상에 구현될 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판에 의해 지지된 제1 집적 회로, 패키지 기판에 의해 지지된 크리스털 및 패키지 기판에 의해 지지된 제2 집적 회로를 포함한다. 제1 집적 회로는 크리스털과 패키지 기판 사이에 배치된다. 제2 집적 회로는 다중 모드 전력 증폭기 회로를 포함하고, 이는 2개 이상의 트랜지스터의 트랜지스터 스택을 포함하는 스택형 출력 스테이지 및 다중 모드 전력 증폭기 회로의 모드에 기초하여 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함한다.
바이어스 회로는 트랜지스터 스택의 트랜지스터를 제1 모드에서 선형 동작 영역으로 그리고, 제2 모드에서 스위치로서 바이어스하도록 구성될 수 있다. 바이어스 회로는 제2 모드에서 트랜지스터를 포화 동작 영역에서 바이어스하도록 구성될 수 있다. 제2 모드는 제1 모드보다 낮은 전력과 연계될 수 있다. 스택형 출력 스테이지는 제1 모드에 비해 제2 모드에서 더 낮은 전압 레벨을 갖는 공급 전압을 수신하도록 구성될 수 있다. 스택형 출력 스테이지는 적어도 3개의 상이한 모드에서 동작할 수 있다. 트랜지스터 스택은 적어도 3개의 트랜지스터를 직렬로 포함할 수 있다.
크리스털, 제1 집적 회로 및 제2 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있다. 크리스털 및 제1 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있고, 제2 집적 회로는 제1 측면에 대향한 패키지 기판의 제2 측면에 배치될 수 있다. 제1 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 제2 집적 회로는 세미컨덕터-온-인슐레이터 다이일 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판에 의해 지지된 제1 집적 회로, 패키지 기판에 의해 지지되고 제1 집적 회로와 패키지 기판 사이에 배치되어 있는 크리스털 조립체 및 패키지 기판에 의해 지지된 제2 집적 회로를 포함한다. 제2 집적 회로는 다중 모드 전력 증폭기 회로를 포함하고, 이는 2개 이상의 트랜지스터의 트랜지스터 스택을 포함하는 스택형 출력 스테이지 및 다중 모드 전력 증폭기 회로의 모드에 기초하여 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함한다.
바이어스 회로는 트랜지스터 스택의 트랜지스터를 제1 모드에서 선형 동작 영역으로 그리고, 제2 모드에서 스위치로서 바이어스하도록 구성될 수 있다. 바이어스 회로는 제2 모드에서 트랜지스터를 포화 동작 영역에서 바이어스하도록 구성될 수 있다. 제2 모드는 제1 모드보다 낮은 전력과 연계될 수 있다. 스택형 출력 스테이지는 제1 모드에 비해 제2 모드에서 더 낮은 전압 레벨을 갖는 공급 전압을 수신하도록 구성될 수 있다. 스택형 출력 스테이지는 적어도 3개의 상이한 모드에서 동작할 수 있다. 트랜지스터 스택은 적어도 3개의 트랜지스터를 직렬로 포함할 수 있다.
크리스털 조립체는 크리스털, 제1 신호를 수신하도록 구성된 입력 단자, 제2 신호를 출력하도록 구성된 출력 단자, 전도성 필라 및 크리스털을 둘러싸도록 구성된 인클로저를 포함할 수 있다. 전도성 필라는 적어도 부분적으로 인클로저의 측면 내에 형성되어 인클로저의 상단 표면으로부터 저부 표면으로 연장할 수 있고, 전도성 필라는 제1 및 제2 신호와는 별개인 제3 신호를 전도하도록 구성될 수 있다. 크리스털 조립체는 인클로저의 측면 중 하나 이상을 따라 복수의 전도성 필라를 포함할 수 있고, 복수의 전도성 필라 중 각각의 전도성 필라는 인클로저의 상단 표면으로부터 인클로저의 저부 표면으로 연장한다.
크리스털 조립체, 제1 집적 회로 및 제2 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있다. 크리스털 조립체 및 제1 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있고, 제2 집적 회로는 제1 측면에 대향한 패키지 기판의 제2 측면에 배치될 수 있다. 제1 집적 회로는 크리스털 조립체와 제2 집적 회로 사이에 배치될 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 제1 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다. 제2 집적 회로는 세미컨덕터-온-인슐레이터 다이일 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판에 의해 지지된 프론트 엔드 집적 회로 및 패키지 기판에 의해 지지된 스택형 필터 조립체를 포함한다. 프론트 엔드 집적 회로는 다중 모드 전력 증폭기 회로를 포함하고, 이는 2개 이상의 트랜지스터의 트랜지스터 스택을 포함하는 스택형 출력 스테이지 및 다중 모드 전력 증폭기 회로의 모드에 기초하여 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함한다. 스택형 필터 조립체는 프론트 엔드 집적 회로와 연계된 신호를 필터링하도록 구성된다.
바이어스 회로는 트랜지스터 스택의 트랜지스터를 제1 모드에서 선형 동작 영역으로 그리고, 제2 모드에서 스위치로서 바이어스하도록 구성될 수 있다. 바이어스 회로는 제2 모드에서 트랜지스터를 포화 동작 영역에서 바이어스하도록 구성될 수 있다. 제2 모드는 제1 모드보다 낮은 전력과 연계될 수 있다. 스택형 출력 스테이지는 제1 모드에 비해 제2 모드에서 더 낮은 전압 레벨을 갖는 공급 전압을 수신하도록 구성될 수 있다. 스택형 출력 스테이지는 적어도 3개의 상이한 모드에서 동작할 수 있다. 트랜지스터 스택은 적어도 3개의 트랜지스터를 직렬로 포함할 수 있다.
스택형 필터 조립체는 표면 실장 디바이스로서 각각 패키징된 복수의 패시브 컴포넌트를 포함할 수 있다. 적어도 하나의 패시브 컴포넌트는 패키지 기판과 직접 통신할 수 있고, 적어도 다른 패시브 컴포넌트는 패키지 기판과 직접 통신하는 적어도 하나의 패시브 컴포넌트에 의해 패키지 기판 위에 지지될 수 있다. 스택형 필터 조립체는 파이-필터(pi-filter) 회로, 대역통과 필터 회로, 대역 리젝트 필터 회로 또는 노치 필터 회로 중 적어도 하나를 포함할 수 있다.
패키징된 모듈은 패키지 기판에 의해 지지된 다른 집적 회로를 포함할 수 있다. 스택형 필터 조립체, 프론트 엔드 집적 회로 및 다른 집적 회로는 패키지 기판의 제1 측면 상에 배치될 수 있다. 스택형 필터 조립체 및 다른 회로는 패키지 기판의 제1 측면 상에 배치될 수 있고, 프론트 엔드 집적 회로는 제1 측면에 대향한 패키지 기판의 제2 측면 상에 배치될 수 있다. 다른 집적 회로는 스택형 필터 조립체와 제2 집적 회로 사이에 배치될 수 있다. 다른 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 다른 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다. 프론트 엔드 집적 회로는 세미컨덕터-온-인슐레이터 다이 상에 존재할 수 있다.
본 개시내용의 다른 양태는 프론트 엔드 집적 회로이며, 이는 주입-고정형 발진기 드라이버 스테이지를 포함하는 전력 증폭기, 제어 신호를 수신하도록 구성된 입력 패드 및 오버스트레스 보호 회로를 포함한다. 전력 증폭기는 제어 신호에 의해 제어가능하다. 오버스트레스 보호 회로는 입력 패드와 제1 공급 노드 사이에 전기적으로 연결된 오버스트레스 감지 회로, 입력 패드와 신호 노드 사이에 전기적으로 연결된 임피던스 요소 및 신호 노드와 제1 공급 노드 사이에 전기적으로 연결된 제어가능한 클램프를 포함한다. 오버스트레스 감지 회로는 입력 패드에서 전기적 오버스트레스 이벤트를 검출하는 것에 응답하여 제어가능한 클램프를 활성화시키도록 구성된다.
주입-고정형 발진기 드라이버 스테이지는 차동 대 단일단(differential to singled-ended) 신호 변환을 제공하도록 구성된 출력 발룬을 포함할 수 있다. 주입-고정형 발진기 드라이버 스테이지에는 실질적 고정 공급 전압이 급전될 수 있다. 주입-고정형 발진기 드라이버 스테이지는 단일단 입력 신호를 수신하도록 구성될 수 있고, 주입-고정형 발진기 드라이버 스테이지는 단일단 입력 신호를 차동 입력 신호로 변환하도록 구성된 입력 트랜스포머를 포함할 수 있다.
주입-고정형 발진기 드라이버 스테이지는 인덕터-커패시터 탱크에 전기적으로 연결된 네거티브 트랜스컨덕턴스 회로를 포함할 수 있고, 네거티브 트랜스컨덕턴스 회로는 발진을 유지하기 위해 인덕터-커패시터 탱크에 에너지를 제공하도록 구성된다. 네거티브 트랜스컨덕턴스 회로는 한 쌍의 교차 결합 금속 산화물 반도체 트랜지스터를 포함할 수 있다. 주입-고정형 발진기 드라이버 스테이지는 라디오 주파수 입력 신호에 기초하여 인덕터-커패시터 탱크에 신호 주입을 제공하도록 구성된 신호 주입 회로를 추가로 포함할 수 있다.
오버스트레스 감지 회로는 복수의 다이오드 및 복수의 다이오드를 통한 전류의 유동을 발생시키는 전기적 오버스트레스 이벤트에 응답하여 활성화되도록 구성된 제1 전계 효과 트랜지스터를 포함할 수 있다. 제어가능한 클램프는 전류 미러(current mirror)로서 제1 전계 효과 트랜지스터와 전기적으로 연결된 제2 전계 효과 트랜지스터를 포함할 수 있다. 임피던스 요소는 저항기를 포함할 수 있다. 오버스트레스 보호 회로는 신호 노드와 제2 공급 노드 사이에 전기적으로 연결된 오버슈트 제한 회로를 추가로 포함할 수 있다. 오버스트레스 보호 회로는 오버슈트 제한 회로의 트리거 전압을 제어하도록 구성된 적어도 하나의 다이오드를 포함할 수 있다. 제1 공급 노드는 접지 레일일 수 있고, 제2 공급 노드는 전력 공급 레일일 수 있다.
무선 통신 디바이스는 프론트 엔드 집적 회로를 포함할 수 있다. 시스템 보드는 프론트 엔드 집적 회로를 포함할 수 있다. 프론트 엔드 집적 회로는 세미컨덕터-온-인슐레이터 다이 상에 구현될 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판 위로 연장하는 라디오 주파수 차폐 구조, 라디오 주파수 차폐 구조의 내부에 위치된 프론트 엔드 집적 회로 및 라디오 주파수 차폐 구조 외부의 패키지 기판 상의 안테나를 포함한다. 프론트 엔드 집적 회로는 주입-고정형 발진기 드라이버 스테이지를 포함한다.
주입-고정형 발진기 드라이버 스테이지는 차동 대 단일단(differential to singled-ended) 신호 변환을 제공하도록 구성된 출력 발룬을 포함할 수 있다. 주입-고정형 발진기 드라이버 스테이지에는 실질적 고정 공급 전압이 급전될 수 있다. 주입-고정형 발진기 드라이버 스테이지는 단일단 입력 신호를 수신하도록 구성될 수 있고, 주입-고정형 발진기 드라이버 스테이지는 단일단 입력 신호를 차동 입력 신호로 변환하도록 구성된 입력 트랜스포머를 포함할 수 있다.
주입-고정형 발진기 드라이버 스테이지는 인덕터-커패시터 탱크에 전기적으로 연결된 네거티브 트랜스컨덕턴스 회로를 포함할 수 있고, 네거티브 트랜스컨덕턴스 회로는 발진을 유지하기 위해 인덕터-커패시터 탱크에 에너지를 제공하도록 구성된다. 네거티브 트랜스컨덕턴스 회로는 한 쌍의 교차 결합 금속 산화물 반도체 트랜지스터를 포함할 수 있다. 주입-고정형 발진기 드라이버 스테이지는 라디오 주파수 입력 신호에 기초하여 인덕터-커패시터 탱크에 신호 주입을 제공하도록 구성된 신호 주입 회로를 추가로 포함할 수 있다.
라디오 주파수 차폐 구조는 안테나와 프론트 엔드 집적 회로 사이에 배치된 복수의 와이어 본드를 포함할 수 있다. 라디오 주파수 차폐 구조는 프론트 엔드 집적 회로의 적어도 2개의 측면 주변에 배치된 와이어 본드 벽을 포함할 수 있다. 라디오 주파수 차폐 구조는 패키지 기판에 실질적으로 평행한 차폐 층을 포함할 수 있고, 프론트 엔드 집적 회로는 차폐 층과 패키지 기판 사이에 배치될 수 있다. 차폐 층은 구리를 포함할 수 있다. 패키징된 모듈은 보호 층과 프론트 엔드 집적 회로 사이에 차폐 층이 배치되도록 차폐 층 위에 보호 층을 추가로 포함할 수 있다. 보호 층은 티타늄을 포함할 수 있다.
안테나는 다중 층 안테나일 수 있다. 안테나의 제1 부분은 패키지 기판의 제1 측면 상에 있을 수 있고, 안테나의 제2 부분은 패키지 기판의 제2 측면 상에 있을 수 있으며, 제2 측면은 제1 측면에 대향한다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 프론트 엔드 집적 회로는 세미컨덕터-온-인슐레이터 다이 상에 구현될 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이 패키징된 모듈은 접지 평면을 포함하는 다중 층 기판, 다중 층 기판의 제1 측면 상의 안테나 및 다중 층 기판의 제2 측면 상의 프론트 엔드 집적 회로를 포함한다. 프론트 엔드 집적 회로는 주입-고정형 발진기 드라이버 스테이지를 포함하고, 접지 평면은 안테나와 프론트 엔드 집적 회로 사이에 위치된다.
주입-고정형 발진기 드라이버 스테이지는 차동 대 단일단(differential to singled-ended) 신호 변환을 제공하도록 구성된 출력 발룬을 포함할 수 있다. 주입-고정형 발진기 드라이버 스테이지에는 실질적 고정 공급 전압이 급전될 수 있다. 주입-고정형 발진기 드라이버 스테이지는 단일단 입력 신호를 수신하도록 구성될 수 있고, 주입-고정형 발진기 드라이버 스테이지는 단일단 입력 신호를 차동 입력 신호로 변환하도록 구성된 입력 트랜스포머를 포함할 수 있다.
주입-고정형 발진기 드라이버 스테이지는 인덕터-커패시터 탱크에 전기적으로 연결된 네거티브 트랜스컨덕턴스 회로를 포함할 수 있고, 네거티브 트랜스컨덕턴스 회로는 발진을 유지하기 위해 인덕터-커패시터 탱크에 에너지를 제공하도록 구성된다. 네거티브 트랜스컨덕턴스 회로는 한 쌍의 교차 결합 금속 산화물 반도체 트랜지스터를 포함할 수 있다. 주입-고정형 발진기 드라이버 스테이지는 라디오 주파수 입력 신호에 기초하여 인덕터-커패시터 탱크에 신호 주입을 제공하도록 구성된 신호 주입 회로를 추가로 포함할 수 있다.
패키징된 모듈은 프론트 엔드 집적 회로 주변에 배치되어 접지 평면에 전기적으로 연결된 전도성 피쳐(feature)를 포함할 수 있고, 전도성 피쳐와 접지 평면은 프론트 엔드 집적 회로에 차폐를 제공하도록 동작할 수 있다. 전도성 피쳐는 솔더 범프를 포함할 수 있다. 패키징된 모듈은 프론트 엔드 집적 회로 주변의 몰딩 재료와, 솔더 범프 중 하나의 솔더 범프와 접지 평면을 전기적으로 연결하기 위해 몰딩 재료를 통해 연장하는 비아를 포함할 수 있다. 안테나는 폴디드 1/4 파장 안테나일 수 있다. 안테나는 루프 안테나일 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 프론트 엔드 집적 회로는 세미컨덕터-온-인슐레이터 다이 상에 구현될 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판에 의해 지지된 제1 집적 회로, 패키지 기판에 의해 지지된 크리스털 및 패키지 기판에 의해 지지된 제2 집적 회로를 포함한다. 제1 집적 회로는 크리스털과 패키지 기판 사이에 배치된다. 제2 집적 회로는 주입-고정형 발진기 드라이버 스테이지를 포함하는 전력 증폭기를 포함한다.
주입-고정형 발진기 드라이버 스테이지는 차동 대 단일단(differential to singled-ended) 신호 변환을 제공하도록 구성된 출력 발룬을 포함할 수 있다. 주입-고정형 발진기 드라이버 스테이지에는 실질적 고정 공급 전압이 급전될 수 있다. 주입-고정형 발진기 드라이버 스테이지는 단일단 입력 신호를 수신하도록 구성될 수 있고, 주입-고정형 발진기 드라이버 스테이지는 단일단 입력 신호를 차동 입력 신호로 변환하도록 구성된 입력 트랜스포머를 포함할 수 있다.
주입-고정형 발진기 드라이버 스테이지는 인덕터-커패시터 탱크에 전기적으로 연결된 네거티브 트랜스컨덕턴스 회로를 포함할 수 있고, 네거티브 트랜스컨덕턴스 회로는 발진을 유지하기 위해 인덕터-커패시터 탱크에 에너지를 제공하도록 구성된다. 네거티브 트랜스컨덕턴스 회로는 한 쌍의 교차 결합 금속 산화물 반도체 트랜지스터를 포함할 수 있다. 주입-고정형 발진기 드라이버 스테이지는 라디오 주파수 입력 신호에 기초하여 인덕터-커패시터 탱크에 신호 주입을 제공하도록 구성된 신호 주입 회로를 추가로 포함할 수 있다.
크리스털, 제1 집적 회로 및 제2 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있다. 크리스털 및 제1 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있고, 제2 집적 회로는 제1 측면에 대향한 패키지 기판의 제2 측면에 배치될 수 있다. 제1 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 제2 집적 회로는 세미컨덕터-온-인슐레이터 다이일 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판에 의해 지지된 제1 집적 회로, 패키지 기판에 의해 지지되고 제1 집적 회로와 패키지 기판 사이에 배치되어 있는 크리스털 조립체 및 패키지 기판에 의해 지지된 제2 집적 회로를 포함한다. 제2 집적 회로는 주입-고정형 발진기 드라이버 스테이지를 포함하는 전력 증폭기를 포함한다.
주입-고정형 발진기 드라이버 스테이지는 차동 대 단일단(differential to singled-ended) 신호 변환을 제공하도록 구성된 출력 발룬을 포함할 수 있다. 주입-고정형 발진기 드라이버 스테이지에는 실질적 고정 공급 전압이 급전될 수 있다. 주입-고정형 발진기 드라이버 스테이지는 단일단 입력 신호를 수신하도록 구성될 수 있고, 주입-고정형 발진기 드라이버 스테이지는 단일단 입력 신호를 차동 입력 신호로 변환하도록 구성된 입력 트랜스포머를 포함할 수 있다.
주입-고정형 발진기 드라이버 스테이지는 인덕터-커패시터 탱크에 전기적으로 연결된 네거티브 트랜스컨덕턴스 회로를 포함할 수 있고, 네거티브 트랜스컨덕턴스 회로는 발진을 유지하기 위해 인덕터-커패시터 탱크에 에너지를 제공하도록 구성된다. 네거티브 트랜스컨덕턴스 회로는 한 쌍의 교차 결합 금속 산화물 반도체 트랜지스터를 포함할 수 있다. 주입-고정형 발진기 드라이버 스테이지는 라디오 주파수 입력 신호에 기초하여 인덕터-커패시터 탱크에 신호 주입을 제공하도록 구성된 신호 주입 회로를 추가로 포함할 수 있다.
크리스털 조립체는 크리스털, 제1 신호를 수신하도록 구성된 입력 단자, 제2 신호를 출력하도록 구성된 출력 단자, 전도성 필라 및 크리스털을 둘러싸도록 구성된 인클로저를 포함할 수 있다. 전도성 필라는 적어도 부분적으로 인클로저의 측면 내에 형성되어 인클로저의 상단 표면으로부터 저부 표면으로 연장할 수 있고, 전도성 필라는 제1 및 제2 신호와는 별개인 제3 신호를 전도하도록 구성될 수 있다. 크리스털 조립체는 인클로저의 측면 중 하나 이상을 따라 복수의 전도성 필라를 포함할 수 있고, 복수의 전도성 필라 중 각각의 전도성 필라는 인클로저의 상단 표면으로부터 인클로저의 저부 표면으로 연장한다.
크리스털 조립체, 제1 집적 회로 및 제2 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있다. 크리스털 조립체 및 제1 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있고, 제2 집적 회로는 제1 측면에 대향한 패키지 기판의 제2 측면에 배치될 수 있다. 제1 집적 회로는 크리스털 조립체와 제2 집적 회로 사이에 배치될 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 제1 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다. 제2 집적 회로는 세미컨덕터-온-인슐레이터 다이일 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판에 의해 지지된 프론트 엔드 집적 회로 및 패키지 기판에 의해 지지된 스택형 필터 조립체를 포함한다. 프론트 엔드 집적 회로는 주입-고정형 발진기 드라이버 스테이지를 포함하는 전력 증폭기를 포함한다. 스택형 필터 조립체는 프론트 엔드 집적 회로와 연계된 신호를 필터링하도록 구성된다.
주입-고정형 발진기 드라이버 스테이지는 차동 대 단일단(differential to singled-ended) 신호 변환을 제공하도록 구성된 출력 발룬을 포함할 수 있다. 주입-고정형 발진기 드라이버 스테이지에는 실질적 고정 공급 전압이 급전될 수 있다. 주입-고정형 발진기 드라이버 스테이지는 단일단 입력 신호를 수신하도록 구성될 수 있고, 주입-고정형 발진기 드라이버 스테이지는 단일단 입력 신호를 차동 입력 신호로 변환하도록 구성된 입력 트랜스포머를 포함할 수 있다.
주입-고정형 발진기 드라이버 스테이지는 인덕터-커패시터 탱크에 전기적으로 연결된 네거티브 트랜스컨덕턴스 회로를 포함할 수 있고, 네거티브 트랜스컨덕턴스 회로는 발진을 유지하기 위해 인덕터-커패시터 탱크에 에너지를 제공하도록 구성된다. 네거티브 트랜스컨덕턴스 회로는 한 쌍의 교차 결합 금속 산화물 반도체 트랜지스터를 포함할 수 있다. 주입-고정형 발진기 드라이버 스테이지는 라디오 주파수 입력 신호에 기초하여 인덕터-커패시터 탱크에 신호 주입을 제공하도록 구성된 신호 주입 회로를 추가로 포함할 수 있다.
스택형 필터 조립체는 표면 실장 디바이스로서 각각 패키징된 복수의 패시브 컴포넌트를 포함할 수 있다. 적어도 하나의 패시브 컴포넌트는 패키지 기판과 직접 통신할 수 있고, 적어도 다른 패시브 컴포넌트는 패키지 기판과 직접 통신하는 적어도 하나의 패시브 컴포넌트에 의해 패키지 기판 위에 지지될 수 있다. 스택형 필터 조립체는 파이-필터(pi-filter) 회로, 대역통과 필터 회로, 대역 리젝트 필터 회로 또는 노치 필터 회로 중 적어도 하나를 포함할 수 있다.
패키징된 모듈은 패키지 기판에 의해 지지된 다른 집적 회로를 포함할 수 있다. 스택형 필터 조립체, 프론트 엔드 집적 회로 및 다른 집적 회로는 패키지 기판의 제1 측면 상에 배치될 수 있다. 스택형 필터 조립체 및 다른 회로는 패키지 기판의 제1 측면 상에 배치될 수 있고, 프론트 엔드 집적 회로는 제1 측면에 대향한 패키지 기판의 제2 측면 상에 배치될 수 있다. 다른 집적 회로는 스택형 필터 조립체와 제2 집적 회로 사이에 배치될 수 있다. 다른 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 다른 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다. 프론트 엔드 집적 회로는 세미컨덕터-온-인슐레이터 다이 상에 존재할 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판 위로 연장하는 라디오 주파수 차폐 구조, 라디오 주파수 차폐 구조의 내부에 위치된 프론트 엔드 집적 회로 및 라디오 주파수 차폐 구조 외부의 패키지 기판 상의 안테나를 포함한다. 프론트 엔드 집적 회로는 패드, 오버스트레스 보호 회로 및 신호 노드에 전기적으로 연결된 내부 회로를 포함한다. 오버스트레스 보호 회로는 패드와 제1 공급 노드 사이에 전기적으로 연결된 오버스트레스 감지 회로, 패드와 신호 노드 사이에 전기적으로 연결된 임피던스 요소 및 신호 노드와 제1 공급 노드 사이에 전기적으로 연결된 제어가능한 클램프를 포함한다. 오버스트레스 감지 회로는 패드에서 전기적 오버스트레스 이벤트를 검출하는 것에 응답하여 제어가능한 클램프를 활성화시키도록 구성된다.
오버스트레스 감지 회로는 복수의 다이오드 및 복수의 다이오드를 통한 전류의 유동을 발생시키는 전기적 오버스트레스 이벤트에 응답하여 활성화되도록 구성된 제1 전계 효과 트랜지스터를 포함할 수 있다. 제어가능한 클램프는 전류 미러(current mirror)로서 제1 전계 효과 트랜지스터와 전기적으로 연결된 제2 전계 효과 트랜지스터를 포함할 수 있다. 임피던스 요소는 저항기를 포함할 수 있다. 오버스트레스 보호 회로는 신호 노드와 제2 공급 노드 사이에 전기적으로 연결된 오버슈트 제한 회로를 추가로 포함할 수 있다. 오버스트레스 보호 회로는 오버슈트 제한 회로의 트리거 전압을 제어하도록 구성된 적어도 하나의 다이오드를 포함할 수 있다. 제1 공급 노드는 접지 레일일 수 있고, 제2 공급 노드는 전력 공급 레일일 수 있다.
라디오 주파수 차폐 구조는 안테나와 프론트 엔드 집적 회로 사이에 배치된 복수의 와이어 본드를 포함할 수 있다. 라디오 주파수 차폐 구조는 프론트 엔드 집적 회로의 적어도 2개의 측면 주변에 배치된 와이어 본드 벽을 포함할 수 있다. 라디오 주파수 차폐 구조는 패키지 기판에 실질적으로 평행한 차폐 층을 포함할 수 있고, 프론트 엔드 집적 회로는 차폐 층과 패키지 기판 사이에 배치될 수 있다. 차폐 층은 구리를 포함할 수 있다. 패키징된 모듈은 보호 층과 프론트 엔드 집적 회로 사이에 차폐 층이 배치되도록 차폐 층 위에 보호 층을 추가로 포함할 수 있다. 보호 층은 티타늄을 포함할 수 있다.
안테나는 다중 층 안테나일 수 있다. 안테나의 제1 부분은 패키지 기판의 제1 측면 상에 있을 수 있고, 안테나의 제2 부분은 패키지 기판의 제2 측면 상에 있을 수 있으며, 제2 측면은 제1 측면에 대향한다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 프론트 엔드 집적 회로는 세미컨덕터-온-인슐레이터 다이 상에 구현될 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이 패키징된 모듈은 접지 평면을 포함하는 다중 층 기판, 다중 층 기판의 제1 측면 상의 안테나 및 다중 층 기판의 제2 측면 상의 프론트 엔드 집적 회로를 포함한다. 프론트 엔드 집적 회로는 패드, 오버스트레스 보호 회로 및 신호 노드에 전기적으로 연결된 내부 회로를 포함한다. 오버스트레스 보호 회로는 패드와 제1 공급 노드 사이에 전기적으로 연결된 오버스트레스 감지 회로, 패드와 신호 노드 사이에 전기적으로 연결된 임피던스 요소 및 신호 노드와 제1 공급 노드 사이에 전기적으로 연결된 제어가능한 클램프를 포함한다. 오버스트레스 감지 회로는 패드에서 전기적 오버스트레스 이벤트를 검출하는 것에 응답하여 제어가능한 클램프를 활성화시키도록 구성된다. 접지 평면은 안테나와 프론트 엔드 집적 회로 사이에 위치된다.
오버스트레스 감지 회로는 복수의 다이오드 및 복수의 다이오드를 통한 전류의 유동을 발생시키는 전기적 오버스트레스 이벤트에 응답하여 활성화되도록 구성된 제1 전계 효과 트랜지스터를 포함할 수 있다. 제어가능한 클램프는 전류 미러(current mirror)로서 제1 전계 효과 트랜지스터와 전기적으로 연결된 제2 전계 효과 트랜지스터를 포함할 수 있다. 임피던스 요소는 저항기를 포함할 수 있다. 오버스트레스 보호 회로는 신호 노드와 제2 공급 노드 사이에 전기적으로 연결된 오버슈트 제한 회로를 추가로 포함할 수 있다. 오버스트레스 보호 회로는 오버슈트 제한 회로의 트리거 전압을 제어하도록 구성된 적어도 하나의 다이오드를 포함할 수 있다. 제1 공급 노드는 접지 레일일 수 있고, 제2 공급 노드는 전력 공급 레일일 수 있다.
패키징된 모듈은 프론트 엔드 집적 회로 주변에 배치되어 접지 평면에 전기적으로 연결된 전도성 피쳐(feature)를 포함할 수 있고, 전도성 피쳐와 접지 평면은 프론트 엔드 집적 회로에 차폐를 제공하도록 동작할 수 있다. 전도성 피쳐는 솔더 범프를 포함할 수 있다. 패키징된 모듈은 프론트 엔드 집적 회로 주변의 몰딩 재료와, 솔더 범프 중 하나의 솔더 범프와 접지 평면을 전기적으로 연결하기 위해 몰딩 재료를 통해 연장하는 비아를 포함할 수 있다. 안테나는 폴디드 1/4 파장 안테나일 수 있다. 안테나는 루프 안테나일 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 프론트 엔드 집적 회로는 세미컨덕터-온-인슐레이터 다이 상에 구현될 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판에 의해 지지된 제1 집적 회로, 패키지 기판에 의해 지지된 크리스털 및 패키지 기판에 의해 지지된 제2 집적 회로를 포함한다. 제1 집적 회로는 크리스털과 패키지 기판 사이에 배치된다. 제2 집적 회로는 패드, 오버스트레스 보호 회로 및 신호 노드에 전기적으로 연결된 내부 회로를 포함한다. 오버스트레스 보호 회로는 패드와 제1 공급 노드 사이에 전기적으로 연결된 오버스트레스 감지 회로, 패드와 신호 노드 사이에 전기적으로 연결된 임피던스 요소 및 신호 노드와 제1 공급 노드 사이에 전기적으로 연결된 제어가능한 클램프를 포함한다. 오버스트레스 감지 회로는 패드에서 전기적 오버스트레스 이벤트를 검출하는 것에 응답하여 제어가능한 클램프를 활성화시키도록 구성된다.
오버스트레스 감지 회로는 복수의 다이오드 및 복수의 다이오드를 통한 전류의 유동을 발생시키는 전기적 오버스트레스 이벤트에 응답하여 활성화되도록 구성된 제1 전계 효과 트랜지스터를 포함할 수 있다. 제어가능한 클램프는 전류 미러(current mirror)로서 제1 전계 효과 트랜지스터와 전기적으로 연결된 제2 전계 효과 트랜지스터를 포함할 수 있다. 임피던스 요소는 저항기를 포함할 수 있다. 오버스트레스 보호 회로는 신호 노드와 제2 공급 노드 사이에 전기적으로 연결된 오버슈트 제한 회로를 추가로 포함할 수 있다. 오버스트레스 보호 회로는 오버슈트 제한 회로의 트리거 전압을 제어하도록 구성된 적어도 하나의 다이오드를 포함할 수 있다. 제1 공급 노드는 접지 레일일 수 있고, 제2 공급 노드는 전력 공급 레일일 수 있다.
크리스털, 제1 집적 회로 및 제2 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있다. 크리스털 및 제1 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있고, 제2 집적 회로는 제1 측면에 대향한 패키지 기판의 제2 측면에 배치될 수 있다. 제1 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 제2 집적 회로는 세미컨덕터-온-인슐레이터 다이일 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판에 의해 지지된 제1 집적 회로, 패키지 기판에 의해 지지되고 제1 집적 회로와 패키지 기판 사이에 배치되어 있는 크리스털 조립체 및 패키지 기판에 의해 지지된 제2 집적 회로를 포함한다. 제2 집적 회로는 패드, 오버스트레스 보호 회로 및 신호 노드에 전기적으로 연결된 내부 회로를 포함한다. 오버스트레스 보호 회로는 패드와 제1 공급 노드 사이에 전기적으로 연결된 오버스트레스 감지 회로, 패드와 신호 노드 사이에 전기적으로 연결된 임피던스 요소 및 신호 노드와 제1 공급 노드 사이에 전기적으로 연결된 제어가능한 클램프를 포함한다. 오버스트레스 감지 회로는 패드에서 전기적 오버스트레스 이벤트를 검출하는 것에 응답하여 제어가능한 클램프를 활성화시키도록 구성된다.
오버스트레스 감지 회로는 복수의 다이오드 및 복수의 다이오드를 통한 전류의 유동을 발생시키는 전기적 오버스트레스 이벤트에 응답하여 활성화되도록 구성된 제1 전계 효과 트랜지스터를 포함할 수 있다. 제어가능한 클램프는 전류 미러(current mirror)로서 제1 전계 효과 트랜지스터와 전기적으로 연결된 제2 전계 효과 트랜지스터를 포함할 수 있다. 임피던스 요소는 저항기를 포함할 수 있다. 오버스트레스 보호 회로는 신호 노드와 제2 공급 노드 사이에 전기적으로 연결된 오버슈트 제한 회로를 추가로 포함할 수 있다. 오버스트레스 보호 회로는 오버슈트 제한 회로의 트리거 전압을 제어하도록 구성된 적어도 하나의 다이오드를 포함할 수 있다. 제1 공급 노드는 접지 레일일 수 있고, 제2 공급 노드는 전력 공급 레일일 수 있다.
크리스털 조립체는 크리스털, 제1 신호를 수신하도록 구성된 입력 단자, 제2 신호를 출력하도록 구성된 출력 단자, 전도성 필라 및 크리스털을 둘러싸도록 구성된 인클로저를 포함할 수 있다. 전도성 필라는 적어도 부분적으로 인클로저의 측면 내에 형성되어 인클로저의 상단 표면으로부터 저부 표면으로 연장할 수 있고, 전도성 필라는 제1 및 제2 신호와는 별개인 제3 신호를 전도하도록 구성될 수 있다. 크리스털 조립체는 인클로저의 측면 중 하나 이상을 따라 복수의 전도성 필라를 포함할 수 있고, 복수의 전도성 필라 중 각각의 전도성 필라는 인클로저의 상단 표면으로부터 인클로저의 저부 표면으로 연장한다.
크리스털 조립체, 제1 집적 회로 및 제2 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있다. 크리스털 조립체 및 제1 집적 회로는 패키지 기판의 제1 측면에 배치될 수 있고, 제2 집적 회로는 제1 측면에 대향한 패키지 기판의 제2 측면에 배치될 수 있다. 제1 집적 회로는 크리스털 조립체와 제2 집적 회로 사이에 배치될 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 제1 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다. 제2 집적 회로는 세미컨덕터-온-인슐레이터 다이일 수 있다.
본 개시내용의 다른 양태는 패키징된 모듈이며, 이는 패키지 기판, 패키지 기판에 의해 지지된 프론트 엔드 집적 회로 및 패키지 기판에 의해 지지된 스택형 필터 조립체를 포함한다. 프론트 엔드 집적 회로는 패드, 오버스트레스 보호 회로 및 신호 노드에 전기적으로 연결된 내부 회로를 포함한다. 오버스트레스 보호 회로는 패드와 제1 공급 노드 사이에 전기적으로 연결된 오버스트레스 감지 회로, 패드와 신호 노드 사이에 전기적으로 연결된 임피던스 요소 및 신호 노드와 제1 공급 노드 사이에 전기적으로 연결된 제어가능한 클램프를 포함한다. 오버스트레스 감지 회로는 패드에서 전기적 오버스트레스 이벤트를 검출하는 것에 응답하여 제어가능한 클램프를 활성화시키도록 구성된다. 스택형 필터 조립체는 프론트 엔드 집적 회로와 연계된 신호를 필터링하도록 구성된다.
오버스트레스 감지 회로는 복수의 다이오드 및 복수의 다이오드를 통한 전류의 유동을 발생시키는 전기적 오버스트레스 이벤트에 응답하여 활성화되도록 구성된 제1 전계 효과 트랜지스터를 포함할 수 있다. 제어가능한 클램프는 전류 미러(current mirror)로서 제1 전계 효과 트랜지스터와 전기적으로 연결된 제2 전계 효과 트랜지스터를 포함할 수 있다. 임피던스 요소는 저항기를 포함할 수 있다. 오버스트레스 보호 회로는 신호 노드와 제2 공급 노드 사이에 전기적으로 연결된 오버슈트 제한 회로를 추가로 포함할 수 있다. 오버스트레스 보호 회로는 오버슈트 제한 회로의 트리거 전압을 제어하도록 구성된 적어도 하나의 다이오드를 포함할 수 있다. 제1 공급 노드는 접지 레일일 수 있고, 제2 공급 노드는 전력 공급 레일일 수 있다.
스택형 필터 조립체는 표면 실장 디바이스로서 각각 패키징된 복수의 패시브 컴포넌트를 포함할 수 있다. 적어도 하나의 패시브 컴포넌트는 패키지 기판과 직접 통신할 수 있고, 적어도 다른 패시브 컴포넌트는 패키지 기판과 직접 통신하는 적어도 하나의 패시브 컴포넌트에 의해 패키지 기판 위에 지지될 수 있다. 스택형 필터 조립체는 파이-필터(pi-filter) 회로, 대역통과 필터 회로, 대역 리젝트 필터 회로 또는 노치 필터 회로 중 적어도 하나를 포함할 수 있다.
패키징된 모듈은 패키지 기판에 의해 지지된 다른 집적 회로를 포함할 수 있다. 스택형 필터 조립체, 프론트 엔드 집적 회로 및 다른 집적 회로는 패키지 기판의 제1 측면 상에 배치될 수 있다. 스택형 필터 조립체 및 다른 회로는 패키지 기판의 제1 측면 상에 배치될 수 있고, 프론트 엔드 집적 회로는 제1 측면에 대향한 패키지 기판의 제2 측면 상에 배치될 수 있다. 다른 집적 회로는 스택형 필터 조립체와 제2 집적 회로 사이에 배치될 수 있다. 다른 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다.
무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드는 패키징된 모듈을 포함할 수 있다. 다른 집적 회로는 마이크로프로세서와, 라디오 주파수 송신기 회로 또는 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다. 프론트 엔드 집적 회로는 세미컨덕터-온-인슐레이터 다이 상에 존재할 수 있다.
본 개시내용의 다른 양태는 저 노이즈 증폭기 시스템이며, 이는 저 노이즈 증폭기, 스위치 및 과부하 보호 회로를 포함한다. 저 노이즈 증폭기는 제1 인덕터, 라디오 주파수 신호를 증폭하도록 구성된 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기를 선형화하도록 네거티브 피드백을 제공한다. 스위치는 증폭 회로에 결합된다. 저 노이즈 증폭기에 대한 과부하 보호를 제공하기 위해 과부하 보호 회로는 라디오 주파수 신호와 연계된 신호 레벨에 기초하여 스위치의 임피던스를 조정하도록 구성된다.
스위치는 증폭을 위해 증폭 회로에 라디오 주파수 신호를 제공하도록 구성된 입력 스위치일 수 있다. 과부하 보호 회로는 입력 스위치의 임피던스를 조절하기 위해 입력 스위치의 아날로그 제어 입력에 피드백 신호를 제공할 수 있다. 과부하 보호 회로는 신호 레벨이 과부하 조건을 나타내는 것을 검출하는 것에 응답하여 입력 스위치의 임피던스를 증가시킬 수 있다. 저 노이즈 증폭기 시스템은 또한 과부하 보호 회로의 출력과 입력 스위치의 아날로그 제어 입력 사이에 결합된 리미터 인에이블 회로를 포함할 수 있고, 과부하 보호 회로는 리미터 인에이블 회로를 통해 아날로그 제어 입력에 피드백 신호를 제공하도록 구성된다. 리미터 인에이블 회로는 스위치 인에이블 신호를 수신하고, 아날로그 제어 입력으로부터 과부하 보호 회로의 출력을 분리시키고, 스위치 인에이블 신호가 디스에이블되는 것에 응답하여 입력 스위치를 턴 오프할 수 있다. 입력 스위치는 아날로그 제어 입력으로서 구성된 게이트를 갖는 전계 효과 트랜지스터를 포함할 수 있다.
신호 레벨은 저 노이즈 증폭기의 출력 신호 레벨일 수 있다. 대안적으로, 신호 레벨은 저 노이즈 증폭기의 입력 신호 레벨일 수 있다.
과부하 보호 회로는 검출기 및 에러 증폭기를 포함할 수 있다. 검출기는 신호 레벨을 검출하는 것에 기초하여 검출 신호를 생성할 수 있다. 에러 증폭기는 검출 신호에 기초하여 스위치를 위한 피드백 신호를 생성할 수 있다. 검출기는 저 노이즈 증폭기의 과부하 조건에 응답하여 포화하도록 구성된 바이폴라 트랜지스터를 포함할 수 있다. 검출기는 바이폴라 트랜지스터를 통해 유동하는 전류를 필터링하도록 구성된 커패시터를 포함할 수 있고, 검출기는 커패시터를 가로지른 전압에 기초하여 검출 신호를 생성할 수 있다. 검출 신호는 검출 전류를 포함할 수 있다. 에러 증폭기는 검출 전류와 기준 전류 사이의 차이를 증폭시키는 것에 기초하여 피드백 신호를 생성할 수 있다.
스위치는 제1 인덕터를 포함하는 매칭 회로를 통해 증폭 회로에 라디오 주파수 신호를 제공할 수 있다. 매칭 회로는 제1 인덕터와 직류 차단 커패시터 사이에 직렬로 직류 차단 커패시터 및 직렬 인덕터를 포함할 수 있다. 직류 차단 커패시터, 직렬 인덕터 및 제1 인덕터는 증폭 회로의 제어 단자와 스위치 사이에 직렬로 배열될 수 있다.
제1 인덕터 및 제2 인덕터는 함께 증폭 회로의 입력과 직렬인 1차 권선 및 증폭 회로의 트랜지스터와 저 전압 레퍼런스 사이에 연결된 2차 권선을 갖는 트랜스포머로서 기능할 수 있다. 제2 인덕터는 축퇴 인덕터로서 구성될 수 있다. 스위치는 제2 인덕터와 직렬일 수 있다. 예로서, 제2 인덕터는 스위치와 증폭 회로 사이에 직렬로 배열될 수 있다.
증폭 회로는 소스를 갖는 전계 효과 트랜지스터를 포함할 수 있고, 제2 인덕터는 소스 축퇴 인덕터로서 구성될 수 있다. 제1 인덕터 및 제2 인덕터는 함께 전계 효과 트랜지스터의 게이트와 직렬인 1차 권선 및 전계 효과 트랜지스터의 소스에 연결된 2차 권선을 갖는 트랜스포머로서 기능할 수 있다.
증폭 회로는 이미터를 갖는 바이폴라 트랜지스터를 포함하고, 제2 인덕터는 이미터 축퇴 인덕터로서 구성될 수 있다. 제1 인덕터 및 제2 인덕터는 함께 바이폴라 트랜지스터의 베이스와 직렬인 1차 권선 및 바이폴라 트랜지스터의 이미터에 연결된 2차 권선을 갖는 트랜스포머로서 기능할 수 있다.
저 노이즈 증폭기 시스템은 스위치와 제1 인덕터 사이에 직렬로 배열된 직렬 인덕터를 포함할 수 있다. 저 노이즈 증폭기 시스템은 스위치와 직렬 인덕터 사이에 전기적으로 연결된 직류 차단 커패시터를 포함할 수 있다. 저 노이즈 증폭기 시스템은 스위치와 직렬 인덕터 사이의 노드에 전기적으로 연결된 션트 커패시터를 포함할 수 있다.
본 개시내용의 다른 양태는 프론트 엔드 시스템이며, 이는 저 노이즈 증폭기, 입력 스위치 및 과부하 보호 회로를 포함한다. 저 노이즈 증폭기는 제1 인덕터, 제1 인덕터를 통해 라디오 주파수 신호를 수신하고 라디오 주파수 신호를 증폭하도록 구성된 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기를 선형화하도록 네거티브 피드백을 제공한다. 입력 스위치는 입력 스위치의 임피던스를 제어하도록 배열된 제어 입력을 가질 수 있다. 입력 스위치는 제1 인덕터에 결합된 제1 쓰로를 포함한다. 과부하 보호 회로는 저 노이즈 증폭기와 연계된 신호 레벨에 기초하여 입력 스위치의 제어 입력에 피드백 신호를 제공하도록 구성된다.
프론트 엔드 시스템은 바이패스 경로를 포함할 수 있다. 입력 스위치는 바이패스 경로에 전기적으로 연결된 제2 쓰로를 포함할 수 있다. 프론트 엔드 시스템은 전력 증폭기를 추가로 포함할 수 있다. 입력 스위치는 전력 증폭기에 전기적으로 연결된 제3 쓰로를 추가로 포함할 수 있다. 저 노이즈 증폭기, 바이패스 경로, 멀티-쓰로 스위치 및 전력 증폭기는 단일 다이 상에 구현될 수 있다.
프론트 엔드 시스템은 저 노이즈 증폭기의 출력에 전기적으로 연결된 제1 쓰로를 적어도 갖는 출력 스위치를 포함할 수 있다.
입력 스위치는 제1 상태에서 저 노이즈 증폭기의 입력을 안테나에 전기적으로 연결할 수 있다.
저 노이즈 증폭기, 입력 스위치 및 과부하 보호 회로는 단일 다이 상에 구현될 수 있다.
프론트 엔드 시스템은 저 노이즈 증폭기, 입력 스위치 및 과부하 보호 회로를 둘러싸는 패키지를 포함할 수 있다.
프론트 엔드 시스템에서, 제어 입력은 아날로그 입력일 수 있다.
프론트 엔드 시스템은 본 명세서에 설명된 저 노이즈 증폭기 시스템 중 임의의 것의 하나 이상의 적절한 특징을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스이며, 이는 프론트 엔드 시스템 및 프론트 엔드 시스템과 통신하는 안테나를 포함한다. 프론트 엔드 시스템은 저 노이즈 증폭기, 입력 스위치 및 과부하 보호 회로를 포함한다. 저 노이즈 증폭기는 제1 인덕터, 제1 인덕터를 통해 라디오 주파수 신호를 수신하고 라디오 주파수 신호를 증폭하도록 구성된 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기를 선형화하도록 네거티브 피드백을 제공한다. 입력 스위치는 입력 스위치의 임피던스를 제어하도록 배열된 제어 입력을 가질 수 있다. 입력 스위치는 제1 인덕터에 결합된 제1 쓰로를 포함한다. 과부하 보호 회로는 저 노이즈 증폭기와 연계된 신호 레벨에 기초하여 입력 스위치의 제어 입력에 피드백 신호를 제공하도록 구성된다.
프론트 엔드 시스템은 블루투스 신호를 처리하도록 구성될 수 있다. 프론트 엔드 시스템은 ZigBee 신호를 처리하도록 구성될 수 있다. 프론트 엔드 시스템은 Wi-Fi 신호를 처리하도록 구성될 수 있다.
프론트 엔드 시스템은 본 명세서에 설명된 프론트 엔드 시스템 중 임의의 것의 하나 이상의 적절한 특징을 포함할 수 있다.
무선 통신 디바이스는 이동 전화일 수 있다. 무선 통신 디바이스는 개인 통신망을 통해 무선 통신하도록 구성될 수 있다.
본 개시내용의 다른 양태는 저 노이즈 증폭기 시스템에 과부하 보호를 제공하는 방법이다. 이 방법은 저 노이즈 증폭기를 사용하여 라디오 주파수 신호를 증폭하는 단계- 저 노이즈 증폭기는 저 노이즈 증폭기를 선형화하기 위해 네거티브 피드백을 제공하도록 서로 자기적으로 결합된 제1 및 제2 인덕터를 포함함 -; 저 노이즈 증폭기와 연계된 신호 레벨이 과부하 조건을 나타내는 것을 검출하는 단계; 및 상기 검출에 응답하여 저 노이즈 증폭기의 증폭 회로에 결합된 스위치의 임피던스를 증가시켜 과부하 보호를 제공하는 단계를 포함한다.
신호 레벨의 검출은 저 노이즈 증폭기의 출력 신호 레벨을 검출하는 것을 포함할 수 있다. 대안적으로, 신호 레벨의 검출은 저 노이즈 증폭기의 입력 신호 레벨을 검출하는 것을 포함할 수 있다.
스위치는 저 노이즈 증폭기에 라디오 주파수 신호를 제공하도록 구성된 입력 스위치일 수 있다. 방법은 입력 스위치의 아날로그 제어 입력에 과부하 보호 회로의 출력을 선택적으로 연결하는 단계를 포함할 수 있다. 방법은 또한 스위치 인에이블 신호가 디스에이블되는 것에 응답하여 아날로그 제어 입력으로부터 과부하 보호 회로의 출력을 분리시키는 단계를 포함할 수 있다.
이 방법은 과부하 보호 회로의 에러 증폭기를 사용하여 저 노이즈 증폭기와 연계된 신호 레벨을 검출하는 것에 기초한 피드백 신호를 생성하는 단계를 포함하고, 피드백 신호에 대한 응답은 스위치의 임피던스를 증가시키는 것이다. 검출은 검출 전류를 생성하는 것을 포함할 수 있다. 피드백 신호를 생성하는 것은 검출 전류와 기준 전류 사이의 차이를 증폭시키는 것을 포함할 수 있다.
신호 레벨을 검출하는 것은 과부하 조건에 응답하여 바이폴라 트랜지스터를 포화시키는 것을 포함할 수 있다. 신호 레벨을 검출하는 것은 또한 커패시터를 사용하여 바이폴라 트랜지스터를 통해 유동하는 전류를 필터링하는 것 및 커패시터에 걸친 전압에 기초하여 검출된 신호 레벨을 제어하는 것을 포함할 수 있다.
스위치는 전계 효과 트랜지스터를 포함할 수 있다. 스위치의 임피던스를 증가시키는 것은 전계 효과 트랜지스터의 게이트에 아날로그 신호를 제공하는 것을 포함할 수 있다.
제2 인덕터는 소스 축퇴 인덕터일 수 있다. 대안적으로, 제2 인덕터는 이미터 축퇴 인덕터일 수 있다. 스위치는 제2 인덕터와 직렬로 배열될 수 있다.
스위치는 저 노이즈 증폭기에 라디오 주파수 신호를 제공하도록 구성된 입력 스위치일 수 있다. 직렬 인덕터는 입력 스위치와 제1 인덕터 사이에 직렬로 배열될 수 있다. 방법은 입력 스위치와 직렬 인덕터 사이에 전기적으로 연결된 차단 커패시터를 사용하여 라디오 주파수 신호와 연계된 직류 신호 컴포넌트를 차단하는 것을 포함할 수 있다. 션트 커패시터는 입력 스위치와 직렬 인덕터 사이의 노드에 전기적으로 연결될 수 있다.
본 개시내용의 다른 양태는 라디오 주파수 증폭기이며, 이는 라디오 주파수 입력 신호를 수신하도록 구성된 입력 단자, 라디오 주파수 출력 신호를 제공하도록 구성된 출력 단자, 증폭된 라디오 주파수 신호를 생성하기 위해 라디오 주파수 입력 신호를 증폭하도록 구성된 주입-고정형 발진기를 포함하는 드라이버 스테이지 및 출력 라디오 주파수 신호를 생성하도록 증폭된 라디오 주파수를 추가로 증폭하도록 구성된 스택형 출력 스테이지를 포함한다. 스택형 출력 스테이지는 서로 직렬인 적어도 제1 트랜지스터 및 제2 트랜지스터의 트랜지스터 스택을 포함한다.
스택형 출력 스테이지는 적어도 제1 모드 및 제2 모드에서 동작할 수 있다. 라디오 주파수 증폭기는 제1 모드에서 제2 트랜지스터를 선형 동작 영역으로 바이어스하고 제2 모드에서 제2 트랜지스터를 스위치로서 바이어스하도록 구성된 바이어스 회로를 포함할 수 있다. 바이어스 회로는 제2 모드에서 제2 트랜지스터를 포화 동작 영역에서 바이어스하도록 구성될 수 있다. 바이어스 회로는 모드 제어 신호에 기초하여 제1 트랜지스터 및 제2 트랜지스터를 위한 바이어스를 동적으로 생성하도록 구성될 수 있다. 제2 트랜지스터는 전계 효과 트랜지스터일 수 있고, 바이어스 회로는 제2 트랜지스터가 제2 모드에서 75 mV 미만의 드레인-대-소스 전압을 갖도록 제2 트랜지스터를 바이어스하도록 구성될 수 있다. 제2 트랜지스터는 전계 효과 트랜지스터일 수 있고, 바이어스 회로는 제2 트랜지스터가 제2 모드에서 100 mV 미만의 드레인-대-소스 전압을 갖도록 제2 트랜지스터를 바이어스하도록 구성될 수 있다. 제2 모드는 제1 모드보다 낮은 전력과 연계될 수 있다. 스택형 출력 스테이지는 적어도 3개의 상이한 모드에서 동작할 수 있다. 스택형 출력 스테이지는 공급 전압을 수신하도록 구성될 수 있고, 공급 전압은 제1 모드에 비해 제2 모드에서 더 낮은 전압 레벨을 갖는다. 라디오 주파수 증폭기는 제1 모드에서 제2 트랜지스터에 증폭된 라디오 주파수 신호를 제공하고, 제2 모드에서 제1 트랜지스터에 증폭된 라디오 주파수 신호를 제공하도록 구성된 스위치를 포함할 수 있다.
스택형 출력 스테이지는 제1 및 제2 트랜지스터와 직렬로 제3 트랜지스터를 포함할 수 있다. 제2 트랜지스터는 제1 트랜지스터와 제3 트랜지스터 사이에 직렬로 배열될 수 있다. 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터는 실리콘-온-인슐레이터 트랜지스터일 수 있다. 제2 트랜지스터는 제1 트랜지스터에 전기적으로 연결된 소스 및 제3 트랜지스터에 전기적으로 연결된 드레인을 갖는 전계 효과 트랜지스터일 수 있다. 제1 트랜지스터는 공통 소스 트랜지스터일 수 있고, 제2 트랜지스터는 공통 게이트 트랜지스터일 수 있고, 제3 트랜지스터는 공통 게이트 트랜지스터일 수 있다. 제1 트랜지스터는 공통 이미터 트랜지스터일 수 있고, 제2 트랜지스터는 공통 베이스 트랜지스터일 수 있고, 제3 트랜지스터는 공통 베이스 트랜지스터일 수 있다. 트랜지스터 스택은 서로 직렬로 적어도 4개의 트랜지스터를 포함할 수 있다.
제1 트랜지스터와 제2 트랜지스터는 세미컨덕터-온-인슐레이터 트랜지스터일 수 있다. 제1 트랜지스터는 공통 소스 트랜지스터일 수 있고, 제2 트랜지스터는 공통 게이트 트랜지스터일 수 있다. 제1 트랜지스터는 공통 이미터 트랜지스터일 수 있고, 제2 트랜지스터는 공통 베이스 트랜지스터일 수 있다.
드라이버 스테이지는 전력 증폭기 입력 스테이지일 수 있고, 스택형 출력 스테이지는 전력 증폭기 출력 스테이지일 수 있다.
라디오 주파수 증폭기는 출력 단자에 전기적으로 연결된 출력 매칭 네트워크를 포함할 수 있다. 출력 매칭 네트워크는 클래스 F 출력 매칭 네트워크일 수 있다. 출력 매칭 네트워크는 클래스 AB 출력 매칭 네트워크일 수 있다.
스택형 출력 스테이지는 라디오 주파수 증폭기의 모드에 따라 변하는 조절가능한 공급 전압을 가질 수 있다.
라디오 주파수 증폭기는 드라이버 스테이지의 출력과 스택형 출력 스테이지에 대한 입력 사이에 임피던스 매칭을 제공하는 인터스테이지 매칭 네트워크를 포함할 수 있다.
주입-고정형 발진기는 차동 대 단일단 신호 변환을 제공하도록 구성된 출력 발룬을 포함할 수 있다. 라디오 주파수 입력 신호는 단일단 입력 신호일 수 있고, 주입-고정형 발진기는 단일단 입력 신호를 차동 입력 신호로 변환하도록 구성된 입력 트랜스포머를 포함할 수 있다.
드라이버 스테이지에는 실질적으로 고정된 공급 전압이 급전될 수 있다. 스택형 출력 스테이지는 라디오 주파수 증폭기의 모드에 따라 변하는 조절가능한 공급 전압을 가질 수 있다.
라디오 주파수 입력 신호는 실질적으로 일정한 신호 인벨로프를 갖는 변조된 신호일 수 있다.
주입-고정형 발진기는 인덕터-커패시터 탱크에 전기적으로 연결된 네거티브 트랜스컨덕턴스 회로를 포함할 수 있고, 네거티브 트랜스컨덕턴스 회로는 발진을 유지하기 위해 인덕터-커패시터 탱크에 에너지를 제공하도록 구성될 수 있다. 네거티브 트랜스컨덕턴스 회로는 한 쌍의 교차 결합 금속 산화물 반도체 트랜지스터를 포함할 수 있다. 주입-고정형 발진기는 네거티브 트랜스컨덕턴스 회로의 바이어스 전류를 제어하는 게이트 바이어스 전압을 갖는 바이어스 금속 산화물 반도체 트랜지스터를 추가로 포함할 수 있다. 주입-고정형 발진기는 라디오 주파수 입력 신호에 기초하여 인덕터-커패시터 탱크에 신호 주입을 제공하도록 구성된 신호 주입 회로를 포함할 수 있다. 주입-고정형 발진기는 드라이버 스테이지의 출력에 증폭된 라디오 주파수 신호를 생성하도록 구성된 출력 트랜스포머를 포함할 수 있다. 인덕터-커패시터 탱크는 출력 트랜스포머의 인덕턴스와 연계된 인덕터 및 네거티브 트랜스컨덕턴스 회로의 기생 커패시턴스와 연계된 커패시터를 포함할 수 있다.
본 개시내용의 다른 양태는 라디오 주파수 신호 증폭 방법이다. 이 방법은 라디오 주파수 증폭기에 대한 입력으로서 라디오 주파수 입력 신호를 수신하는 단계- 라디오 주파수 증폭기는 드라이버 스테이지 및 스택형 출력 스테이지를 포함함 -; 드라이버 스테이지의 주입-고정형 발진기를 사용하여 증폭된 라디오 주파수 신호를 생성하도록 라디오 주파수 입력 신호를 증폭하는 단계; 및 출력 스테이지의 트랜지스터 스택을 사용하여 증폭된 라디오 주파수 신호를 증폭하는 단계- 트랜지스터 스택은 적어도 제1 트랜지스터와 제2 트랜지스터를 서로 직렬로 포함함 -를 포함한다.
방법은 적어도 제1 모드와 제2 모드로부터 선택된, 선택된 모드에서 스택형 출력 스테이지를 동작하는 단계를 추가로 포함할 수 있다. 방법은 제2 트랜지스터를 제1 모드에서 선형 동작 영역으로 바이어스시키고, 제2 모드에서 제2 트랜지스터를 스위치로서 바이어스시키는 단계를 추가로 포함할 수 있다. 방법은 제2 모드에서 제2 트랜지스터를 포화 동작 영역에서 바이어스시키는 단계를 추가로 포함할 수 있다. 제2 모드는 제1 모드보다 낮은 전력과 연계될 수 있다.
방법은 제1 모드에 비해 제2 모드에서 더 낮은 전압 레벨을 갖는 조절가능한 공급 전압을 스택형 출력 스테이지에 제공하는 단계를 추가로 포함할 수 있다. 방법은 출력 매칭 네트워크를 사용하여 라디오 주파수 증폭기의 출력에서 출력 매칭을 제공하는 단계를 포함할 수 있다. 방법은 인터스테이지 매칭 네트워크를 사용하여 드라이버 스테이지의 출력과 스택형 출력 스테이지에 대한 입력 사이의 인터스테이지 매칭을 제공하는 단계를 포함할 수 있다.
방법은 주입-고정형 발진기의 출력에서 차동 대 단일단 신호 변환을 제공하는 단계를 포함할 수 있다. 방법은 실질적으로 고정된 공급 전압을 사용하여 드라이버 스테이지에 급전하는 단계를 포함할 수 있다. 방법은 라디오 주파수 증폭기의 모드에 기초하여 스택형 출력 스테이지의 조절가능한 공급 전압을 변화시키는 단계를 포함할 수 있다. 라디오 주파수 입력 신호의 수신은 실질적으로 일정한 신호 인벨로프를 갖는 변조된 신호를 수신하는 것을 포함할 수 있다. 방법은 입력 트랜스포머를 사용하여 주입-고정형 발진기의 입력에서 단일단 대 차동 신호 변환을 제공하는 단계를 포함할 수 있다. 방법은 네거티브 트랜스컨덕턴스 회로를 사용하여 주입-고정형 발진기의 인덕터-커패시터 탱크의 발진기를 유지하는 단계를 포함할 수 있다. 방법은 바이어스 금속 산화물 반도체 트랜지스터의 게이트 바이어스를 제어함으로서 네거티브 트랜스컨덕턴스 회로의 바이어스 전류를 제어하는 단계를 포함할 수 있다. 방법은 신호 주입 회로를 사용하여 인덕터-커패시터 탱크에 라디오 주파수 입력 신호를 주입하는 단계를 포함할 수 있다.
본 개시내용의 다른 양태는 프론트 엔드 시스템이며, 이는 저 노이즈 증폭기, 드라이버 스테이지와 스택형 출력 스테이지를 포함하는 전력 증폭기 및 저 노이즈 증폭기와 전력 증폭기에 전기적으로 연결된 스위치를 포함한다. 드라이버 스테이지는 증폭된 라디오 주파수 신호를 생성하도록 라디오 주파수 입력 신호를 증폭하도록 구성되는 주입-고정형 발진기를 포함한다. 스택형 출력 스테이지는 출력 라디오 주파수 신호를 생성하도록 증폭된 라디오 주파수를 추가로 증폭하도록 구성된다. 스택형 출력 스테이지는 서로 직렬인 적어도 제1 트랜지스터 및 제2 트랜지스터의 트랜지스터 스택을 포함한다.
프론트 엔드 시스템은 다중 칩 모듈 상에 구현될 수 있다. 프론트 엔드 시스템은 집적 회로 상에 구현될 수 있다. 저 노이즈 증폭기 및 전력 증폭기는 단일 다이 상에 구현될 수 있다. 다이는 세미컨덕터-온-인슐레이터 다이일 수 있다. 프론트 엔드 시스템은 전력 증폭기, 저 노이즈 증폭기 및 스위치를 둘러싸는 패키지를 포함할 수 있다.
스위치는 전력 증폭기에 전기적으로 결합된 제1 쓰로 및 저 노이즈 증폭기에 전기적으로 결합된 제2 쓰로를 적어도 갖는 제1 멀티-쓰로 스위치일 수 있다. 제1 멀티 쓰로 스위치는 제3 쓰로를 추가로 포함할 수 있다. 프론트 엔드 시스템은 제3 쓰로에 전기적으로 결합된 바이패스 경로를 포함할 수 있다. 프론트 엔드 시스템은 전력 증폭기에 전기적으로 연결된 적어도 제1 쓰로 및 저 노이즈 증폭기에 전기적으로 결합된 제2 쓰로를 갖는 제2 멀티 쓰로 스위치를 추가로 포함할 수 있다. 제1 멀티 쓰로 스위치는 제1 상태에서 전력 증폭기의 출력을 안테나에 전기적으로 연결하도록 구성될 수 있고, 제1 멀티 쓰로 스위치는 제2 상태에서 저 노이즈 증폭기를 안테나에 전기적으로 연결하도록 구성될 수 있다. 제1 멀티 쓰로 스위치는 적어도 2개의 폴(pole)을 갖는다.
프론트 엔드 시스템은 스위치에 전기적으로 결합된 안테나를 포함할 수 있다.
프론트 엔드 시스템은 스택형 출력 스테이지를 위한 공급 전압을 생성하도록 구성된 공급 제어 회로를 포함할 수 있다. 공급 제어 회로는 DC대DC 컨버터를 포함할 수 있다.
스택형 출력 스테이지는 적어도 제1 모드 및 제2 모드에서 동작할 수 있다. 프론트 엔드 시스템은 제1 모드에서 제2 트랜지스터를 선형 동작 영역으로 바이어스하고 제2 모드에서 제2 트랜지스터를 스위치로서 바이어스하도록 구성된 바이어스 회로를 포함할 수 있다. 바이어스 회로는 제2 모드에서 제2 트랜지스터를 포화 동작 영역에서 바이어스하도록 구성될 수 있다. 바이어스 회로는 모드 제어 신호에 기초하여 제1 트랜지스터 및 제2 트랜지스터를 위한 바이어스를 동적으로 생성하도록 구성될 수 있다. 제2 트랜지스터는 전계 효과 트랜지스터일 수 있고, 바이어스 회로는 제2 트랜지스터가 제2 모드에서 75 mV 미만의 드레인-대-소스 전압을 갖도록 제2 트랜지스터를 바이어스하도록 구성될 수 있다. 제2 트랜지스터는 전계 효과 트랜지스터일 수 있고, 바이어스 회로는 제2 트랜지스터가 제2 모드에서 100 mV 미만의 드레인-대-소스 전압을 갖도록 제2 트랜지스터를 바이어스하도록 구성될 수 있다. 제2 모드는 제1 모드보다 낮은 전력과 연계될 수 있다. 스택형 출력 스테이지는 적어도 3개의 상이한 모드에서 동작할 수 있다. 스택형 출력 스테이지는 공급 전압을 수신하도록 구성될 수 있고, 공급 전압은 제1 모드에 비해 제2 모드에서 더 낮은 전압 레벨을 갖는다. 프론트 엔드 시스템은 제1 모드에서 제2 트랜지스터에 증폭된 라디오 주파수 신호를 제공하고, 제2 모드에서 제1 트랜지스터에 증폭된 라디오 주파수 신호를 제공하도록 구성된 스위치를 포함할 수 있다.
스택형 출력 스테이지는 제1 및 제2 트랜지스터와 직렬로 제3 트랜지스터를 포함할 수 있다. 제2 트랜지스터는 제1 트랜지스터와 제3 트랜지스터 사이에 직렬로 배열될 수 있다. 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터는 실리콘-온-인슐레이터 트랜지스터일 수 있다. 제2 트랜지스터는 제1 트랜지스터에 전기적으로 연결된 소스 및 제3 트랜지스터에 전기적으로 연결된 드레인을 갖는 전계 효과 트랜지스터일 수 있다. 제1 트랜지스터는 공통 소스 트랜지스터일 수 있고, 제2 트랜지스터는 공통 게이트 트랜지스터일 수 있고, 제3 트랜지스터는 공통 게이트 트랜지스터일 수 있다. 제1 트랜지스터는 공통 이미터 트랜지스터일 수 있고, 제2 트랜지스터는 공통 베이스 트랜지스터일 수 있고, 제3 트랜지스터는 공통 베이스 트랜지스터일 수 있다. 트랜지스터 스택은 서로 직렬로 적어도 4개의 트랜지스터를 포함할 수 있다.
제1 트랜지스터와 제2 트랜지스터는 세미컨덕터-온-인슐레이터 트랜지스터일 수 있다. 제1 트랜지스터는 공통 소스 트랜지스터일 수 있고, 제2 트랜지스터는 공통 게이트 트랜지스터일 수 있다. 제1 트랜지스터는 공통 이미터 트랜지스터일 수 있고, 제2 트랜지스터는 공통 베이스 트랜지스터일 수 있다.
스택형 출력 스테이지는 프론트 엔드 시스템의 모드에 따라 변하는 조절가능한 공급 전압을 가질 수 있다.
프론트 엔드 시스템은 드라이버 스테이지의 출력과 스택형 출력 스테이지에 대한 입력 사이에 임피던스 매칭을 제공하는 인터스테이지 매칭 네트워크를 포함할 수 있다.
주입-고정형 발진기는 차동 대 단일단 신호 변환을 제공하도록 구성된 출력 발룬을 포함할 수 있다. 라디오 주파수 입력 신호는 단일단 입력 신호일 수 있고, 주입-고정형 발진기는 단일단 입력 신호를 차동 입력 신호로 변환하도록 구성된 입력 트랜스포머를 포함할 수 있다.
드라이버 스테이지에는 실질적으로 고정된 공급 전압이 급전될 수 있다. 스택형 출력 스테이지는 프론트 엔드 시스템의 모드에 따라 변하는 조절가능한 공급 전압을 가질 수 있다.
라디오 주파수 입력 신호는 실질적으로 일정한 신호 인벨로프를 갖는 변조된 신호일 수 있다.
프론트 엔드 시스템은 스택형 출력 스테이지의 출력에 전기적으로 연결된 출력 매칭 네트워크를 포함할 수 있다.
라디오 주파수 입력 신호는 단일단 입력 신호일 수 있고, 주입-고정형 발진기는 단일단 입력 신호를 차동 입력 신호로 변환하도록 구성된 입력 트랜스포머를 포함할 수 있다.
주입-고정형 발진기는 인덕터-커패시터 탱크에 전기적으로 연결된 네거티브 트랜스컨덕턴스 회로를 포함할 수 있고, 네거티브 트랜스컨덕턴스 회로는 발진을 유지하기 위해 인덕터-커패시터 탱크에 에너지를 제공하도록 구성될 수 있다. 네거티브 트랜스컨덕턴스 회로는 한 쌍의 교차 결합 금속 산화물 반도체 트랜지스터를 포함할 수 있다. 주입-고정형 발진기는 네거티브 트랜스컨덕턴스 회로의 바이어스 전류를 제어하는 게이트 바이어스 전압을 갖는 바이어스 금속 산화물 반도체 트랜지스터를 추가로 포함할 수 있다. 주입-고정형 발진기는 라디오 주파수 입력 신호에 기초하여 인덕터-커패시터 탱크에 신호 주입을 제공하도록 구성된 신호 주입 회로를 포함할 수 있다. 주입-고정형 발진기는 드라이버 스테이지의 출력에 증폭된 라디오 주파수 신호를 생성하도록 구성된 출력 트랜스포머를 포함할 수 있다. 인덕터-커패시터 탱크는 출력 트랜스포머의 인덕턴스와 연계된 인덕터 및 네거티브 트랜스컨덕턴스 회로의 기생 커패시턴스와 연계된 커패시터를 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스이며, 이는 드라이버 스테이지와 스택형 출력 스테이지를 포함하는 전력 증폭기, 전력 증폭기에 라디오 주파수 입력 신호를 제공하도록 구성된 송신기, 스위치 및 스위치를 통해 스택형 출력 스테이지의 출력에 전기적으로 연결된 안테나를 포함한다. 드라이버 스테이지는 증폭된 라디오 주파수 신호를 생성하도록 라디오 주파수 입력 신호를 증폭하도록 구성되는 주입-고정형 발진기를 포함한다. 스택형 출력 스테이지는 출력 라디오 주파수 신호를 생성하도록 증폭된 라디오 주파수를 추가로 증폭하도록 구성된다. 스택형 출력 스테이지는 서로 직렬인 적어도 제1 트랜지스터 및 제2 트랜지스터의 트랜지스터 스택을 포함한다.
무선 통신 디바이스는 제2 공급 전압을 생성하도록 구성된 공급 제어 회로를 포함할 수 있다. 공급 제어 회로는 송신기로부터 모드 제어 신호를 수신하도록 구성될 수 있다.
무선 개인 통신망 시스템은 전력 증폭기 및 송신기를 포함할 수 있고, 라디오 주파수 입력 신호는 무선 개인 통신망 신호이다. 무선 지역 네트워크 시스템은 전력 증폭기 및 송신기를 포함할 수 있고, 라디오 주파수 입력 신호는 무선 지역 네트워크 신호일 수 있다. 전력 증폭기는 본 명세서에 설명된 전력 증폭기의 하나 이상의 특징을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스에서 사용하기 위한 패키징된 모듈이다. 패키징된 모듈은 기판에 의해 지지되고 적어도 마이크로프로세서와 라디오 주파수 송신기 회로 및 라디오 주파수 수신기 회로 중 하나 이상을 포함하는 제1 다이, 기판에 의해 지지된 크리스털 및 기판에 의해 지지되고 라디오 주파수 전력 증폭기를 포함하는 라디오 주파수 프론트 엔드의 적어도 일부를 구현하는 제2 다이를 포함한다. 제1 다이는 크리스털과 기판 사이에 배치된다. 기판은 제1 다이와 제2 다이 사이에 배치된다.
패키징된 모듈은 제1 다이와 크리스털을 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 패키징된 라디오 주파수 모듈이며, 이는 패키지 기판 위에서 연장하는 라디오 주파수 차폐 구조, 패키지 기판에 의해 지지되면서 라디오 주파수 차폐 구조의 내부에 있는 제1 다이, 라디오 주파수 차폐 구조 외부에서 패키지 기판에 의해 지지된 안테나 및 패키지 기판에 의해 지지된 크리스털을 포함한다. 제1 다이는 크리스털과 패키지 기판 사이에 배치된다. 제1 다이는 라디오 주파수 컴포넌트를 포함한다.
패키징된 라디오 주파수 모듈은 제1 다이, 크리스털 및 안테나를 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 라디오 주파수 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 라디오 주파수 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 패키징된 라디오 주파수 모듈이며, 이는 패키지 기판 위에서 연장하는 라디오 주파수 차폐 구조, 패키지 기판에 의해 지지되면서 라디오 주파수 차폐 구조의 내부에 있는 제1 다이, 라디오 주파수 차폐 구조 외부에서 패키지 기판에 의해 지지된 안테나 및 패키지 기판에 의해 지지된 크리스털을 포함한다. 크리스털은 제1 다이와 패키지 기판 사이에 배치된다. 제1 다이는 라디오 주파수 컴포넌트를 포함한다.
패키징된 라디오 주파수 모듈은 제1 다이, 크리스털 및 안테나를 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 라디오 주파수 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 라디오 주파수 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스에서 사용하기 위한 패키징된 라디오 주파수 모듈이다. 패키징된 라디오 주파수 모듈은 패키지 기판 위에서 연장하는 라디오 주파수 차폐 구조, 패키지 기판에 의해 지지되면서 라디오 주파수 차폐 구조의 내부에 있는 제1 집적 회로 다이, 라디오 주파수 차폐 구조 외부에서 패키지 기판에 의해 지지된 안테나 및 패키지 기판에 의해 지지된 제2 집적 회로 다이를 포함한다. 패키지 기판은 제1 집적 회로 다이와 제2 집적 회로 다이 사이에 배치된다.
제1 집적 회로 다이는 라디오 주파수 전력 증폭기를 포함하는 라디오 주파수 프론트 엔드의 적어도 일부를 구현할 수 있고, 제2 집적 회로 다이는 라디오 주파수 베이스밴드 서브시스템의 적어도 일부를 구현할 수 있다. 패키징된 라디오 주파수 모듈은 제1 집적 회로 다이와 안테나를 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 라디오 주파수 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 라디오 주파수 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스에서 사용하기 위한 패키징된 라디오 주파수 모듈이다. 패키징된 라디오 주파수 모듈은 패키지 기판 위에서 연장하는 라디오 주파수 차폐 구조; 패키지 기판에 의해 지지되고 라디오 주파수 차폐 구조의 내부에 있는 제1 무선 디바이스 컴포넌트; 라디오 주파수 차폐 구조의 외부에서 패키지 기판에 의해 지지되는 안테나; 및 패키지 기판에 의해 지지되고, 패키지 기판으로부터 이격되어 있는 제2 무선 디바이스 컴포넌트를 포함하고, 제1 무선 디바이스 컴포넌트는 제2 무선 디바이스 컴포넌트와 패키지 기판의 제1 표면 사이에 있고, 제2 무선 디바이스 컴포넌트의 적어도 제1 오버행 부분은 제1 무선 디바이스 컴포넌트의 주연부의 적어도 일부를 초과하여 연장한다.
제1 무선 디바이스 컴포넌트는 라디오 주파수 컴포넌트를 포함할 수 있다. 패키징된 라디오 주파수 모듈은 제1 무선 디바이스 컴포넌트, 안테나 및 제2 무선 디바이스 컴포넌트를 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 라디오 주파수 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 라디오 주파수 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스에서 사용하기 위한 패키징된 라디오 주파수 모듈이다. 패키징된 라디오 주파수 모듈은 제1 측면 및 제1 측면에 대향한 제2 측면을 갖는 다중 층 기판- 다중 층 기판은 접지 평면을 포함함 -; 다중 층 기판의 제1 측면 상의 안테나; 적어도 라디오 주파수 컴포넌트를 포함하는 제1 다이- 제1 다이는 접지 평면이 안테나와 라디오 주파수 컴포넌트 사이에 위치되도록 다중 층 기판의 제2 측면 상에 배치됨 -; 크리스털로서, 제1 다이가 다중 층 기판의 제2 측면과 크리스털 사이에 위치되도록 다중 층 기판의 제2 측면 상에 배치된 크리스털; 및 라디오 주파수 컴포넌트 주변에 배치되고 접지 평면에 전기적으로 연결된 전도성 피쳐를 포함한다.
패키징된 라디오 주파수 모듈은 제1 다이 및 크리스털을 둘러싸는 오버몰드를 포함할 수 있다. 제1 다이는 마이크로프로세서를 포함할 수 있다. 전도성 피쳐 및 접지 평면은 라디오 주파수 컴포넌트를 위한 차폐를 제공하도록 구성될 수 있다. 무선 통신 디바이스는 패키징된 라디오 주파수 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 라디오 주파수 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 라디오 주파수 모듈이며, 이는 제1 측면 및 제1 측면에 대향한 제2 측면을 갖는 다중 층 기판- 다중 층 기판은 접지 평면을 포함함 -; 다중 층 기판의 제1 측면 상의 안테나; 접지 평면이 안테나와 라디오 주파수 수신기 회로 사이에 위치되도록 다중 층 기판의 제2 측면 상에 배치된 적어도 라디오 주파수 수신기 회로를 포함하는 제1 다이; 라디오 주파수 수신기 회로 주변에 배치되고 접지 평면에 전기적으로 연결된 전도성 피쳐; 및 라디오 주파수 수신기 회로와 통신하는 필터 회로로서 구성된 스택형 필터 조립체- 스택형 필터 조립체는 다중 층 기판의 제2 측면 상에 배치됨 -를 포함한다.
제1 다이는 마이크로프로세서를 포함할 수 있다. 전도성 피쳐 및 접지 평면은 라디오 주파수 수신기 회로를 위한 차폐를 제공하도록 구성될 수 있다. 스택형 필터 조립체는 복수의 패시브 컴포넌트를 포함할 수 있다. 복수의 패시브 컴포넌트의 각 패시브 컴포넌트는 표면 실장 디바이스로서 패키징될 수 있다. 적어도 하나의 패시브 컴포넌트는 다중 층 기판의 제2 측면과 직접 통신할 수 있고, 적어도 다른 패시브 컴포넌트는 다중 층 기판의 제2 측면과 직접 통신하는 적어도 하나의 패시브 컴포넌트에 의해 다중 층 기판의 제2 측면 위에서 지지될 수 있다. 라디오 주파수 모듈은 제1 다이 및 스택형 필터 조립체를 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 라디오 주파수 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 라디오 주파수 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 라디오 주파수 모듈이며, 이는 제1 측면 및 제1 측면에 대향한 제2 측면을 갖는 다중 층 기판- 다중 층 기판은 접지 평면을 포함함 -; 다중 층 기판의 제1 측면 상의 안테나; 라디오 주파수 전력 증폭기를 구현하는 제1 집적 회로 다이- 제1 집적 회로 다이는 접지 평면이 안테나와 라디오 주파수 전력 증폭기 사이에 위치되도록 다중 층 기판의 제2 측면 상에 배치됨 -; 적어도 라디오 주파수 전력 증폭기 주변에 배치되고 접지 평면에 전기적으로 연결되는 전도성 피쳐; 및 다중 층 기판의 제1 측면 상에 배치된 제2 집적 회로 다이를 포함한다.
라디오 주파수 프론트 엔드의 적어도 일부는 라디오 주파수 전력 증폭기를 포함할 수 있다. 전도성 피쳐 및 접지 평면은 라디오 주파수 전력 증폭기를 위한 차폐를 제공하도록 구성될 수 있다. 제2 집적 회로 다이는 라디오 주파수 베이스밴드 서브시스템의 적어도 일부를 구현할 수 있다. 라디오 주파수 모듈은 제2 집적 회로 다이와 안테나를 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 라디오 주파수 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 라디오 주파수 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스에서 사용하기 위한 패키징된 모듈이다. 패키징된 모듈은 기판에 의해 지지된 제1 다이; 및 제1 다이에서 사용하기 위한 클록 신호를 제공하도록 구성된 크리스털 조립체를 포함하고, 크리스털 조립체는 기판에 의해 지지되고 제1 다이와 기판 사이에 배치되며, 크리스털 조립체는 크리스털, 전도성 필라 및 크리스털을 둘러싸도록 구성된 인클로저를 포함하고, 전도성 필라는 적어도 부분적으로 인클로저의 일 측면 내에 형성되고 인클로저의 상단 표면으로부터 저부 표면으로 연장한다.
제1 다이는 적어도 마이크로프로세서와 라디오 주파수 송신기 회로 및 라디오 주파수 수신기 회로 중 하나 이상을 포함할 수 있다. 클록 신호는 적어도 하나의 마이크로프로세서와, 라디오 주파수 송신기 회로 및 라디오 주파수 수신기 회로 중 하나 이상에 사용하기 위해 제공될 수 있다. 크리스털 조립체는 제1 신호를 수신하도록 구성된 입력 단자 및 클록 신호를 출력하도록 구성된 출력 단자를 추가로 포함할 수 있고, 전도성 필라는 제1 신호 및 클록 신호와는 별개인 제3 신호를 전도하도록 구성된다. 패키징된 모듈은 제1 다이와 크리스털 조립체를 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스에서 사용하기 위한 패키징된 모듈이다. 패키징된 모듈은 기판에 의해 지지된 제1 다이; 및 제1 다이에서 사용하기 위한 클록 신호를 제공하도록 구성된 크리스털 조립체를 포함하고, 크리스털 조립체는 기판에 의해 지지되고, 제1 다이는 크리스털 조립체와 기판 사이에 배치되며, 크리스털 조립체는 크리스털, 전도성 필라 및 크리스털을 둘러싸도록 구성된 인클로저를 포함하고, 전도성 필라는 적어도 부분적으로 인클로저의 일 측면 내에 형성되고 인클로저의 상단 표면으로부터 저부 표면으로 연장한다.
제1 다이는 적어도 마이크로프로세서와 라디오 주파수 송신기 회로 및 라디오 주파수 수신기 회로 중 하나 이상을 포함할 수 있다. 클록 신호는 적어도 하나의 마이크로프로세서와, 라디오 주파수 송신기 회로 및 라디오 주파수 수신기 회로 중 하나 이상에 사용하기 위해 제공될 수 있다. 크리스털 조립체는 제1 신호를 수신하도록 구성된 입력 단자 및 클록 신호를 출력하도록 구성된 출력 단자를 추가로 포함할 수 있고, 전도성 필라는 제1 신호 및 클록 신호와는 별개인 제3 신호를 전도하도록 구성된다. 패키징된 모듈은 제1 다이와 크리스털 조립체를 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스에서 사용하기 위한 패키징된 모듈이다. 패키징된 모듈은 기판에 의해 지지된 제1 다이; 제1 다이에서 사용하기 위한 클록 신호를 제공하도록 구성된 크리스털 조립체- 크리스털 조립체는 기판에 의해 지지되고 제1 다이와 기판 사이에 배치되며, 크리스털 조립체는 크리스털, 전도성 필라 및 크리스털을 둘러싸도록 구성된 인클로저를 포함하고, 전도성 필라는 적어도 부분적으로 인클로저의 일 측면 내에 형성되고 인클로저의 상단 표면으로부터 저부 표면으로 연장함 -; 및 기판에 의해 지지된 스택형 필터 조립체를 포함하고, 스택형 필터 조립체는 복수의 패시브 컴포넌트를 포함하고, 적어도 하나의 패시브 컴포넌트는 기판과 직접 통신하며, 적어도 다른 패시브 컴포넌트는 기판과 직접 통신하는 적어도 하나의 패시브 컴포넌트에 의해 기판 위에서 지지된다.
제1 다이는 마이크로프로세서와 라디오 주파수 수신기 회로 중 적어도 하나를 포함할 수 있다. 클록 신호는 마이크로프로세서와 라디오 주파수 수신기 회로 중 적어도 하나에서 사용하기 위해 제공될 수 있다. 스택형 필터 조립체는 라디오 주파수 수신기 회로와 통신하는 필터 회로로서 구성될 수 있다. 크리스털 조립체는 제1 신호를 수신하도록 구성된 입력 단자 및 클록 신호를 출력하도록 구성된 출력 단자를 추가로 포함할 수 있고, 전도성 필라는 제1 신호 및 클록 신호와는 별개인 제3 신호를 전도하도록 구성된다. 복수의 패시브 컴포넌트의 각 패시브 컴포넌트는 표면 실장 디바이스로서 패키징될 수 있다. 패키징된 모듈은 제1 다이, 크리스털 조립체 및 스택형 필터 조립체를 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스에서 사용하기 위한 패키징된 모듈이다. 패키징된 모듈은 기판에 의해 지지된 제1 집적 회로 다이; 제1 집적 회로 다이에서 사용하기 위한 클록 신호를 제공하도록 구성된 크리스털 조립체- 크리스털 조립체는 기판에 의해 지지되고 제1 집적 회로 다이와 기판 사이에 배치되며, 크리스털 조립체는 크리스털, 전도성 필라 및 크리스털을 둘러싸도록 구성된 인클로저를 포함하고, 전도성 필라는 적어도 부분적으로 인클로저의 일 측면 내에 형성되고 인클로저의 상단 표면으로부터 저부 표면으로 연장함 -; 및 기판에 의해 지지된 제2 집적 회로 다이를 포함하고, 기판은 제1 집적 회로 다이와 제2 집적 회로 다이 사이에 배치된다.
제1 집적 회로 다이는 라디오 주파수 베이스밴드 서브시스템의 적어도 일부를 구현할 수 있다. 클록 신호는 라디오 주파수 베이스밴드 서브시스템의 적어도 일부를 위해 제공될 수 있다. 크리스털 조립체는 제1 신호를 수신하도록 구성된 입력 단자 및 클록 신호를 출력하도록 구성된 출력 단자를 추가로 포함할 수 있고, 전도성 필라는 제1 신호 및 클록 신호와는 별개인 제3 신호를 전도하도록 구성된다. 제2 집적 회로 다이는 라디오 주파수 전력 증폭기를 포함하는 라디오 주파수 프론트 엔드의 적어도 일부를 구현할 수 있다. 패키징된 모듈은 제1 집적 회로 다이와 크리스털 조립체를 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스에서 사용하기 위한 패키징된 모듈이다. 패키징된 모듈은 기판에 이해 지지된 제1 무선 디바이스 컴포넌트; 기판에 의해 지지되고, 기판으로부터 이격되어 있는 제2 무선 디바이스 컴포넌트- 제1 무선 디바이스 컴포넌트는 제2 무선 디바이스 컴포넌트와 기판 사이에 있고, 제2 무선 디바이스 컴포넌트의 적어도 제1 오버행 부분은 제1 무선 디바이스 컴포넌트의 주연부의 적어도 일부를 초과하여 연장함 -; 및 기판에 의해 지지되고 적어도 제2 무선 디바이스 컴포넌트의 제1 오버행 부분과 기판 사이에 배치되는 크리스털 조립체를 포함하고, 크리스털 조립체는 크리스털, 전도성 필라 및 크리스털을 둘러싸도록 구성된 인클로저를 포함하고, 전도성 필라는 적어도 부분적으로 인클로저의 일 측면 내에 형성되며 인클로저의 상단 표면으로부터 저부 표면으로 연장한다.
크리스털 조립체는 제1 신호를 수신하도록 구성된 입력 단자 및 제2 신호를 출력하도록 구성된 출력 단자를 추가로 포함할 수 있고, 전도성 필라는 제1 신호 및 제2 신호와는 별개인 제3 신호를 전도하도록 구성된다. 패키징된 모듈은 제1 무선 디바이스 컴포넌트, 제2 무선 디바이스 컴포넌트 및 크리스털 조립체를 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스에서 사용하기 위한 패키징된 모듈이다. 패키징된 모듈은 기판에 의해 지지된 제1 다이; 기판에 의해 지지된 스택형 필터 조립체- 스택형 필터 조립체는 복수의 패시브 컴포넌트를 포함하고, 적어도 하나의 패시브 컴포넌트는 기판과 직접 통신하며, 적어도 다른 패시브 컴포넌트는 기판과 직접 통신하는 적어도 하나의 패시브 컴포넌트에 의해 기판 위에서 지지됨 -; 및 기판에 의해 지지된 크리스털을 포함하고, 제1 다이는 크리스털과 기판 사이에 배치된다.
제1 다이는 적어도 마이크로프로세서와 라디오 주파수 수신기 회로를 포함할 수 있다. 스택형 필터 조립체는 라디오 주파수 수신기 회로와 통신하는 필터 회로로서 구성될 수 있다. 복수의 패시브 컴포넌트의 각 패시브 컴포넌트는 표면 실장 디바이스로서 패키징될 수 있다. 패키징된 모듈은 제1 다이, 스택형 필터 조립체 및 크리스털을 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스에서 사용하기 위한 패키징된 모듈이다. 패키징된 모듈은 기판에 의해 지지된 제1 다이; 기판에 의해 지지되고 복수의 패시브 컴포넌트를 포함하는 스택형 필터 조립체- 적어도 하나의 패시브 컴포넌트는 기판과 직접 통신하며, 적어도 다른 패시브 컴포넌트는 기판과 직접 통신하는 적어도 하나의 패시브 컴포넌트에 의해 기판 위에서 지지됨 -; 및 기판에 의해 지지되고 제1 다이와 기판 사이에 배치된 크리스털을 포함한다.
제1 다이는 적어도 마이크로프로세서와 라디오 주파수 수신기 회로를 포함할 수 있다. 스택형 필터 조립체는 라디오 주파수 수신기 회로와 통신하는 필터 회로로서 구성될 수 있다. 복수의 패시브 컴포넌트의 각 패시브 컴포넌트는 표면 실장 디바이스로서 패키징될 수 있다. 패키징된 모듈은 제1 다이, 스택형 필터 조립체 및 크리스털을 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스에서 사용하기 위한 패키징된 모듈이다. 패키징된 모듈은 기판에 의해 지지된 제1 다이; 기판에 의해 지지된 스택형 필터 조립체- 스택형 필터 조립체는 복수의 패시브 컴포넌트를 포함하고, 적어도 하나의 패시브 컴포넌트는 기판과 직접 통신하며, 적어도 다른 패시브 컴포넌트는 기판과 직접 통신하는 적어도 하나의 패시브 컴포넌트에 의해 기판 위에서 지지됨 -; 및 기판에 의해 지지된 제2 다이를 포함하고, 기판은 제1 다이와 제2 다이 사이에 배치된다.
제1 다이는 적어도 마이크로프로세서와 라디오 주파수 수신기 회로를 포함할 수 있다. 스택형 필터 조립체는 라디오 주파수 수신기 회로와 통신하는 필터 회로로서 구성될 수 있다. 제2 다이는 라디오 주파수 전력 증폭기를 포함하는 라디오 주파수 프론트 엔드의 적어도 일부를 구현할 수 있다. 복수의 패시브 컴포넌트의 각 패시브 컴포넌트는 표면 실장 디바이스로서 패키징될 수 있다. 패키징된 모듈은 제1 다이 및 스택형 필터 조립체를 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 라디오 주파수 무선 디바이스를 위한 패키징된 모듈이다. 패키징된 모듈은 기판에 의해 지지되고 적어도 마이크로프로세서 및 라디오 주파수 수신기 회로를 포함하는 제1 무선 디바이스 컴포넌트; 기판에 의해 지지되고, 기판으로부터 이격되어 있는 제2 무선 디바이스 컴포넌트- 제1 무선 디바이스 컴포넌트는 제2 무선 디바이스 컴포넌트와 기판 사이에 있고, 제2 무선 디바이스 컴포넌트의 적어도 제1 오버행 부분은 제1 무선 디바이스 컴포넌트의 주연부의 적어도 일부를 초과하여 연장함 -; 및 기판에 의해 지지되고 라디오 주파수 수신기 회로와 통신하는 필터 회로로서 구성된 스택형 필터 조립체를 포함하고, 스택형 필터 조립체는 복수의 패시브 컴포넌트를 포함하고, 적어도 하나의 패시브 컴포넌트는 기판과 직접 통신하며, 스택형 필터 조립체는 적어도 제1 오버행 부분과 기판 사이에 배치된다.
복수의 패시브 컴포넌트의 각 패시브 컴포넌트는 표면 실장 디바이스로서 패키징될 수 있다. 적어도 다른 패시브 컴포넌트는 기판과 직접 통신하는 적어도 하나의 패시브 컴포넌트에 의해 기판 위에서 지지될 수 있다. 패키징된 모듈은 제1 무선 디바이스 컴포넌트, 제2 무선 디바이스 컴포넌트 및 스택형 필터 조립체를 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스에서 사용하기 위한 패키징된 모듈이다. 패키징된 모듈은 기판에 의해 지지되고 마이크로프로세서, 라디오 주파수 송신기 회로 및 라디오 주파수 수신기 회로 중 적어도 하나를 포함하는 제1 다이; 제1 다이에서 사용하기 위한 타이밍 신호를 제공하도록 구성된 크리스털- 크리스털은 기판에 의해 지지되고 제1 다이와 기판 사이에 배치됨 -; 및 기판에 의해 지지되고, 라디오 주파수 전력 증폭기를 포함하는 라디오 주파수 프론트 엔드의 적어도 일부를 구현하는 제2 다이를 포함하고, 기판은 제1 다이와 제2 다이 사이에 배치된다.
패키징된 모듈은 제1 다이와 크리스털을 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 라디오 주파수 무선 디바이스에 사용하기 위한 패키징된 모듈이다. 패키징된 모듈은 기판에 이해 지지된 제1 무선 디바이스 컴포넌트; 기판에 의해 지지되고, 기판으로부터 이격되어 있으며 라디오 주파수 베이스밴드 서브시스템의 적어도 일부를 구현하는 제2 무선 디바이스 컴포넌트- 제1 무선 디바이스 컴포넌트는 제2 무선 디바이스 컴포넌트와 기판 사이에 위치되고, 제2 무선 디바이스 컴포넌트의 적어도 제1 오버행 부분은 제1 무선 디바이스 컴포넌트의 주연부의 적어도 일부를 초과하여 연장함 -; 및 기판에 의해 지지되고 라디오 주파수 전력 증폭기를 포함하는 라디오 주파수 프론트 엔드의 적어도 일부를 구현하는 제3 무선 디바이스 컴포넌트를 포함하고, 기판은 제2 무선 디바이스 컴포넌트와 제3 무선 디바이스 컴포넌트 사이에 배치된다.
패키징된 모듈은 제1 무선 디바이스 컴포넌트, 제2 무선 디바이스 컴포넌트를 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스에서 사용하기 위한 패키징된 모듈이다. 패키징된 모듈은 기판에 이해 지지된 제1 무선 디바이스 컴포넌트; 기판에 의해 지지되고, 기판으로부터 이격되어 있는 제2 무선 디바이스 컴포넌트- 제1 무선 디바이스 컴포넌트는 제2 무선 디바이스 컴포넌트와 기판 사이에 있고, 제2 무선 디바이스 컴포넌트의 적어도 제1 오버행 부분은 제1 무선 디바이스 컴포넌트의 주연부의 적어도 일부를 초과하여 연장함 -; 및 기판에 의해 지지된 크리스털을 포함하고, 제1 무선 디바이스 컴포넌트 및 제2 무선 디바이스 컴포넌트는 크리스털과 기판 사이에 배치된다.
패키징된 모듈은 제1 무선 디바이스 컴포넌트, 제2 무선 디바이스 컴포넌트 및 크리스털을 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스에서 사용하기 위한 패키징된 모듈이다. 패키징된 모듈은 기판에 이해 지지된 제1 무선 디바이스 컴포넌트; 기판에 의해 지지되고, 기판으로부터 이격되어 있는 제2 무선 디바이스 컴포넌트- 제1 무선 디바이스 컴포넌트는 제2 무선 디바이스 컴포넌트와 기판 사이에 위치되고, 제2 무선 디바이스 컴포넌트의 적어도 제1 오버행 부분은 제1 무선 디바이스 컴포넌트의 주연부의 적어도 일부를 초과하여 연장함 -; 및 기판에 의해 지지된 크리스털을 포함하고, 크리스털은 제2 무선 디바이스 컴포넌트의 적어도 제1 오버행 부분 내에서, 그리고, 제2 무선 디바이스 컴포넌트와 기판 사이에 배치된다.
패키징된 모듈은 제1 무선 디바이스 컴포넌트, 제2 무선 디바이스 컴포넌트 및 크리스털을 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스에서 사용하기 위한 패키징된 라디오 주파수 모듈이다. 패키징된 라디오 주파수 모듈은 패키지 기판 위에서 연장하는 라디오 주파수 차폐 구조; 패키지 기판에 의해 지지되고 라디오 주파수 차폐 구조의 내부에 있는 제1 다이- 제1 다이는 라디오 주파수 컴포넌트를 포함함 -; 라디오 주파수 차폐 구조의 외부에서 패키지 기판에 의해 지지되는 안테나; 및 패키지 기판에 의해 지지되고 제1 다이와 패키지 기판 사이에 배치되는 크리스털 조립체를 포함하고, 크리스털 조립체는 크리스털, 전도성 필라 및 크리스털을 둘러싸도록 구성된 인클로저를 포함하고, 전도성 필라는 적어도 부분적으로 인클로저의 일 측면 내에 형성되며 인클로저의 상단 표면으로부터 저부 표면으로 연장한다.
패키징된 라디오 주파수 모듈은 제1 다이, 크리스털 조립체 및 안테나를 둘러싸는 오버몰드를 포함할 수 있다. 크리스털 조립체는 제1 신호를 수신하도록 구성된 입력 단자 및 제2 신호를 출력하도록 구성된 출력 단자를 추가로 포함할 수 있고, 전도성 필라는 제1 신호 및 제2 신호와는 별개인 제3 신호를 전도하도록 구성된다. 무선 통신 디바이스는 패키징된 라디오 주파수 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 라디오 주파수 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스에서 사용하기 위한 패키징된 라디오 주파수 모듈이다. 패키징된 라디오 주파수 모듈은 패키지 기판 위에서 연장하는 라디오 주파수 차폐 구조; 패키지 기판에 의해 지지되고 라디오 주파수 차폐 구조의 내부에 있는 제1 다이- 제1 다이는 라디오 주파수 수신기 회로를 포함함 -; 라디오 주파수 차폐 구조의 외부에서 패키지 기판에 의해 지지되는 안테나; 및 패키지 기판에 의해 지지되고 라디오 주파수 수신기 회로와 통신하는 필터 회로로서 구성된 스택형 필터 조립체를 포함하고, 스택형 필터 조립체는 복수의 패시브 컴포넌트를 포함하고, 적어도 하나의 패시브 컴포넌트는 패키지 기판과 직접 통신하며, 적어도 다른 패시브 컴포넌트는 패키지 기판과 직접 통신하는 적어도 하나의 패시브 컴포넌트에 의해 패키지 기판 위에서 지지된다.
복수의 패시브 컴포넌트의 각 패시브 컴포넌트는 표면 실장 디바이스로서 패키징될 수 있다. 패키징된 라디오 주파수 모듈은 제1 다이, 스택형 필터 조립체 및 안테나를 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 라디오 주파수 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 라디오 주파수 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 무선 통신 디바이스에서 사용하기 위한 패키징된 라디오 주파수 모듈이다. 패키징된 라디오 주파수 모듈은 제1 측면 및 제1 측면에 대향한 제2 측면을 갖는 다중 층 기판- 다중 층 기판은 접지 평면을 포함함 -; 다중 층 기판의 제1 측면 상의 안테나; 적어도 라디오 주파수 컴포넌트를 포함하는 제1 다이- 제1 다이는 접지 평면이 안테나와 라디오 주파수 컴포넌트 사이에 위치되도록 다중 층 기판의 제2 측면 상에 배치됨 -; 크리스털로서, 크리스털이 제1 다이와 다중 층 기판의 제2 측면 사이에 위치되도록 다중 층 기판의 제2 측면 상에 배치된 크리스털; 및 라디오 주파수 컴포넌트 주변에 배치되고 접지 평면에 전기적으로 연결된 전도성 피쳐를 포함한다.
제1 다이는 마이크로프로세서를 포함할 수 있다. 전도성 피쳐 및 접지 평면은 라디오 주파수 컴포넌트를 위한 차폐를 제공하도록 구성될 수 있다. 패키징된 라디오 주파수 모듈은 제1 다이 및 크리스털을 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 패키징된 라디오 주파수 모듈을 포함할 수 있다. 시스템 보드 조립체는 패키징된 라디오 주파수 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 라디오 주파수 모듈이며, 이는 제1 측면 및 제1 측면에 대향한 제2 측면을 갖는 다중 층 기판- 다중 층 기판은 접지 평면을 포함함 -; 다중 층 기판의 제1 측면 상의 안테나; 적어도 라디오 주파수 컴포넌트를 포함하는 제1 다이- 제1 다이는 접지 평면이 안테나와 라디오 주파수 컴포넌트 사이에 위치되도록 다중 층 기판의 제2 측면 상에 배치됨 -; 라디오 주파수 컴포넌트 주변에 배치되고 접지 평면에 전기적으로 연결된 전도성 피쳐; 및, 크리스털 조립체를 포함하고, 크리스털 조립체는 크리스털 조립체가 제1 다이와 다중 층 기판의 제2 측면 사이에 위치되도록 다중 층 기판의 제2 측면 상에 배치되며, 크리스털 조립체는 크리스털, 전도성 필라 및 크리스털을 둘러싸도록 구성된 인클로저를 포함하고, 전도성 필라는 적어도 부분적으로 인클로저의 일 측면 내에 형성되고 인클로저의 상단 표면으로부터 저부 표면으로 연장한다.
전도성 피쳐 및 접지 평면은 라디오 주파수 컴포넌트를 위한 차폐를 제공하도록 구성될 수 있다. 크리스털 조립체는 제1 신호를 수신하도록 구성된 입력 단자 및 제2 신호를 출력하도록 구성된 출력 단자를 추가로 포함할 수 있고, 전도성 필라는 제1 신호 및 제2 신호와는 별개인 제3 신호를 전도하도록 구성된다. 패키징된 라디오 주파수 모듈은 제1 다이 및 크리스털 조립체를 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 라디오 주파수 모듈을 포함할 수 있다. 시스템 보드 조립체는 라디오 주파수 모듈을 포함할 수 있다.
본 개시내용의 다른 양태는 라디오 주파수 모듈이며, 이는 접지 평면을 포함하고 제1 측면과 제1 측면에 대향한 제2 측면을 갖는 다중 층 기판, 다중 층 기판의 제1 측면 상의 안테나, 접지 평면이 안테나와 라디오 주파수 컴포넌트 사이에 위치되도록 다중 층 기판의 제2 측면 상에 배치된 라디오 주파수 컴포넌트, 다중 층 기판의 제2 측면으로부터 이격된 제1 무선 디바이스 컴포넌트 및 라디오 주파수 컴포넌트 주변에 배치되고 접지 평면에 전기적으로 연결된 전도성 피쳐를 포함한다. 라디오 주파수 컴포넌트는 제1 무선 디바이스 컴포넌트와 다중 층 기판의 제2 측면 사이에 위치되고, 제1 무선 디바이스 컴포넌트의 적어도 제1 오버행 부분은 라디오 주파수 컴포넌트의 주연부의 적어도 일부를 초과하여 연장한다.
전도성 피쳐 및 접지 평면은 라디오 주파수 컴포넌트를 위한 차폐를 제공하도록 구성될 수 있다. 라디오 주파수 모듈은 라디오 주파수 컴포넌트와 제1 무선 디바이스 컴포넌트를 둘러싸는 오버몰드를 포함할 수 있다. 무선 통신 디바이스는 라디오 주파수 모듈을 포함할 수 있다. 시스템 보드 조립체는 라디오 주파수 모듈을 포함할 수 있다.
본 개시내용의 요약을 위해, 본 개시내용의 소정 양태, 장점 및 신규 특징을 여기에 설명하였다. 임의의 특정 실시예에 따라 모든 이런 장점이 달성되어야만 하는 것은 아니라는 것을 이해하여야 한다. 따라서, 혁신 중 임의의 것은 본 명세서에서 고려되는 바와 같은 하나의 장점 또는 장점 그룹을 달성 또는 최적화하는 방식으로 구현 또는 수행될 수 있으며, 본 명세서에서 고려 또는 제안된 바와 같은 다른 장점을 반드시 달성할 필요는 없다.
본 출원은 다음 출원의 전체 개시내용을 참조로 통합하고 있다: 2016년 12월 29일자로 출원된 발명의 명칭이 FRONT END SYSTEMS인 미국 가출원 제62/440,241호; 2017년 3월 31일자로 출원된 발명의 명칭이 FRONT END SYSTEMS AND RELATED DEVICES, INTEGRATED CIRCUITS, MODULES, AND METHODS인 미국 가출원 제62/480,002호; 2017년 10월 10일자로 출원된 발명의 명칭이 FRONT END SYSTEMS AND RELATED DEVICES, INTEGRATED CIRCUITS, MODULES, AND METHODS인 미국 가출원 제62/570,549호; 2017년 10월 12일자로 출원된 발명의 명칭이 FRONT END SYSTEMS AND RELATED DEVICES, INTEGRATED CIRCUITS, MODULES, AND METHODS인 미국 가출원 제62/571,409호; 2017년 12월 4자로 출원된 발명의 명칭이 FRONT END SYSTEMS AND RELATED DEVICES, INTEGRATED CIRCUITS, MODULES, AND METHODS인 미국 가출원 제62/594,179호; 및 2017년 12월 7자로 출원된 발명의 명칭이 FRONT END SYSTEMS AND RELATED DEVICES, INTEGRATED CIRCUITS, MODULES, AND METHODS인 미국 가출원 제62/595,935호.
본 출원은 또한 다음 출원의 전체 개시내용을 참조로 통합하고 있다: 2017년 5월 5일자로 출원된 발명의 명칭이 SHIELDED RADIO FREQUENCY COMPONENT WITH INTEGRATED ANTENNA인 미국 특허 출원 제15/585,631호; 2016년 12월 22일자로 출원된 발명의 명칭이 IMPEDANCE TRANSFORMATION CIRCUIT FOR AMPLIFIER인 미국 특허 출원 제15/389,097호; 2017년 3월 14일자로 출원된 발명의 명칭이 APPARATUS AND METHODS FOR OVERLOAD PROTECTION OF LOW NOISE AMPLIFIERS인 미국 특허 출원 제15/458,423호; 2016년 12월 29일자로 출원된 발명의 명칭이 APPARATUS AND METHODS FOR ELECTRICAL OVERSTRESS PROTECTION인 미국 특허 출원 제15/393,590호; 2017년 3월 30일자로 출원된 발명의 명칭이 MULTIMODE STACKED AMPLIFIER인 미국 특허 출원 제15/474,905호; 2017년 5월 2일자로 출원된 발명의 명칭이 APPARATUS AND METHODS FOR POWER AMPLIFIERS WITH AN INJECTION-LOCKED OSCILLATOR DRIVER STAGE인 미국 특허 출원 제15/584,463호; 2017년 4월 18일자로 출원된 발명의 명칭이 SELECTIVE SHIELDING OF RADIO FREQUENCY MODULES인 미국 특허 출원 제15/490,346호; 2017년 4월 18일자로 출원된 발명의 명칭이 METHODS FOR SELECTIVELY SHIELDING RADIO FREQUENCY MODULES인 미국 특허 출원 제15/490,349호; 2017년 4월 18일자로 출원된 발명의 명칭이 SELECTIVELY SHIELDING RADIO FREQUENCY MODULE WITH MULTI-LAYER ANTENNA인 미국 특허 출원 제15/490,436호; 2017년 4월 17일자로 출원된 발명의 명칭이 RADIO FREQUENCY SYSTEM-IN-PACKAGE INCLUDING A STACKED SYSTEM-ON-CHIP인 미국 특허 출원 제15/489,506호; 2017년 4월 17일자로 출원된 발명의 명칭이 SYSTEM IN PACKAGE WITH VERTICALLY ARRANGED RADIO FREQUENCY COMPONENTRY인 미국 특허 출원 제15/489,532호; 2017년 4월 17일자로 출원된 발명의 명칭이 REDUCED FORM FACTOR RADIO FREQUENCY SYSTEM-IN-PACKAGE인 미국 특허 출원 제15/489,607호; 2017년 4월 17일자로 출원된 발명의 명칭이 CRYSTAL PACKAGING WITH CONDUCTIVE PILLARS인 미국 특허 출원 제15/489,631호; 2017년 4월 17일자로 출원된 발명의 명칭이 SURFACE MOUNT DEVICE STACKING FOR REDUCED FORM FACTOR인 미국 특허 출원 제15/489,563호; 2017년 4월 17일자로 출원된 발명의 명칭이 RADIO FREQUENCY SYSTEM-IN-PACKAGE WITH STACKED CLOCKING CRYSTAL인 미국 특허 출원 제15/489,528호; 2017년 7월 19일자로 출원된 발명의 명칭이 IMPEDANCE TRANSFORMATION CIRCUIT AND OVERLOAD PROTECTION FOR LOSE NOISE AMPLIFIER인 미국 특허 출원 제15/654,050호; 2017년 10월 17일자로 출원된 발명의 명칭이 RADIO FREQUENCY MODULES인 미국 특허 출원 제62/440,034호; 및 2016년 12월 29일자로 출원된 발명의 명칭이 RADIO FREQUENCY AMPLIFIERS WITH INJECTION-LOCKED OSCILLATOR DRIVER STAGE AND A STACKED OUTPUT STAGE인 미국 특허 출원 제62/573,524호.
참조로 통합된 특허 출원에 설명된 특징의 임의의 조합은 본 명세서에 설명된 하나 이상의 양태와 조합하여 구현될 수 있다.
도 1a는 프론트 엔드 시스템의 일 예의 개략적 블록도를 예시한다.
도 1b는 프론트 엔드 시스템의 다른 예의 개략적 블록도를 예시한다.
도 2는 일 실시예에 따른, 자기적으로 결합된 인덕터를 갖는 저 노이즈 증폭기 및 다중 모드 전력 증폭기를 포함하는 프론트 엔드 시스템의 개략적 블록도이다.
도 3은 일 실시예에 따른, 자기적으로 결합된 인덕터를 갖는 저 노이즈 증폭기 및 주입-고정형 발진기 드라이버 스테이지를 갖는 전력 증폭기를 포함하는 프론트 엔드 시스템의 개략적 블록도이다.
도 4는 일 실시예에 따른, 안테나측 스위치, 전력 증폭기, 저 노이즈 증폭기 및 과부하 보호 회로를 포함하는 프론트 엔드 시스템의 개략적 블록도이다.
도 5는 일 실시예에 따른, 라디오 주파수 스위치, 저 노이즈 증폭기, 과부하 보호 회로 및 다중 모드 전력 증폭기를 포함하는 프론트 엔드 시스템의 개략적 블록도이다.
도 6은 일 실시예에 따른, 자기적으로 결합된 인덕터를 갖는 저 노이즈 증폭기 및 오버스트레스 보호 회로를 포함하는 프론트 엔드 집적 회로의 개략적 블록도이다.
도 7은 일 실시예에 따른, 저 노이즈 증폭기 시스템 및 오버스트레스 보호 회로를 포함하는 프론트 엔드 집적 회로의 개략적 블록도이다.
도 8은 일 실시예에 따른, 다중 모드 전력 증폭기 및 오버스트레스 보호 회로를 포함하는 프론트 엔드 집적 회로의 개략적 블록도이다.
도 9는 일 실시예에 따른 주입-고정형 발진기 드라이버 스테이지를 포함하는 전력 증폭기 및 오버스트레스 보호 회로를 포함하는 프론트 엔드 집적 회로의 개략적 블록도이다.
도 10은 일 실시예에 따른, 라디오 주파수 차폐 구조 외부의 안테나와 라디오 주파수 차폐 구조 내부의 자기적으로 결합된 인덕터를 갖는 저 노이즈 증폭기를 포함하는 패키징된 모듈의 개략도이다.
도 11은 일 실시예에 따른, 라디오 주파수 차폐 구조 외부의 안테나와 라디오 주파수 차폐 구조 내부의 과부하 보호 회로 및 저 노이즈 증폭기를 포함하는 패키징된 모듈의 개략도이다.
도 12는 일 실시예에 따른, 라디오 주파수 차폐 구조 외부의 안테나와 라디오 주파수 차폐 구조 내부의 다중 모드 전력 증폭기를 포함하는 패키징된 모듈의 개략도이다.
도 13은 일 실시예에 따른, 라디오 주파수 차폐 구조 외부의 안테나와 라디오 주파수 차폐 구조 내부의 주입고정형 발진기 드라이버 스테이지를 포함하는 패키징된 모듈의 개략도이다.
도 14는 일 실시예에 따른, 라디오 주파수 차폐 구조 외부의 안테나와 라디오 주파수 차폐 구조 내부의 오버스트레스 보호 회로를 포함하는 패키징된 모듈의 개략도이다.
도 15a는 일 실시예에 따른 프론트 엔드 집적 회로와 안테나 사이에 접지 평면을 포함하는 패키징된 모듈의 단면이다.
도 15b 내지 도 15f는 소정 실시예에 따른 다양한 프론트 엔드 집적 회로를 포함하는 도 15a의 패키징된 모듈의 예시적 단면이다. 도 15b에서, 프론트 엔드 집적 회로는 자기적으로 결합된 인덕터를 갖는 저 노이즈 증폭기를 포함한다. 도 15c에서, 프론트 엔드 집적 회로는 저 노이즈 증폭기와 과부하 보호 회로를 포함한다. 도 15d에서, 프론트 엔드 집적 회로는 다중 모드 전력 증폭기를 포함한다. 도 15e에서 프론트 엔드 집적 회로는 주입고정형 발진기 드라이버 스테이지를 포함하는 전력 증폭기를 포함한다. 도 15f에서, 프론트 엔드 집적 회로는 오버스트레스 보호 회로를 포함한다.
도 16은 일 실시예에 따른, 집적 회로, 집적 회로와 수직방향으로 통합된 크리스털 및 자기적으로 결합된 인덕터를 갖는 저 노이즈 증폭기를 포함하는 다른 집적 회로를 포함하는 패키징된 모듈의 단면이다.
도 17은 일 실시예에 따른, 집적 회로, 집적 회로와 수직방향으로 통합된 크리스털 및 저 노이즈 증폭기와 과부하 보호 회로를 포함하는 다른 집적 회로를 포함하는 패키징된 모듈의 단면이다.
도 18은 일 실시예에 따른 집적 회로, 집적 회로와 수직방향으로 통합된 크리스털 및 다중 모드 전력 증폭기를 포함하는 다른 집적 회로를 포함하는 패키징된 모듈의 단면이다.
도 19는 일 실시예에 따른, 집적 회로, 집적 회로와 수직방향으로 통합된 크리스털 및 주입고정형 발진기 드라이버 스테이지를 구비한 전력 증폭기를 포함하는 다른 집적 회로를 포함하는 패키징된 모듈의 단면이다.
도 20은 일 실시예에 따른, 집적 회로, 집적 회로와 수직방향으로 통합된 크리스털 및 오버스트레스 보호 회로를 포함하는 다른 집적 회로를 포함하는 패키징된 모듈의 단면이다.
도 21은 일 실시예에 따른, 집적 회로, 집적 회로 아래의 크리스털 조립체 및 자기적으로 결합된 인덕터를 갖는 저 노이즈 증폭기를 포함하는 다른 집적 회로를 포함하는 패키징된 모듈의 단면이다.
도 22는 일 실시예에 따른, 집적 회로, 집적 회로 아래의 크리스털 조립체 및 저 노이즈 증폭기와 과부하 보호 회로를 포함하는 다른 집적 회로를 포함하는 패키징된 모듈의 단면이다.
도 23은 일 실시예에 따른 집적 회로, 집적 회로 아래의 크리스털 조립체 및 다중 모드 전력 증폭기를 포함하는 다른 집적 회로를 포함하는 패키징된 모듈의 단면이다.
도 24는 일 실시예에 따른, 집적 회로, 집적 회로 아래의 크리스털 조립체 및 주입고정형 발진기 드라이버 스테이지를 구비한 전력 증폭기를 포함하는 다른 집적 회로를 포함하는 패키징된 모듈의 단면이다.
도 25는 일 실시예에 따른, 집적 회로, 집적 회로 아래의 크리스털 조립체 및 오버스트레스 보호 회로를 포함하는 다른 집적 회로를 포함하는 패키징된 모듈의 단면이다.
도 26은 일 실시예에 따른, 자기적으로 결합된 인덕터를 구비한 저 노이즈 증폭기와 스택형 필터 조립체를 포함하는 패키징된 모듈의 블록도이다.
도 27은 일 실시예에 따른, 과부하 보호 회로와 저 노이즈 증폭기와 스택형 필터 조립체를 포함하는 패키징된 모듈의 블록도이다.
도 28은 일 실시예에 따른 스택형 필터 조립체와 다중 모드 전력 증폭기를 포함하는 패키징된 모듈의 블록도이다.
도 29는 일 실시예에 따른 주입고정형 발진기 드라이버 스테이지를 갖는 전력 증폭기와 스택형 필터 조립체를 포함하는 패키징된 모듈의 블록도이다.
도 30은 일 실시예에 따른 스택형 필터 조립체와 오버스트레스 보호 회로를 포함하는 패키징된 모듈의 블록도이다.
도 31은 사물 인터넷(IoT) 네트워크의 일 예의 개략도이다.
도 32a는 IoT-가능 시계의 일 예의 개략도이다.
도 32b는 IoT-가능 오브젝트를 위한 프론트 엔드 시스템의 일 예의 개략도이다.
도 33a는 IoT-가능 차량의 일 예의 개략도이다.
도 33b는 IoT-가능 오브젝트를 위한 프론트 엔드 시스템의 다른 예의 개략도이다.
도 34a는 IoT-가능 산업 장비의 일 예의 개략도이다.
도 34b는 IoT-가능 오브젝트를 위한 프론트 엔드 시스템의 다른 예의 개략도이다.
도 35a는 IoT-가능 자물쇠(lock)의 일 예의 개략도이다.
도 35b는 도 35a의 IoT-가능 자물쇠용 회로 보드의 일 예의 개략도이다.
도 36a는 IoT-가능 서모스탯의 일 예의 개략도이다.
도 36b는 도 36a의 IoT-가능 서모스탯용 회로 보드의 일 예의 개략도이다.
도 37a는 IoT-가능 조명의 일 예의 개략도이다.
도 37b는 도 37a의 IoT-가능 조명용 회로 보드의 일 예의 개략도이다.
도 38a는 라디오 주파수 시스템의 일 예의 개략적 블록도를 예시한다.
도 38b는 라디오 주파수 시스템의 다른 예의 개략적 블록도를 예시한다.
도 38c는 라디오 주파수 시스템의 다른 예의 개략적 블록도를 예시한다.
도 38d는 라디오 주파수 시스템의 다른 예의 개략적 블록도를 예시한다.
도 38e는 라디오 주파수 시스템의 다른 예의 개략적 블록도를 예시한다.
도 38f는 라디오 주파수 시스템의 다른 예의 개략적 블록도를 예시한다.
도 39a는 무선 통신 디바이스의 일 예의 개략도이다.
도 39b는 무선 통신 디바이스의 다른 예의 개략도이다.
도 39c는 무선 통신 디바이스의 다른 예의 개략도이다.
도 40a는 일 실시예에 따른, 임피던스 변환 회로와 전계 효과 트랜지스터를 포함하는 저 노이즈 증폭기의 개략도이다.
도 40b는 일 실시예에 따른, 임피던스 변환 회로와 바이폴라 트랜지스터를 포함하는 저 노이즈 증폭기의 개략도이다.
도 40c는 일 실시예에 따른, 바이폴라 트랜지스터, 전계 효과 트랜지스터 및 임피던스 변환 회로를 포함하는 저 노이즈 증폭기의 개략도이다.
도 40d는 일 실시예에 따른, 임피던스 변환 회로와 증폭 회로를 포함하는 저 노이즈 증폭기의 개략도이다.
도 41a는 일 실시예에 따른, 저 노이즈 증폭기 시스템의 개략도이다.
도 41b는 일 실시예에 따른, 저 노이즈 증폭기 시스템의 개략도이다.
도 41c는 일 실시예에 따른, 저 노이즈 증폭기 시스템의 개략도이다.
도 41d는 일 실시예에 따른 예시적 바이어스 회로를 포함하는 저 노이즈 증폭기 시스템의 개략도이다.
도 41e는 일 실시예에 따른, 바이어스 및 매칭 회로를 갖는 저 노이즈 증폭기 시스템의 개략도이다.
도 41f는 일 실시예에 따른 예시적 바이어스 및 매칭 회로를 포함하는 저 노이즈 증폭기 시스템의 개략도이다.
도 42는 도 41a의 패시브 임피던스 네트워크에 대응하는 스미스 차트(Smith chart)이다.
도 43은 일 실시예에 따른 저 노이즈 증폭기의 자기적으로 결합된 인덕터의 물리적 레이아웃을 예시한다.
도 44는 일 실시예에 따른, 과부하 보호를 갖는 저 노이즈 증폭기(LNA) 시스템의 개략도이다.
도 45a는 다른 실시예에 따른 과부하 보호 회로를 갖는 LNA 시스템의 개략도이다.
도 45b는 다른 실시예에 따른 과부하 보호 회로를 갖는 LNA 시스템의 개략도이다.
도 46a는 일 실시예에 따른 LNA 및 검출기의 개략도이다.
도 46b는 다른 실시예에 따른 LNA 및 검출기의 개략도이다.
도 47은 일 실시예에 따른 에러 증폭기의 개략도이다.
도 48a는 일 실시예에 따른 리미터 인에이블 회로의 개략도이다.
도 48b는 다른 실시예에 따른 리미터 인에이블 회로의 개략도이다.
도 49는 다른 실시예에 따른 과부하 보호 회로를 갖는 LNA 시스템의 개략도이다.
도 50은 예시적 전력 증폭기 시스템의 개략도이다.
도 51은 고정 출력 전력 레벨에서 스택형 증폭기의 상이한 전도 각도에 대한 직류(DC) 전류와 피크 출력 전압 사이의 관계를 예시하는 그래프이다.
도 52a는 스택 내에 3개 트랜지스터를 갖는 스택형 증폭기와 공급 전압에 대한 스택형 증폭기의 최대 허용가능 전압 스윙을 예시한다.
도 52b는 스택 내에 2개 트랜지스터를 갖는 스택형 증폭기와 도 52a에서와 동일한 공급 전압에 대한 스택형 증폭기의 최대 허용가능 전압 스윙을 예시한다.
도 53a는 일 실시예에 따른 2개 동작 모드에 대해 예시된 개념적 바이어싱을 갖는 삼중 스택형 전력 증폭기 아키텍처의 개략도이다.
도 53b는 상이한 동작 모드에 대하여 예시된 개념적 바이어싱을 갖는 도 53a의 삼중 스택형 전력 증폭기 아키텍처의 개략도이다.
도 53c는 일 실시예에 따른 제1 동작 모드에 대해 예시된 개념적 바이어싱을 갖는 전력 증폭기 시스템의 개략도이다.
도 53d는 제2 동작 모드에 대해 예시된 개념적 바이어싱을 갖는 도 53c의 전력 증폭기 시스템의 개략도이다.
도 54a는 일 실시예에 따른 제1 모드의 바이어스 회로와 스택형 증폭기의 개략도이다.
도 54b는 일 실시예에 따른 제2 모드의 도 54a의 바이어스 회로와 스택형 증폭기의 개략도이다.
도 55a는 일 실시예에 따른 제1 모드의 바이어스 회로와 바이폴라 트랜지스터를 갖는 스택형 증폭기의 개략도이다.
도 55b는 일 실시예에 따른 제2 동작 모드의 도 55a의 바이어스 회로와 스택형 증폭기의 개략도이다.
도 56a는 일 실시예에 따른 제1 모드의 바이어스 회로와 스택 내에 4개 트랜지스터를 갖는 스택형 증폭기의 개략도이다.
도 56b는 상이한 모드에서 도 56a의 바이어스 회로와 스택형 증폭기의 개략도이다.
도 56c는 도 56a 및 도 56b와는 상이한 모드에서 도 56a의 바이어스 회로와 스택형 증폭기의 개략도이다.
도 57a는 일 실시예에 따른 제1 모드의 바이어스 회로와 스택 내에 2개 트랜지스터를 갖는 스택형 증폭기의 개략도이다.
도 57b는 일 실시예에 따른 제2 모드의 도 57a의 바이어스 회로와 스택형 증폭기의 개략도이다.
도 58a는 일 실시예에 따른 삼중스택의 상이한 트랜지스터에 입력 신호를 선택적으로 제공하기 위해 스위치를 갖는 삼중 스택형 전력 증폭기 아키텍처의 개략도이다.
도 58b는 일 실시예에 따른, 상이한 동작 모드에 대하여 예시된 개념적 바이어싱을 갖는 도 58a의 삼중 스택형 전력 증폭기 아키텍처의 개략도이다.
도 59는 전력 증폭기 시스템의 일 예의 개략도이다.
도 60은 다중 모드 전력 증폭기의 일 예의 개략도이다.
도 61a, 도 61b 및 도 61c는 도 60의 다중 모드 전력 증폭기의 일 구현예에 대한 시뮬레이션 결과의 그래프를 도시한다. 도 61a는 전력 추가 효율(PAE; power added efficiency) 및 이득 대 출력 전력의 그래프를 도시한다. 도 61b는 전류 소비 대 출력 전력의 그래프를 도시한다. 도 61c는 전력 레벨 대 출력 전력의 그래프를 도시한다.
도 62a는 일 실시예에 따른, 다중 모드 전력 증폭기의 개략도이다.
도 62b는 다른 실시예에 따른, 다중 모드 전력 증폭기의 개략도이다.
도 63은 일 실시예에 따른 주입-고정형 발진기 드라이버 스테이지의 개략도이다.
도 64은 하나 이상의 전기적 오버스트레스(EOS; electrical overstress) 보호 회로를 포함할 수 있는 집적 회로의 일 예의 개략도이다.
도 65a는 하나 이상의 EOS 보호 회로를 포함할 수 있는 모듈의 일 예의 개략도이다.
도 65b는 라인 65B-65B을 따라 취한 도 65a의 모듈의 단면이다.
도 65c는 다른 실시예에 따른 모듈의 단면이다.
도 66a는 일 실시예에 따른 EOS 보호 회로를 포함하는 집적 회로(IC) 인터페이스의 개략도이다.
도 66b는 다른 실시예에 따른 EOS 보호 회로를 포함하는 IC 인터페이스의 개략도이다.
도 66c는 다른 실시예에 따른 EOS 보호 회로를 포함하는 IC 인터페이스의 개략도이다.
도 67은 도 66a의 EOS 보호 회로를 위한 전압 대 시간의 그래프의 일 예이다.
도 68a는 다른 실시예에 따른 EOS 보호 회로를 포함하는 IC 인터페이스의 개략도이다.
도 68b는 다른 실시예에 따른 EOS 보호 회로를 포함하는 IC 인터페이스의 개략도이다.
도 69는 일 실시예에 따른 라디오 주파수 컴포넌트 및 통합된 안테나를 포함하는 예시적 라디오 주파수 모듈의 개략도이다.
도 70은 일 실시예에 따른 라디오 주파수 컴포넌트 위에 차폐 층을 형성하기 이전의 도 1의 라디오 주파수 모듈의 단면도이다.
도 71은 일 실시예에 따른, 안테나 위를 제외하고 라디오 주파수 컴포넌트 위에 차폐 층을 갖는 도 1의 라디오 주파수 모듈의 단면도이다.
도 72a는 일 실시예에 따른, 안테나를 비차폐 상태로 남겨 두고 모듈의 라디오 주파수 컴포넌트 위에 차폐 층을 형성하는 것을 포함하는 예시적 프로세스의 흐름도이다.
도 72b, 도 72c, 도 72d 및 도 72e는 일 실시예에 따른 도 72a의 프로세스의 다양한 스테이지에 대응하는 예시적 모듈 또는 모듈의 스트립을 예시한다.
도 73a는 일 실시예에 따른, 안테나를 비차폐 상태로 남겨 두고 모듈의 라디오 주파수 컴포넌트 위에 차폐 층을 형성하는 것을 포함하는 다른 예시적 프로세스의 흐름도이다.
도 73b, 도 73c, 도 73d, 도 73e 및 도 73f는 일 실시예에 따른 도 73a의 프로세스의 다양한 스테이지에 대응하는 예시적 모듈 또는 모듈의 스트립을 예시한다.
도 74a는 일 실시예에 따른, 안테나를 비차폐 상태로 남겨 두고 모듈의 라디오 주파수 컴포넌트 위에 차폐 층을 형성하는 것을 포함하는 다른 예시적 프로세스의 흐름도이다.
도 74b, 도 74c, 도 74d, 도 74e 및 도 74f는 일 실시예에 따른 도 74a의 프로세스의 다양한 스테이지에 대응하는 예시적 모듈, 모듈의 스트립 또는 모듈의 그룹을 예시한다.
도 75a는 일 실시예에 따른, 안테나를 비차폐 상태로 남겨 두고 모듈의 라디오 주파수 컴포넌트 위에 차폐 층을 형성하는 것을 포함하는 다른 예시적 프로세스의 흐름도이다.
도 75b, 도 75c, 도 75d, 도 75e 및 도 75f는 일 실시예에 따른 도 75a의 프로세스의 다양한 스테이지에 대응하는 예시적 모듈 또는 모듈의 그룹을 예시한다.
도 76a는 일 실시예에 따른, 안테나를 비차폐 상태로 남겨 두고 모듈의 라디오 주파수 컴포넌트 위에 차폐 층을 형성하는 것을 포함하는 다른 예시적 프로세스의 흐름도이다.
도 76b, 도 76c, 도 76d, 도 76e, 도 76f, 도 76g, 도 76h 및 도 76i는 일 실시예에 따른 도 76a의 프로세스의 다양한 스테이지에 대응하는 예시적 모듈, 모듈의 스트립 또는 모듈의 그룹을 예시한다.
도 77a는 일 실시예에 따른 라디오 주파수 모듈의 일 예의 개략도이다.
도 77b는 일 실시예에 따른 라디오 주파수 모듈의 일 예의 개략도이다. 도 77c는 차폐 층 및 등각 구조가 형성된 이후의 도 77b의 라디오 주파수 모듈의 다른 도면이다.
도 77d는 일 실시예에 따른 선택적으로 차폐된 라디오 주파수 모듈의 일 예의 개략도이다.
도 77e는 일 실시예에 따른 선택적으로 차폐된 라디오 주파수 모듈의 일 예의 개략도이다.
도 77f는 일 실시예에 따른 선택적으로 차폐된 라디오 주파수 모듈의 일 예의 개략도이다.
도 77g는 일 실시예에 따른, 라디오 주파수 모듈의 일부를 비차폐 상태로 남겨둔 절제 패턴을 갖는 차폐된 라디오 주파수 모듈의 일 예를 예시한다.
도 77h는 일 실시예에 따른 선택적으로 차폐된 라디오 주파수 모듈의 일 예를 예시한다.
도 77i는 일 실시예에 따른 2개 차폐 부분 사이에 비차폐 부분을 갖는 선택적으로 차폐된 라디오 주파수 모듈의 일 예를 예시한다.
도 77j는 일 실시예에 따른 차폐 부분 사이에 비차폐 부분을 갖는 선택적으로 차폐된 라디오 주파수 모듈의 일 예를 예시한다.
도 78a 및 도 78b는 일 실시예에 따른 패키지 기판의 대향 측면들 상에 구현된 통합된 안테나를 포함하는 라디오 주파수 모듈을 예시한다. 도 78a는 라디오 주파수 모듈의 상면도이다. 도 78b는 라디오 주파수 모듈의 저면도이다.
도 79a는 일 실시예에 따른 몰딩 재료 위에 부분적으로 구현된 통합된 안테나를 포함하는 라디오 주파수 모듈을 예시한다. 도 79b는 도 79a의 라디오 주파수 모듈의 다른 예를 예시한다.
도 80은 일 실시예에 따른 RF 컴포넌트로부터 차폐된 통합된 안테나를 갖는 RF 모듈을 예시한다.
도 81a는 일 실시예에 따른 관통 몰드 비아를 갖는 RF 모듈을 예시한다. 도 81b는 도 81a에 도시된 전도성 층이 일 실시예에 따른 안테나 위에서 제거된 이후의 RF 모듈을 예시한다.
도 82a는 일 실시예에 따른 인쇄된 안테나를 갖는 캐리어 상의 차폐된 RF 컴포넌트의 상면도이다. 도 82b는 인쇄된 안테나를 갖는 캐리어 상의 차폐된 RF 컴포넌트의 측면도이다.
도 83a는 일 실시예에 따른 패키지 시스템의 안테나의 단면을 도시한다.
도 83b는 일 실시예에 따른 패키지 시스템의 안테나의 단면을 도시한다.
도 84는 일 실시예에 따른 스탠드오프를 제공하는 솔더 범프를 갖는 패키지 시스템의 안테나의 단면을 도시한다.
도 85a는 일 실시예에 따른 시스템 보드 상에 배치된 패키지 모듈의 안테나와 다른 컴포넌트를 갖는 시스템 보드 조립체를 예시한다.
도 85b는 일 실시예에 따른 시스템 보드 상에 배치된 패키지 모듈의 안테나와 다른 컴포넌트를 갖는 시스템 보드 조립체의 단면을 예시한다.
도 85c는 일 실시예에 따른 시스템 보드 상에 배치된 패키지 모듈의 안테나와 다른 컴포넌트를 갖는 시스템 보드 조립체의 단면을 예시한다.
도 86은 일 실시예에 따른 패키지 시스템의 안테나의 단면도이다.
도 87a는 일 실시예에 따른 통합된 안테나를 갖는 라디오 주파수 회로 조립체의 층들의 예시적 단면도이다.
도 87b는 일 실시예에 따른 통합된 안테나를 갖는 라디오 주파수 회로 조립체의 층들의 예시적 단면도이다.
도 88a는 일 실시예에 따른 라디오 주파수 회로 조립체의 예시적 인쇄된 안테나를 예시한다.
도 88b는 다른 실시예에 따른 라디오 주파수 회로 조립체의 예시적 인쇄된 안테나를 예시한다.
도 89a는 일 실시예에 따른 라디오 주파수 회로 조립체의 라디오 주파수 컴포넌트 층의 예시적 예이다.
도 89b는 다른 실시예에 따른 라디오 주파수 회로 조립체의 라디오 주파수 컴포넌트 층의 예시적 예이다.
도 89c는 다른 실시예에 따른 라디오 주파수 회로 조립체의 라디오 주파수 컴포넌트 층의 예시적 예이다.
도 89d는 다른 실시예에 따른 라디오 주파수 회로 조립체의 라디오 주파수 컴포넌트 층의 예시적 예이다.
도 90a는 다중 칩 모듈의 상면도를 예시한다. 도 90b는 다중 칩 모듈의 블록도를 예시한다. 도 90c는 다중 칩 모듈의 측면도를 예시한다.
도 91은 소정 실시예에 따른, 무선 디바이스에 사용하기 위한 시스템-인-어-패키지(system-in-a-package)의 실시예를 예시한다.
도 92는 소정 실시예에 따른, 무선 디바이스에 사용하기 위한 시스템-인-어-패키지의 다른 실시예를 예시한다.
도 93은 소정 실시예에 따른, 무선 디바이스에 사용하기 위한 시스템-인-어-패키지의 다른 실시예를 예시한다.
도 94a는 소정 실시예에 따른, 무선 디바이스에 사용하기 위한 시스템-인-어-패키지의 다른 실시예를 예시한다.
도 94b는 소정 실시예에 따른, 시스템-인-어-패키지에 사용하기 위한 표면 실장 크리스털의 다른 실시예를 예시한다.
도 94c는 소정 실시예에 따른, 시스템-인-어-패키지에 사용하기 위한 표면 실장 크리스털의 다른 실시예를 예시한다.
도 94d는 소정 실시예에 따른, 시스템-인-어-패키지에 사용하기 위한 표면 실장 크리스털의 다른 실시예를 예시한다.
도 95는 소정 실시예에 따른, 무선 디바이스에 사용하기 위한 시스템-인-어-패키지의 다른 실시예를 예시한다.
도 96은 소정 실시예에 따른, 무선 디바이스에 사용하기 위한 시스템-인-어-패키지의 다른 실시예를 예시한다.
도 97은 소정 실시예에 따른, 무선 디바이스에 사용하기 위한 시스템-인-어-패키지의 다른 실시예를 예시한다.
도 98aa는 소정 실시예에 따른 전도성 필라를 갖는 예시적 크리스털 조립체를 예시한다.
도 98ab는 소정 실시예에 따른, 하나 이상의 측면 상의 전도성 필라와 통신하는 전도성 층을 갖는 예시적 크리스털 조립체를 예시한다.
도 98ba는 소정 실시예에 따른 크리스털과 프론트 엔드 집적 회로를 포함하는 예시적 조립체의 단면도를 예시한다.
도 98bb는 소정 실시예에 따른 표면 탄성파(SAW; surface acoustic wave) 디바이스와 크리스털을 포함하는 예시적 조립체의 단면도를 예시한다.
도 98c는 소정 실시예에 따른 예시적 크리스털 조립체의 저면도를 예시한다.
도 98d는 소정 실시예에 따른, 크리스털 조립체 위에 플립 칩 조립체를 포함하는 예시적 시스템-인-어-패키지를 예시한다.
도 98e는 소정 실시예에 따른 크리스털 조립체 아래에 플립 칩 조립체를 포함하는 예시적 시스템-인-어-패키지를 예시한다.
도 98f는 소정 실시예에 따른 크리스털 조립체의 덮개에 장착된 FEIC를 포함하는 예시적 회로 조립체를 예시한다.
도 99는 소정 실시예에 따른, 지지부를 포함하는 예시적 스택형 조립체를 예시한다.
도 100a 내지 도 100d는 소정 실시예에 따른 표면 실장 디바이스를 위한 예시적 본딩(bonding) 구성을 예시한다. 도 100a는 본드 소스와 표면 실장 디바이스 사이에 본딩된 와이어 본드를 예시한다. 도 100b는 본드 소스와 수평 배향 표면 실장 디바이스 사이에 본딩된 와이어 본드를 예시한다. 도 100c는 본드 소스와 수직 배향 표면 실장 디바이스 사이에 본딩된 와이어 본드를 예시한다. 도 100d는 본드 소스와 수직 배향 표면 실장 디바이스 사이에 본딩된 와이어 본드 및 표면 실장 디바이스와 본딩가능 디바이스 사이에 본딩된 다른 와이어 본드를 예시한다.
도 101aa는 소정 실시예에 따른 표면 실장 디바이스를 위한 제1 예시적 스택화 구성을 예시한다.
도 101ab는 소정 실시예에 따른 도 101aa의 스택화 구성을 위한 예시적 회로도를 예시한다.
도 101ba는 소정 실시예에 따른 표면 실장 디바이스를 위한 제2 예시적 스택화 구성을 예시한다.
도 101bb는 소정 실시예에 따른 도 101ba의 스택화 구성을 위한 예시적 회로도를 예시한다.
도 101ca는 소정 실시예에 따른 표면 실장 디바이스를 위한 제3 예시적 스택화 구성을 예시한다.
도 101cb는 소정 실시예에 따른 표면 실장 디바이스를 위한 제4 예시적 스택화 구성을 예시한다.
도 101cc는 소정 실시예에 따른 도 101ca 및 도 101cb의 스택화 구성을 위한 예시적 회로도를 예시한다.
도 101da는 소정 실시예에 따른 표면 실장 디바이스를 위한 제5 예시적 스택화 구성을 예시한다.
도 101db는 소정 실시예에 따른 도 101da의 스택화 구성을 위한 예시적 회로도를 예시한다.
도 101e는 소정 실시예에 따른, 예시적 회로 보드 레이아웃을 예시한다.
도 101f는 소정 실시예에 따른 예시적 본딩 구성 및 예시적 스택화 구성의 예시적 회로 보드 레이아웃을 예시한다.
도 102는 소정 실시예에 따른, 스택형 조립체의 실시예를 예시한다.
도 103은 소정 실시예에 따른, 스택형 조립체의 다른 실시예를 예시한다.
도 104는 소정 실시예에 따른, 지지부 및 스페이서를 포함하는 예시적 스택형 조립체를 예시한다.
도 105는 소정 실시예에 따른, 복수의 스택형 조립체를 포함하는 예시적 회로 조립체를 예시한다.
도 106은 소정 실시예에 따른, 무선 디바이스에 사용하기 위한 시스템-인-어 패키지의 예시적 블록도이다.
도 107은 소정 실시예에 따른 시스템-인-어-패키지를 포함하는 단순화된 무선 디바이스를 예시하는 예시적 블록도이다.
소정 실시예에 대한 다음 설명은 특정 실시예에 대한 다양한 설명을 제시한다. 그러나, 본 명세서에 설명된 혁신은 예로서, 청구범위에 정의되고 포함되는 다수의 다양한 방식으로 구현될 수 있다. 본 설명에서, 동일하거나 기능적으로 유사한 요소를 유사 참조 번호로 나타내고 있는 도면을 참조한다. 도면에 예시된 요소는 반드시 축척대로 그려진 것은 아님을 이해할 수 있다. 또한, 특정 실시예들은 도면에서 도시된 것보다 많은 요소 및/또는 도면에서 도시된 요소의 서브세트를 포함할 수 있음을 이해할 것이다. 또한, 일부 실시예는 2개 이상의 도면으로부터의 특징들의 임의의 적절한 조합을 포함할 수 있다. 본 명세서에 제공된 안내는 오직 편리성을 위한 것이고, 청구범위의 범위 또는 의미에 반드시 영향을 주는 것은 아니다.
프론트 엔드 시스템
프론트 엔드 시스템은 하나 이상의 안테나를 통해 송신 및/또는 수신되는 신호를 취급하기 위해 사용될 수 있다. 예로서, 프론트 엔드 시스템은 하나 이상의 안테나와 트랜시버 사이의 신호 경로에 스위치, 필터, 증폭기 및/또는 다른 회로를 포함할 수 있다.
프론트 엔드 시스템에서 본 명세서에 설명된 하나 이상의 특징을 구현하는 것은 더 높은 전력 추가 효율(PAE), 더 축약적 레이아웃, 더 낮은 비용, 더 높은 선형성, 오버스트레스에 대한 우수한 강인성 및/또는 개선된 통합 중 하나 이상을 포함하지만 이에 한정되지 않는 다수의 장점을 달성할 수 있다. 또한, 프론트 엔드 시스템에서 본 명세서에 설명된 하나 이상의 특징을 구현하는 것은 바람직한 성능 지수(FOM; figure of merit) 및/또는 프론트 엔드 시스템을 등급매김하는 다른 척도를 달성할 수 있다. 비록 일부 특징이 본 명세서에서 예시의 목적을 위해 프론트 엔드 시스템에 연계하여 설명되어 있지만, 본 명세서에 설명된 원리 및 장점은 매우 다양한 다른 전자장치에 적용될 수 있음을 이해할 것이다.
도 1a는 프론트 엔드 시스템(10)의 일 예의 개략적 블록도를 예시한다. 프론트 엔드 시스템(10)은 안테나측 스위치(2), 트랜시버측 스위치(3), 바이패스 회로(4), 전력 증폭기(5), 저 노이즈 증폭기(LNA)(6)와 제어 및 바이어싱 회로(7)를 포함한다. 프론트 엔드 시스템(10)은 본 명세서의 섹션들에서 설명된 하나 이상의 특징을 통합하고 있을 수 있다.
비록, 프론트 엔드 시스템의 일 예가 도 1a에 도시되어 있지만, 프론트 엔드 시스템은 매우 다양한 방식으로 적응될 수 있다. 예로서, 프론트 엔드 시스템은 더 많거나 더 소수의 컴포넌트 및/또는 신호 경로를 포함할 수 있다. 따라서, 본 명세서의 교시는 매우 다양한 방식으로 구현된 프론트 엔드 시스템에 적용될 수 있다.
소정 구현예에서, 프론트 엔드 시스템, 예컨대, 도 1a의 프론트 엔드 시스템(10)은 집적 회로 또는 반도체 다이 상에 구현된다. 이런 구현예에서, 프론트 엔드 시스템은 프론트 엔드 집적 회로(FEIC; front end integrated circuit)라 지칭될 수 있다. 다른 구현예에서, 프론트 엔드 시스템은 모듈로서 구현된다. 이런 구현예에서, 프론트 엔드 시스템은 프론트 엔드 모듈(FEM; front end module)이라 지칭될 수 있다.
따라서, 일부 구현예에서, 프론트 엔드 시스템(10)은 패키징된 모듈 내에 구현된다. 이런 패키징된 모듈은 비교적 낮은 비용의 적층체 및 하나 이상의 다이를 포함할 수 있고, 이들은 전력 증폭기 및/또는 스위치 기능을 저 노이즈 증폭기와 조합한다. 일부 이러한 패키징된 모듈은 다중 칩 모듈일 수 있다. 소정 구현예에서, 프론트 엔드 시스템(10)의 일부 또는 모든 예시된 컴포넌트는 단일 집적 회로 또는 다이 상에 구현될 수 있다. 이런 다이는 임의의 적절한 가공 기술을 사용하여 제조될 수 있다. 일 예로서, 다이는 세미컨덕터-온-인슐레이터 다이, 예컨대, 실리콘-온-인슐레이터(SOI) 다이일 수 있다.
도 1a에 도시된 바와 같이, 프론트 엔드 시스템(10)은 안테나측 스위치(2)와 트랜시버측 스위치(3) 사이에 다수의 신호 경로를 포함한다. 예로서, 예시된 프론트 엔드 시스템(10)은 바이패스 회로(4)를 포함하는 바이패스 신호 경로, 전력 증폭기(5)를 포함하는 송신 신호 경로 및 LNA(6)를 포함하는 수신 신호 경로를 포함한다. 비록, 3개 신호 경로를 갖는 예가 도시되어 있지만, 프론트 엔드 시스템은 더 많거나 더 소수의 신호 경로를 포함할 수 있다.
안테나측 스위치(2)는 안테나(도 1a에는 도시되지 않음)에 대한 신호 경로의 연결을 제어하기 위해 사용된다. 예로서, 안테나측 스위치(2)는 송신 신호 경로, 수신 신호 경로 또는 바이패스 신호 경로 중 특정한 하나를 안테나에 연결하기 위해 사용될 수 있다. 추가적으로, 트랜시버측 스위치(3)는 트랜시버(도 1a에 도시되지 않음)에 대한 신호 경로의 연결을 제어하기 위해 사용된다. 예로서, 트랜시버측 스위치(3)는 송신 신호 경로, 수신 신호 경로 또는 바이패스 신호 경로 중 특정한 하나를 트랜시버에 연결하기 위해 사용될 수 있다. 소정 구현예에서, 안테나측 스위치(2) 및/또는 트랜시버측 스위치(3)는 멀티 쓰로 스위치로서 구현된다.
도 1b는 프론트 엔드 시스템(20)의 다른 예의 개략적 블록도를 예시한다. 도 1b의 프론트 엔드 시스템(20)은 프론트 엔드 시스템(20)이 통합된 안테나(11)를 추가로 포함하는 것을 제외하면 도 1a의 프론트 엔드 시스템(10)과 유사하다. 소정 구현예에서, 프론트 엔드 시스템은 통합된 안테나를 포함한다. 예로서, 프론트 엔드 시스템은 하나 이상의 통합된 안테나와 함께 모듈 상에 구현될 수 있다.
도 1a 및 도 1b를 참조하면, 바이패스 네트워크(4)는 수신 신호 경로 및 송신 신호 경로를 매칭 및/또는 바이패스하기 위해 임의의 적절한 네트워크를 포함할 수 있다. 바이패스 네트워크(4)는 예로서 패시브 임피던스 네트워크에 의해 또는 전도성 트레이스 또는 와이어에 의해 구현될 수 있다.
LNA(6)는 안테나로부터 수신된 신호를 증폭하기 위해 사용될 수 있다. LNA(6)는 매우 다양한 방식으로 구현될 수 있다.
소정 실시예에서, LNA(6)는 섹션 I(임피던스 변환 회로를 갖는 저 노이즈 증폭기)의 하나 이상의 피쳐에 따라 구현된다. 예로서, LNA(6)는 축퇴 인덕터(예를 들어, 소스 축퇴 인덕터 또는 이미터 축퇴 인덕터)와 직렬 입력 인덕터 사이의 자기 결합에 의해 구현될 수 있다. 이들 자기적으로 결합된 인덕터는 사실상 트랜스포머를 제공하며, 이 트랜스포머는 입력과 직렬인 1차 권선 및 축퇴 인덕터가 증폭 디바이스에 전기적으로 연결되는 위치(예를 들어, 전계 효과 트랜지스터 증폭 디바이스의 소스 또는 바이폴라 트랜지스터 증폭 디바이스의 이미터)에 전기적으로 연결되는 2차 권선을 갖는다. 이러한 방식으로 자기적으로 결합된 인덕터를 제공하는 것은 입력 매치 인덕터가 비교적 낮은 인덕턴스 값 및 대응하는 작은 크기를 가질 수 있게 한다. 또한, 자기적으로 결합된 인덕터에 의해 제공되는 네거티브 피드백은 LNA(6)에 증가된 선형성을 제공할 수 있다.
소정 실시예에서, LNA(6) 및 안테나측 스위치(2)는 섹션 II(저 노이즈 증폭기의 과부하 보호)의 하나 이상의 피쳐에 따라 구현된다. 예로서, 안테나측 스위치(2)는 안테나와 LNA(6)로의 입력 사이의 임피던스를 제어하기 위한 아날로그 제어 입력을 포함할 수 있다. 추가적으로, 과부하 보호 회로는 LNA(6)의 신호 레벨을 검출하는 데 기초하여 스위치의 아날로그 제어 입력에 피드백을 제공하기 위해 포함된다. 따라서, 과부하 보호 회로는 LNA(6)가 과부하 상태인지 아닌지 여부를 검출한다. 추가적으로, 과부하 보호 회로가 과부하 조건을 검출할 때, 과부하 보호 회로는 스위치의 아날로그 제어 입력에 피드백을 제공하여 스위치의 임피던스를 증가시키고, LNA(6)에 의해 수신되는 입력 신호의 크기를 감소시킨다. LNA(6) 및 안테나측 스위치(2)를 이러한 방식으로 구현하는 것은 LNA(6)의 증폭 트랜지스터 내에서 나타나는 큰 전류 및/또는 전압 스윙 조건을 제한한다.
전력 증폭기(5)는 안테나를 통한 송신을 위해 트랜시버로부터 수신된 송신 신호를 증폭하도록 사용될 수 있다. 전력 증폭기(5)는 매우 다양한 방식으로 구현될 수 있다.
소정 구현예에서, 전력 증폭기(5)는 섹션 III(다중 모드 전력 증폭기)의 하나 이상의 특징에 따라 구현된다. 예로서, 전력 증폭기(5)는 모드에 기초하여 스택형 출력 스테이지의 스택형 트랜지스터를 바이어스하는 바이어스 회로 및 스택형 출력 스테이지를 포함할 수 있다. 일 예에서, 바이어스 회로는 제1 모드에서 선형 동작 영역으로 스택의 트랜지스터를 바이어스하고 제2 동작 모드에서 트랜지스터를 스위치로서 바이어스할 수 있다. 따라서, 바이어스 회로는 스택형 출력 스테이지가 제1 모드에 비해 제2 모드에서 스택 내에 더 소수의 트랜지스터가 존재하는 것 처럼 거동하도록 스택형 출력 스테이지를 바이어스할 수 있다. 이런 동작은 스택형 출력 스테이지에 제공되는 공급 전압이 모드에 기초하여 변하는 상이한 전력 모드에 대한 설계 사양 충족을 초래할 수 있다.
소정 구현예에서, 전력 증폭기(5)는 섹션 IV(주입-고정형 발진기 드라이버 스테이지를 갖는 전력 증폭기)의 하나 이상의 특징에 따라 구현된다. 예로서, 전력 증폭기(5)는 주입-고정형 발진기 및 전력 증폭기(5)의 모드에 따라 변화하는 조절가능한 공급 전압을 갖는 출력 스테이지를 사용하여 구현되는 드라이버 스테이지를 포함할 수 있다. 이러한 방식으로 전력 증폭기(5)를 구현함으로써, 전력 증폭기(5)는 저 전력 모드를 포함하여 우수한 효율을 나타낸다. 예로서, 저 전력 모드에서, 출력 스테이지에 급전하기 위해 사용되는 조절가능한 공급 전압은 감소되고, 드라이버 스테이지는 전력 증폭기(5)의 전체 효율에 비교적 큰 영향을 미친다. 이러한 방식으로 전력 증폭기(5)를 구현함으로써, 특히 전력 증폭기의 출력 스테이지가 상이한 동작 모드에서 공급 전압의 큰 차이로 동작하는 용례에서, 전력 증폭기의 효율이 향상될 수 있다.
계속해서 도 1a 및 도 1b를 참조하면, 제어 및 바이어싱 회로(7)는 다양한 프론트 엔드 회로를 제어 및 바이어스하는데 사용될 수 있다. 예로서, 제어 및 바이어싱 회로(7)는 LNA(6), 안테나측 스위치(2), 트랜시버측 스위치(3) 및/또는 전력 증폭기(5)를 제어하기 위한 제어 신호(들)를 수신할 수 있다. 제어 신호는 다이의 입력 패드를 거치는 등의 다양한 방식으로 제어 및 바이어싱 회로(7)에 제공될 수 있다. 일 예에서, 제어 신호는 모드 신호 또는 바이어스 제어 신호 중 적어도 하나를 포함한다.
도 1a의 프론트 엔드 시스템(10) 및 도 1b의 프론트 엔드 시스템(20)은 하나 이상의 반도체 다이 상에 구현될 수 있다. 특정 구현예에서, 반도체 다이 중 적어도 하나는 섹션 V(전기적 오버스트레스 보호)의 하나 이상의 특징에 따라 구현된 전기적 오버스트레스(EOS) 보호 회로를 사용하여 보호된 핀 또는 패드를 포함한다. 예로서, EOS 보호 회로는 반도체 다이의 패드와 제1 공급 노드 사이에 전기적으로 연결된 오버스트레스 감지 회로, 패드와 신호 노드 사이에 전기적으로 연결된 임피던스 요소, 신호 노드와 제1 공급 노드 사이에 전기적으로 연결되며 오버스트레스 감지 회로에 의해 선택적으로 활성화가능한 제어가능한 클램프 및 신호 노드와 제2 공급 노드 사이에 전기적으로 연결된 오버슈트 제한 회로를 포함할 수 있다. 오버스트레스 감지 회로는 EOS 이벤트가 패드에서 감지될 때 제어가능한 클램프를 활성화한다. 따라서, EOS 보호 회로는 EOS 보호를 제공하기 위해 EOS 이벤트와 연관된 전하를 신호 노드로부터 벗어나게 전향하도록 배열된다. 이러한 방식으로 프론트 엔드 시스템을 구현함으로써 향상된 EOS 보호, 더 낮은 정적 전력 소산 및/또는 더 축약적인 칩 레이아웃을 달성할 수 있다. 특정 구현에서, 패드는 전력 증폭기(5) 및/또는 LNA(6)를 제어하기 위한 제어 신호를 수신하는 입력 패드이다.
특정 실시예에 따라, 도 1a 및/또는 도 1b의 프론트 엔드 시스템은 RF 차폐 및/또는 RF 격리 구조를 포함할 수 있다. 소정 구현예에서, 도 1a 및/또는 도 1b의 프론트 엔드 시스템은 섹션 VI(라디오 주파수 모듈의 선택적 차폐)의 하나 이상의 특징에 따라 구현된다. 예로서, 프론트 엔드 시스템은 부분적으로 차폐된 라디오 주파수 모듈로서 구현될 수 있다. 추가적으로, 차폐 층은 라디오 주파수 모듈의 차폐 부분 위에 포함되고 라디오 주파수 모듈의 비차폐 부분은 차폐되지 않는다. 차폐 층은 프론트 엔드 시스템(예로서, 전력 증폭기(5) 및/또는 LNA(6))의 소정 컴포넌트를 차폐하고 다른 컴포넌트(예로서, 통합된 안테나(11))를 비차폐 상태로 남겨 둘 수 있다.
소정 구현예에서, 도 1a 및/또는 도 1b의 프론트 엔드 시스템은 섹션 VII(통합된 안테나를 갖는 차폐된 라디오 주파수 컴포넌트)의 하나 이상의 특징에 따라 구현된다. 예로서, 프론트 엔드 시스템은 안테나를 포함하는 적층형 기판을 포함할 수 있고, 안테나는 상단 층 아래의 층을 차폐하기 위해 상단 층 및 접지 평면에 인쇄된다. 또한, 프론트 엔드의 적어도 하나의 전자 컴포넌트는 적층 기판의 저부 층을 따라 배치될 수 있고, 솔더 범프는 전자 컴포넌트 주변에 배치되고 접지 평면에 전기적으로 연결된다. 솔더 범프는 모듈을 캐리어에 또는 직접적으로 시스템 보드에 부착할 수 있다. 전자 컴포넌트는 솔더 범프에 의해 둘러싸일 수 있고, 전자 컴포넌트의 외측 에지는 비아를 통해 접지 평면에 연결된 접지 솔더 범프를 가질 수 있다. 따라서, 모듈이 캐리어 또는 시스템 보드 상에 배치될 때 차폐 구조가 완성될 수 있고, 차폐 구조는 전자 컴포넌트 주변의 패러데이 케이지로서 기능할 수 있다.
특정 실시예에서, 본 명세서에 개시된 프론트 엔드 시스템은 프론트 엔드 집적 회로(FEIC)로서 반도체 다이 상에 구현된다. 특정 구현예에서, FEIC은 섹션 VIII(스택형 컴포넌트를 갖는 패키지 모듈)의 하나 이상의 특징에 따라 구현된다. 예로서, FEIC는 커패시터 및 저항기와 같은 패시브 컴포넌트와 다수의 칩을 패키지 기판의 축약적 영역에 스택화하는 패키징된 모듈에 포함될 수 있다. 이러한 패키징된 모듈에 FEIC를 구현함으로써, 보다 작은 점유영역 및/또는 더욱 축약적 기판 영역이 달성될 수 있다.
소정 실시예에 따르면, 패키징된 모듈은 FEIC, 크리스털 발진기 및 트랜시버 다이와 같은 SoC(system on a chip)을 포함한다. 소정 구현예에서, 패키징된 모듈은 섹션 VIII의 하나 이상의 특징에 따라 구현된다. 예로서, 공간을 절약하고 더 짧은 크리스털 트레이스를 제공하기 위해 SoC를 크리스털 조립체 위에 스택화할 수 있다. 크리스털 조립체는 신호를 SoC로부터 기판으로 라우팅 및/또는 열 전도성을 제공하기 위한 하나 이상의 전도성 필라를 포함하는 하우징에 수납된 크리스털 발진기를 포함한다.
소정 실시예에 따르면, 패키징된 모듈은 FEIC, 필터 조립체 및 SoC를 포함한다. 소정 구현예에서, 패키징된 모듈은 섹션 VIII의 하나 이상의 특징에 따라 구현된다. 예로서, 필터 조립체는 패키징된 모듈의 점유영역을 감소시키기 위해 패키징된 모듈의 다른 다이 및 컴포넌트들과 스택화될 수 있다. 또한, 이러한 방식으로 필터 조립체를 스택화하는 것은 신호 반송 전도체의 길이를 감소시킬 수 있어서, 기생성분을 감소시키고 시그널링 성능을 향상시킨다.
본 명세서에서 설명된 프론트 엔드 시스템은 전력 증폭기 및 저 노이즈 증폭기를 포함할 수 있다. 이러한 프론트 엔드 시스템은 개선된 성능 및/또는 효율로 동작할 수 있다. 프론트 엔드 시스템은 프론트 엔드 모듈 및/또는 프론트 엔드 집적 회로일 수 있다. 소정 실시예에서, 전력 증폭기 및 저 노이즈 증폭기는 공통 실리콘-온-인슐레이터 다이와 같은 공통 세미컨덕터-온-인슐레이터 다이 상에 구현될 수 있다. 전력 증폭기와 저 노이즈 증폭기는 모두 공통 스위치에 결합될 수 있다. 공통 스위치는 예로서 안테나측 스위치일 수 있다. 전력 증폭기는 여기에서 설명된 임의의 적절한 원리 및 장점에 따라 구현될 수 있다. 저 노이즈 증폭기는 여기에서 설명된 임의의 적절한 원리 및 장점에 따라 구현될 수 있다. 전력 증폭기 및 저 노이즈 증폭기를 포함하는 일부 예시적인 프론트 엔드 시스템이 도 2 내지 도 5를 참조하여 설명될 것이다.
도 2는 일 실시예에 따른, 자기적으로 결합된 인덕터를 갖는 저 노이즈 증폭기(32) 및 다중 모드 전력 증폭기(31)를 포함하는 프론트 엔드 시스템(30)의 개략적 블록도이다. 다중 모드 전력 증폭기(31)가 프론트 엔드 시스템(30)의 송신 경로 내에 있다. 다중 모드 전력 증폭기(31)는 전술한 전력 증폭기(5)의 일 예이다. 다중 모드 전력 증폭기(31)는 2개 이상의 트랜지스터의 트랜지스터 스택을 포함하는 스택형 출력 스테이지를 포함한다. 다중 모드 전력 증폭기(31)는 또한 다중 모드 전력 증폭기의 모드에 기초하여 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함한다. 다중 모드 전력 증폭기(31)는 섹션 III에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다. 저 노이즈 증폭기(32)는 프론트 엔드 시스템(30)의 수신 경로에 있다. 저 노이즈 증폭기(32)는 전술한 저 노이즈 증폭기(6)의 일 예이다. 저 노이즈 증폭기(32)는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기를 선형화하도록 네거티브 피드백을 제공한다. 저 노이즈 증폭기(32)는 섹션 I에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다. 프론트 엔드 시스템(30)은 또한 라디오 주파수 스위치(33)를 포함한다. 라디오 주파수 스위치(33)는 전술한 안테나측 스위치(2)의 일 예이다. 라디오 주파수 스위치(33)는 라디오 주파수 신호를 통과시키도록 구성된 임의의 적절한 다중-쓰로 스위치일 수 있다. 라디오 주파수 스위치(33)는 제1 상태에서 공통 노드를 송신 경로에 전기적으로 결합시킬 수 있고 제2 상태에서 공통 노드를 수신 경로에 전기적으로 결합시킬 수 있다. 공통 노드는 라디오 주파수 스위치(33)의 안테나 포트일 수 있다.
도 3은 일 실시예에 따른, 자기적으로 결합된 인덕터를 갖는 저 노이즈 증폭기(32) 및 주입-고정형 발진기 드라이버 스테이지를 갖는 전력 증폭기(35)를 포함하는 프론트 엔드 시스템(34)의 개략적 블록도이다. 전력 증폭기(35)는 프론트 엔드 시스템(34)의 송신 경로에 있다. 전력 증폭기(35)는 전술한 전력 증폭기(5)의 일 예이다. 전력 증폭기(35)는 주입-고정형 발진기 드라이버 스테이지를 포함한다. 전력 증폭기(35)는 섹션 IV에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다. 저 노이즈 증폭기(32)는 프론트 엔드 시스템(34)의 수신 경로에 있다. 저 노이즈 증폭기(32)는 전술한 저 노이즈 증폭기(6)의 일 예이다. 저 노이즈 증폭기(32)는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기를 선형화하도록 네거티브 피드백을 제공한다. 저 노이즈 증폭기(32)는 섹션 I에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다. 프론트 엔드 시스템(34)은 또한 라디오 주파수 스위치(33)를 포함한다. 라디오 주파수 스위치(33)는 전술한 안테나측 스위치(2)의 일 예이다. 라디오 주파수 스위치(33)는 라디오 주파수 신호를 통과시키도록 구성된 임의의 적절한 다중-쓰로 스위치일 수 있다. 라디오 주파수 스위치(33)는 제1 상태에서 공통 노드를 송신 경로에 전기적으로 결합시킬 수 있고 제2 상태에서 공통 노드를 수신 경로에 전기적으로 결합시킬 수 있다. 공통 노드는 라디오 주파수 스위치(33)의 안테나 포트일 수 있다.
도 4는 일 실시예에 따른, 라디오 주파수 스위치(33), 전력 증폭기(35), 저 노이즈 증폭기(37) 및 과부하 보호 회로(38)를 포함하는 프론트 엔드 시스템(36)의 개략적 블록도이다. 라디오 주파수 스위치(33)는 전술한 안테나측 스위치(2)의 일 예이다. 저 노이즈 증폭기(37)는 전술한 저 노이즈 증폭기(6)의 일 예이다. 저 노이즈 증폭기(37)는 라디오 주파수 스위치(33)의 제1 쓰로에 전기적으로 결합된 입력을 포함한다. 과부하 보호 회로(38)는 저 노이즈 증폭기(37)의 신호 레벨에 기초하여 라디오 주파수 스위치(33)의 임피던스를 조절하도록 구성된다. 저 노이즈 증폭기(37) 및/또는 과부하 보호 회로(38)는 섹션 II에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다. 전력 증폭기(35)는 전술한 전력 증폭기(5)의 일 예이다. 전력 증폭기(35)는 라디오 주파수 스위치(33)의 제2 쓰로에 전기적으로 결합된 출력을 포함한다. 전력 증폭기(35)는 주입-고정형 발진기 드라이버 스테이지를 포함한다. 전력 증폭기(35)는 섹션 IV에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 5는 일 실시예에 따른, 라디오 주파수 스위치(33), 저 노이즈 증폭기(37), 과부하 보호 회로(38) 및 다중 모드 전력 증폭기(31)를 포함하는 프론트 엔드 시스템(39)의 개략적 블록도이다. 라디오 주파수 스위치(33)는 전술한 안테나측 스위치(2)의 일 예이다. 저 노이즈 증폭기(37)는 전술한 저 노이즈 증폭기(6)의 일 예이다. 저 노이즈 증폭기(37)는 라디오 주파수 스위치(33)의 제1 쓰로에 전기적으로 결합된 입력을 포함한다. 과부하 보호 회로(38)는 저 노이즈 증폭기(37)의 신호 레벨에 기초하여 라디오 주파수 스위치(33)의 임피던스를 조절하도록 구성된다. 저 노이즈 증폭기(37) 및/또는 과부하 보호 회로(38)는 섹션 II에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다. 다중 모드 전력 증폭기(31)는 전술한 전력 증폭기(5)의 일 예이다. 다중 모드 전력 증폭기(31)는 2개 이상의 트랜지스터의 트랜지스터 스택을 포함하는 스택형 출력 스테이지를 포함한다. 다중 모드 전력 증폭기(31)는 또한 다중 모드 전력 증폭기의 모드에 기초하여 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함한다. 다중 모드 전력 증폭기(31)는 섹션 III에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
프론트 엔드 집적 회로는 오버스트레스 보호를 포함할 수 있다. 오버스트레스 보호 회로는 프론트 엔드 집적 회로의 입력/출력 패드에 전기적 오버스트레스 보호를 제공할 수 있다. 이러한 프론트 엔드 집적 회로는 본 명세서에서 설명된 임의의 적절한 원리 및 장점에 따라 구현된 전력 증폭기 및/또는 본 명세서에서 설명된 임의의 적절한 원리 및 장점에 따라 구현되는 저 노이즈 증폭기를 포함할 수 있다. 오버스트레스 보호 회로를 포함하는 일부 예시적인 프론트 엔드 집적 회로가 도 6 내지 도 9를 참조하여 설명될 것이다.
도 6은 일 실시예에 따른, 자기적으로 결합된 인덕터를 갖는 저 노이즈 증폭기(32) 및 오버스트레스 보호 회로를 포함하는 프론트 엔드 집적 회로(40)의 개략적 블록도이다. 저 노이즈 증폭기(32)는 전술한 저 노이즈 증폭기(6)의 일 예이다. 저 노이즈 증폭기(32)는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기를 선형화하도록 네거티브 피드백을 제공한다. 저 노이즈 증폭기(32)는 제어 신호에 의해 제어가능하다. 저 노이즈 증폭기(32)는 섹션 I에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다. 프론트 엔드 집적 회로(40)는 또한 제어 신호를 수신하도록 구성된 입력 패드(41)를 포함한다. 오버스트레스 보호 회로는 입력 패드(41)와 제1 공급 노드(V1) 사이에 전기적으로 연결된 오버스트레스 감지 회로(42), 입력 패드(41)와 신호 노드 사이에 전기적으로 연결된 임피던스 요소(43) 및 신호 노드와 제1 공급 노드(V1) 사이에 전기적으로 연결된 제어가능한 클램프(44)를 포함한다. 오버스트레스 감지 회로(42)는 입력 패드(41)에서 전기적 오버스트레스 이벤트를 검출하는 것에 응답하여 제어가능한 클램프(44)를 활성화시키도록 구성된다. 정전 방전(ESD; electrostatic discharge) 이벤트는 전기적 오버스트레스 이벤트의 일 예이다. 입력 패드(41) 및/또는 오버스트레스 보호 회로는 섹션 V에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 7은 일 실시예에 따른, 저 노이즈 증폭기 시스템 및 오버스트레스 보호 회로를 포함하는 프론트 엔드 집적 회로(46)의 개략적 블록도이다. 저 노이즈 증폭기 시스템은 안테나측 스위치(47), 안테나측 스위치(47)에 전기적으로 결합된 입력을 포함하는 저 노이즈 증폭기(37) 및 저 노이즈 증폭기(37)의 신호 레벨에 기초하여 안테나측 스위치(47)의 임피던스를 조절하도록 구성된 과부하 보호 회로(38)를 포함한다. 저 노이즈 증폭기(37)는 제어 신호에 의해 제어가능하다. 저 노이즈 증폭기(37)는 전술한 저 노이즈 증폭기(6)의 일 예이다. 안테나측 스위치(47)는 전술한 안테나측 스위치(2)의 일 예이다. 저 노이즈 증폭기(37), 과부하 보호 회로(38) 및/또는 안테나측 스위치(47)는 섹션 II에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다. 프론트 엔드 집적 회로(46)는 또한 제어 신호를 수신하도록 구성된 입력 패드(41)를 포함한다. 오버스트레스 보호 회로는 입력 패드(41)와 제1 공급 노드(V1) 사이에 전기적으로 연결된 오버스트레스 감지 회로(42), 입력 패드(41)와 신호 노드 사이에 전기적으로 연결된 임피던스 요소(43) 및 신호 노드와 제1 공급 노드(V1) 사이에 전기적으로 연결된 제어가능한 클램프(44)를 포함한다. 오버스트레스 감지 회로(42)는 입력 패드(41)에서 전기적 오버스트레스 이벤트를 검출하는 것에 응답하여 제어가능한 클램프(44)를 활성화시키도록 구성된다. 정전 방전(ESD; electrostatic discharge) 이벤트는 전기적 오버스트레스 이벤트의 일 예이다. 입력 패드(41) 및/또는 오버스트레스 보호 회로는 섹션 V에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 8은 일 실시예에 따른, 다중 모드 전력 증폭기(31) 및 오버스트레스 보호 회로를 포함하는 프론트 엔드 집적 회로(48)의 개략적 블록도이다. 다중 모드 전력 증폭기(31)는 전술한 전력 증폭기(5)의 일 예이다. 다중 모드 전력 증폭기(31)는 2개 이상의 트랜지스터의 트랜지스터 스택을 포함하는 스택형 출력 스테이지를 포함한다. 다중 모드 전력 증폭기(31)는 또한 다중 모드 전력 증폭기(31)의 모드에 기초하여 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함한다. 다중 모드 전력 증폭기(31)는 제어 신호에 의해 제어가능하다. 다중 모드 전력 증폭기(31)는 섹션 III에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다. 프론트 엔드 집적 회로(48)는 또한 제어 신호를 수신하도록 구성된 입력 패드(41)를 포함한다. 오버스트레스 보호 회로는 입력 패드(41)와 제1 공급 노드(V1) 사이에 전기적으로 연결된 오버스트레스 감지 회로(42), 입력 패드(41)와 신호 노드 사이에 전기적으로 연결된 임피던스 요소(43) 및 신호 노드와 제1 공급 노드(V1) 사이에 전기적으로 연결된 제어가능한 클램프(44)를 포함한다. 오버스트레스 감지 회로(42)는 입력 패드(41)에서 전기적 오버스트레스 이벤트를 검출하는 것에 응답하여 제어가능한 클램프(44)를 활성화시키도록 구성된다. 정전 방전(ESD; electrostatic discharge) 이벤트는 전기적 오버스트레스 이벤트의 일 예이다. 입력 패드(41) 및/또는 오버스트레스 보호 회로는 섹션 V에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 9는 일 실시예에 따른 주입-고정형 발진기 드라이버 스테이지를 포함하는 전력 증폭기(35) 및 오버스트레스 보호 회로를 포함하는 프론트 엔드 집적 회로(49)의 개략적 블록도이다. 전력 증폭기(35)는 전술한 전력 증폭기(5)의 일 예이다. 전력 증폭기(35)는 주입-고정형 발진기 드라이버 스테이지를 포함한다. 전력 증폭기(35)는 제어 신호에 의해 제어가능하다. 전력 증폭기(35)는 섹션 IV에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다. 프론트 엔드 집적 회로(49)는 또한 제어 신호를 수신하도록 구성된 입력 패드(41)를 포함한다. 오버스트레스 보호 회로는 입력 패드(41)와 제1 공급 노드(V1) 사이에 전기적으로 연결된 오버스트레스 감지 회로(42), 입력 패드(41)와 신호 노드 사이에 전기적으로 연결된 임피던스 요소(43) 및 신호 노드와 제1 공급 노드(V1) 사이에 전기적으로 연결된 제어가능한 클램프(44)를 포함한다. 오버스트레스 감지 회로(42)는 입력 패드(41)에서 전기적 오버스트레스 이벤트를 검출하는 것에 응답하여 제어가능한 클램프(44)를 활성화시키도록 구성된다. 정전 방전(ESD; electrostatic discharge) 이벤트는 전기적 오버스트레스 이벤트의 일 예이다. 입력 패드(41) 및/또는 오버스트레스 보호 회로는 섹션 V에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
패키징된 모듈은 공통 패키징 기판에 통합된 안테나 및 프론트 집적 회로를 포함할 수 있다. 프론트 엔드 집적 회로는 라디오 주파수 차폐 구조의 내부에 위치될 수 있다. 차폐 구조는 안테나가 공통의 패키징 기판의 반대측에서 차폐되지 않도록 통합된 프론트 엔드 위에 형성된 차폐 층을 포함할 수 있다. 라디오 주파수 차폐 구조는 프론트 엔드 집적 회로를 통합된 안테나 및/또는 라디오 주파수 차폐 구조 외측의 다른 컴포넌트로부터의 전자기 간섭으로부터 차폐할 수 있다. 대안적으로 또는 추가적으로, 라디오 주파수 차폐 구조는 안테나 및/또는 다른 컴포넌트를 프론트 엔드 집적 회로로부터의 전자기 간섭으로부터 차폐할 수 있다. 따라서, 안테나는 패키징된 모듈에 통합될 수 있고, 라디오 주파수 차폐 구조는 패키징된 모듈의 컴포넌트들 사이의 전자기 간섭을 감소시킬 수 있다. 일부 실시예에 따르면, 통합된 안테나는 다중 층 안테나일 수 있다. 일부 예에서, 다중 층 안테나는 기판의 제1 측면 상에 구현된 제1 부분 및 기판의 제1 측면에 대향하는 기판의 제2 측면 상에 구현된 제2 부분을 가질 수 있다. 도 10 내지 도 14를 참조하여, 라디오 주파수 차폐 구조의 내부에 통합된 안테나 및 프론트 엔드 집적 회로를 갖는 몇몇 예시 패키징된 모듈이 설명될 것이다. 도 10 내지 도 14는 프론트 엔드 집적 회로 상에 형성되고 안테나 위에는 형성되지 않는 차폐 층을 구비하지 않는 패키징된 모듈을 도시한다. 이러한 차폐 층은 예로서 섹션 VI에서 설명된 임의의 원리 및 장점에 따라 형성될 수 있다.
도 10은 일 실시예에 따른, 라디오 주파수 차폐 구조(51) 외부의 안테나(52)와 라디오 주파수 차폐 구조(51) 내부의 자기적으로 결합된 인덕터를 갖는 저 노이즈 증폭기(32)를 포함하는 패키징된 모듈(50)의 개략도이다. 도 10은 라디오 주파수 차폐 구조(51)의 상단 차폐 층이 없는 평면도로 패키징된 모듈(50)을 도시한다. 패키징된 모듈(50)은 패키지 기판(53), 패키지 기판(53) 위로 연장하는 라디오 주파수 차폐 구조(51), 라디오 주파수 차폐 구조(51)의 내부에 위치된 프론트 엔드 집적 회로(54) 및 라디오 주파수 차폐 구조(51) 외부의 패키지 기판(53) 상의 안테나(52)를 포함한다. 라디오 주파수 차폐 구조(51)는 섹션 VI에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 안테나(52)는 섹션 VI에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 패키지 기판(53)은 섹션 VI에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 프론트 엔드 집적 회로(54)는 저 노이즈 증폭기(32)를 포함하고, 저 노이즈 증폭기는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기(32)를 선형화하도록 네거티브 피드백을 제공한다. 저 노이즈 증폭기(32)는 전술한 저 노이즈 증폭기(6)의 일 예이다. 저 노이즈 증폭기(32)는 섹션 I에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 11은 일 실시예에 따른, 라디오 주파수 차폐 구조(52) 외부의 안테나와 라디오 주파수 차폐 구조(52) 내부의 과부하 보호 회로(38) 및 저 노이즈 증폭기(37)를 포함하는 패키징된 모듈(55)의 개략도이다. 도 11은 라디오 주파수 차폐 구조(51)의 상단 차폐 층이 없는 평면도로 패키징된 모듈(55)을 도시한다. 패키징된 모듈(55)은 패키지 기판(53), 패키지 기판(53) 위로 연장하는 라디오 주파수 차폐 구조(51), 라디오 주파수 차폐 구조(51)의 내부에 위치된 프론트 엔드 집적 회로(54') 및 라디오 주파수 차폐 구조(51) 외부의 패키지 기판(53) 상의 안테나(52)를 포함한다. 라디오 주파수 차폐 구조(51)는 섹션 VI에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 안테나(52)는 섹션 VI에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 패키지 기판(53)은 섹션 VI에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 프론트 엔드 집적 회로(54')는 안테나측 스위치(47), 안테나측 스위치(47)에 전기적으로 결합된 입력을 포함하는 저 노이즈 증폭기(37) 및 저 노이즈 증폭기(37)의 신호 레벨에 기초하여 안테나측 스위치(47)의 임피던스를 조절하도록 구성된 과부하 보호 회로(38)를 포함한다. 저 노이즈 증폭기(37)는 전술한 저 노이즈 증폭기(6)의 일 예이다. 안테나측 스위치(47)는 전술한 안테나측 스위치(2)의 일 예이다. 저 노이즈 증폭기(37) 및/또는 과부하 보호 회로(38) 및/또는 안테나측 스위치(47)는 섹션 II에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 12는 일 실시예에 따른, 라디오 주파수 차폐 구조(51) 외부의 안테나(52)와 라디오 주파수 차폐 구조(51) 내부의 다중 모드 전력 증폭기(31)를 포함하는 패키징된 모듈(56)의 개략도이다. 패키징된 모듈(56)은 패키지 기판(53), 패키지 기판(53) 위로 연장하는 라디오 주파수 차폐 구조(51), 라디오 주파수 차폐 구조(51)의 내부에 위치된 프론트 엔드 집적 회로(54'') 및 라디오 주파수 차폐 구조(51) 외부의 패키지 기판(53) 상의 안테나(52)를 포함한다. 라디오 주파수 차폐 구조(51)는 섹션 VI에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 안테나(52)는 섹션 VI에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 패키지 기판(53)은 섹션 VI에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 프론트 엔드 집적 회로(54'')는 2개 이상의 트랜지스터들의 트랜지스터 스택을 포함하는 스택형 출력 스테이지를 포함하는 다중 모드 전력 증폭기(31)를 포함한다. 다중 모드 전력 증폭기(31)는 또한 다중 모드 전력 증폭기의 모드에 기초하여 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함한다. 다중 모드 전력 증폭기(31)는 전술한 전력 증폭기(5)의 일 예이다. 다중 모드 전력 증폭기(31)는 섹션 III에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 13은 일 실시예에 따른, 라디오 주파수 차폐 구조(51) 외부의 안테나(52)와 라디오 주파수 차폐 구조(51) 내부의 주입고정형 발진기 드라이버 스테이지를 갖는 전력 증폭기(35) 패키징된 모듈(57)의 개략도이다. 패키징된 모듈(56)은 패키지 기판(53), 패키지 기판(53) 위로 연장하는 라디오 주파수 차폐 구조(51), 라디오 주파수 차폐 구조(51)의 내부에 위치된 프론트 엔드 집적 회로(54''') 및 라디오 주파수 차폐 구조(51) 외부의 패키지 기판(53) 상의 안테나(52)를 포함한다. 라디오 주파수 차폐 구조(51)는 섹션 VI에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 안테나(52)는 섹션 VI에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 패키지 기판(53)은 섹션 VI에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 프론트 엔드 집적 회로(54''')는 주입-고정형 발진기 드라이버 스테이지를 포함한다. 예시된 바와 같이, 전력 증폭기(35)는 주입-고정형 발진기 드라이버 스테이지를 포함한다. 전력 증폭기(35)는 전술한 전력 증폭기(5)의 일 예이다. 전력 증폭기(35) 및/또는 주입-고정형 발진기 드라이버 스테이지는 섹션 IV에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 14는 일 실시예에 따른, 라디오 주파수 차폐 구조(51) 외부의 안테나(52)와 라디오 주파수 차폐 구조(51) 내부의 오버스트레스 보호 회로를 포함하는 패키징된 모듈(58)의 개략도이다. 패키징된 모듈(56)은 패키지 기판(53), 패키지 기판(53) 위로 연장하는 라디오 주파수 차폐 구조(51), 라디오 주파수 차폐 구조(51)의 내부에 위치된 프론트 엔드 집적 회로(54'''') 및 라디오 주파수 차폐 구조(51) 외부의 패키지 기판(53) 상의 안테나(52)를 포함한다. 라디오 주파수 차폐 구조(51)는 섹션 VI에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 안테나(52)는 섹션 VI에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 패키지 기판(53)은 섹션 VI에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 프론트 엔드 집적 회로(54'''')는 패드(41), 오버스트레스 보호 회로 및 신호 노드에 전기적으로 연결된 내부 회로(59)를 포함한다. 오버스트레스 보호 회로는 패드(41)와 제1 공급 노드(V1) 사이에 전기적으로 연결된 오버스트레스 감지 회로(42), 패드(41)와 신호 노드 사이에 전기적으로 연결된 임피던스 요소(43) 및 신호 노드와 제1 공급 노드(V1) 사이에 전기적으로 연결된 제어가능한 클램프(44)를 포함한다. 오버스트레스 감지 회로(42)는 패드(41)에서 전기적 오버스트레스 이벤트를 검출하는 것에 응답하여 제어가능한 클램프(44)를 활성화시키도록 구성된다. 오버스트레스 보호 회로는 섹션 V에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
패키징된 모듈은 다중 층 기판의 접지 평면에 의해 프론트 집적 회로로부터 차폐된 안테나를 포함할 수 있다. 접지 평면은 안테나로부터의 전자기 간섭으로부터 프론트 엔드 집적 회로를 차폐할 수 있다. 대안적으로 또는 추가적으로, 접지 평면은 프론트 엔드 집적 회로로부터의 전자기 간섭으로부터 안테나를 차폐할 수 있다. 따라서, 안테나는 패키징된 모듈 내에 통합될 수 있고, 접지 평면은 패키징된 모듈의 컴포넌트들 사이의 전자기 간섭을 감소시킬 수 있다. 도 15a 내지 도 15f를 참조하여 안테나와 프론트 엔드 집적 회로 사이에 위치된 접지 평면을 갖는 일부 예시적 패키징된 모듈을 설명할 것이다.
도 15a는 일 실시예에 따른 프론트 엔드 집적 회로(63)와 안테나(62) 사이에 접지 평면(61)을 포함하는 패키징된 모듈(60)의 단면이다. 패키징된 모듈(60)은 접지 평면(61)을 포함하는 다중 층 기판(64), 다중 층 기판(64)의 제1 측면 상의 안테나(62) 및 다중 층 기판(64)의 제2 측면 상의 프론트 엔드 집적 회로(63)를 포함한다. 접지 평면(61)은 안테나(62)와 프론트 엔드 집적 회로(63) 사이에 위치된다. 접지 평면(61)은 프론트 엔드 집적 회로(63)를 위한 차폐를 제공하도록 동작할 수 있다. 패키징된 모듈(60)은 섹션 VII에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
예시된 바와 같이, 패키징된 모듈(60)은 또한 안테나 층(62)과 접지 평면(61) 사이에 배치된 절연 층(65), 다른 층(66)(예를 들어, 신호 라우팅 및/또는 패시브 컴포넌트를 포함함), 접지 평면(61)으로부터 다중 층 기판(64)의 저부 측면으로 연장하는 비아(67), 프론트 엔드 집적 회로(63)를 캡슐화하는 몰딩 재료(68), 몰딩 재료(68)를 통해 연장하는 관통 몰드 비아(69) 및 솔더 범프(70)를 포함한다.
도 15b 내지 도 15f는 다양한 프론트 엔드 집적 회로(63)를 포함하는 패키징된 모듈(60)의 예시적 단면이다. 이들 도면에서, 접지 솔더 범프(70)는 프론트 엔드 집적 회로를 둘러싸고 프론트 엔드 집적 회로 주변의 차폐 구조의 일부를 형성한다. 예시된 바와 같이, 접지 솔더 범프(70)는 신호 라우팅 솔더 범프(73)를 둘러싸고 있다. 신호 라우팅 솔더 범프(73)는 프론트 엔드 집적 회로(63)와 접지 평면(61) 사이에 배치된 라우팅 층의 금속 라우팅과 프론트 엔드 집적 회로(63) 사이의 연결의 적어도 일부를 제공한다. 도 15b 내지 도 15f는 프론트 엔드 집적 회로에 포함된 회로를 예시하지만, 대부분의 프론트 엔드 집적 회로는 또한 이들 도면에 도시되지 않은 다른 회로를 포함할 것이다. 일부 실시예에서, 프론트 엔드 집적 회로(63)는 도 15b 내지 도 15f 중 2개 이상과 연계된 회로를 포함한다.
도 15b에 도시된 바와 같이, 프론트 엔드 집적 회로(63)는 저 노이즈 증폭기(32)를 포함하고, 저 노이즈 증폭기는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기(32)를 선형화하도록 네거티브 피드백을 제공한다. 저 노이즈 증폭기(32)는 전술한 저 노이즈 증폭기(6)의 일 예이다. 저 노이즈 증폭기(32)는 섹션 I에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 15c에 도시된 바와 같이, 프론트 엔드 집적 회로(63)는 안테나측 스위치(47), 안테나측 스위치(47)를 통해 안테나(62)에 전기적으로 결합된 입력을 포함하는 저 노이즈 증폭기(37) 및 저 노이즈 증폭기(37)의 신호 레벨에 기초하여 안테나측 스위치(47)의 임피던스를 조절하도록 구성된 과부하 보호 회로(38)를 포함한다. 저 노이즈 증폭기(37)는 전술한 저 노이즈 증폭기(6)의 일 예이다. 저 노이즈 증폭기(37) 및/또는 과부하 보호 회로(38)는 섹션 II에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 15d에 도시된 바와 같이, 프론트 엔드 집적 회로(63)는 2개 이상의 트랜지스터들의 트랜지스터 스택을 포함하는 스택형 출력 스테이지를 포함하는 다중 모드 전력 증폭기(31)를 포함할 수 있다. 다중 모드 전력 증폭기(31)는 또한 다중 모드 전력 증폭기의 모드에 기초하여 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함한다. 다중 모드 전력 증폭기(31)는 전술한 전력 증폭기(5)의 일 예이다. 다중 모드 전력 증폭기(31)는 섹션 III에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 15e에 도시된 바와 같이, 프론트 엔드 집적 회로(63)는 주입고정형 발진기 드라이버 스테이지를 포함할 수 있다. 예시된 바와 같이, 전력 증폭기(35)는 주입-고정형 발진기 드라이버 스테이지를 포함한다. 전력 증폭기(35)는 전술한 전력 증폭기(5)의 일 예이다. 전력 증폭기(35) 및/또는 주입-고정형 발진기 드라이버 스테이지는 섹션 IV에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 15f에 도시된 바와 같이, 프론트 엔드 집적 회로(63)는 패드(도 15f의 신호 라우팅 솔더 범프(73)에 연결됨), 오버스트레스 보호 회로 및 신호 노드에 전기적으로 연결된 내부 회로(59)를 포함할 수 있다. 오버스트레스 보호 회로는 패드와 제1 공급 노드(V1) 사이에 전기적으로 연결된 오버스트레스 감지 회로(42), 패드와 신호 노드 사이에 전기적으로 연결된 임피던스 요소(43) 및 신호 노드와 제1 공급 노드(V1) 사이에 전기적으로 연결된 제어가능한 클램프(44)를 포함한다. 오버스트레스 감지 회로(42)는 패드에서 전기적 오버스트레스 이벤트를 검출하는 것에 응답하여 제어가능한 클램프(44)를 활성화시키도록 구성된다. 오버스트레스 보호 회로는 섹션 V에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
패키징된 모듈에는 공통 패키지 내에 크리스털 및 집적 회로 가 포함될 수 있다. 이러한 패키징된 모듈은 크리스털, 크리스털과 기판 사이에 배치된 제1 집적 회로(예로서, SoC(system on a chip)) 및 제2 집적 회로를 포함할 수 있다. 이러한 패키징된 모듈은 시스템-인-어 패키지(SiP)라 지칭될 수 있다. 크리스털과 패키지 기판 사이에 배치된 제1 집적 회로를 갖는 패키징된 모듈의 일부 예를 도 16 내지 도 20을 참조하여 설명한다. 이러한 예시적 모듈은 상대적으로 작은 모듈 크기를 달성하도록 배열된 컴포넌트를 포함한다. 이러한 모듈은 크리스털 트레이스 기생 커패시턴스가 감소되고 및/또는 크리스털 라우팅 트레이스와 모듈 내의 다른 비교적 민감한 경로 사이의 결합이 감소될 수 있다.
도 16은 일 실시예에 따른, 집적 회로(81), 집적 회로(81)와 수직방향으로 통합된 크리스털(82) 및 자기적으로 결합된 인덕터를 갖는 저 노이즈 증폭기(32)를 포함하는 다른 집적 회로(83)를 포함하는 패키징된 모듈(80)의 단면이다. 패키징된 모듈(80)은 패키지 기판(84), 패키지 기판(84)에 의해 지지되는 제1 집적 회로(81), 및 패키지 기판(84)에 의해 지지되는 크리스털(82)을 포함한다. 제1 집적 회로(81)는 크리스털(82)과 패키지 기판(84) 사이에 배치된다. 패키징된 모듈(80)은 패키지 기판(84)에 의해 지지된 제2 집적 회로(83)를 또한 포함한다. 제2 집적 회로(83)는 반드시 축척대로 그려진 것은 아니다. 도 16에 예시된 바와 같이, 패키징된 모듈(80)은 또한 라우팅 기판 또는 인터포저(85), 하나 이상의 로드 커패시터(86) 및 하나 이상의 와이어 본드(87)를 포함할 수 있다. 패키지 기판(84)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제1 집적 회로(81)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 크리스털(82)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제2 집적 회로(83)는 본 명세서에 설명된 임의의 적절한 프론트 엔드 회로를 포함할 수 있다. 예시된 바와 같이, 제2 집적 회로(83)는 저 노이즈 증폭기(32)를 포함하고, 저 노이즈 증폭기는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기(32)를 선형화하도록 네거티브 피드백을 제공한다. 저 노이즈 증폭기(32)는 전술한 저 노이즈 증폭기(6)의 일 예이다. 저 노이즈 증폭기(32)는 섹션 I에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 17은 일 실시예에 따른, 집적 회로(81), 집적 회로(81)와 수직방향으로 통합된 크리스털(82) 및 저 노이즈 증폭기(37)와 과부하 보호 회로(38)를 포함하는 다른 집적 회로(83')를 포함하는 패키징된 모듈(90)의 단면이다. 패키징된 모듈(90)은 패키지 기판(84), 패키지 기판(84)에 의해 지지되는 제1 집적 회로(81), 및 패키지 기판(84)에 의해 지지되는 크리스털(82)을 포함한다. 제1 집적 회로(81)는 크리스털(82)과 패키지 기판(84) 사이에 배치된다. 패키징된 모듈(90)은 패키지 기판(84)에 의해 지지된 제2 집적 회로(83')를 포함할 수 있다. 패키지 기판(84)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제1 집적 회로(81)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 크리스털(82)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제2 집적 회로(83')는 반드시 축척대로 그려진 것은 아니다. 제2 집적 회로(83')는 본 명세서에 설명된 임의의 적절한 프론트 엔드 회로를 포함할 수 있다. 예시된 바와 같이, 제2 집적 회로(83')는 안테나측 스위치(47), 안테나측 스위치(47)에 전기적으로 결합된 입력을 포함하는 저 노이즈 증폭기(37) 및 저 노이즈 증폭기(37)의 신호 레벨에 기초하여 안테나측 스위치(47)의 임피던스를 조절하도록 구성된 과부하 보호 회로(38)를 포함한다. 저 노이즈 증폭기(37)는 전술한 저 노이즈 증폭기(6)의 일 예이다. 안테나측 스위치(47)는 전술한 안테나측 스위치(2)의 일 예이다. 저 노이즈 증폭기(37) 및/또는 과부하 보호 회로(38) 및/또는 안테나측 스위치(47)는 섹션 II에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 18은 일 실시예에 따른 집적 회로(81), 집적 회로(81)와 수직방향으로 통합된 크리스털(82) 및 다중 모드 전력 증폭기(31)를 포함하는 다른 집적 회로(83'')를 포함하는 패키징된 모듈(92)의 단면이다. 패키징된 모듈(92)은 패키지 기판(84), 패키지 기판(84)에 의해 지지되는 제1 집적 회로(81), 및 패키지 기판(84)에 의해 지지되는 크리스털(82)을 포함한다. 제1 집적 회로(81)는 크리스털(82)과 패키지 기판(84) 사이에 배치된다. 패키징된 모듈(92)은 패키지 기판(84)에 의해 지지된 제2 집적 회로(83'')를 포함할 수 있다. 패키지 기판(84)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제1 집적 회로(81)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 크리스털(82)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제2 집적 회로(83'')는 반드시 축척대로 그려진 것은 아니다. 제2 집적 회로(83'')는 2개 이상의 트랜지스터들의 트랜지스터 스택을 포함하는 스택형 출력 스테이지를 포함하는 다중 모드 전력 증폭기(31)를 포함한다. 다중 모드 전력 증폭기(31)는 또한 다중 모드 전력 증폭기의 모드에 기초하여 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함한다. 다중 모드 전력 증폭기(31)는 전술한 전력 증폭기(5)의 일 예이다. 다중 모드 전력 증폭기(31)는 섹션 III에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 19는 일 실시예에 따른, 집적 회로(81), 집적 회로(81)와 수직방향으로 통합된 크리스털(82) 및 주입고정형 발진기 드라이버 스테이지를 구비한 전력 증폭기(35)를 포함하는 다른 집적 회로(83''')를 포함하는 패키징된 모듈(94)의 단면이다. 패키징된 모듈(94)은 패키지 기판(84), 패키지 기판(84)에 의해 지지되는 제1 집적 회로(81), 및 패키지 기판(84)에 의해 지지되는 크리스털(82)을 포함한다. 제1 집적 회로(81)는 크리스털(82)과 패키지 기판(84) 사이에 배치된다. 패키징된 모듈(92)은 패키지 기판(84)에 의해 지지된 제2 집적 회로(83''')를 포함할 수 있다. 패키지 기판(84)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제1 집적 회로(81)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 크리스털(82)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제2 집적 회로(83''')는 반드시 축척대로 그려진 것은 아니다. 제2 집적 회로(83''')는 주입-고정형 발진기 드라이버 스테이지를 포함하는 전력 증폭기(35)를 포함한다. 전력 증폭기(35)는 전술한 전력 증폭기(5)의 일 예이다. 전력 증폭기(35)는 섹션 IV에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 20은 일 실시예에 따른, 집적 회로(81), 집적 회로(81)와 수직방향으로 통합된 크리스털(82) 및 오버스트레스 보호 회로(97)를 포함하는 다른 집적 회로(83'''')를 포함하는 패키징된 모듈(96)의 단면이다. 패키징된 모듈(96)은 패키지 기판(84), 패키지 기판(84)에 의해 지지되는 제1 집적 회로(81), 및 패키지 기판(84)에 의해 지지되는 크리스털(82)을 포함한다. 제1 집적 회로(81)는 크리스털(82)과 패키지 기판(84) 사이에 배치된다. 패키징된 모듈(92)은 패키지 기판(84)에 의해 지지된 제2 집적 회로(83'''')를 포함할 수 있다. 패키지 기판(84)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제1 집적 회로(81)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 크리스털(82)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제2 집적 회로(83'''')는 반드시 축척대로 그려진 것은 아니다. 제2 집적 회로(83'''')는 오버스트레스 보호 회로(97)를 포함한다. 제2 집적 회로(83'''')는 또한 신호 노드에 전기적으로 연결된 패드 및 내부 회로를 포함할 수 있다. 일 실시예에서, 오버스트레스 보호 회로(97)는 패드와 제1 공급 노드 사이에 전기적으로 연결된 오버스트레스 감지 회로, 패드와 신호 노드 사이에 전기적으로 연결된 임피던스 요소 및 신호 노드와 제1 공급 노드 사이에 전기적으로 연결된 제어가능한 클램프를 포함한다. 오버스트레스 감지 회로는 패드에서 전기적 오버스트레스 이벤트를 검출하는 것에 응답하여 제어가능한 클램프를 활성화시키도록 구성된다. 오버스트레스 보호 회로(97)는 섹션 V에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
패키징된 모듈은 크리스털 조립체를 포함할 수 있다. 크리스털 조립체는 SoC(system on a chip)와 같은 집적 회로와 패키지 기판 사이에 배치될 수 있다. 이는 더 짧은 크리스털 트레이스를 초래하고, 패키징된 모듈이 물리적으로 더 축약적이 되게 할 수 있다. 크리스털 조립체는 신호를 SoC로부터 패키지 기판으로 라우팅 및/또는 열 전도성을 제공하기 위한 하나 이상의 전도성 필라를 또한 포함하는 하우징내에 크리스털 발진기를 포함할 수 있다. 크리스털 조립체를 갖는 패키징된 모듈의 일부 예를 도 21 내지 도 25를 참조하여 설명한다.
도 21은 일 실시예에 따른, 집적 회로(81), 집적 회(81)로 아래의 크리스털 조립체(102) 및 자기적으로 결합된 인덕터를 갖는 저 노이즈 증폭기(32)를 포함하는 다른 집적 회로(83)를 포함하는 패키징된 모듈(100)의 단면이다. 패키징된 모듈(100)은 패키지 기판(84), 패키지 기판(84)에 의해 지지되는 제1 집적 회로(81) 및 패키지 기판(84)에 의해 지지되고 제1 집적 회로(81)와 패키지 기판(84) 사이에 배치된 크리스털 조립체(102)를 포함한다. 패키징된 모듈(100)은 패키지 기판(84)에 의해 지지된 제2 집적 회로(83)를 또한 포함한다. 제2 집적 회로(83)는 반드시 축척대로 그려진 것은 아니다. 패키지 기판(84)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제1 집적 회로(81)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 크리스털 조립체(102)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제2 집적 회로(83)는 본 명세서에 설명된 임의의 적절한 프론트 엔드 회로를 포함할 수 있다. 예시된 바와 같이, 제2 집적 회로(83)는 저 노이즈 증폭기(32)를 포함하고, 저 노이즈 증폭기는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기(32)를 선형화하도록 네거티브 피드백을 제공한다. 저 노이즈 증폭기(32)는 전술한 저 노이즈 증폭기(6)의 일 예이다. 저 노이즈 증폭기(32)는 섹션 I에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 22는 일 실시예에 따른, 집적 회로(81), 집적 회로(81) 아래의 크리스털 조립체(102) 및 저 노이즈 증폭기(37)와 과부하 보호 회로(38)를 포함하는 다른 집적 회로(83')를 포함하는 패키징된 모듈(104)의 단면이다. 패키징된 모듈(104)은 패키지 기판(84), 패키지 기판(84)에 의해 지지되는 제1 집적 회로(81) 및 패키지 기판(84)에 의해 지지되고 제1 집적 회로(81)와 패키지 기판(84) 사이에 배치된 크리스털 조립체(102)를 포함한다. 패키징된 모듈(104)은 패키지 기판(84)에 의해 지지된 제2 집적 회로(83')를 포함할 수 있다. 제2 집적 회로(83')는 반드시 축척대로 그려진 것은 아니다. 패키지 기판(84)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제1 집적 회로(81)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 크리스털 조립체(102)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제2 집적 회로(83')는 본 명세서에 설명된 임의의 적절한 프론트 엔드 회로를 포함할 수 있다. 예시된 바와 같이, 제2 집적 회로(83')는 안테나측 스위치(47), 안테나측 스위치(47)에 전기적으로 결합된 입력을 포함하는 저 노이즈 증폭기(37) 및 저 노이즈 증폭기(37)의 신호 레벨에 기초하여 안테나측 스위치(47)의 임피던스를 조절하도록 구성된 과부하 보호 회로(38)를 포함한다. 저 노이즈 증폭기(37)는 전술한 저 노이즈 증폭기(6)의 일 예이다. 안테나측 스위치(47)는 전술한 안테나측 스위치(2)의 일 예이다. 저 노이즈 증폭기(37) 및/또는 과부하 보호 회로(38) 및/또는 안테나측 스위치(47)는 섹션 II에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 23은 일 실시예에 따른 집적 회로(81), 집적 회로(81) 아래의 크리스털 조립체(102) 및 다중 모드 전력 증폭기(31)를 포함하는 다른 집적 회로(83'')를 포함하는 패키징된 모듈(105)의 단면이다. 패키징된 모듈(105)은 패키지 기판(84), 패키지 기판(84)에 의해 지지되는 제1 집적 회로(81) 및 패키지 기판(84)에 의해 지지되고 제1 집적 회로(81)와 패키지 기판(84) 사이에 배치된 크리스털 조립체(102)를 포함한다. 패키징된 모듈(105)은 패키지 기판(84)에 의해 지지된 제2 집적 회로(83'')를 포함할 수 있다. 패키지 기판(84)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제1 집적 회로(81)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 크리스털 조립체(102)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제2 집적 회로(83'')는 반드시 축척대로 그려진 것은 아니다. 제2 집적 회로(83'')는 2개 이상의 트랜지스터들의 트랜지스터 스택을 포함하는 스택형 출력 스테이지를 포함하는 다중 모드 전력 증폭기(31)를 포함한다. 다중 모드 전력 증폭기(31)는 또한 다중 모드 전력 증폭기의 모드에 기초하여 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함한다. 다중 모드 전력 증폭기(31)는 전술한 전력 증폭기(5)의 일 예이다. 다중 모드 전력 증폭기(31)는 섹션 III에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 24는 일 실시예에 따른, 집적 회로(81), 집적 회로(81) 아래의 크리스털 조립체(102) 및 주입고정형 발진기 드라이버 스테이지를 구비한 전력 증폭기(35)를 포함하는 다른 집적 회로(83''')를 포함하는 패키징된 모듈(106)의 단면이다. 패키징된 모듈(106)은 패키지 기판(84), 패키지 기판(84)에 의해 지지되는 제1 집적 회로(81) 및 패키지 기판(84)에 의해 지지되고 제1 집적 회로(81)와 패키지 기판(84) 사이에 배치된 크리스털 조립체(102)를 포함한다. 패키징된 모듈(106)은 패키지 기판(84)에 의해 지지된 제2 집적 회로(83''')를 포함할 수 있다. 제2 집적 회로(83''')는 반드시 축척대로 그려진 것은 아니다. 패키지 기판(84)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제1 집적 회로(81)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 크리스털 조립체(102)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제2 집적 회로(83''')는 주입-고정형 발진기 드라이버 스테이지를 포함하는 전력 증폭기(35)를 포함한다. 전력 증폭기(35)는 전술한 전력 증폭기(5)의 일 예이다. 전력 증폭기(35)는 섹션 IV에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 25는 일 실시예에 따른, 집적 회로(81), 집적 회로(81) 아래의 크리스털 조립체(102) 및 오버스트레스 보호 회로(97)를 포함하는 다른 집적 회로(83'''')를 포함하는 패키징된 모듈(108)의 단면이다. 패키징된 모듈(108)은 패키지 기판(84), 패키지 기판(84)에 의해 지지되는 제1 집적 회로(81) 및 패키지 기판(84)에 의해 지지되고 제1 집적 회로(81)와 패키지 기판(84) 사이에 배치된 크리스털 조립체(102)를 포함한다. 패키징된 모듈(108)은 패키지 기판(84)에 의해 지지된 제2 집적 회로(83'''')를 포함할 수 있다. 제2 집적 회로(83'''')는 반드시 축척대로 그려진 것은 아니다. 패키지 기판(84)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제1 집적 회로(81)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 크리스털 조립체(102)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 제2 집적 회로(83'''')는 오버스트레스 보호 회로(97)를 포함한다. 제2 집적 회로(83'''')는 또한 신호 노드에 전기적으로 연결된 패드 및 내부 회로를 포함할 수 있다. 일 실시예에서, 오버스트레스 보호 회로(97)는 패드와 제1 공급 노드 사이에 전기적으로 연결된 오버스트레스 감지 회로, 패드와 신호 노드 사이에 전기적으로 연결된 임피던스 요소 및 신호 노드와 제1 공급 노드 사이에 전기적으로 연결된 제어가능한 클램프를 포함한다. 오버스트레스 감지 회로는 패드에서 전기적 오버스트레스 이벤트를 검출하는 것에 응답하여 제어가능한 클램프를 활성화시키도록 구성된다. 오버스트레스 보호 회로(97)는 섹션 V에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
패키징된 모듈에는 스택형 필터 조립체가 포함될 수 있다. 스택형 필터 조립체는 패키징된 모듈의 점유영역 및/또는 물리적 크기를 감소시키도록 배열될 수 있다. 스택형 필터 조립체는 표면 실장 디바이스(예컨대, 하나 이상의 커패시터, 하나 이상의 인덕터 및/또는 하나 이상의 저항기)로서 패키징되고 스택으로서 배열된 패시브 컴포넌트를 포함할 수 있다. 스택형 필터 조립체를 갖는 패키징된 모듈의 일부 예를 도 26 내지 도 30을 참조하여 설명한다.
도 26은 일 실시예에 따른, 자기적으로 결합된 인덕터를 구비한 저 노이즈 증폭기(32)와 스택형 필터 조립체(112)를 포함하는 패키징된 모듈(110)의 블록도이다. 패키징된 모듈(110)은 패키지 기판(84), 패키지 기판(84)에 의해 지지된 프론트 엔드 집적 회로(83) 및 패키지 기판(84)에 의해 지지된 스택형 필터 조립체(112)를 포함한다. 스택형 필터 조립체(112)는 프론트 엔드 집적 회로(83)와 연계된 신호를 필터링하도록 구성된다. 패키징된 모듈(110)은 패키지 기판(84)에 의해 지지된 다른 집적 회로(81)를 또한 포함한다. 패키지 기판(84)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 다른 집적 회로(81)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 스택형 필터 조립체(112)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 프론트 엔드 집적 회로(83)는 본 명세서에 설명된 임의의 적절한 프론트 엔드 회로를 포함할 수 있다. 예시된 바와 같이, 프론트 엔드 집적 회로(83)는 저 노이즈 증폭기(32)를 포함하고, 저 노이즈 증폭기는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 저 노이즈 증폭기(32)를 선형화하도록 네거티브 피드백을 제공한다. 저 노이즈 증폭기(32)는 전술한 저 노이즈 증폭기(6)의 일 예이다. 저 노이즈 증폭기(32)는 섹션 I에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 27은 일 실시예에 따른, 과부하 보호 회로(38)와 저 노이즈 증폭기(37)와 스택형 필터 조립체(112)를 포함하는 패키징된 모듈(114)의 블록도이다. 패키징된 모듈(114)은 패키지 기판(84), 패키지 기판(84)에 의해 지지된 프론트 엔드 집적 회로(83') 및 패키지 기판(84)에 의해 지지된 스택형 필터 조립체(112)를 포함한다. 스택형 필터 조립체(112)는 프론트 엔드 집적 회로(83')와 연계된 신호를 필터링할 수 있다. 패키징된 모듈(110)은 패키지 기판(84)에 의해 지지된 다른 집적 회로(81)를 또한 포함한다. 패키지 기판(84)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 다른 집적 회로(81)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 스택형 필터 조립체(112)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 예시된 바와 같이, 프론트 엔드 집적 회로(83')는 안테나측 스위치(47), 안테나측 스위치(47)에 전기적으로 결합된 입력을 포함하는 저 노이즈 증폭기(37) 및 저 노이즈 증폭기(37)의 신호 레벨에 기초하여 안테나측 스위치(47)의 임피던스를 조절하도록 구성된 과부하 보호 회로(38)를 포함한다. 저 노이즈 증폭기(37)는 전술한 저 노이즈 증폭기(6)의 일 예이다. 안테나측 스위치(47)는 전술한 안테나측 스위치(2)의 일 예이다. 저 노이즈 증폭기(37) 및/또는 과부하 보호 회로(38) 및/또는 안테나측 스위치(47)는 섹션 II에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 28은 일 실시예에 따른 스택형 필터 조립체(112)와 다중 모드 전력 증폭기(31)를 포함하는 패키징된 모듈(115)의 블록도이다. 패키징된 모듈(115)은 패키지 기판(84), 패키지 기판(84)에 의해 지지된 프론트 엔드 집적 회로(83'') 및 패키지 기판(84)에 의해 지지된 스택형 필터 조립체(112)를 포함한다. 스택형 필터 조립체(112)는 프론트 엔드 집적 회로(83'')와 연계된 신호를 필터링할 수 있다. 패키징된 모듈(115)은 패키지 기판(84)에 의해 지지된 다른 집적 회로(81)를 또한 포함한다. 패키지 기판(84)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 다른 집적 회로(81)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 스택형 필터 조립체(112)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 프론트 엔드 집적 회로(83'')는 2개 이상의 트랜지스터들의 트랜지스터 스택을 포함하는 스택형 출력 스테이지를 포함하는 다중 모드 전력 증폭기(31)를 포함한다. 다중 모드 전력 증폭기(31)는 또한 다중 모드 전력 증폭기의 모드에 기초하여 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함한다. 다중 모드 전력 증폭기(31)는 전술한 전력 증폭기(5)의 일 예이다. 다중 모드 전력 증폭기(31)는 섹션 III에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 29는 일 실시예에 따른 주입고정형 발진기 드라이버 스테이지를 갖는 전력 증폭기(35)와 스택형 필터 조립체(112)를 포함하는 패키징된 모듈(116)의 블록도이다. 패키징된 모듈(116)은 패키지 기판(84), 패키지 기판(84)에 의해 지지된 프론트 엔드 집적 회로(83''') 및 패키지 기판(84)에 의해 지지된 스택형 필터 조립체(112)를 포함한다. 스택형 필터 조립체(112)는 프론트 엔드 집적 회로(83''')와 연계된 신호를 필터링할 수 있다. 패키징된 모듈(116)은 패키지 기판(84)에 의해 지지된 다른 집적 회로(81)를 또한 포함한다. 패키지 기판(84)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 다른 집적 회로(81)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 스택형 필터 조립체(112)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 프론트 엔드 집적 회로(83''')는 주입-고정형 발진기 드라이버 스테이지를 포함하는 전력 증폭기(35)를 포함한다. 전력 증폭기(35)는 전술한 전력 증폭기(5)의 일 예이다. 전력 증폭기(35)는 섹션 IV에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
도 30은 일 실시예에 따른 스택형 필터 조립체(112)와 오버스트레스 보호 회로(97)를 포함하는 패키징된 모듈(118)의 블록도이다. 패키징된 모듈(118)은 패키지 기판(84), 패키지 기판(84)에 의해 지지된 프론트 엔드 집적 회로(83'''') 및 패키지 기판(84)에 의해 지지된 스택형 필터 조립체(112)를 포함한다. 스택형 필터 조립체(112)는 프론트 엔드 집적 회로(83'''')와 연계된 신호를 필터링할 수 있다. 패키징된 모듈(118)은 패키지 기판(84)에 의해 지지된 다른 집적 회로(81)를 또한 포함한다. 패키지 기판(84)은 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 다른 집적 회로(81)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 스택형 필터 조립체(112)는 섹션 VIII에서 설명된 하나 이상의 적절한 특징을 포함할 수 있다. 프론트 엔드 집적 회로(83'''')는 오버스트레스 보호 회로(97)를 포함한다. 프론트 엔드 집적 회로(83'''')는 또한 신호 노드에 전기적으로 연결된 패드 및 내부 회로를 포함할 수 있다. 일 실시예에서, 오버스트레스 보호 회로(97)는 패드와 제1 공급 노드 사이에 전기적으로 연결된 오버스트레스 감지 회로, 패드와 신호 노드 사이에 전기적으로 연결된 임피던스 요소 및 신호 노드와 제1 공급 노드 사이에 전기적으로 연결된 제어가능한 클램프를 포함한다. 오버스트레스 감지 회로는 패드에서 전기적 오버스트레스 이벤트를 검출하는 것에 응답하여 제어가능한 클램프를 활성화시키도록 구성된다. 오버스트레스 보호 회로(97)는 섹션 V에서 설명된 특징들의 임의의 적절한 조합을 포함할 수 있다.
사물 인터넷 용례
본 명세서의 프론트 엔드 시스템의 일 예의 용례는 사물 인터넷(IoT)과 같은 무선 접속기능을 갖는 다양한 오브젝트를 가능하게 하는 것이다. IoT는 오브젝트가 데이터 수집 및 교환(예로서, 기계간(machine-to-machine) 통신) 및/또는 원격 감지 및/또는 제어될 수 있게 하는 전자장치가 내장된 디바이스, 차량 및/또는 다른 물품과 같은 오브젝트 또는 사물의 네트워크를 지칭한다. 본 명세서의 프론트 엔드 시스템은 다양한 오브젝트의 무선 접속기능을 가능하게함으로써 그러한 오브젝트가 IoT 네트워크에서 통신할 수 있게 하도록 사용될 수 있다. 본 명세서에 설명된 프론트 엔드 시스템은 무선 접속기능을 통해 소비자가 정보와 그 환경을 관리하는 방식을 확장할 수 있게 하도록 IoT 용례에서 구현될 수 있다. 이러한 프론트 엔드 시스템은 사람과 사물이 원할 때 어디서나 바이탈 정보에 더 근접할 수 있게 하는 새로운 신흥 IoT 용례를 가능하게 할 수 있다. IoT는 본 명세서의 프론트 엔드 시스템의 일 예의 용례이지만, 본 명세서의 교시는 광범위한 기술 및 용례에 적용 가능하다. 일부 예시적인 IoT 용례를 이제 설명한다.
IoT 디바이스는 자동차 시스템에 구현될 수 있다. 텔레매틱(telematics)에서 인포테인먼트 시스템, 조명, 원격 키리스 차문제어(remote keyless entry), 충돌 회피 플랫폼, 톨 트랜스폰더(toll transponder), 비디오 디스플레이, 차량 추적 툴 등에 이르기까지, 본 명세서에 설명된 임의의 적절한 원리 및 장점에 따른 프론트 엔드 시스템은 연결된 차량에 대한 편의성 및 안전성 특징을 가능하게 하는 것을 도울 수 있다.
IoT 디바이스는 연결된 가정 환경에서 구현될 수 있다. 본 명세서에서 설명된 임의의 적절한 원리 및 장점에 따른 프론트 엔드 시스템은 주택 소유자가 그들의 가정 환경을 보다 잘 제어할 수 있게 한다. IoT 디바이스는 스마트 서모스탯, 보안 시스템, 센서, 조명 스위치, 연기 및 일산화탄소 경보, 라우터, 고화질 TV, 게임 콘솔 등을 포함하는 다양한 디바이스에서 구현될 수 있다.
IoT 디바이스는 산업적 맥락에서 구현될 수 있다. 지능형 도시 용례로부터 공장 자동화, 빌딩 제어, 상업용 항공기, 차량 추적, 스마트 계량, LED 조명, 보안 카메라 및 스마트 농업 기능에 이르기까지 본 명세서에 설명된 임의의 적절한 원리 및 장점에 따른 프론트 엔드 시스템은 이들 용례를 가능하게 하고 사양을 충족할 수 있다.
IoT 디바이스는 기계-대-기계(machine-to-machine) 맥락에서 구현될 수 있다. IoT 디바이스는 기계-대-기계 통신을 가능하게 하며, 이는 기관들이 사업을 수행하는 방식을 바꿀 수 있다. 제조 자동화로부터 원격측정, 원격 제어 디바이스 및 자산 관리에 이르기까지 본 명세서에 설명된 프론트 엔드 시스템은 광범위한 기계-대-기계 용례를 지원하는 셀룰러, 근거리 및 글로벌 포지셔닝 솔루션을 제공할 수 있다.
IoT 디바이스는 의료 용례에서 구현될 수 있다. 본 명세서에서 설명된 임의의 적절한 원리 및 장점에 따른 프론트 엔드 시스템은 전세계적으로 수백만의 사람들의 치료를 향상시키는, 의료 디바이스 및 정보의 통신을 가능하게할 수 있다. 본 명세서에서 설명된 임의의 적절한 원리 및 장점에 따른 프론트 엔드 시스템은 제품 설계에 통합될 수 있으며, 이는 의료 디바이스의 소형화를 가능하게 하고 데이터 전송을 향상시킬 수 있다. 본 명세서에서 설명된 임의의 적절한 원리 및 장점에 따른 전력 증폭기 및 저 노이즈 증폭기와 같은 증폭기는 의료 기기에서 구현될 수 있다.
IoT 디바이스는 모바일 디바이스에서 구현될 수 있다. 소비자가 점점 더 언제 어디에서나 연결된 상태를 추구함에 따라, 최근 몇 년 동안 통신 환경은 변화되었다. 본 명세서에서 설명된 임의의 적절한 원리 및 장점에 따른 프론트 엔드 시스템은 축약적이고, 에너지 및 비용면에서 효율적이며, 크기 및 성능 제약을 충족시키면서 우수한 소비자 경험을 가능하게 한다. 스마트 폰, 태블릿 및 WLAN 시스템과 같은 무선 모바일 디바이스는 본 명세서에 설명된 임의의 적절한 원리 및 장점에 따른 프론트 엔드 시스템을 포함할 수 있다.
IoT 디바이스는 스마트 에너지 용례에서 구현될 수 있다. 기반시설 회사는 양방향 통신이 포함된 컴퓨터 기반 원격 제어 및 자동화를 사용하여 시스템을 현대화하고 있다. 기반시설과 소비자에게 제공되는 이득 중 일부는 스마트 그리드에서 최적화된 에너지 효율, 평준화 및 로드 밸런싱을 포함한다. 본 명세서에서 설명된 임의의 적절한 원리 및 장점에 따른 프론트 엔드 시스템은 스마트 계량기, 스마트 서모스탯, 가정용 디스플레이, ZigBee/802.15.4, 블루투스 및 블루투스 저 에너지 용례에서 구현될 수 있다.
IoT 디바이스는 웨어러블 디바이스에서 구현될 수 있다. 스마트워치, 스마트 안경, 피트니스 트래커 및 건강 모니터와 같은 웨어러블 디바이스는 비교적 낮은 전력을 소비하고 상시 접속기능을 가능하게 하는 비교적 작은 폼 팩터 솔루션을 가능하게 하기 위해 본 명세서에 설명된 적절한 원리 및 장점에 따른 프론트 엔드 시스템을 포함할 수 있다. 이는 예로서 배터리 재충전없이 오랜 시간 동안 백그라운드에서 애플리케이션을 실행할 수 있게 할 수 있다.
본 명세서에서 설명된 임의의 적절한 원리 및 장점은 IoT 네트워크, IoT 오브젝트, 차량, 산업 장비, 대응 프론트 엔드 시스템, 대응 회로 보드 등 또는 그 임의의 적절한 조합으로 구현될 수 있다. 일부 예가 이제 설명될 것이다.
도 31은 IoT 네트워크(200)의 일 예의 개략도이다. IoT 네트워크(200)는 스마트 홈(201), 스마트 차량(202), 웨어러블(203), 모바일 디바이스(204), 기지국(205), 스마트 병원(206), 스마트 공장(207) 및 스마트 위성(208)을 포함한다. 도 31의 IoT-가능 오브젝트들 중 하나 이상은 본 명세서의 교시에 따라 구현되는 프론트 엔드 모듈 및/또는 프론트 엔드 집적 회로와 같은 프론트 엔드 시스템을 포함할 수 있다.
스마트 홈(201)은 IoT-가능 라우터(211), IoT-가능 서모스탯(212), IoT-가능 계량기(213), IoT-가능 랩톱(214), 및 IoT-가능 텔레비전(215)을 포함하는 매우 다양한 IoT-가능 오브젝트를 포함하는 것으로서 도시되어 있다. 스마트 홈을 위한 IoT-가능 오브젝트의 다양한 예가 도시되어 있지만, 스마트 홈은 다양한 IoT-가능 오브젝트를 포함할 수 있다. 이런 IoT-가능 오브젝트의 예는 IoT-가능 컴퓨터, IoT-가능 랩톱, IoT-가능 태블릿, IoT-가능 컴퓨터 모니터, IoT-가능 텔레비전, IoT-가능 미디어 시스템, IoT-가능 게임 시스템, IoT-가능 캠코더, IoT-가능 카메라, IoT-가능 모뎀, IoT-가능 라우터, IoT-가능 주방 기기, IoT-가능 전화, IoT-가능 공조기, IoT-가능 세척기, IoT-가능 건조기, IoT-가능 복사기, IoT-가능 팩시밀 기계, IoT-가능 스캐너, IoT-가능 프린터, IoT-가능 저울, IoT-가능 홈 어시스턴트(예로서, 음성-제어 어시스턴트 디바이스), IoT-가능 보안 시스템, IoT-가능 서모스탯, IoT-가능 연기 검출기, IoT-가능 가비지 도어, IoT-가능 자물쇠, IoT-가능 스프링클러, IoT-가능 온수기 및/또는 IoT-가능 조명을 포함하지만 이에 한정되지 않는다.
도 31에 도시된 바와 같이, 스마트 차량(202)은 또한 IoT 네트워크(200)에서 동작한다. 스마트 차량(202)은 IoT-가능 인포테인먼트 시스템, IoT-가능 조명 시스템, IoT-가능 온도 제어 시스템, IoT-가능 자물쇠, IoT-가능 점화, IoT-가능 충돌 회피 시스템, IoT-가능 톨 트랜스폰더 및/또는 IoT-가능 차량 추적 시스템을 포함하지만 이에 한정되지 않는 매우 다양한 IoT-가능 오브젝트를 포함할 수 있다. 소정 구현예에서, 스마트 차량(202)은 다른 스마트 차량과 통신하여 차량-대-차량(V2V; vehicle-to-vehicle) 통신을 제공할 수 있다. 또한, 소정 실시예에서, 스마트 차량(202)은 차량-대-모든것(V2X; vehicle-to-everything) 통신을 사용하여 동작함으로써 신호등, 톨 게이트 및/또는 다른 IoT-가능 오브젝트와 통신할 수 있다.
도 31의 웨어러블(203)은 또한 IoT-가능형이다. IoT-가능 웨어러블의 예로는 IoT-가능 시계, IoT-가능 안경, IoT-가능 피트니스 트래커 및/또는 IoT-가능 생체측정 디바이스를 포함하지만 이에 한정되지 않는다.
IoT 네트워크(200)는 또한 모바일 디바이스(204) 및 기지국(205)을 포함한다. 따라서, 소정 구현예에서, 사용자 장비(UE) 및/또는 셀룰러 네트워크의 기지국은 IoT 네트워크에서 동작할 수 있고 IoT-가능형일 수 있다. 또한, 매우 다양한 IoT-가능 오브젝트가 셀룰러 인프라구조와 같은 기존 네트워크 인프라구조를 사용하여 통신할 수 있다.
도 31을 계속 참조하면 IoT는 소비자 디바이스 및 오브젝트뿐만 아니라 의료, 상업, 산업, 항공우주 및/또는 방위 용례와 같은 다른 용례에도 적용할 수 있다. 예로서, 스마트 병원(206)은 매우 다양한 IoT-가능 의료 장비를 포함할 수 있고 및/또는 스마트 공장(207)은 매우 다양한 IoT-가능 산업 장비를 포함할 수 있다. 또한, 항공기, 인공위성 및/또는 항공우주 장비 또한 IoT 네트워크에 연결될 수 있다. IoT 용례의 다른 예에는 자산 추적, 플리트 관리(fleet management), 디지털 사이니지(digital signage), 스마트 판매, 환경 모니터링, 도시 인프라구조(예로서, 스마트 가로등), 통행료 수금 및/또는 POS(point-of-sale)를 포함하지만 이에 한정되지 않는다.
IoT-가능 오브젝트의 다양한 예가 도 31에 예시되어 있지만, IoT 네트워크는 매우 다양한 유형의 오브젝트를 포함할 수 있다. 또한, 임의의 수의 이런 오브젝트가 IoT 네트워크에 존재할 수 있다. 예로서, IoT 네트워크는 수백만 또는 수십억의 IoT-가능 오브젝트 또는 사물을 포함할 수 있다.
IoT-가능 오브젝트는 블루투스, ZigBee, Z-Wave, 6LowPAN, Thread, Wi-Fi, NFC, Sigfox, Neul 및/또는 LoRaWAN 기술을 포함하지만 이에 한정되지 않는 매우 다양한 통신 기술을 사용하여 통신할 수 있다. 또한, 소정 IoT-가능 오브젝트는 예로서 2G, 3G, 4G(LTE, LTE-Advanced 및/또는 LTE-Advanced Pro 포함) 및/또는 5G 기술을 사용하는 셀룰러 인프라구조를 사용하여 통신할 수 있다.
도 32a는 IoT-가능 시계(300)의 일 예의 개략도이다. IoT-가능 시계(300)는 본 명세서에 개시된 하나 이상의 특징들에 따라 구현된 프론트 엔드 시스템을 포함할 수 있는 스마트 웨어러블의 일 예를 예시한다.
도 32b는 도 32a의 IoT-가능 시계(300)와 같은 IoT-가능 오브젝트에 대한 프론트 엔드 시스템(301)의 일 예의 개략도이다. 프론트 엔드 시스템(301)은 제1 트랜시버측 스위치(303), 제2 트랜시버측 스위치(304), 제1 안테나측 스위치(305), 제2 안테나측 스위치(306), 제1 전력 증폭기(307), 제2 전력 증폭기(308), 듀플렉서(311), 방향성 커플러(312), 종단 임피던스(313), 제1 대역 선택 필터(315), 제2 대역 선택 필터(316) 및 제3 대역 선택 필터(317)를 포함한다.
예시된 실시예에서, 제1 트랜시버측 스위치(303)는 대역 26 송신 입력 핀(B26 TX IN) 및 대역 13 송신 입력 핀(B13 TX IN) 사이에서 선택한다. 제2 트랜시버 스위치(303)는 제1 전력 증폭기(307)의 출력의 제1 대역 선택 필터(315) 또는 제1 대역 선택 필터(316)에 대한 연결을 제어한다. 따라서, 제1 전력 증폭기(307)는 이 예에서 대역 26 또는 대역 13을 선택적으로 증폭시킨다. 추가적으로, 제2 전력 증폭기(308)는 대역 12 송신 입력 핀(B12 TX IN)을 증폭시킨다. 대역 선택 필터들(315-317)에 의한 적절한 필터링 이후, 제2 안테나측 스위치(306)는 듀플렉서(311) 및 방향성 커플러(312)를 통해 안테나 핀(ANT)에 제공하기 위해 원하는 송신 신호를 선택한다. 도 32b에 도시된 바와 같이, 방향성 커플러(312)는 종단 임피던스(313)에 의해 종결된다. 추가적으로, 제1 안테나측 스위치(305)는 프론트 엔드 시스템(301)의 원하는 수신 출력 핀(이 예에서는 4개)에 안테나 핀(ANT) 상에서 수신된 신호를 제공한다. 예시된 프론트 엔드 시스템(301)은 또한 송신 전력의 향상된 모니터링과 같은 추가적인 기능을 제공하기 위한 다양한 추가적 핀을 포함한다. 예로서, 프론트 엔드 시스템(301)은 방향성 커플러 출력 핀(CPL) 및 전력 증폭기에 의해 생성된 (밴드 12, 밴드 13 및 밴드 26에 대한) 송신 신호와 연계된 피드백 신호를 제공하기 위한 피드백 핀(B12 RX, B13 RX 및 B26 RX)을 포함한다.
프론트 엔드 시스템(301)은 본 명세서의 섹션들에서 설명된 하나 이상의 특징을 통합하고 있을 수 있다.
도 33a는 IoT-가능 차량(321a-321d)의 일 예의 개략도이다. IoT-가능 차량(321a -321d) 각각은 무선 차량-대-차량 통신을 가능하게 하기 위해 프론트 엔드 시스템을 포함한다. IoT-가능 차량(321a -321d)은 본 명세서에 개시된 하나 이상의 특징에 따라 구현된 프론트 엔드 시스템을 포함할 수 있다.
도 33b는 IoT-가능 오브젝트를 위한 프론트 엔드 시스템(325)의 다른 예의 개략도이다. 프론트 엔드 시스템(325)은 안테나측 스위치(331), 바이패스 스위치(332), LNA(333) 및 바이어스 및 로직 회로(334)를 포함한다.
프론트 엔드 시스템(325)은 프론트 엔드 시스템(325)을 제어하기 위한 제어 핀(C0 및 C1) 및 프론트 엔드 시스템(325)에 급전하는 공급 전압 핀(VDD)을 포함한다. 안테나측 스위치(331)는 안테나 핀(ANT)을 송신 신호 핀(TX_IN) 또는 수신 신호 핀(RX_OUT)에 선택적으로 연결시킨다. LNA(333)는 LNA 입력 핀(LNA_IN)에 연결된 입력 및 LNA 출력 핀(LNA_OUT)에 연결된 출력을 포함한다. LNA(333)는 바이패스 스위치(332)에 의해 선택적으로 바이패스된다. 외부 전도체와 컴포넌트를 사용하여 LNA 입력 핀(LNA_IN)은 직접적으로 또는 간접적으로(예로서, 필터 또는 다른 컴포넌트를 통해) 수신 신호 핀(RX_OUT)에 연결될 수 있다. 또한 외부 전력 증폭기는 송신 신호 핀(TX_IN)에 송신 신호를 제공할 수 있다.
프론트 엔드 시스템(325)은 본 명세서의 섹션들에서 설명된 하나 이상의 특징을 통합하고 있을 수 있다.
도 34a는 IoT-가능 산업 장비(340)의 일 예의 개략도이다. 예시된 실시예에서, IoT-가능 산업 장비(340)는 솔라 수신기(solar receiver) 및 터빈(342)으로 광을 반사시키기 위한 헬리오스탯(heliostats)(341)을 포함한다. IoT-가능 산업 장비(340)는 솔라 수신기 및 터빈(342)을 향한 태양 에너지의 집중을 제어하기 위해 헬리오스탯(341)의 각도 위치 제어를 제공하는 것과 같은 다양한 목적을 위한 하나 이상의 프론트 엔드 시스템을 포함할 수 있다. IoT-가능 산업 장비(340)는 본 명세서에 개시된 하나 이상의 특징에 따라 구현된 프론트 엔드 시스템을 포함할 수 있다.
도 34b는 도 34a의 IoT-가능 산업 장비(340)와 같은 IoT-가능 오브젝트에 대한 프론트 엔드 시스템(345)의 다른 예의 개략도이다.
프론트 엔드 시스템(345)은 논리 제어 회로(350), 트랜시버 DC 차단 커패시터(351), 제1 안테나 DC 차단 커패시터(352), 제2 안테나 DC 차단 커패시터(353), LNA(354), 전력 증폭기(356), 안테나측 스위치(357), 바이패스 스위치(358) 및 트랜시버측 스위치(359)를 포함한다.
프론트 엔드 시스템(345)은 프론트 엔드 시스템(345)을 제어하기 위한 제어 핀(CPS, CTX, CSD, ANT_SEL)을 포함한다. 안테나측 스위치(357)는 제1 안테나 핀(ANT1) 또는 제2 안테나 핀(ANT2)을 전력 증폭기(356) 또는 바이패스 스위치(358)의 출력/LNA(354)에 대한 입력에 선택적으로 연결시킨다. 또한, 바이패스 스위치(358)는 LNA(354)를 선택적으로 바이패스한다. 또한, 트랜시버측 스위치(359)는 트랜시버 핀(TR)을 전력 증폭기(356) 또는 바이패스 스위치(358)의 입력/LNA(354)로의 출력에 선택적으로 연결한다. DC 차단 커패시터(351 -353)는 프론트 엔드 시스템(345)의 내부 DC 바이어싱의 제어에 향상된 유연성을 제공하기 위해 DC 차단을 제공한다.
프론트 엔드 시스템(345)은 본 명세서의 섹션들에서 설명된 하나 이상의 특징을 통합하고 있을 수 있다.
도 35a는 IoT-가능 자물쇠(360; lock)의 일 예의 개략도이다. IoT-가능 자물쇠(360)는 본 명세서에 개시된 하나 이상의 특징들에 따라 구현된 프론트 엔드 시스템을 포함할 수 있는 IoT-가능 오브젝트의 일 예를 예시한다.
도 35b는 도 35a의 IoT-가능 자물쇠(360)를 위한 회로 보드(361)의 일 예의 개략도이다. 회로 보드(361)는 본 명세서의 섹션에서 설명된 하나 이상의 특징을 통합할 수 있는 프론트 엔드 시스템(362)을 포함한다.
도 36a는 IoT-가능 서모스탯(370)의 일 예의 개략도이다. IoT-가능 서모스탯(370)은 본 명세서에 개시된 하나 이상의 특징들에 따라 구현된 프론트 엔드 시스템을 포함할 수 있는 IoT-가능 오브젝트의 다른 예를 예시한다.
도 36b는 도 36a의 IoT-가능 서모스탯(370)을 위한 회로 보드(371)의 일 예의 개략도이다. 회로 보드(371)는 본 명세서의 섹션에서 설명된 하나 이상의 특징을 통합할 수 있는 프론트 엔드 시스템(372)을 포함한다.
도 37a는 IoT-가능 조명(380)의 일 예의 개략도이다. IoT-가능 조명(380)은 본 명세서에 개시된 하나 이상의 특징들에 따라 구현된 프론트 엔드 시스템을 포함할 수 있는 IoT-가능 오브젝트의 다른 예를 예시한다.
도 37b는 도 37a의 IoT-가능 조명(380)을 위한 회로 보드(381)의 일 예의 개략도이다. 도 37b는 또한 회로 보드(381)를 수납하기 위한 IoT-가능 조명(380)의 베이스 부분을 도시한다. 회로 보드(381)는 본 명세서의 섹션에서 설명된 하나 이상의 특징을 통합할 수 있는 프론트 엔드 시스템(382)을 포함한다.
라디오 주파수 시스템
도 38a 내지 도 38f는 프론트 엔드 모듈 또는 프론트 엔드 집적 회로와 같은 프론트 엔드 시스템을 포함하는 라디오 주파수 시스템의 예에 대한 다양한 개략적인 블록도를 도시한다. 도 38a 내지 도 38f의 라디오 주파수 시스템은 본 명세서의 섹션들에서 설명된 하나 이상의 특징을 통합할 수 있다. 소정 구현예에서, 도 38a 내지 도 38f의 라디오 주파수 시스템 중 임의의 것 같은 라디오 주파수 시스템은 무선 통신 디바이스, 예컨대, 이동 전화, 태블릿, 기지국, 네트워크 액세스 포인트, 고객 구내 장비(CPE; customer-premises equipment), IoT-가능 오브젝트, 랩톱 및/또는 웨어러블 전자 디바이스의 회로 보드(예로서, 인쇄 회로 보드(PCB)) 상에 구현된다.
도 38a는 라디오 주파수 시스템(500)의 일 예의 개략적 블록도를 예시한다. 라디오 주파수 시스템(500)은 안테나(501), 프론트 엔드 시스템(10) 및 트랜시버(505)를 포함한다. 프론트 엔드 시스템(10)은 본 명세서의 섹션들에서 설명된 하나 이상의 특징을 통합하고 있을 수 있다.
안테나(501)는 안테나측 스위치(2)를 통하여 수신한 RF 신호를 무선 송신하도록 동작한다. RF 송신 신호는 전력 증폭기(5)에 의해 생성된 RF 신호 및/또는 바이패스 회로(4)를 통해 전송된 RF 신호를 포함할 수 있다. 안테나(501)는 또한 RF 신호를 무선으로 수신하도록 동작하며, 안테나측 스위치(2)를 통해 LNA(6) 및/또는 바이패스 회로(4)에 제공될 수 있다. 신호를 송신 및 수신하기 위해 공통 안테나가 사용되는 예가 있지만, 본 명세서의 교시는 송신 및 수신을 위해 별개의 안테나를 사용하는 구현예에도 적용 가능하다. 안테나(501)의 예시적인 구현예는 패치 안테나, 다이폴 안테나, 세라믹 공진기, 스탬핑 금속 안테나, 레이저 직접 구조화 안테나 및/또는 다중 층 안테나를 포함하지만, 이에 한정되지는 않는다.
트랜시버(505)는 송신을 위해 트랜시버측 스위치(3)에 RF 신호를 제공하고 및/또는 트랜시버측 스위치(3)로부터 RF 신호를 수신하도록 동작한다. 트랜시버(505)는 2G, 3G, 4G(LTE, LTE-Advanced 및/또는 LTE-Advanced Pro 포함), 5G, WLAN(예로서 Wi-Fi), WPAN(예로서, 블루투스 및/또는 ZigBee), WMAN(예로서, WiMAX) 및/또는 GPS 기술 중 하나 이상을 포함하지만 이에 한정되지 않는 매우 다양한 통신 기술을 사용하여 통신할 수 있다.
도 38b는 라디오 주파수 시스템(506)의 다른 예의 개략적 블록도를 예시한다. 라디오 주파수 시스템(506)은 프론트 엔드 시스템(20) 및 트랜시버(505)를 포함한다. 전술한 바와 같이, 프론트 엔드 시스템(20)은 본 명세서의 섹션들에서 설명된 하나 이상의 특징을 통합하고 있을 수 있다.
도 38c는 라디오 주파수 시스템(510)의 다른 예의 개략적 블록도를 예시한다. 라디오 주파수 시스템(510)은 안테나(501), 프론트 엔드 시스템(511) 및 트랜시버(505)를 포함한다. 도 38c의 프론트 엔드 시스템(511)은 바이패스 회로(4)를 포함하는 바이패스 경로가 생략되고 안테나측 스위치(2') 및 트랜시버측 스위치(3')가 하나 적은 쓰로를 포함한다는 것을 제외하고는 도 38a의 프론트 엔드 시스템(10)과 유사하다. 따라서, 안테나측 스위치(2')는 안테나(501)를 LNA(6)의 입력 또는 전력 증폭기(5)의 출력에 선택적으로 전기적으로 연결하도록 구성된다. 추가적으로, 트랜시버측 스위치(3')는 트랜시버(505)를 LNA(6)의 출력 또는 전력 증폭기(5)의 입력에 선택적으로 전기적으로 연결하도록 구성된다.
도 38d는 라디오 주파수 시스템(512)의 다른 예의 개략적 블록도를 예시한다. 라디오 주파수 시스템(512)은 제1 안테나(501), 제2 안테나(502), 프론트 엔드 시스템(514) 및 트랜시버(505)를 포함한다. 도 38d의 프론트 엔드 시스템(514)은 안테나측 스위치(2'')가 추가적 안테나에 대한 접속기능을 제공하기 위한 추가적 쓰로를 포함한다는 점을 제외하면 도 38a의 프론트 엔드 시스템(10)과 유사하다. 따라서, 바이패스 회로(4), 전력 증폭기(5) 및/또는 LNA(6)는 선택적으로 제1 안테나(501) 및/또는 제2 안테나(502)에 전기적으로 연결될 수 있다. 2개의 안테나를 갖는 라디오 주파수 시스템의 예가 도시되어 있지만, 라디오 주파수 시스템은 더 많거나 더 소수의 안테나를 포함할 수 있다.
매우 다양한 이유로 다수의 안테나가 라디오 주파수 시스템에 포함될 수 있다. 일 예에서, 제1 안테나(501) 및 제2 안테나(502)는 각각 송신 안테나 및 수신 안테나에 대응한다. 제2 예에서, 제1 안테나(501) 및 제2 안테나(502)는 상이한 주파수 범위(예로서, 상이한 대역)와 연계된 신호를 송신 및/또는 수신하는데 사용된다. 제3 예에서, 제1 안테나(501) 및 제2 안테나(502)는 다중-입력 다중-출력(MIMO) 통신 및/또는 교환식 다이버시티 통신과 같은 다이버시티 통신을 지원한다. 제4 예에서, 제1 안테나(501) 및 제2 안테나(502)는 송신 및/또는 수신 신호 빔들의 빔형성을 지원한다.
도 38e는 라디오 주파수 시스템(520)의 다른 예의 개략적 블록도를 예시한다. 라디오 주파수 시스템(520)은 안테나(501), 프론트 엔드 시스템(524) 및 트랜시버(505)를 포함한다. 도 38e의 프론트 엔드 시스템(524)은 전력 증폭기(5)를 포함하는 송신 경로가 생략되고 안테나측 스위치(2') 및 트랜시버측 스위치(3')가 하나 적은 쓰로를 포함한다는 것을 제외하고는 도 38a의 프론트 엔드 시스템(10)과 유사하다. 따라서, 안테나측 스위치(2')는 안테나(501)를 LNA(6)의 입력 또는 바이패스 회로(4)의 출력에 선택적으로 전기적으로 연결하도록 구성된다. 추가적으로, 트랜시버측 스위치(3')는 트랜시버(505)를 LNA(6)의 출력 또는 바이패스 회로(4)에 선택적으로 전기적으로 연결하도록 구성된다.
도 38f는 라디오 주파수 시스템(530)의 다른 예의 개략적 블록도를 예시한다. 라디오 주파수 시스템(530)은 전력 증폭기(5), 안테나(501), 프론트 엔드 시스템(534) 및 트랜시버(505)를 포함한다. 도 38f의 프론트 엔드 시스템(534)은 전력 증폭기(5)가 생략되고 프론트 엔드 시스템(534)이 안테나측 스위치(2) 및 트랜시버측 스위치(3)의 쓰로에 대한 결합을 위한 입력/출력 포트를 포함한다는 점을 제외하면 도 38a의 프론트 엔드 시스템(10)과 유사하다. 프론트 엔드 시스템(534) 외부의 전력 증폭기(5)는 전력 증폭기(5)가 안테나측 스위치(2)와 트랜시버측 스위치(3) 사이의 송신 신호 경로에 포함되도록 이들 입력/출력 포트 사이에 전기적으로 연결될 수 있다. 전력 증폭기(5)는 상이한 패키징된 모듈에 포함될 수 있고 및/또는 프론트 엔드 시스템(534)의 예시된 요소들과 상이한 다이 상에 구현될 수 있다.
무선 통신 디바이스
도 39a는 무선 통신 디바이스(650)의 일 예의 개략도이다. 무선 통신 디바이스(650)는 제1 안테나(641), 무선 개인 통신망(WPAN) 시스템(651), 트랜시버(652), 프로세서(653), 메모리(654), 전력 관리 블록(655), 제2 안테나(656) 및 프론트 엔드 시스템(657)을 포함한다.
본 명세서에 개시된 특징들의 적절한 조합 중 임의의 것이 무선 통신 디바이스(650)에서 구현될 수 있다. 예로서, WPAN 시스템(651) 및/또는 프론트 엔드 시스템(657)은 전술한 및/또는 아래의 섹션들의 특징들 중 임의의 것을 사용하여 구현될 수 있다.
WPAN 시스템(651)은 개인 통신망(PAN)과 관련된 라디오 주파수 신호를 처리하도록 구성된 프론트 엔드 시스템이다. WPAN 시스템(651)은 블루투스, ZigBee, Z-Wave, 무선 USB, INSTEON, IrDA 또는 바디 에어리어 네트워크(Body Area Network) 중 하나 이상과 관련된 신호와 같은 하나 이상의 WPAN 통신 표준과 연계된 신호를 송신 및 수신하도록 구성될 수 있다. 다른 실시예에서, 무선 통신 디바이스는 도시된 WPAN 시스템 대신에 무선 지역 네트워크(WLAN) 시스템을 포함할 수 있고, WLAN 시스템은 Wi-Fi 신호를 처리할 수 있다.
도 39b는 무선 통신 디바이스(660)의 다른 예의 개략도이다. 도 39b의 예시된 무선 통신 디바이스(660)는 PAN을 통해 통신하도록 구성된 디바이스이다. 이 무선 통신 디바이스(660)는 도 39a의 무선 통신 디바이스(650) 보다 비교적 덜 복잡할 수 있다. 예시된 바와 같이, 무선 통신 디바이스(660)는 안테나(641), WPAN 시스템(651), 트랜시버(662), 프로세서(653) 및 메모리(654)를 포함한다. WPAN 시스템(660)은 본 명세서에 개시된 특징들의 임의의 적절한 조합을 포함할 수 있다. 예로서, WPAN 시스템(651)은 전술한 및/또는 아래의 섹션들의 특징들 중 임의의 것을 사용하여 구현될 수 있다.
도 39c는 무선 통신 디바이스(800)의 다른 예의 개략도이다. 무선 통신 디바이스(800)는 베이스밴드 시스템(801), 트랜시버(802), 프론트 엔드 시스템(803), 하나 이상의 안테나(804), 전력 관리 시스템(805), 메모리(806), 사용자 인터페이스(807) 및 배터리(808)를 포함한다.
2G, 3G, 4G(LTE, LTE-Advanced 및/또는 LTE-Advanced Pro 포함), 5G, WLAN(예로서 Wi-Fi), WPAN(예로서, 블루투스 및/또는 ZigBee), WMAN(예로서, WiMAX) 및/또는 GPS 기술을 포함하지만 이에 한정되지 않는 매우 다양한 통신 기술을 사용하여 통신하는 무선 통신 디바이스(800)가 사용될 수 있다.
트랜시버(802)는 송신을 위한 RF 신호를 생성하고 안테나(804)로부터 수신된 유입 RF 신호를 처리한다. RF 신호의 송신 및 수신과 연계된 다양한 기능이 도 39c에 트랜시버(802)로서 집합적으로 표현되는 하나 이상의 컴포넌트에 의해 달성될 수 있다는 것을 이해할 것이다. In one example, separate components (for instance, separate circuits or dies) can be provided for handling certain types of RF signals.
프론트 엔드 시스템(803)은 안테나들(804)로 송신 및/또는 안테나들(804)로부터 수신되는 신호의 컨디셔닝을 보조한다. 예시된 실시예에서, 프론트 엔드 시스템(803)은 하나 이상의 전력 증폭기(PA)(811), 하나 이상의 저 노이즈 증폭기(LNA)(812), 하나 이상의 필터(813), 하나 이상의 스위치(814) 및 하나 이상의 듀플렉서(815)를 포함한다. 그러나, 다른 구현예가 가능하다.
예로서, 프론트 엔드 시스템(803)은 송신을 위한 신호의 증폭, 수신된 신호의 증폭, 신호의 필터링, 상이한 대역들 사이의 스위칭, 상이한 전력 모드들 사이의 스위칭, 송신 및 수신 모드 사이의 스위칭, 신호의 듀플렉싱, 신호의 다중화(예로서, 다이플렉싱 또는 트리플렉싱), 또는 그 일부 조합을 포함하지만 이에 한정되지 않는 다수의 기능을 제공할 수 있다.
본 명세서에 개시된 특징들의 적절한 조합 중 임의의 것이 무선 통신 디바이스(800)에서 구현될 수 있다. 예로서, 프론트 엔드 시스템(803)은 전술한 및/또는 아래의 섹션들의 특징들 중 임의의 것을 사용하여 구현될 수 있다.
소정 구현예에서, 무선 통신 디바이스(800)는 캐리어 집성을 지원하여 피크 데이터 레이트를 증가시키는 유연성을 제공한다. 캐리어 집성은 주파수 분할 듀플렉싱(FDD; Frequency Division Duplexing) 및 시분할 듀플렉싱(TDD; Time Division Duplexing) 모두에 사용될 수 있으며, 복수의 캐리어 또는 채널을 집성하기 위해 사용될 수 있다. 캐리어 집성은 인접 집성(contiguous aggregation)을 포함하는데, 여기서, 동일한 동작 주파수 대역 내의 인접 캐리어들이 집성된다. 캐리어 집성은 또한 비-인접식일 수 있으며, 공통 대역 내의 또는 상이한 대역들 내의 주파수에서 분리되는 캐리어를 포함할 수 있다.
안테나들(804)은 매우 다양한 유형의 통신에 사용되는 안테나를 포함할 수 있다. 예로서, 안테나(804)는 매우 다양한 주파수 및 통신 표준과 연계된 신호를 송신 및/또는 수신하기 위한 안테나를 포함할 수 있다.
소정 구현예에서, 안테나(804)는 MIMO 통신 및/또는 교환식 다이버시티 통신을 지원한다. 예로서, MIMO 통신은 단일 라디오 주파수 채널을 통해 다중 데이터 스트림을 통신하기 위해 다수의 안테나를 사용한다. MIMO 통신은 라디오 환경의 공간 다중화 차이로 인한 보다 높은 신호 대 잡음비, 개선된 코딩 및/또는 감소된 신호 간섭으로부터 이익을 얻는다. 교환식 다이버시티는 특정 시간에 특정 안테나가 동작하도록 선택되는 통신을 지칭한다. 예로서, 스위치는 관찰된 비트 에러율 및/또는 신호 강도 표시자와 같은 다양한 인자에 기초하여 안테나 그룹으로부터 특정 안테나를 선택하기 위해 사용될 수 있다.
무선 통신 디바이스(800)는 소정 구현예에서 빔형성과 함께 동작할 수 있다. 예로서, 프론트 엔드 시스템(803)은 트랜시버(802)에 의해 제어되는 가변 위상을 갖는 위상 시프터를 포함할 수 있다. 추가적으로, 위상 시프터는 안테나(804)를 사용하여 신호의 송신 및/또는 수신을 위해 빔 형성 및 지향성을 제공하도록 제어된다. 예로서, 신호 송신의 맥락에서, 주어진 방향으로 전파하는 더 많은 신호 강도를 갖는 빔-유사 품질을 나타내는 집성 송신 신호를 생성하도록 구성적 및 파괴적 간섭을 사용하여 안테나(804)로부터의 방사된 신호를 조합하도록 안테나(804)에 제공된 송신 신호의 위상이 제어된다. 신호 수신의 맥락에서, 위상은, 신호가 특정 방향으로부터 안테나(804)에 도달할 때 더 많은 신호 에너지가 수신되도록 제어된다. 소정 구현예에서, 안테나(804)는 빔형성을 향상시키기 위해 안테나 요소의 하나 이상의 어레이를 포함한다.
베이스밴드 시스템(801)은 음성 및 데이터와 같은 다양한 사용자 입력 및 출력(I/O)의 처리를 용이하게 하기 위해 사용자 인터페이스(807)에 결합된다. 베이스밴드 시스템(801)은 트랜시버(802)에 송신 신호의 디지털 표현을 제공하며, 트랜시버(802)는 송신을 위해 RF 신호를 생성하도록 처리한다. 베이스밴드 시스템(801)은 또한 트랜시버(802)에 의해 제공된 수신된 신호의 디지털 표현을 처리한다. 도 39c에 도시된 바와 같이, 베이스밴드 시스템(801)은 무선 통신 디바이스(800)의 동작을 용이하게 하는 메모리(806)에 결합된다.
메모리(806)는 무선 통신 디바이스(800)의 동작을 용이하게 하거나 및/또는 사용자 정보의 저장을 제공하기 위해 데이터 및/또는 명령어를 저장하는 것과 같은 매우 다양한 목적으로 사용될 수 있다.
전력 관리 시스템(805)은 무선 통신 디바이스(800)의 다수의 전력 관리 기능을 제공한다. 소정 구현예에서, 전력 관리 시스템(805)은 전력 증폭기(811)의 공급 전압을 제어하는 PA 공급 제어 회로를 포함한다. 예로서, 전력 관리 시스템(805)은 전력 추가 효율(PAE)과 같은 효율을 개선하기 위해 전력 증폭기(811) 중 하나 이상에 제공되는 공급 전압(들)을 변경하도록 구성될 수 있다.
도 39c에 도시된 바와 같이, 전력 관리 시스템(805)은 배터리(808)로부터 배터리 전압을 수신한다. 배터리(808)는 예로서 리튬-이온 배터리를 포함하는, 무선 통신 디바이스(800)에서 사용하기 위한 임의의 적절한 배터리일 수 있다.
섹션 I - 임피던스 변환 회로를 갖는 저 노이즈 증폭기
본 개시내용의 일부 실시예에 따르면, 본 개시내용의 이 섹션은 임피던스 변환 회로를 갖는 저 노이즈 증폭기(LNA)에 관한 것이다. 임피던스 변환 회로는 자기적으로 결합된 인덕터를 포함하여 LNA를 선형화한다. 전술한 바와 같이, 이 섹션의 양태는 프론트 엔드 시스템 및 관련 디바이스, 집적 회로, 모듈 및 이들이 채용되는 방법의 성능을 추가로 향상시키기 위해 하나 이상의 다른 섹션의 다른 양태와 조합될 수 있다.
임의의 주어진 저 노이즈 증폭기 설계에 대하여 동시에 충족할 수 있는 몇 가지 성능 파라미터가 있다. 저 노이즈 증폭기의 공급 전류는 종종 미리 결정된다. 이러한 환경에서, 회로의 전반적인 거동을 설정하기 위해 조작할 수 있는 비교적 소수의 변수가 존재한다. 이 섹션에서는 회로의 전반적인 성능을 설정기 위해 하나 더 많은 제어 변수를 제공한다. 특히, 이 섹션의 특징을 구현하는 것에 의해 선형성이 향상될 수 있다.
LNA에서, 선형성은 중요한 파라미터가 될 수 있다. LNA가 비교적 높은 선형성을 갖는 것이 바람직할 수 있다. 선형성은 1 dB 압축 포인트 및/또는 3차 상호변조에 의해 측정될 수 있다. 따라서, LNA의 1dB 압축 포인트 및/또는 3차 상호변조가 중요할 수 있다. LNA 및 다른 회로에 대한 사양은 더 낮은 공급 전류로 더 높은 선형성을 명시하고 있다. 이러한 경향은 지속될 것으로 예상된다. 이러한 사양은 다른 성능 사양을 또한 충족시키면서 충족시키는 것이 어려울 수 있다. 따라서, 개선된 선형성을 갖는 LNA가 필요하다.
이 섹션에서는 LNA의 입력 매치를 제어하는 새로운 방법을 제공하며, 이러한 방식으로, LNA의 선형성을 개선시킬 수 있다. 예로서, 이 섹션에서 설명하는 원리와 장점을 사용하면 1dB 압축 포인트와 3차 상호변조가 개선될 수 있다. 이 섹션에서는 자가 및 상호 인덕턴스 효과가 자기유도성 축퇴 대신 LNA의 선형성을 향상시킬 수 있도록 유도식으로 축퇴된 증폭기 개념을 확장할 수 있는 회로를 제공한다.
LNA는 유도식으로 축퇴된 공통 소스 또는 공통 이미터 증폭 디바이스를 포함할 수 있다. 유도성 축퇴는 그러한 회로를 선형화할 수 있다. 추가적으로, 축퇴 인덕터는 증폭 디바이스의 크기 및 바이어스 전류와 함께 회로의 입력 임피던스를 설정할 수 있다. 입력에 직렬 입력 매칭 인덕터가 포함되어 원하는 입력 임피던스를 달성하고 비교적 양호한 입력 매치를 얻을 수 있다.
본 개시내용의 양태는 축퇴 인덕터(예로서, 소스 축퇴 인덕터 또는 이미터 축퇴 인덕터)와 직렬 입력 인덕터 사이의 자기 결합을 갖는 LNA에 관한 것이다. 이들 자기적으로 결합된 인덕터는 사실상 트랜스포머를 제공하며, 이 트랜스포머는 입력과 직렬인 1차 권선 및 축퇴 인덕터가 증폭 디바이스에 전기적으로 연결되는 위치(예를 들어, 전계 효과 트랜지스터 증폭 디바이스의 소스 또는 바이폴라 트랜지스터 증폭 디바이스의 이미터)에 전기적으로 연결되는 2차 권선을 갖는다. 자기 결합의 위상이 중요할 수 있다. 이 위상은 첨부된 도면에서 도트 표기로 표시된다. 본 명세서에 개시된 자기적으로 결합된 인덕터를 이용하여, 자가 및 상호 인덕턴스를 사용하여 유도식으로 축퇴된 증폭기 개념이 확장될 수 있다.
본 명세서에 설명된 LNA에서, 여러 효과가 동시에 발생할 수 있다. 통상적으로, 금속 산화물 반도체(MOS; metal oxide semiconductor) LNA는 회로의 입력으로부터 증폭 디바이스의 게이트까지 전압 이득을 갖는다. 이 전압 이득은 회로의 3차 상호변조(IIP3) 성능을 열화시킬 수 있다. 감쇠기는 이런 감쇠기가 통상적으로 회로의 노이즈 성능을 바람직하지 않게 열화시킬 수 있기 때문에 신호 진폭을 감소시키기 위해 사용되지 않는다. 본 명세서에서 설명된 LNA는 네거티브 피드백 회로를 포함할 수 있다. LNA의 증폭 디바이스는 축퇴 인덕터에 자기적으로 결합된 제1 인덕터를 통해 라디오 주파수(RF) 신호를 수신할 수 있다. 제1 인덕터는 RF 신호를 수신하도록 구성된 제1 단부 및 증폭 디바이스에 전기적으로 결합된 제2 단부를 가질 수 있다. 제1 인덕터의 제1 단부의 노드(예로서, 도 41a 내지 도 41f의 노드(n2))에서 관찰된 임피던스는 증가될 수 있고, 제1 인덕터의 제2 단부의 노드(예로서, 도 41a 내지 도 41f의 노드(n3))에서의 전압은 감소될 수 있다. 이것은 이득을 감소시키지 않을 수 있지만, 효과는 회로가 더 큰 증폭 디바이스로 상이하게 스케일링될 수 있게 한다. 더 높은 입력 임피던스는 제1 인덕터에 RF 신호를 제공하는 입력 매치 인덕터의 인덕턴스가 더 낮은 값을 갖게 할 수 있다. 이는 온 칩 매치 인덕터(on chip match inductor)가 구현될 때 유리할 수 있고, 이는 이러한 디바이스의 Q가 제한될 수 있고, 이는 입력 매칭 인덕터의 유효 직렬 임피던스가 LNA의 노이즈 성능을 열화시킬 수 있기 때문이다. 예로서, 일 구현예에서, 입력 매치 인덕터 값은 자기적으로 결합된 인덕터가 없는 다른 경우의 값의 대략 절반이다. 본 명세서에 설명된 회로는 절대적으로 가능한 최상의 노이즈 매치를 제공하지는 못하지만, 자기적으로 결합된 인덕터는 입력 매치 인덕터가 더 낮은 인덕턴스를 갖도록함으로써 적어도 일부의 노이즈 성능을 회복할 수 있게 한다. 본 명세서에서 설명된 자기적으로 결합된 인덕터에 의해 제공된 네거티브 피드백은 증가된 선형성을 갖는 증폭기를 제공할 수 있다.
본 개시내용의 일 양태는 저 노이즈 증폭기와 같은 증폭기에서 사용하기 위한 임피던스 변환 회로이다. 임피던스 변환 회로는 제1 인덕터를 포함하는 매칭 회로를 포함한다. 임피던스 변환 회로는 또한 제2 인덕터를 포함한다. 제1 및 제2 인덕터는 서로 자기적으로 결합되어 네거티브 피드백을 제공함으로써 증폭기를 선형화한다.
제2 인덕터는 소스 축퇴 인덕터 또는 이미터 축퇴 인덕터와 같은 축퇴 인덕터일 수 있다. 제1 인덕터는 증폭기의 증폭 회로에 라디오 주파수 신호를 제공할 수 있다. 제1 인덕터, 제2 인덕터 및 증폭기의 증폭 회로는 단일 다이 상에 구현될 수 있다.
매칭 회로는 제1 단부 및 제2 단부를 갖는 직렬 인덕터를 추가로 포함할 수 있으며, 제1 단부는 라디오 주파수 신호를 수신하도록 구성되고 제2 단부는 제1 인덕터에 전기적으로 결합된다. 매칭 회로는 직렬 인덕터의 제1 단부에 전기적으로 결합된 션트 커패시터 및/또는 직렬 인덕터에 라디오 주파수 신호를 제공하도록 구성된 직류(DC) 차단 커패시터를 추가로 포함할 수 있다.
본 개시내용의 다른 양태는 저 노이즈 증폭기(LNA)이다. LNA는 제1 인덕터, 제1 인덕터를 통해 라디오 주파수 신호를 수신하고 라디오 주파수 신호를 증폭하도록 구성된 증폭 회로 및 제2 인덕터를 포함하는 매칭 회로를 포함한다. 제1 및 제2 인덕터는 서로 자기적으로 결합되어 네거티브 피드백을 제공함으로써 LNA를 선형화한다.
증폭 회로는 공통 소스 증폭기 또는 공통 이미터 증폭기를 포함할 수 있다. 캐스코드 트랜지스터는 이들 증폭기 중 어느 것이든과 직렬로 배열될 수 있다. 이러한 캐스코드 트랜지스터는 공통 드레인 증폭기 또는 공통 베이스 증폭기일 수 있다. 제2 인덕터는 소스 축퇴 인덕터 또는 이미터 축퇴 인덕터일 수 있다.
제1 인덕터, 제2 인덕터 및 증폭기의 증폭 회로는 단일 다이 상에 구현될 수 있다. 매칭 회로는 제1 단부 및 제2 단부를 갖는 직렬 인덕터를 추가로 포함할 수 있으며, 제1 단부는 라디오 주파수 신호를 수신하도록 구성되고 제2 단부는 제1 인덕터에 전기적으로 결합된다. 매칭 회로는 직렬 인덕터의 제1 단부에 전기적으로 결합된 션트 커패시터 및/또는 직렬 인덕터에 라디오 주파수 신호를 제공하도록 구성된 직류(DC) 차단 커패시터를 추가로 포함할 수 있다.
본 개시내용의 다른 양태는 저 노이즈 증폭기, 바이패스 경로 및 다중-쓰로 스위치를 포함하는 프론트 엔드 시스템이다. 저 노이즈 증폭기는 제1 인덕터를 포함하는 매칭 회로, 제1 인덕터를 통해 라디오 주파수 신호를 수신하고 라디오 주파수 신호를 증폭하도록 구성된 증폭 회로 및 제2 인덕터를 포함하고, 제2 인덕터는 제1 인덕터에 자기적으로 결합되어 증폭 회로를 선형화하도록 네거티브 피드백을 제공한다. 다중-쓰로 스위치는 적어도 저 노이즈 증폭기에 전기적으로 연결된 제1 쓰로와 바이패스 경로에 전기적으로 연결된 제2 쓰로를 갖는다.
프론트 엔드 시스템은 본 명세서에서 설명된 임의의 전력 증폭기와 같은 전력 증폭기를 추가로 포함할 수 있다. 멀티-쓰로 스위치는 전력 증폭기에 전기적으로 결합된 제3 쓰로를 가질 수 있다. 저 노이즈 증폭기, 바이패스 경로, 멀티-쓰로 스위치 및 전력 증폭기는 단일 다이 상에 구현될 수 있다.
프론트 엔드 시스템은 적어도 저 노이즈 증폭기에 전기적으로 적어도 제1 쓰로 및 바이패스 경로에 전기적으로 연결된 제2 쓰로를 갖는 제2 다중-쓰로 스위치를 추가로 포함할 수 있으며, 저 노이즈 증폭기는 다중-쓰로 스위치와 제2 다중-쓰로 스위치 사이의 제1 신호 경로에 포함되고, 바이패스 경로는 다중-쓰로 스위치와 제2 다중쓰로 스위치 사이의 제2 신호 경로에 포함된다.
다중-쓰로 스위치는 제1 상태에서 저 노이즈 증폭기의 입력을 안테나에 전기적으로 연결시킬 수 있고, 다중-쓰로 스위치는 제2 상태에서 바이패스 경로를 안테나에 전기적으로 연결할 수 있다. 프론트 엔드 시스템은 안테나를 추가로 포함할 수 있다. 안테나는 저 노이즈 증폭기, 바이패스 경로 및 멀티-쓰로 스위치와 통합될 수 있다.
저 노이즈 증폭기, 다중-쓰로 스위치 및 바이패스 경로는 단일 다이에 구현될 수 있다. 프론트 엔드 시스템은 저 노이즈 증폭기, 다중-쓰로 스위치 및 바이패스 경로를 둘러싸는 패키지를 포함할 수 있다.
프론트 엔드 시스템에서, LNA는 본 명세서에서 설명된 LNA 및/또는 증폭기의 특징의 임의의 적절한 조합을 포함할 수 있다.
도 40a 내지 도 40d는 저 노이즈 증폭기를 선형화하도록 배열된 자기적으로 결합된 인덕터를 갖는 임피던스 변환 회로를 포함하는 예시적인 저 노이즈 증폭기를 예시한다. 이러한 저 노이즈 증폭기 중 임의의 것은 RF 시스템의 수신 경로에서 구현될 수 있다. 저 노이즈 증폭기는 실리콘-온-인슐레이터 가공 기술과 같은 임의의 적절한 가공 기술로 구현될 수 있다. 도 40a 내지 도 40d의 저 노이즈 증폭기의 특징의 임의의 조합이 적절하게 구현될 수 있다.
도 40a는 일 실시예에 따른 임피던스 변환 회로를 포함하는 저 노이즈 증폭기(LNA)(1010)의 개략도이다. 예시된 바와 같이, LNA(1010)는 임피던스 변환 회로 및 증폭 회로를 포함한다. 예시된 임피던스 변환 회로는 제1 인덕터(1012) 및 제2 인덕터(1014)를 포함한다. 예시된 증폭 회로는 전계 효과 트랜지스터(1016 및 1018)를 포함한다.
도 40a에 예시된 제2 인덕터(1014)는 자가-유도 축퇴를 제공할 수 있는 소스 축퇴 인덕터이다. 제1 인덕터(1012) 및 제2 인덕터(1014)는 함께 LNA(1010)의 선형성을 향상시킬 수 있는 상호 인덕턴스 효과를 제공할 수 있다. 제1 인덕터(1012) 및 제2 인덕터(1014)는 함께 전계 효과 트랜지스터(1016)의 게이트와 직렬인 1차 권선 및 전계 효과 트랜지스터(1016)의 소스에 연결된 2차 권선을 갖는 트랜스포머로서 기능할 수 있다. 예시된 바와 같이, 제1 인덕터(1012)는 제2 인덕터(1014)와 자기적으로 결합된다. 따라서, 이들 인덕터는 네거티브 피드백을 제공하여 LNA(1010)를 선형화할 수 있다. 도 40a의 도트 표기는 제1 인덕터(1012)와 제2 인덕터(1014) 사이의 자기 결합의 위상을 나타낸다.
도 40a에 예시된 증폭 회로는 공통 소스 증폭기(1016) 및 공통 게이트 증폭기(1018)를 포함한다. RF 입력 신호(RF_IN)는 제1 인덕터(1012)를 통해 공통 소스 증폭기(1016)의 게이트에 제공될 수 있다. 예시된 바와 같이, 공통 게이트 증폭기(1018)는 공통 소스 증폭기(1016)와 직렬로 배열된다. 따라서, 공통 게이트 증폭기(1018)는 캐스코드 트랜지스터 또는 캐스코드 전계 효과 트랜지스터로 지칭될 수 있다. 바이어스 회로는 공통 게이트 증폭기(1018)의 게이트에 바이어스 신호(BIAS)를 제공할 수 있다. 공통 게이트 증폭기(1018)는 RF 출력 신호(RF_OUT)를 제공할 수 있다.
도 40b는 일 실시예에 따른 임피던스 변환 회로를 포함하는 저 노이즈 증폭기(1010')의 개략도이다. 도 40b의 저 노이즈 증폭기(10')는 도 40b의 증폭 회로가 전계 효과 트랜지스터 대신 바이폴라 트랜지스터에 의해 구현된다는 것을 제외하면 도 40a의 저 노이즈 증폭기(1010)와 유사하다. 도 40b에 예시된 바와 같이, 증폭 회로는 바이폴라 트랜지스터(1022 및 1024)를 포함한다. 도 40b의 증폭 회로는 공통 베이스 증폭기(1024)와 직렬인 공통 이미터 증폭기(1022)를 포함한다. 도 40b의 제2 인덕터(1014)는 이미터 축퇴 인덕터이다.
도 40c는 일 실시예에 따른 임피던스 변환 회로를 포함하는 저 노이즈 증폭기(1010'')의 개략도이다. LNA의 증폭 회로는 바이폴라 트랜지스터 및 전계 효과 트랜지스터를 포함할 수 있다. 이러한 LNA의 바이폴라 트랜지스터 및 전계 효과 트랜지스터는 스택으로 배열될 수 있다. 도 40c는 바이폴라 트랜지스터 및 스택으로 배열된 전계 효과 트랜지스터를 포함하는 LNA(1010'')의 예를 예시한다. 도 40c에 예시된 바와 같이, LNA(1010'')는 공통 이미터 증폭기로서 배열된 바이폴라 트랜지스터(1022) 및 공통 게이트 증폭기로서 배열된 캐스코드 전계 효과 트랜지스터(1018)를 포함한다. 대안적으로, 저 노이즈 증폭기는 스택으로 배열된 공통 소스 증폭기 및 공통 베이스 증폭기를 포함할 수 있다.
도 40d는 일 실시예에 따른 임피던스 변환 회로를 포함하는 저 노이즈 증폭기(1010''')의 개략도이다. 도 40a 내지 도 40c에 도시된 증폭 회로는 LNA를 선형화하기 위해 네거티브 피드백을 제공하는 자기적으로 결합된 인덕터를 포함하는 임피던스 변환 회로와 연계하여 구현될 수 있는 예시적인 증폭 회로이다. 도 40d는 제1 인덕터(1012) 및 제2 인덕터(1014)가 증폭 회로(1026)에 의해 도시된 바와 같이 임의의 적절한 증폭 회로와 연계하여 구현될 수 있다는 것을 도시한다. 증폭 회로(1026)는 도 40a의 증폭 회로, 도 40b의 증폭 회로, 도 40c의 증폭 회로, 또는 임의의 다른 적절한 증폭 회로에 의해 구현될 수 있다.
도 41a, 도 41b 및 도 41c는 소정 실시예에 따른 저 노이즈 증폭기를 포함하는 저 노이즈 증폭기 시스템의 개략도이다. 이들 LNA는 상이한 입력 매칭 회로를 포함한다. 이들 매칭 회로의 원리 및 장점 중 임의의 것은 적절하다면 본 명세서에서 설명된 임의의 증폭기와 연계하여 구현될 수 있다.
도 41a는 LNA 및 바이어스 회로(1032)를 포함하는 저 노이즈 증폭기 시스템(1030)의 개략도이다. 도 41a에 예시된 LNA는 매칭 회로, 증폭 회로, 및 축퇴 인덕터를 포함한다. 이 LNA의 증폭 회로는 도 40a의 LNA(1010)의 증폭 회로에 대응한다. 도 41a 내지 도 41c를 참조하여 설명된 원리들 및 장점들 중 임의의 것은 도 40b의 LNA(1010')의 증폭 회로 및/또는 도 40c의 LNA(10'')의 증폭 회로(1026)와 같은 다른 적절한 증폭 회로와 관련하여 연계하여 구현될 수 있다는 것을 이해할 것이다. 도 41b에서, 인덕터(1012 및 1104)는 서로 자기적으로 결합되고 전술한 바와 같이 기능할 수 있다.
도 41a에 예시된 매칭 회로는 제1 인덕터(1012), 직렬 인덕터(1036) 및 션트 커패시터(1038)를 포함한다. 매칭 회로는 LNA에 대한 입력 임피던스 매칭을 제공할 수 있다. RF 입력 신호(RF_IN)는 노드(n1)에 제공될 수 있다. 션트 커패시터(1038)는 노드(n1)에서 직렬 인덕터(1036)에 전기적으로 연결된다. 션트 커패시터(1038)는 노드(n1)에서 임피던스 매칭을 제공할 수 있다. 예로서, 션트 커패시터(1038)의 임피던스는 RF 입력 신호(RF_IN)의 기본 주파수에 대응하는 위상에서 종결될 수 있다. RF 입력 신호(RF_IN)는 직렬 인덕터(1036) 및 제1 인덕터(1012)를 통해 LNA의 증폭 회로에 제공될 수 있다. 제1 인덕터(1012)와 제2 인덕터(1014) 사이의 자기 결합은 노드(n2)에서의 임피던스를 증가시킬 수 있다. 따라서, 이 자기 결합에 의해 노드(n1)의 임피던스를 증가시킬 수 있다. 따라서, 이 자기 결합으로부터의 임피던스의 증가에 따라, 제1 인덕터(1012)의 인덕턴스 및/또는 직렬 인덕터(1036)의 인덕턴스가 감소될 수 있고, 유사한 입력 매칭을 제공할 수 있다. 이는 제1 인덕터(1012) 및/또는 직렬 인덕터(1036)의 물리적 면적을 유리하게 감소시킬 수 있으며, 이는 중요할 수 있다. 인덕턴스가 상대적으로 더 낮은 인덕터는 LNA의 노이즈 성능을 향상시킬 수 있다.
바이어스 회로(1032)는 노드(n2)에서 공통 소스 증폭기(1016)에 대한 제1 바이어스를 제공할 수 있다. 제1 바이어스는 제1 인덕터(1012)를 통해 공통 소스 증폭기(1016)의 게이트에 제공될 수 있다. 일부 예에서, 바이어스 회로(32)는 공통 게이트 증폭기(1018)의 게이트에 제2 바이어스를 제공할 수 있다. 바이어스 회로(1032)는 임의의 적절한 바이어스 회로에 의해 구현될 수 있다.
도 41b의 저 노이즈 증폭기 시스템(1030')은 도 41b의 LNA의 매칭 회로 가 또한 DC 차단 커패시터(1039)를 포함한다는 것을 제외하면 도 41a의 저 노이즈 증폭기 시스템(1030)과 유사하다. 예시된 바와 같이, DC 차단 커패시터(1039)는 수신된 RF 신호와 노드(n1) 사이에 결합된다. DC 차단 커패시터(1039)는 RF 입력 신호(RF_IN)의 DC 신호 성분이 노드(n1)에 제공되는 것을 차단할 수 있다.
도 41c의 저 노이즈 증폭기 시스템(1030'')은 도 41c의 LNA의 매칭 회로가 또한 션트 커패시터(1038)를 포함하지 않는다는 것을 제외하면 도 41b의 저 노이즈 증폭기 시스템(1030')과 유사하다.
도 41d는 일 실시예에 따른 예시적 바이어스 회로를 포함하는 저 노이즈 증폭기 시스템(1030''')의 개략도이다. 도 41d의 바이어스 회로는 도 41a 내지 2c의 바이어스 회로(1032)의 예이다. 바이어스 회로는 LNA의 증폭 회로에 바이어스 신호를 제공하는 전류 미러를 포함할 수 있다. 도 41d에 예시된 바와 같이, 바이어스 회로는 트랜지스터(1061, 1062) 및 저항기와 같은 바이어싱 요소(1063)를 포함한다. 바이어스 회로는 바이어싱 요소(1063)를 통해 트랜지스터(1016)에 바이어스 전압을 제공하도록 구성된다. 바이어싱 입력 신호(BIAS_IN)은 전류 소스에 의해 제공되는 전류일 수 있다.
도 41e는 일 실시예에 따른 저 노이즈 증폭기의 출력에 결합된 바이어스 및 매칭 회로(1064)를 포함하는 저 노이즈 증폭기 시스템(1030'''')의 개략도이다. 바이어스 및 매칭 회로(1064)는 LNA의 출력을 바이어스하고 및/또는 LNA의 출력에서 임피던스 매칭을 제공하기 위한 임의의 적절한 회로 요소를 포함할 수 있다. 바이어스 및 매칭 회로(1064)는 본 명세서에서 설명된 임의의 LNA와 연계하여 구현될 수 있다.
도 41f는 일 실시예에 따른 저 노이즈 증폭기의 출력에 연결된 예시적 바이어스 및 매칭 회로를 포함하는 저 노이즈 증폭기 시스템(1030''''')의 개략도이다. 도 41f의 바이어스 및 매칭 회로는 도 41e의 바이어스 및 매칭 회로(1064)의 예이다. 도 41f의 바이어스 및 매칭 회로는 인덕터(1065) 및 커패시터(1067)를 포함한다. 인덕터(1065)는 LNA의 출력에 바이어스를 제공할 수 있다. 커패시터(1067)는 임피던스 매칭을 제공할 수 있다. 다른 적절한 패시브 임피던스 네트워크는 대안적으로 LNA의 출력에서 바이어싱 및 임피던스 매칭을 제공하도록 구현될 수 있다.
도 42는 도 41a의 저 노이즈 증폭기 시스템의 매칭 회로 및 축퇴 인덕터에 대응하는 스미스 차트이다. 이 스미스 차트는 자기적으로 결합된 인덕터(1012 및 1014)가 구현될 때 시작 임피던스로부터의 입력 임피던스가 어떻게 변하는지를 보여준다. 이 차트의 화살표는 자기 결합을 증가시키는 방향을 나타냅니다. 궤적 A는 결합 팩터가 제1 인덕터(1012)와 제2 인덕터(1014) 사이에서 변화함에 따라 도 41a의 노드(n2)에서의 임피던스가 어떻게 변하는지를 도시한다. 궤적 A는 직렬 저항을 추가하는 효과에 비교적 가깝다. 궤적 B는 궤적 A가 50 Ohm 저항 선을 가로지르는 지점으로부터 직렬 인덕터(1036)의 추가이다. 순 효과는 직렬 인덕터(1036)가 상당히 더 작을 수 있다는 것이다(예로서, 본 예에서, 2.5 GHz에서 B = 1 nH 및 C = 2.7 nH로 도시됨). 궤적 C는 직렬 인덕터(1036)의 효과를 도시한다. 궤적 D는 션트 커패시터(1038)의 영향을 도시한다.
전술한 LNA 및/또는 프론트 엔드 시스템의 일부 또는 모든 회로 요소는 단일 반도체 다이 상에 구현될 수 있다. 도 43은 일 실시예에 따른 저 노이즈 증폭기의 자기적으로 결합된 인덕터의 물리적 레이아웃을 예시한다. 예시된 바와 같이, 다이(1049)는 증폭 회로(1026), 제1 인덕터(1012) 및 제1 인덕터(1012)와 자기적으로 결합된 제2 인덕터(1014)를 포함한다. 다이(1049)는 예시된 바와 같이 직렬 인덕터(1036)를 또한 포함할 수 있다. 다이(1049)는 임의의 적절한 가공 기술을 사용하여 제조될 수 있다. 일 예로서, 다이(1049)는 실리콘-온-인슐레이터 다이와 같은 세미컨덕터-온-인슐레이터 다이일 수 있다.
제1 인덕터(1012) 및 제2 인덕터(1014)는 각각 하나 이상의 환형 턴을 포함할 수 있다. 제1 인덕터(1012)와 제2 인덕터(1014)는 서로 인터리빙될 수 있다. 일부 예에서, 제1 인덕터(1012) 및/또는 제2 인덕터(1014)는 2개의 금속 층 내의 금속 사이에 전도성 연결부를 갖는 2개의 금속 층으로 구현될 수 있다. 이는 금속의 저항을 낮추고 인덕터의 품질 팩터를 높일 수 있다.
제1 인덕터(1012) 및 제2 인덕터는 몇몇 경우에 자기 코어 둘레에 권취될 수 있다. 대안적으로, 자기 코어는 소정 용례에서 제1 인덕터(1012) 및 제2 인덕터(1014) 주변에 구현될 수 있다.
도 43은 반드시 축척대로는 아니지만, 이 도면은 제1 인덕터(1012) 및 제2 인덕터(1014)가 비교적 클 수 있고 상당한 물리적 다이 영역을 소비할 수 있음을 예시한다. 또한 예시된 바와 같이, 직렬 인덕터(1036)는 비교적 클 수 있으며 상당한 물리적 다이 영역을 소비할 수 있다. 따라서, 제1 인덕터(1012)(및/또는 전술한 직렬 인덕터(1036))의 인덕턴스, 그리고, 따라서, 그 크기를 감소시킴으로써, LNA에 의해 소비되는 물리적 면적을 현저하게 감소시킬 수 있다.
이 섹션의 앞 부분에서 설명된 바와 같을 수 있는 본 명세서에 설명된 저 노이즈 증폭기는 임의의 적절한 프론트 엔드 시스템, 패키징된 모듈, 반도체 다이(예로서, 실리콘-온-인슐레이터 다이 같은 세미컨덕터-온-인슐레이터 다이), 무선 통신 디바이스(예로서, 스마트 폰과 같은 이동 전화) 등일 수 있다.
섹션 II-저 노이즈 증폭기의 과부하 보호
본 개시의 일부 실시예에 따르면, 본 개시내용의 이 섹션은 저 노이즈 증폭기(LNA)의 과부하 보호에 관한 것이다. 소정 구성에서, LNA 시스템은 입력 스위치의 임피던스를 제어하는 아날로그 제어 입력을 갖는 입력 스위치, 입력 스위치로부터 수신된 라디오 주파수(RF) 입력 신호를 증폭하는 LNA, 및 LNA의 신호 레벨을 검출하는 것에 기초하여 입력 스위치의 아날로그 제어 입력에 피드백을 제공하는 과부하 보호 회로를 포함한다. 과부하 보호 회로는 LNA가 과부하 상태인지 아닌지 여부를 검출한다. 추가적으로, 과부하 보호 회로가 과부하 조건을 검출할 때, 과부하 보호 회로는 스위치의 아날로그 제어 입력에 피드백을 제공하여 스위치의 임피던스를 증가시키고, LNA에 의해 수신되는 RF 입력 신호의 크기를 감소시킨다. 전술한 바와 같이, 이 섹션의 양태는 프론트 엔드 시스템 및 관련 디바이스, 집적 회로, 모듈 및 이들이 채용되는 방법의 성능을 추가로 향상시키기 위해 하나 이상의 다른 섹션의 다른 양태와 조합될 수 있다.
큰 입력 신호는 저 노이즈 증폭기(LNA)에서 과부하 조건이 발생하게 할 수 있다. 예로서, 소정 용례에서 LNA는 정상 동작 신호 레벨 보다 실질적으로 높은, 높은 과부하 신호를 견디도록 특정된다.
과부하 보호 체계가 없으면, LNA에 큰 입력 신호를 제공하는 것은 증폭에 사용되는 트랜지스터와 같이 LNA의 회로에 높은 전류 및/또는 전압이 나타나게 할 수 있다. 이러한 높은 전류 및/또는 전압은 증폭 트랜지스터에 영구적인 전기적 오버스트레스 손상을 야기할 수 있어서, 이들 트랜지스터는 더 이상 동작할 수 없으며 및/또는 동작이 손상된다.
본 명세서에서는 LNA의 과부하 보호를 위한 장치 및 방법이 제공된다. 소정 구성에서, LNA 시스템은 입력 스위치의 임피던스를 제어하는 아날로그 제어 입력을 갖는 입력 스위치, 입력 스위치로부터 수신된 라디오 주파수(RF) 입력 신호를 증폭하는 LNA, 및 LNA의 신호 레벨을 검출하는 것에 기초하여 입력 스위치의 아날로그 제어 입력에 피드백을 제공하는 과부하 보호 회로를 포함한다. 과부하 보호 회로는 LNA가 과부하 상태인지 아닌지 여부를 검출한다. 추가적으로, 과부하 보호 회로가 과부하 조건을 검출할 때, 과부하 보호 회로는 스위치의 아날로그 제어 입력에 피드백을 제공하여 스위치의 임피던스를 증가시키고, LNA에 의해 수신되는 RF 입력 신호의 크기를 감소시킨다.
본 명세서의 과부하 보호 체계는 LNA의 회로 내에서 나타나는 큰 전류 및/또는 전압 스윙 조건을 제한하는 데 사용될 수 있다.
소정 구현예에서, 입력 스위치는 또한 신호 접속기능 및/또는 라우팅을 제어하는데 사용된다. 예로서, 입력 스위치는 안테나를 통해 송신 및 수신되는 신호의 라우팅을 용이하게 하기 위해 사용되는 다중-쓰로 스위치의 일부일 수 있다. 과부하 보호 및 신호 라우팅 모두에 입력 스위치를 사용하면 다수의 기능을 위해 회로를 공유함으로써 오버헤드를 줄이고 및/또는 성능을 향상시킬 수 있다. 예로서, 이미 수신 신호 경로에 있는 입력 스위치를 사용하면 수신 경로의 삽입 손실을 증가시키지 않고 과부하 보호를 제공한다. 따라서, 과부하 보호 회로는 LNA의 성능에 영향을 미치지 않거나 비교적 작은 영향을 미친다.
본 명세서의 교시는 유입 RF 신호를 안전한 레벨로 감쇠시키기 위해 입력 스위치의 임피던스를 제어하는 데 사용될 수 있다. 금속 산화물 반도체(MOS) 트랜지스터 스위치와 같은 입력 스위치에 대하여, 입력 스위치의 임피던스를 제어하기 위해 아날로그 제어 입력이 사용될 수 있다. 예로서, MOS 트랜지스터 스위치의 임피던스는 MOS 트랜지스터의 게이트에 제공된 아날로그 전압 레벨에 기초하여 제어될 수 있다.
본 명세서의 소정 구현예에서, 과부하 보호 회로는 입력 신호 레벨, 내부 신호 레벨 및/또는 출력 신호 레벨과 같은 LNA의 검출된 신호 레벨에 기초하는 과부하 보호 신호로 입력 스위치의 아날로그 제어 입력을 제어한다. 추가적으로, 과부하 보호 회로는 과부하 보호 신호를 통해 입력 스위치의 아날로그 제어 입력에 피드백을 제공하여 큰 입력 신호가 LNA를 손상시키는 것을 방지한다.
소정 구성에서, 입력 스위치의 임피던스는 과부하 보호 회로로부터의 과부하 보호 신호뿐만 아니라 하나 이상의 디지털 제어 신호에 기초하여 제어될 수 있다. 예로서, 소정 구현예에서, 과부하 보호 회로는 과부하 보호 회로의 출력과 입력 스위치에 대한 아날로그 제어 입력 사이에 연결된 리미터 인에이블 회로를 포함한다. 리미터 인에이블 회로는 스위치 인에이블 신호 및/또는 리미터 인에이블 신호와 같은 하나 이상의 디지털 제어 신호에 기초하여 입력 스위치를 제어한다. 예로서, 리미터 인에이블 회로는 입력 스위치가 오프 상태에 있을 때 및/또는 과부하 보호가 디스에이블되어 있을 때 과부하 보호 회로를 아날로그 제어 입력에서 분리하기 위해 사용될 수 있다.
LNA의 신호 레벨은 임의의 적절한 신호 검출기를 사용하는 것과 같은 매우 다양한 방법으로 검출될 수 있다. 예로서, 신호 검출기는 LNA의 입력 신호 레벨, LNA의 내부 신호 레벨 및/또는 LNA의 출력 신호 레벨을 검출하기 위해 사용될 수 있다. 예로서, LNA 출력에서의 검출은 노이즈 지수 열화를 피하지만 LNA의 선형성을 열화시킬 수 있다. 대조적으로, LNA의 입력에서의 검출은 노이즈 지수를 열화시킬 수 있다. 출력에서의 검출은 또한 출력 신호 레벨이 입력 신호 레벨 보다 높기 때문에 검출기의 설계 제약을 완화한다.
소정 구현예에서, LNA는 LNA의 출력 전압 레벨을 클립하거나 제한하는 출력 정류기 회로를 포함한다. 출력 정류기 회로를 포함하는 것은 성능을 개선시킬 수 있고, 그 이유는 출력 정류기 회로는 입력 스위치의 임피던스를 증가시키기 위해 과부하 보호 회로로부터의 피드백에 의해 소요되는 시간에 대한 더 빠른 턴-온 시간을 가질 수 있다. 일 예에서, 출력 정류기는 클램핑 다이오드를 사용하여 구현된다. 과부하 보호 회로의 제어 루프가 피드백을 제공하도록 응답하고 나서, 입력 스위치의 임피던스 제어를 통해 신호 레벨을 안전한 레벨로 낮추거나 감소시킨다.
신호 경로와 분로상태로 연결된 네트워크 또는 회로는 전체적인 노이즈 또는 선형성 성능에 영향을 줄 수 있다. 이미 존재하는 입력 스위치를 사용하여 과부하 보호를 제공함으로써 LNA는 과부하로부터 보호하기 위해 분로상태 또는 직렬로 추가적 회로를 포함할 필요가 없다.
본 명세서의 과부하 보호 회로는 입력 스위치의 임피던스의 증가를 통해 LNA의 입력에서 신호 감쇠를 제공할 수 있다. 따라서, 본 명세서의 과부하 보호 체계는 고 전압 및 고 전류 모두를 보호하는데 사용될 수 있다. 또한, LNA로의 RF 입력 신호를 감소시키는 것은 LNA의 모든 회로를 보호한다. 대조적으로, 출력 전압 클램프만 사용하는 구현예는 LNA의 소정 회로를 완전히 보호하지 못할 수 있으며 및/또는 그럼에도 불구하고 클램핑시 때 고 전류가 LNA에 유동할 수 있다.
본 명세서에 개시된 LNA 과부하 보호 체계는 스마트폰, 기지국, 핸드셋, 웨어러블 전자장치 및/또는 태블릿을 포함하지만 이에 한정되지 않는 매우 다양한 RF 시스템에 적용가능하다.
도 44는 일 실시예에 따른 LNA 시스템(1110)의 개략도이다. LNA 시스템(1110)은 입력 스위치(1101), LNA(1102) 및 과부하 보호 회로 또는 신호 리미터(1103)를 포함한다. LNA 시스템(1110)은 입력 단자(1107) 및 출력 단자(1108)를 더 포함한다.
LNA(1102)는 입력 단자(1107)로부터 입력 스위치(1101)를 통해 수신된 RF 입력 신호에 증폭을 제공한다. LNA(1102)는 증폭된 RF 출력 신호를 출력 단자(1108)에 제공한다. 소정 구성에서, 입력 단자(1107)는 안테나에 전기적으로 연결되고, 출력 단자(1108)는 트랜시버에 전기적으로 연결된다. 예로서, 트랜시버는 증폭된 RF 출력 신호를 LNA(1102)로부터 베이스밴드 또는 중간 주파수로 하향 변환하는 복조기를 포함할 수 있다.
입력 스위치(1101)는 입력 단자(1107)와 LNA(1102)에 대한 입력 사이의 입력 스위치의 임피던스를 제어하는데 사용되는 아날로그 제어 입력을 포함한다. 소정 구성에서, 입력 스위치(1101)는 아날로그 제어 입력으로서 기능하는 게이트를 갖는 적어도 하나의 금속 산화물 반도체(MOS) 트랜지스터를 포함한다. MOS 트랜지스터의 아날로그 게이트 전압을 제어함으로써, 입력 스위치의 임피던스를 제어할 수 있다.
도 44에 도시된 바와 같이, 과부하 보호 회로(1103)는 LNA(1102)의 신호 레벨을 검출하여 과부하 조건이 존재하는지 여부를 결정한다. 추가적으로, 과부하 보호 회로(1103)는 스위치(1101)의 아날로그 제어 입력에 피드백을 제공하도록 동작할 수 있는 과부하 보호 신호(OP)를 생성한다. 과부하 보호 회로(1103)가 과부하 조건을 검출하면, 과부하 보호 회로(1103)는 입력 스위치(1101)의 임피던스를 증가시킴으로써 LNA(1102)에 의해 수신된 RF 입력 신호의 크기를 감소시킨다. 따라서, 과부하 보호 회로(1103)는 LNA(1102)의 증폭 트랜지스터 내에 나타나는 큰 전류 및 전압 스윙 조건을 제한하는 신호 리미터로서 기능한다.
소정 구현예에서, 입력 스위치(1101)는 안테나를 통해 송신 및 수신되는 신호의 라우팅을 용이하게 하기 위해 사용되는 다중-쓰로 스위치의 일부에 대응한다. 예로서, 입력 단자(1107)는 무선 디바이스의 안테나에 연결될 수 있다. 과부하 보호 및 신호 라우팅 모두에 입력 스위치(1101)를 사용하면 오버헤드를 감소시키고 및/또는 성능을 향상시킬 수 있다. 따라서, 과부하 조건이 존재하지 않는 정상적인 시그널링 조건들 동안, 과부하 보호 회로(1103)는 LNA(1102)의 성능에 영향을 미치지 않거나 또는 그 영향이 비교적 적다. 예로서, 입력 스위치(1101)가 신호 라우팅을 위해 포함되기 때문에, 과부하 보호 체계는 입력 단자(1107)와 출력 단자(1108) 사이의 삽입 손실을 증가시킬 필요가 없다.
도 44에 예시되지는 않았지만, LNA 시스템(1110)은 다른 컴포넌트 및/또는 회로를 포함할 수 있다. 예로서, 일 실시예에서, LNA 시스템(1110)은 과부하 보호 회로(1103)의 출력과 입력 스위치(1101)에 대한 아날로그 제어 입력 사이에 연결된 리미터 인에이블 회로를 더 포함한다. 소정 구현예에서, 리미터 인에이블 회로는 스위치 인에이블 신호의 상태에 기초하여 과부하 보호 회로(1103)의 출력과 입력 스위치의 아날로그 제어 입력을 선택적으로 연결하는데 사용될 수 있다.
도 45a는 다른 실시예에 따른 LNA 시스템(1115)의 개략도이다. 도 45a의 LNA 시스템(1115)은 전술한 바와 같을 수 있는 입력 단자(1107), 출력 단자(1108), 입력 스위치(1101), LNA(1102) 및 과부하 보호 회로(1103)를 포함한다. LNA 시스템(1115)은 리미터 인에이블 회로(1126)를 더 포함한다.
도 45a의 LNA 시스템(1115)은 LNA 시스템(1115)이 리미터 인에이블 회로(1126)를 더 포함한다는 것을 제외하면 도 44의 LNA 시스템(1110)과 유사하다. 도 45a에 도시된 바와 같이, 리미터 인에이블 회로(1126)는 이 실시예에서 리미터 인에이블 신호(LEN) 및 스위치 인에이블 신호(SWEN)를 수신한다. 도 45a는 리미터 인에이블 회로에 대한 디지털 제어 신호의 일 예를 예시하지만, 다른 구현예가 가능하다.
리미터 인에이블 회로(1126)는 과부하 보호 회로(1103)로부터 과부하 보호 신호(OP)를 수신한다. 리미터 인에이블 신호(LEN)는 리미터 인에이블 회로(1126)에 의해 수신된 디지털 제어 신호의 상태에 기초하여 과부하 보호/신호 리미터 기능을 선택적으로 인에이블하는 데 사용될 수 있다.
예시된 실시예에서, 스위치 인에이블 신호(SWEN) 및 리미터 인에이블 신호(LEN)가 인에이블될 때, 리미터 인에이블 회로(1126)는 과부하 보호 신호(OP)를 입력 스위치(1101)의 아날로그 제어 입력에 제공한다. 그러나, 스위치 인에이블 신호(SWEN)가 디스에이블될 때, 리미터 인에이블 회로(1126)는 입력 스위치(1101)를 턴 오프하도록 아날로그 제어 입력을 제어한다. 추가적으로, 리미터 인에이블 신호(LEN)가 디스에이블되어 있는 경우, 스위치 인에이블 신호(SWEN)의 상태에 기초하여 입력 스위치(1101)를 턴 온 또는 오프할 수 있다.
과부하 보호 회로(1103)의 출력과 입력 스위치(1101)의 아날로그 제어 입력 사이에 리미터 인에이블 회로(1126)를 포함시키는 것은 다수의 장점을 제공한다. 예로서, 리미터 인에이블 회로(1126)는 로직 신호에 의해 스위치 상태가 제어되도록 하며, 과부하 보호 회로(1103)가 원하는 경우 입력 스위치의 아날로그 제어 입력에 피드백을 제공할 수 있게 한다.
예로서, 스위치 인에이블 신호(SWEN)가 디스에이블 상태인 경우, 리미터 인에이블 회로(1126)는 과부하 보호 회로(1103)의 출력을 아날로그 제어 입력으로부터 차단하고 입력 스위치(1101)를 턴 오프한다. 그러나, 스위치 인에이블 신호(SWEN) 및 리미터 인에이블 신호(LEN)가 인에이블 상태에 있을 때, 리미터 인에이블 회로(1126)는 과부하 보호 회로(1103)의 출력을 입력 스위치(1101)의 아날로그 제어 입력에 연결한다.
도 45b는 다른 실시예에 따른 LNA 시스템(1120)의 개략도이다. LNA 시스템(1120)은 전술한 바와 같을 수 있는 입력 단자(1107), 출력 단자(1108), 입력 스위치(1101), LNA(1102) 및 리미터 인에이블 회로(1126)를 포함한다. LNA 시스템(1120)은 과부하 보호 회로 또는 신호 리미터(1123)를 더 포함한다.
예시된 과부하 보호 회로(1123)는 검출기(1124) 및 에러 증폭기(1125)를 포함한다. 검출기(1124)는 LNA(1102)의 신호 레벨을 검출하는 것에 기초하여 검출 신호(DET)를 생성한다. 검출기(1124)는 예로서, 출력 신호 검출, 입력 신호 검출, 및/또는 중간 전압 및/또는 전류의 검출을 포함하는 다양한 방식으로 LNA(1102)의 신호 레벨을 감지할 수 있다.
도 45b에 도시된 바와 같이, 에러 증폭기(1125)는 과부하 보호 신호(OP)를 생성하기 위해 검출 신호(DET)를 증폭하며, 이 신호는 리미터 인에이블 회로(1126)에 제공된다. 소정 구현예에서, 에러 증폭기(1125)는 검출 신호(DET)와 기준 신호 사이의 차이를 증폭시킨다.
도 45b는 과부하 보호 회로의 일 실시예를 도시하지만, 본 명세서의 과부하 보호 회로는 다양한 방법으로 구현될 수 있다.
도 46a는 일 실시예에 따른 LNA(1131) 및 검출기(1132)의 개략도이다. LNA(1131)는 LNA 입력(RFIN) 및 LNA 출력(RFOUT)을 포함한다. 검출기(1132)는 LNA(1131)의 내부 노드에 결합된 검출기 입력 및 검출기 출력(DET)을 포함한다.
LNA(1131)는 증폭 NPN 트랜지스터(1141), 캐스코드 n 형 금속 산화물 반도체(NMOS) 트랜지스터(1142), 이미터 축퇴 인덕터(1143) 및 바이어싱 인덕터(1144)를 더 포함한다. LNA의 일 구현예가 도 46a에 도시되어 있지만, 본 명세서의 교시는 더 많은 또는 더 소수의 트랜지스터 및/또는 상이한 디바이스 유형 및/또는 극성의 트랜지스터를 사용하는 LNA를 포함하지만 이에 한정되지 않는 매우 다양한 방법으로 구현되는 LNA에 적용 가능하다.
도 46a에 도시된 바와 같이, 증폭 NPN 트랜지스터(1141)의 베이스는 LNA 입력(RFIN)에 연결되고, 증폭 NPN 트랜지스터(1141)의 콜렉터는 캐스코드 NMOS 트랜지스터(1142)의 소스에 연결된다. 이미터 축퇴 인덕터(1143)는 증폭 NPN 트랜지스터(1141)의 이미터와 제1 전압(V1)(예를 들면, 접지) 사이에 전기적으로 연결되고, 바이어싱 인덕터(1144)는 캐스코드 NMOS 트랜지스터(1142)의 드레인과 제2 전압(V2)(예로서, 전력 공급장치) 사이에 전기적으로 연결된다. 캐스코드 NMOS 트랜지스터(1142)의 게이트는 바이어스 전압(VBIAS)에 의해 바이어스되고, 캐스코드 NMOS 트랜지스터(1142)의 드레인은 LNA 출력(RFOUT)에 연결된다. 도면의 명확성을 위해, LNA(1131)의 바이어스 회로는 도시되어 있지 않다. 그러나, LNA(1131)는 매우 다양한 방식으로 바이어스될 수 있다.
예시된 검출기(1132)는 제1 검출 NPN 트랜지스터(1151), 제2 검출 NPN 트랜지스터(1152), 검출 p-형 금속 산화물 반도체(PMOS) 트랜지스터(1153), 쇼트키 다이오드(1159), 제1 저항기(1161), 제2 저항기(1162), 제3 저항기(1163), 제1 커패시터(1165) 및 제2 커패시터(1166)를 포함한다. 검출기의 일 구현예가 도 46a에 도시되어 있지만, 본 명세서의 교시는 다양한 방식으로 구현되는 검출기에 적용 가능하다.
예시된 실시예에서, 검출기(1132)는 검출기 출력(DET)에서 검출 전류(IDET)를 생성한다. 검출 전류(IDET)의 크기는 LNA(1131)의 검출된 신호 레벨, 특히 증폭 NPN 트랜지스터(1141)의 콜렉터에서의 신호 스윙에 기초한다. 그러나 신호 검출기는 다른 방식으로 LNA의 신호 레벨을 검출할 수 있다. 또한, 예시된 검출기(1132)가 검출 전류를 발생시키지만, 검출기가 검출 전압을 발생시키는 구현예를 포함하지만 이에 한정되지 않는 다른 구성이 가능하다.
높은 신호 전력에서, 증폭 NPN 트랜지스터(1141)의 콜렉터에서의 전압은 제1 검출 NPN 트랜지스터(1151)를 포화시켜 제1 검출 NPN 트랜지스터(1151)를 통한 정류된 전류의 흐름을 발생시킨다. 정류된 전류는 제1 커패시터(1165)에 의해 필터링되어 검출 PMOS 트랜지스터(1153)의 게이트를 제어하는 전압을 생성한다. 따라서, LNA(1131)가 과부하 상태일 때, 검출 전류(IDET)가 검출기(1132)로부터 유동한다.
예시된 실시예는 도 45b의 LNA 시스템(1120)과 같은 LNA 시스템에서의 사용에 적절한 LNA 및 검출기의 일 구현예를 나타낸다. 도 46a는 LNA 및 검출기의 일 실시예를 도시하지만, 본 명세서의 교시는 다양한 방식으로 구현되는 LNA 및 검출기에 적용 가능하다.
도 46b는 다른 실시예에 따른 LNA(1191) 및 검출기(1132)의 개략도이다. 도 46b의 개략도는 도 46b의 LNA(1191)가 LNA 출력(RFOUT)에 전기적으로 연결된 출력 정류기 회로(1192)를 더 포함한다는 것을 제외하고는 도 46a의 개략도와 유사하다.
도 46b의 실시예와 같은 소정 구현예에서, LNA는 입력 스위치에 피드백을 제공하는 과부하 보호 회로를 사용하는 것뿐만 아니라 LNA의 출력 전압 레벨을 클립하거나 제한하는 출력 정류기 회로를 사용하여 보호된다. 출력 정류기 회로를 포함하는 것은 성능을 개선시킬 수 있고, 그 이유는 출력 정류기 회로는 입력 스위치의 임피던스를 증가시키기 위해 과부하 보호 회로로부터의 피드백에 의해 소요되는 시간에 대한 더 빠른 턴-온 시간을 가질 수 있다. 과부하 보호 회로의 제어 루프가 피드백을 제공하도록 응답하고 나서, 입력 스위치의 임피던스 제어를 통해 신호 레벨을 안전한 레벨로 낮추거나 감소시킨다.
일 실시예에서, 출력 정류기 회로(1192)는 클램핑 다이오드를 사용하여 구현된다. 예로서, 출력 정류기는 LNA 출력(RFOUT)과 하나 이상의 기준 전압 사이, 예로서 LNA 출력(RFOUT)과 제1 전압(V1) 사이 및/또는 LNA 출력(RFOUT)과 제2 전압(V2) 사이에 전기적으로 연결된 하나 이상의 다이오드 네트워크를 포함할 수 있다.
도 47은 일 실시예에 따른 에러 증폭기(1200)의 개략도이다. 에러 증폭기(1200)는 제1 NMOS 트랜지스터(1201), 제2 NMOS 트랜지스터(1202), 제3 NMOS 트랜지스터(1203), 제4 NMOS 트랜지스터(1204), 제5 NMOS 트랜지스터(1205), 제6 NMOS 트랜지스터(1206), 제1 PMOS 트랜지스터(1211), 제2 PMOS 트랜지스터(1212), 제1 저항기(1221), 제2 저항기(1222), 제3 저항기(1223) 및 기준 전류 소스(1225)를 포함한다. 에러 증폭기(1200)는 검출기로부터의 검출 신호를 수신하기 위한 검출 입력(DET)을 포함한다. 에러 증폭기(1200)는 입력 스위치의 아날로그 제어 입력을 제어하는데 사용될 수 있는 과부하 보호 출력(OP)을 더 포함한다.
예시된 실시예에서, 검출기(예로서, 도 46a 내지 도 46b의 검출기(1132))로부터의 검출 전류(IDET)가 에러 증폭기(1200)에 의해 수신된다. 검출 전류(IDET)가 기준 전류 소스(1225)의 기준 전류(IREF) 보다 클 때, 제2 NMOS 트랜지스터(1202)는 턴 오프되고 제1 NMOS 트랜지스터(1201)는 전도상태가 될 수 있다. 제1 및 제3 NMOS 트랜지스터(1201, 1203)는 제1 전류 미러로서 동작하고, 제1 및 제2 PMOS 트랜지스터(1211, 1212)는 제2 전류 미러로서 동작하기 때문에, 과부하 보호 출력(OP)은 검출 전류(IDET)가 기준 전류(IREF)보다 클 때 강하된다.
제1 저항기(1221)는 제1 및 제2 NMOS 트랜지스터(1201, 1202)가 동시에 전도상태가 되는 것을 방지하는 것을 돕는다. 예로서, 제1 저항기(1221)는 동시적 전도를 억제하면서 제1 NMOS 트랜지스터(1201)와 제2 NMOS 트랜지스터(1202)를 전도상태 부근으로 바이어스시키도록 제4 NMOS 트랜지스터(1204) 및 제5 NMOS 트랜지스터(1205)와 연계하여 동작한다. 이는 차례로 에러 증폭기(1200)가 LNA로부터 입력 스위치의 아날로그 제어 입력으로의 피드백 루프에 연결될 때 연속적 선형 폐쇄 루프를 방지한다. 도 47 도시된 바와 같이, 바이어스 전류(IBIAS)는 제1 저항기(1221)와 제4 및 제5 NMOS 트랜지스터(1204, 1205)를 바이어스하기 위해 사용된다.
LNA에 대한 매우 높은 입력 전력에서, 검출기는 비교적 큰 검출 신호를 생성할 수 있으며, 이는 과부하 보호 출력(OP)이 제1 전압(V1)으로 제어되도록 할 수 있다. 중간 입력 전력 레벨에서 회로는 차단 발진기 거동을 나타낼 수 있다. 소정 구현예에서, 루프 주변에 연속적인 선형 신호 경로 가 없지만 대신 스위치식 발진 거동(switched oscillatory behavior)이 존재한다.
소정 구현예에서, 과부하 보호 출력(OP)에서 생성된 피드백 신호는 리미터 인에이블 회로(예로서, 도 45a 및 도 45b의 리미터 인에이블 회로(1126))에 제공될 수 있으며, 이는 차례로 피드백 신호를 입력 스위치의 아날로그 제어 입력에 선택적으로 제공할 수 있다. 과부하 상태 동안 큰 입력 신호가 존재할 때, 과부하 보호 출력(OP)은 낮아지고(본 실시예에서), 이는 입력 스위치를 완전히 또는 부분적으로 턴 오프할 수 있다.
예로서, 입력 스위치는 아날로그 제어 입력을 포함하므로 과부하 보호 출력(OP)을 사용하여 LNA에 대한 입력 신호의 크기를 제어할 수 있다. 입력 스위치를 턴 오프하면 부분적으로 LNA에 대한 입력 신호 강도 및 검출기 신호(DET)의 대응 값이 감소되기 때문에 폐쇄 루프가 제공된다. 폐쇄 루프는 다른 입력 전력 레벨에서 상이한 거동을 나타낸다. 매우 높은 전력에서 입력 스위치는 완전히 꺼져 있으며 실질적으로 어떠한 입력 신호도 LNA에 제공되지 않다. 중간 전력 레벨에서 루프가 약간의 발진 거동을 나타낼 때 과부하 보호 출력(OP)은 중첩된 AC 컴포넌트로 DC 레벨에서 동작할 수 있다. 소정 구현예에서, 입력 스위치가 발진 신호의 주기 미만의 시간 상수를 갖도록 구현될 수 있기 때문에, 입력 스위치는 AC 성분을 필터링한다. 따라서, 루프는 선형 제어를 받은 것처럼 거동할 수 있다.
소정 구성에서, 루프는 정상 동작시 발생하는 임의의 신호 레벨에는 응답하지 않고 더 높은 과부하 조건에만 응답한다. 보호 루프는 유한한 응답 시간을 가지므로 순간 전압 피크를 보호하지 못할 수 있다. 그러나, 보호 루프는 높은 전류에 대한 LNA의 전체 노출을 제한할 수 있다. 소정 구성에서, LNA는 순시 전압 피크에 대한 보호 기능을 강화하기 위해 출력 정류기를 추가로 포함한다.
예시된 실시예에서, 과부하 보호 출력(OP)은 일반적으로 높다. 그러나, 과부하 조건이 검출될 때, 과부하 보호 출력(OP)은 제1 전압(V1)과 제2 전압(V2)의 전압들 사이에서 변할 수 있는 연속 가변 레벨이다. 과부하 보호 출력(OP)의 아날로그 또는 연속 신호 레벨은 폐쇄 루프에서 동작하는 에러 증폭기(1200)로부터 발생한다. 과부하 보호 출력(OP)은 LNA의 입력 전력 및 온도와 같은 동작 조건에 의존하는 전압 레벨로 제어된다.
예시된 실시예는 도 45b의 LNA 시스템(1120)과 같은 LNA 시스템에서 사용하기 위한 에러 증폭기의 일 구현예를 나타낸다. 에러 증폭기의 일 실시예가 도 47에 도시되어 있지만, 에러 증폭기는 다른 방식으로 구현될 수 있다.
도 48a는 일 실시예에 따른 리미터 인에이블 회로(1240)의 개략도이다. 리미터 인에이블 회로(1240)는 디지털 제어 회로(1241) 및 피드백 인에이블 회로(1242)를 포함한다. 리미터 인에이블 회로(1240)는 과부하 보호 신호(OP) 및 하나 이상의 디지털 제어 신호를 수신하고, 도 44의 입력 스위치(1101)와 같은 입력 스위치의 아날로그 제어 입력을 제어하기 위해 사용되는 스위치 제어 신호(SWCTL)를 생성한다.
도 48a에 도시된 바와 같이, 디지털 제어 회로(1241)는 하나 이상의 디지털 제어 신호를 수신하고, 디지털 제어 회로(1241)는 이 디지털 제어 신호를 피드백 인에이블 회로(1242)가 턴 온 또는 턴 오프되는지 여부를 제어하기 위해 처리한다. 피드백 인에이블 회로(1242)가 턴 온되면, 과부하 보호 신호(OP)는 스위치 제어 신호(SWCTL)의 아날로그 전압 레벨을 제어하는데 사용된다. 그러나, 피드백 인에이블 회로(1242)가 턴 오프되면, 디지털 제어 회로(1241)는 스위치 제어 신호(SWCTL)를 디지털 제어한다.
도 48b는 다른 실시예에 따른 리미터 인에이블 회로(1251)의 개략도이다. 리미터 인에이블 회로(1251)는 제1 인버터(1291), 제2 인버터(1292), 제3 인버터(1293), 제1 NAND 게이트(1295), 제2 NAND 게이트(1296), 제1 PMOS 트랜지스터(1281) 및 제1 NMOS 트랜지스터 1283를 포함하는 디지털 제어 회로(1271)를 포함한다. 리미터 인에이블 회로(1251)는 제2 PMOS 트랜지스터(1282) 및 제2 NMOS 트랜지스터(1284)를 포함하는 피드백 인에이블 회로(1272)를 추가로 포함한다.
예시된 실시예에서, 디지털 제어 회로(1271)는 리미터 인에이블 신호(LEN) 및 스위치 인에이블 신호(SWEN)를 수신한다. 디지털 제어 회로(1271)는 본 실시예에서 리미터 인에이블 신호(LEN) 및 스위치 인에이블 신호(SWEN)의 상태에 기초하여 피드백 인에이블 회로(1272)가 인에이블되는지 여부를 제어한다.
예로서, 예시된 실시예에서, 리미터 인에이블 신호(LEN)가 논리적으로 로우(low)일 때(이 실시예에서 디스에이블에 대응), 디지털 제어 회로(1271)는 피드백 인에이블 회로(1272)를 턴 오프하고 스위치 제어 신호(SWCTL)를 스위치 인에이블 신호(SWEN)와 동일한 상태를 갖도록 디지털 제어한다. 또한, 리미터 인에이블 신호(LEN)가 논리적으로 로우이고 스위치 인에이블 신호(SWEN)가 논리적으로 로우인 경우, 본 실시예에서, 디지털 제어 회로(1271)는 피드백 인에이블 회로(1272)를 차단하고 스위치 제어 신호(SWCTL)를 논리적 로우로 디지털 제어한다. 그러나, 리미터 인에이블 신호(LEN) 및 스위치 인에이블 신호(SWEN)가 논리적으로 하이(high)인 경우, 디지털 제어 회로(1271)는 피드백 인에이블 회로(1272)를 턴 오프시키고 과부하 보호 신호(OP)가 스위치 인에이블 신호(SWCTL)를 제어한다.
도 48b가 본 명세서의 교시에 따른 리미터 제어 회로의 일 실시예를 도시하지만, 리미터 제어 회로는 매우 다양한 방식으로 구현될 수 있다. 또한, 본 명세서의 교시는 리미터 제어 회로가 생략된 구현예에 적용가능하다.
도 49는 다른 실시예에 따른 LNA 시스템(1250)의 개략도이다. LNA 시스템(1250)은 전술한 바와 같을 수 있는 입력 단자(1107), 출력 단자(1108), LNA(1102), 과부하 보호 회로(1103) 및 리미터 인에이블 회로(1251)를 포함한다. LNA 시스템(1250)은 입력 스위치(1252)를 추가로 포함한다.
예시된 입력 스위치(1252)는 서로 직렬로 전기적으로 연결된 제1 NMOS 트랜지스터(1261) 및 제2 NMOS 트랜지스터(1262)를 포함한다. 예시된 실시예에서, NMOS 트랜지스터들(1261, 1262)의 게이트들은 입력 스위치(1252)에 대한 아날로그 제어 입력으로서 기능한다. 추가적으로, RF 입력 신호는 NMOS 트랜지스터(1261, 1262)의 채널을 통해 입력 단자(1107)로부터 LNA(1102)의 입력으로 통과한다. 입력 스위치의 일 구현예가 도시되어 있지만, 입력 스위치는 다른 방식으로 구현될 수 있다.
도 49에 도시된 바와 같이, 리미터 인에이블 회로(1251)는 과부하 보호 회로 또는 리미터(1103)의 출력과 입력 스위치(1252)에 대한 아날로그 제어 입력 사이에 연결된다. 리미터 인에이블 회로(1251)의 로직은 스위치 인에이블 신호(SWEN) 및/또는 리미터 인에이블 신호(LEN)가 디스에이블될 때 과부하 보호 회로(1103)를 아날로그 제어 입력으로부터 분리시키도록 구현된다.
따라서, 과부하 보호 회로(1103)는 스위치 인에이블 신호(SWEN) 및 리미터 인에이블 신호(LEN)가 인에이블될 때 입력 스위치(1252)의 아날로그 제어 입력을 제어한다. 그러나, 스위치 인에이블 신호(SWEN)가 디스에이블되는 경우, 리미터 인에이블 회로(1251)는 제1 전압(V1)(예로서, 접지 또는 음의 전압)으로 아날로그 제어 입력을 제어하여 입력 스위치(1252)를 턴 오프시킬 수 있다. 추가적으로, 리미터 인에이블 신호(LEN)는 과부하 보호/신호 리미터 기능을 디스에이블하는 데 사용된다. 따라서, 리미터 인에이블 신호(LEN)가 디스에이블되어 있는 경우, 스위치 인에이블 신호(SWEN)의 상태에 기초하여 입력 스위치(1252)를 턴 온 또는 오프할 수 있다.
스위치 인에이블 신호(SWEN) 및 리미터 인에이블 신호(LEN)는 다양한 방식으로 생성될 수 있다. 소정 구성에서, 집적 회로(IC)는 스위치 인에이블 신호(SWEN) 및/또는 리미터 인에이블 신호(LEN)의 상태를 제어하는데 사용되는 하나 이상의 레지스터를 포함한다. 예로서, 하나 이상의 레지스터는 직렬 주변장치 인터페이스와 같은 인터페이스를 통해 트랜시버에 의해 프로그래밍될 수 있다. 그러나, 스위치 인에이블 신호(SWEN) 및/또는 리미터 인에이블 신호(LEN)는 IC의 핀을 통해 제공되는 것과 같은 다른 방식으로 생성될 수 있다.
LNA 시스템(1250)의 추가적 세부사항은 본 명세서에 설명된 바와 같을 수 있다.
이 섹션의 앞 부분에서 설명된 바와 같을 수 있는 입력 스위치(1101), LNA(1102) 및 과부하 보호 회로(1103)는 임의의 적절한 프론트 엔드 시스템, 패키징된 모듈, 반도체 다이(예로서, 실리콘-온-인슐레이터 다이 같은 세미컨덕터-온-인슐레이터 다이), 무선 통신 디바이스(예로서, 스마트 폰과 같은 이동 전화) 등일 수 있다.
섹션 III-다중 모드 전력 증폭기
본 개시내용의 일부 실시예에 따르면, 본 개시 내용의 본 섹션은 다중 모드 전력 증폭기에 관한 것이다. 다중 모드 전력 증폭기 회로는 스택형 증폭기 및 바이어스 회로를 포함한다. 스택형 증폭기는 서로 직렬로 제1 트랜지스터 및 제2 트랜지스터를 적어도 포함한다. 스택형 증폭기는 적어도 제1 모드 및 제2 모드에서 동작 가능하다. 바이어스 회로는 제1 모드에서 제2 트랜지스터를 선형 동작 영역으로 바이어스하고 제2 모드에서 스위치로서 제2 트랜지스터를 바이어스하도록 구성된다. 소정 실시예에서, 스택형 증폭기는 제1 모드에서 제2 모드에서와는 상이한 전압 레벨을 갖는 공급 전압을 수신하도록 구성된 전력 증폭기 스테이지일 수 있다. 전술한 바와 같이, 이 섹션의 양태는 프론트 엔드 시스템 및 관련 디바이스, 집적 회로, 모듈 및 이들이 채용되는 방법의 성능을 추가로 향상시키기 위해 하나 이상의 다른 섹션의 다른 양태와 조합될 수 있다.
부정확한 전력 레벨로 RF 신호를 증폭하는 것, 또는 원래 RF 신호의 상당한 왜곡을 도입하는 것은 무선 통신 디바이스로 하여금 대역외 송신을 하게 할 수 있거나 및/또는 수용 표준들과의 호환성을 위반하게 할 수 있기 때문에, RF 신호의 증폭을 관리하는 것이 바람직할 수 있다. 전력 증폭기 디바이스의 바이어싱은, 그것이 전력 증폭기 내에 증폭 디바이스의 전압 및/또는 전류 동작점을 결정할 수 있기 때문에, 증폭을 관리하는 것의 중요한 부분이다.
소정 전력 증폭기 회로는 스택형 전력 증폭기 토폴로지를 포함한다. 예로서, 실리콘-온-인슐레이터 전력 증폭기 회로 토폴로지의 디바이스 스택화는 스케일링된 트랜지스터의 상대적으로 낮은 브레이크다운 전압을 극복할 수 있다. 이러한 디바이스 스택화는 스택형 증폭기가 약 2.75 볼트를 초과하는 전압 스윙과 같은 비교적 큰 전압 스윙에 노출되는 용례에서 유용할 수 있다. 3개 또는 4개의 트랜지스터와 같은 여러 트랜지스터를 스택화하면 바람직한 동작 특성을 갖는 전력 증폭기를 얻을 수 있다. 예로서, 이러한 스택형 트랜지스터를 갖는 전력 증폭기는 상당한 핫 캐리어 주입(HCI; hot carrier injection) 및 감소된 트랜지스터 드레인 전류 및 증가된 트랜지스터 누설의 대응하는 장기적 영향을 겪지 않으면서 약 3 볼트 내지 약 3.6 볼트의 범위의 공급 전압 및 약 8 볼트에 근접하는 전압 스윙에 대해 바람직하게 거동할 수 있다.
다중 모드 전력 증폭기는 전력 증폭기의 동작 모드에 따라 변화할 수 있는 전력 공급 전압을 전력 증폭기에 제공하는 공급 제어 회로를 포함할 수 있다. 예로서, 다중 전력 모드 가변 공급 전력 증폭기에서, 더 낮은 전력 모드에서 더 낮은 공급 전압이 제공될 수 있고 더 높은 전력 모드에서 더 높은 공급 전압이 제공될 수 있다. 일부 예에서, 전력 증폭기는 다수의 스테이지를 포함할 수 있고, 스택형 출력 스테이지에 제공되는 공급 전압은 전력 모드에 의존하여 변할 수 있는 반면, 더 이른 스테이지에 대한 상이한 공급 전압은 실질적으로 일정하게 유지된다. 효율을 목적으로 저 전력 모드에서 전력 증폭기의 공급 전압이 낮아질 때 공급 전압이 고 전력 모드보다 훨씬 낮아질 수 있다. 예로서, 저 전력 모드의 공급 전압은 높은 모드의 공급 전압 보다 약 60 % 낮을 수 있다. 이러한 공급 전압의 감소는 드레인 소스 전압(VDS) 헤드룸 동작을 감소시켜 스택형 디바이스 전계 효과 트랜지스터(FET) 토폴로지를 조기 전력 압축상태가 되게 할 수 있으며, 이는 차례로 달성 가능한 출력 1dB 압축 포인트(OP1dB), 포화 전력(PSAT) 및/또는 전력 증폭기의 전력 추가 효율(PAE)을 감소시킬 수 있다.
본 섹션의 양태는 스택형 증폭기 및 바이어스 회로와 관련된다. 스택형 증폭기는 서로 직렬로 제1 트랜지스터 및 제2 트랜지스터를 적어도 포함한다. 스택형 증폭기는 적어도 제1 모드 및 제2 모드에서 동작 가능하다. 바이어스 회로는 제1 모드에서 제2 트랜지스터를 선형 동작 영역으로 바이어스하도록 구성된다. 바이어스 회로는 제2 모드에서 제2 트랜지스터를 스위치로서 바이어스하도록 구성된다. 따라서, 바이어스 회로는 스택형 증폭기가 제1 모드에 비해 제2 모드에서 스택에 적어도 하나 적은 트랜지스터가 존재하는 것처럼 동작하도록 스택형 증폭기를 바이어스할 수 있다. 이러한 동작은 스택형 증폭기에 제공되는 공급 전압이 제1 모드에서 보다 제2 모드에서 더 낮은, 상이한 전력 모드에 대한 설계 사양을 충족시킬 수 있다.
예로서, 스택형 실리콘-온-인슐레이터 전력 증폭기에서, 출력 스테이지는 하나 이상의 공통 게이트 트랜지스터와 직렬로 연결된 공통 소스 트랜지스터를 갖는 스택형 아키텍처를 포함할 수 있다. 이는 고 전력 및/또는 중 전력 동작 모드(예로서, 출력 스테이지에 대한 공급 전압이 각각 3 볼트 및 1.8 볼트인 모드)에서의 브레이크다운을 방지할 수 있다. 최저 전력 동작 모드(예로서, 1.2 볼트의 출력 스테이지에 대한 공급 전압을 갖는 모드)에서, 지정된 전력 공급 레벨 및 전압 스윙 모두는 적어도 하나 적은 트랜지스터를 스택에 구비함으로써 보다 양호하게 수용될 수 있다. 소정 구현예에서, 스택형 증폭기 내의 공통 게이트 트랜지스터는 VDS가 충분히 낮도록(예로서, 약 100mV 미만 또는 약 75 mV 미만) 충분히 경성으로(hard) 이를 턴 온시키는 것에 의해 헤드룸에 대한 그 영향을 감소 및/또는 최소화하고 개선된 OP1dB 및 PSAT(예로서, 약 13 dBm)를 가능하게 하도록 스위치(공통 게이트 스테이지에 대향함)로서 동작된다.
따라서, 본 명세서에서 설명된 소정 실시예들은 상이한 동작 모드들에서 전력 증폭기에 제공되는 공급 전압의 비교적 큰 차이를 갖는 다수의 동작 모드들에서 스택형 트랜지스터 실리콘-온-인슐레이터 전력 증폭기 토폴로지를 동작시키는 것과 관련된 문제점들을 극복할 수 있다. 예로서, 최저 전력 모드가 최고 전력 모드의 공급 전압 보다 약 60 % 낮은 공급 전압을 갖는 3개 전력 모드에서 동작할 수 있는 삼중스택형 트랜지스터 실리콘-온-인슐레이터 전력 증폭기 토폴로지는 본 명세서에 설명된 원리 및 장점에 따라 바람직한 성능으로 동작할 수 있다.
본 개시내용의 실시예는 다수의 동작 모드를 위해 공통 전력 증폭기를 사용하는 것에 관한 것이다. 여러 전력 모드에 대해 동일한 전력 증폭기를 사용하는 것은 서로 다른 전력 모드에 대해 서로 다른 전력 증폭기를 사용하는 것과 연계된 매칭 네트워크 및 RF 신호 라우팅으로 인한 증가된 다이 면적 및 복잡성을 방지할 수 있기 때문에 바람직하다.
본 개시내용의 실시예는 실리콘-온-인슐레이터 기술과 같은 세미컨덕터-온-인슐레이터 기술로 구현될 수 있다. 실리콘-온-인슐레이터 기술과 스택형 트랜지스터 토폴로지를 사용하면 비교적으로 저렴하고 비교적 신뢰할 수 있는 기술로 전력 증폭기를 구현할 수 있다. 더욱이, 실리콘-온-인슐레이터 기술에서의 저 노이즈 증폭기(LNA) 및/또는 멀티-쓰로 RF 스위치의 바람직한 성능은 스택형 트랜지스터 실리콘-온-인슐레이터 전력 증폭기가, 바람직한 성능의 송신, 수신 및 스위칭 기능을 포함하는, 완전한 프론트 엔드 집적 회로(FEIC) 솔루션의 일부로서 구현될 수 있게 한다.
도 50은 예시적 전력 증폭기 시스템(1310)의 개략도이다. 예시된 전력 증폭기 시스템(1310)은 전력 증폭기(1312), 바이어스 회로(1314), 공급 제어 회로(1315), 스위치(1316), 안테나(1317), 방향성 커플러(1318) 및 송신기(1319)를 포함한다. 전력 증폭기 시스템(1310)은 다수의 동작 모드로 동작할 수 있다. 다수의 동작 모드는 공급 제어 회로(1315)가 상이한 전압 레벨을 갖는 공급 전압(VSUP)을 전력 증폭기(1312)에 제공하는 적어도 2개의 상이한 동작 모드를 포함할 수 있다. 바이어스 회로(1314)는 적어도 2개 이상의 상이한 동작 모드 중 2개 이상에서 전력 증폭기(1312)를 상이하게 바이어스할 수 있다. 전력 증폭기 회로는 전력 증폭기(1312) 및 바이어스 회로(1314)를 포함할 수 있다. 예시된 송신기(1319)는 베이스밴드 프로세서(1321), I/Q 변조기(1322), 믹서(1323) 및 아날로그-디지털 컨버터(ADC)(1324)를 포함한다. 송신기(1319)는 하나 이상의 수신 경로를 통해 안테나(예로서, 안테나(1317))로부터 신호를 수신하는 것과 연계된 회로를 또한 포함하는 트랜시버에 포함될 수 있다.
전력 증폭기(1312)는 RF 신호를 증폭할 수 있다. RF 신호는 송신기(1319)의 I/Q 변조기(1322)에 의해 제공될 수 있다. 전력 증폭기(1312)에 의해 생성된 증폭된 RF 신호는 스위치(1316)를 통해 안테나(1317)에 제공될 수 있다. 증폭된 RF 신호는 소정 용례에서 실질적으로 일정한 인벨로프를 가질 수 있다. 증폭된 RF 신호는 일부 용례에서 가변적 인벨로프를 가질 수 있다. 또한, 전력 증폭기(1312)는 하나의 모드에서 실질적으로 일정한 인벨로프를 갖고 다른 모드에서 가변적 인벨로프를 갖는 증폭된 RF 신호를 제공할 수 있다. 전력 증폭기(1312)는 다수의 전력 모드와 같은 다수의 모드로 동작될 수 있다. 전력 증폭기(1312)는 본 명세서에서 설명된 스택형 토폴로지 중 임의의 것과 같은 스택형 트랜지스터 토폴로지를 포함할 수 있다. 전력 증폭기(1312)는 실리콘-온-인슐레이터 기술로 구현될 수 있다. 전력 증폭기(1312)는 전계 효과 트랜지스터 및/또는 바이폴라 트랜지스터를 포함할 수 있다.
전력 증폭기(1312)에 제공되는 공급 전압(VSUP)의 전압 레벨은 상이한 동작 모드에서 상이할 수 있다. 공급 제어 회로(1315)는 공급 전압(VSUP)을 전력 증폭기(1312)에 제공하기 위한 임의의 적절한 회로일 수 있다. 공급 제어 회로(1315)는 예로서 직류 대 직류(DC-DC) 컨버터를 포함할 수 있다. 공급 제어 회로(15)는 소정 구현예에서 벅(buck) 및/또는 부스트(boost) 컨버터와 같은 임의의 다른 적절한 스위칭 조정기를 포함할 수 있다.
소정 구현예에서, 전력 증폭기(1312)는 다중 스테이지 전력 증폭기이다. 공급 제어 회로(1315)는 다중 스테이지 전력 증폭기의 상이한 스테이지에 대해 상이한 공급 전압을 제공할 수 있다. 전력 증폭기(1312)의 출력 스테이지에 제공된 공급 전압(VSUP)의 전압 레벨은 다른 동작 모드에서보다 한 동작 모드에서 상당히 낮을 수 있다(예로서, 약 60 % 더 낮을 수 있다). 공급 전압의 전압 레벨의 현저한 차이는 스택형 트랜지스터 회로 토폴로지를 조기 전력 압축으로 유도할 수 있는, 감소된 헤드룸 동작을 초래할 수 있다. 조기 전력 압축은 전력 증폭기(1312)의 성능을 저하시킬 수 있다. 예로서, 조기 전력 압축은 전력 증폭기(1312)의 OP1dB, PSAT, PAE 등, 또는 이들의 임의의 조합을 감소시킬 수 있다.
바이어스 회로(1314)로부터 전력 증폭기(1312)에 의해 수신된 바이어스 신호(BIAS)는 다수의 모드의 다양한 모드에서의 동작을 위해 전력 증폭기(1312)를 바이어스할 수 있다. 바이어스 회로(1314)는 전력 증폭기(1312)를 위한 임의의 적절한 바이어스 회로에 의해 구현될 수 있다. 바이어스 회로(1314)는 전력 증폭기(1312)의 스택형 트랜지스터 전력 증폭기 스테이지의 트랜지스터를 제1 모드에서 선형 동작 영역으로 바이어스하고, 스택형 트랜지스터 전력 증폭기 스테이지의 트랜지스터를, 공급 전압(VSUP)의 전압 레벨이 제1 모드에서 보다 상당히 낮은 제2 모드에서 스위치로서 바이어스할 수 있다. 예로서, 스택형 트랜지스터 전력 증폭기 스테이지의 공통 게이트 트랜지스터(또는 바이폴라 구현예의 공통 베이스 트랜지스터)는 제1 모드에서 선형 영역에서 동작될 수 있고, 제2 모드에서 스위치로서 작용하도록 경성으로(hard) 턴 온 될 수 있다. 이는 트랜지스터가 스위치로서 바이어스될 때 공통 게이트 트랜지스터가 헤드룸에 미치는 영향을 줄이거나 제거할 수 있다. 따라서, OP1dB 및 PSAT는 제2 모드에서 개선될 수 있다.
예시된 전력 증폭기 시스템(1310)에서, 방향성 커플러(1318)가 전력 증폭기(1312)의 출력과 스위치(1318)의 입력 사이에 결합되어, 스위치(1317)의 삽입 손실을 포함하지 않는 전력 증폭기(1312)의 출력 전력의 측정을 가능하게 한다. 방향성 커플러(1318)로부터의 감지된 출력 신호는 믹서(1323)에 제공될 수 있고, 믹서는 감지된 출력 신호를 제어된 주파수의 기준 신호와 승산함으로써 감지된 출력 신호의 주파수 콘텐츠를 다운시프트하여 다운시프팅된 신호를 발생할 수 있다. 다운시프팅된 신호는 ADC(1324)에 제공될 수 있고, 이것은 베이스밴드 프로세서(1321)에 의한 처리에 적절한 디지털 포맷으로 다운시프팅된 신호를 변환할 수 있다.
전력 증폭기(1312)의 출력과 베이스밴드 프로세서(1321) 사이에 피드백 경로를 포함시킴으로써, 베이스밴드 프로세서(1321)는 전력 증폭기 시스템(1310)의 동작을 최적화하기 위해 I 및 Q 신호들을 동적으로 조절하도록 구성될 수 있다. 예로서, 이런 방식으로 전력 증폭기 시스템(1310)을 구성하는 것은 전력 추가 효율(PAE) 및/또는 전력 증폭기(1312)의 선형성을 제어하는 데에 도움이 될 수 있다.
베이스밴드 신호 프로세서(1321)는, 정현파 또는 원하는 진폭, 주파수, 및 위상의 신호를 표현하기 위해 이용될 수 있는, I 신호와 Q 신호를 생성할 수 있다. 예로서, I 신호는 정현파의 동위상 성분을 표현하기 위해 이용될 수 있고, Q 신호는 정현파의 직교 성분을 표현하기 위해 이용될 수 있으며, 이것들은 정현파의 등가 표현일 수 있다. 소정 구현예에서, I와 Q 신호들은 디지털 포맷으로 I/Q 변조기(1322)에 제공될 수 있다. 베이스밴드 프로세서(1321)는 베이스밴드 신호를 처리하도록 구성된 임의의 적절한 프로세서일 수 있다. 예로서, 베이스밴드 프로세서(1321)는 디지털 신호 프로세서, 마이크로프로세서, 프로그래밍가능 코어, 또는 이들의 임의의 조합을 포함할 수 있다. 또한, 일부 구현예에서, 전력 증폭기 시스템(1310) 내에 2개 이상의 베이스밴드 프로세서(1321)가 포함될 수 있다.
I/Q 변조기(1322)는 베이스밴드 프로세서(1321)로부터 I 및 Q 신호를 수신하고 I 및 Q 신호를 처리하여 RF 신호를 생성할 수 있다. 예로서, I/Q 변조기(1322)는 I 및 Q 신호들을 아날로그 포맷으로 전환시키도록 구성되는 디지털-대-아날로그 컨버터(DAC), I 및 Q 신호들을 라디오 주파수로 상향변환시키기 위한 믹서, 및 상향변환된 I 및 Q 신호를 전력 증폭기(1312)에 의한 증폭을 위해 적절한 RF 신호로 조합하기 위한 신호 조합기를 포함할 수 있다. 소정 구현예에서, I/Q 변조기(1322)는 그 안에 처리되는 신호들의 주파수 콘텐츠를 필터링하도록 구성되는 하나 이상의 필터를 포함할 수 있다.
트랜지스터 스택화는 실리콘-온-인슐레이터 전력 증폭기에서 구현될 수 있다. 예로서, 이러한 트랜지스터 스택화는 도 50의 전력 증폭기(1312)에서 구현될 수 있다. 트랜지스터 스택화는 특히 2.75 볼트와 같은 스택내의 각 트랜지스터에 의해 수용될 수 있는 전압 스윙을 초과하는 전압 스윙에 노출될 때, 스케일링된 트랜지스터의 비교적 낮은 브레이크다운 전압을 극복할 수 있다.
도 51은 고정 출력 전력 레벨에서 스택형 증폭기의 전도 각도에 대한 직류(DC) 전류와 피크 출력 전압 사이의 관계를 예시하는 그래프이다.
도 52a는 스택 내에 3개 트랜지스터를 갖는 스택형 증폭기(1330)와 공급 전압에 대한 스택형 증폭기의 전압 스윙을 예시한다. 도 52a에 도시된 바와 같이 3개의 트랜지스터를 스택화함으로써 전력 증폭기 동작이 약 3 볼트 내지 3.6 볼트의 공급 전압 및 8 볼트 보다 큰 값에 달하는 전압 스윙에서 양호하게 동작할 수 있게 한다. 예로서, 스택 내의 각 트랜지스터가 약 2.75 볼트까지의 전압 스윙을 수용할 수 있는 경우, 3개의 스택형 트랜지스터는 상당한 핫 캐리어 주입(HCI) 및 감소된 트랜지스터 드레인 전류 및 증가된 트랜지스터 누설의 대응하는 장기적 영향을 겪지 않으면서 약 8.25 볼트까지의 전압 스윙을 수용할 수 있다.
도 52b는 스택 내에 2개 트랜지스터를 갖는 스택형 증폭기(1335)와 도 52a에서와 동일한 공급 전압에 대한 스택형 증폭기의 전압 스윙을 예시한다. 스택형 증폭기(1330)와 비교하여, 스택형 증폭기(1335)는 전압 스윙의 약 2/3을 수용할 수 있다. 일 예로서, 스택형 증폭기(1335) 내의 각각의 트랜지스터가 약 2.75 볼트까지의 전압 스윙을 수용할 수 있을 때, 2개 스택형 트랜지스터는 함께 상당한 HCI 효과를 도입하지 않으면서 약 5.5 볼트까지의 전압 스윙을 함께 수용할 수 있다. 따라서, 스택형 증폭기(1335)는 이 예에서 5.5 볼트 보다 큰 전압 스윙을 갖는 용례에 적합하지 않을 수 있다. 이 때문에, 5.5 볼트 보다 큰 전압 스윙을 갖는 용례의 경우, 스택형 증폭기에서 3개 이상의 트랜지스터가 서로 직렬로 포함될 수 있다.
다수 전원 모드에서 가변 공급 전압 레벨로 동작할 수 있는 증폭기의 경우, 낮은 공급 전압을 갖는 저 전력 모드에서 헤드룸이 감소될 수 있다. 이는 스택형 증폭기에 조기 압축을 유도할 수 있고, 이는 OP1dB 및 PAE를 감소시킬 수 있다. 스택에 적어도 하나 적은 트랜지스터를 가짐으로써, 감소된 헤드룸과 연계된 문제점들이 감소되거나 제거될 수 있다. 따라서, 스택형 증폭기(1335)는 공급 전압이 더 낮은 전압 레벨 일 때 스택형 증폭기(1330) 보다 더 적합할 수 있다. 본 명세서에서 설명된 실시예들은 비교적 높은 전압 레벨을 갖는 공급 전압을 갖는 제1 모드에서 스택형 증폭기(1330)와 같이 거동하고, 비교적 낮은 전압 레벨을 갖는 공급 전압을 갖는 제2 모드에서 스택 증폭기(1335)와 같이 행동하도록 스택형 증폭기를 바이어싱하는 것에 관련한다. 이와 같이, 이러한 바이어싱은 공급 전압이 비교적 높은 전압 레벨을 가질 때 스택형 증폭기가 비교적 높은 전압 스윙을 수용할 수 있게 하며, 또한 공급 전압이 비교적 낮은 전압 레벨을 가질 때 헤드룸과 관련된 문제를 감소시키거나 제거할 수 있게 한다.
도 53a는 일 실시예에 따른 스택형 출력 스테이지의 2가지 동작 모드에 대해 예시된 개념적 바이어싱을 갖는 전력 증폭기 시스템(1340)의 개략도이다. 예시된 전력 증폭기 시스템(1340)은 입력 스테이지, 출력 스테이지, 매칭 네트워크 및 바이어싱 회로 요소를 포함한다. 전력 증폭기 시스템은 RF 입력 신호(PA_IN)를 수신하고 증폭된 RF 출력 신호(PA_OUT)를 제공할 수 있다. 도 50의 전력 증폭기(1312)는 전력 증폭기 시스템(1340)의 임의의 원리 및 장점에 따라 구현될 수 있다.
예시된 바와 같이, 입력 스테이지는 트랜지스터(1342, 1343)에 의해 구현되는 스택형 증폭기를 포함한다. 이러한 증폭기는 캐스코드 증폭기라 지칭될 수 있다. 입력 스테이지의 스택형 증폭기는 개념적 바이어싱 회로 요소(R1 및 R2)에 의해 바이어스될 수 있다. 개념적 바이어스 회로 요소(R1 및 R2)는 임의의 적절한 바이어싱 회로 요소에 의해 구현될 수 있으며, 예시된 저항기에 추가로 및/또는 그를 대신하여 회로를 포함할 수 있다. AC 접지 게이트 커패시터(C1)는 공통 게이트 트랜지스터(1343)에 전기적으로 연결될 수 있다. 일부 다른 구현예에서, 입력 스테이지는 대안적으로 입력 변조 신호에 주파수 및 위상 고정될 수 있는 주입-고정가능 전력 발진기를 포함할 수 있다. 입력 스테이지는 입력 스테이지 공급 전압(Vdd1)을 수신할 수 있다. 인덕터(L1) 및 커패시터(C2)를 포함하는 병렬 LC 회로는 입력 스테이지 공급 전압(Vdd1)을 입력 스테이지의 스택형 증폭기에 제공할 수 있다. 입력 스테이지 공급 전압(Vdd1)은 상이한 동작 모드에서 실질적으로 동일할 수 있다.
예시된 전력 증폭기 시스템(1340)의 출력 스테이지는 삼중스택형 증폭기이다. 예시된 출력 스테이지는 공통 소스 트랜지스터(1344)와 직렬인 2개의 공통 게이트 트랜지스터(1345 및 1346)를 포함한다. 트랜지스터(1344, 1345 및 1346)는 실리콘-온-인슐레이터 트랜지스터일 수 있다. 트랜지스터(1345)는 개념적 바이어싱 회로 요소(R4)에 의해 선형 동작 영역으로 바이어스될 수 있다. 유사하게, 트랜지스터(1346)는 개념적 바이어싱 회로 요소(R3)에 의해 선형 동작 영역으로 바이어스될 수 있다. 개념적 바이어스 회로 요소(R3 및 R4)는 임의의 적절한 바이어싱 회로 요소에 의해 구현될 수 있으며, 예시된 저항기에 추가로 및/또는 그를 대신하여 회로를 포함할 수 있다. AC 접지 게이트 커패시터(C5, C6)는 공통 게이트 트랜지스터(1346, 1345)에 각각 전기적으로 연결될 수 있다. 트랜지스터(1344)는 바이어싱 회로 요소(R5)에 의해 바이어스될 수 있다. 이러한 삼중 스택형 출력 스테이지는 예로서, 출력 스테이지 공급 전압(Vdd2)가 각각 3 볼트 및 1.8 볼트인 동작 모드에서의 브레이크다운을 방지할 수 있다. 도 53a에 예시된 회로에서, 3 볼트인 출력 스테이지 공급 전압(Vdd2)은 제1 모드에 대응하고, 1.8 볼트인 출력 스테이지 공급 전압(Vdd2)은 제3 모드에 대응한다.
전력 증폭기 시스템(1340)은 임피던스 매칭을 위한 매칭 네트워크를 포함할 수 있다. 예시된 매칭 네트워크는 입력 매칭 네트워크(1347), 인터스테이지 매칭 네트워크(1348) 및 출력 매칭 네트워크(1349)를 포함한다. 도 53a에서, 입력 매칭 네트워크(1347)는 전력 증폭기 시스템의 입력과 입력 스테이지 사이에 전기적으로 결합된다. 인터스테이지 매칭 네트워크(1348)는 인터스테이지 임피던스 매칭을 위한 임의의 적절한 회로 요소를 포함할 수 있다. 본 명세서에서 설명된 전력 증폭기들의 스테이지들 사이의 인터 스테이지 매칭 네트워크는 소정 용례에서 T-네트워크 및/또는 파이네트워크(pi-network)를 포함할 수 있다. 도시된 인터스테이지 매칭 네트워크(1348)는 T-네트워크로서 배열된 커패시터(C3 및 C4) 및 인덕터(L2)를 포함한다. 출력 매칭 네트워크(1349)는 클래스 F 출력 매칭 네트워크, 클래스 AB 출력 매칭 네트워크, 클래스 B 출력 매칭 네트워크, 또는 임의의 다른 적절한 출력 매칭 네트워크일 수 있다. 전력 증폭기 시스템(1340)의 출력 스테이지는 임의의 적절한 부하를 구동할 수 있다.
도 53b는 일 실시예에 따른 제2 동작 모드에 대해 예시된 개념적 바이어싱을 갖는 도 53a의 전력 증폭기 시스템(1340)의 개략도이다. 제2 동작 모드는 도 53a의 바이어싱과 연계된 모드 보다 낮은 전력 모드일 수 있다. 도 53b에 예시된 바와 같이, 출력 스테이지 공급 전압(Vdd2)은 1.2 볼트이다. 공통 게이트 트랜지스터(1345)는 도 53b의 공통 게이트 스테이지 대신에 스위치로서 동작하도록 바이어스된다. 공통 게이트 트랜지스터(1345)는 헤드룸에 대한 그 영향을 미미하게 하기 위해 그 VDS가 충분히 낮도록(예로서, 약 100mV 미만 또는 약 75mV 미만) 충분히 경성으로 턴 온될 수 있다. 이는 소정 구현예에서 제2 동작 모드에서 약 13 dBm 정도까지의 PSAT를 허용할 수 있다.
따라서, 전력 증폭기 시스템(1340)은 상이한 출력 스테이지 공급 전압을 갖는 적어도 3개의 상이한 전력 모드에서 동작할 수 있다. 도 53a 및 도 53b의 예에서, 출력 스테이지 공급 전압(Vdd2)은 고 전력 모드에서 3 볼트일 수 있고, 출력 스테이지 공급 전압(Vdd2)은 중 전력 모드에서 1.8 볼트일 수 있으며, 출력 스테이지 공급 전압(Vdd2)은 저 전력 모드에서 1.2 볼트일 수 있다. 고 전력 모드는 제1 모드일 수 있고, 저 전력 모드는 제2 모드일 수 있으며, 중 전력 모드는 제3 모드일 수 있다. 공통 게이트 트랜지스터(1345)는 도 53a에 예시된 바와 같이 고 전력 모드 및 중 전력 모드에서 선형 동작 영역으로 바이어스될 수 있다. 저 전력 모드에서, 공통 게이트 트랜지스터(1345)는 도 53b에 예시된 바와 같이 스위치로서 바이어스될 수 있다. 이와 같이, 다수의 전력 모드 각각에 대한 성능 사양을 충족시키면서 동일한 전력 증폭기가 다수의 전력 모드의 동작에 사용될 수 있다.
도 53c는 일 실시예에 따른 제1 동작 모드에 대해 예시된 개념적 바이어싱을 갖는 전력 증폭기 시스템(1340')의 개략도이다. 도 53d는 제2 동작 모드에 대해 예시된 개념적 바이어싱을 갖는 도 53c의 전력 증폭기 시스템(1340')의 개략도이다. 전력 증폭기 시스템(1340')은 공급 제어 회로(1315')가 포함된다는 것을 제외하면 도 53a 및 도 53b의 전력 증폭기 시스템(1340)과 유사하다. 공급 제어 회로(1315')는 도 50의 공급 제어 회로(1315)의 임의의 적절한 특징을 구현할 수 있다. 공급 제어 회로(1315')는 입력 스테이지 공급 전압(Vdd1) 및 출력 스테이지 공급 전압(Vdd2)을 전력 증폭기에 제공할 수 있다. 입력 스테이지 공급 전압(Vdd1)은 상이한 동작 모드에서 실질적으로 동일한 전압 레벨을 가질 수 있다. 공급 제어 회로(1315')는 출력 스테이지 공급 전압(Vdd2)이 도 53c에 대응하는 제1 모드에서 도 53d에 대응하는 제2 모드에서 보다 높은 전압 레벨을 갖도록 출력 스테이지 공급 전압(Vdd2)을 제공할 수 있다. 공급 제어 회로(1315')는 이러한 기능을 수행하도록 구성된 임의의 적절한 회로를 포함할 수 있다. 예로서, 공급 제어 회로(1315')는 DC-DC 컨버터 또는 소정 구현예에서 벅 및/또는 부스트 컨버터와 같은 임의의 다른 적절한 스위칭 조정기를 포함할 수 있다.
도 53a 내지 도 53d는 전력 증폭기의 출력 스테이지의 실시예를 도시한다. 도 54a 내지 도 57b는 스택형 증폭기 및 바이어스 회로의 실시예를 예시한다. 이들 도면들 중 임의의 도면을 참조하여 설명된 임의의 원리 및 장점은 도 50의 전력 증폭기(1312) 및/또는 전력 증폭기 시스템(1340)의 출력 스테이지에서 구현될 수 있다. 또한, 본 명세서에서 설명된 스택형 증폭기 및 바이어스 회로의 원리 및 장점 중 임의의 것을 다른 상황에서 구현할 수 있다.
도 54a는 일 실시예에 따른 스택형 증폭기 및 제1 모드의 바이어스 회로를 포함하는 증폭 회로(1350)의 개략도이다. 스택형 증폭기는 RF 신호를 증폭할 수 있다. DC 차단 커패시터(1351)는 스택형 증폭기의 입력에 RF 신호를 제공할 수 있다. 예시된 바와 같이, 스택형 증폭기는 서로 직렬로 배열된 트랜지스터(1352, 1353 및 1354)를 포함한다. 트랜지스터(1352, 1353 및 1354)는 실리콘-온-인슐레이터 전계 효과 트랜지스터일 수 있다. 바이어스 회로(1355)는 스택형 증폭기의 트랜지스터를 바이어스할 수 있다. 바이어스 회로(1355)는 제어 신호(MODE)에 응답하여 스택형 증폭기의 트랜지스터를 동적으로 바이어스할 수 있다. 스택형 증폭기는 바이어싱 회로 요소(1356, 1357 및 1358)를 통해 바이어스 신호를 수신할 수 있다. 제1 모드에서, 바이어스 회로(1355)는 트랜지스터(1353)를 선형 동작 영역으로 바이어스한다. 스택형 증폭기는 인덕터(1359)를 통해 공급 전압(Vdd)을 수신할 수 있다.
도 54b는 일 실시예에 따른 제2 모드의 도 54a의 증폭 회로(1350)의 개략도이다. 제2 모드는 제1 모드보다 낮은 전력과 연계될 수 있다. 제2 동작 모드에서, 스택형 증폭기에 제공되는 공급 전압(Vdd)은 제1 모드에서 보다 높은 전압 레벨을 가질 수 있다. 바이어스 회로(1355)에 제공된 모드 제어 신호(MODE)는 상이한 신호 레벨 및/또는 상이한 상태일 수 있다. 모드 제어 신호(MODE)에 응답하여, 바이어스 회로(1355)는 트랜지스터(1353)를 스위치로서 바이어스할 수 있다. 트랜지스터(1353)는 제2 모드의 포화 동작 영역에서 동작할 수 있다.
도 55a는 일 실시예에 따른 스택형 증폭기 및 제1 모드의 바이어스 회로를 포함하는 증폭 회로(1360)의 개략도이다. 증폭 회로(1360)는 스택형 증폭기가 바이폴라 트랜지스터에 의해 구현된다는 것을 제외하면 증폭 회로(1350)와 유사하다. 도 55a에 예시된 바와 같이, 스택형 증폭기는 공통 이미터 트랜지스터(1361)와 직렬로 연결된 2개의 공통 베이스 트랜지스터(1362, 1363)를 포함한다. 도 55a에 예시된 바이폴라 트랜지스터는 세미컨덕터-온-인슐레이터 기술로 구현될 수 있다. 본 명세서에서 전계 효과 트랜지스터로 설명 및/또는 예시된 임의의 적절한 회로 토폴로지는 대안적으로 바이폴라 트랜지스터에 의해 구현될 수 있다. 일부 다른 실시예에 따르면, 증폭 회로(1360)는 도 55a 및 도 55b에 예시된 저항기 대신에 바이어스 회로(1355)와 트랜지스터(1361)의 베이스 사이에 배치된 인덕터와 같은 RF 임피던스를 포함할 수 있다. 대안적으로 또는 추가적으로, 스택형 바이폴라 증폭기를 갖는 증폭 회로는 바이어스 회로와 스택의 하나 이상의 바이폴라 트랜지스터 사이에 배치된 저항기없이 구현될 수 있다.
도 55b는 일 실시예에 따른 제2 동작 모드의 도 55a의 증폭 회로(1360)의 개략도이다. 제2 동작 모드에서, 트랜지스터(1362)는 스위치로서 바이어스된다.
도 56a는 일 실시예에 따른 제1 모드의 바이어스 회로와 스택 내에 4개 트랜지스터를 갖는 스택형 증폭기를 포함하는 증폭 회로(1370)의 개략도이다. 증폭 회로(1370)는 스택형 증폭기가 서로 직렬인 4개의 트랜지스터에 의해 구현된다는 것을 제외하면 증폭 회로(1350)와 유사하다. 도 56a에 예시된 스택형 증폭기는 트랜지스터(1352, 1353, 1371 및 1354)를 포함한다. 도 54a에 예시된 스택형 증폭기에 비해 스택에 추가적인 트랜지스터를 가짐으로써, 도 56a의 스택형 증폭기는 보다 큰 전압 스윙을 수용할 수 있다. 바이어스 회로(1355')는 바이어싱 회로 요소(1372)를 통해 트랜지스터(1371)를 바이어스할 수 있다. 제1 모드에서, 트랜지스터(1353 및 1371)는 선형 동작 영역에서 바이어스될 수 있다.
도 56b 및 도 56c는 일 실시예에 따른 상이한 모드의 도 56a의 바이어스 회로와 스택형 증폭기의 개략도이다. 도 56b에 도시된 바와 같이, 트랜지스터(1353)는 제2 모드의 스위치로서 바이어스될 수 있다. 도 56b의 스택형 증폭기는 트랜지스터(1353)가 스위치로서 바이어스되고 스택의 다른 트랜지스터가 이득 스테이지로서 바이어스될 때 삼중 스택처럼 거동할 수 있다. 도 56c에 도시된 바와 같이, 트랜지스터(1353, 1371)는 다른 모드에서 스위치로서 바이어스될 수 있다. 도 56c의 스택형 증폭기는 트랜지스터(1353, 1371)가 스위치로서 바이어스되고 스택의 다른 트랜지스터가 이득 스테이지로서 바이어스될 때 이중 스택처럼 거동할 수 있다. 따라서, 바이어스 회로(1355')는 도 56a 내지 도 56c의 스택형 증폭기를 바이어스하여 2, 3 또는 4개의 트랜지스터가 스택에 있는 것처럼 거동할 수 있다. 이 섹션에서 설명된 원리와 장점은 또한 서로 직렬인 5개 이상의 트랜지스터를 갖는 스택형 증폭기에도 적용될 수 있다.
도 57a는 일 실시예에 따른 제1 모드의 바이어스 회로와 스택 내에 2개 트랜지스터를 갖는 스택형 증폭기를 포함하는 증폭 회로(1380)의 개략도이다. 증폭 회로(1380)는 스택형 증폭기가 서로 직렬인 2개의 트랜지스터에 의해 구현된다는 것을 제외하면 증폭 회로(1350)와 유사하다. 도 57a에 예시된 바와 같이, 바이어스 회로(1355'')는 트랜지스터(1353)를 제1 모드의 선형 동작 영역으로 바이어스할 수 있다.
도 57b는 일 실시예에 따른 제2 모드의 도 57a의 증폭 회로(1380)의 개략도이다. 도 57a에 도시된 바와 같이, 바이어스 회로(1355'')는 제2 모드에서 스위치로서 트랜지스터(1353)를 바이어스할 수 있다.
도 58a는 일 실시예에 따른 2개 동작 모드에 대해 예시된 바이어싱을 갖는 전력 증폭기 시스템(1390)의 개략도이다. 도 58b는 일 실시예에 따른 상이한 동작 모드에 대해 예시된 개념적 바이어싱을 갖는 도 58a의 전력 증폭기 시스템(1390)의 개략도이다. 전력 증폭기 시스템(1390)은 추가적인 스위치들(1391, 1392, 및 1393)이 포함되고 스택의 다른 트랜지스터가 더 낮은 출력 스테이지 공급 전압과 연계된 모드에서 스위치로서 바이어스될 수 있다는 점을 제외하면 전력 증폭기 시스템(1340)과 유사하다. 임의의 적절한 제어 회로가 스위치(1391, 1392 및 1393)를 제어할 수 있다. 전력 증폭기 시스템(1390)에서, 트랜지스터(1344)는 도 58a에 도시된 바와 같이 공통 소스 증폭기 또는 도 58b에 예시된 바와 같이 스위치로서 동작하도록 바이어스될 수 있다.
스위치(1391)는 상이한 동작 모드에서 입력 스테이지의 출력을 출력 스테이지의 상이한 트랜지스터에 선택적으로 전기적으로 결합시킬 수 있다. 스위치(1391)는 도 58a에 도시된 바와 같이 트랜지스터(1344)로의 출력 스테이지에 RF 입력 신호를 제공할 수 있다. 스위치(1391)는 도 58b에 도시된 바와 같이 상이한 모드에서 트랜지스터(1345)로의 출력 스테이지에 RF 입력 신호를 제공할 수 있다. 스위치(1391)는 단극이투(single pole double throw) 스위치와 같은 멀티-쓰로 스위치일 수 있다.
스위치(1392)는 RF 인터스테이지 매치를 유지할 수 있다. 스위치(1392)는 트랜지스터(1344)가 도 58b에 예시된 바와 같이 스위치로서 바이어스될 때 RF 인터스테이지 매치를 유지하기 위해 커패시터(C7)를 트랜지스터(1345)의 게이트에 전기적으로 결합시킬 수 있다. 트랜지스터(1345)가 도 58a에 예시된 바와 같이 공통 게이트 증폭기로서 바이어스될 때, 스위치(1392)는 커패시터(C7)를 트랜지스터(1345)의 게이트로부터 전기적으로 분리시킬 수 있다.
스위치(1393)는 도 58a에 도시된 바와 같이 트랜지스터(1345)가 공통 게이트 증폭기로서 구성될 때 AC 접지 게이트 커패시터(C6)를 트랜지스터(1345)의 게이트에 전기적으로 연결시킬 수 있다. 스위치(1393)는 도 58b에 예시된 바와 같이 트랜지스터(1345)가 공통 소스 증폭기로서 구성될 때 트랜지스터(1345)의 게이트로부터 AC 접지 게이트 커패시터(C6)를 분리시킬 수 있다.
전력 증폭기 시스템(1340, 1390)의 특징의 임의의 적절한 조합이 서로 함께 구현될 수 있다. 도 50의 전력 증폭기(1312)는 전력 증폭기 시스템(1390)의 임의의 원리 및 장점에 따라 구현될 수 있다. 전력 증폭기 시스템(1390)은 도 54a 내지 도 57b 중 임의의 것을 참조하여, 본 명세서에서 설명된 임의의 원리 및 장점에 따라 구현될 수 있다.
이 섹션의 앞 부분에서 설명된 바와 같을 수 있는 본 명세서에 설명된 다중 모드 전력 증폭기는 임의의 적절한 프론트 엔드 시스템, 패키징된 모듈, 반도체 다이(예로서, 실리콘-온-인슐레이터 다이 같은 세미컨덕터-온-인슐레이터 다이), 무선 통신 디바이스(예로서, 스마트 폰과 같은 이동 전화) 등일 수 있다.
섹션 IV-주입-고정형 발진기 드라이버 스테이지를 구비한 전력 증폭기
본 개시내용의 일부 실시예에 따르면, 본 개시내용의 이 섹션은 주입-고정형 발진기 드라이버 스테이지를 갖는 전력 증폭기에 관한 것이다. 소정 구성에서, 다중 모드 전력 증폭기는 주입-고정형 발진기 및 다중 모드 전력 증폭기의 모드에 기초하여 변하는 조절가능한 공급 전압을 갖는 출력 스테이지를 사용하여 구현되는 드라이버 스테이지를 포함한다. 이러한 방식으로 다중 모드 전력 증폭기를 구현함으로써, 다중 모드 전력 증폭기는 조절가능한 공급 전압의 전압 레벨이 비교적 낮을 때를 포함하여 우수한 효율을 나타낸다. 전술한 바와 같이, 이 섹션의 양태는 프론트 엔드 시스템 및 관련 디바이스, 집적 회로, 모듈 및 이들이 채용되는 방법의 성능을 추가로 향상시키기 위해 하나 이상의 다른 섹션의 다른 양태와 조합될 수 있다.
소정 전력 증폭기는 다수의 전력 모드에서 동작 가능하다. 다중 모드 동작을 갖는 전력 증폭기를 구현하는 것은 각각의 전력 모드와 연계된 별개의 전력 증폭기를 포함하는 구현예에 비해 다수의 장점을 제공할 수 있다. 예로서, 다중 모드 전력 증폭기는 비교적 작은 칩 면적을 점유할 수 있다. 또한 다중 모드 전력 증폭기는 각 전력 모드에 대해 상이한 전력 증폭기를 사용하는 것과 연계된 매칭 네트워크 및 신호 라우팅의 복잡한 문제를 피할 수 있다.
모바일 용례에서 배터리 수명을 연장하는 것이 중요할 수 있다. 상당한 양의 배터리 충전량을 소비하는 모바일 용례의 기능 중 하나는 전력 증폭이다.
공급 제어 회로는 전력 증폭기의 동작 모드에 따라 가변 또는 변화할 수 있는 공급 전압을 갖는 다중 모드 전력 증폭기를 제공할 수 있다. 동작 모드는 효율을 증가 및/또는 배터리 수명을 연장시키면서 원하는 성능을 달성하도록 선택될 수 있다. 따라서, 공급 제어 회로는 전력 증폭기의 전력 추가 효율(PAE)을 개선하기 위해 공급 전압의 전압 레벨을 변경하기 위해 다양한 전원 관리 기술을 사용할 수 있다.
전력 증폭기 효율을 개선하기 위한 하나의 기술은 전력 모드에 기초하여 선택가능한 전압 레벨을 갖는 가변 공급 전압을 제공하는 것이다. 예로서, 더 낮은 전력 모드에서 더 낮은 공급 전압이 제공될 수 있고 더 높은 전력 모드에서 더 높은 공급 전압이 제공될 수 있다. 다중 모드 전력 증폭기는 임의의 적절한 수의 공급 전압 레벨 및 대응하는 전력 모드, 예로서, 2 전력 모드, 3 전력 모드, 또는 4 또는 그 이상의 전력 모드를 포함할 수 있다.
소정 구성에서, 전력 증폭기는 다수의 스테이지를 포함하고, 최종 또는 출력 스테이지에 제공되는 공급 전압은 전력 모드에 따라 변화될 수 있는 반면, 적어도 하나의 드라이버 스테이지에 대한 상이한 공급 전압은 실질적으로 일정하게 유지될 수 있다.
효율을 목적으로 저 전력 모드에서 전력 증폭기의 공급 전압이 낮아질 때 공급 전압이 고 전력 모드보다 훨씬 낮아질 수 있다. 일 예에서, 저 전력 모드의 공급 전압은 더 높은 모드의 공급 전압 보다 약 60 % 낮을 수 있다. 그러나 다른 공급 전압 레벨도 가능한다.
주입-고정형 드라이버 스테이지를 구비한 전력 증폭기를 위한 장치 및 방법이 본 명세서에 제공된다. 소정 구성에서, 다중 모드 전력 증폭기는 주입-고정형 발진기 및 다중 모드 전력 증폭기의 모드에 기초하여 변하는 조절가능한 공급 전압을 갖는 출력 스테이지를 사용하여 구현되는 드라이버 스테이지를 포함한다. 이러한 방식으로 전력 증폭기를 구현함으로써, 전력 증폭기는 조절가능한 공급 전압의 전압 레벨이 비교적 낮을 때를 포함하여 우수한 효율을 나타낼 수 있다.
예로서, 저 전력 모드에서, 출력 스테이지에 급전하기 위해 사용되는 조절가능한 공급 전압은 감소되고, 드라이버 스테이지는 전력 증폭기의 전체 효율에 비교적 큰 영향을 미친다. 주입-고정형 발진기를 사용하여 드라이버 스테이지를 구현함으로써 다중 모드 전력 증폭기의 전체 효율은 상이한 전력 모드들에 걸쳐 비교적 높다.
본 명세서에서 설명된 다중 모드 전력 증폭기는 드라이버 스테이지가 실질적으로 고정된 전압을 사용하여 동작하고, 출력 스테이지가 상이한 동작 모드에 걸쳐 공급 전압의 큰 차이로 동작하는 용례와 같은 다양한 용례에서 우수한 효율을 나타낼 수 있다.
본 명세서에 개시된 전력 증폭기는 실리콘-온-인슐레이터(SOI) 기술과 같은 세미컨덕터-온-인슐레이터 기술을 포함하지만 이에 한정되지 않는 다양한 반도체 처리 기술을 사용하여 구현될 수 있다. SOI 기술을 사용하면 상대적으로 저렴하고 신뢰할 수 있는 제조 프로세스로 전력 증폭기를 구현할 수 있다. 또한, SOI 기술에서의 저 노이즈 LNA 및/또는 라디오 주파수(RF) 스위치의 바람직한 성능은 송신, 수신 및 스위칭 기능을 제공하는 프론트 엔드 집적 회로(FEIC)의 일부로서 전력 증폭기가 구현될 수 있게 한다.
도 59는 전력 증폭기 시스템(1426)의 일 예의 개략도이다. 예시된 전력 증폭기 시스템(1426)은 다중 모드 전력 증폭기(1432), 공급 제어 회로(1430), 스위치(1412), 안테나(1414), 방향성 커플러(1424) 및 송신기(1433)를 포함한다.
전력 증폭기 시스템(1426)은 다수의 동작 모드로 동작할 수 있다. 다수의 모드는 공급 제어 회로(1430)가 다중 모드 전력 증폭기(1432)에 상이한 전압 레벨의 공급 전압을 제공하는 적어도 2개의 상이한 동작 모드를 포함한다.
예시된 송신기(1433)는 베이스밴드 프로세서(1434), I/Q 변조기(1437), 믹서(1438) 및 아날로그-디지털 컨버터(ADC)(1439)를 포함한다. 송신기(1433)는 하나 이상의 수신 경로를 통해 안테나(예로서, 안테나(1414) 또는 별도의 안테나)로부터 신호를 수신하는 것과 연계된 회로를 또한 포함하는 트랜시버에 포함될 수 있다.
다중 모드 전력 증폭기(1432)는 RF 신호에 증폭을 제공한다. 도 59에 도시된 바와 같이, RF 신호는 송신기(1433)의 I/Q 변조기(1437)에 의해 제공될 수 있다. 다중 모드 전력 증폭기(1432)에 의해 생성된 증폭된 RF 신호는 스위치(1412)를 통해 안테나(1414)에 제공될 수 있다. 다중 모드 전력 증폭기(1432)는 본 명세서에서 설명된 임의의 주입-고정형 발진기 토폴로지와 같은 주입-고정형 발진기를 사용하여 구현된 드라이버 스테이지를 포함할 수 있다.
소정 구현예에서, 다중 모드 전력 증폭기(1432)는 SOI 기술을 사용하여 구현된다. 이러한 방식으로 전력 증폭기를 구현하는 것은, 예로서 스위치(1412)를 포함하는 다른 회로와 전력 증폭기를 통합하는 것을 보조한다.
도 59에 도시된 바와 같이, 다중 모드 전력 증폭기(1432)는 드라이버 스테이지에 대한 제1 공급 전압(VSUP1) 및 출력 스테이지에 대한 제2 공급 전압(VSUP2)을 수신한다. 예시된 실시예에서, 공급 제어 회로(1430)는 송신기(1433)로부터 수신된 모드 신호에 기초하여 제2 공급 전압(VSUP2)의 전압 레벨을 제어한다. 소정 구성에서, 전력 증폭기의 드라이버 스테이지에 제공된 제1 공급 전압(VSUP1)의 전압 레벨은 2개 이상의 동작 모드에 걸쳐 실질적으로 일정하지만, 전력 증폭기의 출력 스테이지에 제공되는 제2 공급 전압(VSUP2)의 전압 레벨은 선택된 동작 모드에 기초하여 변한다.
공급 제어 회로(1430)는 다중 모드 전력 증폭기(1432)에 제1 공급 전압(VSUP1) 및 제2 공급 전압(VSUP2)을 제공하기 위한 임의의 적절한 회로일 수 있다. 소정 구성에서, 공급 제어 회로(1430)는 벅 컨버터, 부스트 컨버터 및/또는 벅-부스트 컨버터와 같은 적어도 하나의 DC-DC 컨버터를 포함한다.
소정 구성에서, 제2 공급 전압(VSUP2)의 전압 레벨은 다른 동작 모드에 비해 한 동작 모드에서 상당히 낮아질 수 있다(예로서, 약 60 % 더 낮음). 공급 전압의 전압 레벨이 크게 다르면 효율이 떨어질 수 있다.
베이스밴드 신호 프로세서(1434)는, 정현파 또는 원하는 진폭, 주파수, 및 위상의 신호를 표현하기 위해 이용될 수 있는, I 신호와 Q 신호를 생성할 수 있다. 예로서, I 신호는 정현파의 동위상 성분을 표현하기 위해 이용될 수 있고, Q 신호는 정현파의 직교 성분을 표현하기 위해 이용될 수 있으며, 이것들은 정현파의 등가 표현일 수 있다. 소정 구현예에서, I와 Q 신호들은 디지털 포맷으로 I/Q 변조기(1437)에 제공될 수 있다. 베이스밴드 프로세서(1434)는 베이스밴드 신호를 처리하도록 구성된 임의의 적절한 프로세서일 수 있다. 예로서, 베이스밴드 프로세서(1434)는 디지털 신호 프로세서, 마이크로프로세서, 프로그래밍가능 코어, 또는 그 임의의 조합을 포함할 수 있다. 또한, 일부 구현예에서, 전력 증폭기 시스템(1426) 내에 2개 이상의 베이스밴드 프로세서(1434)가 포함될 수 있다.
I/Q 변조기(1437)는 베이스밴드 프로세서(1434)로부터 I 및 Q 신호를 수신하고 I 및 Q 신호를 처리하여 RF 신호를 생성할 수 있다. 예로서, I/Q 변조기(1437)는 I 및 Q 신호들을 아날로그 포맷으로 변환시키도록 구성되는 디지털-대-아날로그 컨버터(DAC), I 및 Q 신호들을 라디오 주파수로 상향변환시키기 위한 믹서, 및 상향변환된 I 및 Q 신호를 다중 모드 전력 증폭기(1432)에 의한 증폭을 위해 적절한 RF 신호로 조합하기 위한 신호 조합기를 포함할 수 있다. 소정 구현예에서, I/Q 변조기(1437)는 그 안에 처리되는 신호들의 주파수 콘텐츠를 필터링하도록 구성되는 하나 이상의 필터를 포함할 수 있다.
예시된 전력 증폭기 시스템(1426)에서, 방향성 커플러(1424)가 다중 모드 전력 증폭기(1432)의 출력과 스위치(1412)의 입력 사이에 위치되어, 스위치(1412)의 삽입 손실을 포함하지 않는 다중 모드 전력 증폭기(1432)의 출력 전력의 측정을 가능하게 한다. 방향성 커플러(1424)로부터의 감지된 출력 신호는 믹서(1438)에 제공될 수 있고, 믹서는 감지된 출력 신호를 제어된 주파수의 기준 신호와 승산함으로써 감지된 출력 신호의 주파수 콘텐츠를 다운시프트하여 다운시프팅된 신호를 발생할 수 있다. 다운시프팅된 신호는 ADC(1439)에게 제공될 수 있고, 이것은 베이스밴드 프로세서(1434)에 의한 처리에 적절한 디지털 포맷으로 다운시프팅된 신호를 변환할 수 있다.
다중 모드 전력 증폭기(1432)의 출력과 베이스밴드 프로세서(1434) 간에 피드백 경로를 포함시킴으로써, 베이스밴드 프로세서(1434)는 전력 증폭기 시스템(1426)의 동작을 최적화하기 위해 I 및 Q 신호들을 동적으로 조절하도록 구성될 수 있다. 예로서, 이러한 방식으로 전력 증폭기 시스템(1426)을 구성하는 것은 전력 제어를 제공하고, 송신기 손상을 보상하고 및/또는 디지털 사전 왜곡(DPD; digital pre-distortion)을 수행하는 것을 도울 수 있다. 전력 증폭기에 대한 감지 경로의 일 예가 예시되어 있지만, 다른 구현예가 가능하다.
도 60은 다중 모드 전력 증폭기(1440)의 일 예의 개략도이다. 다중 모드 전력 증폭기(1440)는 드라이버 스테이지(1441), 출력 스테이지(1442), 입력 매칭 네트워크(1443), 인터스테이지 매칭 네트워크(1444) 및 출력 매칭 네트워크(1445)를 포함한다.
도 60에 도시된 바와 같이, 드라이버 스테이지(1441)는 제1 공급 전압(VSUP1)에 의해 급전되고 출력 스테이지(1442)는 제2 공급 전압(VSUP2)에 의해 급전된다. 드라이버 스테이지(1441)는 입력 매칭 네트워크(1443)를 통해 RF 입력 신호(RFIN)를 수신하고 증폭된 RF 신호를 생성한다. 출력 스테이지(1442)는 인터스테이지 매칭 네트워크(1444)를 통해 증폭된 RF 신호를 수신하고, 추가로 증폭된 RF 신호를 증폭하여 RF 출력 신호(RFOUT)를 생성한다.
도 61a 내지 61c는 도 60의 다중 모드 전력 증폭기의 일 예에 대한 시뮬레이션 결과의 그래프를 도시한다. 이 그래프는 VSUP1이 1.8V이고 VSUP2가 1.2V인 저 전력 모드(13dBm), VSUP1이 1.8V이고 VSUP2가 1.8V인 중 전력 모드(16-dBm), VSUP1이 1.8V이고 VSUP2가 3.0V인 고 전력 모드(21-dBm)에서 시뮬레이션 결과를 포함한다. 드라이버 스테이지(1441) 및 출력 스테이지(1442)는 각각 SOI FET를 갖는 공통 소스 증폭기를 사용하여 구현된다.
도 61a 내지 도 61c는 다중 모드 전력 증폭기의 시뮬레이션 결과를 예시하지만, 실험실 테스트도 수행되어 비슷한 결과가 산출되었다.
도 61a는 전력 추가 효율(PAE) 및 이득 대 출력 전력의 그래프(50)를 도시한다. 그래프(1450)는 저 전력 모드에 대한 제1 이득 플롯(1451), 중 전력 모드에 대한 제2 이득 플롯(1452) 및 고 전력 모드에 대한 제3 이득 플롯(1453)을 포함한다. 추가적으로, 그래프(1450)는 저 전력 모드에 대한 제1 PAE 플롯(1454), 중 전력 모드에 대한 제2 PAE 플롯(1455) 및 고 전력 모드에 대한 제3 PAE 플롯(1456)을 포함한다.
도 61b는 전류 소비 대 출력 전력의 그래프(1460)를 도시한다. 그래프(1460)는 저 전력 모드에 대한 제1 드라이버 스테이지 전류 소비 플롯(1461), 중 전력 모드에 대한 제2 드라이버 스테이지 전류 소비 플롯(1462) 및 고 전력 모드에 대한 제3 드라이버 스테이지 전류 소비 플롯(1463)을 포함한다. 추가적으로, 그래프(1460)는 저 전력 모드에 대한 제1 출력 스테이지 전류 소비 플롯(1464), 중 전력 모드에 대한 제2 출력 스테이지 전류 소비 플롯(1465) 및 고 전력 모드에 대한 제3 출력 스테이지 전류 소비 플롯(1466)을 포함한다. 또한, 그래프(1460)는 저 전력 모드에 대한 제1 총 전류 소비 플롯(1467), 중 전력 모드에 대한 제2 총 전류 소비 플롯(1468) 및 고 전력 모드에 대한 제3 총 전류 소비 플롯(1469)을 포함한다.
도 61b에 도시된 바와 같이, 드라이버 스테이지 및 출력 스테이지는, 드라이버 스테이지가 전체 효율에 비교적 큰 영향을 미치는 저 전력 모드에서 비슷한 전류 소비를 갖는다. 더욱이, 출력 스테이지의 공급 전압은 이 예에서 드라이버 스테이지의 공급 전압 보다 약 33 % 낮게 감소하기 때문에, 출력 스테이지는 더 낮은 출력 전력 레벨에서 포화된다. 따라서, 드라이버 스테이지의 전력 이득 및 전류 소비는 모두 저 전력 모드에서 전체 효율에 비교적 큰 영향을 미친다.
따라서, 저 전력 모드에서 전체 PAE에 대해 드라이버 스테이지의 효율이 중요하다.
도 61c는 전력 레벨 대 출력 전력의 그래프(1470)를 도시한다. 그래프(1470)는 저 전력 모드에 대한 제2 고조파 주파수 전력 플롯(1471), 중 전력 모드에 대한 제2 고조파 주파수 전력 플롯(1472) 및 고 전력 모드에 대한 제2 고조파 주파수 전력 플롯(1473)을 포함한다. 추가적으로, 그래프(1470)는 저 전력 모드에 대한 제3 고조파 주파수 전력 플롯(1474), 중 전력 모드에 대한 제3 고조파 주파수 전력 플롯(1475) 및 고 전력 모드에 대한 제3 고조파 주파수 전력 플롯(1476)을 포함한다. 또한, 그래프(1470)는 저 전력 모드에 대한 기본 주파수 전력 플롯(1477), 중 전력 모드에 대한 기본 주파수 전력 플롯(1478) 및 고 전력 모드에 대한 기본 주파수 전력 플롯(1479)을 포함한다.
소정 구성에서, 다중 모드 전력 증폭기는 주입-고정형 발진기 및 다중 모드 전력 증폭기의 모드에 따라 변하는 조절가능한 공급 전압을 갖는 출력 스테이지를 사용하여 구현되는 드라이버 스테이지를 포함한다. 이러한 방식으로 전력 증폭기를 구현함으로써, 전력 증폭기는 저 전력 모드를 포함하여 우수한 효율을 나타낼 수 있다. 예로서, 저 전력 모드에서, 출력 스테이지에 급전하기 위해 사용되는 조절가능한 공급 전압은 감소되고, 드라이버 스테이지는 전력 증폭기의 전체 효율에 비교적 큰 영향을 미친다. 주입-고정형 발진기를 사용하여 드라이버 스테이지를 구현함으로써 다중 모드 전력 증폭기의 전체 효율은 상이한 전력 모드들에 걸쳐 비교적 높다.
RF 시스템은 별도의 전력 증폭기 다이를 포함하여 더 높은 효율 및/또는 더 높은 브레이크다운 전압을 갖는 디바이스를 제공할 수 있다. 예로서, RF 시스템은 고 임피던스 부하 라인이 상대적으로 높은 전압 스윙과 상대적으로 낮은 전류 소비를 제공하는 갈륨 비화물(GaAs) 다이, 갈륨 질화물(GaN) 다이 또는 실리콘 게르마늄(SiGe) 다이를 사용할 수 있다. 그러나 별도의 전력 증폭기 다이를 사용하면 RF 시스템 비용을 증가시킬 수 있고 및/또는 RF 시스템의 다른 컴포넌트의 성능에 영향을 줄 수 있다. 예로서, RF 스위치 및/또는 저 노이즈 증폭기(LNA)가 다른 기술에 비해 SOI 프로세스를 사용하여 구현될 때 우수한 성능을 나타낼 수 있기 때문에, SOI 기술로 전력 증폭기를 구현하는 것이 바람직할 수 있다.
본 명세서의 소정 구성에서, RF 프론트 엔드 집적 회로(FEIC)가 제공된다. RF FEIC는 SOI 프로세스를 사용하여 제작되며 적어도 하나의 LNA, 적어도 하나의 RF 스위치 및 적어도 하나의 전력 증폭기를 포함한다. 전력 증폭기를 LNA 및/또는 스위치와 통합함으로써 전체 비용이 감소된다. 또한, LNA 및/또는 RF 스위치는 다른 프로세스를 사용하여 LNA 및/또는 RF 스위치가 제조되는 구성에 비해 우수한 성능을 나타낸다. 전력 증폭기는 LNA 및 스위치와 통합되어 단일 칩에 RF 트랜시버를 위한 프론트 엔드를 제공할 수 있다.
본 명세서에 개시된 다중 모드 전력 증폭기는 주입-고정형 발진기를 사용하는 단일 스테이지 전력 증폭기에 비해 향상된 성능을 제공할 수 있다. 예로서, 주입-고정형 발진기는 RF 입력 신호에 주입-고정되는 인덕터-커패시터(LC) 공진기 또는 탱크를 포함한다. 동작 모드에 따라 주입-고정형 발진기의 공급 전압이 변경되면 주입-고정형 발진기가 탈동조될 수 있다. 예로서, 공급 전압의 변경은 발진의 중심 주파수를 이동시키거나 및/또는 발진기가 주입-고정될 수 있는 주파수 범위를 변경시킬 수 있다. 이는 차례로 주입-고정형 발진기가 준-고정 및/또는 패스트-비트 모드(fast-beat mode)와 같은 원하지 않는 동작상태가 되게 하기 쉽다.
따라서, 가변 공급 전압 출력 스테이지와 조합하여 실질적으로 일정한 공급 전압을 갖는 주입-고정형 발진기 드라이버 스테이지를 사용하는 것은 주입-고정형 발진기를 사용하는 단일 스테이지 전력 증폭기에 비해 강인한 성능을 제공한다.
도 62a는 일 실시예에 따른, 다중 모드 전력 증폭기(1480)의 개략도이다. 다중 모드 전력 증폭기(80)는 주입-고정형 발진기 드라이버 스테이지(1481), 출력 스테이지(1442), 인터스테이지 매칭 네트워크(1444) 및 출력 매칭 네트워크(1445)를 포함한다.
주입-고정형 발진기 드라이버 스테이지(1481)는 제1 공급 전압(VSUP1)에 의해 급전되고 출력 스테이지(1442)는 제2 공급 전압(VSUP2)에 의해 급전된다. 주입-고정형 발진기 드라이버 스테이지(1481)는 RF 입력 신호(RFIN)를 수신하고, 증폭된 RF 신호를 생성한다. 출력 스테이지(1442)는 인터스테이지 매칭 네트워크(1444)를 통해 증폭된 RF 신호를 수신하고, 추가로 증폭된 RF 신호를 증폭하여 RF 출력 신호(RFOUT)를 생성한다.
예시된 실시예가 2개의 스테이지를 포함하지만, 다중 모드 전력 증폭기(1480)는 하나 이상의 추가적 스테이지를 포함할 수 있다. 예로서, 다중 모드 전력 증폭기는 주입-고정형 발진기 드라이버 스테이지(1481) 이전에 선행 스테이지를 포함할 수 있고 및/또는 주입-고정형 발진기 드라이버 스테이지(1481)와 출력 스테이지(1442) 사이에 포함되는 추가 스테이지를 포함할 수 있다.
도 62a에 예시된 바와 같이, 주입-고정형 발진기 드라이버 스테이지(1481)는 입력 트랜스포머 또는 발룬(1482), 출력 트랜스포머 또는 발룬(1483), 신호 주입 회로(1484), 네거티브 트랜스컨덕턴스 회로(1485) 및 커패시터(1486)를 포함한다. 추가적으로, 커패시터(1486)는 LC 탱크 또는 공진기에서 출력 트랜스포머(1483)의 인덕턴스로 동작한다.
네거티브 트랜스컨덕턴스 회로(1485)는 LC 탱크를 공진 상태로 유지하기 위한 에너지를 제공한다. 주입-고정될 때, LC 탱크는 RF 입력 신호(RFIN)의 주파수와 실질적으로 동일한 주파수로 발진한다. 출력 트랜스포머(1483)는 LC 탱크 공진기의 차동 신호를 출력 스테이지(1442)로의 입력을 구동하기에 적절한 단일단 신호로 변환하도록 기능한다.
차동 대 단일단 신호 변환을 제공하도록 주입-고정형 발진기 드라이버 스테이지(1481)를 구성하는 것은 완전 차동 출력 스테이지를 포함한 구현예에 비해 전체 전력 증폭기 효율에 대한 출력 발룬 손실의 영향을 감소시키거나 제거할 수 있다.
소정 구현예에서, 커패시터(1486)는 가변 및/또는 프로그램가능 커패시터와 같은 제어가능한 커패시턴스 컴포넌트를 포함한다. 제어가능한 커패시턴스를 제공하는 것은 주입-고정형 발진기 드라이버 스테이지(1481)가 고정될 수 있는 주파수 범위를 튜닝하는 것을 돕는다. 명백한 커패시터 구조에 추가로, 커패시터(1486)는 또한 네거티브 트랜스컨덕턴스 회로(1485)의 트랜지스터의 기생 확산 커패시턴스와 같은 하나 이상의 기생 커패시턴스를 포함할 수 있다.
주입-고정형 발진기 드라이버 스테이지(1481)는 공통 소스 또는 공통 이미터 증폭기로서 구현되는 드라이버 스테이지에 비해 매우 낮은 전력 소비로 동작한다. 동작 동안, 주입-고정형 발진기 드라이버 스테이지(1481)는 RF 입력 신호(RFIN)에 대해 주파수 및 위상이 고정되고, 주입-고정형 RF 신호를 생성하도록 동작한다. 소정 구성에서, RF 입력 신호(RFIN)는 실질적으로 일정한 신호 인벨로프를 갖는 변조된 신호이다.
예시된 실시예에서, 제1 공급 전압(VSUP1)은 다중 모드 전력 증폭기(1480)의 동작 모드에 걸쳐 실질적으로 일정한 전압 레벨로 동작한다. 따라서, 다중 모드 전력 증폭기(1480)의 모드가 변경될 때, 발진 중심 주파수 및 주입-고정형 발진기 드라이버 스테이지(1481)의 연계된 고정 범위는 실질적으로 변하지 않는다. 다중 모드 전력 증폭기(1480)를 구성하는 것은 상이한 동작 모드에 걸쳐 강인한 성능을 제공한다.
대조적으로, 출력 스테이지에서 주입-고정형 발진기를 사용하는 다중 모드 전력 증폭기는 공급 전압 변화에 응답하여 탈동조될 수 있다. 예로서, 이러한 주입-고정형 발진기의 발진 중심 주파수 및/또는 튜닝 범위는 상이한 전력 모드에서 변화할 수 있으며, 그에 따라 성능을 열화시킬 수 있다.
예시된 주입-고정형 발진기 드라이버 스테이지(1481)는 출력 스테이지(1442)에 의한 증폭 이전에 차동 대 단일단 신호 변환 동작을 제공한다.
주입-고정형 발진기 드라이버 스테이지(1481)에서 차동 대 단일단 변환을 구현함으로써 우수한 전력 효율 성능이 달성될 수 있다. 특히, 더 낮은 신호 전력 레벨에서 변환을 수행하는 것은 더 높은 신호 전력 레벨에서 변환을 수행하는 것에 비해 더 높은 효율을 제공한다. 예로서, 신호 변환으로 인한 L dB의 손실은 출력 스테이지(1442)의 입력에서 동일한 양의 손실에 비해 출력 스테이지(1442)의 출력에서 더 큰 영향을 갖는다.
출력 스테이지(1442)는 매우 다양한 방법으로 구현될 수 있다. 제1 예에서, 출력 스테이지(1442)는 입력 신호를 수신하는 게이트, 접지 전압에 전기적으로 연결된 소스 및 RF 출력 신호(RFOUT)를 생성하는 드레인을 갖는 NMOS 트랜지스터를 포함하는 공통 소스 증폭기로서 구현된다. 제2 예에서, 출력 스테이지(1442)는 2개 이상의 NMOS 트랜지스터들의 스택을 포함하는 캐스코드 증폭기로서 구현되고, 입력 신호는 스택 내의 최하단 트랜지스터의 게이트에 제공되고, 출력 신호는 스택의 최상위 트랜지스터의 드레인으로부터 제공된다.
출력 스테이지(1442)의 다양한 예가 설명되었지만, 출력 스테이지(1442)는 바이폴라 트랜지스터를 사용하는 구현예 또는 전계 효과 트랜지스터와 바이폴라 트랜지스터의 조합을 사용하는 구현예를 포함하지만 그에 한정되지 않는 매우 다양한 방식으로 구현될 수 있다.
인터스테이지 매칭 네트워크(1444)는 드라이버 스테이지(1481)의 출력과 출력 스테이지(1442)의 입력 사이의 임피던스 매칭을 제공한다. 추가적으로, 출력 매칭 네트워크(1445)는 출력 임피던스 매칭을 출력 스테이지(1442)에 제공한다. 소정 구현예에서, 인터스테이지 매칭 네트워크(1444) 및/또는 출력 매칭 네트워크(1445)는 고조파 종단, DC 바이어싱 및/또는 원하는 부하 라인 임피던스 달성에 도움을 제공한다.
인터스테이지 매칭 네트워크(1444) 및 출력 매칭 네트워크(1445)를 포함하는 것은 임피던스 매칭 네트워크가 생략된 구성에 비해 전력 전달을 증가시킨다. 임피던스 매칭 네트워크는 매우 다양한 방법으로 구현될 수 있다.
예시된 실시예에서, 입력 트랜스포머 또는 발룬(1482)은 적어도 부분적으로 입력 임피던스 매칭을 제공하도록 기능하여, 컴포넌트 수 및/또는 면적을 감소시킨다. 그러나, 다른 구현예가 가능하다.
다중 스테이지 증폭기(1480)의 추가적 세부사항은 본 명세서에 설명된 바와 같을 수 있다.
도 62b는 다른 실시예에 따른, 다중 모드 전력 증폭기(1495)의 개략도이다. 도 62b의 다중 모드 전력 증폭기(1495)는 도 62b의 다중 모드 전력 증폭기(1495)가 전력 모드 신호에 기초하여 제2 공급 전압(VSUP2)의 전압 레벨을 제어하는 공급 제어 회로(1490)를 포함하는 것을 제외하면 도 62a의 다중 모드 전력 증폭기(1480)와 유사하다. 예시된 실시예에서, 공급 제어 회로(1490)는 제2 공급 전압(VSUP2)을 원하는 전압 레벨로 효율적으로 조절하기 위한 DC-DC 컨버터(1491)를 포함한다.
도 63은 일 실시예에 따른 주입-고정형 발진기 드라이버 스테이지(1500)의 개략도이다. 예시된 주입-고정형 발진기 드라이버 스테이지(1500)는 입력 트랜스포머 또는 발룬(1507), 출력 트랜스포머 또는 발룬(1508), 제1 신호 주입 n-형 금속 산화물 반도체(NMOS) 트랜지스터(1501), 제2 신호 주입 NMOS 트랜지스터(1502), 제1 네거티브 트랜스컨덕턴스 NMOS 트랜지스터(1503), 제2 네거티브 트랜스컨덕턴스 NMOS 트랜지스터(1504) 및 바이어스 NMOS 트랜지스터(1505)를 포함한다.
도 63에 예시된 바와 같이, 주입-고정형 발진기 드라이버 스테이지(1500)는 단일단 RF 입력 신호(IN)를 수신하여 단일단 RF 출력 신호(OUT)를 생성한다. 또한, 주입-고정형 발진기 드라이버 스테이지(1500)는 제1 공급 전압(VSUP1)을 사용하여 급전된다. 예시된 실시예에서, 제1 공급 전압(VSUP1)은 출력 트랜스포머(1508)의 제1 권선의 중심 탭에 제공된다.
제1 및 제2 네거티브 트랜스컨덕턴스 NMOS 트랜지스터(1503, 1504)는 서로 교차 결합되고 네거티브 트랜스컨덕턴스 회로로서 동작한다. 출력 트랜스포머(1508)의 제1 권선은 제1 네거티브 트랜스컨덕턴스 NMOS 트랜지스터(1503)의 드레인과 제2 네거티브 트랜스컨덕턴스 NMOS 트랜지스터(1504)의 드레인 사이에 전기적으로 연결된다.
출력 트랜스포머(1508)는 네거티브 트랜스컨덕턴스 NMOS 트랜지스터들(1503, 1504)의 드레인들 사이의 전압 차에 대응하는 차동 종단 신호를 단일단 주입-고정형 RF 출력 신호(OUT)로 변환하도록 기능한다. 예시된 실시예에서, 단일단 주입-고정형 RF 출력 신호(OUT)는 출력 트랜스포머(1508)의 제2 권선에 의해 생성되고 접지 전압을 기준으로한다.
주입-고정형 발진기 드라이버 스테이지(1500)는 출력 트랜스포머(1508)의 인덕턴스와 연계된 LC 탱크 및 네거티브 트랜스컨덕턴스 NMOS 트랜지스터(1503, 1504)의 드레인에서의 기생 커패시턴스를 포함한다. 소정 구현예에서, 주입-고정형 발진기 드라이버 스테이지(1500)의 LC 탱크는 튜닝 범위를 제공하기 위해 제어가능한 커패시턴스 컴포넌트와 같은 명시적 커패시터를 더 포함한다.
바이어스 NMOS 트랜지스터(1505)는 네거티브 트랜스컨덕턴스 NMOS 트랜지스터(1503, 1504)의 바이어스 전류 및 LC 탱크의 발진 진폭을 제어한다.
예시된 실시예에서, 바이어스 NMOS 트랜지스터(1505)의 게이트는 네거티브 트랜스컨덕턴스 NMOS 트랜지스터(1503, 1504)의 바이어스 전류의 양을 제어하는 바이어스 전압(VBIAS)을 수신한다. 소정 구현예에서, 바이어스 전압(VBIAS)은 예컨대 IC 인터페이스(예로서, MIPI RFFE 버스 또는 I2C 버스)를 통한 디지털 프로그래밍에 의해 제어가능하다. 바이어스 전압(VBIAS)은 임의의 적절한 바이어스 회로를 사용하여 생성될 수 있는 바이어스 전압(VBIAS)을 생성하는 회로에 격리를 제공하는 것을 돕기 위해 저항성 피드(feed)를 통해 바이어스 NMOS 트랜지스터(1505)의 게이트에 제공될 수 있다.
네거티브 트랜스컨덕턴스 NMOS 트랜지스터(1503, 1504)는 발진을 유지하기 위해 LC 탱크에 에너지를 제공한다. RF 입력 신호(IN)가 존재하지 않으면, LC 탱크 공진기의 발진 주파수는 LC 탱크의 공진 주파수와 대략 동일할 수 있다.
입력 트랜스포머(1507)는 단일단 RF 입력 신호(IN)를 신호 주입 NMOS 트랜지스터(1501, 1502)의 게이트에 제공된 차동 신호로 변환하도록 기능한다. 도 63에 예시된 바와 같이, 제1 및 제2 신호 주입 NMOS 트랜지스터(1501, 1502)의 드레인은 제1 및 제2 네거티브 트랜스컨덕턴스 NMOS 트랜지스터(1503, 1504)의 드레인에 각각 전기적으로 연결된다. RF 입력 신호(IN)가 충분히 클 때, 신호 주입 NMOS 트랜지스터들(1501, 1502)은 LC 발진기의 발진 주파수 및 위상을 RF 입력 신호(IN)의 주파수에 고정시키기에 충분한 신호 주입을 제공한다.
주입-고정형 발진기 드라이버 스테이지(1500)는 본 명세서에 기재된 다중 모드 전력 증폭기에 사용될 수 있는 드라이버 스테이지의 일 실시예를 예시한다. 그러나, 주입-고정형 발진기 드라이버 스테이지는 다른 방식으로 구현될 수 있다.
주입-고정형 발진기 드라이버 스테이지(1500)의 추가적인 세부사항은 본 명세서에 설명된 바와 같을 수 있다.
이 섹션의 앞 부분에서 설명된 바와 같을 수 있는 본 명세서에 설명된 다중 모드 전력 증폭기는 임의의 적절한 프론트 엔드 시스템, 패키징된 모듈, 반도체 다이(예로서, 실리콘-온-인슐레이터 다이 같은 세미컨덕터-온-인슐레이터 다이), 무선 통신 디바이스(예로서, 스마트 폰과 같은 이동 전화) 등일 수 있다.
섹션 V-전기적 오버스트레스 보호
본 개시내용의 일부 실시예에 따르면, 본 개시내용의 이 섹션은 전기적 오버스트레스(EOS) 보호 회로에 관한 것이다. 이런 EOS 보호 회로는 EOS 보호를 제공하기 위해 EOS 이벤트와 연계된 전하를 신호 노드로부터 벗어나게 전향할 수 있다. 전술한 바와 같이, 이 섹션의 양태는 프론트 엔드 시스템 및 관련 디바이스, 집적 회로, 모듈 및 이들이 채용되는 방법의 성능을 추가로 향상시키기 위해 하나 이상의 다른 섹션의 다른 양태와 조합될 수 있다.
집적 회로(IC)의 핀 또는 패드를 전기적 오버스트레스(EOS) 이벤트로부터 보호하기 위해, IC는 패드와 접지 사이에 연결된 EOS 보호 회로를 포함할 수 있다. EOS 보호 회로가 IC의 정상 동작과 간섭하는 것을 방지하기 위해, EOS 보호 회로는 정상 동작 조건 또는 전압 레벨이 패드에 존재할 때 턴 오프 및 비 전도 상태가 되고, EOS 이벤트 발생에 응답하여 오버스트레스 보호를 제공하도록 턴 온 및 전도 상태가 되는 것이 바람직하다.
소정 EOS 보호 회로는 패드와 접지 사이의 다수의 직렬 접속된 다이오드를 사용하여 구현된다. 예로서, EOS 보호 회로는 패드의 정상 동작 전압 레벨 보다 충분히 높은 트리거 전압을 제공하기 위해 직렬로 다수의 다이오드를 포함할 수 있다. EOS 보호 회로가 우발적으로 정상 동작 전압 레벨에서 트리거 및 전도되는 것을 방지하기 위해 직렬 연결된 다이오드의 수는 결과적 트리거 전압이 패드의 최대 동작 전압을 안전하게 초과하도록 선택될 수 있다.
그러나, 이러한 보호 체계는 EOS 보호를 제한 및/또는 제약할 수 있다. 예로서, 직렬인 다수의 다이오드로 구현된 EOS 보호 회로의 트리거 전압은 다이오드의 순방향 전압의 합에 기초할 수 있다. 예로서, 약 n개의 동일한 직렬 연결 다이오드를 갖는 EOS 보호 회로의 트리거 전압은 약 n*Vf일 수 있고, 여기서 Vf는 각 다이오드의 순방향 전압이다.
다이오드의 순방향 전압은 온도에 따라 감소할 수 있다. 높은 온도에서 정상적인 시그널링에 의한 비의도적 활성화를 방지하기 위해 EOS 보호 회로는 정상 동작 조건에서 전도를 피하기에 충분한 최소 수의 다이오드로 구현될 수 있다. 그러나 정상 동작 동안 최대 패드 전압, 원하는 전압 마진, 프로세스 변동 및 IC의 최대 동작 온도를 모두 수용하기 위해 충분한 수의 다이오드가 포함된 경우, EOS 보호는 통상적으로 정상 온도 및 조건에서 감소된다.
예로서, EOS 보호 회로가 이러한 방식으로 구현되는 경우, EOS 보호 회로의 트리거 전압은 정상 동작 온도에서 비교적 높을 수 있으며, 이에 따라 ESD 조건에서 피크 전압 레벨의 증가 및 오버스트레스 보호의 대응 열화를 초래한다.
따라서, 프로세스 및/또는 온도 변동에 걸쳐 정상 시그널링 조건 하에서 전도를 피하기 위해 너무 많은 직렬 다이오드가 필요할 수 있기 때문에 접지에 대한 직렬 연결 다이오드만 사용하여 EOS 보호를 제공하는 것은 소정 용례에서는 불충분할 수 있다.
다른 구현예에서, 다이오드는 EOS 보호를 제공하기 위해 패드와 파워 하이 공급 전압 사이에 전기적으로 연결된다. 그러나, EOS 이벤트 중에 오버스트레스 전류가 파워 하이 공급 전압으로 유동할 수 있다. 클램프 회로가 EOS 이벤트 동안 파워 하이 공급 레일의 전압 증가를 제한하는 데 사용될 수 있지만, 클램프 회로는 누설 전류를 생성함으로써 전력 성능을 감소시킬 수 있으며, 이는 소정 저 전력 용례에서는 수용불가할 수 있다.
EOS 보호 회로를 위한 장치 및 방법이 이 섹션에서 제공된다. 소정 구성에서, EOS 보호 회로는 패드와 제1 공급 노드 사이에 전기적으로 연결된 오버스트레스 감지 회로, 패드와 신호 노드 사이에 전기적으로 연결된 임피던스 요소, 신호 노드와 제1 공급 노드 사이에 전기적으로 연결되며 오버스트레스 감지 회로에 의해 선택적으로 활성화가능한 제어가능한 클램프 및 신호 노드와 제2 공급 노드 사이에 전기적으로 연결된 오버슈트 제한 회로를 포함할 수 있다. 오버스트레스 감지 회로는 EOS 이벤트가 패드에서 감지될 때 제어가능한 클램프를 활성화한다. 따라서, EOS 보호 회로는 EOS 보호를 제공하기 위해 EOS 이벤트와 연관된 전하를 신호 노드로부터 벗어나게 전향시킬 수 있다.
소정 구현예에서, 오버스트레스 감지 회로는 제1 금속 산화물 반도체(MOS) 트랜지스터와 같은 복수의 직렬 연결된 다이오드 및 제1 전계 효과 트랜지스터(FET)를 포함한다. 추가적으로, 제어가능한 클램프는 제1 FET의 게이트 전압에 기초하여 제어되는 게이트 전압을 갖는 제2 MOS 트랜지스터와 같은 제2 FET를 포함한다. 예로서, 제1 및 제2 FET는 전류 미러로서 구현될 수 있다. 패드에서의 EOS 조건 하에서, 전류는 오버스트레스 감지 회로의 직렬 연결된 다이오드를 통해 유동하게 되고, 이에 따라 제1 및 제2 FET를 켜고 제어가능한 클램프를 활성화시킨다.
추가적으로, 패드와 신호 노드 사이에 임피던스 요소를 포함하는 것은 패드에서의 전압 증가에 응답하여 신호 노드의 전압이 패드의 전압 보다 낮아지게 한다. 추가적으로, 오버슈트 제한 회로는 제어가능한 클램프가 활성화될 때까지 신호 노드에서의 전압을 비교적 낮은 값으로 유지할 수 있다. 이러한 방식으로 EOS 보호 회로를 구현함으로써, 제2 공급 노드에 주입되는 피크 전류를 감소시키고 신호 노드에서의 전압 오버슈트를 감소시킬 수 있다. 피크 전류의 감소는 제1 및 제2 공급 노드 사이의 더 작은 공급 클램프(예로서, 보다 축약적인 회로 레이아웃) 및 대응하는 IC의 정적 전력 소산의 감소를 초래할 수 있다.
따라서, 이 섹션의 교시는 향상된 EOS 보호를 제공하는 데 사용될 수 있다. 추가적으로, 본 명세서에 설명된 하나 이상의 EOS 보호 회로를 사용하여 IC의 패드를 보호하는 것은 더 작은 및/또는 더 낮은 누설 공급 클램프를 초래할 수 있다.
소정 구성에서, 제1 공급 노드는 접지에 대응한다. 이러한 구성에서, EOS 보호 회로는 다른 공급 노드에 비해 매우 낮은 임피던스 및/또는 향상된 열 소산을 나타내는 노드에 EOS 이벤트의 전하를 유리하게 분로시킨다
도 64는 IC(1610)의 개략도이다. 도 64에 도시된 바와 같이, IC(1610)는 ESD 이벤트(1605)와 같은 EOS 조건에 노출될 수 있는 하나 이상의 핀 또는 패드(1601)를 포함할 수 있다. IC(1610)는 본 명세서의 교시에 따라 구현되는 적어도 하나의 EOS 보호 회로(1602)를 포함할 수 있다. 무선 또는 모바일 디바이스에는 도 64의 IC 중 하나 이상을 포함할 수 있다. 무선 디바이스는 본 섹션의 하나 이상의 특징을 구현하는 EOS 보호 회로를 포함할 수 있다. 예로서, 무선 디바이스는 다수의 반도체 칩 또는 IC를 포함할 수 있고, 하나 이상의 IC는 본 명세서의 교시에 따라 구현된 EOS 보호 회로를 포함할 수 있다.
도 65a는 하나 이상의 EOS 보호 회로를 포함할 수 있는 모듈(1660)의 일 예의 개략도이다. 도 65b는 라인 65B-65B을 따라 취한 도 65a의 모듈(1660)의 단면이다. 모듈(1660)은 모듈 기판 또는 적층체(1662), 실리콘-온-인슐레이터(SOI) 다이(1670) 및 본드 와이어(1678)를 포함한다. 소정 구현예에서, 모듈(1660)은 프론트 엔드 모듈에 대응한다.
모듈 기판(1662)은 다이 부착 패드(1664) 및 본드 패드(1666)를 포함한다. 도 65a에 도시된 바와 같이, SOI 다이(1670)는 모듈 기판(1662)의 다이 부착 패드(1664)에 부착된다. 도 65b에 도시된 바와 같이, 모듈 기판(1662)은 함께 적층된 복수의 전도성 및 비전도성 층을 포함할 수 있고, 다이 부착 패드(1664) 및 본드 패드(1666)는 SOI 다이(1670)를 부착하기 위해 사용되는 모듈 기판의 표면 상에 배치된 전도성 층(1681)으로부터 형성될 수 있다.
SOI 다이(1670)는 ESD 이벤트(1605)와 같은 EOS 이벤트에 노출될 수 있는 패드(1676)를 포함한다. SOI 다이(1670)의 패드(1676)의 적어도 일부는 본 명세서의 교시에 따라 구현된 대응하는 EOS 보호 회로(1602)를 포함할 수 있다.
도 65c는 다른 실시예에 따른 모듈(1680)의 단면이다.
도 65c의 모듈(80)은 모듈(1680)이 플립-칩 구성을 사용하여 구현되는 것을 제외하면 도 65a 및 도 65b의 모듈(1660)과 유사하다. 예로서, SOI 다이(1690)를 모듈 기판(1662)에 전기적으로 연결하기 위해 와이어 본드를 사용하는 대신, 도 65c의 SOI 다이(1690)는 솔더 범프일 수 있는 범프(1691)를 사용하여 모듈 기판(1662)에 상하 반전 및 부착되어 있다. SOI 다이(1670)의 패드(1676)의 적어도 일부는 본 명세서의 교시에 따라 구현된 EOS 보호 회로(1602)를 포함할 수 있다.
따라서, 본 명세서에 설명된 소정 구현예에서, EOS 보호 회로는 플립칩 배열을 사용하여 구현된 다이에 포함된다.
도 65a 내지 도 65c는 하나 이상의 EOS 보호 회로를 포함하는 SOI 다이를 포함하는 예시적인 모듈을 예시하지만, 본 명세서의 교시는 모듈 및/또는 다이의 다른 구성에도 적용 가능하다.
도 66a는 일 실시예에 따른 EOS 보호 회로를 포함하는 IC 인터페이스(1700)의 개략도이다. IC 인터페이스(1700)는 패드(1701), 내부 회로(1703) 및 EOS 보호 회로를 포함하고, EOS 보호 회로는 오버스트레스 감지 회로(1711), 임피던스 요소(1712), 제어가능한 클램프(1713) 및 오버슈트 보호 또는 제한 회로(1714)를 포함한다.
IC 인터페이스(1700)는 바람직하지 않게 패드(1701)에서의 ESD 이벤트(1605)와 같은 EOS 이벤트를 겪을 수 있다. 보호 메커니즘이 없다면, EOS 이벤트(1605)는 IC 손상, 예컨대, 게이트 산화물 파열, 접합부 브레이크다운 및/또는 금속 손상을 초래할 수 있다. 예로서, 내부 회로(1703)는 EOS 보호 메커니즘이 없으면 손상될 수 있는 민감한 트랜지스터 및/또는 구조를 포함할 수 있다.
도 66a에 도시된 바와 같이, 오버스트레스 감지 회로(1711)는 패드(1701)와 제1 공급 노드 또는 레일(V1) 사이에 전기적으로 연결된다. 추가적으로, 임피던스 요소(1712)는 패드(1701)와 신호 노드(1702) 사이에 전기적으로 연결된다. 또한, 제어가능한 클램프(1713)는 신호 노드(1702)와 제1 공급 노드(V1) 사이에 전기적으로 연결되며, 오버스트레스 감지 회로(1711)에 의해 선택적으로 활성화될 수 있다. 추가적으로, 오버슈트 제한 회로(1714)는 신호 노드(1702)와 제2 공급 노드 또는 레일(V2) 사이에 전기적으로 연결된다.
오버스트레스 감지 회로(1711)는 패드(1701)에 전기적으로 연결되며, ESD 이벤트(1605)와 같은 EOS 이벤트가 패드(1701)에서 수신되는 때를 검출한다. EOS 이벤트가 검출될 때, 오버스트레스 감지 회로(1711)는 제어가능한 클램프(1713)를 활성화시켜 신호 노드(1702)와 제1 공급 노드(V1) 사이에 저 임피던스 경로를 제공한다. 따라서, EOS 보호 회로는 EOS 보호를 제공하기 위해 EOS 이벤트와 연관된 전하를 신호 노드(1702)로부터 벗어나게 전향하도록 배열된다.
오버스트레스 감지 회로(1711) 및 제어가능한 클램프(1713)는 매우 다양한 방식으로 구현될 수 있다. 일 실시예에서, 오버스트레스 감지 회로(1711)는 복수의 직렬 연결된 다이오드 및 제1 FET를 포함한다. 추가적으로, 제어가능한 클램프(1713)는 제1 FET의 게이트 전압에 기초하여 제어되는 게이트 전압을 갖는 제2 FET를 포함한다. EOS 이벤트가 패드(1701)에서 수신될 때, 전류는 오버스트레스 감지 회로의 직렬 연결된 다이오드를 통해 유동하고, 이에 의해 제1 및 제2 FET를 활성화시킨다.
계속해서 도 66a를 참조하면, 임피던스 요소(1712)는 패드(1701)와 신호 노드(1702) 사이에 전기적으로 연결된다. 따라서, EOS 이벤트가 제1 공급 노드(V1)에 대해 패드(1701)의 전압을 증가시킬 때, 임피던스 요소(1712)는 패드(1701)의 전압보다 낮은 신호 노드(1702)의 전압을 초래하는 전압 강하를 제공한다. 예시된 EOS 보호 회로는 신호 노드(1702)의 전압이 오버슈트 제한 회로(1714)의 트리거 전압만큼 제2 공급 노드(V2)의 전압을 초과하여 증가할 때 높은 임피던스로부터 낮은 임피던스로 전이하는 오버슈트 제한 회로(1714)를 더 포함한다.
임피던스 요소(1712) 및 오버슈트 제한 회로(1714)를 포함함으로써 EOS 이벤트가 존재할 때 신호 노드(1702)의 전압 레벨을 상대적으로 낮게 유지할 수 있다. 특히, 오버슈트 제한 회로(1714)는 오버스트레스 감지 회로(1711)가 제어가능한 클램프(1713)를 활성화할 때까지 신호 노드(1702)의 전압을 비교적 낮은 레벨로 유지 또는 제한한다. 추가적으로, 임피던스 요소(1712)는 EOS 이벤트가 패드(1701)의 전압을 비교적 높은 전압 레벨로 증가시키더라도 오버슈트 제한 회로(1714)가 신호 노드의 전압을 비교적 낮은 전압 레벨로 유지하도록 하는 전압 강하를 제공한다.
따라서, 임피던스 요소(1712) 및 오버슈트 제한 회로(1714)의 예시된 구성은 신호 노드(1702)를 비교적 낮은 전압 레벨로 유지하는 것을 도울 수 있다. 또한, 임피던스 요소(1712)를 포함하는 것은 신호 노드(1702)가 패드(1701)에 직접적으로 연결되는 구성에 비해, 오버슈트 제한 회로(1714)를 통해 제2 공급 노드(V2)에 주입되는 전하의 양을 감소시킬 수 있다. 따라서, 예시된 구성은 제2 공급 노드(V2) 로의 비교적 적은 양의 피크 전류 주입을 나타낼 수 있고, EOS 이벤트 동안 신호 노드(1702)의 전압 오버슈트를 감소시킨다. 소정 구현예에서, 피크 전류의 감소는 제1 및 제2 공급 노드(V1, V2) 사이의 더 작은 공급 클램프(예로서, 도 66c의 공급 클램프(1757)) 및 IC의 정적 전력 소산의 대응하는 감소를 초래한다.
IC 인터페이스(1700)의 추가적인 세부사항은 전술한 바와 같을 수 있다.
도 66b는 다른 실시예에 따른 EOS 보호 회로를 포함하는 IC 인터페이스(1730)의 개략도이다. IC 인터페이스(1730)는 패드(1701), 내부 회로(1703) 및 EOS 보호 회로를 포함하고, EOS 보호 회로는 오버스트레스 감지 회로(1711), 임피던스 요소(1712), 제어가능한 클램프(1713), 오버슈트 제한 회로(1714), 제1 리버스 보호 회로(1731) 및 제2 리버스 보호 회로(1732)를 포함한다.
도 66b의 IC 인터페이스(1730)는 IC 인터페이스(1730)가 제1 리버스 보호 회로(1731) 및 제2 리버스 보호 회로(1732)를 더 포함한다는 것을 제외하고는 도 66a의 IC 인터페이스(1700)와 유사하다. 소정 구현예에서, 오버스트레스 감지 회로(1711)는 제1 공급 노드(V1)에 대해 패드(1701)의 전압을 증가시키는 양의 극성의 EOS 이벤트를 검출하는 것에 응답하여 제어가능한 클램프(1713)를 활성화하도록 구현된다.
예시된 실시예에서, 제1 리버스 보호 회로(1731) 및 제2 리버스 보호 회로(1732)는 제1 공급 노드(V1)에 대해 패드(1701)의 전압을 감소시키는 음성의 EOS 이벤트에 대해 IC 인터페이스(1730)를 보호할 수 있다. 제1 리버스 보호 회로(1731)는 패드(1701)와 제1 공급 노드(V1) 사이에 전기적으로 연결되며, 패드(1701)의 전압이 제1 공급 노드(V1)의 전압 보다 제1 리버스 보호 회로(1731)의 트리거 전압만큼 낮게 떨어질 때 높은 임피던스로부터 낮은 임피던스로 전이한다. 또한, 제2 리버스 보호 회로(1732)는 신호 노드(1702)와 제1 공급 노드(V1) 사이에 전기적으로 연결되며, 신호 노드(1702)의 전압이 제1 공급 노드(V1)의 전압 보다 제2 리버스 보호 회로(1732)의 트리거 전압 만큼 낮게 떨어질 때 하이 임피던스로부터 로우 임피던스로 전이한다.
도 66b의 예시된 IC 인터페이스(1730)가 2개의 리버스 보호 회로를 포함하지만, 더 많은 또는 더 소수의 리버스 보호 회로가 포함될 수 있다. 일 실시예에서, 제1 리버스 보호 회로(1731)가 포함되고 제2 리버스 보호 회로(1732)는 생략된다. 다른 실시예에서, 제1 리버스 보호 회로(1731)는 생략되고 제2 리버스 보호 회로(1732)가 포함된다.
IC 인터페이스(1730)의 추가적인 세부사항은 전술한 바와 같을 수 있다.
도 66c는 다른 실시예에 따른 EOS 보호 회로를 포함하는 IC 인터페이스(1750)의 개략도이다. IC 인터페이스(1750)는 패드(1701), 내부 회로(1703) 및 EOS 보호 회로를 포함하고, EOS 보호 회로는 오버스트레스 감지 회로(1711), 임피던스 요소(1712), 제어가능한 클램프(1713), 오버슈트 제한 회로(1714) 및 공급 클램프(1757)를 포함한다.
도 66c의 IC 인터페이스(1750)는 IC 인터페이스(1750)가 공급 클램프(1757)를 더 포함한다는 것을 제외하면 도 66a의 IC 인터페이스(1700)와 유사하다. 소정 실시예에서, 공급 클램프(1757)는 오버스트레스 이벤트 동안 제2 공급 노드(V2)와 제1 공급 노드(V1) 사이의 전압 차를 제한하는 것을 도울 수 있다.
IC 인터페이스(1750)의 추가적인 세부사항은 전술한 바와 같을 수 있다.
도 67은 도 66a의 EOS 보호 회로를 위한 전압 대 시간의 그래프(1790)의 일 예이다. 그래프(1790)는 시간에 대한 도 66a의 신호 노드(1702)의 전압의 플롯(1791)을 포함한다.
그래프(1790)는 EOS 이벤트가 패드(1701)에서 수신되는 시간 0에서 시작한다. 그래프(1790)는 제어가능한 클램프(1713)가 오버스트레스 감지 회로(1711)에 의해 활성화 또는 턴 온되는 시간에 대응하는 활성화 시간 tACTIVATION을 나타내도록 주석 처리되어 있다. 활성화 시간 tACTIVATION은 EOS 이벤트를 검출하고 제어가능한 클램프(1713)를 활성화하기에 충분한 크기의 제어 전압 및/또는 전류를 제공하는데 있어서의 지연과 연계될 수 있다.
도 67에 도시된 바와 같이, 신호 노드(1702)의 전압은 제어가능한 클램프(1713)가 활성화되지 않은 시간 기간 동안 증가할 수 있다. 임피던스 요소(1712) 및 오버슈트 제한 회로(1714)를 포함함으로써, 신호 노드(1702)의 전압 오버슈트(VOVERSHOOT)가 감소될 수 있다. 전압 오버슈트를 감소시키는 것은 내부 회로(1703)에 대한 향상된 보호를 제공할 수 있고 및/또는 오버슈트 제한 회로(1714)를 통한 제2 공급 노드(V2)로의 전하 주입을 감소시킬 수 있다.
도 67은 도 66a의 EOS 보호 회로에 대한 전압 대 시간의 그래프의 일 예시를 예시하지만, 다른 결과들이 가능하다. 예로서, 시뮬레이션 및/또는 측정된 결과는 구현예 및/또는 용례에 기초하여 달라질 수 있다.
도 68a는 다른 실시예에 따른 EOS 보호 회로를 포함하는 IC 인터페이스(1800)의 개략도이다. IC 인터페이스(1800)는 입력 패드(1801), 입력 로직 회로(1803) 및 EOS 보호 회로를 포함하고, EOS 보호 회로는 오버스트레스 감지 회로(1811), 저항기(1812), 제어가능 클램프(1813), 오버슈트 제한 회로(1814), 제1 리버스 보호 회로(1815), 제2 리버스 보호 회로(1816) 및 공급 클램프(1817)를 포함한다.
IC 인터페이스(1800)는 입력 패드(1801)에서 ESD 이벤트(1605)와 같은 EOS 이벤트를 수신할 수 있다. 보호 메커니즘이 없다면, EOS 이벤트는 신호 노드(1802)에 전기적으로 연결된 입력 로직 회로(1803)의 손상과 같은 IC 손상을 초래할 수 있다.
예시된 EOS 보호 회로는 제1 공급 노드(V1)에 대해 입력 패드(1801)의 전압을 증가시키는 양의 극성의 EOS 이벤트 및 제1 공급 노드(V1)에 대해 입력 패드(1801)의 전압을 감소시키는 음의 극성의 EOS 이벤트 모두에 대해 양방향 EOS 보호를 제공한다.
도 68a에 도시된 바와 같이, 오버스트레스 감지 회로(1811)는 입력 패드(1801)와 제1 공급 노드(V1) 사이에 전기적으로 연결된다. 오버스트레스 감지 회로(1811)는 제1 내지 제8 다이오드(1821-1828) 각각과 제1 n-형 금속 산화물 반도체(NMOS) 트랜지스터(1830)를 포함한다. 도 68a에 예시된 바와 같이, 제1 내지 제7 다이오드(1821-1827)는 입력 패드(1801)와 제1 NMOS 트랜지스터(1830)의 드레인 사이에서 애노드로부터 캐소드로 직렬로 전기적으로 연결된다. 추가적으로, 제8 다이오드(1828)는 제1NMOS 트랜지스터(1830)의 소스에 전기적으로 연결된 애노드와, 제1 공급 노드(V1)에 전기적으로 연결된 캐소드를 포함한다. 제1 NMOS 트랜지스터(1830)는 다이오드 연결되어 있고, 서로 전기적으로 연결된 게이트 및 드레인을 포함한다.
예시된 제어가능한 클램프(1813)는 제2 NMOS 트랜지스터(1831) 및 클램프 다이오드(1832)를 포함한다. 제2 NMOS 트랜지스터(1831)는 드레인이 신호 노드(1802)에 전기적으로 연결되고, 소스가 클램프 다이오드(1832)를 통해 제1 공급 노드(V1)에 전기적으로 연결된다. 제어가능한 클램프(1813) 내에 클램프 다이오드(1832)를 포함시키는 것은 통상의 시그널링 조건이 존재하고 제어가능한 클램프(1813)가 턴 오프될 때 클램프의 누설 전류를 감소시키는 것을 도울 수 있다. 도 68a에 도시된 바와 같이, 제어가능한 클램프(1813)의 제2 NMOS 트랜지스터(1831)의 게이트는 오버스트레스 감지 회로(1811)의 제1 NMOS 트랜지스터(1830)의 게이트에 전기적으로 연결된다.
예시된 실시예에서, 오버스트레스 감지 회로(1811)의 제1 NMOS 트랜지스터(1830)와 제어가능한 클램프(1813)의 제2 NMOS 트랜지스터(1831)는 전류 미러로서 연결된다. 오버스트레스 감지 회로 및 제어가능한 클램프의 특정 구현예가 예시되어 있지만, 본 명세서의 교시는 매우 다양한 오버스트레스 감지 회로 및 제어가능한 클램프에 적용 가능하다.
오버스트레스 감지 회로(1811)는 양의 극성의 EOS 이벤트가 입력 패드(1801)에서 검출될 때 제어가능한 클램프(1813)를 활성화시킨다. 예로서, 입력 패드(1801)의 전압이 충분히 높으면, 제1 내지 제8 다이오드(1821-1828)와 제1 NMOS 트랜지스터(1830)를 통해 전류가 유동하여 제1 NMOS 트랜지스터(1830)의 게이트 전압을 제2 NMOS 트랜지스터(1831)를 턴 온하기에 충분한 전압으로 제어한다. 오버스트레스 감지 회로(1811)의 활성화 전압은 다이오드(1821 내지 1828)의 순방향 전압 및 제1 NMOS 트랜지스터(1830)의 임계 전압에 기초할 수 있다.
도 68a에 도시된 바와 같이, 저항기(1812)는 입력 패드(1801)와 신호 노드(1802) 사이에 전기적으로 연결된다. 추가적으로, 오버슈트 제한 회로(1814)는 신호 노드(1802)와 제2 공급 노드 또는 레일(V2) 사이에 전기적으로 연결된다. 예시된 구성에서, 오버슈트 제한 회로(1814)는 애노드가 신호 노드(1802)에 전기적으로 연결되고 캐소드가 제2 공급 노드(V2)에 전기적으로 연결되는 오버슈트 제한 다이오드(1841)를 포함한다. 이러한 방식으로 오버슈트 제한 회로(1814)를 구현함으로써, 오버슈트 제한 다이오드(1841)의 순방향 전압과 거의 동일한 비교적 낮은 트리거 전압을 오버슈트 제한 회로(1814)에 제공할 수 있다. 그러나, 시그널링 레벨 및/또는 처리 제약에 기초하여 선택된 구현예와 같은 다른 구성이 가능하다.
EOS 이벤트가 제1 공급 노드(V1)에 대해 입력 패드(1801)의 전압을 증가시킬 때, 저항기(1812)는 신호 노드(1802)의 전압이 입력 패드(1801)의 전압 보다 작아지게 하는 전압 강하를 제공한다. 저항기(1812) 및 오버슈트 제한 회로(1814)를 포함함으로써 EOS 이벤트가 존재할 때 신호 노드(1802)의 전압 레벨을 비교적 낮게 유지할 수 있다. 특히, 오버슈트 제한 회로(1814)는 오버스트레스 감지 회로(1811)가 제어가능한 클램프(1813)를 활성화할 때까지 신호 노드(1802)의 전압을 비교적 낮은 레벨로 유지한다. 추가적으로, 저항기(1812)는 EOS 이벤트가 입력 패드(1801)의 전압을 비교적 높은 전압 레벨로 증가시키더라도 오버슈트 제한 회로(1814)가 신호 노드의 전압을 비교적 낮은 전압 레벨로 유지하도록 하는 전압 강하를 제공한다.
또한, 저항기(1812)를 포함하는 것은 신호 노드(1802)가 입력 패드(1801)에 직접적으로 연결되는 구성에 비해, 오버슈트 제한 회로(1814)를 통해 제2 공급 노드(V2)에 주입되는 전하의 양을 감소시킬 수 있다. 따라서, 예시된 구성은 제2 공급 노드(V2) 로의 비교적 적은 양의 피크 전류 주입을 나타낼 수 있고, EOS 이벤트 동안 신호 노드(1802)의 전압 오버슈트를 감소시킨다. 피크 전류의 감소는 공급 클램프(1817)의 크기의 감소 및 대응하는 누설 전류의 감소를 초래한다.
예시된 실시예에서, 저항기(1812)는 명시적 저항기(예로서, 박막 저항기)이고, 단순한 기생 저항 이상의 것에 대응한다.
예시된 EOS 보호 회로는 제1 공급 노드(V1)에 대해 입력 패드(1801)의 전압을 감소시키는 음의 극성의 EOS 이벤트에 대한 보호를 제공하는 것을 돕는 제1 리버스 보호 회로(1815) 및 제2 리버스 보호 회로(1816)를 더 포함한다. 예시된 실시예에서, 제1 리버스 보호 회로(1815)는 애노드가 제1 공급 노드(V1)에 전기적으로 연결되고 캐소드가 입력 패드(1801)에 전기적으로 연결된 다이오드(1851)를 포함한다. 추가적으로, 제2 리버스 보호 회로(1816)는 애노드가 제1 공급 노드(V1)에 전기적으로 연결되고 캐소드가 신호 노드(1802)에 전기적으로 연결되는 다이오드(1852)를 포함한다. 그러나, 다른 구성도 가능하다.
IC 인터페이스(1800)의 추가적인 세부사항은 전술한 바와 같을 수 있다.
도 68b는 다른 실시예에 따른 EOS 보호 회로를 포함하는 IC 인터페이스(1900)의 개략도이다. IC 인터페이스(1900)는 입력 패드(1701), 입력 로직 회로(1803) 및 EOS 보호 회로를 포함하고, EOS 보호 회로는 오버스트레스 감지 회로(1911), 저항기(1812), 제어가능 클램프(1913), 오버슈트 제한 회로(1914), 제1 리버스 보호 회로(1915), 제2 리버스 보호 회로(1816) 및 공급 클램프(1817)를 포함한다.
도 68b의 EOS 보호 회로는 도 68b의 EOS 보호 회로가 소정 회로의 상이한 구현예를 포함한다는 것을 제외하고는 도 68a의 EOS 보호 회로와 유사하다.
예로서, 도 68b에 예시된 실시예에서, 오버스트레스 감지 회로(1911)는 제1 내지 제8 다이오드(1921-1928) 각각과 제1 NMOS 트랜지스터(1930)를 포함한다. 제1 내지 제8 다이오드(1921-1928)는 입력 패드(1801)와 제1 공급 노드(V1) 사이에서 애노드로부터 캐소드로 직렬로 전기적으로 연결되고, 오버스트레스 감지 회로(1911)가 오버스트레스를 검출하는 전압을 제어한다. 추가적으로, 제1 NMOS 트랜지스터(1930)는 드레인 및 게이트가 제7 다이오드(1927)의 애노드에 전기적으로 연결되고 소스가 제7 다이오드(1927)의 캐소드에 전기적으로 연결된다.
도 68b의 예시된 제어가능한 클램프(1913)는 도 68a와 관련하여 앞서 설명된 제2 NMOS 트랜지스터(1831) 및 클램프 다이오드(1832)와 유사할 수 있는 제2 NMOS 트랜지스터(1931) 및 클램프 다이오드(1932)를 포함한다. 도 68b의 제어가능한 클램프(1913)는 제2 NMOS 트랜지스터(1931)의 게이트와 제1 공급 노드(V1) 사이에 전기적으로 연결된 커패시터(1933)를 더 포함한다. 커패시터(1933)는 제어가능한 클램프(1913)를 활성화시키는데 사용되는 제어 전압을 안정화시키는 것을 도울 수 있으며, 그에 의해, 비의도적 활성화를 방지하는 것을 돕는다.
도 68b의 예시된 오버슈트 제한 회로(1914)는 신호 노드(1802)와 제2 공급 노드(V2) 사이에서 애노드로부터 캐소드로 직렬로 전기적으로 연결된 제1 다이오드(1941) 및 제2 다이오드(1942)를 포함한다. 오버슈트 제한 회로(1914)는 2개의 다이오드를 직렬로 포함하지만, 더 많은 또는 더 소수의 다이오드가 포함될 수 있다. 또한, 시그널링 레벨 및/또는 처리 제약에 기초하여 선택된 구현예와 같은 오버슈트 제한 회로의 다른 구현예가 가능하다.
예시된 제1 리버스 보호 회로(1915)는 제1 공급 노드(V1)와 입력 패드(1801) 사이에 애노드로부터 캐소드로 직렬로 전기적으로 연결된 제1 내지 제4 다이오드(1951-1954)를 포함한다. 그러나, 더 많은 또는 더 소수의 다이오드를 직렬로 갖는 구현예를 포함하지만 이에 한정되지 않는 다른 구성이 가능하다.
IC 인터페이스(1900)의 추가적인 세부사항은 전술한 바와 같을 수 있다.
이 섹션의 앞 부분에서 설명된 바와 같을 수 있는 본 명세서에 설명된 전기적 오버스트레스 보호 회로는 임의의 적절한 프론트 엔드 시스템, 패키징된 모듈, 반도체 다이(예로서, 실리콘-온-인슐레이터 다이 같은 세미컨덕터-온-인슐레이터 다이), 무선 통신 디바이스(예로서, 스마트 폰과 같은 이동 전화) 등일 수 있다. 예로서, 프론트 엔드 시스템은 본 명세서의 교시에 따라 구현된 EOS 보호 회로를 포함하는 하나 이상의 반도체 칩 또는 IC를 포함할 수 있다. 본 명세서에서 설명된 EOS 보호 회로의 임의의 원리 및 장점은 EOS 보호 회로로부터 이익을 얻을 수 있는 본 명세서에서 설명된 임의의 다른 적절한 특징과 조합하여 구현될 수 있다.
섹션 VI-라디오 주파수 모듈의 선택적 차폐
본 개시내용의 일부 실시예에 따르면, 본 개시 내용의 이 섹션은 선택적으로 차폐된 라디오 주파수 모듈에 관한 것이다. 라디오 주파수 모듈은 패키지 기판, 패키지 기판 위에서 연장되는 라디오 주파수 차폐 구조, 패키지 기판 위 및 라디오 주파수 차폐 구조 내부의 라디오 주파수 컴포넌트, 및 라디오 주파수 차폐 구조 외부에 있는 패키지 기판상의 안테나를 포함할 수 있다. 차폐 구조는 라디오 주파수 컴포넌트에 위에 차폐부를 제공하고 안테나 위의 라디오 주파수 모듈은 비차폐 상태로 남겨두는 차폐 층을 포함할 수 있다. 전술한 바와 같이, 이 섹션의 양태는 프론트 엔드 시스템 및 관련 디바이스, 집적 회로, 모듈 및 이들이 채용되는 방법의 성능을 추가로 향상시키기 위해 하나 이상의 다른 섹션의 다른 양태와 조합될 수 있다.
소정 라디오 주파수(RF) 모듈은 전자기 간섭의 차폐를 제공하기 위해 차폐 구조를 포함할 수 있다. 그러한 차폐 구조물 중 일부는 전체 모듈 및/또는 모듈의 모든 회로를 차폐할 수 있다. 소정 경우에는 모듈의 일부분 위에만 차폐가 필요할 수 있다. 예로서, RF 회로 및 통합된 안테나가 있는 모듈에서 RF 회로 주변에 차폐를 제공하고 안테나를 비차폐 상태로 남겨두는 것이 바람직할 수 있다. 이는 RF 회로에 대한 RF 격리를 제공할 수 있으며 또한 차폐 구조 간섭 없이 안테나가 신호를 수신 및/또는 송신할 수 있게 한다. 따라서, 선택적 차폐를 갖는 제품이 바람직할 수 있다. 또한, 정확하고 반복 가능한 모듈의 선택된 부분 위에 차폐부를 형성하는 방법은 대량 제조에 바람직할 수 있다.
이 섹션의 양태는 라디오 주파수 모듈을 부분적으로 차폐하는 방법과 관련된다. 이러한 방법은 라디오 주파수 모듈의 차폐 부분 위에 차폐 층을 형성하고 라디오 주파수 모듈의 비차폐 부분을 비차폐 상태로 남겨두는 것을 포함할 수 있다. 차폐 층은 라디오 주파수 모듈의 라디오 주파수 회로를 차폐하고 라디오 주파수 모듈의 안테나를 비차폐 상태로 남겨 둘 수 있다. 차폐 층은 부가 프로세스 또는 차감 프로세스를 통해 형성될 수 있다. 예로서, 차폐 층은 라디오 주파수 모듈의 일부를 마스크로 마스킹하고, 차폐 층을 형성하고, 이전에 마스킹된 영역을 비차폐 상태로 남겨 두도록 마스크를 제거함으로써 형성될 수 있다. 다른 예로서, 차폐 층은 모듈 위에 전도성 층을 형성하고 라디오 주파수 모듈의 일부 위의 전도성 층을 제거함으로써 형성될 수 있다. 레이저를 사용하여 라디오 주파수 모듈의 부분 위의 전도성 층을 제거할 수 있다.
이 섹션의 다른 양태는 부분적으로 차폐된 패키징된 라디오 주파수(RF) 모듈이다. RF 모듈은 패키지 기판, 패키지 기판 위에서 연장되는 RF 차폐 구조, 패키지 기판 위의 그리고 RF 차폐 구조의 내부의 RF 컴포넌트 및 RF 차폐 구조 외부의 패키지 기판상의 안테나를 포함한다.
도 69는 일 실시예에 따른 RF 컴포넌트(2012) 및 통합된 안테나(2014)를 포함하는 예시적인 RF 모듈(2010)의 개략도이다. RF 모듈(2010)은 SiP(system in a package)일 수 있다. 도 69는 상단 차폐 층이 없는 평면도로 RF 모듈(2010)을 예시한다. 상단 차폐 층은 예로서, 도 72a, 도 73a, 도 74a, 도 75a 또는 도 76a를 참조하여 설명된 임의의 프로세스에 따라 형성될 수 있다. 예시된 바와 같이, RF 모듈(2010)은 패키지 기판(2016) 상의 RF 컴포넌트(2012), 패키지 기판(2016) 상의 안테나(2014) 및 패키지 기판(2016)에 부착되고 RF 컴포넌트(2012)를 둘러싸는 와이어 본드(2018)를 포함한다. RF 모듈(2010)의 안테나(2014)는 RF 컴포넌트(2012) 주변의 RF 차폐 구조 외측에 있다. 따라서, 안테나(2014)는 RF 컴포넌트(2012) 주변의 차폐 구조에 의해 차폐되지 않고 RF 신호를 무선으로 수신 및/또는 송신할 수 있다. 동시에, 차폐 구조는 RF 컴포넌트(2012)와 안테나(2014) 및/또는 다른 전자 컴포넌트 사이의 RF 격리를 제공할 수 있다.
RF 컴포넌트(2012)는 RF 신호를 수신, 처리 및/또는 제공하도록 구성된 임의의 적절한 회로를 포함할 수 있다. 예로서, RF 컴포넌트(2012)는 RF 프론트 엔드, 크리스털, SoC(system on a chip) 또는 그 임의의 조합을 포함할 수 있다. 소정 구현예에서, RF 컴포넌트(2012)는 전력 증폭기, 저 노이즈 증폭기, RF 스위치, 필터, 매칭 네트워크, 크리스털 또는 그 임의의 조합을 포함할 수 있다. RF 신호는 약 30 kHz 내지 300 GHz 범위의 주파수를 가질 수 있다. 소정 통신 표준에 따라, RF 신호는 약 450 MHz 내지 약 6 GHz의 범위, 약 700 MHz 내지 약 2.5 GHz의 범위, 또는 약 2.4 GHz 내지 약 2.5 GHz의 범위일 수 있다. 소정 구현예에서, RF 컴포넌트(2012)는 블루투스, ZigBee, Z-Wave, 무선 USB, INSTEON, IrDA 또는 바디 에어리어 네트워크(Body Area Network)와 같은 무선 개인 통신망(WPAN) 표준에 따라 신호를 수신 및/또는 제공할 수 있다. 일부 다른 구현예에서, RF 컴포넌트는 Wi-Fi와 같은 무선 지역 네트워크(WLAN) 표준에 따라 신호를 수신 및/또는 제공한다.
안테나(2014)는 RF 신호를 수신 및/또는 송신하도록 구성된 임의의 적절한 안테나일 수 있다. 안테나(2014)는 소정 용례에서 폴디드 모노폴 안테나일 수 있다. 안테나(2014)는 임의의 적절한 형상일 수 있다. 예로서, 안테나(2014)는 도 69에 도시된 바와 같이 구불구불한 형상을 가질 수 있다. 다른 실시예에서, 안테나는 U 형상, 코일 형상 또는 특정 용례를 위한 임의의 다른 적절한 형상일 수 있다. 안테나(2014)는 RF 컴포넌트(2012)와 연계된 RF 신호를 송신 및/또는 수신할 수 있다. 안테나(2014)는 패키징 기판(2016)의 임의의 적절한 양의 면적을 점유할 수 있다. 예로서, 안테나(2014)는 소정 구현예에서 패키지 기판(2016)의 면적의 약 10 % 내지 75 %를 점유할 수 있다.
안테나(2014)는 패키징 기판(2016) 상에 인쇄될 수 있다. 인쇄된 안테나는 패키징 기판(2016) 상의 하나 이상의 전도성 트레이스로부터 형성될 수 있다. 하나 이상의 전도성 트레이스는 패키징 기판(2016) 상에 금속 패턴을 에칭함으로써 형성될 수 있다. 인쇄된 안테나는 마이크로스트립 안테나일 수 있다. 인쇄된 안테나는 예로서 그들의 2차원 물리적 기하형상으로 인해 상대적으로 저렴하고 축약적으로 제조될 수 있다. 인쇄된 안테나는 비교적 높은 기계적 내구성을 가질 수 있다.
패키지 기판(2016)은 적층 기판일 수 있다. 패키지 기판(2016)은 하나 이상의 라우팅 층, 하나 이상의 절연 층, 접지 평면, 또는 그 임의의 조합을 포함할 수 있다. 소정 용례에서, 패키지 기판은 4개의 층을 포함할 수 있다. RF 컴포넌트(2012)는 소정 용례에서 패키징 기판(2016)의 라우팅 층에서 금속 라우팅(routing)을 통해 안테나(2014)에 전기적으로 연결될 수 있다.
와이어 본드(2018)는 RF 컴포넌트(2012) 주변의 RF 차폐 구조의 일부이다. RF 차폐 구조는 RF 신호와 연계된 적절한 차폐를 제공하도록 구성된 임의의 차폐 구조일 수 있다. 와이어 본드(2018)는 안테나(2014) 및/또는 RF 컴포넌트(2012)의 성능에 현저한 영향을 미치지 않도록 이들 컴포넌트들 사이의 전자기 간섭을 방지하기 위해 안테나(2014)와 RF 컴포넌트(2012) 사이에 RF 격리를 제공할 수 있다. 와이어 본드(2018)는 예시된 바와 같이 RF 컴포넌트(2012)를 둘러 쌀 수 있다. 와이어 본드(2018)는 RF 컴포넌트(2012) 주변에 임의의 적절한 배열로 배열될 수 있으며, 이는 예시된 바와 같은 장방형 또는 일부 다른 구현예에서 비-직사각형일 수 있다. 도 69에 예시된 RF 모듈(2010)에서, 와이어 본드(2018)는 RF 컴포넌트(2012) 주변에 4개의 벽을 형성한다. 와이어 본드(2018)는 인접 와이어 본드가 RF 컴포넌트(2012)와 다른 전자 컴포넌트 사이에 충분한 RF 격리를 제공하도록 거리를 두고 서로 이격되도록 배치될 수 있다.
도 70은 일 실시예에 따른 라디오 주파수 컴포넌트(2012) 위에 차폐 층을 형성하기 이전의 도 69의 라디오 주파수 모듈(2010)의 단면도이다. 도 70에 예시된 바와 같이, 몰딩 재료(2022)는 RF 컴포넌트(2012), 와이어 본드(2018) 및 안테나(2014) 위에 배치될 수 있다. 도 70에서, RF 컴포넌트(2012)는 패키지 기판(2016) 상의 2개의 다이(2012A 및 2012B)를 포함한다. 와이어 본드(2018)의 상부 부분(2023)은 몰딩 재료(2022)의 오버몰드 구조의 상부 표면(2024) 위로 연장될 수 있고, 이렇게 하지 않는 경우 몰딩 재료의 오버몰드 구조가 와이어 본드(2018) 위에 있게 된다. 와이어 본드(2018)는 와이어 본드(2018)의 상단 지점(2025)까지 상부 표면(2024) 위로 연장될 수 있다. 와이어 본드(2018)의 상부 부분(2023)은 몰딩 재료(2022)의 오버몰드 구조를 형성한 후에 몰딩 재료를 제거함으로써 노출될 수 있다. 도 70에 예시된 바와 같이 와이어 본드(2018)의 상부 부분(2023)을 노출시키는 것은 몰딩 재료(2022) 위의 전도성 층이 와이어 본드(2018)와 접촉하여 전기 연결을 제공할 수 있게 한다. 도 70은 또한 패키지 기판(2016) 내의 비아(2026)를 예시한다. 와이어 본드(2018)는 비아(2026)를 통해 패키지 기판(2016)의 접지 평면(2027)에 전기적으로 연결될 수 있다. 와이어 본드(2018)는 비아(2026)를 통해 모듈(2010)이 배치되는 시스템 보드의 접지 접촉부에 전기적으로 연결될 수 있다.
도 71은 일 실시예에 따른, 안테나 위를 제외하고 라디오 주파수 컴포넌트 위에 차폐 층을 갖는 도 69의 라디오 주파수 모듈의 단면도이다. 도 71에 예시된 RF 모듈(2010')은 RF 컴포넌트(2012) 위의 오버몰드 구조의 상부 표면(2024) 위에 형성되는 차폐 층(2032)을 포함한다. 차폐 층(2032)은 RF 모듈(2010')의 차폐 부분 위에 형성되고, RF 모듈(2010')의 비차폐 부분은 패키지 기판(2016) 반대쪽에서 비차폐 상태로 남겨진다. 예시된 바와 같이, 안테나(2014)는 RF 모듈(2010')의 비차폐 부분에 포함된다. 차폐 층(2032)은 전기 전도성 재료로 형성된다. 도 71에 도시된 바와 같이, 차폐 층(2032)은 와이어 본드(2018)와 접촉한다.
RF 컴포넌트(2012) 주변의 차폐 구조는 차폐 층(2032) 및 와이어 본드(2018)를 포함한다. 차폐 구조는 또한 패키지 기판(2016) 내의 비아(2026), 패키지 기판(2016) 내의 접지 평면(2027), RF 모듈(2010)이 그 위에 배치되는 시스템 보드의 접지 패드 및/또는 접지 평면, 또는 이들의 임의의 적절한 조합을 포함할 수 있다. RF 차폐 구조는 RF 컴포넌트(2012) 주변의 패러데이 케이지로서 기능할 수 있다. RF 차폐 구조는 접지 전위에서 구성될 수 있다. RF 컴포넌트(2012) 주변의 RF 차폐 구조는 차폐 구조 외부의 신호로부터 RF 컴포넌트(2012)를 차폐하고 및/또는 RF 컴포넌트(2012)로부터 차폐 구조 외부의 회로를 차폐할 수 있다. 안테나(2014)는 도 71의 차폐 구조 외부에 있다.
도 71의 차폐 층(2032)과 같은 차폐 층은 RF 모듈의 일부 위에 형성될 수 있고, RF 모듈의 다른 부분은 패키지 기판 반대쪽에서 비차폐 상태가 될 수 있다. 본 명세서에서 설명된 차폐 층을 형성하는 방법에서 RF 모듈 위에 차폐 층을 형성하기 이전에, RF 모듈은 몰딩 재료의 오버몰드 구조의 표면을 넘어서 연장된 노출된 상부를 갖는 와이어 본드 및 안테나 위의 몰딩 재료를 가질 수 있다(예로서, 도 70에 도시된 바와 같음). 이러한 차폐 층을 형성하는 예시적 방법이 도 72a 내지 도 76i를 참조하여 설명될 것이다. 본 명세서에서 설명된 RF 모듈들은 적절하다면 이들 방법들 중 임의의 것으로 및/또는 이들 방법들 중 임의의 것을 참조하여 설명된 임의의 적절한 동작들에 의해 형성된 차폐 층을 포함할 수 있다. 차폐 층은 부가 프로세스 또는 차감 프로세스에 의해 RF 모듈의 선택된 부분 위에 형성될 수 있다. 본 명세서에서 설명된 차폐 층을 형성하는 방법은 대량 제조에서 구현될 수 있다. 이러한 방법은 정확하고 반복 가능한 방식으로 자동화될 수 있다.
도 72a는 일 실시예에 따른, 안테나를 비차폐 상태로 남겨 두고 모듈의 라디오 주파수 컴포넌트 위에 차폐 층을 형성하는 것을 포함하는 예시적 프로세스(2040)의 흐름도이다. 프로세스(2040)는 차감 방법에 의해 RF 모듈의 일부 위에 차폐 층을 형성하는 것을 수반한다. 프로세스(2040)에서, 차폐 층은 스트립의 RF 모듈과 같은 복수의 RF 모듈 위에 동시에 형성될 수 있다. 전도성 층이 RF 모듈 위에 형성될 수 있고 전도성 층은 레이저를 사용하여 RF 모듈의 각각의 선택된 부분 위에서 제거될 수 있다. 전도성 층의 일부의 레이저 제거를 수반하는 차폐 층을 형성하는 방법은 비교적 작은 크기의 RF 모듈을 제조하는데 유리할 수 있다. 도 72b 내지 도 72e는 일 실시예에 따른 도 72a의 프로세스의 다양한 스테이지에 대응하는 예시적 모듈 또는 모듈의 스트립을 예시한다.
블록 2042에서, RF 컴포넌트와 통합된 안테나를 포함하는 RF 모듈이 제공된다. RF 모듈은 RF 컴포넌트와 안테나 사이에 배치된 와이어 본드와 같은 하나 이상의 전도성 피쳐를 포함할 수 있다. 전도성 피쳐는 차폐 구조에 포함된 RF 격리 구조이다. 도 72b는 블록 2042에서 제공될 수 있는 예시적인 RF 모듈(2010A)을 예시한다. RF 모듈(2010A)은 도 69 및 도 70의 RF 모듈(2010)에 대응할 수 있다. 예시된 바와 같이, 도 72b의 RF 모듈(2010A)은 컴포넌트(2012A, 2012B 및 2012C)를 포함하는 RF 컴포넌트(2012)를 포함한다. 또한, 도 72b에 예시된 바와 같이, 와이어 본드(2018)는 RF 컴포넌트를 둘러 쌀 수 있다. 와이어 본드(2018)의 상부 부분은 예로서 도 70에 예시된 바와 같이 노출될 수 있다.
전도성 층은 블록 2044에서 RF 모듈 위에 형성될 수 있다. 전도성 층은 RF 모듈의 와이어 본드와 접촉할 수 있다. 전도성 층은 물리 기상 증착(PVD)에 의해 형성된 등각 층일 수 있다. 전도성 재료는 RF 모듈의 스트립 위에 스퍼터링될 수 있다. RF 모듈의 스트립은 함께 처리되는 다수의 RF 모듈의 임의의 적절한 어레이일 수 있다. 스퍼터링은 일부 다른 프로세스에 의해 형성된 전도성 층 보다 매끄러운 전도성 층을 제공할 수 있다. 전도성 재료 층은 RF 차폐를 위한 임의의 적절한 전도성 재료를 포함할 수 있다. 예로서, 전도성 재료는 구리일 수 있다. 구리는 바람직한 전자기 간섭 차폐를 제공할 수 있고 구리는 또한 상대적으로 저렴하다. 전도성 층을 위한 다른 예시적인 전도성 재료는 텅스텐 니켈이다. 보호 층이 전도성 층 위에 형성될 수 있다. 이는 전도성 층의 부식을 방지할 수 있다. 일 예로서, 티타늄 층이 구리 전도성 층 위에 제공되어 구리를 보호할 수 있다. 도 72c는 RF 모듈(2043)의 스트립의 전체 상부 표면 위에 형성된 전도성 층(2041)을 갖는 RF 모듈(2043)의 스트립을 도시한다.
블록 2046에서, 전도성 층은 RF 모듈의 안테나 위에서 제거될 수 있다. 예로서, 레이저가 RF 모듈의 안테나 위의 전도성 층을 제거할 수 있다. 레이저는 RF 모듈 위의 전도성 층의 임의의 적절한 부분을 제거할 수 있다. 레이저 빔은 RF 모듈 그룹의 2개 이상의 RF 모듈에 동시에 적용될 수 있다. 예로서, RF 모듈 스트립의 각각의 RF 모듈의 안테나 위의 전도성 층의 부분이 동시에 제거될 수 있다. 일부 경우에, 레이저 빔은 RF 모듈 그룹의 상이한 RF 모듈에 순차적으로 적용될 수 있다. 레이저로 전도성 층의 일부를 제거하는 것은 RF 모듈 상에 피쳐를 남길 수 있다. 예로서, 헤일로 링(halo ring)과 같은 번 피쳐(burn feature)가 전도성 층의 일부를 레이저로 제거한 이후 RF 컴포넌트에 존재할 수 있다. 레이저 제거는 마스킹을 수반하는 방법과 같이 부분적으로 차폐된 RF 모듈을 형성하는 일부 다른 방법과 비교할 때 안테나 위에 거친 표면 마감을 초래할 수 있다.
도 72d는 전도성 층(2041)의 일부를 제거하기 위해 RF 모듈에 적용되는 레이저 빔(2045)을 예시한다. 레이저는 비차폐 부분(2047) 및 차폐 부분(2049)이 RF 모듈에 남도록 RF 모듈 위의 전도성 층을 선택적으로 제거할 수 있다. 따라서, 차폐 층이 RF 컴포넌트 위에 배치될 수 있고, 안테나는 패키지 기판 반대쪽에서 비차폐 상태일 수 있다. 이와 같이, 안테나는 차폐 층과 간섭하지 않고 RF 신호를 송신 및/또는 수신할 수 있다. 도 72d는 하나의 모듈에 적용되는 레이저 빔(2045)을 예시하고 있지만, 레이저 빔은 프로세스(2046)의 블록 2046에서 RF 모듈 그룹에 적용될 수 있다.
도 72a를 참조하면, RF 모듈의 스트립은 블록 2048에서 개별 RF 모듈로 개체화될 수 있다. 따라서, 개체화는 RF 모듈의 일부 상에 차폐 층을 형성한 이후에 발생할 수 있다. 도 72e는 패키징 기판의 일부 위에 차폐 층을 포함하는 개체화된 RF 모듈(2010A')을 예시한다.
도 73a는 일 실시예에 따른, 안테나를 비차폐 상태로 남겨 두고 모듈의 라디오 주파수 컴포넌트 위에 차폐 층을 형성하는 것을 포함하는 예시적 프로세스(2050)의 흐름도이다. 프로세스(2050)는 부가 방법에 의해 RF 모듈의 일부 위에 차폐 층을 형성하는 것을 포함한다. 프로세스(2050)에서, 마스킹 재료가 스트립의 복수의 RF 모듈의 선택된 부분 위에 적용될 수 있고, 전도성 층이 RF 모듈 및 마스킹 재료 위에 형성될 수 있으며, 마스킹 재료가 제거될 수 있다. 마스킹을 수반하는 차폐 층을 형성하는 방법은 비교적 큰 크기의 RF 모듈을 제조하는 데 및/또는 비교적 적은 수의 RF 모듈을 위한 차폐 층을 동시에 형성하는 데 유리할 수 있다. 도 73b 내지 도 73f는 일 실시예에 따른 도 73a의 프로세스의 다양한 스테이지에 대응하는 예시적 모듈 또는 모듈의 스트립을 예시한다.
블록 2051에서, RF 컴포넌트와 통합된 안테나를 포함하는 RF 모듈이 제공된다. RF 모듈은 RF 컴포넌트와 안테나 사이에 배치된 와이어 본드와 같은 하나 이상의 전도성 피쳐를 포함할 수 있다. 전도성 피쳐는 차폐 구조에 포함된 RF 격리 구조이다. 도 73b는 블록 2051에서 제공될 수 있는 예시적인 RF 모듈(2010A)을 예시한다. RF 모듈(2010A)은 도 69 및 도 70의 RF 모듈(2010)에 대응할 수 있다. 도 73b의 RF 모듈(2010A)은 또한 도 72b의 RF 모듈(2010A)에 대응할 수 있다. 예시된 바와 같이, 도 73b의 RF 모듈(2010A)은 컴포넌트(2012A, 2012B 및 2012C)를 포함하는 RF 컴포넌트(2012)를 포함한다. 또한, 도 73b에 예시된 바와 같이, 와이어 본드(2018)가 RF 컴포넌트를 둘러 쌀 수 있다.
블록 2053에서 마스킹 재료가 RF 모듈의 선택된 부분 위에 제공될 수 있다. RF 모듈의 스트립은 블록 2053에서 동시에 및/또는 순차적으로 마스킹될 수 있다. 마스킹 재료는 비교적 높은 온도의 테이프일 수 있다. 마스킹 재료는 RF 모듈의 스트립의 RF 모듈 각각의 안테나 위에 적용될 수 있다. 도 73c는 스트립(2052)의 각 RF 모듈의 선택된 부분 위에 형성된 마스킹 재료(2054)를 갖는 RF 모듈의 스트립(2052)을 예시한다.
블록 2055에서, RF 모듈의 스트립 위에 전도성 층이 형성된다. 전도성 층은 RF 모듈의 와이어 본드와 접촉할 수 있다. 전도성 층은 PVD 또는 RF 모듈의 스트립 상에서의 전도성 재료 분사를 통해 형성될 수 있다. 예로서, 전도성 층은 프로세스(2040)의 블록 2044를 참조하여 설명된 임의의 원리 및 장점에 따라 형성될 수 있다. 다른 예로서, 전도성 층은 은(Ag) 기반 전도성 페인트와 같은 전도성 페인트를 RF 모듈의 스트립 상에 분사함으로써 형성될 수 있다. 도 73d는 상단 표면이 전도성 층(2041)에 의해 덮인 RF 모듈의 스트립(2052')을 예시한다.
마스킹 재료는 블록 2057에서 제거된다. 예로서, 테이프는 임의의 적절한 방식으로 제거될 수 있다. 마스킹 재료를 제거함으로써, 마스킹 재료 위에 형성된 전도성 층의 부분 또한 제거된다. 따라서, 마스킹 재료로 덮인 RF 모듈의 부분은 패키징 기판의 반대쪽에서 비차폐 상태일 수 있다. 마스킹 재료를 제거하면 RF 모듈에 피쳐가 남을 수 있다. 예로서, 휘스커 피쳐(whisker feature) 및/또는 비교적 예리한 단차부가 마스킹 재료의 제거로부터 제공될 수 있다. 도 73e는 차폐 부분(2049) 및 비차폐 부분(2047)을 갖는 상단 표면을 갖는 RF 모듈의 스트립(2052'')을 도시한다. 차폐 부분들(2049)에서, 차폐 층(2032)은 각 RF 모듈의 RF 컴포넌트(2012) 주변의 차폐 구조에 포함된다.
RF 모듈의 스트립은 블록 2058에서 개별 RF 모듈로 개체화될 수 있다. 프로세스(2050)에서, 개체화는 RF 모듈의 일부 위에 차폐 층을 형성한 이후에 수행된다. 도 73f는 패키징 기판의 일부 위에 차폐 층을 포함하는 개체화된 RF 모듈(2010A')을 예시한다. 도 73f의 RF 모듈(2010A')은 도 73f의 RF 모듈(2010A')이 안테나 위의 마스크의 제거로부터 초래되는 피쳐를 포함할 수 있고, 도 72e의 RF 모듈(2010A')이 안테나 위의 차폐 층의 재료의 레이저 제거로부터 초래되는 피쳐를 포함할 수 있다는 것을 제외하면 도 72e의 RF 모듈(2010A')과 유사할 수 있다.
도 73a의 프로세스(2050) 및 도 74b의 프로세스(2060)와 같은 소정 프로세스는 RF 모듈의 개체화 이전에 차폐 층을 형성하는 것을 포함한다. 일부 다른 프로세스에서, 차폐 층은 RF 모듈의 개체화 이후에 형성될 수 있다. 이러한 프로세스에서, 개체화된 모듈 위에 전도성 층을 형성하는 동안 개체화된 모듈의 하나 이상의 에지를 따라 등각 구조가 형성될 수 있다. 등각 구조는 RF 컴포넌트 주변의 차폐 구조에 포함될 수 있다. 등각 구조는 RF 컴포넌트의 하나 이상의 측면을 따라 와이어 본드 대신 구현된다. 도 74a, 도 75a 및 도 76a는 RF 모듈의 개체화 이후에 차폐 층을 형성하는 것을 포함하는 프로세스의 예이다.
도 74a는 일 실시예에 따른, 안테나를 비차폐 상태로 남겨 두고 모듈의 라디오 주파수 컴포넌트 위에 차폐 층을 형성하는 것을 포함하는 예시적 프로세스(2060)의 흐름도이다. 프로세스(2060)는 부가 방법에 의해 RF 모듈의 일부 위에 차폐 층을 형성하는 것을 수반한다. 프로세스(2060)에서, 마스킹 재료가 스트립의 복수의 RF 모듈의 선택된 부분 위에 적용될 수 있고, RF 모듈이 개체화될 수 있고, 전도성 층이 RF 모듈 및 마스킹 재료 위에 형성될 수 있으며, 마스킹 재료가 제거될 수 있다. 도 74b 내지 도 74f는 일 실시예에 따른 도 74a의 프로세스의 다양한 스테이지에 대응하는 예시적 모듈, 모듈의 스트립 또는 개체화된 모듈의 그룹을 예시한다.
블록 2061에서, RF 컴포넌트와 통합된 안테나를 포함하는 RF 모듈이 제공된다. RF 모듈은 RF 컴포넌트와 안테나 사이에 배치된 와이어 본드와 같은 하나 이상의 전도성 피쳐를 포함할 수 있다. 전도성 피쳐는 차폐 구조에 포함된 RF 격리 구조이다. 도 74b는 블록 2061에서 제공될 수 있는 예시적인 RF 모듈(2010B)을 예시한다. RF 모듈(2010B)은 일반적으로 도 69 및 도 70의 RF 모듈(2010) 및 도 72b 및 도 73b의 RF 모듈(2010A)에 대응할 수 있다. RF 모듈(2010B)은 RF 모듈(2010 및 2010A) 보다 소수의 RF 컴포넌트(2012)의 측면 주변에 와이어 본드(2018)를 포함한다. 도 74b에 예시된 바와 같이, 와이어 본드(2018)는 RF 컴포넌트(2012)와 안테나(2014) 사이에 배치된다. 예시된 와이어 본드(2018)는 RF 컴포넌트(2012)와 안테나(2014) 사이에 와이어 본드의 벽을 형성한다. 또한 예시된 바와 같이, 도 74b의 RF 모듈(2010B)은 컴포넌트(2012A, 2012B 및 2012C)를 포함하는 RF 컴포넌트(2012)를 포함한다.
블록 2063에서 마스킹 재료가 RF 모듈의 선택된 부분 위에 제공될 수 있다. RF 모듈의 스트립은 블록 2063에서 동시에 및/또는 순차적으로 마스킹될 수 있다. 마스킹 재료는 비교적 높은 온도의 테이프일 수 있다. 마스킹 재료는 비교적 저 점착성 테이프일 수 있다. 마스킹 재료는 RF 모듈의 스트립의 RF 모듈 각각의 안테나 위에 적용될 수 있다. 도 74c는 스트립(2052)의 각 RF 모듈의 선택된 부분 위에 형성된 마스킹 재료(2054)를 갖는 RF 모듈의 스트립(2052)을 도시한다.
블록 2065에서, RF 모듈은 개체화될 수 있다. 예로서 지그 소우가 개별 RF 모듈을 서로 분리할 수 있다. 개체화된 RF 모듈은 PVD 링에 제공될 수 있다. 도 74d는 그 위에 차폐 층이 형성되기 이전에 개체화된 RF 모듈(2066)의 그룹을 나타낸다.
전도성 층은 블록 2067에서 개체화된 RF 모듈 위에 형성된다. 전도성 층은 개체화된 RF 모듈의 와이어 본드와 접촉할 수 있다. 전도성 층은 스퍼터링에 의해 형성될 수 있다. 예로서, 전도성 층은 개체화된 모듈에 적용된 것으로서 프로세스(2040)의 블록 2044를 참조하여 설명된 임의의 원리 및 장점에 따라 형성될 수 있다. 도 74e는 그 위에 형성된 전도성 층을 갖는 개체화된 RF 모듈(2066')의 그룹을 도시한다. 전도성 층은 RF 모듈의 패키지 기판에 실질적으로 평행하다.
블록 2067에서, 등각 전도성 층들이 또한 개체화된 RF 모듈의 에지를 따라 형성될 수 있다. 등각 전도성 층들은 패키지 기판에 실질적으로 평행한 전도성 층에 실질적으로 직교하고 접촉할 수 있다. 따라서, RF 컴포넌트 주변의 차폐 구조는 RF 컴포넌트의 일 측 주변의 와이어 본드(2018), RF 컴포넌트의 3개 측면 주변의 등각 전도성 층 및 RF 컴포넌트 위의 차폐 층을 포함할 수 있다. 다른 실시예에서, 와이어 본드는 RF 컴포넌트의 2개 또는 3개의 측면을 따라 배치될 수 있고 등각 전도성 층은 RF 컴포넌트의 다른 측면(들)을 따라 배치될 수 있다. 이러한 실시예의 예는 도 77e 및 도 77f에 대응한다.
마스킹 재료는 블록 2069에서 제거된다. 개체화된 RF 모듈이 픽업되어 트레이에 배치되는 동안 마스킹 재료가 제거될 수 있다. 마스킹 재료는 마스킹 재료를 박리시키거나 마스킹 재료를 용해시키는 것과 같은 임의의 적절한 방식으로 제거될 수 있다. 마스킹 재료를 제거함으로써, 마스킹 재료 위에 형성된 전도성 층의 부분이 제거된다. 따라서, 마스킹 재료로 덮인 RF 모듈의 부분은 패키징 기판의 반대쪽에서 비차폐 상태일 수 있다. 마스킹 재료를 제거하면 RF 모듈에 피쳐가 남을 수 있다. 예로서, 휘스커 피쳐(whisker feature) 및/또는 비교적 예리한 단차부가 마스킹 재료의 제거로부터 제공될 수 있다. 도 74f는 패키징 기판의 일부 위에 차폐 층을 포함하는 RF 모듈(2010B')을 예시한다.
도 75a는 일 실시예에 따른, 안테나를 비차폐 상태로 남겨 두고 모듈의 라디오 주파수 컴포넌트 위에 차폐 층을 형성하는 것을 포함하는 예시적 프로세스(2070)의 흐름도이다. 프로세스(2070)는 차감 방법에 의해 RF 모듈의 일부 위에 차폐 층을 형성하는 것을 수반한다. 예로서, 개체화된 RF 모듈의 전도성 층의 선택된 부분은 도 74a의 프로세스(2060)에서 마스킹하는 대신에 프로세스(2070)에서 레이저를 사용하여 제거될 수 있다. 프로세스(2070)는 개체화된 RF 모듈 위에 전도성 층을 형성한 다음 전도성 층의 선택된 부분을 제거하는 것을 수반한다. 도 75b 내지 도 75f는 일 실시예에 따른 도 75a의 프로세스의 다양한 스테이지에 대응하는 예시적 모듈 또는 개체화된 모듈의 그룹을 예시한다.
블록 2071에서, RF 컴포넌트와 통합된 안테나를 포함하는 RF 모듈이 제공된다. RF 모듈은 RF 컴포넌트와 안테나 사이에 배치된 와이어 본드와 같은 하나 이상의 전도성 피쳐를 포함할 수 있다. 전도성 피쳐는 차폐 구조에 포함된 RF 격리 구조이다. 도 75b는 블록 2071에서 제공될 수 있는 예시적인 RF 모듈(2010B)을 예시한다. RF 모듈(2010B)은 일반적으로 도 69 및 도 70의 RF 모듈(2010) 및 도 72b 및 도 72b의 RF 모듈(2010A)에 대응할 수 있다. 도 75b의 RF 모듈(2010B)은 또한 도 74b의 RF 모듈(2010B)에 대응할 수 있다. 예시된 바와 같이, 도 75b의 RF 모듈(2010B)은 컴포넌트(2012A, 2012B 및 2012C)를 포함하는 RF 컴포넌트(2012)를 포함한다. 도 75b에 또한 예시된 바와 같이, 와이어 본드(2018)는 RF 컴포넌트(2012)와 안테나(2014) 사이에 배치된다. 예시된 와이어 본드(2018)는 RF 컴포넌트(2012)와 안테나(2014) 사이에 와이어 본드의 벽을 형성한다.
RF 모듈은 블록 2073에서 개체화될 수 있다. 예로서 지그 소우가 개별 RF 모듈을 서로 분리할 수 있다. 개체화된 RF 모듈은 PVD 링에 제공될 수 있다. 도 75b는 그 위에 전도성 층이 형성되기 이전에 개체화된 RF 모듈(2074)의 그룹을 나타낸다. RF 모듈들(2074)은 그 위에 형성된 마스킹 재료가 없는 도 74d의 RF 모듈(2066)에 대응할 수 있다.
전도성 층은 블록 2075에서 개체화된 RF 모듈 위에 형성된다. 전도성 층은 개체화된 RF 모듈의 와이어 본드와 접촉할 수 있다. 전도성 층은 스퍼터링에 의해 형성될 수 있다. 예로서, 전도성 층은 개체화된 모듈에 적용된 것으로서 프로세스(2040)의 블록 2044를 참조하여 설명된 임의의 원리 및 장점에 따라 형성될 수 있다. 도 74c는 그 위에 형성된 전도성 층을 갖는 개체화된 RF 모듈(2074')의 그룹을 도시한다. 전도성 층은 RF 모듈의 패키지 기판에 실질적으로 평행하다.
블록 2075에서, 등각 전도성 층이 또한 개체화된 RF 모듈의 에지를 따라 형성될 수 있다. 등각 전도성 층들은 패키지 기판에 실질적으로 평행한 전도성 층에 실질적으로 직교하고 접촉할 수 있다. 따라서, RF 컴포넌트 주변의 차폐 구조는 RF 컴포넌트의 일 측 주변의 와이어 본드(2018), RF 컴포넌트의 3개 측면 주변의 등각 전도성 층 및 RF 컴포넌트 위의 차폐 층을 포함할 수 있다. 다른 실시예에서, 와이어 본드는 RF 컴포넌트의 2개 또는 3개의 측면을 따라 배치될 수 있고 등각 전도성 층은 RF 컴포넌트의 다른 측면(들)을 따라 배치될 수 있다. 이러한 실시예의 예는 도 77e 및 도 77f에 대응한다.
전도성 층의 선택된 부분은 블록 2077에서 RF 모듈의 안테나 위에서 제거될 수 있다. 예로서, 레이저가 RF 모듈의 안테나 위의 전도성 층을 제거할 수 있다. 레이저로 전도성 층의 일부를 제거하는 것은 RF 모듈 상에 피쳐를 남길 수 있다. 예로서, 헤일로 링(halo ring)과 같은 번 피쳐(burn feature)가 전도성 층의 일부를 레이저로 제거한 이후 RF 컴포넌트에 존재할 수 있다. 레이저 제거는 마스킹을 수반하는 방법과 같이 부분적으로 차폐된 RF 모듈을 형성하는 일부 다른 방법과 비교할 때 안테나 위에 거친 표면 마감을 초래할 수 있다. 레이저 제거는 하나 이상의 개체화된 RF 모듈의 전도성 층의 선택된 부분의 레이저 제거에 적용되는 프로세스(2040)의 블록 2046과 관련하여 설명된 임의의 원리를 포함할 수 있다. 프로세스 2070에서, 레이저 제거는 개체화 이후에 수행된다. 대조적으로, 프로세스(2040)에서, 전도성 층의 선택된 부분의 레이저 제거는 개체화 이전에 수행된다.
도 74e는 개체화된 RF 모듈에 적용되는 레이저 빔(2045)을 예시한다. 레이저는 비차폐 부분(2047) 및 차폐 부분(2049)이 RF 모듈에 남도록 RF 모듈 위의 전도성 층을 선택적으로 제거할 수 있다. 따라서, 차폐 층이 RF 컴포넌트 위에 배치될 수 있고, 안테나는 패키지 기판 반대쪽에서 비차폐 상태일 수 있다. 이와 같이, 안테나는 차폐 층과 간섭하지 않고 RF 신호를 송신 및/또는 수신할 수 있다.
블록 2077에서, 개체화된 RF 모듈이 픽업되어 트레이에 배치된다. 도 74f는 RF 컴포넌트를 포함하는 패키징 기판의 일부 위에 차폐 층을 포함하는 RF 모듈(2010B')을 예시한다.
도 76a는 일 실시예에 따른, 안테나를 비차폐 상태로 남겨 두고 모듈의 라디오 주파수 컴포넌트 위에 차폐 층을 형성하는 것을 포함하는 예시적 프로세스(2080)의 흐름도이다. 프로세스(2080)는 부가 방법에 의해 RF 모듈의 일부 위에 차폐 층을 형성하는 것을 포함한다. 마스킹 재료가 RF 모듈의 패널 위에 적용될 수 있고, 마스킹 재료가 절단될 수 있고 마스킹 재료의 일부가 제거될 수 있고, 전도성 층이 형성될 수 있고, 남아있는 마스킹 재료는 제거될 수 있다. 도 76b 내지 도 76i는 일 실시예에 따른 도 76a의 프로세스의 다양한 스테이지에 대응하는 예시적 모듈, 모듈의 스트립 또는 개체화된 모듈의 그룹을 예시한다.
블록 2081에서, RF 컴포넌트와 통합된 안테나를 포함하는 RF 모듈이 제공된다. RF 모듈은 RF 컴포넌트와 안테나 사이에 배치된 와이어 본드와 같은 하나 이상의 전도성 피쳐를 포함할 수 있다. 전도성 피쳐는 차폐 구조에 포함된 RF 격리 구조이다. 도 76b는 블록 2081에서 제공될 수 있는 예시적인 RF 모듈(2010B)을 예시한다. RF 모듈(2010B)은 일반적으로 도 69 및 도 70의 RF 모듈(2010) 및 도 72b 및 도 73b의 RF 모듈(2010A)에 대응할 수 있다. 도 76b의 RF 모듈(2010B)은 일반적으로 도 74b의 RF 모듈(2010B) 및 도 75b의 RF 모듈(2010B)에 대응할 수 있다. 예시된 바와 같이, 도 76b의 RF 모듈(2010B)은 컴포넌트(2012A, 2012B 및 2012C)를 포함하는 RF 컴포넌트(2012)를 포함한다. 도 76b에 예시된 바와 같이, 와이어 본드(2018)는 RF 컴포넌트(2010B)와 안테나(2014) 사이에 배치된다. 예시된 와이어 본드(2018)는 RF 컴포넌트(2010B)와 안테나(2014) 사이에 와이어 본드의 벽을 형성한다.
블록 2083에서 마스킹 재료가 RF 모듈의 선택된 부분 위에 제공될 수 있다. 마스킹 재료는 RF 모듈의 스트립을 덮을 수 있다. 마스킹 재료는 본 명세서에서 설명된 마스킹 재료의 임의의 적절한 특징을 포함할 수 있다. 도 76c는 스트립(2052)의 각 RF 모듈의 상단 표면 위에 형성된 마스킹 재료(2054)를 갖는 RF 모듈의 스트립(2082)을 도시한다. 마스킹 재료가 도 76c에서 RF 모듈의 상단 표면 전체 위에 형성되지만, 마스킹 재료는 일부 다른 실시예에서 RF 모듈의 상단 표면의 임의의 적절한 부분 위에 형성될 수 있다.
마스킹 재료는 블록 2085에서 레이저 절단될 수 있다. 마스킹 재료는 마스킹 재료가 임의의 원하는 형상으로 RF 모듈 위에 있게 되도록 레이저 절단될 수 있다. 이런 원하는 형상은 직사각형일 수 있다. 일부 다른 실시예에서, 원하는 형상은 비-직사각형일 수 있다. 예로서, 곡선형 피쳐, 원형 피쳐, 타원형 피쳐, 직사각형이 아닌 다각형 피쳐 또는 그 임의의 조합이 레이저로 절단될 수 있다. 도 76d는 레이저 절단된 마스킹 재료(2054)를 갖는 RF 모듈의 스트립(2082')을 예시한다.
블록 2087에서, 마스킹 재료의 일부가 제거될 수 있다. 따라서, 마스킹 재료는 프로세스(2080) 이후에 비차폐 상태가 될 RF 모듈의 일부 위에 남을 수 있다. 예로서, 마스킹 재료는 RF 모듈의 안테나 위에 남을 수 있다. 도 76e는 부분적으로 제거한 이후에 마스킹 재료(2054)를 갖는 RF 모듈의 스트립(2082'')을 도시한다.
RF 모듈은 블록 2089에서 개체화될 수 있다. 예로서 지그 소우가 개별 RF 모듈을 서로 분리할 수 있다. 개체화된 RF 모듈은 PVD 링에 제공될 수 있다. 도 76f는 그 위에 전도성 층이 형성되기 이전에 개체화된 RF 모듈(2090)의 그룹을 나타낸다. 도 76g는 프로세스(2080) 이후에 비차폐 상태가 될 부분 위에 마스킹 재료(2054)를 갖는 개체화된 RF 모듈을 도시한다. 개체화된 RF 모듈(2090)의 그룹은 복수의 그러한 모듈을 포함할 수 있다. RF 모듈들(2090)은 그 위에 형성된 마스킹 재료의 패턴이 상이한 도 74d의 RF 모듈(2066)에 대응할 수 있다.
전도성 층은 블록 2091에서 개체화된 RF 모듈 위에 형성된다. 전도성 층은 개체화된 RF 모듈의 와이어 본드와 접촉할 수 있다. 전도성 층은 RF 모듈 위에 스퍼터링될 수 있다. 전도성 층은 PVD를 통해 형성될 수 있다. 예로서, 전도성 층은 본 명세서에서 설명된 임의의 방법으로 전도성 층을 형성하는 것과 관련하여 설명된 임의의 원리 및 장점에 따라 형성될 수 있다. 도 76h는 그 위에 형성된 전도성 층을 갖는 개체화된 RF 모듈(2090')의 그룹을 도시한다. 각각의 RF 모듈의 전도성 층은 RF 모듈의 패키지 기판에 실질적으로 평행하다.
블록 2091에서, 등각 전도성 층이 또한 개체화된 RF 모듈의 에지를 따라 형성될 수 있다. 등각 전도성 층들은 패키지 기판에 실질적으로 평행한 전도성 층에 실질적으로 직교하고 접촉할 수 있다. 따라서, RF 컴포넌트 주변의 차폐 구조는 RF 컴포넌트의 일 측 주변의 와이어 본드(18), RF 컴포넌트의 3개 측면 주변의 등각 전도성 층 및 RF 컴포넌트 위의 차폐 층을 포함할 수 있다. 다른 실시예에서, 와이어 본드는 RF 컴포넌트의 2개 또는 3개의 측면을 따라 배치될 수 있고 등각 전도성 층은 RF 컴포넌트의 다른 측면(들)을 따라 배치될 수 있다. 이러한 실시예의 예는 도 77e 및 도 77f에 대응한다.
남아 있는 마스킹 재료는 블록 2093에서 제거된다. 마스킹 재료는 임의의 적절한 방식으로 제거될 수 있다. 마스킹 재료를 제거함으로써, 마스킹 재료 위에 형성된 전도성 층의 부분이 제거된다. 따라서, 마스킹 재료로 덮인 RF 모듈의 부분은 패키징 기판의 반대쪽에서 비차폐 상태일 수 있다. 마스킹 재료를 제거하면 RF 모듈에 피쳐가 남을 수 있다. 예로서, 휘스커 피쳐(whisker feature) 및/또는 비교적 예리한 단차부가 마스킹 재료의 제거로부터 제공될 수 있다. 도 76i는 차폐 부분 및 비차폐 부분을 갖는 상단 표면을 갖는 RF 모듈(2010B')을 도시한다. 차폐 부분에서, 차폐 층은 RF 컴포넌트 주변의 차폐 구조에 포함될 수 있다. RF 모듈의 안테나는 비차폐 부분의 패키지 기판 반대쪽에서 비차폐 상태일 수 있다.
블록 2095에서, 개체화된 RF 모듈이 픽업되어 트레이에 배치된다.
도 77a 내지 도 77f는 소정 실시예에 따른 선택적으로 차폐된 RF 모듈의 예에 대한 개략도이다. 이들 실시예들 중 임의의 것과 관련하여 설명된 임의의 원리 및 장점은 적절하다면 이들 실시예 중 임의의 다른 실시예 및/또는 본 명세서에서 설명된 임의의 다른 실시예와 연계하여 구현될 수 있다. 도 69와 유사하게, 도 77a 내지 도 77f의 RF 모듈은 상단 차폐 층이 없는 평면도로 예시된다. 상단 차폐 층은 예로서 도 72a, 도 73a, 도 74a, 도 75a 또는 도 76a의 프로세스 중 하나 이상을 참조하여 설명된 임의의 원리 및 장점에 따라 형성될 수 있다. 차폐 층은 이들 RF 모듈 각각의 RF 컴포넌트 위에 형성될 수 있고, 이들 RF 모듈 각각의 안테나는 비차폐 상태일 수 있다. 이들 모듈 각각의 와이어 본드는 차폐 층과 접촉하여 와이어 본드 및 차폐 층 모두가 RF 컴포넌트 주변의 차폐 구조의 일부가 될 수 있다. 도 77a 내지 도 77f는 단일 안테나를 갖는 RF 모듈을 예시하지만, 본 명세서에서 설명된 임의의 적절한 원리 및 장점은 2개 이상의 통합된 안테나를 포함하는 RF 모듈에 적용될 수 있다.
도 77a 내지 도 77f는 본 명세서에서 설명된 원리들 및 장점들에 따른 다양한 RF 모듈들을 예시한다. 이들 RF 모듈들 각각은 본 명세서에서 설명된 임의의 적절한 원리들 및 장점들에 따라 선택적으로 차폐될 수 있다. 도 77a 내지 도 77f는 다양한 RF 컴포넌트들이 차폐 구조 내에 구현될 수 있다는 것, 다양한 차폐 구조가 구현될 수 있다는 것, 안테나가 다양한 형상 및/또는 위치를 가진다는 것 또는 이들 중 임의의 적절한 조합을 예시한다. 예로서, 도 77a는 3개 상이한 요소를 포함하는 RF 컴포넌트의 예를 도시한다. 다른 RF 컴포넌트들이 대안적으로 또는 추가적으로 구현될 수 있다. 도 77b, 도 77c, 도 77e 및 도 77f는 차폐 구조가 와이어 본드의 1개, 2개 또는 3개의 벽을 포함할 수 있고 전도성 등각 구조(들)가 RF 컴포넌트의 차폐를 위해 RF 모듈의 다른 측면을 따라 배치될 수 있다는 것을 보여준다. 와이어 본드는 RF 모듈의 개체화 이전에 차폐 층이 형성되는 실시예에서 RF 모듈의 RF 컴포넌트를 둘러쌀 수 있다. 등각 층은 RF 모듈의 개체화 이후에 차폐 층이 형성되는 실시예에서 RF 모듈의 RF 컴포넌트의 적어도 하나의 측면을 따라 배치될 수 있다. 등각 구조는 임의의 적절한 전도성 재료를 포함할 수 있다. 예로서, 전도성 등각 구조는 소정 용례에서 차폐 층과 동일한 전도성 재료를 포함할 수 있다. 도 77d, 도 77e 및 도 77f는 예시적인 안테나 위치 및 형상을 도시한다. 본 명세서에 설명된 임의의 RF 모듈은 소정 용례에 적절한 임의의 크기 및 형상으로 적절하게 위치되는 안테나를 포함할 수 있다.
도 77a는 일 실시예에 따른 예시적인 RF 모듈(2010A)의 개략도이다. 도 77a의 RF 모듈(2010A)은 도 69의 RF 컴포넌트(2012)가 SoC(system on a chip; 2012A), 프론트 엔드 집적 회로(2012B) 및 크리스털(2012C)을 포함할 수 있음을 도시한다. 도 77a의 RF 모듈(2010A)은 도 72a의 프로세스(2040) 및/또는 도 73a의 프로세스(2050)에 제공될 수 있는 RF 모듈의 예이다.
도 77b는 일 실시예에 따른 예시적인 RF 모듈(2010B)의 개략도이다. 도 77b의 RF 모듈(2010B)은 도 74a의 프로세스(2060) 및/또는 도 75a의 프로세스(2070) 또는 도 76a의 프로세스(2080)에서 제공될 수 있는 RF 모듈의 예이다. 도 77b의 RF 모듈(2010B)은 와이어 본드(2018)가 RF 컴포넌트(2012)를 둘러싸지 않는 것을 제외하고는 도 69의 RF 모듈(2010)과 유사하다. 도 77b에서, 와이어 본드(2018)는 RF 컴포넌트(2012)와 안테나(2014) 사이에 배치된다. 도 77b의 RF 컴포넌트 주변의 나머지 측면들에는 와이어 본드가 없다.
도 77c는 차폐 층(2032) 및 전도성 등각 구조(2098)가 형성된 이후의 도 77b의 라디오 주파수 모듈을 예시한다. 도 77c에 예시된 바와 같이, 전도성 등각 구조물(2098)은 모듈(2010B')의 외부 에지를 따라 형성될 수 있다. 이러한 전도성 등각 구조는 예로서 도 74a의 프로세스(2060), 도 75a의 프로세스(2070) 또는 도 76a의 프로세스(2080)와 연계하여 설명된 바와 같이 형성될 수 있다. 따라서, 도 77c의 RF 컴포넌트(2012) 주변의 차폐 구조는 RF 모듈(2010B')의 에지를 따라 3개의 등각 전도성 측면을 포함하는 전도성 등각 구조(2098) 및 RF 컴포넌트(2012)와 안테나(2014) 사이에 배치된 와이어 본드(2018)를 포함한다. 와이어 본드(2018) 및 등각 전도성 표면은 RF 컴포넌트(2012) 위에 배치된 차폐 층(2032)과 접촉할 수 있다. 도 77b 및 도 77c에 예시된 와이어 본드(2018)는 벽으로서 배열된다. 일부 다른 예에서, 전도성 등각 구조는 또한 안테나(2014) 주변의 모듈(2010B')의 에지를 따라 존재할 수 있다. 차폐 층이 RF 컴포넌트(2012) 위에 형성될 수 있고, 안테나(2014)는 패키지 기판(2016) 반대쪽에서 비차폐 상태일 수 있다.
도 77d는 일 실시예에 따른 예시적인 RF 모듈(2010C)의 개략도이다. 도 77d의 RF 모듈(2010C)은 안테나(2014A)가 RF 컴포넌트(2012)를 둘러싸고, 안테나(2014A)가 도 69의 안테나(2014)와 상이한 형상을 갖는 것을 제외하면 도 69의 RF 모듈(2010)과 유사하다. 패키지 기판(2016)에 반대쪽의 차폐 층은 RF 컴포넌트(2012)를 차폐하고 안테나(2014A)를 비차폐 상태로 남겨 둘 수 있다.
도 77e는 일 실시예에 따른 예시적인 RF 모듈(2010D)의 개략도이다. 도 77e의 RF 모듈(2010D)은 차폐 구조 및 안테나 모두가 상이한 것을 제외하고는 도 69의 RF 모듈(2010)과 유사하다. 도 77e에 도시된 RF 모듈(2010D)에서, 차폐 구조는 RF 컴포넌트(2012) 주변에 와이어 본드(2018)의 3개의 벽을 포함한다. 등각 전도성 층은 와이어 본드가 없는 측면을 따라 형성될 수 있다. 등각 전도성 층 및 차폐 층은 차폐 구조에 포함될 수 있다. 안테나(2014B)는 도 69의 안테나(2014)와 상이한 위치 및 형상을 갖는다. 도 77e에 도시된 안테나(2014B)는 RF 컴포넌트(2012)의 4개의 측면 중 3개 주변에 배치된다. 패키지 기판(2016)에 반대쪽의 차폐 층은 RF 컴포넌트(2012)를 차폐하고 안테나(2014B)를 비차폐 상태로 남겨 둘 수 있다.
도 77f는 일 실시예에 따른 예시적인 RF 모듈(2010E)의 개략도이다. 도 77f의 RF 모듈(2010E)은 차폐 구조 및 안테나가 상이한 것을 제외하고는 도 69의 RF 모듈(2010)과 유사하다. 도 77f에 도시된 RF 모듈(2010E)에서, 차폐 구조는 RF 컴포넌트(2012) 주변에 와이어 본드(2018)의 2개의 벽을 포함한다. 등각 전도성 층은 와이어 본드가 없는 측면을 따라 형성될 수 있다. 등각 전도성 층 및 차폐 층은 차폐 구조에 포함될 수 있다. 안테나(2014C)는 도 69의 안테나(2014)와 상이한 위치 및 형상을 갖는다. 도 77f에 도시된 안테나(2014C)는 RF 컴포넌트(2012)의 4개의 측면 중 2개 주변에 배치된다. 패키지 기판(2016)에 반대쪽의 차폐 층은 RF 컴포넌트(2012)를 차폐하고 안테나(2014C)를 비차폐 상태로 남겨 둘 수 있다.
라디오 주파수 모듈은 패키지 기판에 대향하는 차폐 층이 라디오 주파수 모듈의 임의의 적절한 부분을 덮도록 선택적으로 차폐될 수 있다. 이러한 차폐 층은 원하는 용례를 위한 임의의 적절한 패턴을 가질 수 있다. 패턴은 레이저 스크라이빙(scribing)과 같은 전도성 재료의 절제 및/또는 전도성 재료를 제거하기 위한 마스크의 제거에 의해 형성될 수 있다. 패턴은 임의의 적절한 형상 및/또는 크기를 가질 수 있다. 예로서, 이러한 패턴은 도 77a 내지 도 77f 중 임의의 도면 예시된 RF 컴포넌트를 덮을 수 있다.
라디오 주파수 모듈의 비차폐 부분은 절제에 의해 노출될 수 있다. 절제 패턴은 원하는 용례를 위한 임의의 적절한 패턴일 수 있다. 예로서, 절제 패턴은 선, 다수의 교차 선과 같은 다수의 선, 블록 등일 수 있다. 대안적으로 마스킹 재료를 제거하는 것은 전도성 재료를 절제하는 것과 유사한 기능을 수행할 수 있다. 따라서, 라디오 주파수 모듈의 비차폐 부분은 평면도에서 하나 이상의 라인 및/또는 하나 이상의 블록의 형상을 가질 수 있다. 일부 예에서, 라디오 주파수 모듈의 비차폐 부분은 라디오 주파수 모듈의 상이한 차폐 부분을 분리할 수 있다.
도 77a 내지 도 77f의 라디오 주파수 모듈이 안테나 위에 비차폐 부분을 포함하지만, 비차폐 부분은 하나 이상의 다른 회로 요소(예컨대, 하나 이상의 매칭 회로, 하나 이상의 필터, 하나 이상의 듀플렉서 등 또는 그 임의의 적절한 조합) 위에 및/또는 라디오 주파수 모듈의 상이한 부분의 회로 사이에 존재할 수 있다. 소정 용례에서, 차폐 구조는 라디오 주파수 모듈의 하나의 부분이 라디오 주파수 모듈의 다른 부분과 간섭하는 것을 방지하기 위해 세그먼트화될 수 있다.
도 77g 내지 도 77j는 소정 실시예에 따른 선택적으로 차폐된 RF 모듈의 예에 대한 도면이다. 이들 실시예들 중 임의의 것과 관련하여 설명된 임의의 원리 및 장점은 적절하다면 이들 실시예 중 임의의 다른 실시예 및/또는 본 명세서에서 설명된 임의의 다른 실시예와 연계하여 구현될 수 있다. 예로서, 도 77g 내지 도 77j의 상단 차폐 층은 도 72a, 도 73a, 도 6a, 도 7a 또는 도 76a 중 하나 이상을 참조하여 설명된 임의의 적절한 원리 및 장점에 따라 형성될 수 있다.
도 77g는 일 실시예에 따른, 라디오 주파수 모듈의 일부를 비차폐 상태로 남겨둔 절제 패턴을 갖는 차폐된 라디오 주파수 모듈(2010F')을 예시한다. 절제 패턴은 라디오 주파수 모듈(2010F')의 상단 위에, 그리고, 또한 라디오 주파수 모듈(2010F')의 대향 측면들 위에 연장될 수 있다. 절제 패턴은 예로서 레이저 스크라이빙에 의해 형성될 수 있다. 이러한 레이저 스크라이빙은 전도성 재료를 제거하고 몰딩 재료 위에 전도성 재료가 없는 비차폐 부분(2047A)을 남길 수 있다. 또한, 레이저 스크라이빙은 비차폐 부분(2047A)에서 일부 몰딩 재료(예컨대, 약 5 미크론의 몰딩 재료)를 제거할 수 있다. 예시된 절제 패턴의 폭은 소정 용례에서 약 40 내지 150 미크론의 범위, 예컨대 약 100 미크론일 수 있다.
도 77g에 예시된 바와 같이, 비차폐 부분(2047A)은 제1 차폐 구조를 제2 차폐 구조로부터 분리한다. 제1 차폐 구조는 RF 컴포넌트에 대한 차폐를 제공할 수 있다. 예시된 제1 차폐 구조는 상단 차폐 층(2032A) 및 3개의 등각 측면을 포함한다. 3개의 등각 측면은 실질적으로 상단 차폐 층(2032A)과 직교할 수 있다. 등각 측면들은 접지에 연결될 수 있고 상단 차폐 층(2032A)을 위한 접지 연결을 제공할 수 있다. 제1 차폐 구조는 또한 비차폐 부분(2047A)에 인접한 제4 측면 상에 와이어 본드를 포함할 수 있다. 이러한 와이어 본드는 상단 차폐 층(2032A)과 접촉할 수 있다. 대안적으로, 전도성 등각 구조는 제4 측면을 따라 상단 차폐 층(2032A)과 접촉하여 형성될 수 있다. 제2 차폐 구조는 다른 RF 컴포넌트와 같은 다른 전자 컴포넌트에 대한 차폐를 제공할 수 있다. 예시된 제2 차폐 구조는 상단 차폐 층(2032B) 및 3개의 등각 측면을 포함한다. 3개의 등각 측면은 실질적으로 상단 차폐 층(2032B)과 직교할 수 있다. 등각 측면은 접지에 연결될 수 있고 상단 차폐 층(2032B)을 위한 접지 연결을 제공할 수 있다. 제2 차폐 구조는 또한 비차폐 부분(2047A)에 인접한 제4 측면 상에 와이어 본드를 포함할 수 있다. 이러한 와이어 본드는 상단 차폐 층(2032B)과 접촉할 수 있다. 대안적으로, 전도성 등각 구조는 제4 측면을 따라 상단 차폐 층(2032B)과 접촉하여 형성될 수 있다. 소정 용례에서, 제1 차폐 구조 및 제2 차폐 구조는 모두 상단 차폐 층에 실질적으로 직교하는 방향으로 비차폐 부분(2047A)의 대향 측면들 상에서 개방된다.
도 77h는 일 실시예에 따른 선택적으로 차폐된 라디오 주파수 모듈(2010G')의 일 예를 예시한다. 도 77h에서, 비차폐 부분(2047A)은 도 77g 보다 넓다. 비차폐 부분(2047A)은 약 300 미크론 내지 700 미크론, 예컨대 약 500 미크론의 범위의 폭을 가질 수 있다. 비차폐 부분(2047A)은 소정 용례를 위한 임의의 적절한 치수를 가질 수 있다.
도 77i는 일 실시예에 따른 2개 차폐 부분 사이에 비차폐 부분(2047A)을 갖는 선택적으로 차폐된 라디오 주파수 모듈(2010H')을 예시한다. 라디오 주파수 모듈(2010H')은 동일한 라디오 주파수 모듈의 2개의 RF 컴포넌트가 상이한 차폐 구조에 의해 차폐될 수 있음을 예시한다. 이들 RF 컴포넌트는 상이한 주파수 대역(예로서, 고 대역 및 저 대역)에서 동작하는 RF 컴포넌트와 같은 임의의 적절한 RF 컴포넌트일 수 있다. 라디오 주파수 모듈(2010H')에서, 제1 차폐 구조는 제1 RF 컴포넌트(2012-1)에 대한 차폐를 제공하고 제2 차폐 구조는 제2 RF 컴포넌트(2012-2)에 대한 차폐를 제공한다. 라디오 주파수 모듈(2010H')의 차폐 구조는 제1 RF 컴포넌트(2012-1)와 제2 RF 컴포넌트(2012-2) 사이의 간섭을 감소 및/또는 제거할 수 있다. 제1 RF 컴포넌트(2012-1)는 제1 차폐 구조의 상단 차폐 층(2032A)과 패키지 기판 사이에 위치한다. 제2 RF 컴포넌트(2012-2)는 제2 차폐 구조의 상단 차폐 층(2032B)과 패키지 기판 사이에 위치한다.
등각 층은 라디오 주파수 모듈(2010H')의 제1 차폐 구조의 적어도 3개 측면을 형성할 수 있다. 유사하게, 등각 층은 라디오 주파수 모듈(2010H')의 제2 차폐 구조의 적어도 3개 측면을 형성할 수 있다. 소정 용례에서, 제1 차폐 구조 및 제2 차폐 구조는 모두 상단 차폐 층에 실질적으로 직교하는 방향으로 비차폐 부분(2047A)의 대향 측면들 상에서 개방된다. 일부 예에서, 하나 이상의 전도성 피쳐가 제1 RF 컴포넌트(2012-1)와 제2 RF 컴포넌트(2012-B) 사이에 배치될 수 있다. 예로서, 제1 차폐 구조는 RF 컴포넌트(2012-1)와 비차폐 부분(2047A) 사이에 배치된 하나 이상의 와이어 본드를 포함할 수 있고, 하나 이상의 와이어 본드가 상단 차폐 층(2032A)과 접촉한다. 대안적으로 또는 추가적으로, 제2 차폐 구조는 RF 컴포넌트(2012-2)와 비차폐 부분(2047A) 사이에 배치된 하나 이상의 와이어 본드를 포함할 수 있고, 하나 이상의 와이어 본드가 상단 차폐 층(2032B)과 접촉한다. 다른 예로서, 제1 차폐 구조는 RF 컴포넌트(2012-1)와 비차폐 부분(2047A) 사이에 배치된 등각 구조를 포함할 수 있고 및/또는 제2 차폐 구조는 RF 컴포넌트(2012-2)와 비차폐 부분(2047A) 사이에 배치된 등각 구조를 포함할 수 있다. 이러한 등각 구조는 예로서 도 81a 및 도 81b를 참조하여 설명된 임의의 적절한 원리 및 장점에 따라 형성될 수 있다. 일부 용례에서, 레이저 스크라이빙은 관통 몰드 비아의 저부가 비차폐 부분(2047A)에 대응할 수 있도록 관통 몰드 비아 내의 전도성 재료를 제거할 수 있다.
도 77j는 일 실시예에 따른 차폐 부분 사이에 비차폐 부분을 갖는 선택적으로 차폐된 라디오 주파수 모듈(2010I')을 예시한다. 라디오 주파수 모듈(2010I')은 다른 예시적 비차폐 부분(2047B) 및 예시적 RF 컴포넌트(2012-1, 2012-2A 및 2012-2B 및 2012-3)를 예시한다. 비차폐 부분(2047B)은 예로서 레이저 스크라이브로 모듈 위의 전도성 재료를 절제함으로써 형성될 수 있다. 도 77j에 예시된 바와 같이, 비차폐 부분(47B)은 차폐 구조를 2개보다 많은 별개의 차폐 구조로 세그먼트화할 수 있다. 라디오 주파수 모듈(2010I')은 3개의상이한 컴포넌트(SoC(2012-1), 프론트 엔드(2012-2A) 및 SOC(2012-2)와 크리스털(2012-3))가 함께 패키징되고 비차폐 부분(2047B)에 의해 서로 분리되는 예이다. 일부 실시예에서, 상단 차폐 층과 접촉하는 하나 이상의 전도성 피쳐는 비차폐 부분(2047B)의 일부 또는 전부의 일측 또는 양측에 존재할 수 있다. 하나 이상의 전도성 피쳐는 하나 이상의 와이어 본드 및/또는 등각 구조를 포함할 수 있다.
통합된 안테나는 예로서 위에서 설명한 바와 같이 패키지 기판에 인쇄될 수 있다. 소정 실시예에서, 통합된 안테나는 다중 층 안테나일 수 있다. 예로서, 통합된 안테나의 일부는 패키지 기판의 표면 상에 있을 수 있고, 통합된 안테나의 다른 부분은 패키지 기판의 표면상의 통합된 안테나의 부분 위 또는 아래의 다른 층에 구현될 수 있다. 일 예로서, 통합된 안테나의 일부는 패키지 기판의 제1 측면에 인쇄될 수 있고, 통합된 안테나의 다른 부분은 패키지 기판의 제2 측면 상에 있을 수 있으며, 여기서 제1 측면은 제2 측면과 대향한다. 다른 예로서, 통합된 안테나는 패키지 기판의 제1 측면에 인쇄될 수 있고 통합된 안테나의 다른 부분은 라디오 주파수 모듈의 몰딩 층 위에 구현될 수 있다. 일부 용례에서, 다중 층 안테나는 유사한 단일 층 안테나에 비해 더 작은 점유영역으로 안테나를 구현할 수 있다. 이것은 안테나의 점유영역을 감소시킬 수 있고 결과적으로 안테나를 포함하는 라디오 주파수 모듈의 점유영역을 감소시킬 수 있다.
도 78a 및 도 78b는 패키지 기판(2016)의 대향 측면들 상에 구현된 통합된 안테나를 포함하는 라디오 주파수 모듈(2100)을 예시한다. 예시된 통합된 안테나는 다중 층 안테나이다. RF 모듈(2100)의 임의의 적절한 원리 및 장점은 본 명세서에서 설명된 임의의 다른 실시예와 조합하여 구현될 수 있다. 안테나는 패키지 기판의 대향 측면들 상의 트레이스를 포함할 수 있다. 도 78a는 라디오 주파수 모듈(2100)의 상면도이다. 도 78b는 라디오 주파수 모듈(2100)의 저면도이다.
도 78a에 예시된 바와 같이, 안테나의 제1 부분(2104A)은 RF 컴포넌트(2012)가 또한 배치되는 패키징 기판의 제1 측면 상에 있을 수 있다. 제1 부분(2104A)은 전도성 트레이스에 의해 구현될 수 있다. 안테나의 제1 부분(2104A)은 패키징 기판(2016)을 통해 연장되는 하나 이상의 비아에 의해 안테나의 제2 부분(2104B)에 전기적으로 연결될 수 있다. 제1 부분(2104A) 및 제2 부분(2104B)은 함께 RF 모듈(2100)의 안테나를 구현할 수 있다.
도 78b에 도시된 바와 같이, 안테나의 제2 부분(2104B)은 제1 부분(2104A)과는 반대측의 패키징 기판(2016) 상에 있을 수 있다. 제2 부분(2104A)은 전도성 트레이스에 의해 구현될 수 있다. 하나 이상의 패드가 안테나의 제2 부분(2104A) 상에 배치될 수 있다. 또한, 도 78b에 예시된 바와 같이, 패드(2108A 내지 2108E)는 안테나의 제2 부분(2104A)과 접촉할 수 있다. 패드(2108A 내지 2108E)는 안테나와 RF 모듈(2100)이 배치된 시스템 보드 사이의 연결을 제공하기 위해 노출될 수 있다. 패드(2108A 내지 2108E)는 시스템 보드에 납땜될 수 있다. 하나 이상의 패드(2108A 내지 2108E)는 RF 모듈(2100)의 안테나를 시스템 보드와 정렬시키기 위한 앵커 포인트로서의 역할을 할 수 있다.
도 78a를 다시 참조하면, 예시된 RF 모듈(2100)은 차폐 구조 외부의 패키징 기판(2016) 상에 구현되는 매칭 회로(2106)를 포함한다. 예시된 매칭 회로(2106)는 안테나에 전기적으로 연결된다. 매칭 회로(2106)는 안테나와 연계된 임피던스 매칭을 제공할 수 있다. 매칭 회로(2106)는 하나 이상의 커패시터 및/또는 하나 이상의 인덕터와 같은 임의의 적절한 매칭 회로 요소를 포함할 수 있다. 예시된 바와 같이, 매칭 회로(2106)는 3개의 패시브 회로 요소(2106A, 2106B 및 2106C)를 포함한다. 매칭 회로(2106)는 다른 용례에서 더 많거나 더 소수의 회로 요소를 포함할 수 있다. 예로서, 매칭 회로는 소정 용례에서 2개의 인덕터를 포함할 수 있다. 매칭 회로(2106)는 상대적으로 높은 활성 팩터(activity factor)를 가질 수 있다. 따라서, 차폐 구조 외부에 매칭 회로(2106)를 구현함으로써, 매칭 회로(2106)와 연계된 열이 차폐 구조 외부에서 소산되도록 할 수 있다.
도 79a 및 도 79b는 몰딩 재료(2022) 위에 부분적으로 구현된 통합된 안테나를 포함하는 라디오 주파수 모듈(2110)을 예시한다. 예시된 통합된 안테나는 다중 층 안테나이다. RF 모듈(2110)의 임의의 적절한 원리 및 장점은 본 명세서에서 설명된 임의의 다른 실시예와 조합하여 구현될 수 있다. 도 79a는 예시의 목적으로 몰딩 재료가 생략된 RF 모듈(2110)의 부분도를 예시한다. 도 79b는 몰딩 재료(2022)를 갖는 RF 모듈(2110)의 도면을 예시한다. 도 79a 및 도 79b에서, 안테나는 제1 부분(2114A) 및 제2 부분(2114B)을 포함한다. 제1 부분(2114A)은 패키지 기판(2016) 상의 전도성 트레이스일 수 있다. 제2 부분(2114B)은 RF 모듈(2110)의 몰딩 재료(2022) 위에 배치될 수 있다. 제2 부분(2114B)은 몰딩 재료(2022) 위에 패터닝된 전도성 재료를 포함할 수 있다. 제2 부분(2114B)은 RF 모듈(2110)의 차폐 구조의 차폐 층(2032)과 동일한 재료로 구현될 수 있다. 제2 부분(2114B)은 차폐 층(2032)이 형성되는 동작 중에 형성될 수 있다. 안테나의 제2 부분(2114B) 및 차폐 층(2032)은 패키징 기판(2016)으로부터 대략 동일한 거리에 있을 수 있다. 하나 이상의 와이어 본드(2116)는 안테나의 제1 부분(2114A)을 안테나(2114B)의 제2 부분과 전기적으로 연결할 수 있다.
통합된 안테나로 RF 모듈의 물리적 크기를 줄이는 것이 바람직할 수 있다. 소정 안테나 설계는 통합된 안테나를 갖는 그러한 RF 모듈의 물리적 크기 및/또는 점유영역을 감소시킬 수 있다. 도 80은 일 실시예에 따른 RF 컴포넌트로부터 차폐된 통합된 안테나(2124)를 갖는 RF 모듈(2120)을 예시한다. RF 모듈(2120)의 임의의 적절한 원리 및 장점은 본 명세서에서 설명된 임의의 다른 실시예와 조합하여 구현될 수 있다. 안테나(2124)에서, RF 모듈(2120)은 일부 다른 안테나 설계에 비해 약 15 % 내지 20 % 감소된 길이를 가질 수 있다. 따라서, RF 모듈(2120)은 이런 다른 안테나 설계보다 더 작은 점유영역을 가질 수 있다.
도 77a 내지 도 77e에 도시된 RF 모듈은 RF 컴포넌트와 통합된 안테나 사이에 배치된 와이어 본드를 포함하지만, 소정 실시예에서 RF 컴포넌트와 통합된 안테나 사이에 다른 전도성 구조가 차폐를 제공할 수 있다. 예로서, 전도성 등각 구조는 그러한 차폐를 제공할 수 있다. 따라서, 본 명세서에서 설명된 임의의 적절한 원리 및 장점에 따라, RF 모듈 내의 RF 컴포넌트와 통합된 안테나 사이에 전도성 등각 구조가 배치될 수 있다.
본 명세서에서 설명된 모듈의 라디오 주파수 컴포넌트 위에 차폐 층을 형성하고 안테나를 비차폐 상태로 남겨두는 프로세스 중 임의의 프로세스는 그러한 등각 층을 형성하도록 수정될 수 있다. 예로서, RF 모듈의 몰딩 구조의 몰딩 재료를 통해 관통 몰드 비아가 형성될 수 있다. 레이저 스크라이빙은 몰딩 재료를 제거하여 그러한 관통 몰드 비아를 형성할 수 있다. 그후, 전도성 층이 스퍼터링 또는 임의의 다른 적절한 방식에 의해 RF 모듈 위에 형성될 수 있다. 이는 몰딩 재료 위 및 관통 몰드 비아의 측벽을 따른 위치를 포함하는 관통 몰드 비아 내부에 전도성 층을 형성할 수 있다. 그 다음, 전도성 층은 RF 모듈의 안테나가 패키징 기판 위에서 비차폐 상태가 되도록 통합된 안테나 위에서 제거될 수 있다. 이러한 제거는 안테나 위의 전도성 재료의 레이저 제거 및/또는 안테나 위의 마스킹 재료의 제거와 같이 본 명세서에서 설명된 임의의 적절한 원리 및 장점에 따라 수행될 수 있다. 안테나 위의 전도성 층을 제거한 이후에, 전도성 등각 구조가 관통 몰드 비아 내에 남아있을 수 있다. 이 전도성 등각 구조는 RF 컴포넌트 위의 차폐 층과 접촉할 수 있고, RF 컴포넌트 주변의 차폐 구조에 포함될 수 있다. 따라서, 이 전도성 등각 구조는 RF 컴포넌트와 RF 모듈의 안테나 사이에 차폐를 제공할 수 있다.
도 81a는 관통 몰드 비아(2132)를 갖는 RF 모듈(2130)을 예시한다. 관통 몰드 비아(2132)는 예로서 레이저 스크라이빙에 의해 형성될 수 있다. 관통 몰드 비아(2132)는 하나 이상의 경사진 측벽을 가질 수 있다. 예시된 바와 같이, 관통 몰드 비아(2132)는 RF 컴포넌트(2012)와 안테나(2014) 사이에 배치된다. RF 모듈(2130)은 몰딩 재료(2022) 위에 전도성 층(2134)을 포함한다. 전도성 층(2134)은 또한 관통 몰드 비아(2132)의 경사진 측벽 위에 형성된다. 관통 몰드 비아(2132)의 경사진 측벽은 전도성 층이 RF 컴포넌트(2012) 상에 형성될 때 형성되는 RF 컴포넌트(2012)와 안테나(2014) 사이의 전도성 등각 구조를 가능하게 할 수 있다. 경사진 측벽으로, 안테나(2014)와 RF 컴포넌트(2012) 사이에 바람직한 스텝 커버리지를 갖는 전도성 등각 구조가 형성될 수 있다.
도 81b는 도 81a에 도시된 전도성 층(2134)이 안테나(2014) 위에서 제거된 이후의 RF 모듈(2130')를 예시한다. RF 모듈(2130')에서, RF 컴포넌트(2012) 주변의 차폐 구조는 차폐 층(2032) 및 관통 몰드 비아(2132)의 측벽 위의 전도성 등각 구조(2136)를 포함한다. 전도성 등각 구조(2136)는 RF 컴포넌트(2012)와 안테나(2014) 사이에서 차폐를 제공하도록 배치된다. RF 컴포넌트(2012)의 다른 측면들 또한 전도성 등각 구조에 의해 차폐될 수 있다. 예로서, RF 모듈(2130')의 RF 컴포넌트(2012)는 전도성 등각 구조에 의해 둘러싸여질 수 있다.
도 82a 및 도 82b는 일 실시예에 따른 인쇄된 안테나를 갖는 캐리어 상의 차폐된 RF 컴포넌트의 도면이다. 도 82a는 상면도이고 도 82b는 측면도이다. 도 82a 및 도 82b에 예시된 바와 같이, 캐리어(2140)는 그 위에 인쇄된 안테나(2014)를 가질 수 있다. 캐리어(2140)는 적층 기판과 같은 패키지 기판일 수 있다. 캐리어(2140)는 전술한 패키지 기판(2016)과 비교하여 더 적은 층을 가질 수 있다. 예로서, 소정 용례에서, 캐리어(2140)는 2개의 층을 포함할 수 있고 패키지 기판(2016)은 4개의 층을 포함할 수 있다. RF 컴포넌트(2012)는 예시된 바와 같이 등각 차폐 구조일 수 있는 차폐 구조(2142)에 의해 차폐될 수 있다. 패키징된 컴포넌트(2144)는 안테나(2014)로부터 측방향으로 캐리어(2140) 상에 배치될 수 있다. 따라서, 안테나(2014)는 차폐 구조(2142)와 간섭하지 않고 신호를 송신 및/또는 수신할 수 있다. 패키징된 컴포넌트(2144)는 캐리어(2140) 상의 접지 패드가 등각 차폐 구조에 전기적으로 연결되도록 캐리어(2140) 상에 배치될 수 있다. 패키징된 컴포넌트(2144)는 등각 차폐 구조를 갖는 SiP(system in a package)를 포함할 수 있다. 패키징된 컴포넌트(2144)는 그 자신의 패키지 기판을 갖는 패키지 내에 몰딩된 시스템을 포함할 수 있다.
본 명세서에서 설명된 프론트 엔드 시스템은 이 섹션에서 설명된 선택적 차폐의 임의의 적절한 원리 및 장점에 따라 구현될 수 있다. 이 섹션에서 설명된 모듈들 중 임의의 모듈은 IoT 디바이스 또는 이동 전화(예로서, 스마트 폰)와 같은 무선 통신 디바이스에 포함될 수 있다. 이 섹션에서 설명하는 임의의 RF 모듈은 무선 개인 통신망(WPAN) 시스템을 포함하거나 그에 포함될 수 있다. WPAN 시스템은 개인 통신망(PAN)과 관련된 RF 신호를 처리하도록 구성된 RF 프론트 엔드 시스템이다. WPAN 시스템은 블루투스, ZigBee, Z-Wave, 무선 USB, INSTEON, IrDA 또는 바디 에어리어 네트워크(Body Area Network) 중 하나 이상과 연계된 신호와 같은 하나 이상의 WPAN 통신 표준과 연계된 신호를 송신 및 수신하도록 구성될 수 있다. 이 섹션에서 설명하는 임의의 RF 모듈은 무선 지역 네트워크(WLAN) 시스템을 포함하거나 그에 포함될 수 있다. WLAN 시스템은 Wi-Fi 신호와 같은 무선 지역 네트워크 신호를 처리할 수 있다.
이 섹션에서 설명된 일부 실시예는 RF 컴포넌트, 프론트 엔드 시스템 및/또는 무선 통신 디바이스와 관련된 예를 제공한다. 그러나, 본 섹션의 실시예의 원리 및 장점은 본 명세서에 설명된 임의의 선택적 차폐 기술, 차폐 구조, 통합된 안테나, 회로 또는 그 임의의 조합으로부터 이익을 얻을 수 있는 임의의 다른 시스템 또는 장치에 사용될 수 있다. RF 회로의 맥락에서 설명되었지만, 본 섹션에 설명된 하나 이상의 특징은 또한 비-RF 컴포넌트를 수반하는 포함하는 패키징 용례에 사용될 수 있다. 유사하게, 이 섹션에서 설명하는 하나 이상의 특징은 전자기 격리 기능이 없는 패키징 용례에서도 활용할 수 있다. 더욱이, 이 섹션에서 설명된 실시예는 RF 차폐 구조 및 차폐 구조 외부의 안테나를 포함하지만, 안테나 대신 또는 안테나에 추가로 다른 전자 컴포넌트가 모듈의 패키지 기판 상에 그리고 패키지 기판 상의 RF 차폐 구조 외부에 있을 수 있다. 이 섹션에서 설명되는 원리 및 장점은 패키징 기판상의 전자 컴포넌트 주변의 2개 이상의 차폐 구조 및 2개 이상의 차폐 구조 각각의 외부의 패키징 기판상의 안테나에 적용될 수 있다. 이 섹션에서 설명된 실시예의 원리들 및 장점들 중 임의의 것이 본 명세서에서 설명된 임의의 선택적 차폐 특징들로부터 이익을 얻을 수 있는 임의의 다른 시스템들 또는 장치들에서 사용될 수 있다.
섹션 VII-통합된 안테나를 구비한 차폐된 라디오 주파수 컴포넌트
본 개시내용의 일부 실시예에 따르면, 본 개시내용의 이 섹션은 통합된 안테나를 갖는 차폐된 라디오 주파수 컴포넌트에 관한 것이다. 안테나는 다중 층 기판의 제1 측면 상에 있을 수 있고, 라디오 주파수 컴포넌트는 다중 층 기판의 접지 평면이 안테나와 라디오 주파수 컴포넌트 사이에 위치되도록 다중 층 기판의 제2 측면 상에 배치될 수 있다. 전도성 피쳐는 라디오 주파수 컴포넌트 주변에 배치되고 접지 평면에 전기적으로 연결될 수 있다. 전도성 피쳐 및 접지 평면은 라디오 주파수 컴포넌트를 위한 차폐를 제공할 수 있다. 소정 실시예에서, 전도성 피쳐는 솔더 범프 및/또는 구리 필라와 같은 범프를 포함할 수 있다. 전술한 바와 같이, 이 섹션의 양태는 프론트 엔드 시스템 및 관련 디바이스, 집적 회로, 모듈 및 이들이 채용되는 방법의 성능을 추가로 향상시키기 위해 하나 이상의 다른 섹션의 다른 양태와 조합될 수 있다.
방사 고조파를 감소시키고 또한 안테나가 신호의 수신 및/또는 송신으로부터 차폐되지 않는 것을 허용하기 위한, 회로를 차폐하기 위한 비교적 저 비용의 패키징 기술이 필요하다. 이 섹션의 양태는 통합된 안테나를 갖는 차폐된 패키지에 관련한다. 안테나가 상단 층에 인쇄되고 차폐를 위한 접지 평면이 상단 층 아래의 층에 포함되는 적층 기판이 제조될 수 있다. 적층 기판의 다른 층들은 신호 라우팅을 구현할 수 있다. 라디오 주파수(RF) 컴포넌트와 같은 전자 컴포넌트는 적층 기판의 저부 층을 따라 배치될 수 있다. 범프는 전자 컴포넌트 주변에 배치되고 접지 평면에 전기적으로 연결될 수 있다. 범프는 소정 용례에서 솔더 범프일 수 있다. 범프는 다양한 용례에서 구리 필라를 포함할 수 있다. 범프는 모듈을 캐리어에 또는 직접적으로 시스템 보드에 부착할 수 있다. 전자 컴포넌트는 범프로 둘러 싸여질 수 있다. 예로서, 전자 컴포넌트의 외측 에지는 비아를 통해 접지 평면에 연결된 접지 범프를 가질 수 있다. 전자 컴포넌트 주변의 접지 범프는 캐리어 또는 시스템 보드의 접지에 연결될 수 있다. 따라서, 모듈이 캐리어 또는 시스템 보드 상에 배치될 때 차폐 구조가 완성될 수 있다. 차폐 구조는 전자 컴포넌트 주변의 패러데이 케이지로서 기능할 수 있다. 전자 컴포넌트 주변의 차폐 구조는 차폐 구조 외부의 신호로부터 전자 컴포넌트를 차폐하고 및/또는 전자 컴포넌트로부터 차폐 구조 외부의 회로를 차폐할 수 있다.
이 섹션의 일 양태는 다중 층 기판, 안테나, 라디오 주파수(RF) 컴포넌트 및 RF 컴포넌트 주변에 배치된 전도성 피쳐를 포함하는 모듈이다. 다중 층 기판은 제1 측면 및 제1 측면에 대향하는 제2 측면을 갖는다. 다중 층 기판은 접지 평면을 포함한다. 안테나는 다중 층 기판의 제1 측면 상에 있다. RF 컴포넌트는 접지 평면이 안테나와 RF 컴포넌트 사이에 위치되도록 다중 층 기판의 제2 측면상에 있다. 전도성 피쳐는 RF 컴포넌트 주변에 배치되고 접지 평면에 전기적으로 연결된다. 전도성 피쳐 및 접지 평면은 RF 컴포넌트에 대한 차폐를 제공하도록 구성된다.
이 섹션의 다른 양태는 RF 회로 조립체이며, 이는 제1 측면 및 제1 측면에 대향하는 제2 측면을 갖는 적층 기판, 적층 기판의 제1 측면상의 인쇄된 안테나, 적층 기판의 제2 측면에 부착된 RF 컴포넌트, 및 RF 컴포넌트 주변에 배치된 복수의 범프를 포함한다. 적층 기판은 인쇄된 안테나와 RF 컴포넌트 사이에 위치하는 접지 평면을 포함한다. 범프는 접지 평면에 대한 전기적 연결의 적어도 일부를 형성하여 RF 컴포넌트 주변에 차폐 구조의 적어도 일부를 형성한다. 범프는 솔더 범프 및/또는 구리 필라를 포함할 수 있다.
이 섹션의 다른 양태는 시스템 보드 조립체이며, 이는 제1 측면 및 제1 측면에 대향하는 제2 측면을 갖는 적층 기판, 적층 기판의 제1 측면상의 인쇄된 안테나, 적층 기판의 제2 측면에 부착된 RF 컴포넌트, RF 컴포넌트 주변에 배치된 복수의 범프 및 시스템 보드를 포함한다. 적층 기판은 접지 평면을 형성하는 적어도 하나의 층을 포함한다. 접지 평면은 인쇄된 안테나와 RF 컴포넌트 사이에 위치한다. 복수의 범프는 접지 평면에 전기적으로 연결된다. 시스템 보드는 차폐 구조가 RF 컴포넌트 주변에 형성되도록 복수의 범프를 통해 접지 평면에 전기적으로 연결된 접지 패드를 포함한다.
도 83a는 일 실시예에 따른 패키지 시스템(2210)의 안테나의 단면을 도시한다. 패키지 시스템(2210) 내의 안테나는 라디오 주파수 모듈의 예이다. 패키지 시스템(2210) 내의 안테나는 RF 컴포넌트와 통합되고 그로부터 차폐된 안테나를 포함한다. 안테나는 원격지로 RF 신호를 송신하거나 원격지로부터 시스템으로 RF 신호를 수신하는 것으로부터 차폐되지 않는다. 따라서, 안테나는 임의의 적절한 RF 신호를 송신 및/또는 수신할 수 있다. 이 안테나는 SOC(system on a chip)를 위한 RF 신호를 송신 및/또는 수신할 수 있다. 소정 실시예에서, 패키지 시스템(2210) 내의 안테나의 안테나는 블루투스 및/또는 ZigBee 신호를 송신 및/또는 수신하도록 배열될 수 있다.
패키지 시스템(2210) 내의 예시된 안테나는 안테나 층(2214), 접지 평면(2216), 절연 층(2220) 및 다른 층(2222)을 포함하는 다중 층 기판(2212)을 포함한다. RF 컴포넌트(2218)는 안테나 층(2214)에 대향하는 측면상의 다중 층 기판(2212)에 부착된다. 접지 평면(2216)은 접지 평면(2216)이 RF 컴포넌트(2218)와 안테나 층(2214) 사이에 차폐를 제공하도록 안테나 층(2214)과 RF 컴포넌트(2218) 사이에 배치된다. 안테나(2214)는 하나 이상의 와이어 본드를 통해, 차폐 구조 외측에서 기판(2212)을 통해 연장되는 하나 이상의 비아를 통해, 자기 결합을 통해, 또는 이들의 임의의 적절한 조합을 통해 RF 컴포넌트(2218)와 통신할 수 있다-
다중 층 기판(2212)은 적층 기판일 수 있다. 절연 층(2220)은 안테나 층(2214)과 접지 평면(2216) 사이에 배치될 수 있다. 절연 층(2220)은 임의의 적절한 유전체 재료를 포함할 수 있다. 다중 층 기판(2212)은 신호 라우팅 및/또는 패시브 컴포넌트를 구현할 수 있는 하나 이상의 다른 층(2222)을 포함할 수 있다. 접지 평면(2216)으로부터 도 83a에 도시된 다중 층 기판(2212)의 저부 측면까지 연장하는 비아들(2224)은 다중 층 기판(2212)의 저부 측면에서 접지 연결을 제공할 수 있다. 일부 구현예에서, 각각의 비아(2224)는 절연 층들 사이에 배치된 컴포넌트 층들에서 금속에 의해 서로 연결된 상이한 절연 층들을 통한 몇몇 비아들에 의해 구현될 수 있다.
RF 컴포넌트(2218)는 RF 신호를 수신 및/또는 제공하도록 구성된 임의의 적절한 회로를 포함할 수 있다. 예로서, RF 컴포넌트(2218)는 전력 증폭기, 저 노이즈 증폭기, RF 스위치, 필터, 매칭 네트워크, 또는 그 임의의 조합을 포함할 수 있다. RF 신호는 약 30 kHz 내지 300 GHz 범위의 주파수를 가질 수 있다. 소정 통신 표준에 따라, RF 신호는 약 450 MHz 내지 약 6 GHz의 범위, 약 700 MHz 내지 약 2.5 GHz의 범위, 또는 약 2.4 GHz 내지 약 2.5 GHz의 범위일 수 있다. 소정 구현예에서, RF 컴포넌트(2218)는 블루투스, ZigBee, Z-Wave, 무선 USB, INSTEON, IrDA 또는 바디 에어리어 네트워크(Body Area Network)와 같은 무선 개인 통신망(WPAN) 표준에 따라 신호를 수신 및/또는 제공할 수 있다. 일부 다른 구현예에서, RF 컴포넌트는 Wi-Fi와 같은 무선 지역 네트워크(WLAN) 표준에 따라 신호를 수신 및/또는 제공한다.
RF 컴포넌트(2218)는 몰딩 재료(2226) 내에 캡슐화될 수 있다. 관통 몰드 비아(2228)는 몰딩 재료(2226)를 통해 범프(2229)까지 연장될 수 있다. 범프(2229)는 솔더 범프, 솔더 볼, 구리 필라 등과 같은 임의의 적절한 전도성 범프일 수 있다. 범프(2229)는 시스템 보드 상으로의 패키지 시스템(2210)의 안테나의 장착을 용이하게 할 수 있다. 범프(2229)는 관통 몰드 비아(2228)와 물리적으로 접촉할 수 있다. 따라서, 범프(2229)는 다중 층 기판(2212)의 관통 몰드 비아(2228) 및 비아(2224)를 통해 접지 평면(2216)에 전기적으로 연결될 수 있다. 도 83a의 단면에 2개의 범프(2229), 2개의 관통 몰드 비아(2228), 및 2개의 비아(2224)가 예시되어 있지만, 패키지 시스템(2210)의 안테나에 임의의 적절한 수의 이런 요소를 포함시켜 적절한 접지 연결을 제공 및/또는 RF 컴포넌트(2218) 주변에 적절한 차폐를 제공할 수 있다. 예로서, 범프(2229)는 평면도에서 RF 컴포넌트(2218)를 둘러싸도록 패키지 시스템(2210)에서 안테나의 외측 에지를 따라 연장될 수 있다. 관통 몰드 비아(2228) 및 비아(2224)는 이러한 범프(2229)로 구현될 수 있다.
도 83b는 일 실시예에 따른 패키지 시스템(2210')의 안테나의 단면을 도시한다. 패키지 시스템(2210') 내의 안테나는 라디오 주파수 모듈의 다른 예이다. 도 83b의 패키지 시스템(2210')의 안테나는 RF 컴포넌트(2218)가 패키지 시스템(2210')의 안테나에서 캡슐화되지 않고 범프(2229)가 다중 층 기판(2210)에서 비아(2224)와 물리적으로 접촉한다는 점을 제외하면 도 83a의 패키지 시스템(2212)의 안테나와 유사하다. 일부 용례에서, 패키지 시스템(2210')의 안테나는 캐리어 상에 장착될 수 있다.
도 84는 일 실시예에 따른 스탠드오프를 제공하는 솔더 범프를 갖는 패키지 시스템(2230)의 안테나의 단면을 도시한다. 도 84는 리플로우 이후의 범프(2232)는 범프 레지스트(2234) 보다 모듈로부터 더 멀리 연장될 수 있다는 것을 도시한다. 이는 범프(2232)가 RF 컴포넌트와 시스템 보드 또는 패키지 시스템(2230) 내의 안테나가 배치되는 다른 기판 사이에 스탠드오프를 제공할 수 있게 한다. 도 84에 예시된 임의의 적절한 특징은 본 명세서에서 설명된 패키지 시스템의 임의의 안테나와 연계하여 구현될 수 있다.
도 85a 내지 도 85c는 예시적인 시스템 보드 조립체를 예시한다. 이들 시스템 보드 조립체와 연계된 임의의 적절한 원리 및 장점은 패키지 시스템 내의 임의의 안테나 및/또는 본 명세서에서 설명된 임의의 RF 모듈로 구현될 수 있다. 도 85a는 일 실시예에 따른 시스템 보드(2244) 상에 배치된 패키지 시스템(2210)의 안테나와 다른 컴포넌트(들)(2242)을 갖는 시스템 보드 조립체(2240)를 예시한다. 시스템 보드(2244)는 이동 전화용 전화 보드와 같은 임의의 적절한 용례의 보드일 수 있다. 패키지 시스템(2210) 내의 안테나의 범프(2229)는 시스템 보드(2244)의 하나 이상의 접지 연결부와 물리적으로 접촉할 수 있다. 따라서, 차폐 구조는 패키지 시스템(2210) 내의 안테나의 RF 컴포넌트(2218)를 적어도 부분적으로 3차원으로 둘러싸는 수 있다. 차폐 구조는 패키지 시스템(2210)에서 RF 컴포넌트(2218)와 안테나의 안테나 층(2214) 사이의 차폐를 제공할 수 있다. 차폐 구조는 RF 컴포넌트(2218)와 시스템 보드(2244) 상에 배치된 하나 이상의 다른 컴포넌트(2242) 사이의 차폐를 제공할 수 있다. 따라서, RF 컴포넌트(2218)는 하나 이상의 다른 컴포넌트(2242)에 의해 방출된 방사선으로부터 차폐될 수 있다. 동시에, 다른 컴포넌트(들)(2242)는 RF 컴포넌트(2218)로부터 방출된 방사선으로부터 차폐될 수 있다. 다른 컴포넌트(들)(2242)는 다른 RF 회로, 베이스밴드 프로세서, 메모리 등 또는 이들의 임의의 적절한 조합과 같은 시스템 보드(2244) 상의 임의의 다른 회로를 포함할 수 있다.
도 85b는 일 실시예에 따른 시스템 보드(2244) 상에 배치된 패키지 모듈의 안테나와 다른 컴포넌트(2242)를 갖는 시스템 보드 조립체(2240)의 단면을 예시한다. 예시된 바와 같이, 시스템 보드(2244)는 범프(2229)와 접촉하는 접지 패드(2241A)를 포함한다. 도 85b에서, 내부 범프(2243)는 범프(2229)를 포함하는 차폐 구조에 의해 둘러싸여진다. 내부 범프(2243)는 RF 컴포넌트(2218)의 회로와 시스템 보드(2244) 사이의 전기적 연결을 제공할 수 있다. 시스템 보드(2244) 상의 패드(2241B)는 각각의 범프(2243), 비아(2228'), 라우팅 금속(2247) 및 비아(2245)를 통해 RF 컴포넌트(2218)에 전기적으로 연결될 수 있다. 안테나 층(2214)의 안테나는 시스템 보드(2244)의 패드(2241C)에 전기적으로 연결될 수 있다. 예시된 바와 같이, 와이어 본드(2246)는 안테나를 패드(2241C)에 전기적으로 연결한다. 시스템 보드(2244)는 안테나와 RF 컴포넌트(2218) 및/또는 다른 컴포넌트(2242) 사이의 신호 라우팅을 제공할 수 있다.
도 85c는 일 실시예에 따른 시스템 보드(2244) 상에 배치된 패키지 모듈의 안테나와 다른 컴포넌트(2242)를 갖는 시스템 보드 조립체(2240')의 단면을 예시한다. 시스템 보드 조립체(2240')는 패키지 시스템의 다른 안테나가 구현된다는 것을 제외하면 도 85b의 시스템 보드 조립체(2240)와 유사하다. 시스템 보드 조립체(2240')에서, 시스템 보드(2244) 상의 패드들(2241B)은 각각의 범프들(2243), 비아들(2245), 및 라우팅 금속(2247)을 통해 RF 컴포넌트(2218)에 전기적으로 연결될 수 있다.
도 86은 일 실시예에 따른 패키지 시스템(2248)의 안테나의 단면도이다. 패키지 시스템(2248)에서 예시된 안테나는 도 83a 및 도 83b의 패키지 시스템에서 안테나의 몇몇 컴포넌트를 포함한다. 도 86에는 층들(2222)에 관한 더 상세한 설명이 예시되어 있다. 패키지 시스템(2248) 내의 예시된 안테나에서, 층들(2222)은 신호 라우팅을 구현할 수 있다. 도 86에 도시된 바와 같이, RF 컴포넌트(2218) 및 몰딩 재료(2226)는 다중 층 기판(2212) 보다 예시된 수직 치수가 보다 두꺼울 수 있다.
도 87a 및 도 87b는 각각 소정 실시예에 따른 통합된 안테나를 갖는 라디오 주파수 회로 조립체(2250 및 2250')의 층의 예시적인 단면도이다. 이 도면은 일반적으로 라디오 주파수 회로 조립체의 층을 예시한다. 도 87a 및 87b의 예시된 층의 일부 예에 대한 세부 사항은 도 88a 내지 도 89d와 연계하여 제공된다.
도 87a에서, 예시된 라디오 주파수 회로 조립체(2250)는 안테나 층(2214), 접지 평면(2216), 안테나 층(2214)과 접지 평면(2216) 사이에 배치된 절연 층(2220), 컴포넌트 층(2251), 라우팅 층(2252, 2255, 2257) 및 절연 층(2253, 2254, 2256 및 2258)을 포함한다. 라우팅 층(2252, 2255, 2257), 절연 층(2220, 2253, 2254, 2256 및 2258) 및 접지 평면(2216)은 적층 기판 내에 포함될 수 있다. 안테나 층(2214)은 또한 적층 기판의 일부로 간주될 수 있다. 컴포넌트 층(2251)은 적층된 기판과 통합될 수 있다. 컴포넌트 층(2251)은 RF 컴포넌트(2218)와 같이 본 명세서에서 설명된 임의의 RF 컴포넌트를 포함할 수 있다. 컴포넌트 층(2251)은 RF 회로를 포함하는 반도체 다이를 포함할 수 있다.
각 라우팅 층은 라우팅 층을 다른 라우팅 층 및/또는 접지 평면(2216) 또는 컴포넌트 층(2251)과 같은 다른 층으로부터 절연하기 위해 대향 측면들 상에 절연 층을 가질 수 있다. 예시된 바와 같이, 절연 층(2253)은 접지 평면(2216)에 가장 근접한 접지 평면(2216)과 라우팅 층(2252) 사이에 배치된다. 또한, 도 87a에 도시된 바와 같이, 절연 층(2258)이 컴포넌트 층(2251)에 가장 인접한 라우팅 층(2257)과 컴포넌트 층(2251) 사이에 배치된다. 절연 층은 예로서 임의의 적절한 유전체 재료로 형성될 수 있다. 라우팅 층은 금속 라우팅을 구현할 수 있다. 절연 층을 통해 연장되는 비아(도 87a에 예시되지 않음)는 절연 층의 대향 측면들상의 층들 내의 금속들 사이의 연결을 제공할 수 있다.
임의의 적절한 수의 라우팅 층이 라디오 주파수 회로 조립체에 포함될 수 있다. 예로서, 도 87b의 라디오 주파수 회로 조립체(2250')는 하나의 라우팅 층(2252)을 포함한다. 다른 예로서, 도 87a의 라디오 주파수 회로 조립체(2250)는 3개의 라우팅 층(2252, 2255, 2257)을 포함한다. 상대적으로 더 많은 라우팅 층이 구현되어 컴포넌트 층(2251)의 회로 사이에서 증가하는 양의 신호 라우팅을 취급할 수 있다. 대안적으로 또는 추가적으로, 컴포넌트 층(2251)의 회로와 라디오 주파수 회로 조립체(2250 및/또는 2250') 외부의 회로 사이의 증가하는 양의 신호 라우팅을 취급하기 위해 비교적 더 많은 라우팅 층이 구현될 수 있다. 신호 라우팅은 접지 평면(2216) 및 접지 솔더 범프와 연결되고 컴포넌트 층(2251)의 RF 컴포넌트 주변에 배치된 라디오 주파수 회로 조립체(2250 및/또는 2250')의 절연 층을 통한 비아를 포함하는 차폐 구조에 의해 차폐될 수 있다. 이러한 비아는 컴포넌트 층(2251)의 RF 컴포넌트 주변에 배치된 범프와 같은 전도성 피쳐에 전기적으로 연결될 수 있다. 하나 이상의 나선형 인덕터와 같은 패시브 컴포넌트를 하나 이상의 라우팅 층에 구현할 수 있다. 라우팅 층(들)의 하나 이상의 패시브 컴포넌트는 컴포넌트 층(2251)의 라디오 주파수 회로와 관련된 매칭 네트워크에 포함될 수 있다.
본 명세서에서 설명된 패키지 시스템 내의 임의의 안테나의 안테나 층(2214)은 임의의 적절한 인쇄된 안테나를 포함할 수 있다. 인쇄된 안테나는 기판 상의 하나 이상의 전도성 트레이스로부터 형성될 수 있다. 하나 이상의 전도성 트레이스는 기판 상에 금속 패턴을 에칭함으로써 형성될 수 있다. 인쇄된 안테나는 마이크로스트립 안테나일 수 있다. 인쇄된 안테나는 예로서 그들의 3차원 물리적 기하형상으로 인해 상대적으로 저렴하고 축약적으로 제조될 수 있다. 인쇄된 안테나는 비교적 높은 기계적 내구성을 가질 수 있다.
도 88a 및 도 88b는 소정 실시예에 따른 라디오 주파수 회로 조립체의 예시적 인쇄된 안테나를 예시한다. 이들 도면은 라디오 주파수 회로 조립체(2250 및/또는 2250')와 같은 라디오 주파수 회로 조립체의 상면도의 예를 예시한다. 안테나(2260)는 임의의 적절한 형상일 수 있다. 예로서, 안테나(2260)는 도 88a에 도시된 바와 같이 U 형상일 수 있다. 도 88a의 안테나(2260)는 폴디드 1/4 파장 안테나일 수 있다. 다른 예로서, 안테나(2260')는 도 88b에 예시된 바와 같이 구불구불한 형상일 수 있다. 안테나는 소정 구현예에서 코일 형상일 수 있다. 안테나는 일부 구현예에서 루프 안테나일 수 있다. 안테나 층(2214 및/또는 2214')의 안테나는 SOC(system on a chip)를 위한 안테나로서 기능할 수 있다. 안테나는 임의의 적절한 무선 통신 신호를 송신 및/또는 수신할 수 있다. 이러한 안테나는 예로서 블루투스 및/또는 ZigBee 신호를 송신 및/또는 수신하도록 구성될 수 있다. 안테나 층의 안테나는 하나 이상의 와이어 본드를 통해, 안테나가 배치된(예를 들어, 차폐 구조 외측에) 기판을 통해 연장되는 하나 이상의 비아를 통해, 자기 결합을 통해 또는 그 임의의 적절한 조합으로 송신 및/또는 수신 회로와 통신할 수 있다. 안테나 층의 안테나는 하나 이상의 와이어 본드를 통해, 안테나가 배치된(예를 들어, 차폐 구조 외측에) 기판을 통해 연장되는 하나 이상의 비아를 통해, 자기 결합을 통해 또는 그 임의의 적절한 조합으로 차폐 구조에 의해 안테나로부터 차폐된 RF 컴포넌트와 통신할 수 있다.
도 89a 내지 도 89d는 소정 실시예에 따른 라디오 주파수 회로 조립체의 예시적 컴포넌트 층을 예시한다. 이들 도면은 라디오 주파수 회로 조립체(2250 및/또는 2250')와 같은 라디오 주파수 회로 조립체의 저면도의 개략적 모습을 포함한다.
도 89a 내지 도 89d에 예시된 바와 같이, 접지 범프(2229)는 RF 컴포넌트를 둘러싸고 RF 컴포넌트 주변의 차폐 구조의 일부를 형성할 수 있다. 접지 범프(2229)는 컴포넌트 층(2251)의 각 에지를 따라 배치될 수 있다. 접지 범프들(2229)은 캐리어 조립체의 접지 연결부에 납땜되거나 달리 연결되어, 접지 평면(2216), 범프(2229) 및 캐리어 조립체의 접지가 함께 RF 컴포넌트의 3차원 차폐를 제공한다. 캐리어 조립체는 예로서, 에틸비닐벤젠(EVB) 또는 다른 적층체에 의해 구현될 수 있다.
예시된 바와 같이, 접지 범프(2229)는 신호 라우팅 범프(2271)를 둘러싸고 있다. 신호 라우팅 범프(2271)는 컴포넌트 층(2251)의 회로와 컴포넌트 층(2251)과 접지 평면(2216) 사이에 배치된 라우팅 층의 금속 라우팅과의 연결의 적어도 일부를 제공할 수 있다. 대안적으로 또는 추가적으로, 신호 라우팅 범프(2271)는 RF 컴포넌트(2218)의 회로와 패키지 시스템의 안테나가 배치되는 시스템 보드 사이의 전기적 연결의 적어도 일부를 제공할 수 있다.
도 89a 내지 도 89d의 예시적인 컴포넌트 층은 접지 평면(2216)에 의해 안테나 층(2214)의 안테나로부터 차폐될 수 있는 다양한 전자 컴포넌트를 예시한다. 이 도면들 각각은 차폐 구조 내에 포함될 수 있는 회로를 예시한다. 다른 회로 및/또는 컴포넌트가 대안적으로 또는 추가적으로 그러한 차폐 구조 내에 포함될 수 있다. 예로서, 크리스털, 프론트 엔드 집적 회로 또는 SOC(system on a chip) 중 하나 이상이 차폐 구조 내에 포함될 수 있다. 일 예로서, 크리스털, 프론트 엔드 집적 회로 및 SOC(system on a chip)는 차폐 구조 내에서 구현될 수 있고 차폐 구조에 의해 통합된 안테나로부터 차폐될 수 있다.
도 89a는 신호 라우팅 범프(2271)에 연결된 RF 컴포넌트(2218)를 포함하는 컴포넌트 층(2251)을 예시한다. RF 컴포넌트의 일부 예가 도 89b 내지 도 89d에 예시되어 있다. 도 89b는 저 노이즈 증폭기(LNA)(2272)와 매칭 네트워크(2273)를 포함하는 컴포넌트 층(2251')을 예시한다. 도 89c는 전력 증폭기(2274) 및 매칭 네트워크(2275)를 포함하는 컴포넌트 층(2251'')을 예시한다. 도 89d는 LNA(2272), 전력 증폭기(2274) 및 매칭 네트워크(2273, 2275)를 포함하는 컴포넌트 층(2251''')을 예시한다. 도 89a 내지 도 89d에 예시된 회로는 신호 라우팅 범프(2271)에 연결되고 각각의 컴포넌트 층에서 접지 범프(2229)에 의해 둘러싸인 다. 일부 다른 구현예에서, 매칭 네트워크(2273) 및/또는 매칭 네트워크(2275)은 컴포넌트 층과 접지 평면 사이에 배치된 라우팅 층에 구현된 하나 이상의 패시브 컴포넌트(예로서, 하나 이상의 저항기, 하나 이상의 커패시터, 및/또는 하나 이상의 인덕터)를 포함할 수 있다.
본 명세서에서 설명된 프론트 엔드 시스템은 이 섹션에서 설명된 통합된 안테나를 갖는 차폐된 라디오 주파수 컴포넌트의 임의의 적절한 원리 및 장점에 따라 구현될 수 있다. 이 섹션에서 설명하는 패키징된 모듈은 소정 구현예에서 저 노이즈 증폭기와 전력 노이즈 증폭기 및/또는 RF 스위치를 조합하는 상대적으로 저가의 적층 기반 프론트 엔드 모듈일 수 있다. 일부 이러한 패키징된 모듈은 다중 칩 모듈일 수 있다. 이러한 RF 모듈들의 통합된 안테나는 본 명세서에서 설명된 임의의 원리들 및 장점들에 따라 구현될 수 있다. 이 RF 프론트 엔드 모듈은 패키지 시스템 내의 안테나일 수 있다. 통합된 안테나는 적어도 부분적으로 기판 층에 구현되는 접지 평면에 의해 기판의 제2 측면상의 RF 프론트 엔드의 회로로부터 차폐되는 기판의 제1 측면상의 안테나 층에 구현될 수 있다.
이 섹션에서 설명된 실시예 중 임의의 실시예는 IoT 디바이스 또는 이동 전화(예로서, 스마트 폰)와 같은 무선 통신 디바이스에 포함될 수 있다. 이 섹션에서 설명하는 임의의 실시예는 무선 개인 통신망(WPAN) 시스템을 포함하거나 그에 포함될 수 있다. WPAN 시스템은 개인 통신망(PAN)과 관련된 RF 신호를 처리하도록 구성된 RF 프론트 엔드 시스템이다. WPAN 시스템은 블루투스, ZigBee, Z-Wave, 무선 USB, INSTEON, IrDA 또는 바디 에어리어 네트워크(Body Area Network) 중 하나 이상과 연계된 신호와 같은 하나 이상의 WPAN 통신 표준과 연계된 신호를 송신 및 수신하도록 구성될 수 있다. 이 섹션에서 설명하는 임의의 실시예는 무선 지역 네트워크(WLAN) 시스템을 포함하거나 그에 포함될 수 있다. WLAN 시스템은 WiFi 신호와 같은 무선 지역 네트워크 신호를 처리할 수 있다.
이 섹션에서 설명된 일부 실시예는 RF 컴포넌트, 프론트 엔드 모듈 및/또는 무선 통신 디바이스와 관련된 예를 제공한다. 그러나, 실시예의 원리 및 장점은 이 섹션에서 설명된 통합된 안테나와 관련된 임의의 차폐로부터 이익을 얻을 수 있는 임의의 다른 시스템 또는 장치에 사용될 수 있다. RF 회로의 맥락에서 설명되었지만, 본 명세서에 설명된 하나 이상의 특징은 또한 비-RF 컴포넌트를 포함하는 패키징 용례에 이용될 수 있다. 유사하게, 이 섹션에서 설명하는 하나 이상의 특징은 전자기 격리 기능이 없는 패키징 용례에서도 활용할 수 있다. 설명된 실시예의 원리들 및 장점들 중 임의의 것이 본 명세서에서 설명된 안테나 및/또는 차폐 구조 이익을 얻을 수 있는 임의의 다른 시스템들 또는 장치들에서 사용될 수 있다. 이 섹션에서 설명된 실시예의 원리 및 장점은 이 섹션에서 설명된 임의의 기술로부터 이익을 얻을 수 있는 임의의 다른 시스템 또는 장치에서 사용될 수 있다.
섹션 VIII-스택형 컴포넌트를 갖는 패키징된 모듈
본 개시내용의 일부 실시예에 따르면, 본 개시내용의 이 섹션은 스택형 컴포넌트를 갖는 패키징된 모듈에 관한 것이다. 이러한 패키징된 모듈은 시스템-인-어 패키지(SiP)라 지칭될 수 있다. SiP에는 컴포넌트 중 적어도 일부를 통합하기 위해 수직 통합 기술을 사용하는, 이산 컴포넌트와 시스템-온-칩(SoC)을 포함하는 집적 회로(IC)를 포함할 수 있다. SiP의 피쳐는 길이(x 치수)와 폭(y 치수)이 상대적으로 작은 패키지 크기이다. 이 섹션은 SoC, 크리스털, 표면 실장 컴포넌트(SMT) 및 프론트 엔드 집적 회로(FEIC)를 기판에 스택화하기 위한 다수의 옵션을 제공한다. 크리스털이 일반적으로 SoC 보다 작기 때문에 SiP의 x 및 y 치수에서 크리스털 및 크리스털 라우팅의 점유영역이 사실상 제거될 수 있다. 패키지 크기를 줄이는 것에 추가로, 실현될 수 있는 다른 장점으로는 크리스털 트레이스 기생 커패시턴스 감소 및/또는 크리스털 라우팅 트레이스와 기판상의 다른 민감한 경로 사이의 결합(coupling) 감소가 있다. 전술한 바와 같이, 이 섹션의 양태는 프론트 엔드 시스템 및 관련 디바이스, 집적 회로, 모듈 및 이들이 채용되는 방법의 성능을 추가로 향상시키기 위해 하나 이상의 다른 섹션의 다른 양태와 조합될 수 있다.
수직 통합형/스택형 구성을 포함하여 SiP, 다중 칩 모듈(MCM) 및 다른 패키징된 디바이스 또는 이 섹션에 설명된 다른 컴포넌트는 무선 RF 트랜시버 및/또는 프론트 엔드 기능을 구현하도록 구성될 수 있다. 예로서, 그러한 디바이스는 Wi-Fi 또는 블루투스와 같은 하나 이상의 무선 지역 네트워크(WLAN) 표준(예로서, IEEE 802.11 표준 제품군 중 하나 이상과 호환가능) 및/또는 LTE(Long Term Evolution), GSM(Global System for Mobile Communications), WCDMA(Wideband Code Division Multiple Access) 및/또는 EDGE(Enhanced Data Rates for GSM Evolution)와 같은 하나 이상의 셀룰러 기술을 지원하도록 구성될 수 있다.
이 섹션의 SiP에서, 기판은 전기 회로의 적어도 일부를 형성하기 위한 상호연결을 제공할 수 있다. 일 실시예에서, 인쇄 회로 보드(PCB) 또는 일부 다른 보드는 전도성 트랙, 패드 및/또는 기판 상에 적층된 다른 특징을 사용하여 전기적 컴포넌트를 기계적으로 지지하고 전기적으로 연결할 수 있다. 일 실시예에서, SiP는 기판 상에 장착되고 단일 패키지로 수납된 다수의 IC를 포함한다. SiP의 집적 회로는 패키지에 본딩된 미세 와이어로 내부적으로 연결될 수 있다. 일 실시예에서, SoC는 전자 시스템의 하나 이상의 컴포넌트를 단일 기판에 집적하는 IC를 포함한다. 일 실시예에서, 다중 칩 모듈(MCM)은 다수의 집적 회로(IC), 반도체 다이 및/또는 통합 기판 상에 통합된 다른 이산 컴포넌트를 포함하는 전자 조립체를 포함한다.
도 90a는 시스템-인-어-칩(SoC)(2302), 프론트 엔드 집적 회로(FEIC)(2304), 크리스털(2308), 크리스털 로드 커패시터(2306), 및 SMT 컴포넌트 및 컴포넌트(2302, 2304, 2306, 2308)를 전기적으로 연결하기 위한 트레이스 및 다른 상호연결 디바이스를 포함하는 기판(2312) 상의 다른 표면 실장 디바이스를 포함하는 다중 칩 모듈(MCM)(2300)의 예시적 상면도를 예시한다. 크리스털(2308) 및 크리스털 로드 커패시터(2306)는 크리스털 발진기의 적어도 일부를 형성할 수 있다.
도 90a는 크리스털(2308)과 SoC(2302) 사이의 전기 통신을 제공하는 상대적으로 긴 크리스털 트레이스(2310)를 추가로 예시한다. MCM(2300)의 수평 레이아웃으로 인해, 크리스털 트레이스(2310)는 MCM 회로에 기생 커패시턴스를 도입하고 크리스털 라우팅 트레이스(2310)와 기판(2312) 상의 다른 민감한 경로 사이의 결합을 증가시킬 수 있다. 기생 커패시턴스는 시동 마진(startup margin)에 부정적인 영향을 줄 수 있다. 시동 마진은 크리스털이 전력 상승시 발진을 시작하는 능력이며, R/ESR로 정의되고, 여기서, R은 발진을 허용하는 크리스털 경로에 추가된 최대 직렬 저항이며 ESR은 크리스털의 등가 직렬 저항이다.
도 90b는 MCM(2300)의 예시적인 블록도이고 적어도 마이크로 컨트롤러(또는 마이크로프로세서) 및 라디오를 포함하는 SoC(2302)를 포함하는 MCM(2300)을 예시한다. 예시된 MCM(2300)은 전력 증폭기(PA), 저 노이즈 증폭기(LNA), 및 이극이투(double pole double throw) 스위치와 같은 라디오 주파수 스위치 중 적어도 하나를 포함하는 FEIC(2304)를 더 포함한다. 예시된 MCM(2300)은 크리스털(2308) 및 크리스털 트레이스(2310)를 더 포함한다.
도 90c는 MCM(2300)의 예시적인 측면도이고, 기판(2312) 상의 SoC(2302), FEIC(2304), 로드 커패시터(2306) 및 크리스털(2308)의 수평 레이아웃을 예시한다.
다중 칩 모듈(MCM)은 다수의 집적 회로(IC), 반도체 다이 및/또는 다른 이산 컴포넌트가 통상적으로 단일 기판 상에 통합되는 ''핀''과 같은 다수의 전도체 단자를 갖는 패키지와 같은 전자 조립체를 포함할 수 있으며, 그래서, 사용시에 마치 더 큰 IC처럼 단일 컴포넌트인 것처럼 취급된다.
SoC(system on a chip 또는 system on chip)는 컴퓨터 또는 다른 전자 시스템의 모든 컴포넌트들을 단일 칩 내에 통합한 집적 회로(IC)이다. 이는 단일 칩 기판 상에 디지털, 아날로그, 혼합 신호 및/또는 라디오 주파수 기능을 포함할 수 있다.
프론트 엔드 집적 회로(FEIC) 또는 프론트 엔드 모듈(FEM)은 전력 증폭기(PA), 저 노이즈 증폭기(LNA) 및 이극이투 스위치 같은 라디오 주파수 스위치 중 적어도 하나를 포함할 수 있다. RF 프론트 엔드는 안테나와 믹서 스테이지를 포함한 믹서 스테이지까지 사이의 회로를 포함할 수 있으며, RF 프론트 엔드는 더 낮은 중간 주파수(IF)로 변환되기 이전의 원래의 유입 라디오 주파수(RF)에서 신호를 처리하는 수신기의 컴포넌트를 포함한다.
RF 프론트 엔드 회로는 유입 신호와 혼합되는, 유입 신호로부터의 오프셋에서 라디오 주파수 신호를 생성하는 로컬 발진기(LO)를 사용할 수 있다. LO는 크리스털 발진기를 포함할 수 있고, 이는 정확한 주파수의 전기 신호를 생성하기 위해 압전 재료의 진동 크리스털의 기계적 공진을 이용하는 전자 발진기 회로를 포함한다.
크리스털 발진기는 크리스털과 같은 압전 공진기를 주파수 결정 요소로 사용하는 전자 발진기 회로이다. 크리스털은 주파수 결정 컴포넌트를 위한 전자장치, 수정 크리스털의 웨이퍼 또는 전극이 연결되어 있는 세라믹에 사용되는 일반적인 용어이다. 주파수 결정 컴포넌트는 압전 공진기라 지칭될 수 있다.
로드 커패시터는 크리스털과 관련되어 있으며 원하는 주파수에서 크리스털을 동작시키기 위해 크리스털로부터 크리스털 발진기 회로 쪽으로 본 전체 커패시턴스와 거의 일치시키도록 기능할 수 있다.
크리스털은 크리스털 발진기 회로에 사용하기 위한 별도의 컴포넌트를 포함할 수 있다. 크리스털은 로드 커패시터와 함께 패키징될 수 있다. 일부 경우에, 크리스털 발진기는 크리스털, 로드 커패시터 및 크리스털 발진기 회로와 함께 단일 패키지에 통합된 증폭기를 포함한다.
시스템-인-어-패키지 또는 시스템-인-어-패키지(SiP)는 단일 모듈 또는 패키지로 수납된 하나 이상의 집적 회로를 포함합니다. 집적 회로를 포함하는 다이는 기판 상에 수직으로 스택화될 수 있다. 이들은 패키지에 본딩되는 와이어 본드에 의해 내부적으로 연결될 수 있다. 대안적으로, 플립 칩 기술을 이용하여, 스택형 칩들 사이에 전기적 연결을 형성하기 위해 범프(예로서, 솔더 범프)가 사용될 수 있다.
SiP 다이는 캐리어에 수평으로 다이를 배치하는 약간 덜 조밀한 다중칩 모듈과 달리, 수직으로 스택화 또는 수평으로 타일링될 수 있다. SiP는 스택형 실리콘 다이와 다이를 통해 연장하는 전도체를 연결하는 약간 더 조밀한 3차원 집적 회로와 달리 다이를 표준 오프 칩 와이어 본드 또는 범프와 연결할 수 있다.
본 명세서에서는 칩 다이 및/또는 커패시터 및 저항기와 같은 패시브 컴포넌트를 기판상의 축약적 영역에 스택화하기 위한 새로운 3-D 패키징 기술이 개시되어 있다. SoC 및 크리스털을 스택화하는 신규한 실시예가 본 명세서에 개시되어 있다. 또한, 다양한 새로운 스택화 조립체 및 새로운 스택화 구성이 본 명세서에 개시되어 있다. 도 91 내지 도 106은 시스템-인-어-패키지(system-in-a-package)의 다양한 실시예를 예시한다. 이러한 시스템-인-어-패키지 중 임의의 것이 무선 통신 디바이스에서 사용될 수 있다.
도 91은 무선 디바이스에서 사용하기 위한 시스템-인-어-패키지(SiP)(2400)의 일 실시예를 예시한다. SiP(2400)는 SoC(2402), FEIC(2404), 패키징 기판(2412), 크리스털(2408), 하나 이상의 로드 커패시터(2406), 라우팅 기판 또는 인터포저(2414), 하나 이상의 접지 본드 와이어(2420) 및 크리스털(2408)을 SoC(2402)에 전기적으로 연결하는 하나 이상의 와이어 본드(2418)를 포함한다. 일 실시예에서, 하나 이상의 와이어 본드(2418)는 크리스털(2408)을 SoC(2402) 상의 크리스털 발진기 회로에 전기적으로 연결한다.
도 91은 SoC(2402)의 외부에 있는 것으로서 하나 이상의 로드 커패시터(2406)를 예시한다. 일부 다른 실시예에서, SoC(2402)는 하나 이상의 로드 커패시터(2406)를 포함한다.
예시된 SoC(2402)는 기판(2412)에 에폭시결합되고 기판(2412)에 와이어 본딩된다. 라우팅 기판(2414)은 SoC(2402)의 상단에 스택화된다. 그 후, 크리스털(2408) 및 그 로드 커패시터(2406)는 라우팅 기판(2414)의 상단에 납땜될 수 있다.
라우팅 기판(2414)은 크리스털(2408) 및 커패시터(2406)를 유지하고 신호를 크리스털(2408)로 라우팅한다. 일 실시예에서, 라우팅 기판(2414)은 단일 층 또는 다중 층 적층체를 포함한다.
일 실시예에서, 하나 이상의 접지 본드 와이어(2420)는 기판(2412) 상의 접지 평면, 접지된 비아 등과 같은 접지 노드와 통신하며, 라우팅 기판(2414)은 차례로 접지 신호를 크리스털(2408)에 라우팅한다. 일 실시예에서, 하나 이상의 와이어 본드(2418)는 SoC(2402) 및 라우팅 기판(2414) 상의 크리스털 발진기 등과 같은 디바이스와 통신하며, 이들은 차례로 신호를 크리스털(2408)로 라우팅한다.
크리스털(2408) 및 커패시터(2406)를 스택화하는 것은 기판(2412)이 기판(2312) 보다 작고(보다 작은 점유영역을 가지며), 동일하거나 유사한 기능을 제공할 수 있게 한다. 크리스털(2408)과 커패시터(2406)를 스택화하는 장점은 공간 절약뿐만이 아니며 크리스털(2408)과 SoC(2402) 사이의 적어도 하나의 트레이스의 길이가 상당히 감소될 수 있다. 트레이스의 기생 커패시턴스를 줄이기 위해 크리스털과 SoC 사이에서 가능한한 짧은 트레이스를 갖는 것이 바람직할 수 있다. SoC(2402) 위에 크리스털(2408)을 스택화함으로써 트레이스는 사실상 제거되고, 기생 커패시턴스 발생에 대한 기회가 크게 감소된다. 일 실시예에서, 크리스털(2408)로/로부터의 신호는 하나 이상의 와이어 본드(2418)를 통해 SoC(2402)로부터 라우팅 기판(2414)으로 직접적으로 라우팅된다. 크리스털(2508)과 통신하는 트레이스를 감소시키는 또 다른 장점은, 예로서, FEIC(2404)와 통신하는 RF 트레이스와 같은, 크리스털 경로와 기판(2412) 상의 다른 민감한 경로 사이의 결합 기회가 감소된다는 것이다.
도 92는 무선 디바이스에서 사용하기 위한 시스템-인-어-패키지(2500)의 일 실시예를 예시한다. SiP(2500)는 SoC(2502), FEIC(2504), 패키징 기판(2512), 크리스털(2508), 하나 이상의 로드 커패시터(2506), 라우팅 기판(2514), 하나 이상의 접지 본드 와이어(2520) 및 크리스털(2508)을 SoC(2502)에 전기적으로 연결하는 하나 이상의 와이어 본드(2518)를 포함한다. 일 실시예에서, 하나 이상의 와이어 본드(2518)는 크리스털(2508)을 SoC(2502) 상의 크리스털 발진기에 전기적으로 연결한다.
SiP(2500)는 SoC(2502)에 플립 칩 패키지가 포함되어 있다는 것을 제외하면 SiP(2400)와 유사하다. SoC(2502)는 기판(2512)에 납땜된다. SiP(2400)의 스택화 배열과 유사하게, 라우팅 기판(2514)은 SoC(2502)의 상단에 스택화되고, 크리스털(2508) 및 그 로드 커패시터(2506)는 그후 라우팅 기판(2514)의 상단에 납땜된다. 일 실시예에서, SoC(2502)는 기판(2512) 및 라우팅 기판(2514)에 바로 인접하고; 크리스털(2508)은 라우팅 기판(2514)에 바로 인접해있다. 유리하게, SiP(2500)는 공간 절약, 크리스털 경로에서의 트레이스 길이 감소, 기생 커패시턴스 감소, 신호 결합 감소 또는 그 임의의 조합을 제공할 수 있다.
도 93은 무선 디바이스에서 사용하기 위한 시스템-인-어-패키지(SiP)(2600)의 일 실시예를 예시한다. SiP(2600)는 SoC(2602), FEIC(2604), 패키징 기판(2612), 크리스털(2608), 하나 이상의 로드 커패시터(2606), SoC(2602)로부터 기판(2612) 상의 트레이스로 전기적으로 신호를 연결하는 하나 이상의 와이어 본드(2620) 및 크리스털(2608)과 연계된 신호를 기판(2612) 상의 라우팅 트레이스를 통해 SoC(2602)와 연계된 신호에 전기적으로 연결하는 하나 이상의 와이어 본드(2618)를 포함한다. SiP(2600)에서, 크리스털(2608)은 기판(2612) 위에 있고, SoC(2602)와 크리스털(2608) 사이의 라우팅 기판없이, SoC(2602)는 크리스털(2608) 위에 직접적으로 스택화된다. 일 실시예에서, 크리스털(2608)은 SoC(2602) 및 기판(2612)에 바로 인접해있다. 일 실시예에서, SoC(2602)의 점유영역은 크리스털(2608)의 점유영역 보다 크며, 이는 크리스털(2608)의 측면, 크리스털(2608)을 넘어 연장되는 SoC(2602)의 부분 및 SoC(2602)의 점유영역 내에 있고 크리스털(2608)에 의해 덮이지 않은 기판(2612)의 부분에 의해 경계지어지는 오버행 체적을 생성한다.
일 실시예에서, 로드 커패시터(2606) 및/또는 FEIC(2604)는 SoC 점유영역의 외측에 배치된다. 다른 실시예에서, 로드 커패시터(2606) 및/또는 FEIC(2604)는 SoC(2602)와 SoC 점유영역 내의 크리스털(2608) 사이에 배치된다. 다른 실시예에서, 로드 커패시터(2606) 및/또는 FEIC(2604)는 오버행 체적 내에 배치된다.
오버행 체적을 사용할 때 고려해야할 몇 가지 인자가 있다. 고려해야할 인자는 SoC의 두께, 본드 와이어 유형, SoC에 균열을 일으키지 않고 SoC에 본드 와이어를 본딩하는 데 사용되는 압력의 양, 지원할 수 있는 오버행의 양 등을 포함하지만 이에 한정되지는 않는다.
도 94a는 무선 디바이스에서 사용하기 위한 시스템-인-어-패키지(2700)의 다른 실시예를 예시한다. SiP(500)는 SoC(2702), FEIC(2704), 패키징 기판(2712), 크리스털(2708a) 및 하나 이상의 로드 커패시터(2706a)를 포함한다. 크리스털(2708a)은 플립 칩 또는 붕괴 제어형 칩 연결(C4; controlled collapse chip connection) 패키지를 포함하고, 기판(2712) 위에 있는 SoC(2702) 위에 스택화된다. 일 실시예에서, FEIC(2704) 및 로드 커패시터(2706a)는 SoC(2702) 옆의 기판(2712) 상에 배치된다.
일 실시예에서, 크리스털(2708)은 플립 칩 패키지의 솔더 범프를 통해 SoC(2702) 상의 매칭 패드에 SoC(2702)에 납땜된다. 일 실시예에서, 크리스털(2708)과 SoC(2702) 사이에는 와이어 본드가 없다. 일 실시예에서, 크리스털(2708)이 SoC(2702)에 납땜되는 경우, 크리스털(2708)과 SoC(2702)는 크리스털(2708)과 SoC(2702) 상의 크리스털 발진기 사이의 트레이스 길이가 짧도록 전기적 통신 상태에 있다.
도 94b는 시스템-인-어-패키지에서 사용하기 위한 표면 실장 크리스털(2708b)의 다른 실시예를 예시한다. 이 실시예에서, 크리스털 본드 패드가 위로 올라가도록 크리스털(2708b)이 뒤쪽으로 뒤집혀있다. 크리스털(2708b) 패키지의 상단은 아래의 층에 본딩 또는 에폭시결합된다. 일 실시예에서, 크리스털(2708b) 아래의 층은 SoC를 포함한다. 다른 실시예에서, 크리스털(2708b) 아래의 층은 기판을 포함한다. 크리스털(2708b)의 본드 패드로부터의 본드 와이어는 접지, 크리스털 발진기 연결, 로드 캡 등, 또는 그 임의의 조합을 연결하기 위해 본딩된다.
도 94c는 시스템-인-어-패키지에서 사용하기 위한 표면 실장 크리스털(2708c) 및 적어도 하나의 표면 실장 로드 커패시터(2706c)의 다른 실시예를 예시한다. 이 실시예에서, 크리스털 본드 패드가 위로 올라가도록 크리스털(2708c)이 뒤쪽으로 뒤집혀있다. 크리스털(2708c) 패키지의 상단은 아래의 층에 본딩 또는 에폭시결합된다. 일 실시예에서, 크리스털(2708c) 아래의 층은 SoC를 포함한다. 다른 실시예에서, 크리스털(2708c) 아래의 층은 기판을 포함한다. 표면 실장 로드 커패시터(2706c)는 뒤집힌 크리스털(2708c)의 크리스털 본드 패드 상에 직접적으로 본딩된다. 표면 실장 로드 커패시터(2706c)의 본드 패드로부터의 본드 와이어는 접지, 크리스털 발진기 연결 등, 또는 이들의 임의의 적절한 조합을 연결하기 위해 본딩된다.
도 94d는 시스템-인-어-패키지에서 사용하기 위한 표면 실장 크리스털(2708d) 및 적어도 하나의 표면 실장 로드 커패시터(2706d)의 다른 실시예를 예시한다. 이 실시예에서, 크리스털 본드 패드가 위로 올라가도록 크리스털(2708d)이 뒤쪽으로 뒤집혀있다. 크리스털(2708d) 패키지의 상단은 아래의 층에 본딩 또는 에폭시결합된다. 일 실시예에서, 크리스털(2708d) 아래의 층은 SoC를 포함한다. 다른 실시예에서, 크리스털(2708d) 아래의 층은 기판을 포함한다. 이 실시예에서, 표면 실장 로드 커패시터(2706d)는 크리스털(2708d) 상의 본드 패드들 사이의 간극을 가교하기에는 너무 작다. 표면 실장 로드 커패시터(2706d)의 본드 패드로부터 크리스털(2708d)의 본드 패드까지의 본드 와이어는 크리스털(2708d) 상의 본드 패드들 사이의 간극을 가교할 수 있다. 표면 실장 로드 커패시터(2706d)의 본드 패드로부터의 본드 와이어 및 크리스털(2708d)의 본드 패드로부터의 본드 와이어는 접지, 크리스털 발진기 연결 등, 또는 이들의 임의의 적절한 조합을 연결하기 위해 본딩된다.
다른 실시예에서, 크리스털(2708b), 크리스털(2708c) 및 표면 실장 로드 커패시터(2706c), 또는 크리스털(2708d) 및 로드 커패시터(2706d)는 뒤집혀져서 크리스털(2708b), 크리스털(2708c) 및 표면 실장 로드 커패시터(2706c), 또는 크리스털(2708d) 및 로드 커패시터(2706d)의 본드 패드들이 하향하고 SoC 또는 기판 상에 직접적으로 세팅된다.
도 95는 무선 디바이스에서 사용하기 위한 시스템-인-어-패키지(2800)의 다른 실시예를 예시한다. SiP(2800)는 SoC(2802), FEIC(2804), 패키징 기판(2812), 크리스털(2808) 및 하나 이상의 로드 커패시터(2806)를 포함한다. 크리스털(2808)은 기판(2812) 위에 있고, SoC(2802)는 크리스털(2808) 위에 있고, FEIC(2804)는 SoC(2802) 위에 있다. SiP(2800)은 FEIC(2804)와 SoC(2802) 사이에 접지 평면(2822)을 더 포함한다. 예시된 바와 같이, SoC(2802)의 점유영역은 크리스털(2808)의 점유영역 보다 크며, 이는 크리스털(2808)의 측면, 크리스털(2808)을 넘어 연장되는 SoC(2802)의 부분 및 SoC(2802)의 점유영역 내에 있고 크리스털(2808)에 의해 덮이지 않은 기판(2812)의 부분에 의해 경계지어지는 오버행 체적을 생성한다. 도 95에 도시된 바와 같이, 로드 커패시터(2806)는 SoC(2802)의 점유영역에서 기판(2812)과 SoC(2802) 사이에 위치될 수 있다. 이는 공간을 절약할 수 있다. 일 실시예에서, 로드 커패시터(2806)는 오버행 체적 내에 배치된다.
도 96은 무선 디바이스에서 사용하기 위한 시스템-인-어-패키지(2900)의 다른 실시예를 예시한다. SiP(2900)은 SoC(2902), FEIC(2904), 패키징 기판(2912), 크리스털(2908), 하나 이상의 로드 커패시터(2906) 및 하나 이상의 지지부(2924)를 포함한다. 크리스털(2908)은 기판(2912) 위에 있고 SoC(2902)는 크리스털(2908) 위에 있다. 일 실시예에서, SoC(2902)는 크리스털(2908)에 바로 인접하고; 크리스털(2908)은 기판(2912)에 바로 인접해있다. 일 실시예에서, SoC(2902)의 점유영역은 크리스털(2908)의 점유영역 보다 크며, 이는 크리스털(2908)의 측면, 크리스털(2908)을 넘어 연장되는 SoC(2902)의 부분 및 SoC(2902)의 점유영역 내에 있고 크리스털(2908)에 의해 덮이지 않은 기판(2912)의 부분에 의해 경계지어지는 오버행 체적을 생성한다.
지지부(2924)는 SoC(2902)에 대한 지지를 제공하기 위해 크리스털(2908) 근처의 SoC(2902)와 기판(2912) 사이에 배치된다. 일 실시예에서, 지지부(2924)는 오버행 체적 내에 배치된다. 일 실시예에서, 지지부(2924)는 구리 등 같은 전도성 재료를 포함하고, 기계적 지지를 제공하는 것에 추가로 SoC(2902) 상의 접지 패드를 기판(2912)의 접지 트레이스 또는 접지 평면과 전기적으로 연결한다. 다른 실시예에서, 지지부(2924)는 접지 이외의 신호를 기판(2912) 상의 패드 또는 트레이스에 전기적으로 연결한다.
일 실시예에서, 로드 커패시터(2906)는 SoC(2902)의 점유영역 내에서 그리고 크리스털(2908) 근처에 배치된다. 일 실시예에서, 로드 커패시터(2906)는 오버행 체적 내에 배치된다. 일 실시예에서, 로드 커패시터(2906)의 높이는 SoC(2902)와 기판(2912) 사이의 공간 보다 작다. 커패시터(2906)의 높이를 증가시키기 위해, 쐐기 또는 스페이서(2926)가 로드 커패시터(2906)와 SoC(2902) 사이의 공간을 채우기 위해 로드 커패시터(2906)의 상단에 배치될 수 있다. 스페이서(2926)와 로드 커패시터(2906)가 SoC(2902)의 지지를 제공한다. 또한, 스페이서(2926)는 비균등 컴포넌트 스택화로 인해 발생할 수 있는 임의의 경사를 보상하기 위해 사용되며, 이는 SiP(2400, 2500, 2600, 2700, 2800 및/또는 2900)와 같은 본 명세서에서 설명된 임의의 SiP를 조립할 때 이러한 경사가 제조상의 문제를 야기할 수 있기 때문이다. 일 실시예에서, 스페이서(2926)는 SoC(2902)와 기판(2912) 사이의 공간에 넣어지는 임의의 다른 컴포넌트의 위나 아래에 배치될 수 있다. 대안적으로 또는 추가적으로, 스페이서는 컴포넌트(예로서, 로드 커패시터(2906))와 기판(2912) 사이에 위치될 수 있다.
도 97은 무선 디바이스에서 사용하기 위한 시스템-인-어-패키지(3000)의 다른 실시예를 예시한다. SiP(3000)은 SoC(3002), FEIC(3004), 패키징 기판(3012), 크리스털(3008), 하나 이상의 로드 커패시터(3006) 및 하나 이상의 지지부(3024)를 포함한다. 크리스털(3008)은 기판(3012) 위에 있고 SoC(3002)는 크리스털(3024) 위에 있다. 일 실시예에서, SoC(3002)의 점유영역은 크리스털(3008)의 점유영역 보다 크며, 이는 크리스털(3008)의 측면, 크리스털(3008)을 넘어 연장되는 SoC(3002)의 부분 및 SoC(3002)의 점유영역 내에 있고 크리스털(3008)에 의해 덮이지 않은 기판(3012)의 부분에 의해 경계지어지는 오버행 체적을 생성한다.
지지부(3024)는 SoC(3002)에 대한 지지를 제공하기 위해 크리스털(3008) 근처의 SoC(3002)와 기판(3012) 사이에 배치된다. 일 실시예에서, 지지부(3024)는 오버행 체적 내에 배치된다. 일 실시예에서, 로드 커패시터(3006)는 SoC(3002)의 점유영역 내에서 그리고 크리스털(3008) 근처에 배치된다. 일 실시예에서, 로드 커패시터(3006)는 오버행 체적 내에 배치된다. 또한, FEIC(3004)는 크리스털(3008)과 기판(3012)의 대향 측면의 기판(3012) 아래에 있다.
소정 실시예에서, 패키징 기판(2412, 2512, 2612, 2712, 2812, 2912 또는 3012) 중 하나 이상과 같은 본 명세서에서 설명된 임의의 패키징 기판은 기판, 적층체, 다중 층 적층체, 인터포저 등을 포함할 수 있고, SiP(2400, 2500, 2600, 2700, 2800, 2900 또는 3000) 중의 하나 이상과 같은, 대응하는 SiP의 적어도 하나의 컴포넌트에 대한 신호 라우팅을 위한 물리적 연결 및 트레이스를 제공하도록 구성된다.
SoC(2402, 2502, 2602, 2702, 2802, 2902 또는 3002) 중 하나 이상과 같은 본 명세서에서 설명된 임의의 SoC는 휴대용 무선 디바이스를 위한 베이스밴드 서브시스템 및 라디오를 포함할 수 있다. 일 실시예에서, 라디오는 수신기 및 송신기를 포함한다. 일 실시 형태에서, 베이스밴드 서브시스템은 클록 신호를 수신하도록 구성된 마이크로프로세서를 포함한다. 소정 실시예에서, 하나 이상의 SoC들(2402, 2502, 2602, 2702, 2802, 2902 또는 3002)과 같은 본 명세서에서 설명된 임의의 SoC는 전자 시스템의 컴포넌트들을 단일 칩으로 통합하는 집적 회로를 포함한다. 일 실시예에서, 하나 이상의 SoC들(2402, 2502, 2602, 2702, 2802, 2902 또는 3002)은 디지털, 아날로그, 혼합 신호 및 RF 기능 중 하나 이상을 포함한다. 텍사스 오스틴에 위치한 Silicon Labs의 EM358x는 프로세서, 트랜시버, 메모리 및 직렬 통신을 IC에 통합한 SoC의 예이다.
일 실시예에서, FEIC들(2404, 2504, 2604, 2704, 2804, 2904 또는 3004) 중 하나 이상은 예로서 매사추세츠 주 워번(Woburn)의 Skyworks Solutions에 의한 SKY65249-11과 같은 프론트 엔드 시스템을 포함하며, 이는 전력 증폭기, 입력 필터, 전력 검출기, 고조파 필터 및 스위치를 적층 패키지 내에 포함한다. 소정 실시예에서, 하나 이상의 FEIC(2404, 2504, 2604, 2704, 2804, 2904 또는 3004)는 다른 프론트 엔드 모듈을 포함한다.
도 98aa는 하우징(3132)의 하나 이상의 측면을 따라 인클로저, 하우징 또는 케이스(3132) 및 하나 이상의 필라(3134)를 포함하는 예시적인 크리스털 조립체(3108)를 예시한다. 일 실시예에서, 필라 또는 비아(3134)는 솔더, 금속, 구리, 금, 니켈 금-도금 금속 등과 같은 전도성 재료, 또는 이들의 임의의 적절한 합금을 포함하며, 하우징(3132)은 비전도성 재료를 포함한다. 일 실시예에서, 하우징(3132)은 덮개(3130)를 더 포함한다. 일 실시예에서, 리드(3130)는 세라믹, 유리 및 에폭시, 부직 유리 및 폴리에스테르, 알루미나, 폴리이미드 등 또는 이들의 임의의 적절한 조합과 같은 비전도성 재료를 포함한다.
필라 또는 비아(3134)는 하우징(3132)의 상단 표면으로부터 하우징(3132)의 저부 표면까지 형성되고, 전기 및/또는 열 전도를 제공한다. 일 실시예에서, 필라(3134)는 적어도 부분적으로 하우징(3132)의 측면 내에 형성된다. 다른 실시예에서, 하우징(3132)은 튜브를 솔더로 채우는 것이 필라(3134)를 형성하도록 하우징(3132)의 하나 이상의 측면을 따라 하나 이상의 튜브를 갖도록 형성된다. 다른 실시예에서, 필라(3134)는 하우징(3132) 외측의, 부분적으로 하우징과 함께하는 또는 하우징 내부의 원통형, 직사각형 등의 튜브 또는 컬럼으로서 형성된다.
일 실시예에서, 필라(3134)의 상단 및 저부는 하우징(3132)의 둘레 주변에 패드(3136)를 형성한다. 다른 실시예에서, 필라(3134)는 필라(3134)의 상단 및 저부 표면을 따라 형성된 패드(3136)와 전기적으로 통신한다. 일 실시예에서, 패드(3136)는 표면 실장 패드로서 구성된다. 다른 실시예에서, 패드(3136)는 와이어 본딩가능하다. 다른 실시예에서, 패드(3136)는 볼 그리드 어레이 패키징된 집적 회로의 솔더 볼에 납땜되도록 구성된다.
일 실시예에서, 덮개(3130)는 세라믹 기판 재료 및/또는 다른 비전도성 재료를 포함하고 라우팅 기판, 인터포저 또는 회로 보드로서 구성될 수 있다. 도 98aa에 예시된 바와 같이, 덮개(3130)는 라우팅(3133) 및 패드(3135)를 더 포함하며, 라우팅(3133)은 패드(3135) 사이에서 신호를 전달하도록 구성된다. 일 실시예에서, 라우팅 및 패드는 라우팅 기판, 인터포저 또는 회로 보드 제조 기술에 따라 덮개(3130) 상에 형성된다. 일 실시예에서, 제1 와이어 본드(3131)는 제1 필라(3134)에 본딩되고 제2 와이어 본드(3131)는 제2 필라(3134)에 본딩된다. 와이어 본드(3131)는 덮개(3130) 상의 패드(3135) 및 트레이스(3133)를 통해 와이어 본드 연결된 필라(3134) 중 하나로부터 와이어 본드 연결된 필라(3134) 중 다른 필라에 신호를 통신한다.
도 98ab는 크리스털 조립체(3108)의 4개의 측면 둘레를 감싸는 전도성 층(3137)을 더 포함하는 크리스털 조립체(3108)를 예시한다. 전도성 층(3137)은 각 필라(3134)와 전기 통신한다. 일 실시예에서, 랩핑된 전도성 층(3137)은 구리, 도금된 구리를 포함하며, 여기서 도금 재료는 땜납, 주석, 금-니켈(gold over nickel) 등, 또는 임의의 다른 전도성 재료일 수 있다. 다른 실시예에서, 랩핑된 전도성 층은 크리스털 조립체(3108)의 1, 2, 3 또는 4 측면 상에 도금될 수 있으며, 도금 재료는 니켈 상에 솔더, 주석, 금-니켈(gold over nickel) 등일 수 있다.
다른 실시예에서, 랩핑된 전도성 층(3137)은 크리스털 조립체(3108)의 1, 2, 3 또는 4 측면 둘레를 랩핑하고, 1, 2, 3 또는 4 측면의 필라(3134)와 전기 통신한다. 일 실시예에서, 랩핑된 전도성 층(3137)과 전기 통신하는 필라(3134)는 접지에 연결된다. 접지된 필라들(3134) 및 랩핑된 전도성 층(3137)의 조합은 ''슈퍼 접지(super ground)''를 형성한다. 슈퍼 접지는 접지로의 인덕턴스 결합을 감소시키고 더 나은 신호 격리를 제공할 수 있다.
다른 실시예에서, 랩핑된 전도성 층(3137)과 전기적으로 통신하는 필라(3134)는 RF 간섭으로부터 인클로저(3132)의 공동 내의 디바이스를 차폐하기 위해 라디오 주파수(RF) 차폐를 형성한다.
다른 실시예에서, 랩핑된 전도성 층(3137)과 전기 통신하는 필라(3134)는 열을 소산시키기 위한 히트 싱크를 형성한다. 예로서, 필라(3134) 및 랩핑된 전도성 층(3137)은 크리스털 조립체(3108) 위 또는 아래에 배치된 전력 증폭기에 의해 생성된 열을 소산시키고 필라(3134) 및 랩핑된 전도성 층(3137)에 의해 형성된 히트 싱크와 열 접촉할 수 있다.
도 98ba는 리드(3130), 하우징(3132), 및 하나 이상의 필라(3134)를 포함하는 예시적인 크리스털 조립체(3108)의 단면도를 예시한다. 크리스털 조립체(3108)는 하우징(3132) 내에 수납된 크리스털(3138)을 더 포함한다. 예시된 바와 같이, 크리스털 조립체(3108)는 크리스털 조립체(3108)의 하우징(3132) 내에 수납된 하나 이상의 로드 커패시터(3140), 발진기 회로(3142) 및 FEIC(3144)를 더 포함한다. 하나 이상의 집적 회로 다이가 하우징(3132) 내에 수납될 수 있다.
도 98bb는 덮개(3130), 하우징(3132), 및 하나 이상의 필라(3134)를 포함하는 예시적인 크리스털 조립체(3108)의 단면도를 예시한다. 크리스털 조립체(3108)는 하우징(3132) 내에 수납된 크리스털(3138)을 더 포함한다. 도 98bb에 예시된 바와 같이, 크리스털 조립체(3108)는 크리스털 조립체(3108)의 하우징(3132) 내에 수납된 하나 이상의 로드 커패시터(3140), 발진기 회로(3142) 및 표면 탄성파(SAW) 디바이스(3145)를 더 포함한다. SAW 디바이스(3145)의 예는 필터, 지연 선, 상관기 및 DC-DC 컨버터를 포함한다. 하나 이상의 집적 회로 다이가 하우징(3132) 내에 수납될 수 있다.
도 98bb의 실시예는 SAW 필터와 같은 SAW 디바이스(3145) 및 크리스털 조립체(3108) 내에 형성된 동일한 물리적 공동 내의 크리스털(3138)을 예시한다. 일 실시예에서, 크리스털 조립체(3108)는 밀폐 밀봉된다. 다른 실시예에서, 공동은 가스 충전되고, 크리스털 조립체는 밀폐 밀봉된다. 동일한 물리적 공동에 SAW 디바이스와 크리스털을 배치하면 모듈의 공간을 유리하게 절약할 수 있다.
도 98c는 예시적인 크리스털 조립체(3108)의 저면도를 예시한다. 일 실시예에서, 크리스털 조립체(3108)는 하우징(3132) 내에 수납된 하나 이상의 컴포넌트(3138, 3140, 3142, 3144)와 통신하는 하나 이상의 패드(3152)를 더 포함한다.
도 98d는 크리스털 조립체(3108) 위에 플립 칩 SoC(3102)를 포함하는 예시적인 시스템-인-어-패키지(3100)를 예시한다. 예시된 바와 같이, 크리스털 조립체(3108)의 덮개(3130)는 크리스털(3138)과 플립 칩 SoC(3102) 사이에 배치된다. 일 실시예에서, 플립 칩 SoC(3102)의 볼 그리드 어레이(3106)는 하나 이상의 필라(3134) 및/또는 패드(3136)와 통신한다. 시스템-인-어-패키지(3100)는 플립-칩 SoC(3102)와 전기 통신하는 기판(3104)을 더 포함한다.
도 98e는 크리스털 조립체(3108) 아래에 플립 칩 SoC(3102)를 포함하는 예시적인 시스템-인-어-패키지(3110)를 예시한다. 도 98e에서 예시된 바와 같이, 크리스털 조립체(3108)의 패키징은 크리스털(3138)과 플립 칩 SoC(3102) 사이에 배치된다. 일 실시예에서, 플립 칩 SoC(3102)의 볼 그리드 어레이(3106)는 하나 이상의 필라(3134) 및/또는 패드(3136)와 통신한다. 시스템-인-어-패키지(3110)는 플립-칩 SoC(3102)와 전기 통신하는 기판(3104)을 더 포함한다.
도 98f는 크리스털 조립체(3108)의 덮개(3130)에 장착된 집적 회로(3146)를 포함하는 예시적인 회로 조립체(3120)를 예시한다. 와이어본드(3148)는 집적 회로(3146)의 패드(3150)를 필라(3134) 또는 패드(3136)에 전기적으로 연결시킨다. 일 실시예에서, 집적 회로(3146)는 프론트 엔드 집적 회로(FEIC)를 포함한다. 다른 실시예에서, 집적 회로(3146)는 라디오 주파수 송신기 회로 및 라디오 주파수 수신기 회로 중 하나 이상의 적어도 일부를 포함한다.
본 명세서에서 설명된 임의의 적절한 크리스털 또는 크리스털 조립체는 로드 커패시터없이 패키징될 수 있다. 본 명세서에서 설명된 임의의 적절한 크리스털 또는 크리스털 조립체는 하나 이상의 로드 커패시터와 함께 패키징될 수 있다. 본 명세서에 설명된 임의의 적절한 크리스털 또는 크리스털 조립체는 크리스털 발진기의 적어도 일부를 형성할 수 있다.
본원에서 설명된 임의의 크리스털은 일본 야마가타의 Kyocera의 CX2016DB16000D0HZLC1을 포함할 수 있다. 본 명세서에서 설명된 크리스털은 소정 용례에 적절한 치수를 가질 수 있다. 예로서, 일부 경우에, 본 명세서에서 설명된 임의의 크리스털은 약 1.60 mm ± 0.10 mm x 약 2.00 mm ± 0.10 mm일 수 있다.
표 1은 예시적인 정격을 예시하고 표 2는 크리스털(2408, 2508, 2608, 2708, 2808, 2908, 3008, 3138)의 실시예에 대한 예시적인 전기적 특성을 예시한다.
Figure pat00001
Figure pat00002
표 2에 나타낸 바와 같이, 크리스털(2408, 2508, 2608, 2708, 2808, 2908, 3008, 3138)의 등가 직렬 저항(ESR)은 대략 150 Ohm이다. 다른 실시 예에서, ESR은 대략 100 Ohm이다. 추가 실시예에서, ESR은 대략 100 Ohm 내지 대략 200 Ohm이다. 다른 실시예에서, ESR은 약 75 Ohm 내지 약 200 Ohm, 약 75 Ohm 내지 약 150 Ohm, 약 75 Ohm 내지 약 100 Ohm, 약 200 Ohm 미만, 약 150 Ohm 미만, 약 100 Ohm 미만, 또는 약 75 옴 미만이다.
다른 실시예에서, 크리스털(2408, 2508, 2608, 2708, 2808, 2908, 3008, 3138) 중 임의의 것은 상이한 사양을 가질 수 있다.
도 99 내지 도 105는 패시브 컴포넌트, 표면 실장 디바이스(SMD), 집적 회로, 스택형 조립체, 적층체 및 이들의 조합에 대한 새로운 스택화 옵션의 예를 예시한다.
도 99는 저부 층(3202), 저부 층(3202) 위에 위치된 상단 층(3204), 및 상단 층(3204)에 대한 지지를 제공하기 위한 상단 층(3204)과 저부 층(3202) 사이의 하나 이상의 지지부(3206)를 포함하는 예시적인 스택형 조립체(3200)를 예시한다. 일 실시예에서, 지지부(3206)의 일 단부는 저부 층(3202)에 바로 인접하고, 지지부(3206)의 대향 단부는 상단 층(3204)에 바로 인접 해있다.
오버행(3208)이 지지부(3206)의 외측(3206a), 저부 층(3202) 및 상단 층(3204) 사이의 스택형 조립체(3200)의 적어도 양 측면 상에 형성되도록 지지부(3206)가 위치될 수 있다. 또한, 지지부(3206)는 지지부(3206)의 내측(3206b), 저부 층(3202) 및 상단 층(3204) 사이에 공동(3210)이 형성되도록 위치될 수 있다.
저부 층(3202)은 예로서 적층체, IC, 다이, 표면 실장 디바이스, 크리스털, SoC 등일 수 있다. 일 실시예에서, 예로서, IC, 다이, 플립-칩 다이, 와이어본드 다이, 표면 실장 디바이스, 크리스털, SoC 및 조립체가 오버행(3208) 내에서 저부 층(3202)에 바로 인접하게 배치될 수 있다. 다른 실시예에서, 예로서, IC, 다이, 플립-칩 다이, 와이어본드 다이, 표면 실장 디바이스, 크리스털, SoC 및 조립체가 공동(3210) 내에서 저부 층(3202)에 바로 인접하게 배치될 수 있다. 추가 실시예에서, 공동(3210) 또는 오버행(3208) 내의 조립체는 본 명세서에 기재된 임의의 적절한 조립체일 수 있다.
상단 층(3204)은 예로서 적층체, IC, 다이, 표면 실장 디바이스, 크리스털, SoC 등일 수 있다. 다른 실시예에서, 적층체는 양면 적층체를 포함하고, 양면 적층체의 각 면 또는 양면은 IC, 다이, 표면 실장 디바이스, 크리스털, SoC 등을 포함할 수 있다. 일 실시예에서, 상단 층(3204)은 볼 그리드 어레이의 각각의 하나 이상의 솔더 볼과 통신하는 하나 이상의 표면 실장 디바이스를 갖는 볼 그리드 어레이를 포함한다.
일 실시예에서, 지지부(3206)는 상단 층(3204)을 지지하기 위해 IC, 다이, 크리스털, 표면 실장 디바이스, 직사각형 또는 원통형 필라 또는 포스트 등을 포함한다. 일 실시예에서, 지지부(3206)는 기계적 지지부로서 기능한다. 다른 실시예에서, 지지부(3206)는 전기적 기능을 제공 할뿐만 아니라 기계적 지지부로서 기능한다. 예로서, 저항기, 커패시터 또는 인덕터와 같은 표면 실장 디바이스는 저부 층(3202)과 상단 층(3204) 사이의 연결을 형성할 수 있고 전기 회로의 일부일 수 있다. 다른 실시예에서, 지지부(3206)는 전도성 재료를 포함하고 저부 층(3202)과 상단 층(3204) 사이에 접지 연결부를 형성한다.
도 100a 내지 100d는 본드 소스(3370)로부터 표면 실장 디바이스(3312, 3332, 3342, 3352)로의 예시적 본딩 구성을 예시한다. 일 실시예에서, 본드 소스(3370)는 다이, IC, 표면 실장 디바이스, 적층체 또는 와이어 본드의 제1 단부가 본딩될 수 있는 임의의 다른 아이템을 포함한다. 일 실시예에서, 본드 소스(3370)는 적층체(3304)에 바로 인접 해있다. 일 실시예에서, 적층체(3304)는 도 100a-100d의 하나 이상의 표면 실장 연결을 따라 이동하는 신호를 추가로 라우팅하도록 구성된다.
도 100a는 표면 실장 디바이스(3312)와 본드 소스(3370) 사이에 직렬 연결을 형성하도록 본드 소스(3370)와 수평 배향된 표면 실장 디바이스(3312)의 제1 단부 사이에 본딩된 제1 와이어 본드(3310) 및 본드 소스(3370)와 표면 실장 디바이스(3312)의 제2 단부 사이에 본딩된 제2 와이어 본드(3320)를 예시한다.
도 100b는 본드 소스(3370)와 수평으로 배향된 표면 실장 디바이스(3332)의 제1 단부 사이에 본딩된 와이어 본드(3330)를 예시하며, 표면 실장 디바이스(3332)의 제2 단부는 적층체(3304) 상에 형성된 하나 이상의 트레이스 및/또는 패드와 전기 통신한다.
도 100c는 수평으로 배향된 표면 실장 디바이스(3342)의 제1 단부 사이에 본딩된 와이어 본드(3340)를 예시하며, 표면 실장 디바이스(3342)의 제2 단부는 적층체(3304) 상에 형성된 하나 이상의 트레이스 및/또는 패드와 전기 통신한다.
도 100d는 표면 실장 디바이스(3352)와 본딩가능한 디바이스(3362) 사이의 분로 또는 병렬 연결을 형성하기 위해 본딩가능한 디바이스(3362)와 표면 실장 디바이스(3352)의 제1 단부 사이에 본딩된 다른 와이어 본드(3360)와 수직 배향 표면 실장 디바이스(3352)의 제1 단부 사이에 본딩된 와이어 본드(3350)를 예시한다. 표면 실장 디바이스(3352)는 예시된 바와 같이 수직 위치에서 적층체(3304) 상에 장착된다. 다른 실시예에서, 표면 실장 디바이스(3352)는 수평 위치에서 적층체(3304) 상에 장착된다. 본딩가능한 디바이스(3362)는 표면 실장 디바이스, 다이, IC, 적층체(3304)의 일부 또는 본딩가능한 표면을 갖는 임의의 디바이스일 수 있다.
도 101aa 내지 101db는 표면 실장 부품, 컴포넌트, 디바이스 등 또는 이들의 임의의 적절한 조합에 대한 예시적인 공간 절약 스택화 구성 및 대응하는 예시적 회로도를 예시한다. 회로 또는 회로의 부분을 형성하기 위해 표면 실장 컴포넌트를 스택화하면 각 표면 실장 컴포넌트를 기판 상에 직접적으로 실장하는 것과 비교하여 적층 기판과 같은 기판 상에 물리적인 레이아웃 공간이 절약된다. 추가로, 트레이스는 기판상의 표면 실장 컴포넌트를 상호 연결하여 전기 회로의 일부를 형성할 수 있다. 2개의 스택형 표면 실장 부품 사이의 직접적 연결은 기판으로부터의 적어도 하나의 트레이스를 제거하여 추가 공간을 절약할 수 있다. 일 실시예에서, 스택형 표면 실장 컴포넌트는 라디오 주파수 신호를 필터링하도록 구성된 하나 이상의 필터 회로에 포함된다. 표면 실장 디바이스는 하나 이상의 인덕터, 하나 이상의 커패시터, 하나 이상의 저항기 또는 이들의 임의의 적절한 조합을 포함한다. 표면 실장 컴포넌트는 다양한 용례에서 액티브 및/또는 패시브 표면 실장 디바이스를 포함할 수 있다.
도 101aa는 제2 수평 장착된 표면 실장 디바이스(3414) 위에, 그리고 그에 바로 인접하게 스택화된 제1 수평 위치 표면 실장 디바이스(3412)를 포함하는 표면 실장 스택화 조립체(3410)를 예시하며, 제2 표면 실장 디바이스(3414)는 저부 층(3416) 위에 그리고 그에 바로 인접하게 존재한다. 일 실시예에서, 제1 표면 실장 디바이스(3412)의 접촉부는 제2 표면 실장 디바이스(3414)의 각 접촉부와 전기 통신한다.
도 101ab는 예시적인 필터 회로(3415)를 예시한다. 일 실시예에서, 스택화 구성(3410)은 필터 회로(3415)를 포함한다. 예시된 바와 같이, 필터 회로(3415)는 병렬 LC 회로이다. 다른 실시예에서, 다른 필터 회로 및/또는 다른 회로가 표면 실장 스택화 조립체(3410)를 사용하여 형성될 수 있다.
도 101ba는 제2 수직 배향 표면 실장 디바이스(3424) 위의 단부 상에 그리고 그에 바로 인접하게 스택화된 제1 수직 배향 표면 실장 디바이스(3422)를 포함하는 표면 실장 스택화 조립체(3420)를 예시한다. 표면 실장 디바이스(3422)의 제1 단부는 제2 표면 실장 디바이스(3424)의 제1 단부와 전기 통신하고, 제2 표면 실장 디바이스(3424)의 제2 단부는 저부 층(3426)의 위에 그리고 그에 바로 인접하게 존재한다. 일 실시예에서, 제2 표면 실장 디바이스(3424)의 제2 단부는 저부 층(3426) 상의 하나 이상의 패드 및/또는 트레이스와 전기 통신한다.
도 101bb는 예시적인 필터 회로(3425)를 예시한다. 일 실시예에서, 스택화 구성(3420)은 필터 회로(3425)를 포함한다. 예시된 바와 같이, 필터 회로(3425)는 서로 직렬인 2개의 저항기를 포함한다. 다른 실시예에서, 다른 필터 회로 및/또는 다른 회로가 표면 실장 스택화 조립체(3420)를 사용하여 형성될 수 있다.
도 101ca는 수평 배향된 제1 표면 실장 디바이스(3432), 수평 배향된 제2 표면 실장 디바이스(3434) 및 수평 배향된 제3 표면 실장 디바이스(3438)를 포함하는 표면 실장 스택화 조립체(3430)를 예시한다. 일 실시예에서, 제1 표면 실장 디바이스(3432) 및 제2 표면 실장 디바이스(3434)는 저부 층(3436)의 위에 그리고 그에 바로 인접하게 존재하고, 제3 표면 실장 디바이스(3438)의 제1 단부가 제1 표면 실장 디바이스(3432)의 제1 단부 위에 스택화되고 제3 표면 실장 디바이스(3434)의 제2 단부는 제2 표면 실장 디바이스(3434)의 제1 단부 위에 스택화되도록 이격 배치된다. 실시예에서, 표면 실장 디바이스(3432, 3434, 3438)는 전기적으로 직렬로 연결된다. 일 실시예에서, 스택화 구성(3430)은 직렬 연결을 형성하도록 3개의 표면 실장 디바이스를 저부 층(3436) 상에 장착함으로써 형성된 점유영역 보다 작은 점유영역을 갖는다.
도 101cb는 제1 수직 배향된 표면 실장 디바이스(3442), 제2 수직 배향된 표면 실장 디바이스(3444) 및 제3 수평 배향된 표면 실장 디바이스(3448)를 포함하는 표면 실장 스택화 조립체(3440)를 예시한다. 제1 표면 실장 디바이스(3442)는 제1 표면 실장 디바이스(3442)의 제1 단부가 저부 층(3446) 상의 패드 또는 트레이스와 전기적으로 통신하도록 저부 층(3446)의 위에 그리고 그에 바로 인접하게 존재한다. 제2 표면 실장 디바이스(3444)는 저부 층(3446)의 위에 그리고 바로 인접하게 존재한다. 제2 표면 실장 디바이스(3442)의 제1 단부는 저부 층(3446) 상의 하나 이상의 패드 및/또는 트레이스와 전기 통신한다.
추가로, 도 101cb의 제1 및 제2 표면 실장 디바이스(3442, 3444) 각각은 제3 표면 실장 디바이스(3448)의 제1 단부가 제1 표면 실장 디바이스(3442)의 제2 단부 위에 있고 그와 전기 통신하며, 제3 표면 실장 디바이스(3448)의 제2 단부가 제2 표면 실장 디바이스(3444)의 제2 단부 위에 있고 그와 전기 통신하도록 이격 배치되어 있다.
실시예에서, 표면 실장 스택화 조립체(3430 및/또는 3440)는 파이(π) 필터 토폴로지를 포함한다. 예시적인 파이 필터 회로(3445)가 도 101cc에 예시되어 있다. 예시된 바와 같이, 파이 필터 회로(3445)는 2개의 커패시터 및 인덕터를 포함한다. 일 실시예에서, 스택화 구성(3440)은 파이 필터 회로를 형성하도록 3개의 유사한 표면 실장 디바이스를 저부 층(3436 및/또는 3446) 상에 장착함으로써 형성된 점유영역 보다 작은 점유영역을 갖는다.
다른 실시예에서, 스택화 구성(3440)은 표면 실장 디바이스(3448)가 저부 층(3446) 위에 있고 표면 실장 디바이스(3442, 3444)가 표면 실장 디바이스(3448) 위에 있도록 뒤집힐 수 있다.
도 101da는 제1 표면 실장 디바이스(3452), 제2 표면 실장 디바이스(3454), 제3 표면 실장 디바이스(3458), 및 제4 표면 실장 디바이스(3460)를 포함하는 표면 실장 스택화 조립체(3450)를 예시한다. 제1 실시예에서, 도 101da에 예시된 바와 같이, 제1, 제2 및 제3 표면 실장 디바이스(3452, 3454, 3458)는 저부 층(3456) 위에 그리고 그에 바로 인접한 표면 실장 스택화 조립체(3440)를 형성하고, 제4 표면 실장 디바이스(3460)는 제3 표면 실장 디바이스(3458)의 위에 그리고 바로 인접하여 스택화된다. 일 실시예에서, 제4 표면 실장 디바이스(3460)의 패드는 제3 표면 실장 디바이스(3458)의 대응 패드와 전기 통신한다.
제2 실시예(예시되지 않음)에서, 제1, 제2 및 제3 표면 실장 디바이스(3452, 3454, 3458)는 저부 층(3456) 위에 그리고 바로 인접하게 표면 실장 스택화 조립체(3440)를 형성하고, 제4 표면 실장 디바이스(3460)는 제3 표면 실장 디바이스(3458)의 옆에 그리고 바로 인접하게, 그리고 또한 제1 및 제2 표면 실장 디바이스(3452, 3454)의 위에 그리고 그에 바로 인접하게 스택화된다. 일 실시예에서, 제4 표면 실장 디바이스(3460)의 패드는 제3 표면 실장 디바이스(3458)의 대응 패드 및 제1 및 제2 표면 실장 디바이스(3452, 3454)의 대응 패드와 전기 통신한다.
제3 실시예에서(예시되지 않음), 제1, 제2 및 제3 표면 실장 디바이스(3452, 3454, 3458)는 저부 층(3456) 위에 그리고 그에 바로 인접한 스택화 조립체(3430)를 형성하고, 제4 표면 실장 디바이스(3460)는 제3 표면 실장 디바이스(3458)의 위에 그리고 바로 인접하여 스택화된다. 일 실시예에서, 제4 표면 실장 디바이스(3460)의 패드는 제3 표면 실장 디바이스(3458)의 대응 패드와 전기 통신한다.
제4 실시예(예시되지 않음)에서, 제1, 제2 및 제3 표면 실장 디바이스(3452, 3454, 3458)는 저부 층(3456) 위에 그리고 바로 인접하게 표면 실장 스택화 조립체(3430)를 형성하고, 제4 표면 실장 디바이스(3460)는 제3 표면 실장 디바이스(3458)의 옆에 그리고 바로 인접하게, 그리고 또한 제1 및 제2 표면 실장 디바이스(3452, 3454)의 위에 그리고 그에 바로 인접하게 스택화된다. 일 실시예에서, 제4 표면 실장 디바이스(3460)의 패드는 제3 표면 실장 디바이스(3458)의 대응 패드 및 제1 및 제2 표면 실장 디바이스(3452, 3454)의 대응 패드와 전기 통신한다.
제5 실시예(예시되지 않음)에서, 표면 실장 스택화 조립체(3450)는 표면 실장 디바이스(3460)가 저부 층(3456) 위에 있고, 표면 실장 디바이스(3458)가 표면 실장 디바이스(3460) 위에 있고, 표면 실장 디바이스(3452 및 3454)는 각각 표면 실장 디바이스(3458)의 상이한 단부 위에 있도록 뒤집혀져 있을 수 있다.
일 실시예에서, 표면 실장 스택화 조립체(3450)는 특정 주파수에서 노치(notch) 또는 리젝트(reject)를 형성하도록 구성될 수 있는 대역-리젝트 또는 노치 필터 토폴로지를 포함한다. 예시적인 대역-리젝트 필터 회로(3455)가 도 101db에 예시되어 있다. 일 실시예에서, 표면 실장 스택화 조립체는 제1 및 제2 표면 실장 스택화 조립체(3450)가 표면 실장 디바이스(3454)를 공유하고 2개 특정 주파수에서 노치를 갖는 대역 리젝트 필터 회로를 구현하도록 제2 표면 실장 스택화 조립체(3450) 옆에 제1 표면 실장 스택화 조립체(3450)를 포함한다.
일 실시예에서, 스택화 구성(3450)은 대역 리젝트 또는 노치 필터 토폴로지를 형성하기 위해 저부 층(3456) 상에 4개의 표면 실장 디바이스를 장착함으로써 형성된 점유영역 보다 작은 점유영역을 갖는다. 표면 실장 디바이스들(3412, 3414, 3422, 3424, 3432, 3434, 3438, 3442, 3444, 3448, 3452, 3454, 3458, 3460) 중 임의의 것의 임의의 노드 또는 패드는 본딩을 위해 구성될 수 있으므로, 예로서 추가적 표면 실장 디바이스 및/또는 스택화 구성(3410, 3420, 3430, 3440, 3450)의 다양한 조합이 더 복잡한 토폴로지를 갖는 구조를 생성하기 위해 조합될 수 있다.
표면 실장 디바이스(3412, 3414, 3422, 3424, 3432, 3434, 3438, 3442, 3444, 3448, 3452, 3454, 3458, 3460)는 예로서 커패시터, 저항기 또는 인덕터와 같은 패시브 컴포넌트, 트랜지스터 또는 다이오드 같은 이산 반도체, 집적 회로 등 또는 그 임의의 적절한 조합을 포함할 수 있고, 다양한 스타일의 비교적 짧은 핀 또는 리드, 평탄한 접촉부, 솔더 볼(BGA)의 매트릭스 또는 컴포넌트의 본체 상의 종단부를 가질 수 있다.
도 101e는 다중칩 모듈의 예시적인 회로 보드 레이아웃(3470)을 예시한다. 실시예에서, 레이아웃(3470)은 휴대용 트랜시버에서 사용하기 위한 회로, SiP, SoC 또는 MCM의 적어도 일부를 형성한다. 실시예에서, 컴포넌트 L3, C2, C3은 제1 안테나 필터를 형성하고, 컴포넌트 L4, C6, C7은 제2 안테나 필터를 형성하고, 컴포넌트 L5, C8, C9는 제3 안테나 필터를 형성한다. 레이아웃(3470)에 예시된 바와 같이, 제1 안테나 필터의 점유영역은 컴포넌트들(L3, C2, C3) 각각의 점유영역 및 컴포넌트들 사이의 트레이스를 포함한다. 마찬가지로, 제2 안테나 필터의 점유영역은 각 컴포넌트 L4, C6, C7의 점유영역 및 대응하는 트레이스를 포함하고, 제3 안테나 필터의 점유영역은 컴포넌트 L5, C8, C9 각각의 점유영역 및 대응하는 트레이스를 포함한다. 또한, 레이아웃(3470)은 디바이스(U1)와 적어도 C15, C26, C29, C32, C33과 같은 몇몇 컴포넌트 사이의 전기 연결을 제공하는 트레이스를 포함한다. 이러한 트레이스는 회로 보드 레이아웃(3470)의 공간을 점유한다.
도 101f는 예시적인 본딩 구성 및 회로의 폼 팩터를 감소시키는 예시적인 스택화 구성을 갖는 예시적인 회로 보드 레이아웃(3480)을 예시한다. 도 101f에서, 컴포넌트 L2, C2, C3은 제1 표면 실장 스택화 조립체(3490)를 형성하도록 스택화되고, 컴포넌트 L4, C6, C7은 제2 표면 실장 스택화 조립체(3490)를 형성하도록 스택화되고, 컴포넌트 L5, C8, C9는 제3 표면 실장 스택화 조립체(3490)를 형성하도록 스택화된다. 컴포넌트 C2, C3, C6, C7, C8 및 C9는 커패시터이다. 컴포넌트 L2, L4 및 L5는 인덕터이다. 일 실시예에서, 표면 실장 스택화 조립체(3490)는 표면 실장 스택화 조립체(3440)로서 구성되고, 컴포넌트는 회로(3445)에 예시된 바와 같이 전기적으로 연결된다. 일부 실시예에서, 표면 실장 스택화 조립체(3490)는 고역 통과 필터, 저역 통과 필터, 대역 통과 필터, 출력 매칭 네트워크의 적어도 일부 등, 또는 이들의 임의의 적절한 조합을 포함한다.
바람직하게는, 표면 실장 스택화 조립체(3490)는 도 101e의 회로 보드 레이아웃(3407)의 개별적인 표면 실장 컴포넌트(L3, L4, L5, C2, C3, C6, C7, C8, C9) 보다 작은 점유영역을 갖는다(회로 보드 레이아웃 상의 더 적은 물리적 면적을 점유한다). 예로서, 레이아웃(3480)은 도 101e의 레이아웃(3470) 보다 작을 수 있다. 이는 전자 디바이스의 크기가 계속 줄어들면서 중요할 수 있다. 대안적으로 또는 추가적으로, 공간 제약으로 인해 레이아웃(3470)에서 사용되는 보다 작고 값 비싼 컴포넌트는 레이아웃(3480)에서 더 크고 덜 비싼 컴포넌트로 대체될 수 있다.
도 101f에서, 컴포넌트 C15, C26, C29, C32, C33 및 디바이스(U1) 사이의 트레이스는 제거되고 컴포넌트 C15, C26, C29, C32, C33을 디바이스(U1) 상의 연관된 와이어 본딩가능한 위치와 전기적으로 결합하는 와이어 본드(3485)로 대체된다. 일 실시예에서, 와이어 본드(3485)의 제1 단부는 대응하는 표면 실장 컴포넌트에 직접적으로 본딩되고 와이어 본드(3485)의 제2 단부는 디바이스(U1) 상의 대응 위치에 직접적으로 본딩된다. 다른 실시예에서, 와이어 본드(3485)의 제1 단부는 대응하는 표면 실장 컴포넌트에 직접적으로 본딩되고 와이어 본드(3485)의 제2 단부는 회로 보드 레이아웃(3480) 상의 본딩가능한 위치에 직접적으로 본딩된다. 와이어 본드(3485)의 예가 도 100a-100d에 예시되어 있다. 유리하게는, 레이아웃(3480) 상의 트레이스를 와이어 본드(3485)로 대체하는 것은 레이아웃(3480)이 레이아웃(3470) 보다 작아질 수 있게 한다. 대안적으로 또는 추가적으로, 공간 제약으로 인해 레이아웃(3470)에서 사용되는 보다 작고 값 비싼 컴포넌트는 레이아웃(3480)에서 더 크고 덜 비싼 컴포넌트로 대체될 수 있다.
도 102는 적층체(3506) 위에 그리고 그에 바로 인접하게 장착된 제1 집적 회로 다이(3502)를 포함하는 예시적인 스택형 조립체(3500)를 예시한다. 스택형 조립체(3500)는 제1 집적 회로 다이(3502) 위에 그리고 그에 바로 인접하여 스택화된 제2 집적 회로 다이(3504)를 더 포함한다. 제1 및 제2 집적 회로 다이(3502, 3504)는 와이어 본드(3508)를 통해 적층체(3506) 상의 패드 및 트레이스와 전기 통신한다.
도 103은 하나 이상의 와이어 본드(3608)를 통해 적층체(3606)와 전기 통신하는 제1 집적 회로 다이(3602)를 포함하는 예시적인 스택형 조립체(3600)를 예시한다. 스택형 조립체(3600)는 제1 집적 회로 다이(3602) 위에 그리고 그에 바로 인접하게 제2 집적 회로 다이(3604)를 더 포함한다. 제1 집적 회로 다이(3602)는 제2 집적 회로 다이(3604)와 전기적으로 연결되도록 구성된다. 일 실시예에서, 제2 집적 회로 다이(3604)는 크리스털을 포함한다. 다른 실시예에서, 제2 집적 회로 다이(3604)는 표면 실장 디바이스로서 구성된다. 추가적 실시예에서, 제2 집적 회로 다이(3604)는 플립 칩 다이로서 구성된다. 이러한 플립 칩 다이는 범프를 통해 제2 집적 회로 다이(3604)와 같은 스택형 조립체(3600)의 다른 컴포넌트에 전기적으로 연결될 수 있다.
일 실시예에서, 스택화 구성(3410, 3420, 3430, 3440, 3450) 및/또는 스택형 조립체(3500, 3600) 중 임의의 것을 도 99의 오버행(3206) 또는 공동(3210)에 배치할 수 있다.
도 104는 저부 층(3706) 위에 상단 층(3708)에 대한 지지를 제공하는 지지부(3724a, 3724b) 및 스페이서(3726)를 포함하는 예시적인 스택형 조립체(3700)를 예시한다. 지지부(3724a, 3724b)의 잠재적 문제점은 에러 공차이다. 예로서, 하나의 지지부(3724a)는 다른 지지부(3724b) 보다 높을 수 있다. 예로서, 스페이서(3726)는 지지부(3724b)와 상단 층(3708) 또는 저부 층(3706) 사이에 배치되어 지지부 사이의 임의의 높이 차이를 상쇄시킬 수 있다. 일 실시예에서, 스페이서(3726)는 지지부(3724a)와 지지부(3724b) 사이의 높이의 임의의 차이로부터 기인하는 간극에 맞도록 ''눌려''지거나 압축될 수 있는 재료를 포함한다.
도 105는 복수의 스택형 조립체(3810, 3820, 3830), 복수의 와이어 본드(3818) 및 저부 층(3806)을 포함하는 예시적인 회로 조립체(3800)를 예시한다. 스택형 조립체(3800)는 저부 층(3806) 위에 그리고 그에 바로 인접하게 조립될 수 있는 다수의 스택형 조립체(3810, 3820, 3830)의 일 실시예를 예시한다. 일 실시예에서, 스택형 조립체(3820)는 적어도 부분적으로 스택형 조립체(3810)에 의해 제공된 오버행에 끼워진다. 예시된 회로 조립체(3800)는 스택형 조립체(3810)와 저부 층(3806) 상의 패드 및/또는 트레이스 사이, 스택형 조립체(3810)와 스택형 조립체(3820) 사이 및 스택형 조립체(3810)와 스택형 조립체(3830) 사이에 전기 통신을 제공하는 와이어 본드(3818)를 더 포함한다.
본 명세서에 설명된 회로 조립체는 몰딩 재료로 형성된 오버몰드 구조를 더 포함할 수 있다. 몰딩 재료는 가공 중에 유연하고 성형 가능하며 경화될 때 단단해진다. 일 실시예에서, 오버몰드 구조는 기판의 상단의 적어도 일부 및 기판의 상단 부분 상에 위치한 하나 이상의 컴포넌트를 덮고, 기판의 저부 표면은 회로 조립체에 대한 전기적 연결을 형성하기 위해 오버몰드 구조가 없다. 다른 실시예에서, 오버몰드 구조는 기판의 저부 표면의 적어도 일부 및 기판의 저부에 위치된 하나 이상의 컴포넌트를 덮는다. 본 명세서에 기재된 회로 조립체에 대한 전기적 연결은 기판의 상단으로부터 이루어질 수 있다.
도 106은 크리스털(3908), SoC(3902) 및 FEIC(3904)를 포함하는 SiP(system in a package)(3900)의 시스템의 예시적인 블록도이다. SiP(3900)는 신호 상호 연결을 제공하는 접속기능(3906), 회로의 패키징을 위한 패키지 기판 및/또는 오버몰드와 같은 패키징(3912), 및 크리스털(3908)과 연계된 로드 커패시터, 필터, 변조기, 복조기, 다운 컨버터 등 같은 다른 회로(3910), 또는 이들의 임의의 적절한 조합을 더 포함한다. SiP(3900)은 SiP(2400, 2500, 2600, 2700, 2800, 2900, 3000, 3100, 3200, 3500, 3600, 3700 또는 3800) 중 하나 이상의 임의의 적절한 특징을 포함할 수 있다.
도 107은 SiP(4100)를 포함하는 무선 디바이스(4000)를 예시하는 예시적인 블록도이며, SiP(4100)는 SoC(4102), FEIC(4104) 및 크리스털(4108)을 포함한다. 일 실시예에서, 무선 디바이스(4000)는 휴대용 트랜시버(4000)를 포함한다. 일 실시예에서, SoC(4102)는 베이스밴드 서브시스템(4010), 수신기(4070) 및 송신기(4050)를 포함한다. 크리스털(4108)은 SoC(4102)를 위한 클록 정보를 공급한다. 일 실시예에서, SiP(4100)는 하나 이상의 SiP들(2400, 2500, 2600, 2700, 2800, 2900, 3000, 3100, 3200, 3500, 3600, 3700, 3800 또는 3900)의 임의의 적절한 특징을 포함한다.
예시된 무선 디바이스(4000)는 모두 베이스밴드 서브시스템(4010)에 연결되어 있는 스피커(4002), 디스플레이(4004), 키보드(4006) 및 마이크로폰(4008)을 포함한다. 직류(DC) 배터리 또는 다른 전력 소스일 수 있는 전력 소스(4042)가 또한 무선 디바이스(4000)에 전력을 제공하기 위해 베이스밴드 서브시스템(4010)에 연결된다. 특정 실시예에서, 무선 디바이스(4000)는 예로서, 이동 셀룰러 전화와 같은 휴대용 원격 통신 디바이스일 수 있지만, 이에 한정되는 것은 아니다. 스피커(4002) 및 디스플레이(4004)는 베이스밴드 서브시스템(4010)으로부터 신호를 수신한다. 유사하게, 키보드(4006) 및 마이크로폰(4008)은 베이스밴드 서브시스템(4010)에 신호를 공급한다. 키보드(4006)는 소정 구현예에서 디스플레이(4004)에 의해 디스플레이되는 터치 스크린에 의해 구현될 수 있다.
베이스밴드 서브시스템(4010)은 버스(4028)를 통해 통신하는 마이크로프로세서(μP)(4020), 메모리(4022), 아날로그 회로(4024) 및 디지털 신호 프로세서(DSP)(4026)를 포함한다. 버스(4028)는 비록 단일 버스로 예시되었지만, 베이스밴드 서브시스템(4010) 내의 서브시스템들 사이에서 필요에 따라 연결된 다수의 버스들을 사용하여 구현될 수 있다. 베이스밴드 서브시스템(4010)은 또한 주문형 집적 회로(ASIC)(4032) 또는 필드 프로그래머블 게이트 어레이(FPGA)(4030) 중 하나 이상을 포함할 수 있다.
마이크로프로세서(4020) 및 메모리(4022)는 무선 디바이스(4000)에 대한 신호 타이밍, 처리 및 저장 기능을 제공한다. 아날로그 회로(4024)는 베이스밴드 서브시스템(4010) 내의 신호들에 대한 아날로그 처리 기능들을 제공한다. 도 107에서, 베이스밴드 서브시스템(4010)은 송신기(4050), 수신기(4070) 및 전력 증폭기 회로(4080)에 제어 신호를 제공한다.
무선 디바이스에는 도 107에서 예시된 것 보다 더 많은 또는 더 소수의 컴포넌트가 포함될 수 있다. 베이스밴드 서브시스템(4010)에 의해 제공된 제어 신호는 무선 디바이스(4000) 내의 다양한 컴포넌트를 제어한다. 송신기(4050) 및 수신기(4070)의 기능은 트랜시버에 통합될 수 있다.
예시된 베이스밴드 서브시스템(4010)은 또한 아날로그-디지털 컨버터(ADC)(4034) 및 디지털-아날로그 컨버터(DAC)(4036 및 4038)를 포함한다. 이 예에서, DAC(4036)는 변조기(4052)에 연결된 신호 선(4040)에 제공된 동위상(I) 및 직교 위상(Q) 신호를 생성한다. ADC 4034, DAC(4036) 및 DAC(4038)는 또한 버스(4028)를 통해 마이크로프로세서(4020), 메모리(4022), 아날로그 회로(4024) 및 DSP(4026)와 통신한다. DAC(4036)는 베이스밴드 서브시스템(4010) 내의 디지털 통신 정보를 연결(4040)을 통한 변조기(4052)로의 송신을 위한 아날로그 신호로 변환한다. 연결(4040)은 2개의 방향 화살표로 예시되어 있지만 디지털 도메인으로부터 아날로그 도메인으로의 변환 이후에 송신기(4050)에 의해 송신될 정보를 반송한다.
송신기(4050)는 연결(4040)에서 아날로그 정보를 변조하고 변조된 신호를 업컨버터(4054)에 제공하는 변조기(4052)를 포함한다. 업컨버터(4054)는 변조된 신호를 적절한 송신 주파수로 변환하고 상향컨버팅된 신호를 전력 증폭기 회로(4080)에 제공한다. 전력 증폭기 회로(4080)는 무선 디바이스(4000)가 동작하도록 설계된 시스템에 대한 적절한 전력 레벨로 신호를 증폭한다.
연결(4040) 상의 데이터는 일반적으로 베이스밴드 서브시스템(4010)에 의해 동위상(I) 및 직교(Q) 컴포넌트로 포맷팅된다. I 및 Q 컴포넌트는 상이한 형태를 취할 수 있고 사용되는 통신 표준에 따라 다르게 포맷화될 수 있다.
프론트 엔드 모듈(4104)은 전력 증폭기(PA) 회로(4080) 및 저 노이즈 증폭기를 포함하는 스위치/저 노이즈 증폭기(LNA) 회로(4072)를 포함한다. 일 실시예에서, 스위치/저 노이즈 증폭기 회로(4072)는 예로서 송신 신호 및 수신 신호 모두의 동시 통과를 허용하는 필터 쌍을 갖는 다이플렉서(또는 듀플렉서)를 포함할 수 있는 안테나 시스템 인터페이스를 더 포함한다.
전력 증폭기 회로(4080)는 증폭된 송신 신호를 스위치/저 노이즈 증폭기 회로(4072)에 공급한다. 증폭된 송신 신호는 스위치가 송신 모드에 있을 때 프론트 엔드 모듈(4004)로부터 안테나(4060)로 공급된다.
스위치가 수신 모드에 있을 때, 안테나(4060)에 의해 수신된 신호는 프론트 엔드 모듈(4004)의 스위치/저 노이즈 증폭기 회로(4072)로부터 수신기(4070)로 제공될 것이다. 저 노이즈 증폭기는 수신된 신호를 증폭한다.
다이렉트 컨버전 수신기(DCR)를 사용하여 구현되는 경우, 다운컨버터(4074)는 증폭된 수신 신호를 RF 레벨로부터 베이스밴드 레벨(예로서, 직류(DC) 레벨) 또는 근사-베이스밴드 레벨(예로서, 대략 100 kHz)로 변환한다. 대안적으로, 증폭된 수신 RF 신호는 소정 용례에서 중간 주파수(IF) 신호로 하향 변환될 수 있다. 하향 변환된 신호는 필터(4076)에 제공된다. 필터(4076)는 수신된 하향 변환된 신호를 필터링하기 위한 적어도 하나의 필터 스테이지를 포함한다.
필터링된 신호는 필터(4076)로부터 복조기(4078)로 전송된다. 복조기(4078)는 송신된 아날로그 정보를 복원하고 연결(4086)을 통해 ADC(4034)에 이 정보를 나타내는 신호를 공급한다. ADC(4034)는 아날로그 정보를 베이스밴드 주파수에서 디지털 신호로 변환하고, 이 신호는 추가 처리를 위해 버스(4028)를 통해 DSP(4026)로 전파된다.
본 명세서에 설명된 것 이외의 스택형 컴포넌트의 많은 다른 변형이 본 개시내용으로부터 명백할 것이다. SiP(2400, 2500, 2600, 2700, 2800, 2900, 3000, 3100, 3200, 3500, 3600, 3700 또는 3800)에 예시된 컴포넌트의 상이한 조합은 더 작은 점유영역, 감소된 기생 커패시턴스, 감소된 신호 교차 결합 등, 또는 그 임의의 조합을 제공하기 위해 무선 디바이스에서 사용될 수 있는 다양한 SiP를 형성할 수 있다.
용례, 용어 및 결론
본 명세서에 설명된 임의의 실시예는 임의의 적절한 사물 인터넷(IoT) 디바이스와 같은 무선 통신 디바이스와 연계하여 구현될 수 있다. 실시예의 원리 및 장점은 본 명세서에 기재된 하나 이상의 실시예의 임의의 특징으로부터 이익을 얻을 수 있는 임의의 적절한 시스템, 패키징된 모듈, 집적 회로 등에서 구현될 수 있다. 본 명세서의 교시는 다양한 시스템에 적용 가능하다. 이러한 시스템의 예로는 이동 전화, 태블릿, 기지국, 네트워크 액세스 포인트, CPE(customer-premises equipment), IoT-가능 오브젝트, 랩톱 및 웨어러블 전자장치를 포함하지만 이에 한정되지는 않는다. 따라서, 본 명세서의 실시예들은 가전 제품을 포함하지만 이에 한정되지 않는 다양한 전자 디바이스에 포함될 수 있다. 본 개시내용이 일부 예시적인 실시예를 포함하지만, 본 명세서에 설명된 교시는 다양한 구조에 적용될 수 있다. 본 명세서에서 설명된 임의의 원리 및 장점은 약 30 kHz 내지 300 GHz 범위, 예컨대, 약 450 MHz 내지 6 GHz의 범위의 신호를 처리하도록 구성된 라디오 주파수 회로와 관련하여 구현될 수 있다.
본 개시내용의 양태는 다양한 전자 디바이스에서 구현될 수 있다. 전자 디바이스의 예는 가전 제품, 가전 제품의 일부 예컨대 집적 회로 및/또는 패키징된 라디오 주파수 모듈, 업링크 무선 통신 디바이스, 무선 통신 인프라구조, 전자 테스트 장비, 등을 포함할 수 있지만 이에 한정되지 않는다. 전자 디바이스의 예는 이동 전화 예컨대 스마트 폰, 웨어러블 컴퓨팅 디바이스 예컨대 스마트 시계 또는 이어 피스, 전화, 텔레비전, 컴퓨터 모니터, 컴퓨터, 모뎀, 핸드-헬드 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 퍼스널 디지털 어시스턴트(PDA), 전자랜지, 냉장고, 자동차, 스테레오 시스템, DVD 플레이어, CD 플레이어, 디지털 음악 플레이어 예컨대 MP3 플레이어, 라디오, 캠코더, 카메라, 디지털 카메라, 휴대용 메모리 칩, 세척기, 건조기, 세척기/건조기, 복사기, 팩시밀 기계, 스캐너, 다기능 주변장치 디바이스, 손목 시계, 클록, 등을 포함할 수 있지만 이에 한정되지 않는다. 추가적으로, 전자 디바이스는 완성되지 않은 제품을 포함할 수 있다.
문맥 상 달리 요구되지 않는 한, 명세서 및 청구범위에 걸쳐, ''포함하다'', ''포함하는'' 등의 단어는 일반적으로 배타적이거나 총망라의 개념이 아닌 포괄적인 개념 즉, "포함하지만 이에 한정되지 않는"의 개념으로 해석되어야 한다. 본 명세서에서 일반적으로 사용되는 바와 같은 단어 "결합된"은 직접적으로 연결되거나 하나 이상의 중간 요소를 통해 연결될 수 있는 2개 이상의 요소를 지칭한다. 마찬가지로, 본 명세서에서 일반적으로 사용되는 ''연결된''이라는 단어는 직접적으로 연결되거나 하나 이상의 중간 요소를 통해 연결될 수 있는 2개 이상의 요소를 의미한다. 추가적으로, ''본 명세서에'', ''위에'', ''아래에'' 및 유사한 단어는 본 출원에서 사용될 때, 본 출원을 전체로서 지칭하며, 필요에 따라 본 출원의 임의의 특정 부분을 지칭하는 것은 아니다. 문맥이 허용하는 경우, 단수 또는 복수를 사용한 전술한 상세한 설명의 단어는 또한 복수 또는 단수를 각각 포함할 수 있다. 2개 이상의 아이템의 목록에 대한 참조시의 단어 "또는"은 해당 단어가 단어의 다음과 같은 해석 모두를 포함한다: 목록 내의 임의의 아이템, 목록 내의 모든 아이템 및 목록 내의 아이템의 임의의 조합.
또한, 달리 명시하지 않는 한, 본 명세서에서 사용된 조건부 언어, 특히 ''할 수 있다'', ''예를 들어', ''예로서'', ''예컨대'' 등은 명시적으로 달리 선언되거나 사용되는 문맥상 달리 이해되지 않는다면, 소정 특징, 요소 및/또는 상태를 소정 실시예는 포함하지만 다른 실시예는 포함하지 않는다는 것을 전달하려는 일반적 의도를 갖는다. 따라서, 이런 조건부 언어는 일반적으로 해당 특징, 요소 및/또는 상태가 어떤 방식으로든 하나 이상의 실시예에 필수적이라는 것이나 하나 이상의 실시예가 반드시 이들 특징, 요소 및/또는 상태가 포함되는지 여부나 임의의 특정 실시예에서 수행되는지 여부에 대한, 프롬프팅 또는 저자 입력을 갖거나 갖지 않는, 판정을 위한 로직을 포함하여야 한다는 것을 의미하려는 의도는 아니다.
소정 실시예가 설명되었지만, 이들 실시예는 단지 예로서 제시된 것이고, 본 개시내용의 범위를 제한하려는 것은 아니다. 실제로, 본 명세서에 설명된 신규한 장치, 방법 및 시스템은 다양한 다른 형태로 구현될 수 있으며; 또한, 본 명세서에서 설명된 방법 및 시스템의 형태에서 다양한 생략, 대체 및 변경이 본 개시내용의 사상을 벗어나지 않고 이루어질 수 있다. 예로서, 블록이 주어진 배열로 제시되어 있지만, 다른 실시예는 상이한 컴포넌트 및/또는 회로 토폴로지로 유사한 기능을 수행할 수 있고, 일부 블록은 삭제, 이동, 추가, 세분, 조합 및/또는 수정될 수 있다. 이들 블록들 각각은 다양한 상이한 방식으로 구현될 수 있다. 전술한 다양한 실시예의 요소 및 동작의 임의의 적절한 조합이 추가 실시예를 제공하도록 결합될 수 있다. 첨부된 청구범위 및 그 등가물은 본 개시내용의 범위 및 사상 내에 있는 그러한 형태 또는 수정을 포함하도록 의도된다.

Claims (20)

  1. 패키징된 모듈로서,
    패키지 내의 저 노이즈 증폭기 - 상기 저 노이즈 증폭기는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 상기 제2 인덕터는 상기 제1 인덕터에 자기적으로 결합되어 상기 저 노이즈 증폭기를 선형화하도록 네거티브 피드백을 제공함 -; 및
    상기 패키지 내의 다중 모드 전력 증폭기 회로 - 상기 다중 모드 전력 증폭기 회로는 2개 이상의 트랜지스터의 트랜지스터 스택을 포함하는 스택형 출력 스테이지를 포함하고, 상기 다중 모드 전력 증폭기 회로는 상기 다중 모드 전력 증폭기 회로의 모드에 기초하여 상기 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함함 -
    를 포함하는 패키징된 모듈.
  2. 제1항에 있어서, 패키지 기판, 상기 패키지 기판 위에서 연장하면서 상기 저 노이즈 증폭기와 상기 다중 모드 전력 증폭기 회로를 둘러싸는 라디오 주파수 차폐 구조 및 상기 라디오 주파수 차폐 구조 외부의 상기 패키지 기판 상의 안테나를 추가로 포함하는 패키징된 모듈.
  3. 제2항에 있어서, 상기 안테나는 다중 층 안테나인 패키징된 모듈.
  4. 제1항에 있어서, 패키지 기판에 의해 지지된 다이 및 상기 패키지 기판에 의해 지지된 크리스털을 더 포함하고, 상기 크리스털은 상기 다이와 상기 패키지 기판 사이에 배치되며, 상기 다이는 상기 저 노이즈 증폭기 및 상기 다중 모드 전력 증폭기를 포함하는 프론트 엔드 시스템.
  5. 프론트 엔드 시스템으로서,
    상기 프론트 엔드 시스템의 수신 경로 내의 저 노이즈 증폭기 - 상기 저 노이즈 증폭기는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 상기 제2 인덕터는 상기 제1 인덕터에 자기적으로 결합되어 상기 저 노이즈 증폭기를 선형화하도록 네거티브 피드백을 제공함 -; 및
    상기 프론트 엔드 시스템의 송신 경로 내의 다중 모드 전력 증폭기 회로 - 상기 다중 모드 전력 증폭기 회로는 2개 이상의 트랜지스터의 트랜지스터 스택을 포함하는 스택형 출력 스테이지를 포함하고, 상기 다중 모드 전력 증폭기 회로는 상기 다중 모드 전력 증폭기 회로의 모드에 기초하여 상기 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함함 -
    를 포함하는 프론트 엔드 시스템.
  6. 제5항에 있어서, 상기 바이어스 회로는 제1 모드에서 선형 동작 영역으로 상기 트랜지스터 스택의 트랜지스터를 바이어스하고, 제2 모드에서 스위치로서 상기 트랜지스터 스택의 트랜지스터를 바이어스하도록 구성되는 프론트 엔드 시스템.
  7. 제6항에 있어서, 바이어스 회로는 상기 제2 모드에서 포화 동작 영역에서 상기 트랜지스터를 바이어스하도록 구성되는 프론트 엔드 시스템.
  8. 제6항에 있어서, 상기 제2 모드는 상기 제1 모드보다 낮은 전력과 연계되는 프론트 엔드 시스템.
  9. 제6항에 있어서, 상기 스택형 출력 스테이지는 상기 제1 모드에 비해 상기 제2 모드에서 더 낮은 전압 레벨을 갖는 공급 전압을 수신하도록 구성되는 프론트 엔드 시스템.
  10. 제5항에 있어서, 스택형 출력 스테이지는 적어도 3개의 상이한 모드에서 동작할 수 있는 프론트 엔드 시스템.
  11. 제5항에 있어서, 상기 트랜지스터 스택은 적어도 3개의 트랜지스터를 직렬로 포함하는 프론트 엔드 시스템.
  12. 제5항에 있어서, 상기 증폭 회로는 상기 제1 인덕터를 통해 라디오 주파수 신호를 수신하도록 구성되는 프론트 엔드 시스템.
  13. 제12항에 있어서, 상기 저 노이즈 증폭기는 상기 제1 인덕터 및 직렬 인덕터를 포함하는 입력 매칭 회로를 포함하고, 상기 직렬 인덕터는 상기 라디오 주파수 신호를 수신하도록 구성된 제1 단부 및 상기 제1 인덕터에 전기적으로 결합된 제2 단부를 갖는 프론트 엔드 시스템.
  14. 제13항에 있어서, 상기 매칭 회로는 상기 직렬 인덕터에 상기 라디오 주파수 신호를 제공하도록 구성된 직류 차단 커패시터를 더 포함하는 프론트 엔드 시스템.
  15. 제5항에 있어서, 상기 제2 인덕터는 축퇴(degeneration) 인덕터인 프론트 엔드 시스템.
  16. 제5항에 있어서, 상기 다중 모드 전력 증폭기 회로 및 상기 저 노이즈 증폭기에 결합된 라디오 주파수 스위치를 더 포함하는 프론트 엔드 시스템.
  17. 제16항에 있어서, 상기 라디오 주파수 스위치는 제1 상태에서 안테나 포트를 상기 송신 경로에 전기적으로 결합하고 제2 상태에서 상기 안테나 포트를 상기 수신 경로에 전기적으로 결합하도록 구성되는 프론트 엔드 시스템.
  18. 무선 통신 디바이스로서,
    프론트 엔드 시스템의 수신 경로 내의 저 노이즈 증폭기 - 상기 저 노이즈 증폭기는 제1 인덕터, 증폭 회로 및 제2 인덕터를 포함하고, 상기 제2 인덕터는 상기 제1 인덕터에 자기적으로 결합되어 상기 저 노이즈 증폭기를 선형화하도록 네거티브 피드백을 제공함 -;
    상기 프론트 엔드 시스템의 송신 경로 내의 다중 모드 전력 증폭기 회로 - 상기 다중 모드 전력 증폭기 회로는 2개 이상의 트랜지스터의 트랜지스터 스택을 포함하는 스택형 출력 스테이지를 포함하고, 상기 다중 모드 전력 증폭기 회로는 상기 다중 모드 전력 증폭기 회로의 모드에 기초하여 상기 트랜지스터 스택의 적어도 하나의 트랜지스터의 바이어스를 제어하도록 구성된 바이어스 회로를 포함함 -;
    안테나; 및
    제1 상태에서 상기 송신 경로에 상기 안테나를 전기적으로 결합하고, 제2 상태에서 상기 수신 경로에 상기 안테나를 전기적으로 결합하도록 구성되는 라디오 주파수 스위치
    를 포함하는 무선 통신 디바이스.
  19. 제18항에 있어서, 상기 저 노이즈 증폭기 및 상기 다중 모드 전력 증폭기는 단일 세미컨덕터-온-인슐레이터(semiconductor-on-insulator) 다이 상에 구현되는 무선 통신 디바이스.
  20. 제18항에 있어서, 상기 다중 모드 전력 증폭기 회로는 상기 안테나를 통한 송신을 위해 무선 지역 네트워크 신호를 출력하도록 구성되는 무선 통신 디바이스.
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